KR20200085947A - 레이저 및 플라즈마 에칭을 이용하는 웨이퍼 다이싱을 위한 균일한 마스킹 - Google Patents

레이저 및 플라즈마 에칭을 이용하는 웨이퍼 다이싱을 위한 균일한 마스킹 Download PDF

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Abstract

레이저 및 플라즈마 에칭을 이용하는 웨이퍼 다이싱을 위한 균일한 마스킹이 설명된다. 예시에서, 범프들 또는 필러들을 갖는 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 균일하게 스핀 온(spinning on)하는 단계를 포함하며, 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 마스크는 그 후 레이저 스크라이빙 프로세스를 이용하여 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 반도체 웨이퍼는 그 후, 패터닝된 마스크의 갭들을 통하여 에칭되어, 집적 회로들을 싱귤레이트한다.

Description

레이저 및 플라즈마 에칭을 이용하는 웨이퍼 다이싱을 위한 균일한 마스킹{UNIFORM MASKING FOR WAFER DICING USING LASER AND PLASMA ETCH}
관련 출원들에 대한 상호 참조
본 출원은 2012년 7월 10일자로 출원된 U.S. 가출원 제61/669,870호를 우선권 주장하며, 그에 의해 이 가출원의 전체 내용은 인용에 의해 본원에 포함된다.
본 발명의 실시예들은 반도체 프로세싱 분야에 관한 것이고 그리고, 특히, 반도체 웨이퍼들을 다이싱(dicing)하는 방법들에 관한 것이며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 이루어진 웨이퍼(또한 기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 반도체성, 전도성 또는 절연성의 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 이용된다. 이러한 재료들은, 집적 회로들을 형성하기 위해 다양한 주지의(well-known) 프로세스들을 이용하여 도핑되고, 증착되고 그리고 에칭된다. 각각의 웨이퍼를 프로세싱하여, 다이스(dice)로서 알려져 있는, 집적 회로들을 포함하는 많은 수의 개별적인 영역들을 형성한다.
집적 회로 형성 프로세스 이후에, 웨이퍼는, 패키징을 위해 또는 보다 큰 회로들 내에서의 패키징되지 않은(unpackaged) 형태의 사용을 위해, 개별적인 다이(die)를 서로로부터 분리하도록 "다이싱된다(diced)". 웨이퍼 다이싱을 위해 이용되는 2개의 주요 기술들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙을 이용하게 되면, 다이아몬드 선단형 스크라이브(diamond tipped scribe)가, 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러서 이동된다. 이러한 스크라이브 라인들은 다이스 사이의 공간들을 따라서 연장한다. 이러한 공간들은 일반적으로 "스트리트(street)들"로서 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라서 웨이퍼 표면 내에 얕은 스크래치(scratch)들을 형성한다. 예를 들어 롤러를 이용하여 압력을 인가하게 되면, 웨이퍼는 스크라이브 라인들을 따라서 분리된다. 웨이퍼 내의 파괴(breaks)는 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mils(천분의 1인치) 또는 그 미만인 웨이퍼들에 대해서 이용될 수 있다. 보다 두꺼운 웨이퍼들에 대해서는, 쏘잉이 다이싱을 위한 현재의 바람직한 방법이다.
쏘잉을 이용하게 되면, 높은 분당 회전수들로 회전하는 다이아몬드 선단형 톱(saw)이 웨이퍼 표면과 접촉하고 그리고 스트리트들을 따라서 웨이퍼를 쏘잉한다. 웨이퍼는 필름 프레임에 걸쳐서 연신된(stretched) 접착 필름(adhesive film)과 같은 지지 부재 상에 장착되며, 그리고 톱은 수직 및 수평 스트리트들 모두에 대해서 반복적으로 적용된다. 스크라이빙 또는 쏘잉에 대한 하나의 문제는, 다이스의 절단된 엣지들을 따라서 칩(chip)들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 또한, 균열(crack)들이 형성될 수 있고, 다이스의 엣지들로부터 기판 내로 전파(propagate)될 수 있고 그리고 집적 회로를 불능이 되게 할 수 있다. 칩핑(chipping) 및 균열(cracking)은 특히 스크라이빙에 대해 문제가 되는데, 왜냐하면 정사각형 또는 직사각형 다이의 단지 하나의 측부(side)만이 결정 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측부의 클리빙(cleaving)은 들쭉날쭉한(jagged) 분리 라인을 초래한다. 칩핑 및 균열 때문에, 집적 회로들에 대한 손상을 방지하기 위해서는 웨이퍼 상의 다이스 사이에 부가적인 간격이 요구되고, 예를 들어, 칩들 및 균열들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요건들의 결과로서, 표준 크기의 웨이퍼 상에 그렇게 많은 다이스가 형성될 수 없으며 그리고, 간격 요건들이 아니라면 회로망(circuitry)을 위해 사용될 수 있는 웨이퍼 부지(real estate)가 낭비된다. 톱의 이용은 반도체 웨이퍼 상의 부지의 낭비를 악화시킨다. 톱의 블레이드(blade)는 두께가 대략 15 미크론이다. 따라서, 톱에 의해 만들어진 컷팅 주위의 균열 및 다른 손상이 집적 회로들을 손상시키지 않도록 보장하기 위해, 다이스 각각의 회로망이 대개 300 내지 500 미크론만큼 분리되어야 한다. 또한, 컷팅 후에, 쏘잉 프로세스로부터 초래된 입자들 및 다른 오염물질들을 제거하기 위해, 각각의 다이는 충분한(substantial) 세정을 필요로 한다.
플라즈마 다이싱이 또한 이용되어 왔으나, 역시 제약들을 가질 수 있다. 예를 들면, 플라즈마 다이싱의 구현을 방해하는 한가지 제약은 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 작업이 구현 비용을 매우 비싸게 만들 수 있다. 플라즈마 다이싱의 구현을 아마도 방해할 다른 제약은, 스트리트들을 따라 다이싱할 때, 일반적으로 접하게 되는 금속들(예를 들면, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량 제한들을 일으킬 수 있다는 것이다.
본 발명의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법들을 포함하며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
실시예에서, 범프(bump)들 또는 필러(pillar)들을 갖는 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은, 반도체 웨이퍼 위에 마스크를 균일하게 스핀 온(spinning on)하는 단계를 포함하며, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 마스크는 그 후, 레이저 스크라이빙 프로세스를 이용하여 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 반도체 웨이퍼는 그 후, 패터닝된 마스크 내의 갭들을 통하여 에칭되어, 집적 회로들을 싱귤레이트한다(singulate).
실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하기 위한 시스템은 팩토리 인터페이스를 포함한다. 레이저 스크라이브 장치가 팩토리 인터페이스와 결합된다. 플라즈마 에칭 챔버가 팩토리 인터페이스와 결합된다. 증착 챔버가 팩토리 인터페이스와 결합된다. 증착 챔버는 반도체 웨이퍼 위에 마스크를 균일하게 스핀 온하기 위한 것이다.
실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 실리콘 기판 위에 마스크를 균일하게 스핀 온하는 단계를 포함한다. 마스크는 실리콘 기판 상에 배치되는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 집적 회로들은 저 K(low K) 재료의 층 위에 배치되는 금속 범프들(bumps) 또는 필러들(pillars)을 포함한다. 이 방법은 또한, 레이저 스크라이빙 프로세스를 이용하여 저 K 재료의 층 및 마스크를 패터닝하여, 집적 회로들 사이의 실리콘 기판의 영역들을 노출시키는 단계를 포함한다. 이 방법은 또한, 노출된 영역들을 통하여 실리콘 기판을 에칭하여, 싱귤레이트된 집적 회로들을 형성하는 단계를 포함한다.
도 1은 본 발명의 실시예에 따른, 다이싱될 반도체 웨이퍼의 평면도를 도시한다.
도 2는 본 발명의 실시예에 따른, 다이싱 마스크(dicing mask)가 상부에 형성되어 있는, 다이싱될 반도체 웨이퍼의 평면도를 도시한다.
도 3은 본 발명의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법을 실행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도들을 도시한다.
도 5는 본 발명의 실시예에 따른, 보다 긴 펄스 시간들과 대비하여(versus) 펨토초 범위의 레이저 펄스를 이용하는 것의 효과들을 도시한다.
도 6은 본 발명의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에 이용될 수 있는 재료들의 스택의 횡단면도를 도시한다.
도 7은 본 발명의 실시예에 따른, 결정질 실리콘(c-Si), 구리(Cu), 결정질 실리콘 이산화물(c-SiO2), 및 비정질 실리콘 이산화물(a-SiO2)에 대한 광자 에너지에 따른 흡수 계수의 플롯을 포함한다.
도 8은 레이저 펄스 에너지, 레이저 펄스 폭, 및 레이저 빔 반경에 따른, 주어진 레이저에 대한 레이저 강도의 관계를 도시하는 방정식이다.
도 9a 내지 도 9d는 본 발명의 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법 내의 다양한 동작들의 횡단면도들을 도시한다.
도 10은 본 발명의 실시예에 따른, 최소 폭으로 제한될 수 있는 종래의 다이싱에 비해(versus) 보다 좁은 스트리트들을 이용함으로써 달성되는 반도체 웨이퍼 상에서의 압축을 도시한다.
도 11은 본 발명의 실시예에 따른, 그리드 정렬 접근법들에 비해, 더 밀도가 높은 팩킹(denser packing), 및 그에 따라 웨이퍼당 더 많은 다이를 허용하는 프리폼 집적 회로 배열을 도시한다.
도 12는 본 발명의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 도시한다.
도 13은 본 발명의 실시예에 따른, 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다. 하기의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 펨토초-기반 레이저 스크라이빙 및 플라즈마 에칭 조건들 및 재료 체계(regime)들과 같은 많은 구체적인 상세사항들이 기술된다. 본 발명의 실시예들이 이러한 구체적인 상세사항들이 없이도 실행될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록, 집적 회로 제조와 같은, 주지의 양상들에 대해서는 상세하게 설명하지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 설명적인 표현들이며 그리고 반드시 실척대로 그려진 것은 아님을 이해해야 한다.
초기(initial) 레이저 스크라이브 및 후속 플라즈마 에칭을 포함하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 실시될 수 있다. 레이저 스크라이브 프로세스를 이용하여, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게(cleanly) 제거할 수 있다. 이후, 웨이퍼 또는 기판의 노출 시에, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 이후, 다이싱 프로세스의 플라즈마 에칭 부분을 사용하여, 벌크(bulk) 단결정 실리콘을 통해서와 같이, 웨이퍼 또는 기판의 벌크를 통해서 에칭하여, 다이 또는 칩 싱귤레이션 또는 다이싱을 산출할 수 있다.
본원에서 설명되는 하나 또는 둘 이상의 실시예들은, 웨이퍼 다이싱을 위한 톱 스트리트/웨이퍼 필드(wafer field) 및 범프들/금속 필러들 상에서의 균일한 마스킹을 위한 스핀 코팅에 대한 접근법들에 관한 것이다. IC 칩 싱귤레이션의 단계에서, IC 칩들은 전형적으로, 응력 제거(stress relieving)의 목적들을 위해 다이 표면 상에 폴리머 필름 층(예를 들면, 폴리이미드)을 가지며, 범프 패드들 주위를 마스킹한다. 그러므로, 레이저 스크라이빙 플러스(plus) 플라즈마 에칭 다이싱 프로세싱을 위해, 전형적으로, 싱귤레이션을 겪는 웨이퍼의 상단부(top) 상에 마스크 층이 추가되도록 요구된다. 그러한 마스크 층은 싱귤레이션 이후 아마도 제거될 것이다. 그러나, 이러한 제거는, IC 칩들 상의 임의의 기존의(pre-existing) 폴리머 층 및 범프 패드들을 손상시키거나 오염시키지 않고 수행되어야 한다.
상기 설명된, 마스킹 재료에 대한 가능한 요구에 더하여, 다이싱 스트리트(dicing street)와 범프들/금속 필러들의 상단부 상의 마스크 재료 코팅의 두께 간에 밸런스를 이루는 것이 매우 어려울 수 있다. 종래의 스핀 코팅 프로세싱을 이용하면, 마스크 재료는 범프/금속 필러 상단 부분에 비해 다이싱 스트리트 상에서 전형적으로 더 두껍게 코팅된다. 에칭 프로세스 이전에 수행되는 레이저 스크라이빙 프로세스에 대한 보다 높은 처리량 및 레이저 스크라이빙 동안 최대량의 재료 삭마(ablation)를 달성하기 위해, 보다 등각적인(conformal) 코팅이 요구될 수 있다. 그러나, 균일한 코팅을 제공하기 위해서는 스핀 프로세스의 발전이 요구될 수 있다.
종래의 웨이퍼 다이싱 접근법들은, 순수하게 기계적인 분리에 기초한 다이아몬드 톱 컷팅, 초기 레이저 스크라이빙 및 후속 다이아몬드 톱 다이싱, 또는 나노초 또는 피코초 레이저 다이싱을 포함한다. 50 미크론 두께의 벌크 실리콘 싱귤레이션과 같은, 얇은 웨이퍼 또는 기판 싱귤레이션에 대해, 종래의 접근법들은 단지 빈약한(poor) 프로세스 품질만을 초래하였다. 얇은 웨이퍼들 또는 기판들로부터 다이를 싱귤레이트할 때 직면할 수 있는 난제들 중 일부는, 마이크로균열(microcrack) 형성 또는 상이한 층들 사이의 박리, 무기 유전체 층들의 칩핑, 엄격한 커프 폭(kerf width) 제어의 유지, 또는 정확한 삭마 깊이 제어를 포함할 수 있다. 본 발명의 실시예들은, 상기 난제들 중 하나 또는 둘 이상을 극복하는데 유용할 수 있는, 하이브리드 레이저 스크라이빙 및 플라즈마 에칭 다이 싱귤레이션 접근법을 포함한다.
본 발명의 실시예에 따르면, (예를 들면, 펨토초-기반) 레이저 스크라이빙 및 플라즈마 에칭의 조합이 이용되어, 반도체 웨이퍼를 개별화된 또는 싱귤레이트된 집적 회로들로 다이싱한다. 일 실시예에서, 펨토초-기반 레이저 스크라이빙은, 완전히는 아니더라도, 본질적으로 비-열(non-thermal) 프로세스로서 이용된다. 예를 들면, 펨토초 기반 레이저 스크라이빙은, 열 손상 구역을 갖지 않거나 또는 무시할만한(negligible) 정도로 가지면서 국부화될(localized) 수 있다. 실시예에서, 본원의 접근법들은 초-저(ultra-low) k 필름들을 갖는 집적 회로들을 싱귤레이트하는 데에 이용된다. 종래의 다이싱을 이용하면, 톱들은 그러한 저 k 필름들에 적합하도록(accommodate) 속도가 늦춰질 필요가 있을 수 있다. 또한, 반도체 웨이퍼들은 이제, 다이싱 이전에 종종 박형화된다(thinned). 따라서, 실시예에서, 펨토초 기반 레이저에 의한 마스크 패터닝 및 부분적인 웨이퍼 스크라이빙 및 그 이후의 플라즈마 에칭 프로세스의 조합이 현재 실용적이다. 일 실시예에서, 레이저에 의한 직접적인 라이팅(direct writing)은 포토-레지스트 층의 리소그래피 패터닝 동작에 대한 필요성을 제거할 수 있으며, 매우 적은 비용으로 구현될 수 있다. 일 실시예에서, 비아-관통(through-via) 타입 실리콘 에칭이 이용되어, 플라즈마 에칭 환경에서 다이싱 프로세스를 완료한다.
따라서, 본 발명의 양상에서, 펨토초-기반 레이저 스크라이빙 및 플라즈마 에칭의 조합이 이용되어, 반도체 웨이퍼를 싱귤레이트된 집적 회로들로 다이싱할 수 있다. 도 1은, 본 발명의 실시예에 따른, 다이싱될 반도체 웨이퍼의 평면도를 도시한다. 도 2는, 본 발명의 실시예에 따른, 다이싱 마스크가 상부에 형성되어 있는, 다이싱될 반도체 웨이퍼의 평면도를 도시한다.
도 1을 참조하면, 반도체 웨이퍼(100)는, 집적 회로들을 포함하는 복수의 영역들(102)을 갖는다. 영역들(102)은 수직 스트리트들(104) 및 수평 스트리트들(106)에 의해 분리된다. 스트리트들(104 및 106)은, 집적 회로들을 포함하지 않으며 그리고 웨이퍼가 다이싱될 위치들로서 설계되는 반도체 웨이퍼의 구역들이다. 본 발명의 일부 실시예들은, 다이스가 개별적인 칩들 또는 다이로 분리되도록, 반도체 웨이퍼를 통해 스트리트들을 따라서 트렌치들을 컷팅하기 위해, 펨토초-기반 레이저 스크라이브 및 플라즈마 에칭 기술의 조합의 이용을 수반한다. 레이저 스크라이브 및 플라즈마 에칭 프로세스 둘 모두는 결정 구조 배향에 독립적이기 때문에, 다이싱될 반도체 웨이퍼의 결정 구조는 웨이퍼를 통해 수직 트렌치를 달성하는 데에 있어서 중요하지 않을 수 있다.
도 2를 참조하면, 반도체 웨이퍼(100)는 반도체 웨이퍼(100) 상에 증착되는 마스크(200)를 갖는다. 일 실시예에서, 마스크는 대략 20 내지 150 미크론 두께의 층을 얻기 위해 스핀 온된다(spun on). 마스크(200) 및, 반도체 웨이퍼(100)의 일부가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 스트리트들(104 및 106)을 따라서 위치들(예를 들면, 갭들(202 및 204))을 정의하는바, 여기에서 반도체 웨이퍼(100)가 다이싱될 것이다. 반도체 웨이퍼(100)의 집적 회로 영역들은 마스크(200)에 의해 커버되고 보호된다. 마스크(200)의 영역들(206)은, 후속 에칭 프로세스 동안 집적 회로들이 에칭 프로세스에 의해 열화(degrade)되지 않도록 위치된다. 영역들(206) 사이에 수평 갭들(204) 및 수직 갭들(202)이 형성되어, 반도체 웨이퍼(100)를 최종적으로 다이싱하기 위해 에칭 프로세스 동안 에칭될 구역들을 정의한다.
도 3은 본 발명의 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도(300)이다. 도 4a 내지 도 4g는 본 발명의 실시예에 따른, 흐름도(300)의 동작들에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도들을 도시한다.
흐름도(300)의 동작(302), 및 상응하는 도 4a 내지 도 4d를 참조하면, 마스크(402)가 반도체 웨이퍼 또는 기판(404) 위에 형성된다. 마스크(402)는, 반도체 웨이퍼(404)의 표면 상에 형성된, 금속성 범프들 또는 필러들(499)을 포함하는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 구체적으로, 실시예에서, 도 4a를 참조하면, 300 mm 웨이퍼(404)가 진공 웨이퍼 척(498)에 의해 제 자리에(in place) 유지된다. 도 4b에 도시된 바와 같이, 마스크 형성 재료(예를 들면, 코팅 재료)(490)가 수동 또는 자동 분배(dispensing)에 의해 분배된다. 도 4C를 참조하면, 예를 들어 머신 제어 소프트웨어를 이용하여, 진공 웨이퍼 척(498)의 시계방향(480) 및 반-시계방향(481) 회전이 수행된다. 결과적으로, 도 4d에 도시된 바와 같이, 마스크 형성 재료(490)가 웨이퍼(404)의 상단 표면에 걸쳐서 균일하게 분배되어, 균일한 마스크 코팅(495)을 제공한다. 균일한 마스크 코팅(495)은 웨이퍼(404)의 표면 상의 톱 스트리트들, 웨이퍼 필드들 및 범프들/필러들(499)에 대해 균일하다(예를 들면, 전체적으로 또는 본질적으로 등각적이다).
따라서, 실시예에서, 범프들/금속 필러들 및 톱 스트리트/웨이퍼 필드 상에서의 균일한 마스킹을 위한 스핀 코팅 방법이 제공된다. 하나 또는 둘 이상의 실시예에서, 그러한 마스크 층은, 500 미크론 까지의 에칭 깊이를 가능하게 하고, 얇은 웨이퍼(필름+프레임) 시나리오들에 적용가능하며, 사전-박형화 시나리오들(pre-thin scenarios)에 적용가능하고, 레이저를 이용한 후속 세정 삭마(ablation)를 가능하게 하고, 폴리이미드(polyimide(PI)) 또는 몰딩 화합물들의 상부에 적용가능하고, 범프들/필러들을 산화시키지 않고 제거가능하며, 하부-층들의 특성들을 변화시키지 않고 제거가능하며, 그리고/또는 범프/금속 필러 상단부 및 톱 스트리트 상에서 균일한 두께를 갖는다.
실시예에서, 범프/금속 필러 웨이퍼 상에 적용된 마스크 층은, 등각적인 층을 분배하고 형성할 때 다이 싱귤레이션을 위한 준비가 된다. 그에 반해, 종래의 다이 싱귤레이션 방법들, 예를 들어, 다이아몬드 쏘잉(diamond saw), 레이저 스크라이빙, 등은 원 스텝 다이 싱귤레이션을 이용하는데, 이러한 원 스텝 다이 싱귤레이션에서는, 범프들/금속 필러들을 보호하기 위해 다이 싱귤레이션 이전에 얇은 보호 재료가 스핀 코팅된다. 그러한 접근법들에서는, 임의의 두께 및 토포그라피(topography)의 보호 층을 단순히 제공하는 대신, 균일한 보호 코팅을 갖는 것이 반드시 필요한 것은 아니다. 톱 스트리트에 비해 범프/금속 필러 상단부 상에서의 마스크 재료의 불균일한 분포는 그러한 종래 다이싱 동작들에서 주목할만한 차이를 갖지 않는다. 반면, 본원에서 설명되는 실시예들에 따르면, 레이저 스크라이브 및 플라즈마 에칭 프로세스는 일반적으로, 레이저 스크라이브된 웨이퍼가 플라즈마 에칭 프로세스를 받을 것을 필요로 한다. 이러한 동작의 플라즈마 에칭 프로세스 부분동안, 사용되는 에천트는 개별적인 다이를 싱귤레이트하기 위해 톱 스트리트 상에서 실리콘 웨이퍼를 에칭하며, 범프/금속 필러 상단부 및 톱 스트리트로부터 일반적으로 동일한 양의 마스크 재료를 소모한다. 일 실시예에서, 밸런싱된 마스크 재료를 양쪽 위치들에 제공하고, 그리고 원형 형상 범프들/금속 필러들 주위에 균일한 코팅을 또한 제공하기 위해, 스피닝(spinning) 방법이 이용된다.
실시예에서, 다양한 코팅 점도들을 위해, 웨이퍼 및 범프/필러 표면 상에 무-기포 코팅(bubble-free coating)이 제공된다. 가능한 점도들의 범위를 갖는 코팅 재료들이, 수동 및 자동 분배 시스템을 이용하여, 범핑된(bumped)/필러 웨이퍼의 상단부 상에 적용될 수 있다. 통상적으로, 산업적 사용은 단지 시계방향 또는 반시계방향 회전만을 포함하며, 이로 인해 범프들 또는 필러들 주위에서 코팅된 재료의 불-균일한 커버리지를 초래할 수 있다. 구체적으로, 시계방향 또는 반시계방향 회전동안, 코팅 재료에 대한 원심력들의 작용에 직면한다(encounter). 일 실시예에서, 매 회전에 대해 주기적인 시간 간격을 갖는, 시계방향 및 반-시계방향 회전의 조합이 이용되어, 범프/필러 구조들 상에서를 포함하여, 마스킹 재료의 균일한 코팅을 제공한다. 실시예에서, 상이한 스피닝 속도들 및 상이한 점도의 코팅 재료들을 이용함으로써, 마스크 재료의 상이한 두께들이 획득될 수 있다. 실시예에서, 분배 시스템에 의해 코팅 재료에 대해 온도 바이어스(bias)를 도입하는 것이, 웨이퍼 필드 및 톱 스트리트뿐만 아니라 범프/금속성 필러 구조들 상에서의 그리고 범프/금속성 필러 구조들 주위에서의 코팅의 균일성에 또한 영향을 준다. 상기에서 설명된 마스크 재료 분배 및 스핀 조건은, 수용성 및 비-수용성을 갖는 코팅 재료에 적용가능할 수 있다.
상기 균일한 코팅 접근법의 장점들은, 이에 제한되는 것은 아니지만, 마스크 기능성과 프로세스 단순성 사이에 우수한 밸런스를 얻을 수 있는 능력, 예를 들면 에칭-후(post-etch) 마스크 제거의 용이성을 위해 수용성 필름을 마스크로서 이용하는 것, 일반적인 저-비용의 수용성 재료들의 이용을 가능하게 하는 능력, 및 레이저 플러스 플라즈마 다이 싱귤레이션 프로세스에서, 플라즈마 에칭 프로세스 동안 금속성 범프/필러 구조들을 보호하기 위한 균일한 코팅을 제공하는 능력 중 하나 또는 둘 이상을 포함할 수 있다. 본원에서 설명되는 방법들은 미크론 및 서브-미크론 규모의 균일한 코팅에 대한 필요성을 갖는 다른 반도체 제조 프로세스들에 또한 적용가능할 수 있다.
실시예에서, 레이저 플러스 플라즈마 다이 싱귤레이션 프로세스의 상황에서, 예를 들면 300 mm 웨이퍼들 상의, 대략 30 내지 50 미크론 구리 배선(interconnect) 범프들 및 대략 50 미크론 높이(tall)의 구리 필러 상에 균일한 마스크 코팅이 제공된다. 일 실시예에서, 대략 30 내지 40 미크론의 코팅 두께에 대해, 달성되는 균일성은, 토포그라피 상에서 조차도, 대략 +/- 10%이며, 이러한 균일성은 마스크 재료, 화학적 제제(chemical formulation), 및 가능하게는 온도의 변화에 따라 추가로 규모가 감소될(scaled down) 수 있다. 일 실시예에서, 균일한 마스크를 형성하기 위한 코팅 재료는 수용성이며, 비-감광성이다. 구체적인 실시예에서, 대략 100s 내지 1000s의 센티푸아즈 범위의 점도를 갖는, 폴리비닐 알콜(PVA) 기반 재료(예를 들면, 고체 함유량(solid content)을 가짐)가 이용된다. 실시예에서, 추가의 50 미크론 범프 높이를 갖는 대략 50 미크론 웨이퍼에 대한 레이저 플러스 플라즈마 싱귤레이션 프로세스에 대해, 대략 20 미크론의 균일한 코팅이 이용된다. 다른 실시예에서, 추가의 50 미크론 범프 높이를 갖는 대략 500 미크론 웨이퍼에 대한 레이저 플러스 플라즈마 싱귤레이션 프로세스에 대해, 대략 35 미크론의 균일한 코팅이 이용된다. 그러나, 후자의 경우, 대략 150 미크론만큼 두꺼운 균일한 코팅이 이용될 수 있다. 실시예에서, 에칭되는 실리콘의 매 대략 20 내지 30 미크론 마다, 대략 1 미크론의 균일한 마스크 코팅이 소모된다. 실시예에서, 레이저 프로세스와 에칭 프로세스 사이의 선택적인 애쉬는 대략 7 내지 8 미크론의 균일한 마스크 코팅을 소모한다.
도 4e 내지 도 4g를 참조하면, 다이싱 프로세스의 에칭 부분이 도시된다. 편의상, 마스크(402) 및 웨이퍼(404)가 다시 한번 도시되지만, 범프들 및 필러들은 도시하지 않는다. 그 대신, 도 4e에서, 집적 회로들(406)의 각각의 집적 회로 사이에 형성되는 개입 스트리트들(intervening streets; 407)이 강조된다. 그러나, 범프들/필러들(499) 및 균일한 마스크 코팅(495)이 하기의 설명에서 여전히 고려됨이 이해되어야 한다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 제조 프로세스를 견디기에 적합하고 그리고 반도체 프로세싱 층들이 상부에 적절하게 배치될 수 있는 재료로 이루어진다. 예를 들어, 일 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 제한되는 것은 아니지만, 결정(crystalline) 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은, Ⅳ 족-기반의 재료로 이루어진다. 구체적인 실시예에서, 반도체 웨이퍼(404)를 제공하는 것은 단결정(monocrystalline) 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(404)은, 예를 들어, 발광 다이오드(LED)들의 제조에 이용되는 Ⅲ-Ⅴ족 재료 기판과 같은 Ⅲ-Ⅴ족 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(404) 내에 또는 그 상부에, 집적 회로들(406)의 일부로서, 반도체 디바이스들의 어레이가 배치된다. 그러한 반도체 디바이스들의 예들에는, 제한되는 것은 아니지만, 실리콘 기판 내에 제조되고 그리고 유전체 층 내에 인케이싱되는(encased) 메모리 디바이스들 또는 상보형 금속-산화물-반도체(CMOS) 트랜지스터들이 포함된다. 복수의 금속 배선들이 디바이스들 또는 트랜지스터들 위에, 그리고 주위의 유전체 층들 내에 형성될 수 있으며, 그리고 집적 회로들(406)을 형성하기 위해 디바이스들 또는 트랜지스터들을 전기적으로 결합시키는 데에 이용될 수 있다. 스트리트들(407)을 구성하는 재료들은, 집적 회로들(406)을 형성하는 데에 이용되는 그러한 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들(407)은 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 층들로 이루어질 수 있다. 일 실시예에서, 스트리트들(407) 중 하나 또는 둘 이상은 집적 회로들(406)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(300)의 동작(304), 및 상응하는 도 4f를 참조하면, 마스크(402)가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들(410)을 갖는 패터닝된 마스크(408)를 제공함으로써, 집적 회로들(406) 사이의 반도체 웨이퍼 또는 기판(404)의 영역들을 노출시킨다. 따라서, 집적 회로들(406) 사이에 처음에(originally) 형성된 스트리트들(407)의 재료를 제거하기 위해, 레이저 스크라이빙 프로세스가 이용된다. 본 발명의 실시예에 따르면, 펨토초-기반 레이저 스크라이빙 프로세스에 의해 마스크(402)를 패터닝하는 것은, 도 4f에 도시된 바와 같이, 집적 회로들(406) 사이의 반도체 웨이퍼(404)의 영역들 내로 부분적으로 트렌치들(412)을 형성하는 것을 포함한다.
실시예에서, 레이저 스크라이빙 프로세스를 이용하여 마스크(402)를 패터닝하는 것은 펨토초 범위의 펄스 폭을 갖는 레이저를 이용하는 것을 포함한다. 구체적으로, 가시 스펙트럼 더하기(plus) 자외선(UV) 및 적외선(IR) 범위들의 파장(다 합쳐서(totaling) 광대역 광학 스펙트럼)을 갖는 레이저를 이용하여, 펨토초-기반 레이저 즉, 대략 펨토초(10-15 초)의 펄스 폭을 갖는 레이저를 제공할 수 있다. 일 실시예에서, 삭마는 파장 의존적이 아니거나 또는 본질적으로 파장 의존적이 아니며, 그에 따라 복합(complex) 필름들, 예를 들어 마스크(402)의 필름들, 스트리트들(407), 및 가능하게는, 반도체 웨이퍼 또는 기판(404)의 일부에 대해 적합하다.
도 5는 본 발명의 실시예에 따른, 보다 긴 주파수들에 대비하여(versus) 펨토초 범위의 레이저 펄스를 이용하는 것의 효과들을 도시한다. 도 5를 참조하면, 펨토초 범위의 펄스 폭을 갖는 레이저를 이용함으로써, 보다 긴 펄스 폭들(예를 들어, 비아(500B)의 피코초 프로세싱에 의한 손상(502B) 및 비아(500A)의 나노초 프로세싱에 의한 상당한 손상(502A))과 대비하여, 열 손상 문제들이 완화되거나 제거된다(예를 들어, 비아(500C)의 펨토초 프로세싱에 의한 손상(502C)은 최소이거나 없다(minimal to no)). 비아(500C)를 형성하는 동안의 손상의 제거 또는 완화는, 도 5에 도시된 바와 같이, (나노초-기반 레이저 삭마에 대해 보여지는 바와 같은) 열 평형 또는 (피코초-기반 레이저 삭마에 대해 보여지는 바와 같은) 낮은 에너지 재결합(recoupling)이 없는 것(lack)에 기인할 수 있다.
펄스 폭과 같은 레이저 파라미터들의 선택이, 깨끗한(clean) 레이저 스크라이브 컷(laser scribe cut)들을 달성하기 위해, 칩핑, 마이크로균열들 및 박리(delamination)를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개시키는 데에 있어서 중요할 수 있다. 레이저 스크라이브 컷이 깨끗할 수록, 최종의 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 보다 원활해진다(smoother). 반도체 디바이스 웨이퍼들에서는, 전형적으로, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 상부에 배치된다. 그러한 재료들은, 제한되는 것은 아니지만, 폴리머들과 같은 유기 재료들, 금속들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체들을 포함할 수 있다.
웨이퍼 또는 기판 상에 배치된 개별적인 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예를 들어, 도 6은 본 발명의 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에서 이용될 수 있는 재료들의 스택의 횡단면도를 도시한다.
도 6을 참조하면, 스트리트 영역(600)은, 도시된 상대적인 두께들을 갖는, 실리콘 기판의 상단부 부분(top portion)(602), 제 1 실리콘 이산화물 층(604), 제 1 에칭 중지 층(606), (예를 들어, 실리콘 이산화물에 대한 4.0의 유전 상수 보다 작은 유전 상수를 갖는) 제 1 저 K 유전체 층(608), 제 2 에칭 중지 층(610), 제 2 저 K 유전체 층(612), 제 3 에칭 중지 층(614), USG(undoped silica glass) 층(616), 제 2 실리콘 이산화물 층(618), 및 스핀 온된(spun-on) 마스크의 층(620)을 포함한다. 구리 메탈라이제이션(622)이 제 1 및 제 3 에칭 중지 층들(606 및 614) 사이에 그리고 제 2 에칭 중지 층(610)을 통해서 배치된다. 구체적인 실시예에서, 제 1, 제 2, 및 제 3 에칭 중지 층들(606, 610, 및 614)은 실리콘 질화물로 이루어지는 한편, 저 K 유전체 층들(608 및 612)은 탄소-도핑된 실리콘 산화물 재료로 이루어진다.
통상적인 레이저 조사(irradiation)(예를 들어, 나노초-기반 또는 피코초-기반 레이저 조사) 하에서, 스트리트(600)의 재료들은 광학적 흡수 및 삭마 메커니즘들의 측면에서 상당히(quite) 상이하게 작용한다(behave). 예를 들어, 실리콘 이산화물과 같은 유전체 층들은, 정상 조건들 하에서, 상업적으로 이용가능한 모든 레이저 파장들에 대해 본질적으로 투명하다. 대조적으로, 금속들, 유기물(organic)들(예를 들어, 저 K 재료들) 및 실리콘은, 특히 나노초-기반 또는 피코초-기반 레이저 조사에 응답하여, 광자들을 매우 용이하게 결합시킬 수 있다. 예를 들면, 도 7은 본 발명의 실시예에 따른, 결정 실리콘(c-Si, 702), 구리(Cu, 704), 결정 실리콘 이산화물(c-SiO2, 706), 및 비정질 실리콘 이산화물(a-SiO2, 708)에 대한 광자 에너지에 따른 흡수 계수의 플롯(700)을 포함한다. 도 8은 레이저 펄스 에너지, 레이저 펄스 폭, 및 레이저 빔 반경에 따른, 주어진 레이저에 대한 레이저 강도의 관계를 도시하는 방정식(800)이다.
방정식(800) 및 흡수 계수들의 플롯(700)을 이용하면, 실시예에서, 펨토초 레이저-기반 프로세스에 대한 파라미터들은 무기 및 유기 유전체들, 금속들, 및 반도체들에 대해 본질적으로 공통적인 삭마 효과를 갖도록 선택될 수 있지만, 그러한 재료들의 일반적인 에너지 흡수 특징들은 특정 조건들 하에서 매우 상이할 수 있다. 예를 들면, 실리콘 이산화물의 흡수성은 비-선형적이며, 그리고 적절한 레이저 삭마 파라미터들 하에서 유기 유전체들, 반도체들, 및 금속들의 흡수성과 보다 더 인-라인(in-line)이 되게 할 수 있다. 그러한 하나의 실시예에서, 높은 강도 및 짧은 펄스 폭의 펨토초-기반 레이저 프로세스가 이용되어, 유기 유전체, 반도체, 또는 금속 중 하나 또는 둘 이상 및 실리콘 이산화물 층을 포함하는 층들의 스택을 삭마한다. 구체적인 실시예에서, 마스크, 스트리트, 및 실리콘 기판의 일부를 제거하기 위해, 펨토초-기반 레이저 조사 프로세스에서 대략 400 펨토초 또는 그 미만의 펄스들이 이용된다.
그에 반해, 무기 유전체, 유기 유전체, 반도체, 또는 금속 중 둘 또는 셋 이상을 포함하는 스택형(stacked) 구조들에서, 비-최적(non-optimal) 레이저 파라미터들이 선택되는 경우, 레이저 삭마 프로세스는 박리 문제들을 야기할 수 있다. 예를 들면, 레이저는, 측정가능한 흡수 없이, (대략 9 eV 밴드갭(bandgap)을 갖는 실리콘 이산화물과 같은) 고 밴드갭 에너지 유전체들을 통해 침투한다(penetrate). 그러나, 하부에 놓인 금속 또는 실리콘 층에서 레이저 에너지가 흡수될 수 있게 됨으로써, 금속 또는 실리콘 층들의 상당한 증발(vaporization)을 야기할 수 있다. 이러한 증발은 상부에 놓인 실리콘 이산화물 유전체 층을 들어올릴(lift-off) 정도의 높은 압력들을 발생시킬 수 있으며, 심각한 층간(interlayer) 박리 및 마이크로균열을 잠재적으로 야기할 수 있다. 실시예에서, 피코초 기반 레이저 조사 프로세스들은 복합 스택들에서 마이크로균열 및 박리를 야기하는 반면, 펨토초-기반 레이저 조사 프로세스들은 동일한 재료 스택들의 마이크로균열 또는 박리를 야기하지 않는 것으로 입증되었다.
유전체 층들을 직접적으로 삭마할 수 있도록 하기 위해, 유전체 재료들이 광자들을 강력히 흡수함으로써 전도성 재료와 유사하게 작용하도록 유전체 재료들의 이온화가 일어날 필요가 있을 수 있다. 이러한 흡수는, 유전체 층의 최종 삭마 이전에, 레이저 에너지의 대부분(majority)이, 하부에 놓인 실리콘 또는 금속 층들로 침투하는 것을 막을 수 있다. 실시예에서, 광자-이온화를 개시하고 그리고 무기 유전체 재료들에서의 이온화에 영향을 줄 정도로 레이저 강도가 충분히 높은 경우, 무기 유전체들의 이온화가 실행가능하다.
본 발명의 실시예에 따르면, 적합한 펨토초-기반 레이저 프로세스들은, 다양한 재료들에서 비선형적인 상호작용들을 일반적으로 일으키는 높은 피크 강도(방사조도(irradiance))를 특징으로 한다. 그러한 하나의 실시예에서, 펨토초 레이저 소스들은 대략 10 펨토초 내지 500 펨토초 범위, 하지만 바람직하게는 100 펨토초 내지 400 펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략 1570 나노미터 내지 200 나노미터 범위, 하지만 바람직하게는 540 나노미터 내지 250 나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 상응하는 광학 시스템은, 대략 3 미크론 내지 15 미크론 범위, 하지만 바람직하게는 대략 5 미크론 내지 10 미크론 범위의, 작업 표면(work surface)에서의 초점(focal spot)을 제공한다.
작업 표면에서의 공간적인 빔 프로파일은 단일 모드(가우시안)일 수 있거나, 성형된 톱-햇 프로파일(shaped top-hat profile)을 가질 수 있다. 실시예에서, 레이저 소스는 대략 200 kHz 내지 10 MHz 범위, 하지만 바람직하게는 대략 500 kHz 내지 5 MHz 범위의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는 대략 0.5 uJ 내지 100 uJ 범위, 하지만 바람직하게는 대략 1 uJ 내지 5 uJ 범위의, 작업 표면에서의 펄스 에너지를 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는 대략 500 mm/sec 내지 5 m/sec 범위, 하지만 바람직하게는 대략 600 mm/sec 내지 2 m/sec 범위의 속도로 워크피스(workpiece) 표면을 따라서 진행된다(run).
스크라이빙 프로세스는 단지 단일 패스로, 또는 다중 패스들로 진행될 수 있지만, 일 실시예에서는, 바람직하게는 1-2 패스들로 진행될 수 있다. 일 실시예에서, 워크피스 내의 스크라이빙 깊이는 대략 5 미크론 내지 50 미크론 범위의 깊이, 바람직하게는 대략 10 미크론 내지 20 미크론 범위의 깊이이다. 레이저는 주어진 펄스 반복 레이트로 일련의 단일 펄스들로, 또는 일련의 펄스 버스트(pulse burst)들로 적용될 수 있다. 실시예에서, 발생되는 레이저 빔의 커프 폭(kerf width)은 대략 2 미크론 내지 15 미크론 범위이지만, 실리콘 웨이퍼 스크라이빙/다이싱에서, 디바이스/실리콘 인터페이스에서 측정되는 바와 같이, 바람직하게는 대략 6 미크론 내지 10 미크론 범위이다.
무기 유전체들(예를 들어, 실리콘 이산화물)의 이온화(ionization)를 달성하기 위해 그리고 무기 유전체들의 직접적인 삭마 이전에 하부층(underlayer) 손상에 의해 야기되는 박리 및 칩핑을 최소화하기 위해, 예를 들어 충분히 높은 레이저 강도를 제공하는 것과 같은, 이득들 및 장점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 삭마 폭(예를 들어, 커프 폭) 및 깊이를 가지고 산업적인 적용예들에 대해 의미있는(meaningful) 프로세스 처리량을 제공하도록 선택될 수 있다. 상기 설명한 바와 같이, 피코초-기반 그리고 나노초-기반 레이저 삭마 프로세스들과 비교하여, 펨토초-기반 레이저가 그러한 장점들을 제공하는 데에 있어서 훨씬 더 적합하다. 하지만, 심지어 펨토초-기반 레이저 삭마의 스펙트럼 내에서도, 특정 파장들이 다른 파장들 보다 더 양호한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반 레이저 프로세스가, IR 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반 레이저 프로세스 보다 더 깨끗한 삭마 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초-기반 레이저 프로세스는 대략 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저에 기초한다. 그러한 특정 실시예에서, 대략 540 나노미터와 같은 또는 그 미만의 파장을 갖는, 대략 400 펨토초와 같은 또는 그 미만의 펄스들의 레이저가 이용된다. 하지만, 대안적인 실시예에서는, 이중 레이저 파장들(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
흐름도(300)의 동작(306), 및 상응하는 도 4g를 참조하면, 집적 회로들(406)을 싱귤레이트하기 위해, 패터닝된 마스크(408) 내의 갭들(410)을 통해서 반도체 웨이퍼(404)를 에칭한다. 본 발명의 실시예에 따르면, 반도체 웨이퍼(404)를 에칭하는 것은, 도 4g에 도시된 바와 같이, 펨토초-기반 레이저 스크라이빙 프로세스에 의해 형성된 트렌치들(412)을 에칭함으로써, 반도체 웨이퍼(404)를 완전히 관통하여 최종적으로 에칭하는 것을 포함한다.
실시예에서, 반도체 웨이퍼(404)를 에칭하는 것은 플라즈마 에칭 프로세스를 이용하는 것을 포함한다. 일 실시예에서, 실리콘-관통 비아(through-silicon via) 타입 에칭 프로세스가 이용된다. 예를 들어, 구체적인 실시예에서, 반도체 웨이퍼(404)의 재료의 에칭 레이트는 분당 25 미크론 보다 크다. 초고밀도(ultra-high-density) 플라즈마 소스가 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예로는, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pat00001
SilviaTM Etch 시스템이 있다. Applied Centura
Figure pat00002
SilviaTM Etch 시스템은 용량성 및 유도성 RF 결합을 조합하는데, 이러한 조합은 자기성 증강(magnetic enhancement)에 의해 제공되는 개선들을 가지면서도, 용량성 결합만을 가지고 가능했던 것보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은 이온 밀도를 이온 에너지로부터 효과적으로 디커플링(decoupling)할 수 있게 하며, 그에 따라, 매우 낮은 압력들에서도, 잠재적으로 불리한(damaging) 높은 DC 바이어스 레벨들 없이 비교적 고밀도의 플라즈마들을 달성할 수 있게 한다. 이는 예외적으로 넓은 프로세스 윈도우(window)를 초래한다. 하지만, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 실시예에서, 깊은(deep) 실리콘 에칭을 이용하여, 본질적으로 정밀한 프로파일 제어 및 실질적으로 스캘럽이 없는(scallop-free) 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40% 보다 큰 에칭 레이트로 단결정 실리콘 기판 또는 웨이퍼(404)를 에칭한다. 구체적인 실시예에서, 실리콘-관통 비아 타입 에칭 프로세스가 이용된다. 에칭 프로세스는 반응 가스(reactive gas)로부터 발생되는 플라즈마에 기초하며, 상기 반응 가스는 일반적으로 불소-기반의 가스, 예를 들어 SF6, C4F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스(reactant gas)이다. 실시예에서, 도 4g에 도시된 바와 같이, 싱귤레이션 프로세스 이후 마스크 층(408)이 제거된다.
따라서, 흐름도(300) 및 도 4a-4f를 다시 참조하면, 마스크 층을 통해서, (메탈라이제이션을 포함하는) 웨이퍼 스트리트들을 통해서, 그리고 실리콘 기판 내로 부분적으로, 초기 레이저 삭마에 의해 웨이퍼 다이싱이 수행될 수 있다. 레이저 펄스 폭은 펨토초 범위에서 선택될 수 있다. 그런 다음, 후속하는 실리콘 관통의(through-silicon) 깊은 플라즈마 에칭(deep plasma etching)에 의해, 다이 싱귤레이션이 완료될 수 있다. 본 발명의 실시예에 따르면, 다이싱을 위한 재료들 스택의 구체적인 예가 도 9a-9d와 관련하여 하기에서 설명된다.
도 9a를 참조하면, 하이브리드 레이저 삭마 및 플라즈마 에칭 다이싱을 위한 재료들 스택은 마스크 층(902), 디바이스 층(904), 및 기판(906)을 포함한다. 마스크 층, 디바이스 층, 및 기판은, 백킹 테이프(backing tape)(910)에 부착되는 다이 부착 필름(die attach film)(908) 위에 배치된다. 실시예에서, 마스크 층(902)은, 마스크(402)와 관련하여 상기 설명된 스핀-온 층들과 같은 스핀-온 마스크 층이다. 디바이스 층(904)은 하나 또는 둘 이상의 금속 층들(예를 들어, 구리 층들) 위에 배치된 무기 유전체 층(예를 들어, 실리콘 이산화물) 및 하나 또는 둘 이상의 저 K 유전체 층들(예를 들어, 탄소-도핑된 산화물 층들)을 포함한다. 디바이스 층(904)은 또한 집적 회로들 사이에 배열된 스트리트들을 포함하고, 이러한 스트리트들은 집적 회로들과 동일한 또는 유사한 층들을 포함한다. 기판(906)은 벌크(bulk) 단결정 실리콘 기판이다.
실시예에서, 벌크 단결정 실리콘 기판(906)은, 다이 부착 필름(908)에 부착되기 전에, 후면측(backside)으로부터 박형화된다. 이러한 박형화는 후면측 그라인드 프로세스(backside grind process)에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정 실리콘 기판(906)은 대략 50 내지 100 미크론 범위의 두께로 박형화된다. 실시예에서, 이러한 박형화는 레이저 삭마 및 플라즈마 에칭 다이싱 프로세스 이전에 수행된다는 것을 주목하는 것이 중요하다. 실시예에서, 스핀-온 마스크 층(902)은 대략 20 내지 150 미크론 두께의 층이며, 디바이스 층(904)은 대략 2-3 미크론 범위의 두께를 갖는다. 실시예에서, 다이 부착 필름(908)(또는, 박형화된 또는 얇은 웨이퍼 또는 기판을 백킹 테이프(910)에 본딩할 수 있는 임의의 적합한 대체물(substitute))은 대략 20 미크론의 두께를 갖는다.
도 9b를 참조하면, 마스크(902), 디바이스 층(904) 및, 기판(906)의 일부가 펨토초-기반 레이저 스크라이빙 프로세스(912)에 의해 패터닝되어, 기판(906) 내에 트렌치들(914)을 형성한다. 도 9c를 참조하면, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(916)를 이용하여, 트렌치(914)를 다이 부착 필름(908)까지 아래로 연장함으로써, 다이 부착 필름(908)의 상단부 부분을 노출시키고 그리고 실리콘 기판(906)을 싱귤레이트한다. 디바이스 층(904)은, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(916) 동안, 스핀-온 마스크 층(902)에 의해 보호된다.
도 9d를 참조하면, 싱귤레이션 프로세스는 다이 부착 필름(908)을 패터닝하여, 백킹 테이프(910)의 상단부 부분을 노출시키고 그리고 다이 부착 필름(908)을 싱귤레이트하는 것을 더 포함할 수 있다. 실시예에서, 다이 부착 필름은 레이저 프로세스에 의해 또는 에칭 프로세스에 의해 싱귤레이트된다. 추가적인 실시예들은, 이후, 백킹 테이프(910)로부터 기판(906)의 싱귤레이트된 부분들을 (예를 들어, 개별적인 집적 회로들로서) 제거하는 것을 포함할 수 있다. 일 실시예에서, 싱귤레이트된 다이 부착 필름(908)은 기판(906)의 싱귤레이트된 부분들의 후면측들 상에서 유지된다. 다른 실시예들은 디바이스 층(904)으로부터 스핀-온 마스크 층(902)을 제거하는 것을 포함할 수 있다. 대안적인 실시예에서, 기판(906)이 대략 50 미크론 보다 더 얇은 경우, 부가적인 플라즈마 프로세스를 이용하지 않으면서, 레이저 삭마 프로세스(912)를 이용하여 기판(906)을 완전히 싱귤레이트한다.
다이 부착 필름(908)을 싱귤레이트한 이후, 실시예에서, 마스킹 층(902)이 디바이스 층(904)으로부터 제거된다. 실시예에서, 싱귤레이트된 집적 회로들은 패키징을 위해 백킹 테이프(910)로부터 제거된다. 그러한 하나의 실시예에서, 패터닝된 다이 부착 필름(908)은 각각의 집적 회로의 후면측 상에 유지되고 그리고 최종 패키징에 포함된다. 하지만, 다른 실시예에서, 패터닝된 다이 부착 필름(908)은 싱귤레이션 프로세스 동안 또는 그 후에 제거된다.
도 4a 내지 도 4f를 다시 참조하면, 복수의 집적 회로들(406)은 대략 10 미크론 또는 그보다 작은 폭을 갖는 스트리트들(407)에 의해 분리될 수 있다. 펨토초 기반 레이저 스크라이빙 접근법의 이용은, 레이저의 엄격한 프로파일 제어에 적어도 부분적으로 기인하여, 집적 회로들의 레이아웃에 있어서 그러한 압축을 가능하게 할 수 있다. 예를 들면, 도 10은 본 발명의 실시예에 따른, 최소 폭으로 제한될 수 있는 종래의 다이싱에 비해 더 좁은 스트리트들을 이용함으로써 달성되는, 반도체 웨이퍼 또는 기판 상에서의 압축을 도시한다.
도 10을 참조하면, 반도체 웨이퍼 상에서의 압축은, 최소 폭(예를 들면, 레이아웃(1000)에서 대략 70 미크론 또는 그보다 큰 폭들)으로 제한될 수 있는 종래의 다이싱에 비해, 더 좁은 스트리트들(예를 들면, 레이아웃(1002)에서 대략 10 미크론 또는 그보다 작은 폭들)을 이용함으로써 달성된다. 그러나, 펨토초-기반 레이저 스크라이빙 프로세스에 의해 가능하다고 할지라도, 스트리트 폭을 10 미크론 미만으로 감소시키는 것이 항상 바람직한 것은 아닐 수 있음이 이해되어야 한다. 예를 들면, 일부 적용예들은, 집적 회로들을 분리시키는 스트리트들 내에 더미(dummy) 또는 테스트 디바이스들을 제조하기 위해, 적어도 40 미크론의 스트리트 폭을 필요로 할 수 있다.
도 4a 내지 도 4f를 다시 참조하면, 복수의 집적 회로들(406)은 비-제한된(non-resticted) 레이아웃으로 반도체 웨이퍼 또는 기판(404) 상에 배열될 수 있다. 예를 들어, 도 11은 보다 밀도가 높은 팩킹을 허용하는 프리폼(freeform) 집적 회로 배열을 도시한다. 본 발명의 실시예에 따르면, 보다 밀도가 높은 팩킹은, 그리드 정렬 접근법들에 비해 웨이퍼당 더 많은 다이를 제공할 수 있다. 도 11을 참조하면, 프리폼 레이아웃(예를 들면, 반도체 웨이퍼 또는 기판(1102) 상에서의 비-제한된 레이아웃)은, 그리드 정렬 접근법들(예를 들면, 반도체 웨이퍼 또는 기판(1100) 상에서의 제한된 레이아웃)에 비해, 보다 밀도가 높은 팩킹을 허용하며, 그에 따라 웨이퍼당 더 많은 다이를 허용한다. 실시예에서, 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스의 속도는 다이 크기, 레이아웃 또는 스트리트들의 개수에 독립적이다.
단일 프로세스 툴이, 하이브리드 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스에서의 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예를 들어, 도 12는 본 발명의 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 도시한다.
도 12를 참조하면, 프로세스 툴(1200)은 팩토리 인터페이스(FI)(1202)를 포함하며, 이러한 팩토리 인터페이스(FI)(1202)에는 복수의 로드 록들(load locks)(1204)이 결합되어 있다. 클러스터 툴(1206)이 팩토리 인터페이스(1202)와 결합된다. 클러스터 툴(1206)은 플라즈마 에칭 챔버(1208)와 같은 하나 또는 둘 이상의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(1210)가 또한 팩토리 인터페이스(1202)에 결합된다. 프로세스 툴(1200)의 전체적인 풋프린트는, 일 실시예에서, 도 12에 도시된 바와 같이, 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터) 일 수 있다.
실시예에서, 레이저 스크라이브 장치(1210)는 펨토초-기반 레이저를 하우징한다. 펨토초-기반 레이저는, 상기 설명한 레이저 삭마 프로세스들과 같은, 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 삭마 부분을 수행하기에 적합하다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(1200)에 포함되고, 상기 이동가능한 스테이지는 웨이퍼 또는 기판(또는 이의 캐리어)을 펨토초-기반 레이저에 대해서 이동시키도록 구성된다. 구체적인 실시예에서, 펨토초-기반 레이저가 또한 이동가능하다. 레이저 스크라이브 장치(1210)의 전체적인 풋프린트는, 일 실시예에서, 도 12에 도시된 바와 같이, 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(1208)은, 복수의 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 웨이퍼 또는 기판을 에칭하도록 구성된다. 그러한 하나의 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(1208)은 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(1208)은, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pat00003
SilviaTM Etch 시스템이다. 이러한 에칭 챔버는, 단결정 실리콘 기판들 또는 웨이퍼들 상에 또는 그 내부에 하우징되는 싱귤레이트된 집적 회로들을 생성하기 위하여 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 실시예에서, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(1208) 내에 포함되어, 높은 실리콘 에칭 레이트들을 촉진한다. 실시예에서, 하나 초과의 에칭 챔버가 프로세스 툴(1200)의 클러스터 툴(1206) 부분 내에 포함되어, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 한다.
팩토리 인터페이스(1202)는 레이저 스크라이브 장치(1210)를 갖는 외부 제조 설비와 클러스터 툴(1206) 간을 인터페이싱하는 데에 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(1202)는, 저장 유닛들(예를 들어, 전면 개방형 통합 포드(front opening unified pod)들)로부터 클러스터 툴(1206) 또는 레이저 스크라이브 장치(1210)로, 또는 양자 모두로 웨이퍼들(또는 이의 캐리어들)을 이송하기 위한 아암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(1206)은 싱귤레이션 방법에서의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(1212)가 포함된다. 증착 챔버(1212)는, 웨이퍼 또는 기판의 레이저 스크라이빙에 앞서서, 예를 들면 균일한 스핀-온 프로세스에 의한, 웨이퍼 또는 기판의 디바이스 층 상에서의 또는 이 디바이스 층 위에서의 마스크 증착을 위해 구성될 수 있다. 그러한 하나의 실시예에서, 증착 챔버(1212)는 대략 10% 이내의 등각성 팩터(conformality factor)를 갖는 균일한 층을 증착하기에 적합하다. 다른 실시예에서, 부가적인 에칭 챔버 대신에, 습식/건식 스테이션(1214)이 포함된다. 습식/건식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스에 후속하여, 잔류물들 및 파편(fragment)들을 세정하거나, 마스크를 제거하기에 적합할 수 있다. 실시예에서, 계측 스테이션(metrology station)이 또한 프로세스 툴(1200)의 컴포넌트로서 포함된다.
본 발명의 실시예들은, 본 발명의 실시예들에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데에 이용될 수 있는 명령들이 저장되어 있는 머신-판독가능한 매체를 포함할 수 있는, 컴퓨터 프로그램 물건, 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 12와 관련하여 설명된 프로세스 툴(1200)과 결합된다. 머신-판독가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신-판독가능한(예를 들어, 컴퓨터-판독가능한) 매체는, 머신(예를 들어, 컴퓨터) 판독가능한 저장 매체(예를 들어, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들, 등), 머신(예를 들어, 컴퓨터) 판독가능한 전송 매체(전기적, 광학적, 음향적 또는 다른 형태의 전파되는 신호들(예를 들어, 적외선 신호들, 디지털 신호들, 등)), 등을 포함한다.
도 13은 컴퓨터 시스템(1300)의 예시적인 형태의 머신의 개략적인 표현을 도시하며, 상기 머신 내에서, 머신으로 하여금 본원에서 설명된 방법론(methodology)들 중 임의의 하나 또는 둘 이상을 수행하게 하기 위한 명령들의 세트가 실행될 수 있다. 대안적인 실시예들에서, 머신은 근거리 통신망(LAN), 인트라넷, 엑스트라넷, 또는 인터넷으로 다른 머신들에 연결(예를 들어, 네트워킹(networked))될 수 있다. 머신은 클라이언트-서버 네트워크 환경의 서버 또는 클라이언트 머신으로서, 또는 피어-투-피어(peer-to-peer)(또는 분산형) 네트워크 환경의 피어 머신으로서 동작할 수 있다. 머신은 개인용 컴퓨터(PC), 타블렛 PC, 셋탑 박스(STB), 개인용 휴대 정보 단말기(PDA), 셀룰러 전화기, 웹 어플라이언스(web appliance), 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해서 취해질 액션(action)들을 명시하는 (순차적인 또는 다른 방식의(otherwise)) 명령들의 세트를 실행할 수 있는 임의의 머신일 수 있다. 추가적으로, 단일 머신만이 예시되지만, "머신"이라는 용어는 또한, 본원에서 설명된 방법론들 중 임의의 하나 또는 둘 이상을 수행하기 위해 개별적으로 또는 공동으로 명령들의 세트(또는 복수의 세트들)를 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 집합을 포함하는 것으로 받아들여져야 한다.
예시적인 컴퓨터 시스템(1300)은, 버스(1330)를 통해 서로 통신하는, 프로세서(1302), 메인 메모리(1304)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM) 예를 들어, 동기식 DRAM(SDRAM), 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(1306)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 보조 메모리(secondary memory)(1318)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(1302)는, 마이크로프로세서, 중앙 처리 장치, 등과 같은 하나 또는 둘 이상의 범용 프로세싱 디바이스들을 나타낸다. 보다 구체적으로, 프로세서(1302)는 복합 명령 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 다른 명령 세트들을 실행하는 프로세서, 또는 명령 세트들의 조합을 실행하는 프로세서들일 수 있다. 프로세서(1302)는 또한 주문형 집적 회로(ASIC), 필드 프로그래밍가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서, 등과 같은 하나 또는 둘 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(1302)는 본원에서 설명된 동작들을 수행하기 위해 프로세싱 로직(1326)을 실행하도록 구성된다.
컴퓨터 시스템(1300)은 네트워크 인터페이스 디바이스(1308)를 더 포함할 수 있다. 컴퓨터 시스템(1300)은 또한 비디오 디스플레이 유닛(1310)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 음극선관(CRT)), 영숫자(alphanumeric) 입력 디바이스(1312)(예를 들어, 키보드), 커서 제어 디바이스(1314)(예를 들어, 마우스) 및 신호 생성 디바이스(1316)(예를 들어, 스피커)를 포함할 수 있다.
보조 메모리(1318)는, 본원에서 설명된 방법론들 또는 기능들 중 임의의 하나 또는 둘 이상을 구현하는 명령들(예를 들어, 소프트웨어(1322))의 하나 또는 둘 이상의 세트들이 저장되어 있는 머신-액세스가능한 저장 매체(또는, 보다 구체적으로는, 컴퓨터-판독가능한 저장 매체)(1331)를 포함할 수 있다. 소프트웨어(1322)는 또한, 컴퓨터 시스템(1300)에 의한 소프트웨어의 실행 동안에 프로세서(1302) 내에서 및/또는 메인 메모리(1304) 내에서 완전히 또는 적어도 부분적으로 상주할 수 있고, 메인 메모리(1304) 및 프로세서(1302)는 머신-판독가능한 저장 매체들을 또한 구성한다. 소프트웨어(1322)는 또한, 네트워크 인터페이스 디바이스(1308)에 의해 네트워크(1320)를 통해 송신 또는 수신될 수 있다.
머신-액세스가능한 저장 매체(1331)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신-판독가능한 저장 매체"라는 용어는 명령들의 하나 또는 둘 이상의 세트들을 저장하는 단일 매체 또는 복수의 매체들(예를 들어, 중앙식 또는 분산식 데이터베이스, 및/또는 연관 캐쉬들(associated caches) 및 서버들)을 포함하는 것으로 받아들여져야 한다. "머신-판독가능한 저장 매체"라는 용어는 또한, 머신에 의해 실행하기 위한 명령들의 세트를 저장 또는 인코딩할 수 있고 그리고 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 또는 둘 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 받아들여져야 한다. 그에 따라, "머신-판독가능한 저장 매체"라는 용어는, 제한되는 것은 아니지만, 고상 메모리들 및, 광학 및 자기 매체들을 포함하는 것으로 받아들여져야 한다.
본 발명의 실시예에 따르면, 머신-액세스가능한 저장 매체에는 명령들이 저장되어 있으며, 이러한 명령들은 데이터 프로세싱 시스템으로 하여금, 범프들 또는 필러들을 갖는 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 한다. 이러한 방법은 반도체 웨이퍼 위에 마스크를 균일하게 스핀 온하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 이후, 상기 마스크가 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공한다. 집적 회로들 사이의 반도체 웨이퍼의 영역들이 노출된다. 이후, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼를 에칭하여, 집적 회로들을 싱귤레이트한다.
따라서, 레이저 및 플라즈마 에칭을 이용하는 웨이퍼 다이싱을 위한 균일한 마스킹이 개시되었다.

Claims (3)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서:
    클러스터 툴 ― 상기 클러스터 툴은:
    로드 록;
    반도체 웨이퍼 위에 마스크를 균일하게 스핀 온하기 위한 증착 챔버 ― 상기 증착 챔버는 회전가능한 척을 포함하고, 상기 회전가능한 척은, 상기 반도체 웨이퍼 상에 상기 마스크의 재료의 제1 부분을 분배하면서 제1 방향으로 스핀시킨 다음, 상기 반도체 웨이퍼 상에 상기 마스크의 재료의 제2 부분을 분배하면서, 제2 방향으로 스핀시키기 위한 것이며, 상기 제2 방향은 상기 제1 방향과 반대임 ―;
    상기 웨이퍼를 플라즈마 에칭함으로써 상기 집적 회로들을 싱귤레이팅하기 위한 플라즈마 에칭 챔버; 및
    레이저 스크라이브 장치로부터 상기 플라즈마 에칭 챔버로 레이저 스크라이브된 웨이퍼를 이송하기 위한 이송 챔버 ― 상기 이송 챔버는 상기 증착 챔버 및 상기 플라즈마 에칭 챔버에 커플링됨 ―
    를 포함함 ―;
    마스크를 패터닝하고, 상기 집적 회로들 사이의 웨이퍼의 구역들을 노출시키기 위한 상기 레이저 스크라이브 장치 ― 상기 마스크는 수용성 물질의 층을 포함함 ―;
    상기 클러스터 툴의 상기 이송 챔버에 커플링되고, 상기 레이저 스크라이브 장치에 커플링되는 팩토리 인터페이스
    를 포함하고,
    상기 레이저 스크라이브 장치는 상기 이송 챔버에 직접적으로 커플링되지 않고, 상기 반도체 웨이퍼는 상기 클러스터 툴과 상기 레이저 스크라이브 장치 사이에서 상기 팩토리 인터페이스를 통해 이송되는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  2. 제 1 항에 있어서,
    상기 제1 방향은 시계 방향이고, 상기 제2 방향은 반-시계 방향인,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  3. 제 1 항에 있어서,
    상기 제1 방향은 반-시계 방향이고, 상기 제2 방향은 시계 방향인,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
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