KR20190067188A - 반도체 장치 - Google Patents

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KR20190067188A
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유타 엔도
히로미 사와이
하지메 기무라
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

고성능이고 신뢰성이 높은 반도체 장치를 제공한다.
반도체 장치는 제 1 산화물; 소스 전극; 드레인 전극; 제 1 산화물, 소스 전극, 및 드레인 전극 위의 제 2 산화물; 제 2 산화물 위의 게이트 절연막; 및 게이트 절연막 위의 게이트 전극을 포함한다. 소스 전극은 제 1 산화물에 전기적으로 접속된다. 드레인 전극은 제 1 산화물에 전기적으로 접속된다. 제 1 산화물 및 제 2 산화물의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 제 1 산화물 및 제 2 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함한다. 제 1 산화물의 In, Zn, 및 원소 M의 원자수비는, 제 2 산화물의 In, Zn, 및 원소 M의 원자수비와 같거나 또는 비슷하다.

Description

반도체 장치
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다. 본 발명의 다른 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 말한다. 표시 장치(예를 들어, 액정 표시 장치 및 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 포함할 수 있다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 기기에 널리 사용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있다. 다른 재료로서는, 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서, 활성층이 산화 아연 또는 In-Ga-Zn계 산화물로 이루어지는 트랜지스터를 사용하여 표시 장치를 제작하는 기술이 각각 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
근년, 산화물 반도체를 포함하는 트랜지스터를 사용하여 기억 장치의 집적 회로를 제작하는 기술이 개시되어 있다(특허문헌 3 참조). 또한, 기억 장치뿐만 아니라 연산 장치 등도 산화물 반도체를 포함하는 트랜지스터를 사용하여 제작되고 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-096055호 일본 공개특허공보 특개2011-119674호
본 발명의 일 형태의 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 높은 생산성으로 제작할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 데이터를 고속으로 기록할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 설계의 유연성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력을 저감할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 모든 과제를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
반도체 장치에 포함되는 트랜지스터는 양호한 전기 특성 및 높은 신뢰성을 갖는 것이 요구되고 있다. 예를 들어, 트랜지스터의 채널이 형성되는 영역(채널 형성 영역이라고 함) 및 그 근방의 상태는 트랜지스터의 전기 특성 및 신뢰성에 크게 영향을 미친다. 따라서, 채널 형성 영역 및 그 근방에서는, 결함 및 오염 등의 전기 특성의 저하 요인, 및 신뢰성의 저하 요인을 가능한 한 줄이는 것이 중요하다.
본 발명의 일 형태에 따르면, 채널 형성 영역 및 그 근방에서의 결함 및 오염을 저감함으로써, 전기 특성이 양호하고 신뢰성이 높은 트랜지스터를 포함하는 반도체 장치를 실현할 수 있다.
본 발명의 일 형태는 제 1 산화물; 소스 전극; 드레인 전극; 제 1 산화물, 소스 전극, 및 드레인 전극 위의 제 2 산화물; 제 2 산화물 위의 게이트 절연막; 및 게이트 절연막 위의 게이트 전극을 포함하는 반도체 장치이다. 소스 전극은 제 1 산화물에 전기적으로 접속된다. 드레인 전극은 제 1 산화물에 전기적으로 접속된다. 제 1 산화물 및 제 2 산화물의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 제 1 산화물 및 제 2 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함한다. 제 1 산화물의 In, Zn, 및 원소 M의 원자수비는, 제 2 산화물의 In, Zn, 및 원소 M의 원자수비와 같거나 또는 비슷하다.
상기 제 1 산화물의 전자 친화력과 상기 제 2 산화물의 전자 친화력의 차이는 0eV 이상 0.15eV 이하이다.
상기 제 2 산화물은 소스 전극에 전기적으로 접속된다.
본 발명의 일 형태는 제 1 산화물; 소스 전극; 드레인 전극; 제 1 산화물, 소스 전극, 및 드레인 전극 위의 제 2 산화물; 제 2 산화물 위의 제 3 산화물; 제 3 산화물 위의 게이트 절연막; 및 게이트 절연막 위의 게이트 전극을 포함하는 반도체 장치이다. 소스 전극은 제 1 산화물에 전기적으로 접속된다. 드레인 전극은 제 1 산화물에 전기적으로 접속된다. 제 1 산화물, 제 2 산화물, 및 제 3 산화물의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 제 1 산화물 및 제 2 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함한다. 제 3 산화물은 In 원자보다 원소 M의 원자를 더 많이 포함한다. 제 1 산화물의 In, Zn, 및 원소 M의 원자수비는, 제 2 산화물의 In, Zn, 및 원소 M의 원자수비와 같거나 또는 비슷하다.
상기 제 1 산화물의 전자 친화력과 상기 제 2 산화물의 전자 친화력의 차이는 0eV 이상 0.15eV 이하이다. 상기 제 3 산화물의 전자 친화력은 상기 제 2 산화물의 전자 친화력보다 작다. 상기 제 3 산화물의 전자 친화력과 상기 제 2 산화물의 전자 친화력의 차이는 0.2eV 이상 0.4eV 이하이다.
상기 제 2 산화물은 소스 전극에 전기적으로 접속된다.
본 발명의 일 형태는 제 1 산화물; 제 1 산화물 위의 제 2 산화물; 소스 전극; 드레인 전극; 제 2 산화물, 소스 전극, 및 드레인 전극 위의 제 3 산화물; 제 3 산화물 위의 게이트 절연막; 및 게이트 절연막 위의 게이트 전극을 포함하는 반도체 장치이다. 소스 전극은 제 2 산화물에 전기적으로 접속된다. 드레인 전극은 제 2 산화물에 전기적으로 접속된다. 제 1 산화물, 제 2 산화물, 및 제 3 산화물의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 제 2 산화물 및 제 3 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함한다. 제 2 산화물의 In, Zn, 및 원소 M의 원자수비는, 제 3 산화물의 In, Zn, 및 원소 M의 원자수비와 같거나 또는 비슷하다.
상기 제 2 산화물의 전자 친화력과 상기 제 3 산화물의 전자 친화력의 차이는 0eV 이상 0.15eV 이하이다.
상기 제 3 산화물은 소스 전극에 전기적으로 접속된다.
본 발명의 일 형태는 상기 반도체 장치, 및 인쇄 회로 기판을 포함하는 모듈이다.
본 발명의 일 형태는 상기 반도체 장치, 모듈, 및 스피커 또는 조작 키를 포함하는 전자 기기이다.
본 발명의 일 형태는 복수의 상기 반도체 장치 및 다이싱용 영역을 포함하는 반도체 웨이퍼이다.
본 발명의 일 형태는, 제 1 타깃을 사용한 스퍼터링법에 의하여 제 1 산화물을 형성하는 단계; 제 2 타깃을 사용한 스퍼터링법에 의하여 제 1 산화물 위에 제 2 산화물을 형성하는 단계; 제 2 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 단계; 제 3 타깃을 사용한 스퍼터링법에 의하여 제 2 산화물, 제 1 도전체, 및 제 2 도전체 위에 제 3 산화물을 형성하는 단계; 제 3 산화물 위에 절연체를 형성하는 단계; 및 절연체 위에 제 3 도전체를 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 1 타깃, 제 2 타깃, 및 제 3 타깃의 각각은 적어도 2종류의 금속 원소를 포함한다. 제 2 타깃에서의 금속 원소의 원자수비는, 제 3 타깃에서의 금속 원소의 원자수비와 같거나 또는 비슷하다.
상기 제 2 타깃 및 상기 제 3 타깃의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다. 상기 제 2 타깃 및 상기 제 3 타깃의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함하는 것이 바람직하다.
상기 제 1 산화물 및 상기 제 2 산화물은 감압하에서 이 순서대로 형성되는 것이 바람직하다.
본 발명의 일 형태는, 제 1 타깃을 사용한 스퍼터링법에 의하여 제 1 산화물을 형성하는 단계; 제 2 타깃을 사용한 스퍼터링법에 의하여 제 1 산화물 위에 제 2 산화물을 형성하는 단계; 제 2 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 단계; 제 3 타깃을 사용한 스퍼터링법에 의하여 제 2 산화물, 제 1 도전체, 및 제 2 도전체 위에 제 3 산화물을 형성하는 단계; 제 4 타깃을 사용한 스퍼터링법에 의하여 제 3 산화물 위에 제 4 산화물을 형성하는 단계; 제 4 산화물 위에 절연체를 형성하는 단계; 및 절연체 위에 제 3 도전체를 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 1 타깃, 제 2 타깃, 제 3 타깃, 및 제 4 타깃의 각각은 적어도 2종류의 금속 원소를 포함한다. 제 2 타깃에서의 금속 원소의 원자수비는, 제 3 타깃에서의 금속 원소의 원자수비와 같거나 또는 비슷하다.
상기 제 1 내지 제 4 타깃의 각각은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하고, 상기 제 2 타깃 및 상기 제 3 타깃의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함하고, 상기 제 4 타깃은 In 원자보다 원소 M의 원자를 더 많이 포함하는 것이 바람직하다.
상기 제 1 산화물 및 상기 제 2 산화물은 감압하에서 이 순서대로 형성되는 것이 바람직하다.
상기 제 3 산화물 및 상기 제 4 산화물은 감압하에서 이 순서대로 형성되는 것이 바람직하다.
본 발명의 일 형태는 모듈의 제작 방법이다. 모듈은 인쇄 회로 기판, 및 상기 반도체 장치의 제작 방법에 의하여 제작된 반도체 장치를 포함한다.
본 발명의 일 형태는 전자 기기의 제작 방법이다. 전자 기기는 상기 반도체 장치의 제작 방법에 의하여 제작된 반도체 장치, 상기 모듈의 제작 방법에 의하여 제작된 모듈, 및 스피커 또는 조작 키를 포함한다.
전기 특성이 양호한 반도체 장치를 제공할 수 있다. 신뢰성이 높은 반도체 장치를 제공할 수 있다. 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 높은 생산성으로 제작할 수 있는 반도체 장치를 제공할 수 있다.
데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공할 수 있다. 데이터를 고속으로 기록할 수 있는 반도체 장치를 제공할 수 있다. 설계의 유연성이 높은 반도체 장치를 제공할 수 있다. 소비전력을 저감할 수 있는 반도체 장치를 제공할 수 있다. 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 갖지 않아도 된다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 2의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 3의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 4의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 5의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 7의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 8의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 9의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 10의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 11의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 13의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 14의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 제작 방법을 도시한 것.
도 15의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터를 도시한 상면도 및 단면도.
도 16은 산화물의 에너지 밴드 구조를 나타낸 것.
도 17은 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 18은 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 19는 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 20은 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 21은 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 22는 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 23의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 웨이퍼를 도시한 상면도.
도 24의 (A)는 전자 부품의 제작 공정의 예를 나타낸 흐름도이고, 도 24의 (B)는 전자 부품의 사시 모식도.
도 25의 (A) 내지 (F)는 본 발명의 일 형태에 따른 전자 기기를 도시한 것.
도 26의 (A) 및 (B)는 실시예의 Id-Vg 특성을 나타낸 것.
도 27의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프.
도 28의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프.
도 29의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프.
도 30의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 +DBT 스트레스 시간 의존성을 나타낸 그래프.
도 31의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 -BGBT 스트레스 시간 의존성을 나타낸 그래프.
도 32의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 +DGBT 스트레스 시간 의존성을 나타낸 그래프.
도 33의 (A) 및 (B)는 각각 실시예의 ΔIds 및 ΔVsh의 -GBT 스트레스 시간 의존성을 나타낸 그래프.
이하, 도면을 참조하여 실시형태에 대하여 설명한다. 또한, 실시형태는 다양한 형태로 실시할 수 있고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 도면에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면에서 같은 부호로 나타내고, 그 설명은 반복하지 않는다. 또한, 비슷한 기능을 갖는 부분에는 같은 해칭 패턴을 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용되는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명하는 데 있어서 편의상 사용된다. 또한, 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 본 명세서에서 사용되는 용어에 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, "반도체 장치"란, 반도체 특성을 이용함으로써 동작할 수 있는 모든 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 포함하고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서 채널 형성 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 극성이 다른 트랜지스터가 채용되거나, 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때 서로 교체될 수 있다. 따라서, 본 명세서 등에서는, "소스" 및 "드레인"이라는 용어를 서로 교체할 수 있는 경우가 있다.
본 명세서 등에서, "산화질화 실리콘막"은 질소보다 산소를 더 많이 포함한다. 예를 들어, 산화질화 실리콘막은 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 이상 65atomic% 이하, 1atomic% 이상 20atomic% 이하, 25atomic% 이상 35atomic% 이하, 그리고 0.1atomic% 이상 10atomic% 이하의 농도 범위로 포함하는 것이 바람직하다. 또한, "질화산화 실리콘막"은 산소보다 질소를 더 많이 포함한다. 예를 들어, 질화산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 이상 65atomic% 이하, 1atomic% 이상 20atomic% 이하, 25atomic% 이상 35atomic% 이하, 그리고 0.1atomic% 이상 10atomic% 이하의 농도 범위로 포함하는 것이 바람직하다.
본 명세서 등에서는, "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 전계 효과 트랜지스터이다. 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 n채널 트랜지스터이다. 그러므로, 따로 명시되지 않는 한, 문턱 전압("Vth"라고도 함)은 0V보다 크다.
본 명세서 등에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한, "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다.
여기서, X 및 Y는 각각 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 및 부하)가 X와 Y 사이에 접속되지 않는 경우와, X와 Y 사이의 전기적인 접속을 가능하게 하는 상기 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프가 되어, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 변경하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우에는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 회로 및 스텝다운 회로) 및 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어, X와 Y 사이에 또 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다. 또한, X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 그리고 X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 기재와 같다.
예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 또 다른 부분이 X와 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 또 다른 부분이 Y와 직접 접속되는 경우에는 다음의 표현 중 어느 것을 사용할 수 있다.
상기 표현의 예에는 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 그리고 "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 회로 구성에서의 접속 순서가 상기 예와 비슷한 표현에 의하여 규정될 때, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)은 서로 구별되어 기술적 범위를 특정할 수 있다.
상기 표현의 다른 예에는 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 접속 경로에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않고, Z2는 제 3 접속 경로에 있다", 그리고 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X와 전기적으로 접속되고, 제 1 접속 경로는 제 2 접속 경로를 포함하지 않고, 제 2 접속 경로는 트랜지스터가 제공된 접속 경로를 포함하고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y와 전기적으로 접속되고, 제 3 접속 경로는 제 2 접속 경로를 포함하지 않는다"가 포함된다. "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 Z1을 통하여 제 1 전기적 경로에서 X와 전기적으로 접속되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않고, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)까지의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 Z2를 통하여 제 3 전기적 경로에서 Y와 전기적으로 접속되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)까지의 전기적 경로이다"가 표현의 또 다른 예이다. 회로 구성에서의 접속 경로를 상술한 예와 비슷한 표현에 의하여 규정하면, 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 특정할 수 있다.
또한, 이들 표현은 예이고, 이들 표현에 제한은 없다. 여기서, X, Y, Z1, 및 Z2는 각각 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
회로도에서 독립적인 구성 요소가 서로 전기적으로 접속되어 있더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우를 그 범주에 포함한다.
또한, 본 명세서에서 배리어막이란, 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 막을 말한다. 도전성을 갖는 상기 배리어막을 도전성 배리어막이라고 하는 경우가 있다.
본 명세서 등에서 금속 산화물은 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용한 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
(실시형태 1)
<반도체 장치의 구조예 1>
본 발명의 일 형태에 따른 트랜지스터(1000)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 1의 (A)는 트랜지스터(1000)를 포함하는 반도체 장치의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000)의 채널 길이 방향의 단면을 도시한 것이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 1의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000), 트랜지스터(1000) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(1000)는 절연체(401) 위의 도전체(310) 및 절연체(301); 도전체(310) 및 절연체(301) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 산화물(406a); 산화물(406a) 위의 산화물(406b); 산화물(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a1) 및 도전체(416a2); 도전체(416a1) 위의 배리어막(417a1); 도전체(416a2) 위의 배리어막(417a2); 도전체(416a1)의 측면, 도전체(416a2)의 측면, 배리어막(417a1)의 측면, 배리어막(417a2)의 측면, 및 산화물(406b)의 상면과 접촉하는 영역을 포함하는 산화물(406c); 산화물(406c) 위의 절연체(412); 산화물(406c) 및 절연체(412)를 개재하여 산화물(406b)의 상면과 중첩되는 영역을 포함하는 도전체(404); 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
도 1의 (B)의 채널 길이 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 배리어막(417a1) 및 배리어막(417a2) 위에 배치되어 있다. 도 1의 (C)의 채널 폭 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다.
트랜지스터(1000)에서, 도전체(404)는 제 1 게이트 전극으로서 기능한다. 도전체(404)는 도전체(404a)와 도전체(404b)를 포함한 적층 구조를 가질 수 있다. 또한, 도전체(404)는 3층 이상을 포함한 적층 구조를 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체(404a)를 도전체(404b) 아래에 형성하면, 도전체(404b)의 산화를 방지할 수 있다. 또는, 예를 들어, 도전체(404)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 예를 들어, 산화물 도전체 등을 사용하여도 좋다. 또는, 예를 들어, 도전성을 갖는 산화물을 포함하는 다층 구조를 채용하여도 좋다. 절연체(412)는 제 1 게이트 절연체로서 기능한다.
도전체(416a1 및 416a2)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다. 도전체(416a1 및 416a2)는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 적층 구조를 각각 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 위층으로서 형성하면, 도전체(416a1 및 416a2)의 산화를 방지할 수 있다. 또는, 도전체(416a1 및 416a2)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 산화물 도전체 등을 사용하여도 좋다.
배리어막(417a1 및 417a2)은 산소, 및 수소 및 물 등의 불순물의 투과를 억제하는 기능을 각각 갖는다. 배리어막(417a1)은 도전체(416a1) 위에 위치하고, 도전체(416a1)로의 산소의 확산을 방지한다. 배리어막(417a2)은 도전체(416a2) 위에 위치하고, 도전체(416a2)로의 산소의 확산을 방지한다.
트랜지스터(1000)에서, 산화물(406b) 및 산화물(406c)은 채널 형성 영역을 갖는다. 즉, 트랜지스터(1000)에서는, 도전체(404)에 인가되는 전위에 의하여 산화물(406b) 및 산화물(406c)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가되는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통 또는 비도통을 제어할 수 있다.
도 1의 (C)에 도시된 바와 같이, 제 1 게이트 전극으로서 기능하는 도전체(404)는, 제 1 게이트 절연체로서 기능하는 절연체(412)를 개재하여 산화물(406b) 전체 및 산화물(406c)의 일부를 덮도록 제공된다. 따라서, 제 1 게이트 전극으로서 기능하는 도전체(404)의 전계로 산화물(406b) 전체 및 산화물(406c)의 일부를 전기적으로 둘러쌀 수 있다. 제 1 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 이러한 트랜지스터 구조를 s-channel(surrounded channel) 구조라고 한다.
또한, 도 1의 (B)에 도시된 바와 같이, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1 및 416a2)는 산화물(406b)과 산화물(406c) 사이에 끼워져 있다. 이 구조에 의하여, 소스 전극 및 드레인 전극과 접촉하는 면적을 크게 할 수 있다. 그러므로, 산화물들(406b 및 406c)과 도전체들(416a1 및 416a2)의 접촉 면적이 커져, 접촉 저항을 낮출 수 있어 바람직하다.
산화물(406)은, 산화물 반도체로서 기능하는 금속 산화물(이하, 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다. 그러나, 산화물 대신에, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용하여도 좋다.
산화물 반도체를 사용하여 형성된 트랜지스터는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성될 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다.
그러나, 산화물 반도체를 사용하여 형성된 트랜지스터는, 산화물 반도체 내의 불순물 및 산소 결손에 의하여 그 전기 특성이 변화되기 쉬우므로, 신뢰성이 저하되는 경우가 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 이 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 산소 결손이 포함되는 산화물 반도체를 포함한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 산소 결손은 가능한 한 저감되는 것이 바람직하다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물인 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소의 예에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한, 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한, 본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
여기서, 산화물(406b) 및 산화물(406c)에 사용하는 In-M-Zn 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함하는 것이 바람직하다. 이러한 산화물을 사용함으로써, 트랜지스터(1000)의 이동도 및 캐리어 밀도가 높아진다. 또한, 게이트 전극으로서 기능하는 도전체(404) 측에 상기 산화물을 배치하면, 채널 형성 영역의 제어성이 높아져 바람직하다.
예를 들어, 산화물(406b) 및 산화물(406c)에는, 조성이 같거나 또는 조성이 비슷한 산화물 반도체를 사용하는 것이 바람직하다. 또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 조성이 같거나 또는 조성이 실질적으로 같은 스퍼터링 타깃을 사용하여 형성되는 것이 바람직하다. 또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 실질적으로 같은 공정 조건하(예를 들어, 퇴적 온도 및 산소의 비율)에서 형성되는 것이 바람직하다.
또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 조성이 상이한 스퍼터링 타깃을 사용하여 형성되어도 좋다. 예를 들어, 산화물(406b) 및 산화물(406c)의 공정 조건(예를 들어, 퇴적 온도 및 산소의 비율)을 적절히 조정함으로써, 산화물(406b) 및 산화물(406c)을 조성이 같거나 또는 조성이 비슷한 산화물 반도체로 할 수 있는 경우가 있다. 산화물 반도체는 산화물(406b) 및 산화물(406c)과 조성이 비슷할수록 바람직한 경우가 있지만, 요구되는 두께 및 기능이 상이하기 때문에, 최적의 퇴적 조건도 상이한 경우가 있다. 이러한 이유로, 조성이 상이한 스퍼터링 타깃을 사용하여 형성된 산화물(406b) 및 산화물(406c)의 조성은, 조성이 같거나 또는 조성이 비슷한 스퍼터링 타깃을 사용하여 형성된 산화물(406b) 및 산화물(406c)의 조성보다 서로를 가깝게 할 수 있기 때문에, 전자(前者)가 후자(後者)보다 바람직한 경우가 있다.
조성이 같거나 또는 조성이 비슷한 산화물(406b) 및 산화물(406c)은, 같은 전자 친화력 또는 차이가 작은 전자 친화력을 가질 수 있다. 특히, 조성뿐만 아니라 공정 조건도 실질적으로 같으면, 산화물(406b) 및 산화물(406c)은 같은 전자 친화력 또는 차이가 적은 전자 친화력을 갖는다. 따라서, 산화물(406b)과 산화물(406c) 사이의 계면 준위 밀도를 낮게 할 수 있다. 계면 준위 밀도가 낮아지면 트랜지스터(1000)의 온 상태 전류의 저하를 방지할 수 있다. 또한, 전자 친화력을 전도대 하단의 에너지 값 Ec라고 부를 수도 있다. 산화물(406b)의 Ec와 산화물(406c)의 Ec의 차이는 작은 것이 바람직하고, 바람직하게는 0eV 이상 0.15eV 이하, 더 바람직하게는 0V 이상 0.07eV 이하이다.
전자 친화력 또는 Ec는, 도 16에 나타낸 바와 같이, 에너지 갭 Eg, 및 진공 준위와 가전자대 상단의 에너지 Ev의 차이인 이온화 퍼텐셜 Ip로부터 구할 수 있다. 이온화 퍼텐셜 Ip는 예를 들어, UPS(ultraviolet photoelectron spectroscopy) 장치를 사용하여 측정할 수 있다. 에너지 갭 Eg는 예를 들어, 분광 엘립소미터를 사용하여 측정할 수 있다.
트랜지스터(1000)의 구조에서는, 소스 전극 및 드레인 전극을 형성할 때 산화물(406b)의 상면 또는 측면에 가공 손상(process damage)이 발생할 수 있다. 즉, 산화물(406b)과 산화물(406c)의 계면 또는 계면 근방에 가공 손상에 기인한 결함이 발생할 수 있다. 조성이 같거나 또는 조성이 비슷한 산화물 반도체를 산화물(406b) 및 산화물(406c)에 사용하므로 산화물(406b)의 Ec와 산화물(406c)의 Ec의 차이가 작기 때문에, 채널 형성 영역은 산화물(406b)과 산화물(406c)의 계면 또는 계면 근방뿐만 아니라, 산화물(406c)과 제 1 게이트 절연체로서 기능하는 절연체(412)의 계면 또는 계면 근방에도 형성된다.
따라서, 가공 손상을 받은 산화물(406b)과, 산화물(406c)의 계면 및 계면 근방의 영향을 줄일 수 있다. 또한, 산화물(406c)이 되는 산화물과, 제 1 게이트 절연체로서 기능하는 절연체(412)가 되는 절연체를 적층한 다음, 산화물(406c) 및 절연체(412)로 가공하면, 계면 또는 계면 근방은 가공 손상에 의한 영향을 받지 않아 양호하다.
따라서, 트랜지스터(1000)의 신뢰성을 향상시킬 수 있다. 또한, 산화물(406b), 및 산화물(406c)의 일부가 도전체(404)의 전계로 둘러싸여 있기 때문에, 오프 상태에서의 전류(오프 상태 전류)를 저하시킬 수 있다.
트랜지스터(1000)에서는, 제 1 게이트 전극으로서 기능하는 도전체(404)가, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1 및 416a2)의 각각과 부분적으로 중첩됨으로써, 도전체(404)와 도전체(416a1) 사이의 기생 용량 및 도전체(404)와 도전체(416a2) 사이의 기생 용량이 형성된다.
도전체(404)와 도전체(416a1) 사이에 절연체(412) 및 산화물(406c)에 더하여 배리어막(417a1)을 포함하는 트랜지스터(1000)의 구조로 함으로써 상기 기생 용량을 저감할 수 있다. 마찬가지로, 도전체(404)와 도전체(416a2) 사이에 절연체(412) 및 산화물(406c)에 더하여 배리어막(417a2)을 포함하는 트랜지스터의 구조로 함으로써 상기 기생 용량을 저감할 수 있다. 그러므로, 주파수 특성이 우수한 트랜지스터가 된다.
또한, 상술한 구조의 트랜지스터(1000)로 함으로써, 트랜지스터가 동작하는 경우, 예를 들어 도전체(404)와 각 도전체(416a1 및 416a2) 사이에 전위차가 발생한 경우에 도전체(404)와 각 도전체(416a1 및 416a2) 사이의 누설 전류의 발생을 저감하거나 또는 방지할 수 있다.
도전체(310)는 절연체(301)에 형성된 개구에 제공되어 있다. 절연체(301)의 개구의 내벽과 접촉하여 도전체(310a)가 형성되고, 내측에 도전체(310b)가 형성되어 있다. 여기서, 도전체(310a 및 310b)의 상면의 높이를 절연체(301)의 상면의 높이와 실질적으로 같게 할 수 있다. 도전체(310)는 제 2 게이트 전극으로서 기능한다. 도전체(310)는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 다층막으로 할 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 사용하여 도전체(310a)를 형성하면, 도전체(310b)의 산화로 인한 도전율 저하를 방지할 수 있다.
절연체(302), 절연체(303), 및 절연체(402)는 제 2 게이트 절연막으로서 기능한다. 도전체(310)에 공급되는 전위를 제어함으로써, 트랜지스터의 문턱 전압을 조정할 수 있다.
<반도체 장치의 구조예 2>
본 발명의 일 형태에 따른 트랜지스터(1000a)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 2의 (A)는 트랜지스터(1000a)를 포함하는 반도체 장치의 상면도이다. 도 2의 (B)는 도 2의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000a)의 채널 길이 방향의 단면을 도시한 것이다. 도 2의 (C)는 도 2의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000a)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 2의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000a), 트랜지스터(1000a) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(1000a)는 절연체(401) 위의 도전체(310) 및 절연체(301); 도전체(310) 및 절연체(301) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 산화물(402) 위의 산화물(406b); 산화물(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a1) 및 도전체(416a2); 도전체(416a1) 위의 배리어막(417a1); 도전체(416a2) 위의 배리어막(417a2); 도전체(416a1)의 측면, 도전체(416a2)의 측면, 배리어막(417a1)의 측면, 배리어막(417a2)의 측면, 및 산화물(406b)의 상면과 접촉하는 영역을 포함하는 산화물(406c); 산화물(406c) 위의 절연체(412); 산화물(406c) 및 절연체(412)를 개재하여 산화물(406b)의 상면과 중첩되는 영역을 포함하는 도전체(404); 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
도 2의 (B)의 채널 길이 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 배리어막(417a1) 및 배리어막(417a2) 위에 배치되어 있다. 도 2의 (C)의 채널 폭 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다.
본 반도체 장치의 트랜지스터(1000a)는 트랜지스터(1000)에 포함되는 산화물(406a)을 포함하지 않는다. 트랜지스터(1000a)의 다른 구조, 기능, 및 효과에 대해서는 트랜지스터(1000)의 설명을 참조할 수 있다.
<반도체 장치의 구조예 3>
본 발명의 일 형태에 따른 트랜지스터(1000b)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 3의 (A)는 트랜지스터(1000b)를 포함하는 반도체 장치의 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000b)의 채널 길이 방향의 단면을 도시한 것이다. 도 3의 (C)는 도 3의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000b)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 3의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000b), 트랜지스터(1000b) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(1000b)는 절연체(401) 위의 도전체(310) 및 절연체(301); 도전체(310) 및 절연체(301) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 산화물(406a); 산화물(406a) 위의 산화물(406b); 산화물(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a1) 및 도전체(416a2); 도전체(416a1) 위의 배리어막(417a1); 도전체(416a2) 위의 배리어막(417a2); 도전체(416a1)의 측면, 도전체(416a2)의 측면, 배리어막(417a1)의 측면, 배리어막(417a2)의 측면, 및 도전체(406b)의 상면과 접촉하는 영역을 포함하는 산화물(406c); 산화물(406c) 위의 산화물(406d); 산화물(406d) 위의 절연체(412); 산화물(406c), 산화물(406d), 및 절연체(412)를 개재하여 산화물(406b)의 상면과 중첩되는 영역을 포함하는 도전체(404); 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
도 3의 (B)의 채널 길이 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 산화물(406c)의 단부, 및 산화물(406d)의 단부는 정렬되고 배리어막(417a1) 및 배리어막(417a2) 위에 배치되어 있다. 도 3의 (C)의 채널 폭 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 산화물(406c)의 단부, 및 산화물(406d)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다.
이 반도체 장치에 포함되는 트랜지스터(1000b)는 산화물(406d)을 포함한다. 트랜지스터(1000b)에서, 도전체(404)는 제 1 게이트 전극으로서 기능한다. 도전체(404)는 도전체(404a)와 도전체(404b)를 포함한 적층 구조를 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체(404a)를 도전체(404b) 아래에 형성하면, 도전체(404b)의 산화를 방지할 수 있다. 또는, 도전체(404)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 산화물 도전체 등을 사용하여도 좋다. 절연체(412)는 제 1 게이트 절연체로서 기능한다.
도전체(416a1 및 416a2)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다. 도전체(416a1 및 416a2)는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 적층 구조를 각각 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 위층으로서 형성하면, 도전체(416a1 및 416a2)의 산화를 방지할 수 있다. 또는, 도전체(416a1 및 416a2)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 산화물 도전체 등을 사용하여도 좋다.
배리어막(417a1 및 417a2)은 산소, 및 수소 및 물 등의 불순물의 투과를 억제하는 기능을 각각 갖는다. 배리어막(417a1)은 도전체(416a1) 위에 위치하고, 도전체(416a1)로의 산소의 확산을 방지한다. 배리어막(417a2)은 도전체(416a2) 위에 위치하고, 도전체(416a2)로의 산소의 확산을 방지한다.
트랜지스터(1000b)에서, 산화물(406b), 산화물(406c), 및 산화물(406d)은 채널 형성 영역으로서 기능한다. 즉, 트랜지스터(1000b)에서는, 도전체(404)에 인가되는 전위에 의하여 산화물(406b), 산화물(406c), 및 산화물(406d)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가되는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통 또는 비도통을 제어할 수 있다.
도 3의 (C)에 도시된 바와 같이, 제 1 게이트 전극으로서 기능하는 도전체(404)는, 제 1 게이트 절연체로서 기능하는 절연체(412)를 개재하여 산화물(406b) 전체, 산화물(406c)의 일부, 및 산화물(406d)의 일부를 덮도록 제공된다. 따라서, 제 1 게이트 전극으로서 기능하는 도전체(404)의 전계로 산화물(406b) 전체, 산화물(406c)의 일부, 및 산화물(406d)의 일부를 전기적으로 둘러쌀 수 있다. 제 1 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 이러한 트랜지스터 구조를 s-channel 구조라고 한다.
또한, 도 3의 (B)에 도시된 바와 같이, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1 및 416a2)는 산화물(406b)과 산화물(406c) 사이에 끼워져 있다. 이 구조에 의하여, 소스 전극 및 드레인 전극과 접촉하는 면적을 크게 할 수 있다. 그러므로, 산화물들(406b 및 406c)과 도전체들(416a1 및 416a2)의 접촉 면적이 커져, 접촉 저항을 낮출 수 있어 바람직하다.
산화물(406)은, 산화물 반도체로서 기능하는 금속 산화물(이하, 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다. 그러나, 산화물 대신에, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용하여도 좋다.
산화물 반도체를 사용하여 형성된 트랜지스터는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성될 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다.
그러나, 산화물 반도체를 사용하여 형성된 트랜지스터는, 산화물 반도체 내의 불순물 및 산소 결손에 의하여 그 전기 특성이 변화되기 쉬우므로, 신뢰성이 저하되는 경우가 있다. 산화물 반도체에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 이 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 산소 결손이 포함되는 산화물 반도체를 포함한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 산소 결손은 가능한 한 저감되는 것이 바람직하다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물인 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소의 예에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한, 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한, 본 명세서 등에서, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물이라고 불러도 좋다.
여기서, 산화물(406b) 및 산화물(406c)에 사용하는 In-M-Zn 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함하는 것이 바람직하다. 이러한 산화물을 사용함으로써, 트랜지스터(1000b)의 이동도 및 캐리어 밀도가 높아진다.
예를 들어, 산화물(406b) 및 산화물(406c)에는, 조성이 같거나 또는 조성이 비슷한 산화물 반도체를 사용하는 것이 바람직하다. 또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 조성이 같거나 또는 조성이 실질적으로 같은 스퍼터링 타깃을 사용하여 형성되는 것이 바람직하다. 또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 실질적으로 같은 공정 조건하(예를 들어, 퇴적 온도 및 산소의 비율)에서 형성되는 것이 바람직하다.
또는, 예를 들어, 산화물(406b) 및 산화물(406c)은 조성이 상이한 스퍼터링 타깃을 사용하여 형성되어도 좋다. 예를 들어, 산화물(406b) 및 산화물(406c)의 공정 조건(예를 들어, 퇴적 온도 및 산소의 비율)을 적절히 조정함으로써, 산화물(406b) 및 산화물(406c)을 조성이 같거나 또는 조성이 비슷한 산화물 반도체로 할 수 있는 경우가 있다. 산화물 반도체는 산화물(406b) 및 산화물(406c)과 조성이 비슷할수록 바람직한 경우가 있지만, 요구되는 두께 및 기능이 상이하기 때문에, 최적의 퇴적 조건도 상이한 경우가 있다. 이러한 이유로, 조성이 상이한 스퍼터링 타깃을 사용하여 형성된 산화물(406b) 및 산화물(406c)의 조성은, 조성이 같거나 또는 조성이 비슷한 스퍼터링 타깃을 사용하여 형성된 산화물(406b) 및 산화물(406c)의 조성보다 서로를 가깝게 할 수 있기 때문에, 전자가 후자보다 바람직한 경우가 있다.
조성이 같거나 또는 조성이 비슷한 산화물(406b) 및 산화물(406c)은, 같은 전자 친화력 또는 차이가 작은 전자 친화력을 가질 수 있다. 특히, 조성뿐만 아니라 공정 조건도 실질적으로 같으면, 산화물(406b) 및 산화물(406c)은 같은 전자 친화력 또는 차이가 적은 전자 친화력을 갖는다. 따라서, 산화물(406b)과 산화물(406c) 사이의 계면 준위 밀도를 낮게 할 수 있다. 계면 준위 밀도가 낮아지면 트랜지스터(1000)의 온 상태 전류의 저하를 방지할 수 있다. 또한, 전자 친화력을 전도대 하단의 에너지 값 Ec라고 부를 수도 있다. 산화물(406b)의 Ec와 산화물(406c)의 Ec의 차이는 작은 것이 바람직하고, 바람직하게는 0eV 이상 0.15eV 이하, 더 바람직하게는 0V 이상 0.07eV 이하이다.
예를 들어, 산화물(406c) 및 산화물(406d)에는 Ec가 상이한 산화물 반도체를 사용하는 것이 바람직하다. 구체적으로는, 예를 들어, 산화물(406d)의 Ec는 산화물(406c)의 Ec보다 작고, 산화물(406d)의 Ec와 산화물(406c)의 Ec의 차이는 0.2eV 이상 0.4eV 이하인 것이 바람직하다. 이 구조로 함으로써, 매립 채널 구조(buried channel structure)를 실현할 수 있다. 즉, 산화물(406d)과 절연체(412)의 계면 또는 계면 근방을 흐르는 전류량보다 산화물(406c)과 산화물(406d)의 계면 또는 계면 근방을 흐르는 전류량이 많은 경로가 형성된다. 따라서, 전류 경로에서, 계면 또는 계면 근방에서의 트랩 준위의 개수를 줄일 수 있다. 이 결과, 온 상태 전류가 상승되고 신뢰성이 향상될 수 있다.
산화물(406d)에 사용되는 In-M-Zn 산화물은 예를 들어, In 원자보다 원소 M의 원자를 더 많이 포함하는 것이 바람직하다. 이러한 산화물(406d)의 구성에 의하여, 산화물(406c)의 Ec와 산화물(406d)의 Ec를 다르게 할 수 있다.
또는, 예를 들어, 산화물(406c) 및 산화물(406d)은, 실질적으로 조성이 같은 스퍼터링 타깃을 사용하여 다른 공정 조건하에서 형성되어도 좋다. 또는, 산화물(406c) 및 산화물(406d)은 조성이 같은 스퍼터링 타깃을 사용하여 다른 공정 조건하에서 형성되어도 좋다. 그러므로, 산화물(406c)의 Ec와 산화물(406d)의 Ec를 다르게 할 수 있는 경우가 있다.
또는, 예를 들어, 산화물(406b), 산화물(406c), 및 산화물(406d)은, 실질적으로 조성이 같은 스퍼터링 타깃을 사용하여 다른 공정 조건하에서 형성되어도 좋다. 예를 들어, 산화물(406b) 및 산화물(406c)은 실질적으로 같은 공정 조건하에서 형성되어도 좋고, 산화물(406c) 및 산화물(406d)은 다른 공정 조건하에서 형성되어도 좋다.
또는, 예를 들어, 산화물(406a) 및 산화물(406d)에는 실질적으로 조성이 같은 산화물 반도체를 사용하여도 좋다. 또는, 예를 들어, 조성이 같거나 또는 조성이 실질적으로 같은 스퍼터링 타깃을 사용하여 산화물(406a) 및 산화물(406d)을 형성하여도 좋다. 또는, 예를 들어, 실질적으로 같은 공정 조건하(예를 들어, 퇴적 온도 및 산소의 비율)에서 산화물(406a) 및 산화물(406d)을 형성하여도 좋다. 또는, 예를 들어, 조성이 상이한 스퍼터링 타깃을 사용하여 산화물(406a) 및 산화물(406d)을 형성하여도 좋다. 예를 들어, 산화물(406a) 및 산화물(406d)의 공정 조건(예를 들어, 퇴적 온도 및 산소의 비율)을 적절히 조정하면, 산화물(406a) 및 산화물(406d)을 조성이 같거나 또는 조성이 비슷한 산화물 반도체로 할 수 있는 경우가 있다. 또한, 이들의 경우, 산화물(406d) 및 산화물(406b)에는, 조성이 상이한 산화물 반도체를 사용하여도 좋고, 또는 실질적으로 조성이 같은 산화물 반도체를 사용하여도 좋다.
또는, 예를 들어, 산화물(406a), 산화물(406b), 산화물(406c), 및 산화물(406d)은, 실질적으로 조성이 같은 스퍼터링 타깃을 사용하여 다른 공정 조건하에서 형성되어도 좋다. 예를 들어, 산화물(406b) 및 산화물(406c)은 실질적으로 같은 공정 조건하에서 형성되어도 좋고, 산화물(406a) 및 산화물(406d)은 다른 공정 조건하에서 형성되어도 좋다.
트랜지스터(1000b)의 구조에서는, 소스 전극 및 드레인 전극을 형성할 때 산화물(406b)의 상면 또는 측면에 가공 손상이 발생할 수 있다. 즉, 산화물(406b)과 산화물(406c)의 계면 또는 계면 근방에 가공 손상에 기인한 결함이 발생할 수 있다. 조성이 같거나 또는 조성이 비슷한 산화물 반도체를 산화물(406b) 및 산화물(406c)에 사용하므로 산화물(406b)의 Ec와 산화물(406c)의 Ec의 차이가 작기 때문에, 채널 형성 영역은 산화물(406b)과 산화물(406c)의 계면 또는 계면 근방뿐만 아니라, 산화물(406c)과, Ec가 산화물(406c)보다 작은 산화물(406d)의 계면 또는 계면 근방에도 형성된다.
따라서, 가공 손상을 받은 산화물(406b)과, 산화물(406c)의 계면 및 계면 근방의 영향을 줄일 수 있다. 또한, 산화물(406c)이 되는 산화물, 산화물(406d)이 되는 산화물, 및 제 1 게이트 절연체로서 기능하는 절연체(412)가 되는 절연체를 적층한 다음, 산화물(406c), 산화물(406d), 및 절연체(412)로 가공하면, 산화물(406c)과 산화물(406d)의 계면, 그 근방, 산화물(406d)과 절연체(412)의 계면, 및 그 근방은 가공 손상에 의한 영향을 받지 않아 양호하다.
따라서, 트랜지스터(1000b)의 신뢰성을 향상시킬 수 있다. 또한, 산화물(406b), 산화물(406c)의 일부, 및 산화물(406d)의 일부가 도전체(404)의 전계로 둘러싸여 있기 때문에, 오프 상태에서의 전류(오프 상태 전류)를 저하시킬 수 있다.
트랜지스터(1000b)의 다른 구조, 기능, 및 효과에 대해서는 트랜지스터(1000)의 설명을 참조할 수 있다.
<반도체 장치의 구조예 4>
본 발명의 일 형태에 따른 트랜지스터(1000c)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 4의 (A)는 트랜지스터(1000c)를 포함하는 반도체 장치의 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000c)의 채널 길이 방향의 단면을 도시한 것이다. 도 4의 (C)는 도 4의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000c)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 4의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000c), 트랜지스터(1000c) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(1000c)는 절연체(401) 위의 도전체(310) 및 절연체(301); 도전체(310) 및 절연체(301) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 산화물(406b); 산화물(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a1) 및 도전체(416a2); 도전체(416a1) 위의 배리어막(417a1); 도전체(416a2) 위의 배리어막(417a2); 도전체(416a1)의 측면, 도전체(416a2)의 측면, 배리어막(417a1)의 측면, 배리어막(417a2)의 측면, 및 산화물(406b)의 상면과 접촉하는 영역을 포함하는 산화물(406c); 산화물(406c) 위의 산화물(406d); 산화물(406d) 위의 절연체(412); 산화물(406c), 산화물(406d), 및 절연체(412)를 개재하여 산화물(406b)의 상면과 중첩되는 영역을 포함하는 도전체(404); 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
도 4의 (B)의 채널 길이 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 산화물(406d)의 단부, 및 산화물(406c)의 단부는 정렬되고 배리어막(417a1) 및 배리어막(417a2) 위에 배치되어 있다. 도 4의 (C)의 채널 폭 방향의 단면도에서, 절연체(418)의 단부, 절연체(412)의 단부, 산화물(406c)의 단부, 및 산화물(406d)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다.
본 반도체 장치의 트랜지스터(1000c)는 트랜지스터(1000b)에 포함되는 산화물(406a)을 포함하지 않는다. 트랜지스터(1000c)의 다른 구조, 기능, 및 효과에 대해서는 트랜지스터(1000b)의 설명을 참조할 수 있다.
<반도체 장치의 구조예 5>
본 발명의 일 형태에 따른 트랜지스터(1000d)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 5의 (A)는 트랜지스터(1000d)를 포함하는 반도체 장치의 상면도이다. 도 5의 (B)는 도 5의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000d)의 채널 길이 방향의 단면을 도시한 것이다. 도 5의 (C)는 도 5의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000d)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 5의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000d), 트랜지스터(1000d) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(1000d)는 절연체(401) 위의 도전체(310) 및 절연체(301); 도전체(310) 및 절연체(301) 위의 절연체(302); 절연체(302) 위의 절연체(303); 절연체(303) 위의 절연체(402); 절연체(402) 위의 산화물(406a); 산화물(406a) 위의 산화물(406b); 산화물(406b)의 상면과 접촉하는 영역을 각각 포함하는 도전체(416a1) 및 도전체(416a2); 도전체(416a1) 위의 배리어막(417a1); 도전체(416a2) 위의 배리어막(417a2); 도전체(416a1)의 측면, 도전체(416a2)의 측면, 배리어막(417a1)의 측면, 배리어막(417a2)의 측면, 및 산화물(406b)의 상면과 접촉하는 영역을 포함하는 산화물(406c); 산화물(406c) 위의 절연체(412); 산화물(406c) 및 절연체(412)를 개재하여 산화물(406b)의 상면과 중첩되는 영역을 포함하는 도전체(404); 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
도 5의 (B) 및 (C)에서, 절연체(412)의 단부 및 산화물(406c)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다. 산화물(406c)은 도전체(416a1)의 측면 및 도전체(416a2)의 측면을 덮어 배치되기 때문에, 도전체(416a1)의 측면 및 도전체(416a2)의 측면의 산화를 방지할 수 있다.
트랜지스터(1000d)의 다른 구조, 기능, 및 효과에 대해서는 트랜지스터(1000)의 설명을 참조할 수 있다.
<반도체 장치의 구조예 6>
본 발명의 일 형태에 따른 트랜지스터(1000e)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다.
도 6의 (A)는 트랜지스터(1000e)를 포함하는 반도체 장치의 상면도이다. 도 6의 (B)는 도 6의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(1000e)의 채널 길이 방향의 단면을 도시한 것이다. 도 6의 (C)는 도 6의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(1000e)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 6의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(1000e), 트랜지스터(1000e) 위의 절연체(408a), 절연체(408a) 위의 절연체(408b), 절연체(408b) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
절연체(408a)에는, 스퍼터링법에 의하여 형성된 금속 산화물을 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. 절연체(408a)는, 절연체(408a)와 절연체(402)가 서로 접촉하는 면에 산소를 첨가할 수 있어, 절연체(402)를 산소 과잉 상태로 할 수 있다. 상기 산소는 가열 처리 등에 의하여, 절연체(402)를 통하여 산화물(406)의 채널 형성 영역에 효과적으로 공급될 수 있다. 이러한 식으로 상기 산소가 산화물(406)에 공급됨으로써, 산화물(406)의 산소 결손을 저감할 수 있다. 산화물(406)과 과잉 산소를 포함하는 절연체(402)는 서로 접촉하여 제공되기 때문에, 산화물(406)에 산소를 균일하게 공급할 수 있다. 그러므로, 특성이 양호한 트랜지스터(1000e)로 할 수 있다.
또한, 산화 알루미늄 등 산소의 투과를 억제하는 기능을 갖는 금속 산화물을 절연체(408a)에 사용하면, 절연체(402)에 첨가된 산소가 퇴적 중에 상방 확산되는 것을 방지할 수 있다. 이로써, 절연체(402)에 산소를 더 효율적으로 첨가할 수 있다. 절연체(408b)는 절연체(408a) 위에 제공되어도 좋다. 절연체(408b)에는, ALD(atomic layer deposition)법에 의하여 형성된 금속 산화물을 사용하는 것이 바람직하고, 예를 들어 산화 알루미늄을 사용하는 것이 바람직하다. ALD법에 의하여 형성된 막은 피복성이 우수하기 때문에, 절연체(402)에 첨가된 산소가 퇴적 중에 상방 확산되는 것을 더 방지할 수 있다. 절연체(408a) 또는 절연체(408b)보다 산소를 투과하기 쉬운 절연성 재료를 사용하여 절연체(402)를 형성한다. 예를 들어, 산화 실리콘 또는 산화질화 실리콘을 사용할 수 있다.
트랜지스터(1000e)의 다른 구조, 기능, 및 효과에 대해서는 트랜지스터(1000)의 설명을 참조할 수 있다.
<반도체 장치의 구조예 7>
본 발명의 일 형태에 따른 트랜지스터(2000)를 포함하는 반도체 장치의 예에 대하여 이하에서 설명한다. 트랜지스터(2000)는 산화물(406d)을 포함하고, 트랜지스터(1000b)를 포함한 반도체 장치가 형성되는 기판 위에 형성될 수 있다.
도 15의 (A)는 트랜지스터(2000)를 포함하는 반도체 장치의 상면도이다. 도 15의 (B)는 도 15의 (A)의 일점쇄선 A1-A2로 나타낸 부분의 단면도이고, 트랜지스터(2000)의 채널 길이 방향의 단면을 도시한 것이다. 도 15의 (C)는 도 15의 (A)의 일점쇄선 A3-A4로 나타낸 부분의 단면도이고, 트랜지스터(2000)의 채널 폭 방향의 단면을 도시한 것이다. 또한, 도면의 명료화를 위하여, 도 15의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 기판(400), 기판(400) 위의 절연체(401), 절연체(401) 위의 트랜지스터(2000), 트랜지스터(2000) 위의 절연체(410), 및 절연체(410) 위의 절연체(420)를 포함한다.
트랜지스터(2000)는 절연체(401) 위의 도전체(310) 및 절연체(301), 도전체(310) 및 절연체(301) 위의 절연체(302), 절연체(302) 위의 절연체(303), 절연체(303) 위의 절연체(402), 절연체(402) 위의 산화물(406a2) 및 산화물(406a3), 산화물(406a2) 및 산화물(406a3) 위의 산화물(406b2) 및 산화물(406b3), 산화물(406b2)의 상면과 접촉하는 영역을 포함하는 도전체(416a1), 산화물(406b3)의 상면과 접촉하는 영역을 포함하는 도전체(416a2), 도전체(416a1) 위의 배리어막(417a1), 도전체(416a2) 위의 배리어막(417a2), 도전체(416a1)의 측면, 도전체(416a2)의 측면, 산화물(406b2)의 상면 및 측면, 산화물(406b3)의 상면 및 측면, 산화물(406a2)의 측면, 및 산화물(406a3)의 측면과 접촉하는 영역을 포함하는 산화물(406c), 산화물(406c) 위의 산화물(406d), 산화물(406d) 위의 절연체(412), 절연체(412) 위의 도전체(404), 및 도전체(404) 위의 절연체(418)를 포함한다. 절연체(301)는 개구를 갖고, 이 개구에 도전체(310a) 및 도전체(310b)가 제공되어 있다.
트랜지스터(2000)에서, 도전체(404)는 제 1 게이트 전극으로서 기능한다. 도전체(404)는 도전체(404a)와 도전체(404b)를 포함한 적층 구조를 가질 수 있다. 또한, 도전체(404)는 3층 이상을 포함한 적층 구조를 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체(404a)를 도전체(404b) 아래에 형성하면, 도전체(404b)의 산화를 방지할 수 있다. 또는, 예를 들어, 도전체(404)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 예를 들어, 산화물 도전체 등을 사용하여도 좋다. 또는, 예를 들어, 도전성을 갖는 산화물을 포함하는 다층 구조를 채용하여도 좋다. 절연체(412)는 제 1 게이트 절연체로서 기능한다.
도전체(416a1 및 416a2)는 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다. 도전체(416a1 및 416a2)는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 적층 구조를 각각 가질 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 위층으로서 형성하면, 도전체(416a1 및 416a2)의 산화를 방지할 수 있다. 또는, 도전체(416a1 및 416a2)는 산화 내성을 갖는 금속을 포함하는 것이 바람직하다. 또는, 산화물 도전체 등을 사용하여도 좋다.
배리어막(417a1 및 417a2)은 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 각각 갖는다. 배리어막(417a1)은 도전체(416a1) 위에 위치하고, 도전체(416a1)로의 산소의 확산을 방지한다. 배리어막(417a2)은 도전체(416a2) 위에 위치하고, 도전체(416a2)로의 산소의 확산을 방지한다.
도 15의 (B)에 도시된 바와 같이, 트랜지스터(2000)에서는, 산화물(406a2), 산화물(406b2), 및 도전체(416a1)를 포함하는 층과, 산화물(406a3), 산화물(406b3), 및 도전체(416a2)를 포함하는 층이, 절연체(402)의 상면의 일부와 산화물(406c)이 서로 접촉하는 영역을 개재하여 배치되어 있다. 여기서, 서로 대향하는, 산화물(406a2), 산화물(406b2), 및 도전체(416a1)를 포함하는 층의 측면과 산화물(406a3), 산화물(406b3), 및 도전체(416a2)를 포함하는 층의 측면을 각각 한쪽 측면이라고 부르고, 서로 대향하지 않는, 상기 층들의 측면을 각각 다른 쪽 측면이라고 부른다.
산화물(406c)은, 도전체(416a1)의 한쪽 측면과 접촉하는 영역 및 도전체(416a2)의 한쪽 측면과 접촉하는 영역을 포함한다. 또한, 산화물(406c)은, 산화물(406b2)의 상면의 일부 및 한쪽 측면과 접촉하는 영역, 산화물(406b3)의 상면의 일부 및 한쪽 측면과 접촉하는 영역, 산화물(406a2)의 한쪽 측면과 접촉하는 영역, 및 산화물(406a3)의 한쪽 측면과 접촉하는 영역도 포함한다. 즉, 한쪽 측면은, 도전체(416a1 및 416a2)가 산화물(406b2 및 406b3)에서 후퇴하는 계단 형상을 갖는다. 산화물(406a2), 산화물(406b2), 및 도전체(416a1)의 다른 쪽 측면은 실질적으로 서로 정렬되고, 산화물(406a3), 산화물(406b3), 및 도전체(416a2)의 다른 쪽 측면은 실질적으로 서로 정렬된다. 바꿔 말하면, 다른 쪽 측면은 평평하다.
트랜지스터(2000)는 산화물(406d)을 포함하고, 트랜지스터(1000b)를 포함한 반도체 장치가 형성되는 기판 위에 형성될 수 있다.
트랜지스터(2000)에서는, 도전체(404)에 인가되는 전위에 의하여 산화물(406)의 저항을 제어할 수 있다. 즉, 도전체(404)에 인가되는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통 또는 비도통을 제어할 수 있다.
트랜지스터(2000)에서는 산화물(406c)에 채널이 형성되기 때문에, 트랜지스터(2000)는 트랜지스터(1000b)와 다른 특성을 갖는다.
산화물(406a)을 산화물(406a2) 및 산화물(406a3)로 가공하기 때문에, 산화물(406a2) 및 산화물(406a3)은 조성이 같은 산화물 반도체이다. 마찬가지로, 산화물(406b)을 산화물(406b2) 및 산화물(406b3)로 가공하기 때문에, 산화물(406b2) 및 산화물(406b3)은 조성이 같은 산화물 반도체이다.
여기서, 산화물(406b2), 산화물(406b3), 및 산화물(406c)에 사용하는 In-M-Zn 산화물의 각각은 원소 M의 원자보다 In 원자를 더 많이 포함하는 것이 바람직하다. 이러한 산화물을 사용하면, 트랜지스터(2000)의 이동도 및 캐리어 밀도가 높아지기 때문에 바람직하다.
조성이 같거나 또는 조성이 비슷한 산화물(406b2 및 406b3) 및 산화물(406c)은 같은 Ec 또는 차이가 작은 Ec를 가질 수 있다. 따라서, 산화물(406b2)과 산화물(406c) 사이의 계면 준위 밀도 및 산화물(406b3)과 산화물(406c) 사이의 계면 준위 밀도를 낮게 할 수 있다. 이들의 계면 준위 밀도가 낮아지면 트랜지스터(2000)의 온 상태 전류의 저하를 방지할 수 있다. 산화물(406b2)의 Ec와 산화물(406c)의 Ec의 차이, 및 산화물(406b3)의 Ec와 산화물(406c)의 Ec의 차이는 각각 작은 것이 바람직하고, 바람직하게는 0eV 이상 0.15eV 이하, 더 바람직하게는 0V 이상 0.07eV 이하이다.
산화물(406d)에 사용되는 In-M-Zn 산화물은 In 원자보다 원소 M의 원자를 더 많이 포함하는 것이 바람직하다. 따라서, Ec가 산화물(406c)의 Ec와 상이한 산화물 반도체를 산화물(406d)에 사용한다. 산화물(406d)의 Ec는 산화물(406c)의 Ec보다 작고, 산화물(406d)의 Ec와 산화물(406c)의 Ec의 차이는 0.2eV 이상 0.4eV 이하인 것이 바람직하다.
트랜지스터(2000)의 구조에서는, 소스 전극 및 드레인 전극을 형성할 때 산화물(406b2 및 406b3)의 상면 또는 측면에 가공 손상이 발생할 수 있다. 즉, 산화물(406b2)과 산화물(406c)의 계면 또는 계면 근방과, 산화물(406b3)과 산화물(406c)의 계면 또는 계면 근방에 가공 손상에 기인한 결함이 발생할 수 있다. 채널 형성 영역은 산화물(406c)뿐만 아니라, 산화물(406c)과 Ec가 산화물(406c)보다 작은 산화물(406d)의 계면 또는 계면 근방에도 형성된다.
따라서, 가공 손상을 받은 산화물(406b2)과, 산화물(406c)의 계면, 가공 손상을 받은 산화물(406b3)과, 산화물(406c)의 계면, 및 이들 계면 근방의 영향을 줄일 수 있다. 또한, 산화물(406c)이 되는 산화물, 산화물(406d)이 되는 산화물, 및 제 1 게이트 절연체로서 기능하는 절연체(412)가 되는 절연체를 적층한 다음, 산화물(406c), 산화물(406d), 및 절연체(412)로 가공하면, 산화물(406c)과 산화물(406d)의 계면, 그 근방, 산화물(406d)과 절연체(412)의 계면, 및 그 근방은 가공 손상에 의한 영향을 받지 않아 양호하다.
따라서, 트랜지스터(2000)가 온일 때의 전류(온 상태 전류)를 크게 할 수 있다. 또한, 신뢰성을 향상시킬 수 있다.
트랜지스터(2000)에서는, 제 1 게이트 전극으로서 기능하는 도전체(404)가, 소스 전극 및 드레인 전극으로서 기능하는 도전체(416a1 및 416a2)의 각각과 부분적으로 중첩됨으로써, 도전체(404)와 도전체(416a1) 사이의 기생 용량 및 도전체(404)와 도전체(416a2) 사이의 기생 용량이 형성된다.
도전체(404)와 도전체(416a1) 사이에 절연체(412), 산화물(406c), 및 산화물(406d)에 더하여 배리어막(417a1)을 포함하는 트랜지스터(2000)의 구조로 함으로써 상기 기생 용량을 저감할 수 있다. 마찬가지로, 도전체(404)와 도전체(416a2) 사이에 절연체(412), 산화물(406c), 및 산화물(406d)에 더하여 배리어막(417a2)을 포함하는 트랜지스터의 구조로 함으로써 상기 기생 용량을 저감할 수 있다. 그러므로, 주파수 특성이 우수한 트랜지스터(2000)가 된다.
또한, 상술한 구조의 트랜지스터(2000)로 함으로써, 트랜지스터(2000)가 동작되는 경우, 예를 들어 도전체(404)와 각 도전체(416a1 및 416a2) 사이에 전위차가 발생한 경우에 도전체(404)와 각 도전체(416a1 및 416a2) 사이의 누설 전류의 발생을 저감하거나 또는 방지할 수 있다.
도전체(310)는 제 2 게이트 전극으로서 기능한다. 도전체(310a)는 도전성 배리어막으로서 기능한다. 도전체(310b)의 저면 및 측면을 덮도록 도전체(310a)가 제공되기 때문에, 도전체(310b)의 산화를 방지할 수 있다.
<기판>
기판(400)으로서는, 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는, 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는, 예를 들어, 실리콘 또는 저마늄 등으로 이루어진 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨으로 이루어진 화합물 반도체 기판을 사용한다. 상술한 반도체 기판에 절연체 영역을 제공한 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용한다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함하는 기판 또는 금속 산화물을 포함하는 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 또는 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 기판 중 어느 것 위에 소자를 제공한 것을 사용하여도 좋다. 기판에 제공하는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또는, 기판(400)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판(400)으로 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판(400)으로서는 섬유를 포함하는 시트, 필름, 또는 포일을 사용하여도 좋다. 기판(400)은 탄성을 가져도 좋다. 기판(400)은, 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판(400)은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판(400)은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하의 영역을 갖는다. 기판(400)의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 저감시킬 수 있다. 기판(400)의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판(400)이 탄성, 또는 구부리거나 또는 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가질 수 있다. 따라서, 떨어뜨리는 것 등으로 인하여 기판(400) 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판(400)에는 예를 들어, 금속, 합금, 수지, 유리, 또는 그 섬유를 사용할 수 있다. 플렉시블 기판(400)의 선 팽창계수가 낮으면, 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판(400)은 예를 들어, 선 팽창계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창계수가 낮기 때문에 플렉시블 기판(400)에 바람직하게 사용된다.
<절연체>
절연체의 예에는 절연성 산화물, 절연성 질화물, 절연성 산화질화물, 절연성 질화산화물, 절연성 금속 산화물, 절연성 금속 산화질화물, 및 절연성 금속 질화산화물이 포함된다.
산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체로 트랜지스터를 둘러쌈으로써, 전기 특성이 안정된 트랜지스터로 할 수 있다. 예를 들어, 절연체(303) 및 절연체(401, 408a, 408b, 418, 및 420)의 각각으로서 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체를 사용할 수 있다.
산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성되어도 좋다.
또한, 예를 들어, 절연체(303) 및 절연체(401, 408a, 408b, 418, 및 420)는, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물; 질화산화 실리콘; 또는 질화 실리콘을 사용하여 각각 형성될 수 있다. 또한, 절연체(303) 및 절연체(401, 408a, 408b, 418, 및 420)는 각각 산화 알루미늄을 포함하는 것이 바람직하다.
예를 들어, 산소를 포함하는 플라스마를 사용하여 절연체(408a) 또는 절연체(420)를 스퍼터링법에 의하여 형성하면, 상기 산화물의 하지층으로서 기능하는 절연체에 산소를 첨가할 수 있다.
절연체(301, 302, 402, 및 412)는 각각 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 포함하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 절연체(301, 302, 402, 및 412)는 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 포함하는 것이 바람직하다.
특히, 절연체(402 및 412)는 비유전율이 높은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(402 및 412)는 각각 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄과 하프늄을 포함하는 산화물, 알루미늄과 하프늄을 포함하는 산화질화물, 실리콘과 하프늄을 포함하는 산화물, 실리콘과 하프늄을 포함하는 산화질화물, 또는 실리콘과 하프늄을 포함하는 질화물 등을 포함하는 것이 바람직하다. 또는, 절연체(402 및 412)는 각각 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, 산화 실리콘 또는 산화질화 실리콘을 비유전율이 높은 절연체와 조합함으로써, 열적으로 안정적이고 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 절연체(402 및 412)의 각각에서, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄이 산화물(406) 측과 접촉하면, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(406)에 들어가는 것을 억제할 수 있다. 예를 들어, 절연체(402 및 412)의 각각에서, 산화 실리콘 또는 산화질화 실리콘이 산화물(406) 측과 접촉하면, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘의 계면에 포획 중심이 형성될 수 있다. 이 포획 중심은 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(410)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(410)는 수지와, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 또는 다공성 산화 실리콘의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화질화 실리콘을 수지와 조합하면, 열적으로 안정적이고 비유전율이 낮은 적층 구조로 할 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
배리어막(417a1 및 417a2)의 각각에는, 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체를 사용할 수 있다. 배리어막(417a1 및 417a2)에 의하여, 절연체(410)에 포함되는 과잉 산소가 도전체(416a1 및 416a2)로 확산되는 것을 방지할 수 있다.
배리어막(417a1 및 417a2)은, 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물; 질화산화 실리콘; 또는 질화 실리콘을 사용하여 형성될 수 있다.
<도전체>
도전체(404a, 404b, 310a, 310b, 416a1, 및 416a2)는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 및 루테늄 등에서 선택된 하나 이상의 금속 원소를 포함하는 재료를 사용하여 형성될 수 있다. 또는, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또는, 산소와, 산화물(406)에 사용할 수 있고 나중에 설명하는 금속 산화물에 포함되는 금속 원소를 포함하는 도전성 재료를 사용하여도 좋다. 상술한 금속 원소 중 임의의 것과 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등 질소를 포함하는 도전성 재료를 사용하여도 좋다. 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료 중 임의의 것을 사용하면, 산화물(406)에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 들어오는 수소를 포획할 수 있는 경우가 있다.
상술한 재료로 형성된 복수의 도전층의 적층을 사용하여도 좋다. 예를 들어, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 산소를 포함하는 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 질소를 포함하는 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다.
트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에는, 상술한 금속 원소 중 임의의 것을 포함하는 재료와, 산소를 포함하는 도전성 재료의 조합을 사용하여 형성된 적층 구조를 게이트 전극에 사용하는 것이 바람직하다. 이 경우, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 형성하는 것이 바람직하다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 형성하면, 상기 도전성 재료로부터 방출된 산소가 채널 형성 영역에 공급되기 쉬워진다.
<산화물(406)에 사용할 수 있는 금속 산화물>
산화물(406)에는 금속 산화물을 사용하는 것이 바람직하다. 그러나, 산화물(406) 대신에, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 또는 유기 반도체 등을 사용하여도 좋은 경우가 있다.
본 발명의 일 형태에 따른 산화물(406)에 대하여 이하에서 설명한다. 산화물(406)은, 산화물 반도체로서 기능하는 금속 산화물(이하, 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 산화물 반도체가 인듐, 원소 M, 및 아연을 포함하는 In-M-Zn 산화물인 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소의 예에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한, 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한, 본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산질화물이라고 불러도 좋다.
<금속 산화물의 구성>
본 발명의 일 형태에 개시된 트랜지스터에 적용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 이하에서 설명한다.
본 명세서 등에서는, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. 또한, CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서는 도전성 기능을 갖고, 재료의 다른 일부에서는 절연성 기능을 갖고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 갖는다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흘리는 것이고, 절연성 기능은 캐리어로서 기능하는 전자를 흘리지 않는 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 상기 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 갖고, 절연성 영역은 상술한 절연성 기능을 갖는다. 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전성 영역 및 절연성 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 갖고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드 갭이 상이한 성분을 포함한다. 예를 들어, CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 갖는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 갖는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 갖는 성분에 캐리어가 주로 흐른다. 내로 갭을 갖는 성분은 와이드 갭을 갖는 성분을 보완하고, 내로 갭을 갖는 성분과 연동하여 와이드 갭을 갖는 성분에도 캐리어가 흐른다. 그러므로, 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
<금속 산화물의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 갖고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 변형을 갖는다. 또한, 변형이란, 나노 결정들이 연결된 영역에서, 격자 배열이 규칙적인 영역과 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만, 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 변형에는 오각형의 격자 배열 또는 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한, CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰할 수 없다. 즉, 격자 배열의 변형으로 인하여 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하, In층), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상 결정 구조(층상 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우, 상기 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등에 의하여 산화물 반도체의 결정성이 저하될 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다. 따라서, CAAC-OS를 포함하는 산화물 반도체는 물리적으로 안정된다. 그러므로, CAAC-OS를 포함하는 산화물 반도체는 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소한 영역(예를 들어, 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다. a-like OS는 공동 또는 밀도가 낮은 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체는 다양하고 상이한 특성을 나타내는 여러 가지 구조를 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태에 따른 산화물 반도체에 포함되어도 좋다.
<산화물 반도체를 포함하는 트랜지스터>
다음으로, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 산화물 반도체를 트랜지스터에 사용하면, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다. 또한, 신뢰성이 높은 트랜지스터로 할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 저감하기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감하여 결함 준위 밀도를 저감할 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어, 캐리어 밀도가 8Х1011/cm3 미만, 바람직하게는 1Х1011/cm3 미만, 더 바람직하게는 1Х1010/cm3 미만이고 1Х10-9/cm3 이상인 산화물 반도체를 사용한다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도가 낮은 경우가 있다.
산화물 반도체의 트랩 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
상술한 관점에서, 트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 효과적이다. 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 산화물 반도체에 인접한 막 내의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예에는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘이 포함된다.
<불순물>
여기서, 산화물 반도체에서의 불순물의 영향에 대하여 설명한다.
14족 원소인 실리콘 또는 탄소가 산화물 반도체에 포함되면, 산화물 반도체에 결함 준위가 형성된다. 따라서, 산화물 반도체에서의, 그리고 산화물 반도체와의 계면 및 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 구한 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
산화물 반도체가 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속을 포함하는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 그러므로, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
산화물 반도체가 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물 반도체가 n형화되기 쉽다. 따라서, 질소를 포함하는 산화물 반도체를 반도체로서 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 이러한 이유로, 상기 산화물 반도체 내의 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, SIMS에 의하여 측정되는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함하는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체 내의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용하면, 전기 특성이 안정적인 트랜지스터로 할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
<반도체 장치의 제작 방법 1>
본 발명의 일 형태에 따른 트랜지스터(1000)를 포함하는 반도체 장치의 제작 방법에 대하여 도 1의 (A) 내지 (C), 도 7의 (A) 내지 (C), 도 8의 (A) 내지 (C), 도 9의 (A) 내지 (C), 도 10의 (A) 내지 (C), 도 11의 (A) 내지 (C), 도 12의 (A) 내지 (C), 도 13의 (A) 내지 (C), 및 도 14의 (A) 내지 (C)를 참조하여 이하에서 설명한다. 도 1의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 및 도 14의 (A)는 상면도이다. 도 1의 (B), 도 7의 (B), 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 및 도 14의 (B)는, 도 1의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 및 도 14의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 도 1의 (C), 도 7의 (C), 도 8의 (C), 도 9의 (C), 도 10의 (C), 도 11의 (C), 도 12의 (C), 도 13의 (C), 및 도 14의 (C)는, 도 1의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 및 도 14의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이다.
먼저, 기판(400)을 준비한다.
다음으로, 절연체(401)를 형성한다. 절연체(401)는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등으로 형성할 수 있다.
CVD법에는 플라스마를 사용하는 플라스마 강화 CVD(PECVD: plasma enhanced CVD)법, 열을 사용하는 열 CVD(TCVD: thermal CVD)법, 및 광을 사용하는 광 CVD(photo CVD)법 등이 포함될 수 있다. 또한, CVD법은 원료 가스에 따라 금속 CVD(MCVD: metal CVD)법 및 유기 금속 CVD(MOCVD: metal organic CVD)법을 포함할 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 형성할 수 있다. 또한, TCVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. 한편, 플라스마를 사용하지 않는 TCVD법을 채용하는 경우에는, 이러한 플라스마 대미지가 발생하지 않아, 반도체 장치의 수율을 높일 수 있다. TCVD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 종횡비가 높은 개구의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법은 퇴적 속도가 비교적 느리기 때문에, CVD법 등의 퇴적 속도가 빠른 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하면, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 임의의 조성을 갖는 막을 원료 가스의 유량비에 따라 형성할 수 있다. 또한, CVD법 또는 ALD법에 의하여 퇴적 중의 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 막을 형성하는 경우에는, 반송 및 압력 조정을 위한 시간을 아낄 수 있기 때문에, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우보다 퇴적 시간을 짧게 할 수 있다. 그러므로, 향상된 생산성으로 반도체 장치를 제작할 수 있는 경우가 있다.
절연체(401)는 다층 구조를 가져도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다.
다음으로, 절연체(401) 위에 절연체(301)를 형성한다. 절연체(301)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
다음으로, 절연체(401)에 도달하도록 홈을 절연체(301)에 형성한다. 홈의 예에는 구멍 및 개구가 포함된다. 홈의 형성에는 웨트 에칭을 채용하여도 좋지만 미세 가공의 관점에서는 드라이 에칭을 채용하는 것이 바람직하다. 절연체(401)는, 절연체(301)를 에칭함으로써 홈을 형성하는 데 사용되는 에칭 스톱퍼막으로서 기능하는 절연체인 것이 바람직하다. 예를 들어, 홈이 형성되는 절연체(301)로서 산화 실리콘막을 사용하는 경우에는, 절연체(401)는 질화 실리콘막, 산화 알루미늄막, 또는 산화 하프늄막을 사용하여 형성되는 것이 바람직하다.
본 실시형태에서는, 절연체(401)로서, 스퍼터링법에 의하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 형성한다. 절연체(301)로서는 CVD법에 의하여 산화 실리콘을 형성한다.
홈을 형성한 후, 도전체(310)가 되는 도전체를 형성한다. 도전체(310)가 되는 도전체는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 또는 질화 타이타늄을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 또는 몰리브데넘-텅스텐 합금과 도전체를 사용하여 형성되는 적층막을 사용할 수 있다. 도전체(310)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
본 실시형태에서는, 도전체(310a)가 되는 도전체로서, 스퍼터링법에 의하여 질화 탄탈럼을 퇴적한다.
그리고, 도전체(310a)가 되는 도전체 위에, 도전체(310b)가 되는 도전체를 형성한다. 도전체(310b)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
본 실시형태에서는, 도전체(310b)가 되는 도전체로서, CVD법에 의하여 질화 타이타늄을 퇴적하고, 상기 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 퇴적한다.
다음으로, CMP(chemical mechanical polishing)를 수행하여, 절연체(301) 위에 위치하는, 도전체(310a)가 되는 도전체 및 도전체(310b)가 되는 도전체를 제거한다. 이 결과, 도전체(310a)가 되는 도전체 및 도전체(310b)가 되는 도전체가 홈에만 남기 때문에, 상면이 평평한 도전체(310a) 및 도전체(310b)를 포함한 도전체(310)를 형성할 수 있다.
다음으로, 절연체(301) 및 도전체(310) 위에 절연체(302)를 형성한다. 절연체(302)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
다음으로, 절연체(302) 위에 절연체(303)를 형성한다. 절연체(303)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
다음으로, 절연체(303) 위에 절연체(402)를 형성한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
다음으로, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하의 온도에서 수행될 수 있다. 제 1 가열 처리는 질소, 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행된다. 제 1 가열 처리는 감압하에서 수행되어도 좋다. 또는, 제 1 가열 처리는, 질소 또는 불활성 가스 분위기에서 가열 처리를 수행한 다음, 방출된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하는 식으로 수행되어도 좋다. 제 1 가열 처리에 의하여, 예를 들어 절연체(402)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 또는, 제 1 가열 처리에서는, 산소를 사용하는 플라스마 처리를 감압하에서 수행하여도 좋다. 산소를 사용하는 플라스마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함한 장치를 사용하여 수행되는 것이 바람직하다. 또는, 기판 측에 RF(radio frequency)를 인가하는 전원이 제공되어도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 발생시킨 산소 라디칼을 절연체(402)에 효율적으로 도입할 수 있다. 또는, 상기 장치에 의하여 불활성 가스를 사용한 플라스마 처리를 수행한 후, 방출된 산소를 보충하기 위하여 산소를 사용하는 플라스마 처리를 수행하여도 좋다. 또한, 제 1 가열 처리를 반드시 수행하지 않아도 되는 경우가 있다.
이 가열 처리는, 절연체(302)의 퇴적 후, 절연체(303)의 퇴적 후, 및 절연체(402)의 퇴적 후에 수행될 수도 있다. 상기 가열 처리는 제 1 가열 처리의 조건하에서 수행될 수 있지만, 절연체(302)의 퇴적 후의 가열 처리는 질소를 포함하는 분위기에서 수행되는 것이 바람직하다.
본 실시형태에서는, 제 1 가열 처리로서, 절연체(402)의 형성 후에 질소 분위기에 있어서 400℃에서 1시간 동안 처리를 수행한 후, 연속하여 산소 분위기에 있어서 400℃에서 1시간 동안 다른 처리를 수행한다.
다음으로, 절연체(402) 위에 산화물(406a1) 및 산화물(406b1)을 순차적으로 형성한다. 또한, 산화물(406a1) 및 산화물(406b1)은 대기에 노출시키지 않고 연속하여 형성되는 것이 바람직하다. 이러한 막 형성에 의하여, 대기로부터의 불순물 또는 수분이 산화물(406a1)에 부착되는 것을 방지할 수 있고, 산화물(406a1)과 산화물(406b1)의 계면 및 계면 근방을 깨끗하게 유지할 수 있다.
산화물(406a1) 및 산화물(406b1)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
예를 들어, 산화물(406a1) 및 산화물(406b1)을 스퍼터링법에 의하여 형성하는 경우에는, 산소, 또는 산소와 희가스의 혼합 가스를 스퍼터링 가스로서 사용한다. 스퍼터링 가스에서의 산소의 비율을 높임으로써, 퇴적되는 산화물막 내의 과잉 산소량을 증가시킬 수 있다.
특히, 산화물(406a1)의 형성 중에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(402)에 공급되는 경우가 있다.
또한, 스퍼터링 가스에서의 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%이다.
다음으로, 산화물(406b1)을 스퍼터링법에 의하여 형성한다. 이때, 스퍼터링 가스에서의 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 포함하는 트랜지스터의 전계 효과 이동도를 비교적 높게 할 수 있다.
또한, 산화물(406b1)에 산소 결핍형 산화물 반도체를 사용하는 경우에는, 과잉 산소를 포함하는 산화물막을 산화물(406a1)에 사용하는 것이 바람직하다. 산화물(406b1)의 형성 후에 산소 도핑 처리를 수행하여도 좋다.
또한, 산화물을 스퍼터링법에 의하여 형성하는 경우에는, 형성된 막의 원자수비는 타깃의 원자수비와 상이한 경우가 있다. 예를 들어, 막 형성 시의 기판 온도에 따라서는, 타깃에서의 아연(Zn)의 비율보다 막에서의 아연(Zn)의 비율이 낮아지는 경우가 있다.
구체적으로는, 산화물(406b1) 및 산화물(406c1)(후술함)로서 In-M-Zn 산화물을 형성하는 경우에 대하여 설명한다. 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하여 스퍼터링법에 의하여 형성된 막에서는, Zn의 원자수비가 특히 낮은 경우가 있다. 따라서, 형성된 막의 원자수비는 In:Ga:Zn=4:2:3 근방에 있는 경우가 있다.
같은 원자수비의 타깃을 사용하여 막을 형성한 경우에도, 다른 퇴적 조건이 상이하면, 엄밀하게는 막의 조성이 상이한 경우가 있다. 따라서, 본 명세서에서 산화물(406b1) 및 산화물(406c1)을 같은 원자수비의 타깃을 사용하여 형성한 경우에는, 산화물(406b1) 및 산화물(406c1)은 원자수비가 같거나 또는 비슷하다. "산화물(406b1)의 조성이 산화물(406c1)의 조성과 비슷하다"라는 설명에는, 산화물(406b1)과 산화물(406c1) 간의 인듐(In)의 원자수비가 10atomic% 이내에서 변동하는 경우가 포함된다.
본 실시형태에서는, 원자수비 In:Ga:Zn=1:3:4의 타깃을 사용하여 스퍼터링법에 의하여 산화물(406a1)을 형성하고, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하여 스퍼터링법에 의하여 산화물(406b1)을 형성한다.
그 후, 제 2 가열 처리를 수행하여도 좋다. 제 2 가열 처리에는, 제 1 가열 처리의 조건을 사용할 수 있다. 제 2 가열 처리에 의하여, 산화물(406a1) 및 산화물(406b1)에 포함되는 수소 및 물 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃에서 1시간 동안 처리를 수행하고, 연속하여 산소 분위기에 있어서 400℃에서 1시간 동안 다른 처리를 수행한다.
다음으로, 산화물(406b1) 위에 도전체(416)를 형성한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 도전체(416)로서는, 인듐 주석 산화물(ITO), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘이 첨가된 인듐 주석 산화물, 또는 질소를 포함하는 인듐 갈륨 아연 산화물 등의 도전성 산화물을 퇴적하고, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 및 인듐 등에서 선택된 하나 이상의 금속 원소를 포함하는 재료, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 상기 산화물 위에 퇴적하여도 좋다.
상기 산화물은, 산화물(406a1) 및 산화물(406b1) 내의 수소를 흡수하고 외부로부터 확산되는 수소를 포획하는 기능을 가질 수 있어, 트랜지스터(1000)의 전기 특성 및 신뢰성이 향상되는 경우가 있다. 상기 산화물을 대신하는 타이타늄은 비슷한 기능을 가질 수 있다. 본 실시형태에서는, 도전체(416)로서 질화 탄탈럼을 형성한다.
그리고, 도전체(416) 위에 배리어막(417)을 형성한다. 배리어막(417)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 본 실시형태에서는, 배리어막(417)으로서 산화 알루미늄을 형성한다.
이어서, 배리어막(417) 위에 도전체(411)를 형성한다. 도전체(411)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 본 실시형태에서는, 도전체(411)로서 질화 탄탈럼을 형성한다(도 7의 (A) 내지 (C) 참조).
다음으로, 리소그래피법에 의하여 도전체(411)를 도전체(411a)로 가공한다. 이 가공을 통하여, 테이퍼 단면이 형성되는 것이 바람직하다. 상기 단면과, 기판 저면에 평행한 면 사이의 테이퍼각은 30° 이상 75° 미만, 바람직하게는 30° 이상 70° 미만으로 한다. 이러한 테이퍼각을 가짐으로써, 제작 공정에서 나중에 형성되는 막의 피복성을 향상시킬 수 있다. 상기 가공은 드라이 에칭법에 의하여 수행되는 것이 바람직하다. 드라이 에칭법은 미세 가공 및 상술한 테이퍼 형상의 형성에 적합하다(도 8의 (A) 내지 (C) 참조).
리소그래피법에서는, 먼저 마스크를 통하여 레지스트를 노광시킨다. 다음으로, 노광된 영역을 현상액을 사용하여 제거하거나 또는 남겨, 레지스트 마스크를 형성한다. 그리고, 이 레지스트 마스크를 사용하여 에칭을 실시한다. 이 결과, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 레지스트 마스크는, 예를 들어 KrF 엑시머 레이저광, ArF 엑시머 레이저광, 또는 EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성된다. 또는, 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채워 노광을 수행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에 전자 빔 또는 이온 빔을 사용하여도 좋다. 또한, 전자 빔 또는 이온 빔을 사용하는 경우에는 마스크가 필요하지 않다. 또한, 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 사용할 수 있다. 또는, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행할 수 있다. 또는, 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(CCP: capacitively coupled plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 같은 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, 유도 결합형 플라스마(ICP: inductively coupled plasma) 에칭 장치를 사용할 수 있다.
다음으로, 리소그래피법에 의하여 레지스트(421)를 형성한다.
다음으로, 레지스트(421)를 에칭 마스크로서 사용하여 도전체(411), 배리어막(417), 및 도전체(416)를 에칭하여, 도전체(411a1), 도전체(411a2), 배리어막(417a), 및 도전체(416a)를 형성한다(도 9의 (A) 내지 (C) 참조).
다음으로, 레지스트(421)를 제가한 다음, 도전체(416a) 위에 있고 도전체(411a1)와 도전체(411a2) 사이에 끼워지는 배리어막(417a)의 영역을 에칭함으로써, 배리어막(417a1) 및 배리어막(417a2)을 형성한다.
다음으로, 도전체(411a1), 도전체(411a2), 및 도전체(416a)에서 표면이 노출되어 있는 부분을 에칭 마스크로서 사용하여 산화물(406a) 및 산화물(406b)을 형성한다. 본 실시형태에서는 도전체(411a1), 도전체(411a2), 및 도전체(416a)에 질화 탄탈럼을 사용하기 때문에, 질화 탄탈럼의 에칭 속도보다 산화물(406a1 및 406b1)의 에칭 속도가 빠른 에칭 조건하에서 산화물(406a1) 및 산화물(406b1)을 가공하는 것이 바람직하다. 질화 탄탈럼의 에칭 속도를 1로 간주할 때, 산화물(406a1 및 406b1)의 에칭 속도는 3 이상 50 이하, 바람직하게는 5 이상 30 이하로 한다(도 10의 (A) 내지 (C) 참조).
다음으로, 도전체(411a1), 도전체(411a2), 및 도전체(416a)에서 표면이 노출되어 있는 부분을 에칭하여, 도전체(416a1) 및 도전체(416a2)를 형성한다(도 11의 (A) 내지 (C) 참조).
상술한 공정에서 수행된 드라이 에칭 등의 처리에 의하여, 에칭 가스 등에 기인한 불순물이 산화물(406a) 또는 산화물(406b) 등의 표면 또는 내부에 부착되거나 또는 이들 표면 또는 내부로 확산되는 경우가 있다. 불순물의 예에는 플루오린 및 염소가 포함된다.
상기 불순물을 제거하기 위하여 세정을 수행한다. 세정 방법의 예에는 세정액을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 및 가열 처리가 포함되고, 이들 세정 방법 중 임의의 것을 적절히 조합하여 사용하여도 좋다.
웨트 세정으로서는, 옥살산, 인산, 또는 플루오린화 수소산 등을 순수 또는 탄산수로 희석함으로써 얻은 수용액을 사용하여 세정 처리를 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
다음으로, 제 3 가열 처리를 수행하여도 좋다. 제 3 가열 처리에는, 제 1 가열 처리의 조건을 사용할 수 있다. 또한, 제 3 가열 처리는 반드시 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는, 제 3 가열 처리를 수행하지 않는다.
상술한 처리에 의하여 불순물 농도를 저감할 수 있다. 또한, 산화물(406a) 및 산화물(406b) 내의 수분 농도 및 수소 농도를 저감할 수 있다.
다음으로, 산화물(406c1)을 형성한다. 산화물(406c1)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 막 형성에는 스퍼터링법이 특히 바람직하다. 산화물(406c)이 되는 산화물(406c1)로서는, 산화물(406b)과 조성이 같은 산화물을 형성하는 것이 바람직하다. 조성이 같은 산화물(406b) 및 산화물(406c)은, 같은 전자 친화력 또는 차이가 작은 전자 친화력을 가질 수 있다. 따라서, 산화물(406b)과 산화물(406c) 사이의 계면 준위 밀도를 낮게 할 수 있다. 계면 준위 밀도가 낮아지면 트랜지스터(1000)의 온 상태 전류의 저하를 방지할 수 있다.
예를 들어, 산화물(406c1) 및 산화물(406b1)에 In-M-Zn 산화물을 사용하는 경우, 산화물(406c1)의 금속 원소의 원자수비가 산화물(406b1)의 금속 원소의 원자수비와 거의 동등하게 되도록 상기 산화물들을 형성하는 것이 바람직하다. 구체적으로는, 스퍼터링법을 채용하는 경우에는, 금속 원소들의 원자수비가 같은 타깃을 사용하는 것이 바람직하다. 또한, 산소와 아르곤의 혼합 가스를 스퍼터링 가스로서 사용하고, 스퍼터링 가스에 포함되는 산소의 비율을 0% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 한다.
본 실시형태에서는, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하여 스퍼터링법에 의하여 산화물(406c1)을 형성한다. 스퍼터링 가스에 포함되는 산소의 비율은 100%로 한다.
산화물(406c1)을 상술한 조건하에서 퇴적하면, 과잉 산소를 산화물(406a), 산화물(406b), 및 절연체(402)에 첨가할 수 있어 바람직하다.
다음으로, 산화물(406c1) 위에 절연체(412a)를 형성한다. 절연체(412a)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다(도 12의 (A) 내지 (C) 참조).
여기서, 제 4 가열 처리를 수행할 수 있다. 이 가열 처리에는, 제 1 가열 처리의 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(412a) 내의 수분 농도 및 수소 농도를 저감할 수 있다. 또한, 제 4 가열 처리는 반드시 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는, 제 4 가열 처리를 수행하지 않는다.
다음으로, 도전체(404)가 되는 도전체를 형성한다. 도전체(404)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
도전체(404)는 다층막이어도 좋다. 예를 들어, 도전체(404)가 되는 도전체로서, 상기 산화물(406c1)과 비슷한 조건하에서 산화물을 퇴적함으로써, 산소를 절연체(412a)에 첨가할 수 있다. 또한, 절연체(412a)에 첨가된 산소는 과잉 산소로서 기능한다.
다음으로, 상기 산화물 위에 도전체를 스퍼터링법에 의하여 형성한다. 이 결과, 상기 산화물의 전기 저항이 저하되어 산화물을 도전체로 할 수 있다. 이 산화물을 OC(oxide conductor) 전극이라고 부를 수 있다. 상기 OC 전극 위의 도전체 위에, 스퍼터링법에 의하여 도전체를 더 형성하여도 좋다.
본 실시형태에서는, 도전체(404a)가 되는 도전체로서 스퍼터링법에 의하여 질화 타이타늄을 형성하고, 도전체(404b)가 되는 도전체로서 스퍼터링법에 의하여 텅스텐을 형성한다.
여기서, 제 5 가열 처리를 수행할 수 있다. 이 가열 처리에는, 제 1 가열 처리의 조건을 사용할 수 있다. 또한, 제 5 가열 처리는 반드시 수행하지 않아도 되는 경우가 있다. 본 실시형태에서는, 제 5 가열 처리를 수행하지 않는다.
도전체(404a 및 404b)가 되는 도전체를 리소그래피법에 의하여 가공하여 도전체(404a 및 404b)를 형성한다(도 13의 (A) 내지 (C) 참조).
다음으로, 절연체(418)가 되는 산화물을 퇴적하여도 좋다. 절연체(418)가 되는 산화물은 금속 산화물을 사용하여 형성되는 것이 바람직하고, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 퇴적될 수 있다. 예를 들어, ALD법에 의하여 산화 알루미늄을 퇴적하는 경우에는, 도전체(404)의 상면 및 측면에, 절연체(418)가 되는 산화물을 핀홀이 적고 두께를 균일하게 형성할 수 있기 때문에, 도전체(404)의 산화가 방지된다. 본 실시형태에서는, ALD법에 의하여 산화 알루미늄을 퇴적한다.
다음으로, 절연체(418)가 되는 산화물, 절연체(412a), 및 산화물(406c1)을 리소그래피법에 의하여 가공하여 절연체(418), 절연체(412), 및 산화물(406c)을 형성한다. 이와 같이 형성된 절연체(412)와 산화물(406c)의 계면은 손상되기 어렵기 때문에 바람직하다.
여기서는, 채널 길이 방향에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 배리어막(417a1) 및 배리어막(417a2) 위에 배치되어 있다. 채널 폭 방향에서, 절연체(418)의 단부, 절연체(412)의 단부, 및 산화물(406c)의 단부는 정렬되고 절연체(402) 위에 배치되어 있다(도 14의 (A) 내지 (C) 참조).
다음으로, 절연체(410)를 형성한다. 절연체(410)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다. 또는, 절연체(410)는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등에 의하여 형성될 수 있다.
절연체(410)는 평탄한 상면을 갖도록 형성되어도 좋다. 예를 들어, 절연체(410)의 상면은 막 형성 직후에 평탄성을 가져도 좋다. 또는, 예를 들어, 절연체(410)는, 상면이 기판의 이면 등의 기준면에 평행하게 되도록 막 형성 후에 상면으로부터 절연체 등을 제거함으로써 평탄성을 가져도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리의 예에는 CMP 처리 및 드라이 에칭 처리가 포함된다. 그러나, 절연체(410)의 상면은 반드시 평탄하지 않아도 된다.
다음으로, 절연체(410) 위에 절연체(420)를 형성한다. 절연체(420)는 금속 산화물을 사용하여 형성되는 것이 바람직하고, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
산소 플라스마를 사용한 스퍼터링법에 의하여 산화 알루미늄을 절연체(420)로서 형성하면, 산소를 절연체(410)에 첨가할 수 있다. 첨가된 산소는 절연체(410)에서 과잉 산소로서 기능한다.
절연체(420)는 다층 구조를 가져도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 형성하고, 상기 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다.
여기서, 제 6 가열 처리를 수행할 수 있다. 이 가열 처리에는, 제 1 가열 처리의 조건을 사용할 수 있다. 본 실시형태에서는, 산소 분위기에 있어서 350℃에서 1시간 동안 제 6 가열 처리를 수행한다.
상술한 공정을 거쳐, 트랜지스터(1000)를 포함하는 반도체 장치를 제작할 수 있다(도 1의 (A) 내지 (C) 참조).
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 17, 도 18, 도 19, 도 20, 도 21, 및 도 22를 참조하여 설명한다.
[기억 장치 1]
도 17 및 도 18에 도시된 반도체 장치는 각각 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 낮기 때문에, 이 트랜지스터(200)를 기억 장치에 사용함으로써, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 이러한 기억 장치는 리프레시 동작이 필요하지 않거나 또는 리프레시 동작의 빈도가 매우 낮기 때문에, 소비전력이 충분히 저감된다.
도 17 및 도 18에서는, 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속되어 있다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 배선(3004)이 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되어 있다. 배선(3006)이 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다. 배선(3005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 17 및 도 18에 도시된 반도체 장치는 각각, 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 다음과 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 배선(3004)의 전위를 트랜지스터(200)가 온이 되는 전위로 하여, 트랜지스터(200)를 온으로 한다. 이에 따라, 트랜지스터(300)의 게이트 및 용량 소자(100)의 한쪽 전극이 전기적으로 서로 접속되는 노드 FG에 배선(3003)의 전위가 공급된다. 즉, 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서, 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 하나가 공급된다. 그 후, 배선(3004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 하여, 트랜지스터(200)를 오프로 한다. 따라서, 노드 FG에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮은 경우, 노드 FG의 전하가 오랫동안 유지된다.
다음으로, 데이터의 판독에 대하여 설명한다. 소정의 전위(정전위)를 배선(3001)에 공급하면서 적절한 전위(판독 전위)를 배선(3005)에 공급함으로써, 노드 FG에 유지된 전하량에 따라 배선(3002)의 전위가 변동된다. 이는 트랜지스터(300)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(300)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(300)를 "온 상태"로 하는 데 필요한 배선(3005)의 전위를 말한다. 따라서, 배선(3005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 함으로써, 노드 FG에 공급된 전하를 판정할 수 있다. 예를 들어, 기록에서 노드 FG에 하이 레벨 전하가 공급되고 배선(3005)의 전위가 V 0(>V th_H)인 경우에는, 트랜지스터(300)는 "온 상태"가 된다. 한편, 기록에서 노드 FG에 로 레벨 전하가 공급된 경우에는, 배선(3005)의 전위가 V 0(<V th_L)이어도 트랜지스터(300)는 "오프 상태"를 유지한다. 따라서, 배선(3002)의 전위를 판정함으로써, 노드 FG에 유지된 데이터를 판독할 수 있다.
<반도체 장치의 구조 1>
본 발명의 일 형태에 따른 반도체 장치는 도 17에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200)는 트랜지스터(300) 상방에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200) 상방에 제공된다.
트랜지스터(300)는 기판(311) 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부인 반도체 영역(313), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b)을 포함한다.
본 실시형태의 설명에서 트랜지스터(300)는 n채널 트랜지스터이지만, 트랜지스터(300)는 p채널 트랜지스터 및 n채널 트랜지스터 중 어느 쪽이어도 좋다.
반도체 영역(313)의 채널이 형성되는 영역, 그 근방의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b) 등은, 실리콘계 반도체 등의 반도체, 더 바람직하게는 단결정 실리콘을 포함하는 것이 바람직하다. 또는, 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 포함되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(314a 및 314b)은, 반도체 영역(313)에 사용되는 반도체 재료에 더하여, 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한, 도전체의 일함수를 도전체의 재료에 의하여 결정함으로써, 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한, 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히, 내열성의 면에서 텅스텐이 바람직하다.
또한, 도 17에 도시된 트랜지스터(300)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄 등을 사용하여 형성될 수 있다.
절연체(322)는, 절연체(322) 아래에 놓인 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는, 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 형성되는 영역으로 불순물 및 수소가 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다.
수소에 대한 배리어성을 갖는 막의 예로서는, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은, 수소가 방출되기 어려운 막이다.
수소의 방출량은 예를 들어, TDS(thermal desorption spectroscopy)에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 원자로 환산된 절연체(324)로부터의 수소의 방출량은 50℃에서 500℃의 범위에 있어서 TDS 분석에서 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이다.
또한, 절연체(326)의 유전율은 절연체(324)보다 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 절연체(324)의 비유전율의 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)에 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 제공되어 있다. 또한, 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한, 본 명세서 등에서는, 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조에 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 갖는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감할 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 17에서, 절연체(350), 절연체(352), 및 절연체(354)는 순차적으로 적층되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
또한, 예를 들어, 절연체(350)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(350)의 개구에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층으로 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
또한, 수소에 대한 배리어성을 갖는 도전체로서는, 예를 들어 질화 탄탈럼을 사용할 수 있다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 지키면서 트랜지스터(300)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접촉하는 것이 바람직하다.
절연체(350) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 17에서, 절연체(360), 절연체(362), 및 절연체(364)는 순차적으로 적층되어 있다. 또한, 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(366)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
또한, 예를 들어, 절연체(360)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(360)의 개구에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층으로 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 17에서, 절연체(370), 절연체(372), 및 절연체(374)는 순차적으로 적층되어 있다. 또한, 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(376)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
또한, 예를 들어, 절연체(370)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(370)의 개구에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층으로 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 17에서, 절연체(380), 절연체(382), 및 절연체(384)는 순차적으로 적층되어 있다. 또한, 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(386)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
또한, 예를 들어, 절연체(380)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(380)의 개구에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층으로 분리할 수 있기 때문에, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(384) 위에, 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)를 순차적으로 적층한다. 절연체(210), 절연체(212), 절연체(214), 및 절연체(216) 중 임의의 것에, 산소 및 수소에 대한 배리어성을 갖는 재료를 사용하는 것이 바람직하다.
절연체(210 및 214)는, 예를 들어 기판(311), 또는 트랜지스터(300)가 형성되는 영역 등으로부터 트랜지스터(200)가 형성되는 영역으로, 수소 및 불순물이 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(210 및 214)는 절연체(324)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
수소에 대한 배리어성을 갖는 막의 예로서는, CVD법에 의하여 형성된 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 저하되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(300) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은, 수소가 방출되기 어려운 막이다.
수소에 대한 배리어성을 갖는 막으로서, 예를 들어, 절연체(210 및 214)의 각각으로서는 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
예를 들어, 절연체(212 및 216)는 절연체(320)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다. 유전율이 비교적 낮은 재료로 층간막을 형성하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212 및 216)에는 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연체(210, 212, 214, 및 216)에는 도전체(218), 및 트랜지스터(200)에 포함되는 도전체(도전체(205)) 등이 제공되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(328 및 330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
특히, 절연체(210 및 214)와 접촉하는 도전체(218)의 일부는 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 이러한 구조에서는, 산소, 수소, 및 물에 대한 배리어성을 갖는 층으로 트랜지스터들(300 및 200)을 완전히 분리할 수 있다. 이 결과, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(216) 위에는 트랜지스터(200)가 제공되어 있다. 또한, 예를 들어, 상기 실시형태에서 설명한 반도체 장치에 포함되는 트랜지스터의 구조를 트랜지스터(200)의 구조로서 사용할 수 있다. 또한, 도 17의 트랜지스터(200)는 예일 뿐이고, 거기에 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
트랜지스터(200) 위에 절연체(280)를 제공한다. 절연체(280)에는, 과잉 산소 영역이 형성되는 것이 바람직하다. 특히, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 과잉 산소 영역을 포함하는 절연체를 트랜지스터(200)의 근방의 층간막 등에 제공하면, 트랜지스터(200)에 포함되는 산화물(230)의 산소 결손이 저감되어, 신뢰성을 향상시킬 수 있다. 트랜지스터(200)를 덮는 절연체(280)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
과잉 산소 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에 있어서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석에서의 막의 표면 온도는 바람직하게는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다.
예를 들어, 이러한 재료로서는, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 또한, 본 명세서에서, "산화질화 실리콘"이란 질소보다 높은 비율로 산소를 포함하는 재료를 말하고, "질화산화 실리콘"이란 산소보다 높은 비율로 질소를 포함하는 재료를 말한다.
절연체(280) 위에는 절연체(282)가 제공되어 있다. 산소 또는 수소에 대한 배리어성을 갖는 재료를 절연체(282)에 사용하는 것이 바람직하다. 따라서, 절연체(282)는 절연체(214)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다. 절연체(282)로서는, 예를 들어, 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
절연체(282) 위에는 절연체(286)가 제공되어 있다. 절연체(286)는 절연체(320)와 비슷한 재료를 사용하여 형성될 수 있다. 유전율이 비교적 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(286)에는 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
도전체(246) 및 도전체(248) 등을 절연체(220, 222, 224, 280, 282, 및 286)에 제공한다.
도전체(246 및 248)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246 및 248)는, 도전체(328 및 330)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다.
트랜지스터(200) 상방에는 용량 소자(100)가 제공되어 있다. 용량 소자(100)는 도전체(110), 도전체(120), 및 절연체(130)를 포함한다.
도전체(246 및 248) 위에 도전체(112)를 제공하여도 좋다. 또한, 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(110)는 용량 소자(100)의 한쪽 전극으로서 기능한다. 도전체(112) 및 도전체(110)는 동시에 형성될 수 있다.
몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 그 성분으로서 상기 원소 중 임의의 것을 포함하는 금속 질화물막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 도전체(112) 및 도전체(110)를 형성할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
도 17에서 도전체(112) 및 도전체(110)는 각각 단층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않고, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
용량 소자(100)의 유전체로서, 도전체(112 및 110) 위에 절연체(130)를 제공한다. 절연체(130)는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 또는 질화 하프늄 등을 사용하여 단층 또는 적층을 갖도록 형성될 수 있다.
예를 들어, 산화질화 실리콘 등 절연 내력이 높은 재료가 절연체(130)에 사용되는 것이 바람직하다. 상기 구조를 갖는 용량 소자(100)에서는, 절연체(130)에 의하여 절연 내력을 높일 수 있고 용량 소자(100)의 정전 파괴를 방지할 수 있다.
도전체(110)와 중첩되도록 절연체(130) 위에 도전체(120)를 제공한다. 또한, 도전체(120)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 갖는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(120)를 도전체 등의 다른 구성 요소와 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다. 절연체(150)는 절연체(320)를 형성하는 데 사용하는 재료와 비슷한 재료를 사용하여 형성될 수 있다. 절연체(150)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
이상이 구조예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다.
<기억 장치 1의 변형예 1>
도 18은 본 실시형태의 변형예를 도시한 것이다. 도 18은 트랜지스터(300)의 구조가 도 17과 다르다.
도 18에 도시된 트랜지스터(300)에서는, 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 돌출부를 갖는다. 또한, 절연체(315)를 개재하여 반도체 영역(313)의 상면 및 측면을 덮도록 도전체(316)가 제공되어 있다. 또한, 도전체(316)는 일함수를 조정하는 재료를 사용하여 형성되어도 좋다. 이러한 구조를 갖는 트랜지스터(300)는, 반도체 기판의 돌출부를 이용하기 때문에 FIN 트랜지스터라고도 한다. 돌출부를 형성하기 위한 마스크로서 기능하는 절연체를 돌출부의 상면과 접촉하여 제공하여도 좋다. 여기서는, 반도체 기판의 일부를 가공하여 돌출부를 형성하는 경우에 대하여 설명하였지만, 돌출 형상을 갖는 반도체막을 SOI 기판을 가공함으로써 형성하여도 좋다.
이상이 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다.
<기억 장치 1의 변형예 2>
도 19는 기억 장치의 변형예를 도시한 것이다. 도 19는 용량 소자(100)의 배치 등이 도 17 및 도 18과 다르다.
도 19에 도시된 용량 소자(100)는 트랜지스터(200)와 같은 단계에서 형성될 수 있다. 도 19에 도시된 용량 소자(100)는 배리어층(122), 도전체(120), 절연체(250), 산화물(230c), 배리어층(245b), 및 도전체(240b)를 포함한다. 도전체(120) 및 도전체(240b)는 용량 소자(100)의 전극으로서 기능한다. 배리어층(245b), 산화물(230c), 및 절연체(250)는 용량 소자(100)의 유전체로서 기능한다. 또한, 배리어층(122)은 도전체(120)의 산화를 방지하는 기능을 갖는다.
도전체(120) 및 도전체(404)는 같은 층이고 같은 단계에서 형성될 수 있다. 배리어층(122) 및 절연체(418)는 같은 층이고 같은 단계에서 형성될 수 있다. 따라서, 공정을 단축할 수 있으므로 생산성이 향상된다.
도 19에 도시된 구조에 의하여, 트랜지스터(200) 및 용량 소자(100)를 같은 단계를 거쳐 형성할 수 있기 때문에, 공정을 단축할 수 있다.
상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 기억 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 기억 장치를 제공할 수 있다.
이상이 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다.
<메모리 셀 어레이의 구조>
도 20은 본 실시형태의 메모리 셀 어레이의 예를 도시한 것이다. 도 17 및 도 18에 도시된 반도체 장치를 매트릭스로 배치함으로써, 메모리 셀 어레이를 형성할 수 있다. 도 20은, 도 18에 도시된 반도체 장치가 매트릭스로 배치된 경우의 행의 일부를 도시한 단면도이다.
도 20에서, 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함하는 반도체 장치와, 트랜지스터(340), 트랜지스터(201), 및 용량 소자(101)를 포함하는 반도체가 같은 행에 배치되어 있다.
도 20에 도시된 바와 같이, 메모리 셀 어레이는 복수의 트랜지스터(도면에서는 트랜지스터(200 및 201))를 포함한다.
또한, 메모리 셀이 배열되는 경우, 판독 동작 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, NOR형 메모리 셀 어레이의 경우, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 오프로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 오프가 되는 전위, 즉 Vth_H보다 낮은 전위를 배선(3005)에 공급한다. 또는, 예를 들어 NAND형 메모리 셀 어레이의 경우에는, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 온으로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드 FG에 공급된 전하에 상관없이 트랜지스터(300)가 온이 되는 전위, 즉 Vth_L보다 높은 전위를, 데이터가 판독되지 않는 메모리 셀에 접속된 배선(3005)에 공급한다.
[기억 장치 2]
도 21은 본 발명의 일 형태에 따른 반도체 장치를 사용한 기억 장치의 예를 도시한 것이다.
도 21에 도시된 기억 장치는, 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 포함하는, 도 17에 도시된 반도체 장치에 더하여 트랜지스터(345)를 포함한다.
트랜지스터(345)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어, 트랜지스터(345)의 제 1 게이트 및 제 2 게이트를 소스에 다이오드 접속하고, 트랜지스터(345)의 소스를 트랜지스터(200)의 제 2 게이트에 접속한다. 이 구조에서 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지하는 경우, 트랜지스터(345)의 제 1 게이트-소스 전압 및 제 2 게이트-소스 전압은 0V이다. 트랜지스터(345)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V인 경우의 드레인 전류는 매우 낮기 때문에, 트랜지스터(200 및 345)로의 전원 공급이 없더라도, 트랜지스터(200)의 제 2 게이트의 음의 전위를 오랫동안 유지할 수 있다. 이에 의하여, 트랜지스터(200 및 345)를 포함하는 기억 장치는 저장된 데이터를 오랫동안 유지할 수 있다.
도 21에서는, 배선(3001)이 트랜지스터(300)의 소스에 전기적으로 접속되어 있다. 배선(3002)이 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(3003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 배선(3004)이 트랜지스터(200)의 제 1 게이트에 전기적으로 접속되어 있다. 배선(3006)이 트랜지스터(200)의 제 2 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다. 배선(3005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다. 배선(3007)이 트랜지스터(345)의 소스에 전기적으로 접속되어 있다. 배선(3008)이 트랜지스터(345)의 제 1 게이트에 전기적으로 접속되어 있다. 배선(3009)이 트랜지스터(345)의 제 2 게이트에 전기적으로 접속되어 있다. 배선(3010)이 트랜지스터(345)의 드레인에 전기적으로 접속되어 있다. 배선(3006, 3007, 3008, 및 3009)이 전기적으로 서로 접속되어 있다.
도 21에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 이하에서 설명하는 바와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
도 21에 도시된 기억 장치가 도 17에 도시된 기억 장치와 같이 매트릭스로 배치됨으로써, 메모리 셀 어레이가 형성될 수 있다. 또한, 하나의 트랜지스터(345)는 트랜지스터들(200)의 제 2 게이트 전압을 제어할 수 있다. 이 이유로, 트랜지스터(345)의 개수를 트랜지스터(200)의 개수보다 적게 할 수 있다.
<기억 장치의 구조 2>
트랜지스터(345) 및 트랜지스터(200)는 같은 층에 형성되기 때문에 동시에 제작될 수 있다. 트랜지스터(345)는, 제 1 게이트 전극으로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b)를 포함함), 제 2 게이트 전극으로서 기능하는 도전체(405)(도전체(405a) 및 도전체(405b)를 포함함), 도전체(460)와 접촉하는 배리어층(470), 게이트 절연층으로서 기능하는 절연체(220, 222, 및 224) 및 절연체(450), 채널 형성 영역을 포함하는 산화물(430c), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(440a) 및 산화물(431a 및 431b) 및 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(440b) 및 산화물(432a 및 432b), 및 배리어층(445)(배리어층(445a) 및 배리어층(445b))을 포함한다.
트랜지스터(345)에서, 도전체(405)는 도전체(205)와 같은 층에 있다. 산화물(431a 및 432a)은 산화물(230a)과 같은 층에 있고, 산화물(431b 및 432b)은 산화물(230b)과 같은 층에 있다. 도전체(440)는 도전체(240)와 같은 층에 있다. 산화물(430c)은 산화물(230c)과 같은 층에 있다. 절연체(450)는 절연체(250)와 같은 층에 있다. 도전체(460)는 도전체(260)와 같은 층에 있다. 배리어층(470)은 배리어층(270)과 같은 층에 있다.
트랜지스터(345)의 활성층으로서 기능하는 산화물(430c)에서는, 산화물(230) 등에서와 같이, 산소 결손, 및 수소 또는 물 등의 불순물이 저감되어 있다. 이에 의하여, 트랜지스터(345)의 문턱 전압을 0V보다 높게 할 수 있고, 오프 상태 전류를 저감할 수 있고, 제 2 게이트 전압 및 제 1 게이트 전압이 0V인 경우의 드레인 전류를 매우 낮게 할 수 있다.
대형 기판을 반도체 소자로 분할하여 복수의 반도체 장치를 각각 칩 형태로 형성하는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분할 라인, 또는 절단 라인이라고도 함)에 대하여 설명한다. 분할 방법의 예에서는, 예를 들어, 반도체 소자를 나누기 위한 홈(다이싱 라인)을 기판에 형성한 다음, 기판을 다이싱 라인을 따라 절단하여, 나누어진 복수의 반도체 장치를 얻는다. 예를 들어, 도 21은 다이싱 라인 근방의 구조(500)의 단면도이다.
예를 들어, 구조(500)에서와 같이, 트랜지스터(200) 또는 트랜지스터(345)를 포함하는 메모리 셀의 단부에 형성되는 다이싱 라인과 중첩되는 영역 근방에서는 절연체(280, 224, 222, 220, 및 216)에 개구가 제공된다. 또한, 절연체(280, 224, 222, 220, 및 216)의 측면을 덮도록 절연체(282)를 제공한다.
따라서, 상기 개구에서는 절연체(222 및 214)가 절연체(282)와 접촉한다. 이때, 절연체(282)를 형성하는 데 사용하는 재료 및 방법과 같은 것을 사용하여 절연체들(222 및 214) 중 적어도 하나를 형성함으로써, 그들 사이의 밀착성을 향상시킬 수 있다. 예를 들어, 산화 알루미늄을 사용할 수 있다.
이러한 구조에 의하여, 절연체(280) 및 트랜지스터(200 및 345)를 절연체(210, 222, 및 282)로 둘러쌀 수 있다. 본 실시형태의 반도체 소자가 제공된 각 회로 영역으로 기판을 분할하여 복수의 칩을 형성하는 경우에도, 절연체(210, 222, 및 282)는 산소, 수소, 및 물의 확산을 방지하는 기능을 갖기 때문에, 분할된 기판의 측면 방향으로부터 트랜지스터(200) 또는 트랜지스터(345)로 수소 또는 물 등의 불순물이 들어가는 것 및 확산되는 것을 방지할 수 있다.
또한, 상기 구조에서는, 절연체(280)의 과잉 산소가 절연체(282 및 222)의 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280)의 과잉 산소는, 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 이 산소에 의하여, 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물의 산소 결손을 저감할 수 있다. 따라서, 트랜지스터(200) 또는 트랜지스터(345)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200) 또는 트랜지스터(345)의 전기 특성의 변동을 방지할 수 있고, 신뢰성을 향상시킬 수 있다.
<기억 장치 2의 변형예 1>
도 22는 본 실시형태의 변형예를 도시한 것이다. 도 22는 트랜지스터(345)의 구조가 도 21과 다르다.
도 22에 도시된 트랜지스터(345)에서는, 도전체(440a), 도전체(441a), 도전체(440b), 및 도전체(441b)가 도전체(405)와 같은 층에 제공되어 있다. 즉, 트랜지스터(345)의 소스 또는 드레인 전극을 제 2 게이트 전극과 동시에 제공할 수 있다.
이상이 변형예에 대한 설명이다. 상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 트랜지스터를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 23의 (A) 및 (B), 그리고 도 24의 (A) 및 (B)를 참조하여 설명한다.
<반도체 웨이퍼 및 칩>
도 23의 (A)는 다이싱 처리 전의 기판(711)을 도시한 상면도이다. 기판(711)으로서는, 예를 들어 반도체 기판("반도체 웨이퍼"라고도 함)을 사용할 수 있다. 기판(711) 위에는 복수의 회로 영역(712)이 제공되어 있다. 회로 영역(712)에는 본 발명의 일 형태에 따른 반도체 장치 등을 제공할 수 있다.
복수의 회로 영역(712)은 각각 분리 영역(713)으로 둘러싸여 있다. 분리 영역(713)과 중첩되는 위치에 분리선("다이싱 라인"이라고도 함)(714)이 설정된다. 기판(711)은, 회로 영역(712)을 포함하는 칩(715)으로 분리선(714)을 따라 절단될 수 있다. 도 23의 (B)는 칩(715)의 확대도이다.
분리 영역(713)에 도전층 또는 반도체층 등을 제공하여도 좋다. 분리 영역(713)에 도전층 또는 반도체층 등을 제공함으로써, 다이싱 단계에서 발생할 수 있는 ESD가 완화되어, 다이싱 단계의 수율 저하가 방지된다. 일반적으로는, 예를 들어 기판의 냉각, 절삭 부스러기의 제거, 및 대전 방지를 위하여, 탄산 가스 등을 용해시킴으로써 비저항이 저하된 순수(純水)를 절삭 부분에 공급하면서 다이싱 단계를 수행한다. 분리 영역(713)에 도전층 또는 반도체층 등을 제공함으로써 순수의 사용량을 줄일 수 있다. 따라서, 반도체 장치의 제작 비용을 삭감할 수 있다. 따라서, 향상된 생산성으로 반도체 장치를 제작할 수 있다.
<전자 부품>
칩(715)을 사용한 전자 부품의 예에 대하여 도 24의 (A) 및 (B)를 참조하여 설명한다. 또한, 전자 부품을 반도체 패키지 또는 IC 패키지라고도 한다. 이 전자 부품은 단자 추출 방향 및 단자의 형상 등에 따라 복수의 규격 및 명칭 등을 갖는다.
전자 부품은, 조립 공정(후(後)공정)에 있어서, 상술한 실시형태에서 설명한 반도체 장치가 이 반도체 장치 외의 부품과 조합되면 완성된다.
도 24의 (A)의 흐름도를 참조하여 후공정에 대하여 설명한다. 전(前)공정에서 기판(711) 위에 본 발명의 일 형태에 따른 반도체 장치 등을 제공한 후, 기판(711)의 이면(반도체 장치 등이 형성되지 않은 면)을 연삭하는 이면 연삭 단계를 수행한다(단계 S721). 연삭에 의하여 기판(711)을 얇게 함으로써, 전자 부품의 크기를 줄일 수 있다.
다음으로, 다이싱 단계에서, 기판(711)을 복수의 칩(715)으로 분리한다(단계 S722). 그리고, 다이 본딩 단계에서, 분리한 칩(715)을 리드 프레임에 각각 접합한다(단계 S723). 다이 본딩 단계에서 칩(715)과 리드 프레임을 접합하기 위해서는, 수지 접합 또는 TAB(tape-automated bonding) 등의 방법을 제품에 따라 적절히 선택한다. 또한, 리드 프레임 대신에 인터포저 기판에 칩(715)을 접합하여도 좋다.
다음으로, 리드 프레임의 리드와, 칩(715) 상의 전극을 금속 와이어를 통하여 전기적으로 접속하는 와이어 본딩 단계를 수행한다(단계 S724). 금속 와이어로서는 은 와이어 또는 금 와이어를 사용할 수 있다. 와이어 본딩으로서는 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩(715)에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 수행한다(단계 S725). 몰딩 단계를 거치면, 전자 부품의 내부가 수지로 충전되어, 칩(715)을 리드와 접속하는 와이어를 외부의 기계적인 힘으로부터 보호할 수 있고, 수분 또는 먼지로 인한 특성의 저하(신뢰성 저하)를 저감할 수 있다.
이어서, 리드 프레임의 리드를 리드 도금 단계에서 도금한다(단계 S726). 이 도금 처리에 의하여, 리드의 녹이 방지되고, 나중의 단계에서 인쇄 배선 기판에 칩을 탑재할 때의 납땜이 용이해진다. 그리고, 형성 단계에서 리드를 절단하고 가공한다(단계 S727).
다음으로, 패키지의 표면에 인쇄(마킹) 단계를 수행한다(단계 S728). 예를 들어, 외관 형상이 좋을지 여부 및 오동작의 유무를 확인하는 검사 단계(단계 S729) 후, 전자 부품이 완성된다.
도 24의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 24의 (B)는 전자 부품의 예로서 QFP(quad flat package)를 도시한 사시 모식도이다. 도 24의 (B)의 전자 부품(750)은 리드(755) 및 칩(715)을 포함한다. 전자 부품(750)은 복수의 칩(715)을 포함하여도 좋다.
도 24의 (B)의 전자 부품(750)은 예를 들어, 인쇄 회로 기판(752)에 실장된다. 복수의 전자 부품(750)은 조합되고 인쇄 회로 기판(752) 위에서 서로 전기적으로 접속되기 때문에, 전자 부품이 실장된 회로 기판(회로 기판(754))이 완성된다. 완성된 회로 기판(754)은 전자 기기 등에 제공된다.
(실시형태 5)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용될 수 있다. 도 25의 (A) 내지 (F)에는, 본 발명의 일 형태에 따른 반도체 장치를 포함한 전자 기기의 구체적인 예를 도시하였다.
도 25의 (A)는 자동차의 예를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 포함한다. 자동차(2980)는 안테나 및 배터리 등을 포함한다.
도 25의 (B)에 도시된 정보 단말기(2910)는 하우징(2911), 표시부(2912), 마이크로폰(2917), 스피커부(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 포함한다. 가요성 기판을 사용한 표시 패널 및 터치 스크린이 표시부(2912)에 제공되어 있다. 정보 단말기(2910)의 하우징(2911)에는, 안테나 및 배터리 등이 제공되어 있다. 정보 단말기(2910)는 예를 들어, 스마트폰, 휴대 전화, 태블릿 정보 단말기, 태블릿 퍼스널 컴퓨터, 또는 전자책 단말기로서 사용될 수 있다.
도 25의 (C)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 포함한다. 노트북형 퍼스널 컴퓨터(2920)의 하우징(2921)에는, 안테나 및 배터리 등이 제공되어 있다.
도 25의 (D)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 연결부(2946) 등을 포함한다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 비디오 카메라(2940)의 하우징(2941)에는, 안테나 및 배터리 등이 제공되어 있다. 하우징(2941)과 하우징(2942)은 연결부(2946)에 의하여 서로 접속되어 있고, 하우징(2941)과 하우징(2942) 사이의 각도는 연결부(2946)에 의하여 변경할 수 있다. 하우징들(2941 및 2942) 사이의 각도에 따라 표시부(2943) 상의 화상의 방향을 변경하여도 좋고 화상의 표시 및 비표시를 전환할 수 있다.
도 25의 (E)에는 뱅글형 정보 단말기의 예를 도시하였다. 정보 단말기(2950)는 하우징(2951) 및 표시부(2952) 등을 포함한다. 정보 단말기(2950)의 하우징(2951)에는, 안테나 및 배터리 등이 제공되어 있다. 표시부(2952)는 곡면을 갖는 하우징(2951)에 의하여 지지되어 있다. 가요성 기판을 사용하여 형성된 표시 패널을 표시부(2952)에 제공함으로써, 유연하고 가벼우며 사용하기 쉬운 정보 단말기(2950)로 할 수 있다.
도 25의 (F)는 손목시계형 정보 단말기의 예를 도시한 것이다. 정보 단말기(2960)는 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 및 입출력 단자(2966) 등을 포함한다. 정보 단말기(2960)의 하우징(2961)에는, 안테나 및 배터리 등이 제공되어 있다. 정보 단말기(2960)는 휴대 전화 통화, 전자 메일, 문장 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면에 화상을 표시할 수 있다. 또한, 표시부(2962)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)에 의하여, 시각 설정, 전원의 ON/OFF, 무선 통신의 ON/OFF, 매너 모드의 설정 및 해제, 및 절전 모드의 설정 및 해제 등 다양한 기능을 수행할 수 있다. 예를 들어, 정보 단말기(2960)에 포함된 운영 체계를 설정함으로써, 조작 스위치(2965)의 기능을 설정할 수 있다.
정보 단말기(2960)는 기존의 통신 표준에 따른 통신 방식인 근거리 무선 통신을 채용할 수 있다. 이 경우, 예를 들어 정보 단말기(2960)와, 무선 통신이 가능한 헤드셋 간의 상호 통신을 수행할 수 있어 핸즈프리 통화가 가능하다. 또한, 정보 단말기(2960)는 입출력 단자(2966)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하거나 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 또한, 입출력 단자(2966)를 통한 충전이 가능하다. 또한, 충전 동작은 입출력 단자(2966)를 사용하지 않고 무선 급전으로 수행하여도 좋다.
예를 들어, 본 발명의 일 형태에 따른 반도체 장치를 포함한 기억 장치는, 상술한 전자 기기의 제어 데이터 또는 제어 프로그램 등을 오랫동안 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시될 수 있다.
(실시예)
본 실시예에서는, 도 1의 (A) 내지 (C)에 도시된 본 발명의 일 형태에 따른 반도체 장치에 포함되는 트랜지스터(1000)(시료 A)를 제작하였다. 또한, 산화물(406b)(S2) 및 산화물(406c)(S3)이 상이한 조성을 갖는 비교의 트랜지스터(시료 B)를 제작하였다. 이들 트랜지스터의 전기 특성을 평가하고 신뢰성 시험을 수행하였다.
트랜지스터(1000)를 제작하기 위하여, p형 단결정 실리콘 웨이퍼 위에 두께 400nm의 산화 실리콘막을 열 산화법에 의하여 형성하였다. 다음으로, 산화 실리콘막 위에 두께 40nm의 제 1 산화 알루미늄막을 스퍼터링법에 의하여 형성하였다. 그리고, 제 1 산화 알루미늄막 위에 두께 150nm의 제 1 산화질화 실리콘막을 CVD법에 의하여 형성하였다.
다음으로, 제 1 산화질화 실리콘막 위에 두께 35nm의 제 1 텅스텐막을 스퍼터링법에 의하여 형성하였다. 그리고, 제 1 텅스텐막을 리소그래피법을 통하여 가공하여, 제 1 텅스텐막을 포함하는 하드 마스크를 형성하였다.
이어서, 제 1 산화질화 실리콘막을 가공하여 제 1 산화 알루미늄막에 도달하는 홈을 형성하였다. 홈에서는, 제 1 질화 탄탈럼막을 스퍼터링법에 의하여 형성하고, 제 1 질화 탄탈럼막 위에 제 1 질화 타이타늄막 및 제 2 텅스텐막을 ALD법 및 CVD법에 의하여 형성하였다. 그리고, 제 1 산화질화 실리콘막의 상면이 노출될 때까지 제 2 텅스텐막, 제 1 질화 타이타늄막, 제 1 질화 탄탈럼막, 및 제 1 텅스텐막을 제 1 CMP 처리에 의하여 연마하고, 제 2 텅스텐막, 제 1 질화 타이타늄막, 및 제 1 질화 탄탈럼막을 홈에 매립하여 배선층 및 제 2 게이트 전극을 형성하였다.
다음으로, 두께 10nm의 제 2 산화질화 실리콘막을 CVD법에 의하여 형성하였다. 두께 20nm의 산화 하프늄막을 ALD법에 의하여 형성하였다. 그리고, 두께 30nm의 제 3 산화질화 실리콘막을 CVD법에 의하여 형성하였다. 제 2 산화질화 실리콘막, 산화 하프늄막, 및 제 3 산화질화 실리콘막은 제 2 게이트 절연막으로서 기능한다. 다음으로, 제 1 가열 처리를 수행하였다. 제 1 가열 처리는 질소를 포함하는 분위기에 있어서 400℃에서 1시간 동안 수행하고, 이어서 산소를 포함하는 분위기에 있어서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, 제 1 산화물(S1)로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. S1은, 원자수비 In:Ga:Zn=1:3:4의 타깃을 사용하고, 산소 가스 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 200℃로 한 조건하에서 형성되었다.
그리고, 제 2 산화물(S2)로서, S1 위에 두께 20nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. S2는, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하고, 아르곤 가스 유량을 40sccm으로 하고, 산소 가스 유량을 5sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 130℃로 한 조건하에서 형성되었다. 또한, S1 및 S2는 대기에 노출시키지 않고 연속적으로 형성되었다.
그리고, 제 2 가열 처리를 수행하였다. 제 2 가열 처리로서는, 질소를 포함하는 분위기에 있어서 400℃에서 1시간 동안 처리를 수행하고, 이어서 산소를 포함하는 분위기에 있어서 400℃에서 1시간 동안 다른 처리를 수행하였다.
다음으로, S2 위에 두께 20nm의 제 2 질화 탄탈럼막을 스퍼터링법에 의하여 형성하였다. 그리고, 제 2 질화 탄탈럼막 위에 두께 5nm의 제 2 산화 알루미늄막을 ALD법에 의하여 형성하였다. 다음으로, 제 2 산화 알루미늄막 위에 두께 15nm의 제 3 질화 탄탈럼막을 스퍼터링법에 의하여 형성하였다.
그리고, 제 3 질화 탄탈럼막을 리소그래피법에 의하여 에칭하였다. 이 에칭에는 드라이 에칭법을 사용하였다.
그리고, 리소그래피법에 의하여, 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 에칭 마스크로서 사용하여 제 3 질화 탄탈럼막, 제 2 산화 알루미늄막, 및 제 2 질화 탄탈럼막을 순차적으로 에칭하였다. 그 후, 산소 플라스마를 사용하여 레지스트 마스크를 제거하고, 제 2 산화 알루미늄막에서 채널이 형성되는 부분을 에칭하였다. 다음으로, S2 및 S1의 불필요한 부분을 순차적으로 에칭하였다. 이 에칭에는 드라이 에칭법을 사용하였다.
그리고, 채널이 형성되는 영역의 제 2 질화 탄탈럼막을 에칭하였다. 이 에칭에 의하여, 제 2 산화 알루미늄막 위의 제 3 질화 탄탈럼막도 에칭하였다. 이 에칭에는 드라이 에칭법을 사용하였다.
다음으로, S3을 형성하였다. 시료 A 및 시료 B에서는, S3으로서 조성이 상이한 산화물을 형성하였다. 구체적으로는, 시료 A의 제 3 산화물(S3)로서, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. S3은, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하고, 산소 가스 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 130℃로 한 조건하에서 형성되었다.
시료 B의 제 3 산화물(S3)로서는, 두께 5nm의 In-Ga-Zn 산화물을 스퍼터링법에 의하여 형성하였다. S3은, 원자수비 In:Ga:Zn=1:3:2의 타깃을 사용하고, 산소 가스 유량을 45sccm으로 하고, 압력을 0.7Pa로 하고, 기판 온도를 130℃로 한 조건하에서 형성되었다.
그리고, S3 위에 제 1 게이트 산화물막으로서 기능하는 두께 10nm의 제 4 산화질화 실리콘막을 CVD법에 의하여 형성하였다.
그리고, 제 4 산화질화 실리콘막 위에 두께 10nm의 제 2 질화 타이타늄막을 스퍼터링법에 의하여 형성하고, 제 2 질화 타이타늄막 위에 두께 30nm의 제 3 텅스텐막을 스퍼터링법에 의하여 형성하였다. 제 2 질화 타이타늄막 및 제 3 텅스텐막은 연속하여 형성되었다.
다음으로, 제 3 텅스텐막 및 제 2 질화 타이타늄막을 리소그래피법에 의하여 순차적으로 에칭하여 게이트 전극을 형성하였다. 제 3 텅스텐막 및 제 2 질화 타이타늄막의 에칭에는, 드라이 에칭법을 채용하였다.
다음으로, 두께 7nm의 제 3 산화 알루미늄막을 ALD법에 의하여 형성하였다. 기판 온도는 250℃로 하였다.
다음으로, 제 3 산화 알루미늄막의 일부, 제 4 산화질화 실리콘막의 일부, 및 S3의 일부를 리소그래피법에 의하여 에칭하였다. 이 에칭에는 드라이 에칭법을 사용하였다.
다음으로, 두께 310nm의 제 5 산화질화 실리콘막을 CVD법에 의하여 형성하였다. 그리고, 제 2 CMP 처리를 수행하여 제 5 산화질화 실리콘막을 연마함으로써, 제 5 산화질화 실리콘막의 표면을 평탄화하였다.
그리고, 아르곤 가스 유량을 25sccm으로 하고, 산소 가스 유량을 25sccm으로 하고, 압력을 0.4Pa로 하고, 기판 온도를 250℃로 한 조건하에서, 제 5 산화질화 실리콘막 위에 두께 40nm의 제 4 산화 알루미늄막을 스퍼터링법에 의하여 형성하였다.
그리고, 제 4 가열 처리를 수행하였다. 제 4 가열 처리는 산소를 포함하는 분위기에 있어서 350℃에서 1시간 동안 수행하였다.
다음으로, 두께 100nm의 제 6 산화질화 실리콘막을 CVD법에 의하여 형성하였다.
다음으로, 두께 90nm의 제 4 텅스텐막을 스퍼터링법에 의하여 형성하였다. 그리고, 두께 130nm의 질화 실리콘막을 CVD법에 의하여 형성하였다.
그리고, 제 4 텅스텐막 및 질화 실리콘막을 에칭 마스크로서 사용하여, 제 2 텅스텐막(제 2 게이트 전극)에 도달하는 콘택트 홀, 제 3 텅스텐막(제 1 게이트 전극)에 도달하는 콘택트 홀, 및 제 2 질화 탄탈럼막(소스 전극 및 드레인 전극)에 도달하는 콘택트 홀을 리소그래피법에 의하여 형성하였다. 두께 20nm의 제 3 질화 타이타늄막을 ALD법에 의하여 형성하고, 두께 150nm의 제 5 텅스텐막을 CVD법에 의하여 형성하였다.
그리고, 제 6 산화질화 실리콘막에 도달하도록 제 5 텅스텐막, 제 3 질화 타이타늄막, 질화 실리콘막, 및 제 5 질화 탄탈럼막을 제 3 CMP 처리에 의하여 연마함으로써, 각 콘택트 홀에 제 5 텅스텐막 및 제 3 질화 타이타늄막을 매립하여 플러그를 형성하였다.
다음으로, 두께 50nm의 제 6 텅스텐막을 스퍼터링법에 의하여 형성하였다. 그리고, 제 6 텅스텐막을 리소그래피법에 의하여 에칭하여 배선층을 형성하였다.
다음으로, 제 4 가열 처리를 250℃에서 1시간 동안 수행하였다.
다음으로, 두께 1μm의 포토레지스트를 도포법에 의하여 형성하였다. 그리고, 포토레지스트에서 측정 단자(측정 패드)가 되는 부분을 리소그래피법에 의하여 제거하였다.
이들 단계를 거쳐, 트랜지스터(1000)(시료 A) 및 비교의 시료(시료 B)를 제작하였다.
다음으로, 트랜지스터(1000) 및 비교의 시료의 전기 특성을 평가하였다. 시료 A 및 시료 B의 각각은 5인치×5인치의 기판이고, 트랜지스터가 기판 내에 배치되어 있다.
트랜지스터(1000) 및 비교의 시료의 전기 특성은, 0.1V 또는 1.2V의 소스-드레인 전압(이하, 드레인 전압 Vd라고 함)에서 소스-게이트 전압(이하, 게이트 전압 Vg라고 함)을 -4.0V에서 +4.0V까지 변화시켰을 때의 소스-드레인 전압(이하, 드레인 전류 Id라고 함)의 변화를 측정함으로써 평가하였다. 즉, Id-Vg 특성을 평가하였다. 이하에서는, 게이트 전압 Vg를 제 1 게이트 전극(톱 게이트 전극)의 전위라고 한다. 이 측정에서는, 제 2 게이트 전극(백 게이트 전극)의 전위를 0V로 하였다. 백 게이트 전극의 전위를 Vbg라고 한다. 이 측정에서는, 각 기판 내의 9개의 트랜지스터의 Id-Vg 특성을 평가하였다.
시료 A는, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하여 S2 및 S3을 스퍼터링법에 의하여 형성하는 식으로 제작된, 본 발명의 일 형태에 따른 시료이다. 따라서, S2 및 S3의 각각은 Ga 원자보다 In 원자를 더 많이 포함하고, S2 및 S3은 조성이 같거나 또는 조성이 비슷하다.
시료 B는, 원자수비 In:Ga:Zn=4:2:4.1의 타깃을 사용하여 S2를 스퍼터링법에 의하여 형성하고, 원자수비 In:Ga:Zn=1:3:2의 타깃을 사용하여 S3을 스퍼터링법에 의하여 형성하는 식으로 제작된 시료이다. 따라서, S2 및 S3은 조성이 상이한 산화물이다. S2, In은 Ga 원자보다 In 원자를 더 많이 포함하고, S3은 In 원자보다 Ga 원자를 더 많이 포함한다.
도 26의 (A)는 시료 A의 트랜지스터(1000)의 Id-Vg 특성을 나타낸 것이다. 도 26의 (B)는 시료 B의 트랜지스터의 Id-Vg 특성을 나타낸 것이다. 시료 A의 트랜지스터 및 시료 B의 트랜지스터는 노멀리 오프이고, 트랜지스터가 오프 상태로부터 온 상태로 급격히 전환되는 양호한 특성을 갖는다. 특히, 시료 A의 트랜지스터(1000)의 Vsh는 시료 B의 트랜지스터의 Vsh보다 양의 측에 있어, 시료 A에서 더 좋은 결과를 얻을 수 있다. Vsh는 Id=1×1012A일 때의 Vg의 값이다.
다음으로, 시료 A의 하나의 트랜지스터(1000) 및 시료 B의 하나의 트랜지스터에 대하여 신뢰성 시험을 실시하였다. 신뢰성 시험 중 하나로서, +GBT(+gate bias temperature) 스트레스 시험을 수행하였다. +GBT 스트레스 시험은 가장 중요한 트랜지스터의 신뢰성 시험 중 하나이다.
+GBT 스트레스 시험은, 시료 온도를 125℃로 하고, Vg를 +3.63V로 하고, Vd 및 Vs를 0V로 하고, 스트레스를 최대 1시간(3600s) 동안 적용한 조건하에서 수행하였다. 스트레스 시험 중에는, 스트레스 적용이 시작된 지 100s(0.028h), 300s(0.083h), 600s(0.17h), 1000s(0.28h), 1800s(0.5h), 및 3600s(1h)가 경과되었을 때에 125℃의 온도에서 Id-Vg 특성을 평가하였다. Id-Vg 특성의 평가에서는, Vg를 -3.3V에서 +3.3V까지 변화시키면서 Id를 측정하였다. 또한, 제 2 게이트 전극의 전위는 0V로 하였다.
여기서는, 트랜지스터의 전기 특성의 스트레스에 기인한 변화량의 지표로서, Ids의 변화율을 나타내는 ΔIds(%) 및 Vsh의 시간에 따른 변화율을 나타내는 ΔVsh(V)를 사용하였다. Vd가 1.2V이고 Vg가 3.3V일 때 Ids는 Id이다. ΔIds(%)는 스트레스 적용이 시작되었을 때의 Ids와 스트레스 시간이 경과되었을 때의 Ids 사이의 변화율이다. ΔVsh는 스트레스 적용이 시작되었을 때의 Vsh와 스트레스 시간이 경과되었을 때의 Vsh의 차이이다.
도 27의 (A) 및 (B)는, 시료 A의 트랜지스터(1000)의 ΔIds 및 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프이다. 도 27의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 1시간 경과한 후에도 변동률은 ±10% 이내에 있다. 도 27의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 1시간 경과한 후에도 변동률은 ±0.1V 이내에 있다.
도 28의 (A) 및 (B)는 시료 B의 트랜지스터의 ΔIds 및 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프이다. 도 28의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 1시간 경과한 후에도 변동률은 ±10% 이내에 있다. 도 28의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 100s(0.028h)일 때 변동률은 이미 +0.1V를 넘는다.
상술한 바와 같이, Id-Vg 특성의 평가 및 +GBT 스트레스 시험의 결과에 따라, S2 및 S3의 각각이 Ga 원자보다 In 원자를 더 많이 포함하고, S2 및 S3의 조성이 같거나 또는 조성이 비슷한 트랜지스터(1000)는 Id-Vg 특성이 양호하고 신뢰성이 높은 것을 알았다.
다음으로, 시료 A에 대하여 장기 신뢰성 시험을 실시하였다. 장기 신뢰성 시험으로서는, +GBT 스트레스 시험을 132h 동안 연속적으로 수행하였다. 도 29의 (A)는 ΔIds의 +GBT 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 114h 경과한 후에 변동률은 +9.2%로 ±10% 이내에 있다. 도 29의 (B)는 ΔVsh의 +GBT 스트레스 시간 의존성을 나타낸 그래프이고, 스트레스 시간이 132h 경과한 후에도 변동률은 ±0.1V 이내에 있다.
상술한 바와 같이, 장기 신뢰성 시험의 결과에 따라, 본 발명의 일 형태에 따른 S2 및 S3의 각각이 Ga 원자보다 In 원자를 더 많이 포함하고, S2 및 S3의 조성이 같거나 또는 조성이 비슷한 트랜지스터(1000)는 신뢰성이 높은 것이 확인된다.
다음으로, 다른 신뢰성 시험을 수행하였다. 구체적으로는, +DBT(+drain bias temperature) 스트레스 시험, -BGBT(-back gate bias temperature) 스트레스 시험, +DGBT(+drain gate bias temperature) 스트레스 시험, 및 -GBT 스트레스 시험을 수행하였다.
+DBT 스트레스 시험으로서는, 시료 온도를 125℃로 하고, Vg를 0V로 하고, Vs를 0V로 하고, Vbg를 0V로 하고, Vd를 +1.32V로 한 조건하에서 최대 12h 동안 스트레스를 적용하였다.
도 30의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 도 30의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이다. 시료 A의 트랜지스터(1000)의 ΔIds의 변동률은 ±10% 이내에 있고, 시료 A의 트랜지스터(1000)의 ΔVsh의 변동률은 ±0.1V 이내에 있다. 시료 B의 트랜지스터의 ΔIds의 변동률은 ±10%를 넘고, 시료 B의 트랜지스터의 ΔVsh의 변동률도 ±0.1V를 넘는다.
-BGBT 스트레스 시험으로서는, 시료 온도를 125℃로 하고, Vg를 0V로 하고, Vs를 0V로 하고, Vbg를 -8V로 하고, Vd를 0V로 한 조건하에서 최대 12h 동안 스트레스를 적용하였다.
도 31의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 도 31의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이다. 시료 A의 트랜지스터(1000)의 ΔIds의 변동은 ±10%를 넘는다. 시료 A의 트랜지스터(1000)의 ΔVsh의 변동률은 ±0.1V 이내에 있다. 시료 B의 트랜지스터의 ΔIds의 변동률은 ±10%를 넘고, 시료 B의 트랜지스터의 ΔVsh의 변동률도 ±0.1V를 넘는다.
+DGBT 스트레스 시험으로서는, 시료 온도를 125℃로 하고, Vg를 +3.63V로 하고, Vs를 0V로 하고, Vbg를 0V로 하고, Vd를 1.32V로 한 조건하에서 최대 12h 동안 스트레스를 적용하였다.
도 32의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 도 32의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이다. 시료 A의 트랜지스터(1000)의 ΔIds의 변동률은 ±10%를 넘지만, 시료 A의 트랜지스터(1000)의 ΔVsh의 변동률은 ±0.1V 이내에 있다. 시료 B의 트랜지스터의 ΔIds의 변동률은 ±10%를 넘고, 시료 B의 트랜지스터의 ΔVsh의 변동률도 ±0.1V를 넘는다.
-GBT 스트레스 시험으로서는, 시료 온도를 125℃로 하고, Vg를 -3.32V로 하고, Vs를 0V로 하고, Vbg를 0V로 하고, Vd를 0V로 한 조건하에서 최대 12h 동안 스트레스를 적용하였다.
도 33의 (A)는 ΔIds의 스트레스 시간 의존성을 나타낸 그래프이고, 도 33의 (B)는 ΔVsh의 스트레스 시간 의존성을 나타낸 그래프이다. 시료 A의 트랜지스터(1000)의 ΔIds의 변동률은 ±10% 이내에 있고, 시료 A의 트랜지스터(1000)의 ΔVsh의 변동률도 ±0.1V 이내에 있다. 시료 B의 트랜지스터의 ΔIds의 변동률은 ±10%를 넘고, 시료 B의 트랜지스터의 ΔVsh의 변동률도 ±0.1V를 넘는다.
상술한 바와 같이, +DBT 스트레스 시험, -BGBT 스트레스 시험, +DGBT 스트레스 시험, 및 -GBT 스트레스 시험에서도 본 발명의 일 형태에 따른 S2 및 S3의 각각이 Ga 원자보다 In 원자를 더 많이 포함하고, S2 및 S3의 조성이 같거나 또는 조성이 비슷한 트랜지스터(1000)는 신뢰성이 높은 것이 확인된다.
100: 용량 소자, 101: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 122: 배리어층, 130: 절연체, 150: 절연체, 200: 트랜지스터, 201: 트랜지스터, 205: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 240: 도전체, 240b: 도전체, 245b: 배리어층, 246: 도전체, 248: 도전체, 250: 절연체, 260: 도전체, 270: 배리어층, 280: 절연체, 282: 절연체, 286: 절연체, 300: 트랜지스터, 301: 절연체, 302: 절연체, 303: 절연체, 310: 도전체, 310a: 도전체, 310b: 도전체, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 340: 트랜지스터, 345: 트랜지스터, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 400: 기판, 401: 절연체, 402: 절연체, 404: 도전체, 404a: 도전체, 404b: 도전체, 405: 도전체, 405a: 도전체, 405b: 도전체, 406: 산화물, 406a: 산화물, 406a1: 산화물, 406a2: 산화물, 406a3: 산화물, 406b: 산화물, 406b1: 산화물, 406b2: 산화물, 406b3: 산화물, 406c: 산화물, 406c1: 산화물, 406d: 산화물, 408: 절연체, 408a: 절연체, 408b: 절연체, 410: 절연체, 411: 도전체, 411a: 도전체, 411a1: 도전체, 411a2: 도전체, 412: 절연체, 412a: 절연체, 416: 도전체, 416a: 도전체, 416a1: 도전체, 416a2: 도전체, 417: 배리어막, 417a: 배리어막, 417a1: 배리어막, 417a2: 배리어막, 417b1: 배리어막, 417b2: 배리어막, 418: 절연체, 420: 절연체, 421: 레지스트, 430c: 산화물, 431a: 산화물, 431b: 산화물, 432a: 산화물, 432b: 산화물, 440: 도전체, 440a: 도전체, 440b: 도전체, 441a: 도전체, 441b: 도전체, 445: 배리어층, 445a: 배리어층, 445b: 배리어층, 450: 절연체, 460: 도전체, 460a: 도전체, 460b: 도전체, 470: 배리어층, 500: 구조, 711: 기판, 712: 회로 영역, 713: 분리 영역, 714: 분리선, 715: 칩, 750: 전자 부품, 752: 인쇄 회로 기판, 754: 회로 기판, 755: 리드, 1000: 트랜지스터, 1000a: 트랜지스터, 1000b: 트랜지스터, 1000c: 트랜지스터, 1000d: 트랜지스터, 1000e: 트랜지스터, 2000: 트랜지스터, 2910: 정보 단말기, 2911: 하우징, 2912: 표시부, 2913: 카메라, 2914: 스피커부, 2915: 조작 스위치, 2916: 외부 접속부, 2917: 마이크로폰, 2920: 노트북형 퍼스널 컴퓨터, 2921: 하우징, 2922: 표시부, 2923: 키보드, 2924: 포인팅 디바이스, 2940: 비디오 카메라, 2941: 하우징, 2942: 하우징, 2943: 표시부, 2944: 조작 스위치, 2945: 렌즈, 2946: 연결부, 2950: 정보 단말기, 2951: 하우징, 2952: 표시부, 2960: 정보 단말기, 2961: 하우징, 2962: 표시부, 2963: 밴드, 2964: 버클, 2965: 조작 스위치, 2966: 입출력 단자, 2967: 아이콘, 2980: 자동차, 2981: 차체, 2982: 차륜, 2983: 대시보드, 2984: 라이트, 3001: 배선, 3002: 배선, 3003: 배선, 3004: 배선, 3005: 배선, 3006: 배선, 3007: 배선, 3008: 배선, 3009: 배선, 3010: 배선.
본 출원은 2016년 10월 21일에 일본 특허청에 출원된 일련 번호 2016-206544의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (25)

  1. 반도체 장치로서;
    제 1 산화물;
    소스 전극;
    드레인 전극;
    상기 제 1 산화물, 상기 소스 전극, 및 상기 드레인 전극 위의 제 2 산화물;
    상기 제 2 산화물 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 소스 전극은 상기 제 1 산화물에 전기적으로 접속되고,
    상기 드레인 전극은 상기 제 1 산화물에 전기적으로 접속되고,
    상기 제 1 산화물 및 상기 제 2 산화물의 각각은 In, 원소 M, 및 Zn을 포함하고,
    상기 원소 M은 Al, Ga, Y, 또는 Sn이고,
    상기 제 1 산화물의 상기 In, 상기 Zn, 및 상기 원소 M의 원자수비가, 상기 제 2 산화물의 상기 In, 상기 Zn, 및 상기 원소 M의 원자수비와 같거나 또는 비슷하고,
    상기 제 1 산화물 및 상기 제 2 산화물의 각각에서, 상기 In의 상기 원자수비는 상기 원소 M의 상기 원자수비보다 큰, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화물의 전자 친화력과 상기 제 2 산화물의 전자 친화력의 차이가 0eV 이상 0.15eV 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 산화물은 상기 소스 전극에 전기적으로 접속되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 2 산화물과 상기 게이트 절연막 사이의 제 3 산화물을 더 포함하고,
    상기 제 3 산화물은 In, 상기 원소 M, 및 Zn을 포함하고,
    상기 제 3 산화물에서, 상기 In의 원자수비가 상기 원소 M의 원자수비보다 큰, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 산화물의 전자 친화력과 상기 제 2 산화물의 전자 친화력의 차이가 0eV 이상 0.15eV 이하이고,
    상기 제 3 산화물의 전자 친화력이 상기 제 2 산화물의 상기 전자 친화력보다 작고,
    상기 제 3 산화물의 상기 전자 친화력과 상기 제 2 산화물의 상기 전자 친화력의 차이가 0.2eV 이상 0.4eV 이하인, 반도체 장치.
  6. 모듈로서,
    제 1 항에 따른 반도체 장치; 및
    인쇄 회로 기판을 포함하는, 모듈.
  7. 전자 기기로서,
    제 6 항에 따른 모듈; 및
    스피커 또는 조작 키를 포함하는, 전자 기기.
  8. 반도체 웨이퍼로서,
    제 1 항에 따른 반도체 장치; 및
    다이싱용 영역을 포함하는, 반도체 웨이퍼.
  9. 반도체 장치로서,
    제 1 산화물;
    상기 제 1 산화물 위의 제 2 산화물;
    소스 전극;
    드레인 전극;
    상기 제 2 산화물, 상기 소스 전극, 및 상기 드레인 전극 위의 제 3 산화물;
    상기 제 3 산화물 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 소스 전극은 상기 제 2 산화물에 전기적으로 접속되고,
    상기 드레인 전극은 상기 제 2 산화물에 전기적으로 접속되고,
    상기 제 1 산화물, 상기 제 2 산화물, 및 상기 제 3 산화물의 각각은 In, 원소 M, 및 Zn을 포함하고,
    상기 원소 M은 Al, Ga, Y, 또는 Sn이고,
    상기 제 2 산화물의 상기 In, 상기 Zn, 및 상기 원소 M의 원자수비가, 상기 제 3 산화물의 상기 In, 상기 Zn, 및 상기 원소 M의 원자수비와 같거나 또는 비슷하고,
    상기 제 2 산화물 및 상기 제 3 산화물의 각각에서, 상기 In의 상기 원자수비는 상기 원소 M의 상기 원자수비보다 큰, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 산화물의 전자 친화력과 상기 제 3 산화물의 전자 친화력의 차이가 0eV 이상 0.15eV 이하인, 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 3 산화물은 상기 소스 전극에 전기적으로 접속되는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 3 산화물과 상기 게이트 절연막 사이의 제 4 산화물을 포함하고,
    상기 제 4 산화물은 In, 상기 원소 M, 및 Zn을 포함하고,
    상기 제 4 산화물에서, 상기 원소 M의 원자수비가 상기 In의 원자수비보다 큰, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 산화물의 전자 친화력과 상기 제 3 산화물의 전자 친화력의 차이가 0eV 이상 0.15eV 이하이고,
    상기 제 4 산화물의 전자 친화력이 상기 제 3 산화물의 상기 전자 친화력보다 작고,
    상기 제 4 산화물의 상기 전자 친화력과 상기 제 3 산화물의 상기 전자 친화력의 차이가 0.2eV 이상 0.4eV 이하인, 반도체 장치.
  14. 모듈로서,
    제 9 항에 따른 반도체 장치; 및
    인쇄 회로 기판을 포함하는, 모듈.
  15. 전자 기기로서,
    제 14 항에 따른 모듈; 및
    스피커 또는 조작 키를 포함하는, 전자 기기.
  16. 반도체 웨이퍼로서,
    제 9 항에 따른 반도체 장치; 및
    다이싱용 영역을 포함하는, 반도체 웨이퍼.
  17. 반도체 장치의 제작 방법으로서,
    제 1 타깃을 사용한 스퍼터링법에 의하여 제 1 산화물을 형성하는 단계;
    제 2 타깃을 사용한 스퍼터링법에 의하여 상기 제 1 산화물 위에 제 2 산화물을 형성하는 단계;
    상기 제 2 산화물 위에 제 1 도전체 및 제 2 도전체를 형성하는 단계;
    제 3 타깃을 사용한 스퍼터링법에 의하여 상기 제 2 산화물, 상기 제 1 도전체, 및 상기 제 2 도전체 위에 제 3 산화물을 형성하는 단계;
    상기 제 3 산화물 위에 절연체를 형성하는 단계; 및
    상기 절연체 위에 제 3 도전체를 형성하는 단계를 포함하고,
    상기 제 1 타깃, 상기 제 2 타깃, 및 상기 제 3 타깃의 각각은 적어도 2종류의 금속 원소를 포함하고,
    상기 제 2 타깃에서의 금속 원소의 원자수비가, 상기 제 3 타깃에서의 금속 원소의 원자수비와 같거나 또는 비슷한, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 제 2 산화물을 형성하기 위한 스퍼터링 가스의 산소의 비율이, 상기 제 3 산화물을 형성하기 위한 스퍼터링 가스의 산소의 비율보다 작은, 반도체 장치의 제작 방법.
  19. 제 17 항에 있어서,
    상기 제 2 타깃 및 상기 제 3 타깃의 각각은 In, 원소 M, 및 Zn을 포함하고,
    상기 원소 M은 Al, Ga, Y, 또는 Sn이고,
    상기 제 2 타깃 및 상기 제 3 타깃의 각각에서, 상기 In의 원자수비가 상기 원소 M의 원자수비보다 큰, 반도체 장치의 제작 방법.
  20. 제 17 항에 있어서,
    상기 제 1 산화물 및 상기 제 2 산화물은 감압하에서 이 순서대로 형성되는, 반도체 장치의 제작 방법.
  21. 제 17 항에 있어서,
    제 4 타깃을 사용한 스퍼터링법에 의하여 상기 제 3 산화물 위에 제 4 산화물을 형성하는 단계를 더 포함하고,
    상기 제 4 산화물은 상기 절연체를 형성하는 단계 전에 형성되는, 반도체 장치의 제작 방법.
  22. 제 21 항에 있어서,
    상기 제 1 내지 상기 제 4 타깃의 각각은 In, 원소 M, 및 Zn을 포함하고,
    상기 M은 Al, Ga, Y, 또는 Sn이고,
    상기 제 2 타깃 및 상기 제 3 타깃의 각각에서, 상기 In의 원자수비가 상기 원소 M의 원자수비보다 크고,
    상기 제 4 타깃에서, 상기 원소 M의 원자수비가 상기 In의 원자수비보다 큰, 반도체 장치의 제작 방법.
  23. 제 21 항에 있어서,
    상기 제 3 산화물 및 상기 제 4 산화물은 감압하에서 이 순서대로 형성되는, 반도체 장치의 제작 방법.
  24. 모듈의 제작 방법으로서,
    상기 모듈은 인쇄 회로 기판, 및 제 17 항에 따른 반도체 장치의 제작 방법에 의하여 제작된 반도체 장치를 포함하는, 모듈의 제작 방법.
  25. 전자 기기의 제작 방법으로서,
    상기 전자 기기는 제 24 항에 따른 모듈의 제작 방법에 의하여 제작된 모듈, 및 스피커 또는 조작 키를 포함하는, 전자 기기의 제작 방법.
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