KR20190053165A - 반도체 장치의 제작 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막에서의 물 및 수소의 함유량을 적게 하고, 또 하지막으로부터 상기 산화물 반도체막으로 산소 결손을 저감하기 위하여 충분한 산소를 공급한다.
적층 하지막을 형성하고, 제 1 가열 처리를 행하고, 상기 적층 하지막 위에 접촉하여 산화물 반도체막을 형성하고, 제 2 가열 처리를 행한다. 상기 적층 하지막에서는, 제 1 하지막과 제 2 하지막이 이 순서로 적층되고, 상기 제 1 하지막은 가열에 의하여 산소를 방출하는 절연성 산화물막이고, 상기 제 2 하지막은 절연성 금속 산화물막이며, 상기 제 2 하지막에서의 산소의 확산 계수는 상기 제 1 하지막에서의 산소의 확산 계수보다 작다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제작 방법에 관한 것이다. 또한, 본 명세서에 있어서, 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함한 것을 가리키고, 이와 같은 반도체 소자로서, 예를 들어 트랜지스터(박막 트랜지스터)를 들 수 있다. 또한, 액정 표시 장치 등의 표시 장치도 반도체 장치에 포함된다.
근년에 들어, 산화물 반도체막을 채널 형성 영역에 사용한 반도체 장치가 많은 주목을 받고 있다(예를 들어, 특허 문헌 1 및 특허 문헌 2 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보
산화물 반도체막을 채널 형성 영역에 사용한 반도체 장치는, 실리콘막을 채널 형성 영역에 사용한 반도체 장치와 비교하여, 매우 높은 전계 효과 이동도를 갖는 등의 양호한 전기적 특성을 갖는다. 그러나, 신뢰성에 있어서 과제가 있다. 산화물 반도체막을 채널 형성 영역에 사용한 반도체 장치의 신뢰성을 저하시키는 요인의 하나로서, 산화물 반도체막에 함유되는 물 및 수소를 들 수 있다. 따라서, 산화물 반도체막에서의 물 및 수소의 함유량을 적게 하는 것이 중요하다.
한편, 산화물 반도체막을 채널 형성 영역에 사용한 반도체 장치는, 산화물 반도체막에 함유되는 산소 결손이 많으면, 산소 결손이 존재하는 영역이 저저항화되어 소스와 드레인간에 리크 전류를 발생시키는 원인이 된다. 따라서, 산화물 반도체막의 산소 결손을 저감하는 것이 바람직하고, 산소 결손을 저감하기 위해서는 외부로부터 산소를 공급하면 좋다.
산화물 반도체막에서의 물 및 수소의 함유량을 적게 하고 산소 결손을 저감하기 위하여 산소를 공급하는 수단의 하나로서, 산화물 반도체막에 접촉하여 산소를 함유한 하지막이 형성된 상태로 행하는 가열 처리를 들 수 있다. 하지막에서의 물 및 수소의 함유량을 적게 하고 산소의 함유량을 많게 하여 가열 처리를 행함으로써, 산화물 반도체막으로 물 및 수소가 혼입하는 것을 억제하면서 산화물 반도체막으로 산소를 공급할 수 있다.
하지막에서의 물 및 수소의 함유량을 적게 하기 위하여는, 하지막을 CVD법 또는 스퍼터링법 등에 의하여 형성한 후, 산화물 반도체막을 형성하기 전에 하지막을 가열 처리하면 좋다. 하지만, 단순하게 가열 처리를 행하면, 물 및 수소와 함께 산소도 탈리(脫離)된다는 문제가 있다.
그래서, 본 발명의 일 형태는 산화물 반도체막에 접촉하여 형성되는 하지막에서의 물 및 수소의 함유량을 적게 하고 산소의 함유량을 많게 함으로써, 산화물 반도체막에서의 물 및 수소의 함유량을 적게 하고 상기 하지막으로부터 상기 산화물 반도체막으로 산소 결손을 저감하기 위한 산소를 공급할 수 있는 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 산화물 반도체막을 채널 형성 영역에 사용한 반도체 장치의 제작 방법이다. 본 발명의 일 형태인 반도체 장치의 제작 방법은, 적층 하지막을 형성하고 제 1 가열 처리를 행하고, 상기 적층 하지막 위에 접촉하여 산화물 반도체막을 형성하고 제 2 가열 처리를 행하는 방법이며, 상기 적층 하지막에서는 제 1 하지막과 제 2 하지막이 이 순서로 적층되고, 상기 제 1 하지막은 상기 제 2 가열 처리에 의하여 산소를 방출하는 절연성 산화물막이고, 상기 제 2 하지막에서의 산소의 확산 계수는 상기 제 1 하지막에서의 산소의 확산 계수보다 작은 것을 특징으로 한다. 여기서, 상기 제 1 가열 처리는 상기 적층 하지막으로부터 산소가 탈리되는 것을 억제하면서 물 및 수소를 탈리시키는 공정이고, 상기 제 2 가열 처리는 상기 제 1 하지막을 산소 공급원으로 하여 상기 제 2 하지막으로 산소를 공급하는 공정이다.
본 발명의 일 형태는, 기판 위에 산소를 함유한 제 1 하지막을 형성하고, 상기 제 1 하지막 위에 제 2 하지막을 형성하고, 상기 기판에 제 1 가열 처리를 행하여 상기 제 1 하지막 및 상기 제 2 하지막 내의 물 및 수소를 제거하고, 상기 제 2 하지막 위에 산화물 반도체막을 형성하고, 상기 기판에 제 2 가열 처리를 행하여 상기 제 1 하지막으로부터 상기 제 2 하지막을 통하여 상기 산화물 반도체막으로 산소를 공급하고, 상기 산화물 반도체막을 가공함으로써 섬 형상 산화물 반도체막을 형성하고, 상기 섬 형상 산화물 반도체막을 덮도록 게이트 절연막을 형성하고, 상기 섬 형상 산화물 반도체막의 일부분과 중첩하여 상기 게이트 절연막 위에 게이트 전극을 형성하고, 상기 섬 형상 산화물 반도체막에 접속된 소스 전극 및 드레인 전극을 형성하고, 상기 제 2 하지막에서의 산소의 확산 계수가 상기 제 1 하지막에서의 산소의 확산 계수보다 작은 것을 특징으로 하는 반도체 장치의 제작 방법이다.
본 발명의 일 형태는, 기판 위에 산소를 함유한 제 1 하지막을 형성하고, 상기 제 1 하지막 위에 제 2 하지막을 형성하고, 상기 기판에 250℃이상 350℃이하로 제 1 가열 처리를 행하고, 상기 제 2 하지막 위에 산화물 반도체막을 형성하고, 상기 기판에 상기 제 1 가열 처리보다 높고 또 450℃이하의 온도로 제 2 가열 처리를 행하고, 상기 산화물 반도체막을 가공함으로써 섬 형상 산화물 반도체막을 형성하고, 상기 섬 형상 산화물 반도체막을 덮도록 게이트 절연막을 형성하고, 상기 섬 형상 산화물 반도체막의 일부분과 중첩하여 상기 게이트 절연막 위에 게이트 전극을 형성하고, 상기 섬 형상 산화물 반도체막에 접속된 소스 전극 및 드레인 전극을 형성하고, 상기 제 2 하지막에서의 산소의 확산 계수가 상기 제 1 하지막에서의 산소의 확산 계수보다 작은 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기 구성에 있어서, 상기 제 2 하지막의 두께가 1nm 이상 20nm 이하, 3nm 이상 10nm 이하인 것이 바람직하다.
상기 구성에 있어서, 상기 제 1 하지막으로서는 산화실리콘막을 사용할 수 있다.
상기 구성에 있어서, 상기 제 2 하지막으로서는 예를 들어, 절연성 금속 산화물막을 사용할 수 있다. 상기 금속 산화물막은 산화이트륨막, 산화지르코늄막, 산화알루미늄막, 산화이트륨이 첨가된 산화지르코늄막 중 어느 것이 바람직하다.
본 발명의 일 형태에 의하여, 산화물 반도체막에서의 물 및 수소의 함유량을 적게 하고, 산화물 반도체막에 산소 결손을 저감하기 위한 산소를 공급할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제작할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 2a 내지 도 2c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 3a 내지 도 3c는 본 발명의 일 형태인 반도체 장치의 제작 방법을 설명하는 도면.
도 4는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 5a 및 도 5b는 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 6은 본 발명의 일 형태인 반도체 장치를 설명하는 도면.
도 7a 및 도 7b는 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 8은 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 9a 및 도 9b는 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 10a 및 도 10b는 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 11은 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 12a 및 도 12b는 기판 온도에 대한 TDS에서의 이온 강도를 설명하는 도면.
도 13은 도 10a 내지 도 12b를 더 자세하게 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 사용하여 자세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 개시하는 실시형태의 기재내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치의 제작 방법에 대하여 설명한다.
우선, 기판(100) 위에 제 1 하지막(102) 및 제 2 하지막(104)으로 이루어진 적층 하지막을 형성한다(도 1a 참조). 그리고, 제 2 하지막(104)을 형성한 후에 제 1 가열 처리를 행한다. 제 1 가열 처리는 적층 하지막으로부터 산소가 탈리되는 것을 억제하면서 물 및 수소를 탈리시키는 공정이다.
기판(100)으로서는 유리 기판(바람직하게는 무알칼리 유리 기판), 석영 기판, 세라믹 기판 또는 플라스틱 기판 등을 적절히 사용할 수 있다. 또한, 기판(100)으로서 가요성을 갖는 유리 기판, 또는 가요성을 갖는 플라스틱 기판을 사용할 수 있다. 플라스틱 기판의 재료로서는, 굴절률 이방성이 작은 재료를 사용하는 것이 바람직하다. 예를 들어, 폴리에테르 설폰(PES), 폴리이미드필름, 폴리에틸렌나프탈레이트(PEN), 폴리비닐플루오라이드(PVF), 폴리에스테르, 폴리카보네이트(PC), 아크릴 수지 또는 반경화된 유기 수지 중에 섬유체를 포함한 프리프레그(prepreg) 등을 사용할 수 있다.
제 1 하지막(102)은 적어도 표면에 산소를 함유하고, 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물로 형성한다. 산소의 일부가 가열 처리에 의하여 탈리하는 절연성 산화물로서는, 화학량론비보다 많은 산소를 함유한 것을 사용하는 것이 바람직하다. 이 이유로서는, 가열 처리에 의하여 제 1 하지막(102)에 접촉하는 산화물 반도체막으로 산소를 확산시킬 수 있기 때문이다.
화학량론비보다 많은 산소를 함유한 절연성 산화물로서는, 예를 들어 SiOx에 있어서 x>2인 산화실리콘을 들 수 있다. 다만, 이것에 한정되지 않고, 제 1 하지막(102)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 또는 산화이트륨 등으로 형성하여도 좋다.
또한, "질화산화실리콘"이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리킨다.
또한, "산화질화실리콘"이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리킨다.
또한, 제 1 하지막(102)은 적층막이라도 좋다. 제 1 하지막(102)으로서는, 예를 들어 질화실리콘막 위에 산화실리콘막이 형성된 적층막을 들 수 있다.
그런데, 화학량론비보다 많은 산소를 함유한 절연성 산화물은 산소의 일부가 가열 처리에 의하여 탈리되기 쉽다. 화학량론비보다 많은 산소를 함유한 절연성 산화물을 TDS 분석한 산소의 탈리량(산소 원자로 환산한 값)은 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1020atoms/cm3 이상, 더 바람직하게는 3.0×1020atoms/cm3 이상이면 좋다.
여기서, TDS 분석의 방법에 대하여 설명한다. TDS 분석에서의 기체의 탈리량은 이온 강도의 시간 적분값에 비례한다. 따라서, 절연성 산화물에서의 이 시간 적분값과 리퍼런스(reference)가 되는 표준 시료의 기준값에 의하여 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란, 어느 특정 원자를 함유하는 시료(표준 시료)에서의 이온 강도의 시간 적분값에 대한 원자 밀도 비율이다.
예를 들어, 소정 밀도의 수소를 함유한 실리콘 웨이퍼(표준 시료)의 이온 강도의 시간 적분값과 절연성 산화물의 이온 강도의 시간 적분값에 의하여, 절연성 산화물의 산소 분자(O2)의 탈리량(NO2)은 이하의 수학식 1로 구할 수 있다.
(수학식 1)
No2=(NH2/SH2)×SO2×α
NH2는 표준 시료로부터 탈리된 수소 분자(H2)를 밀도로 환산한 값이다. SH2는 표준 시료의 수소 분자(H2)의 이온 강도의 시간 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는 절연성 산화물의 산소 분자(O2)의 이온 강도의 시간 적분값이다. α는 이온 강도에 영향을 미치는 계수이다. 상기 수학식 1의 상세에 관하여는, 일본국 특개평06-275697호 공보를 참조하기 바란다.
또한, 이하의 설명에 있어서, TDS 분석에 의한 산소의 탈리량(산소 원자로 환산한 값)은 전자과학 주식 회사(ESCO, Ltd.)제의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용한 경우의 값을 나타낸다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 계수 α는 산소 분자의 이온화율을 함유하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관하여도 산출할 수 있다.
또한, NO2는 산소 분자(O2)의 탈리량이다. 그래서, 산소 원자로 환산한 산소의 탈리량은 산소 분자(O2)의 탈리량의 2배가 된다.
이상 설명한 바와 같이, 산소 원자의 탈리량을 명확하게 할 수 있다.
그런데, 제 1 하지막(102)은 스퍼터링법 또는 CVD법 등에 의하여 형성하면 좋지만, 스퍼터링법을 사용하는 것이 바람직하다. 제 1 하지막(102)으로서 산화실리콘막을 형성하는 경우에는 타깃으로서 석영(바람직하게는 합성 석영)을 사용하고, 스퍼터링 가스로서 아르곤을 사용하면 좋다. 또한, 타깃으로서 실리콘을 사용하고, 스퍼터링 가스로서 산소를 함유한 가스를 사용하여도 좋다. 또한, 산소를 함유한 가스로서는 아르곤과 산소의 혼합 가스라도 좋고, 산소만 함유된 가스라도 좋다.
제 1 하지막(102)의 두께는 50nm 이상 600nm 이하, 바람직하게는 150nm 이상 500nm 이하로 하면 좋다.
제 2 하지막(104)은 산소를 함유한 절연막(바람직하게는 절연성 금속 산화물막)이며, 제 2 하지막(104)에서의 산소의 확산 계수는 제 1 하지막(102)에서의 산소의 확산 계수보다 작다. 여기서, 확산 계수는 제 2 가열 처리시의 온도에서의 값으로 한다.
후에 설명할 바와 같이, 제 2 가열 처리시의 온도에서의 산소의 확산 계수가 큰 제 1 하지막(102)(후 설명에서는 산화실리콘막) 위에, 제 2 가열 처리시의 온도에서의 산소의 확산 계수가 제 1 하지막(102)보다 작은 제 2 하지막(104)(후 설명에서는 산화알루미늄막)이 형성됨으로써, 제 1 하지막(102)만이 형성되는 경우보다 고온에서 제 2 하지막(104)으로부터 산소가 방출되도록 할 수 있다. 여기서, 만약 제 2 가열 처리시의 온도에서, 제 2 하지막(104)에서의 산소의 확산 계수가 제 1 하지막(102)에서의 산소의 확산 계수보다 큰 경우에는, 제 2 가열 처리시의 온도보다 낮은 온도에서 제 2 하지막(104)으로부터 산소가 방출된다.
제 2 하지막(104)을 형성하는 재료막으로서는, 예를 들어 산화크롬막, 산화하프늄막, 산화이트륨막, 산화지르코늄막, 산화탄탈막, 산화마그네슘막, 산화알루미늄막, 산화이트륨이 첨가된 산화지르코늄(YSZ)막 중 어느 것을 들 수 있지만, 산화이트륨막, 산화지르코늄막, 산화알루미늄막, 산화이트륨이 첨가된 산화지르코늄막 중 어느 것인 것이 바람직하다.
제 2 하지막(104)은 스퍼터링법 또는 CVD법 등에 의하여 형성하면 좋지만, 스퍼터링법을 사용하는 것이 바람직하다.
제 2 하지막(104)의 두께는 1nm 이상 20nm 이하, 바람직하게는 3nm 이상 10nm 이하로 하면 좋다.
제 1 가열 처리는 제 1 하지막(102) 및 제 2 하지막(104)으로부터 산소가 탈리되는 것을 억제하면서 물 및 수소를 탈리시키는 공정이다. 제 1 가열 처리의 온도는 250℃이상 350℃이하로 하면 좋다.
또한, 본 실시형태에서는 제 1 하지막(102)으로서 산화실리콘막을 사용하고, 제 2 하지막(104)으로서 산화알루미늄막을 사용하는 것이 특히 바람직하다. 즉, 제 1 하지막(102)과 제 2 하지막(104)이 적층되어 형성된 적층 하지막은, 산화실리콘막 위에 산화알루미늄막이 형성된 적층막인 것이 특히 바람직하다.
여기서, 특히 바람직한 형태인 산화실리콘막 위에 산화알루미늄막이 형성된 적층막에 대하여 실험 데이터를 참조하면서 설명한다.
우선, 기판(100) 위에 제 1 하지막(102)으로서 산화실리콘막을 형성하고, 제 2 하지막(104)으로서 산화알루미늄막을 형성하고, 제 1 가열 처리를 행하였다.
기판(100)으로서는 무알칼리 유리 기판을 사용하였다.
제 1 가열 처리로서는 챔버 내에 기판(100)을 반입하고, 챔버 내를 진공으로 하여 기판(100)을 400℃로 10분간 가열하였다.
제 1 하지막(102)인 산화실리콘막은 스퍼터링법에 의하여 형성하였다. 스퍼터링 타깃으로서는 산화실리콘을 사용하였다. 챔버 내에 아르곤 가스를 25sccm, 산소 가스를 25sccm로 도입하고, 챔버 내의 압력을 0.4Pa로 하고, 전력을 2.0kW로 하고, 기판(100)의 온도를 100℃로 하여 스퍼터링법을 행함으로써, 기판(100) 위에 제 1 하지막(102)인 산화실리콘막을 300nm의 두께로 형성하였다.
제 2 하지막(104)인 산화알루미늄막도 스퍼터링법에 의하여 형성하였다. 스퍼터링 타깃으로서는 산화알루미늄을 사용하였다. 챔버 내에 아르곤 가스를 25sccm, 산소 가스를 25sccm로 도입하고, 챔버 내의 압력을 0.4Pa로 하고, 전력을 1.5kW로 하고, 기판(100)의 온도를 250℃로 하여 스퍼터링법을 행함으로써, 기판(100) 위에 제 2 하지막(104)인 산화알루미늄막을 형성하였다.
여기서, 제 1 시료에는 제 2 하지막(104)인 산화알루미늄막을 형성하지 않았다.
제 2 시료에는 제 2 하지막(104)인 산화알루미늄막을 두께 5nm로 형성하였다.
제 3 시료에는 제 2 하지막(104)인 산화알루미늄막을 두께 10nm로 형성하였다.
제 4 시료에는 제 2 하지막(104)인 산화알루미늄막을 두께 30nm로 형성하였다.
이들 제 1 시료 내지 제 4 시료의 기판(100)을 실온으로부터 400℃까지, 30℃/분으로 승온 가열하면서 TDS분석을 행하였다. TDS분석 결과를 도 7a 내지 도 9b에 도시한다. 도 7a 내지 도 9b에서 가로축은 기판온도(섭씨 온도)를 나타내고, 세로축은 이온 강도(A는 Absolute의 약어이고, 절대값을 나타냄), 즉 탈리량을 나타낸다. 또한, M/z값=1을 수소 원자, M/z값=18을 물 분자, M/z값=17을 수산기, M/z값=16을 산소 원자, M/z값=32를 산소 분자로 한다.
도 7a는 수소 원자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 7b는 물 분자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 8은 수산기에 관한 기판온도에 대한 이온 강도를 도시한다.
도 9a는 산소 원자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 9b는 산소 분자에 관한 기판온도에 대한 이온 강도를 도시한다.
또한, 도 7a 내지 도 9b에서, 제 1 시료는 SiOx=300nm로 표기한다. 제 2 시료는 SiOx＼AlOx=300＼5nm로 표기한다. 제 3 시료는 SiOx＼AlOx=300＼10nm로 표기한다. 제 4 시료는 SiOx＼AlOx=300＼30nm로 표기한다.
도 7a 내지 도 8에서는, 제 1 시료 내지 제 4 시료에 큰 차이는 보이지 않는다. 한편, 도 9a(산소 원자의 이온 강도)에서는, 제 1 시료는 200℃내지 250℃에 피크를 갖고, 제 2 시료는 약 300℃에 피크를 갖고, 제 3 시료는 약 400℃에 피크를 갖고, 제 4 시료는 피크를 갖지 않는다. 도 9b(산소 분자의 이온 강도)에서도 마찬가지로 제 1 시료는 200℃내지 250℃에 피크를 갖고, 제 2 시료는 약 300℃에 피크를 갖고, 제 3 시료는 약 400℃에 피크를 갖고, 제 4 시료는 측정 범위(400℃까지)에서 피크를 갖지 않는다.
이와 같이, 산화실리콘막 위에 산화알루미늄막이 형성됨으로써 수소 원자, 물 분자, 수산기의 탈리량을 바꾸지 않고, 산소 분자 및 산소 원자의 탈리량을 조정할 수 있다. 예를 들어, 제 2 시료에서는 250℃내지 300℃로 제 1 가열 처리를 행함으로써, 적층 하지막 내의 산소의 탈리량을 억제하면서 수소 원자, 물 분자, 수산기를 탈리시킬 수 있다고 할 수 있다. 제 3 시료에서는 250℃내지 350℃로 제 1 가열 처리를 행함으로써, 적층 하지막 내의 산소의 탈리량을 억제하면서 수소 원자, 물 분자, 수산기를 탈리시킬 수 있다고 할 수 있다. 제 4 시료에서는 250℃내지 400℃로(경우에 따라서는 400℃를 넘어도 좋다) 제 1 가열 처리를 행함으로써, 적층 하지막 내의 산소의 탈리량을 억제하면서 수소 원자, 물 분자, 수산기를 탈리시킬 수 있다고 할 수 있다. 제 2 하지막(104)이 형성되고, 그 두께가 두꺼워짐으로써, 수소 원자, 물 분자, 수산기가 탈리되는 온도를 변화시키지 않고 다량의 산소가 방출되는 온도를 고온 측으로 시프트시킬 수 있다.
다만, 제 4 시료와 같이 제 2 하지막(104)을 지나치게 두껍게 하면, 이후의 공정에서 적층 하지막으로부터 산화물 반도체막으로 산소를 공급할 때에, 적층 하지막으로부터 산소를 추출하기 위하여 400℃보다 고온으로 할 필요가 있고, 후에 행하는 제 2 가열 처리에서 산화물 반도체막으로 산소를 공급하는 것이 어려워진다. 따라서, 제 2 하지막(104)인 산화알루미늄막의 두께는 바람직하게는 시료 3과 같이 10nm 이하, 가장 바람직하게는 5nm 정도로 한다.
그런데, 제 2 하지막(104)인 산화알루미늄막의 두께를 가장 바람직한 5nm정도로 한 경우에는 제 1 가열 처리를 250℃내지 300℃로 행할 수 있다. 여기서 제 1 가열 처리를 행하지 않고 TDS 분석을 행한 시료(시료 A로 함)에 대하여 비교한다. TDS 분석 결과를 도 10a 내지 도 12b에 도시한다. 도 10a 내지 도 12b에서는 가로축은 기판온도(섭씨 온도)를 나타내고, 세로축은 이온 강도(A는 Absolute의 약어이고, 절대값을 나타냄), 즉 탈리량을 나타낸다. 또한, M/z값=1을 수소 원자, M/z값=18을 물 분자, M/z값=17을 수산기, M/z값=16을 산소 원자, M/z값=32를 산소 분자로 한다.
도 10a는 수소 원자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 10b는 물 분자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 11은 수산기에 관한 기판온도에 대한 이온 강도를 도시한다.
도 12a는 산소 원자에 관한 기판온도에 대한 이온 강도를 도시한다.
도 12b는 산소 분자에 관한 기판온도에 대한 이온 강도를 도시한다.
또한, 도 10a 내지 도 12b에서, 제 1 가열 처리를 행하지 않은 시료 A는 SiOx＼AlOx=300＼5nm로 표기한다. 제 1 가열 처리를 300℃로 행한 시료 B는 SiOx＼AlOx(300℃의 가열 처리)=300＼5nm로 표기한다.
여기서, 시료 A는 제 2 하지막(104)인 산화알루미늄막을 두께 5nm로 형성한 후에 제 1 가열 처리를 행하지 않은 시료이다. 시료 B는 제 2 하지막(104)인 산화알루미늄막을 두께 5nm로 형성한 후에 제 1 가열 처리를 300℃로 행한 시료이다.
여기서, 탈리량의 정량을 다음과 같이 행하였다. 즉, 이온 강도를 나타내는 곡선(200)과 2점(제 1 접점(204)과 제 2 접점(206))에서 접하는 직선(208)을 도시하고, 곡선(200)과 직선(208)으로 둘러싸인 폐영역(閉領域)(202)을 탈리량으로 하였다(도 13 참조).
도 10b에 따르면, 시료 B에서는 시료 A보다 승온에 기인한 물 분자의 탈리량이 작다. 이 이유는, 제 1 가열 처리(가열 온도 300℃)에 의하여 시료 B로부터 물 분자가 이미 제거되어 있기 때문이다. 도 12a 및 도 12b(산소 원자 및 산소 분자의 탈리량)에 따르면, 제 1 가열 처리 후에도 시료 B의 산소 원자 및 산소 분자의 탈리량은 충분히 존재한다.
따라서, 제 1 가열 처리에 의하여 제 2 가열 처리시에서의 물 등의 방출량을 억제할 수 있고, 제 2 가열 처리에서 공급하는 산소도 충분히 확보할 수 있다고 할 수 있다. 본 실시형태에서, 제 2 하지막(104)인 산화알루미늄막을 5nm로 형성하고, 제 1 가열 처리를 300℃로 행하는 것이 가장 바람직하다.
다음에, 제 1 가열 처리를 행한 제 2 하지막(104) 위에 산화물 반도체막(106)을 형성한다(도 1b 참조). 그 다음에, 제 2 가열 처리를 행한다. 제 2 가열 처리는, 제 1 하지막(102)을 산소의 공급원으로 하여 제 2 하지막(104)에 산소를 공급하는 공정이다. 다만, 제 2 가열 처리를 행하는 타이밍은 이것에 한정되지 않고, 산화물 반도체막(106)을 가공한 후에 제 2 가열 처리를 행하여도 좋다.
산화물 반도체막(106)은 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물이나, 또는 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, 또는 In-Ga-O계 금속 산화물 등을 사용하여 형성되면 좋다. 또는 In-O계 금속 산화물, Sn-O계 금속 산화물, Zn-O계 금속 산화물 등을 사용하여 형성되어도 좋다. 또한, “n원계 금속 산화물”은 n종류의 금속 산화물로 구성되는 것이다. 여기서, 예를 들어, In-Ga-Zn-O계 금속 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 뜻이며, 그 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소가 함유되어도 좋다.
또한, 상기 금속 산화물에서는, 이들 화학 양론비에 대하여 산소(O)를 과잉으로 함유시키는 것이 바람직하다. 산소(O)를 과잉으로 함유시키면, 형성되는 산화물 반도체막(106)의 산소 결손에 의한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 산화물 반도체막(106)을 In-Zn-O계 금속 산화물로 형성하는 경우, 타깃의 조성을 원자수비로 In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더 바람직하게는 In/Zn=1 내지 10으로 한다. Zn에 대한 In의 원자수비를 바람직한 상기 범위로 함으로써, 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소(O)를 과잉으로 함유시키기 위하여, 화합물의 원자수비 In:Zn:O=X:Y:Z를, Z>1.5X+Y로 하는 것이 바람직하다.
또한, 산화물 반도체막(106)에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(106)에는 수소가 함유된다. 이 수소는 수소 원자 외, 수소 분자, 물, 수산기, 또는 그 이외의 수소화물로서 함유되는 경우도 있다. 산화물 반도체막(106)에 함유되는 수소는, 가능한 한 적은 것이 바람직하다.
또한, 산화물 반도체막(106)의 알칼리 금속 및 알칼리 토금속의 농도는 작게 하는 것이 바람직하고, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속이 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있고, 트랜지스터의 오프 전류를 증대시키는 원인이 되기 때문이다.
또한, 산화물 반도체막(106)의 형성 방법 및 두께는 특별히 한정되지 않고, 제작하는 트랜지스터의 사이즈 등에 따라 결정하면 좋다. 산화물 반도체막(106)의 형성 방법으로서는, 예를 들어 스퍼터링법, 도포법, 인쇄법, 또는 펄스 레이저 증착법 등을 들 수 있다. 산화물 반도체막(106)의 두께는 3nm 이상 50nm 이하로 하면 좋다.
여기서는, 바람직한 일례로서 In-Ga-Zn-O계 금속 산화물 타깃을 사용한 스퍼터링법에 의하여 산화물 반도체막(106)을 형성한다. 여기서, 스퍼터링 가스로서는 희 가스(예를 들어, 아르곤), 산소 가스 또는 희 가스와 산소 가스의 혼합 가스를 사용하면 좋다.
또한, 산화물 반도체막(106)을 형성할 때에 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등이 제거된 고순도 가스를 사용하는 것이 바람직하다. 또한, 기판(100)을 고온으로 유지한 상태로 산화물 반도체막(106)을 형성하면 산화물 반도체막(106)에 함유되는 불순물 농도를 저감할 수 있다. 여기서, 기판(100)의 온도는, 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다.
또한, 산화물 반도체막(106)은 비정질 구조라도 좋고, 결정 구조를 가져도 좋다. 산화물 반도체막(106)이 결정 구조를 갖는 경우에는, c축 방향으로 배향한 결정성의(C Axis Aligned Crystalline; CAAC) 산화물 반도체막으로 하는 것이 바람직하다. 산화물 반도체막(106)을 CAAC 산화물 반도체막으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
또한, CAAC 산화물 반도체막이란, 결정이 c축 배향하고, 또 ab면, 표면 또는 계면의 방향에서 보면 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면(또는, 표면 또는 계면)에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정을 포함하는 산화물 반도체막을 말한다.
또한, 광의적으로는, CAAC 산화물 반도체막이란, 비단결정이며, 그 ab면에 수직의 방향에서 보면, 삼각 형상 또는 육각 형상, 또는 정삼각 형상 또는 정육각 형상의 원자 배열을 가지며, 또한 c축 방향에 수직의 방향에서 보면, 금속 원자가 층 형상으로 배열된 상(phase), 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 함유하는 산화물 반도체막을 말한다.
또한, CAAC 산화물 반도체막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC 산화물 반도체막은 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없어도 좋다.
또한, CAAC 산화물 반도체막을 구성하는 산소의 일부가 질소로 치환되어도 좋다. 또한, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 c축은 일정 방향(예를 들면, CAAC 산화물 반도체막을 지지하는 기판면 또는 CAAC 산화물 반도체막의 표면, 또는 계면 등에 수직의 방향)으로 일치되어 있어도 좋다. 또는, CAAC 산화물 반도체막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, 기판면, 표면, 또는 계면 등에 수직의 방향)이라도 좋다.
또한, CAAC 산화물 반도체막은 그 조성 등에 따라, 도체라도 좋고, 반도체라도 좋고, 절연체라도 좋다. 또한, CAAC 산화물 반도체막은 그 조성 등에 따라, 가시광에 대하여 투명하여도 좋고, 불투명하여도 좋다.
여기서, CAAC 산화물 반도체막의 형성 방법에 대하여 설명한다.
우선, 산화물 반도체막을 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법으로 형성한다. 또한, 기판(100)을 고온으로 유지하면서 산화물 반도체막을 형성함으로써, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 때, 기판(100)의 온도는, 예를 들어 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는, 200℃ 이상 350℃ 이하로 한다.
여기서, 형성된 산화물 반도체막에 대하여 가열 처리를 행하여도 좋다. 이 가열 처리에 의하여 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 가열 처리를 행할 때의 기판(100)의 온도는, 예를 들어 200℃ 이상 기판(100)의 변형점 미만으로 하면 좋고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 좋다. 이 가열 처리의 시간은 3분 이상 24시간 이하로 하는 것이 바람직하다. 그 이유는, 이 가열 처리의 시간을 길게 하면, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있지만, 생산성의 저하를 초래하게 되기 때문이다. 또한, 이 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것이 아니다. 또한, 이 처리는 감압하에서 행해져도 좋다.
본 실시형태에 있어서, 산화성 분위기는, 산화성 가스를 함유하는 분위기다. 산화성 가스로서는 예를 들어, 산소, 오존 또는 아산화 질소 등을 예시할 수 있다. 산화물 반도체막에 함유되지 않는 것이 바람직한 성분(예를 들어, 물 및 수소 등)이 산화성 분위기에서 가능한 한 제거되는 것이 바람직하다. 예를 들어, 산소, 오존, 또는 아산화 질소의 순도를, 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 하면 좋다.
또한, 산화성 분위기에는 희 가스 등의 불활성 가스가 함유되어도 좋다. 다만, 산화성 분위기에는 10ppm 이상의 산화성 가스가 함유되는 것으로 한다.
또한, 불활성 분위기에는, 불활성 가스(질소 가스 또는 희 가스 등)가 함유되고, 산화성 가스 등의 반응성 가스가 10ppm 미만 함유되는 것으로 한다.
또한, 본 실시형태에서의 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용하여 행하면 좋다. RTA 장치를 사용함으로써, 단시간이면 기판(100)의 변형점 이상의 온도로 가열 처리를 행할 수도 있다. 따라서, 비정질 부분보다 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수 있고, 생산성의 저하를 억제할 수 있다.
다만, 본 실시형태에 있어서의 가열 처리에 사용되는 장치는 RTA 장치에 한정되지 않고, 예를 들어 저항 발열체 등으로부터의 열 전도 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 기구를 구비한 장치를 사용하면 좋다. 본 실시형태에서의 가열 처리에 사용되는 가열 처리 장치로서는 예를 들어, 전기로를 들 수 있다. 또는, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 사용할 수도 있다. 또한, LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발하는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 열 매체로서 사용하여 피처리물을 가열하는 장치이다. 여기서, 고온의 가스는 피처리물의 가열 온도보다 높은 것이 바람직하다.
또한, 질소의 농도가 1×1017atoms/cm3 이상 5×1019atoms/cm3 이하인 In-Ga-Zn-O계 금속 산화물을 사용하면, c축 배향한 육방정 결정 구조를 포함하는 금속 산화물막이 형성되고, 하나 또는 복수의 Ga 및 Zn을 갖는 층이 2층의 In-O의 결정면(인듐과 산소를 함유하는 결정면) 사이에 배치된다.
이상 설명한 바와 같이, CAAC 산화물 반도체막을 형성할 수 있다.
CAAC 산화물 반도체막은 비정질 구조의 산화물 반도체막과 비교하여, 금속과 산소의 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조인 경우에는, 인접하는 금속 원자에 배위하는 산소 원자의 개수가 상이하지만, CAAC 산화물 반도체막에서는, 금속 원자에 배위하는 산소 원자의 개수는 거의 일정하게 된다. 따라서, 미시적인 레벨에서도 산소 결손이 거의 보이지 않고, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자 등에 의한 전하의 이동이나 전기 전도성의 불안정성을 억제할 수 있다.
따라서, CAAC 산화물 반도체막을 사용한 채널 형성 영역으로 트랜지스터를 제작하면, 트랜지스터에 광 조사 또는 바이어스-열 스트레스(BT) 시험을 행한 후 에 생기는 트랜지스터의 임계값 전압의 변화를 억제할 수 있고, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
다음에, 산화물 반도체막(106)의 소정의 위치에 제 1 마스크(108)를 형성한다(도 1c 참조).
제 1 마스크(108)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고, 산화물 반도체막(106)을 가공할 때에 마스크로서 기능하는 것이면 좋다.
다음에, 제 1 마스크(108)를 사용하여 산화물 반도체막(106)을 가공하여 섬 형상 산화물 반도체막(110)을 형성하고, 그 후에 제 1 마스크(108)를 제거한다(도 2a 참조).
여기서, 산화물 반도체막(106)의 가공은 드라이 에칭에 의하여 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스, 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않고 웨트 에칭을 사용하여도 좋고, 산화물 반도체막(106)을 가공할 수 있는 다른 수단을 사용하여도 좋다.
또한, 제 1 마스크(108)가 레지스트 재료로 형성되는 경우에는, 제 1 마스크(108)는 레지스트 박리액에 의하여 제거하면 좋지만, 애싱(ashing)만에 의하여 제거하여도 좋다.
다음에, 섬 형상 산화물 반도체막(110)을 덮고 게이트 절연막(112)을 형성하고, 게이트 절연막(112) 위에 제 1 도전막(114)을 형성하고, 제 1 도전막(114) 위에 제 2 마스크(116)을 형성한다(도 2b 참조).
게이트 절연막(112)은 적어도 섬 형상 산화물 반도체막(110)에 접촉하는 부분에 산소를 함유하고, 산소의 일부가 가열에 의하여 탈리되는 절연성 산화물로 형성하는 것이 바람직하다. 즉, 제 1 하지막(102)의 재료로서 예시한 상기 재료로 형성하는 것이 바람직하다. 게이트 절연막(112)의 섬 형상 산화물 반도체막(110)과 접촉하는 부분을 산화실리콘으로 형성하면, 섬 형상 산화물 반도체막(110)으로 산소를 확산시킬 수 있고, 트랜지스터의 저저항화를 방지할 수 있다.
또한, 게이트 절연막(112)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용하면, 게이트 누설 전류를 저감할 수 있다. 여기서, 게이트 누설 전류란, 게이트 전극과 소스 전극 또는 드레인 전극 사이에 흐르는 누설 전류를 가리킨다. 또한, 상기 high-k 재료로 형성되는 층과, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄 및 산화갈륨으로 형성되는 층이 적층된 적층막이라도 좋다. 다만, 게이트 절연막(112)을 적층막으로 하는 경우라도, 섬 형상 산화물 반도체막(110)에 접촉하는 부분은 절연성 산화물인 것이 바람직하다.
게이트 절연막(112)은 스퍼터링법에 의하여 형성하면 좋다. 또한, 게이트 절연막(112)의 두께는, 1nm 이상 300nm 이하, 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 게이트 절연막(112)의 두께를 5nm 이상으로 하면, 게이트 누설 전류를 특히 저감할 수 있다.
또한, 게이트 절연막(112)을 형성하기 전에, 섬 형상 산화물 반도체막(110) 표면을 산화성 가스의 플라즈마에 노출시켜 섬 형상 산화물 반도체막(110) 표면의 산소 결손을 적게 하는 것이 바람직하다.
제 1 도전막(114)은 도전성 재료로 단층으로 또는 복수의 층을 적층하여 형성하면 좋다. 여기서, 도전성 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 망간, 마그네슘, 베릴륨, 또는 지르코늄 등의 금속, 또는 상기 금속의 일종 또는 복수 종류를 성분으로서 함유한 합금을 들 수 있다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층막, 알루미늄막 위에 티타늄막이 형성된 2층의 적층막, 질화 티타늄막 위에 티타늄막이 형성된 2층의 적층막, 질화 티타늄막 위에 텅스텐막이 형성된 2층의 적층막, 질화 탄탈막 위에 텅스텐막이 형성된 2층의 적층막, 또는 알루미늄막을 티타늄막으로 협지한 3층의 적층막 등을 들 수 있다.
또한, 제 1 도전막(114)을 구리로 형성하면, 제 1 도전막(114)을 가공하여 형성되는 배선을 저저항으로 할 수 있기 때문에 바람직하다. 여기서, 제 1 도전막(114)이 적층막인 경우에는, 제 1 도전막(114)의 적어도 한 층이 구리로 형성되면 좋다.
또는, 제 1 도전막(114)은 인듐주석 산화물, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 또는 산화실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료로 형성되어도 좋다.
또한, 제 1 도전막(114)은 상기 투광성을 갖는 도전성 재료막과 상기 금속막이 적층되어 형성되어도 좋다.
또한, 제 1 도전막(114)의 형성 방법 및 두께는 특별히 한정되지 않고, 제작하는 트랜지스터의 사이즈 등에 따라 결정하면 좋다. 제 1 도전막(114)의 형성 방법으로서는, 예를 들어 스퍼터링법 또는 CVD법 등을 들 수 있다. 제 1 도전막(114)의 두께는, 예를 들어 100nm 이상 300nm 이하로 하면 좋다.
제 2 마스크(116)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고 제 1 도전막(114)을 가공할 때에 마스크로서 기능하는 것이면 좋다.
다음에, 제 2 마스크(116)를 사용하여 제 1 도전막(114)을 가공하여 게이트 전극(118)을 형성하고, 그 후에 제 2 마스크(116)를 제거한다(도 2c 참조).
여기서, 제 1 도전막(114)의 가공은 드라이 에칭에 의하여 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않고 웨트 에칭을 사용하여도 좋고, 제 1 도전막(114)을 가공할 수 있는 다른 수단을 사용하여도 좋다.
또한, 제 2 마스크(116)가 레지스트 재료로 형성되는 경우에는, 제 2 마스크(116)는 레지스트 박리액에 의하여 제거하면 좋지만, 애싱만에 의하여 제거하여도 좋다.
또한, 도시하지 않지만, 제 2 마스크(116)를 제거한 후에 게이트 전극(118)을 마스크로 하여, 섬 형상 산화물 반도체막(110)에 도펀트를 첨가하여 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다.
여기서, 도펀트의 첨가는 이온 주입법 또는 이온 도핑법에 의하여 행하면 좋다. 또는, 도펀트를 포함하는 가스 분위기 중에서 플라즈마 처리를 행함으로써, 도펀트를 첨가하여도 좋다. 또한, 첨가하는 도펀트로서는, 수소, 희 가스, 질소, 인 또는 비소 등을 사용하면 좋다.
다음에, 게이트 절연막(112) 위 및 게이트 전극(118)을 덮도록 제 1 보호막(120)을 형성하고, 제 1 보호막(120) 위에 제 2 보호막(122)을 형성한다(도 3a 참조).
제 1 보호막(120)은 제 1 하지막(102) 및 게이트 절연막(112)과 같은 재료 및 같은 방법에 의하여 형성하면 좋고, 절연성 산화막인 것이 바람직하다.
제 1 보호막(120)은 적어도 패시베이션막으로서 기능한다. 또한, 제 1 보호막(120)은 형성되지 않아도 좋다.
제 2 보호막(122)은 예를 들어, 감광성 폴리이미드, 아크릴, 또는 에폭시 수지 등의 유기 수지 재료로 형성하면 좋고, 표면이 대략 평탄하게 되는 방법(예를 들어, 스핀 코팅법) 등에 의하여 형성되는 막인 것이 바람직하다. 여기서, “대략 평탄”이란, 제 2 보호막(122) 위에 형성되는 막의 형성 불량을 방지할 수 있는 정도인 것이면 좋고, 높은 평탄성이 요구되는 것은 아니다.
제 2 보호막(122)은 적어도 평탄화막으로서 기능한다. 또한, 제 2 보호막(122)은 형성되지 않아도 좋다.
다음에, 제 2 보호막(122)의 소정의 위치에서, 제 1 보호막(120) 및 게이트 절연막(112)을 가공함으로써 개구부(124a) 및 개구부(124b)를 형성하고, 개구부(124a) 및 개구부(124b)를 통하여 섬 형상 산화물 반도체막(110)에 접속되도록 제 2 도전막(126)을 형성하고, 제 2 도전막(126) 위의 소정의 위치에 제 3 마스크(128)를 형성한다(도 3b 참조).
여기서, 개구부(124a) 및 개구부(124b)를 형성하는 방법은 특정 방법에 한정되지 않고, 예를 들어 소정의 위치에 마스크를 형성하고 드라이 에칭을 행하여도 좋고, 제 2 보호막(122)이 감광성 재료로 형성되는 경우에는 제 2 보호막(122)의 소정의 위치를 노광 및 현상하고, 제 2 보호막(122)을 마스크로서 사용하여 드라이 에칭을 행하여도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 예를 들어 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않고, 웨트 에칭을 이용하여도 좋다.
제 2 도전막(126)은 제 1 도전막(114)과 같은 재료 및 같은 방법에 의하여 형성하면 좋고, 제 1 도전막(114)과 같은 정도의 두께로 하면 좋다.
제 3 마스크(128)는 레지스트 재료로 형성하면 좋다. 다만, 이것에 한정되지 않고, 제 2 도전막(126)을 가공할 때에 마스크로서 기능하는 것이면 좋다.
다음에, 제 3 마스크(128)를 사용하여 제 2 도전막(126)을 가공함으로써, 소스 전극(130a) 및 드레인 전극(130b)을 형성하고, 그 후에 제 3 마스크(128)를 제거한다(도 3c 참조).
본 실시형태에서 설명한 본 발명의 일 형태인 반도체 장치의 제작 방법에 의하여, 섬 형상 산화물 반도체막에 접촉하여 형성되는 하지막의 물 및 수소의 함유량을 저감하고 산소의 함유량을 증가시킴으로써, 산화물 반도체막에서의 물 및 수소의 함유량을 저감하고 산화물 반도체막에 산소 결손을 저감하기 위한 산소를 공급할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 얻을 수 있다.
(실시형태 2)
실시형태 1에서 설명한 반도체 장치(트랜지스터)는 표시 장치의 화소 트랜지스터로서 사용할 수 있다.
본 실시형태의 화소 트랜지스터는, 실시형태 1에서 설명한 제작 방법을 적용하여 제작한 트랜지스터의 적어도 소스 전극(130a) 및 드레인 전극(130b) 중 한쪽과 접속되도록, 화소 전극으로서 기능하는 섬 형상 투명 도전막을 위치 선택적으로 형성하면 좋다.
다만, 이것에 한정되지 않고, 소스 전극(130a) 및 드레인 전극(130b) 중 한쪽과 접속되도록, 잉크젯법에 의하여 섬 형상 투명 도전막을 위치 선택적으로 형성하여도 좋다.
투명 도전막은 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 함)를 포함한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성된 투명 도전막은 시트 저항이 10000Ω/square 이하이고, 또 파장 550nm에서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
또한, 도전성 고분자로는 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는, 아닐린, 피롤 및 티오펜 중 2종 이상의 공중합체 또는 그 유도체 등을 들 수 있다.
투명 도전막은 예를 들어, 인듐주석 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유한 인듐아연 산화물, 산화티타늄을 함유한 인듐 산화물, 산화티타늄을 함유한 인듐주석 산화물, 인듐아연 산화물 또는 산화실리콘을 첨가한 인듐주석 산화물 등으로 형성되면 좋다.
(실시형태 3)
실시형태 1 및 실시형태 2의 반도체 장치를 응용한 본 발명의 일 형태인 반도체 장치로서는 전자 페이퍼를 들 수 있다. 전자 페이퍼는 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 책), 포스터, 전자 간판(Digital Signage), PID(Public Information Display), 전철 등의 탈 것의 차내 광고, 신용 카드 등의 각종 카드에서의 표시부 등에 적용할 수 있다. 전자 기기의 일례를 도 4에 도시한다.
도 4는 전자 서적의 일례를 도시한 것이다. 예를 들면, 전자 서적(300)은, 하우징(301) 및 하우징(303)의 2개의 하우징으로 구성된다. 하우징(301) 및 하우징(303)은 축부(311)에 의하여 일체가 되고, 상기 축부(311)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의하여, 종이 서적과 같이 취급할 수 있다.
하우징(301)에는 표시부(305) 및 광전 변환 장치(306)가 내장되고, 하우징(303)에는 표시부(307) 및 광전 변환 장치(308)가 내장된다. 표시부(305) 및 표시부(307)는 연속 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들면 오른쪽 표시부(도 4에서는 표시부(305))에 문장을 표시하고, 왼쪽 표시부(도 4에서는 표시부(307))에 화상을 표시할 수 있다.
또한, 도 4에서는, 하우징(301)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 하우징(301)에서, 전원(321), 조작 키(323), 스피커(325) 등을 구비한다. 조작 키(323)에 의하여 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(300)은 전자 사전으로서의 기능을 갖게 한 구성으로 하여도 좋다.
또한, 전자 서적(300)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다.
(실시형태 4)
실시형태 1 및 실시형태 2의 반도체 장치를 응용한 본 발명의 일 형태인 반도체 장치로서는, 전자 페이퍼 이외에도 다양한 전자 기기(게임기도 포함함)를 들 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 5a에는 텔레비전 장치의 일례를 도시한다. 텔레비전 장치(400)는 하우징(401)에 표시부(403)가 내장된다. 표시부(403)에 의하여 영상을 표시할 수 있다. 또한, 여기에서는 스탠드(405)에 의하여 하우징(401)을 지지한 구성을 나타낸다.
텔레비전 장치(400)의 조작은, 하우징(401)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤 조작기(410)에 의하여 행할 수 있다. 리모트 컨트롤 조작기(410)가 구비하는 조작 키(409)에 의하여 채널이나 음량의 조작을 행할 수 있고, 표시부(403)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤 조작기(410)에, 상기 리모트 컨트롤 조작기(410)로부터 출력하는 정보를 표시하는 표시부(407)를 설치하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(400)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 5b에는 디지털 포토프레임의 일례를 도시한다. 예를 들어, 디지털 포토프레임(420)은, 하우징(421)에 표시부(423)가 구비된다. 표시부(423)는 각종 화상을 표시할 수 있고, 예를 들어 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 통상의 사진 액자와 같이 기능시킬 수 있다.
또한, 디지털 포토프레임(420)은 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일면에 조합되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토프레임의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(423)에 표시시킬 수 있다.
또한, 디지털 포토프레임(420)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하여 표시시키는 구성으로 할 수도 있다.
도 6은 휴대형 컴퓨터의 일례를 도시한 사시도이다.
도 6의 휴대형 컴퓨터는, 상부 하우징(441)과 하부 하우징(442)을 접속하는 힌지 유닛을 닫은 상태로 하여 표시부(443)를 갖는 상부 하우징(441)과 키보드(444)를 갖는 하부 하우징(442)을 겹친 상태로 할 수 있고, 들고 다니기 편리함과 동시에, 사용자가 키보드 입력할 때에 힌지 유닛을 연 상태로 하여, 표시부(443)를 보고 입력 조작을 할 수 있다.
또한, 하부 하우징(442)은 키보드(444) 이외에 입력 조작을 행하는 포인팅 디바이스(446)를 갖는다. 또한, 표시부(443)를 터치 입력 패널로 하면, 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다. 또한, 하부 하우징(442)은 CPU나 하드 디스크 등의 연산 기능부를 갖는다. 또한, 하부 하우징(442)은 다른 기기, 예를 들어 USB의 통신 규격에 준거한 통신 케이블이 끼워 넣어지는 외부 접속 포트(445)를 갖는다.
상부 하우징(441)에는 또한 상부 하우징(441) 내부에 슬라이드시켜 수납 가능한 표시부(447)를 갖고 넓은 표시 화면을 실현할 수 있다. 또한, 사용자는 수납 가능한 표시부(447)의 화면 방향을 조절할 수 있다. 또한, 수납 가능한 표시부(447)를 터치 입력 패널로 하면, 수납 가능한 표시부의 일부에 터치함으로써 입력 조작을 행할 수도 있다.
표시부(443) 또는 수납 가능한 표시부(447)는 액정 표시 패널, 유기 발광 소자 또는 무기 발광 소자 등의 발광 표시 패널 등의 영상 표시 장치를 사용한다.
또한, 도 6의 휴대형 컴퓨터는, 수신기 등을 구비한 구성으로서, 텔레비전 방송을 수신하여 영상을 표시부에 표시할 수 있다. 또한, 상부 하우징(441)과 하부 하우징(442)을 접속하는 힌지 유닛을 닫은 상태로 한 채, 표시부(447)를 슬라이드시켜 화면 전체 면을 노출시키고, 화면 각도를 조절하여 사용자가 텔레비전 방송을 볼 수도 있다. 이 경우에는, 힌지 유닛을 닫은 상태로 하여 표시부(443)를 표시시키지 않고, 또한 텔레비전 방송을 표시할 뿐인 회로의 기동만을 행하기 때문에, 최소한의 소비 전력으로 할 수 있어 배터리 용량이 한정되어 있는 휴대형 컴퓨터에 있어서 유용하다.
100: 기판 102: 제 1 하지막
104: 제 2 하지막 106: 산화물 반도체막
108: 제 1 마스크 110: 섬 형상 산화물 반도체막
112: 게이트 절연막 114: 제 1 도전막
116: 제 2 마스크 118: 게이트 전극
120: 제 1 보호막 122: 제 2 보호막
124a: 개구부 124b: 개구부
126: 제 2 도전막 128: 제 3 마스크
130a: 소스 전극 130b: 드레인 전극
200: 곡선 202: 폐영역
204: 제 1 접점 206: 제 2 접점
208: 직선 300: 전자 서적
301: 하우징 303: 하우징
305: 표시부 306: 광전 변환 장치
307: 표시부 308: 광전 변환 장치
311: 축부 321: 전원
323: 조작 키 325: 스피커
400: 텔레비전 장치 401: 하우징
403: 표시부 405: 스탠드
407: 표시부 409: 조작 키
410: 리모트 컨트롤 조작기 420: 디지털 포토프레임
421: 하우징 423: 표시부
441: 상부 하우징 442: 하부 하우징
443: 표시부 444: 키보드
445: 외부 접속 포트 446: 포인팅 디바이스
447: 표시부

Claims (10)

  1. 반도체 장치의 제작 방법에 있어서:
    제 1 스퍼터링법에 의하여 절연막을 형성하는 단계와;
    제 2 스퍼터링법에 의하여 상기 절연막에 접촉하여 절연성 금속 산화물막을 형성하는 단계와;
    상기 절연성 금속 산화물막을 형성한 후, 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후, 상기 절연성 금속 산화물막에 접촉하여 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후, 제 2 가열 처리를 행하는 단계를 포함하고,
    상기 절연막은 화학량론비보다 많은 산소를 포함하고,
    상기 제 2 가열 처리는 450℃ 이하로 행해지는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서:
    제 1 스퍼터링법에 의하여 절연막을 형성하는 단계와;
    제 2 스퍼터링법에 의하여 상기 절연막에 접촉하여 절연성 금속 산화물막을 형성하는 단계와;
    상기 절연성 금속 산화물막을 형성한 후, 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후, 상기 절연성 금속 산화물막에 접촉하여 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후, 제 2 가열 처리를 행하는 단계를 포함하고,
    상기 절연막은 화학량론비보다 많은 산소를 포함하고,
    상기 제 1 가열 처리는 250℃ 이상 350℃ 이하로 행해지고,
    상기 제 2 가열 처리는 450℃ 이하로 행해지는, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법에 있어서:
    제 1 스퍼터링법에 의하여 절연막을 형성하는 단계와;
    제 2 스퍼터링법에 의하여 상기 절연막에 접촉하여 절연성 금속 산화물막을 형성하는 단계와;
    상기 절연성 금속 산화물막을 형성한 후, 제 1 가열 처리를 행하는 단계와;
    상기 제 1 가열 처리를 행한 후, 상기 절연성 금속 산화물막에 접촉하여 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막을 형성한 후, 제 2 가열 처리를 행하는 단계와;
    상기 산화물 반도체막에 접촉하여 게이트 절연막을 형성하는 단계와;
    상기 산화물 반도체막과 상기 게이트 전극 사이에 상기 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계를 포함하고,
    상기 절연막은 화학량론비보다 많은 산소를 포함하고,
    상기 제 1 가열 처리는 250℃ 이상 350℃ 이하로 행해지고,
    상기 제 2 가열 처리는 450℃ 이하로 행해지는, 반도체 장치의 제작 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 가열 처리 동안 상기 절연막 및 상기 절연성 금속 산화물막으로부터 산소의 탈리(desorption)를 억제하면서 상기 절연막 및 상기 절연성 금속 산화물막 내의 물 및 수소가 제거되는, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연성 금속 산화물막의 두께는 1nm 이상 20nm 이하인, 반도체 장치의 제작 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연막은 산화실리콘막인, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연성 금속 산화물막은 산화이트륨막, 산화지르코늄막, 산화알루미늄막, 산화이트륨이 첨가된 산화지르코늄막 중 어느 하나인, 반도체 장치의 제작 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 가열 처리는 상기 제 1 가열 처리의 온도보다 높은 온도에서 행해지는, 반도체 장치의 제작 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연성 금속 산화물막의 산소의 확산 계수는 상기 절연막의 산소의 확산 계수보다 작은, 반도체 장치의 제작 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9012905B2 (en) * 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
JP5871263B2 (ja) * 2011-06-14 2016-03-01 富士フイルム株式会社 非晶質酸化物薄膜の製造方法
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
US8999773B2 (en) 2012-04-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Processing method of stacked-layer film and manufacturing method of semiconductor device
TWI644433B (zh) 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
JP6171435B2 (ja) * 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US9627515B2 (en) * 2013-10-03 2017-04-18 Joled Inc. Method of manufacturing thin-film transistor substrate
CN103500710B (zh) * 2013-10-11 2015-11-25 京东方科技集团股份有限公司 一种薄膜晶体管制作方法、薄膜晶体管及显示设备
CN105659369B (zh) * 2013-10-22 2019-10-22 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR102164941B1 (ko) 2014-01-13 2020-10-14 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법
US20160163869A1 (en) * 2014-12-08 2016-06-09 Semiconductor Energy Laboratory Co., Ltd. Transistor
US10205008B2 (en) * 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP7086582B2 (ja) * 2017-12-11 2022-06-20 株式会社ジャパンディスプレイ 表示装置
US11354617B1 (en) 2018-03-12 2022-06-07 Amazon Technologies, Inc. Managing shipments based on data from a sensor-based automatic replenishment device
CN108766972B (zh) * 2018-05-11 2021-10-22 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板
JP7253853B1 (ja) 2022-05-13 2023-04-07 株式会社オーツボ 海苔剥ぎ装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123849A (ja) * 2005-09-27 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置の作製方法、液晶表示装置、ｒｆｉｄタグ、発光装置及び電子機器
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20090081865A1 (en) * 2007-09-20 2009-03-26 Shunsuke Isono Method for fabricating semiconductor device
JP2010092037A (ja) * 2008-09-12 2010-04-22 Semiconductor Energy Lab Co Ltd 表示装置
JP2010114413A (ja) * 2008-10-08 2010-05-20 Sony Corp 薄膜トランジスタおよび表示装置
JP2011029629A (ja) * 2009-07-03 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US20110042677A1 (en) * 2008-11-18 2011-02-24 Takeshi Suzuki Flexible semiconductor device and method for manufacturing the same

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US6656779B1 (en) * 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100356473B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 반도체 소자의 알루미늄 옥사이드 박막 형성 방법
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5320746B2 (ja) 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5704790B2 (ja) * 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5250321B2 (ja) * 2008-07-04 2013-07-31 昭和電工株式会社 炭化珪素単結晶成長用種結晶の製造方法並びに炭化珪素単結晶の製造方法
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI711182B (zh) 2008-07-31 2020-11-21 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI518800B (zh) 2008-08-08 2016-01-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
KR101213708B1 (ko) * 2009-06-03 2012-12-18 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
JP5499529B2 (ja) * 2009-06-25 2014-05-21 大日本印刷株式会社 薄膜トランジスタ搭載基板、その製造方法及び画像表示装置
KR101810699B1 (ko) 2009-06-30 2018-01-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101291395B1 (ko) 2009-06-30 2013-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011004723A1 (en) 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123849A (ja) * 2005-09-27 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置、半導体装置の作製方法、液晶表示装置、ｒｆｉｄタグ、発光装置及び電子機器
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20090081865A1 (en) * 2007-09-20 2009-03-26 Shunsuke Isono Method for fabricating semiconductor device
JP2010092037A (ja) * 2008-09-12 2010-04-22 Semiconductor Energy Lab Co Ltd 表示装置
JP2010114413A (ja) * 2008-10-08 2010-05-20 Sony Corp 薄膜トランジスタおよび表示装置
US20110042677A1 (en) * 2008-11-18 2011-02-24 Takeshi Suzuki Flexible semiconductor device and method for manufacturing the same
JP2011029629A (ja) * 2009-07-03 2011-02-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

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