KR20190029360A - 반도체 소자 - Google Patents

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Abstract

반도체 소자는, 기판 상에 제1 방향으로 연장되는 제1 액티브 핀이 구비된다. 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 평행하게 배치되는 제2 액티브 핀이 구비된다. 상기 기판 상에 제1 및 제2 액티브 핀을 함께 교차하도록 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물들이 구비된다. 상기 제1 액티브 핀은 제1 직선 연장 부위들 및 상기 제1 직선 연장 부위들 사이의 제1 절곡 부위를 포함하고, 물결 형상을 가지면서 연장될 수 있다. 상기 각 게이트 구조물의 상기 제2 방향의 적어도 하나의 가장자리 부위는 상기 제1 액티브 핀의 직선 연장 부분과 교차할 수 있다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
최근에는, 고성능의 핀 전계 효과 트랜지스터를 포함하는 반도체 소자가 요구되고 있다. 반도체 소자가 고집적화되면서, 좁은 수평 면적 내에 반도체 소자의 각 셀들이 형성되어야 한다.
본 발명의 과제는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장되는 제1 액티브 핀이 구비된다. 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 평행하게 배치되는 제2 액티브 핀이 구비된다. 상기 기판 상에 제1 및 제2 액티브 핀을 함께 교차하도록 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물들이 구비된다. 상기 제1 액티브 핀은 제1 직선 연장 부위들 및 상기 제1 직선 연장 부위들 사이의 제1 절곡 부위를 포함하고, 물결 형상을 가지면서 연장될 수 있다. 상기 각 게이트 구조물의 상기 제2 방향의 적어도 하나의 가장자리 부위는 상기 제1 액티브 핀의 직선 연장 부분과 교차할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장되고, 제1 직선 연장 부위 및 제1 절곡 부위를 포함하는 물결 형상의 제1 액티브 핀을 포함한다. 상기 기판 상에, 상기 제1 방향으로 서로 이격되게 배치되는 복수개의 제2 액티브 핀들을 포함한다. 상기 기판 상에, 상기 제1 방향으로 서로 이격되게 배치되고, 상기 제2 액티브 핀들과 상기 제1 방향과 수직한 제2 방향으로 서로 나란하지 않도록 배치되는 복수개의 제3 액티브 핀들을 포함한다. 상기 기판 상에 제1 방향으로 연장되고, 제4 직선 연장 부위 및 제4 절곡 부위를 포함하는 물결 형상의 제4 액티브 핀을 포함한다. 상기 제1 액티브 핀의 제1 직선 연장 부위를 가로지르는 제1 게이트 구조물이 구비된다. 상기 제1 액티브 핀의 제1 직선 연장 부위 및 제2 액티브 핀을 함께 가로지르는 제2 게이트 구조물이 구비된다. 상기 제3 액티브 핀 및 제4 액티브 핀의 제1 직선 연장 부위를 함께 가로지르는 제3 게이트 구조물이 구비된다. 상기 제4 액티브 핀의 제1 직선 연장 부위를 가로지르는 제4 게이트 구조물이 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 방향으로 연장되는 제1 액티브 핀이 구비된다. 상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 평행하게 배치되는 제2 액티브 핀이 구비된다. 상기 기판 상에 제1 및 제2 액티브 핀을 함께 교차하도록 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 적어도 2개의 서로 평행한 게이트 구조물들을 포함한다. 적어도 상기 제1 액티브 핀은 제1 직선 연장 부위들 및 상기 제1 직선 연장 부위들 사이의 제1 절곡 부위를 포함하고, 상기 제1 절곡 부위는 게이트 구조물들 하부와 대향하고, 상기 제1 절곡 부위는 상기 게이트 구조물들 사이에 위치하는 제1 액티브 핀과 제2 액티브 핀의 상기 제2 방향의 간격이 증가되는 방향으로 꺽여진다.
예시적인 실시예들에 따르면, 불량이 감소되는 핀 전계효과 트랜지스터를 포함하는 반도체 소자가 제공될 수 있다.
도 1 및 도 2는 각각 예시적인 실시예에 따른 반도체 소자를 나타내는 레이아웃이다.
도 3 및 도 4는 도 1 및 2의 A 부위를 나타내는 사시도들이다.
도 5는 SRAM 유닛 셀의 회로도이다.
도 6은 예시적인 실시예에 따른 SRAM의 셀들을 나타내는 레이아웃이다.
도 7은 도 6의 I-I' 부분을 나타내는 단면도이다.
도 8은 예시적인 실시예에 따른 반도체 소자를 나타내는 레이아웃이다.
도 9 및 10은 각각 예시적인 실시예에 따른 SRAM의 유닛셀들을 포함하는 레이아웃들이다.
도 11은 도 10의 II-II' 부위를 절단한 단면도이다.
도 12 내지 17은 각각 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 레이아웃이다. 도 2는 다른 예시적인 실시예에 따른 반도체 소자를 나타내는 레이아웃이다. 도 3 및 도 4는 도 1 및 2의 A 부위를 나타내는 사시도들이다.
도 3에서는 게이트 구조물이 생략되어 있다.
도 1 및 도 2의 반도체 소자는 거의 동일한 형상을 갖고 제1 액티브 핀의 배치만 차이가 있으므로 함께 설명한다.
도 1 내지 4를 참조하면, 기판(10) 표면으로부터 돌출되는 제1 및 제2 액티브 핀들(12, 14)이 구비될 수 있다. 상기 제1 및 제2 액티브 핀들(12, 14) 상에, 상기 제1 및 제2 액티브 핀들(12, 14)을 함께 교차하면서 연장되는 게이트 구조물(30)이 구비될 수 있다.
상기 기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 제1 및 제2 액티브 핀(12, 14)은 상기 기판(10) 표면으로부터 돌출될 수 있다. 상기 제1 및 제2 액티브 핀(12, 14)은 기판(10) 상면에 평행한 제1 방향으로 연장될 수 있다.
상기 제1 및 제2 액티브 핀들(12, 14) 사이에는 소자 분리막(16)이 구비될 수 있다. 상기 소자 분리막(16)은 상기 제1 및 제2 액티브 핀들(12, 14) 사이의 트렌치의 하부를 채울 수 있다. 상기 소자 분리막(16)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 및 제2 액티브 핀들(12,14)에서, 상기 소자 분리막(16)에 의해 측벽이 커버되지 않는 부위는 실질적인 액티브 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 액티브 핀(12)은 직선 연장 부위들(12a) 및 상기 직선 연장 부위들(12a) 사이에 배치되는 절곡 부위(12b)를 포함할 수 있다. 상기 직선 연장 부위(12a)의 상기 제1 방향의 양 단부에 상기 절곡 부위(12b)가 접하는 형상을 가질 수 있다.
상기 각각의 제1 직선 연장 부위는 상기 제1 방향으로 연장되고, 서로 이웃하는 제1 직선 연장 부위들은 상기 제1 방향으로 연장되는 직선에 대해 서로 나란하지 않게 배치될 수 있다.
예시적인 실시예에서, 상기 절곡 부위(12b)는 복수개가 구비되고, 상기 제1 직선 연장 부위의 양 단부로부터 상기 제1 방향에 대해 사선 방향으로 연장될 수 있다. 또한, 상기 제1 직선 연장 부위의 양 단부에 위치하는 상기 절곡 부위들은(12b) 대칭되는 형상을 가질 수 있다.
상기 직선 연장 부위(12a) 및 절곡 부위(12b)는 교대로 반복 배치되어, 상기 제1 액티브 핀(12)은 물결 형상(wave type)을 가질 수 있다.
예시적인 실시예에서, 상기 제2 액티브 핀(14)은 직선 형상을 가지면서 제1 방향으로 연장되고, 절곡 부위를 포함하지 않을 수 있다.
일부 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 액티브 핀(14)은 상기 제1 방향과 수직한 제2 방향으로 상기 제1 액티브 핀들(12) 사이에 배치될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제2 액티브 핀은 복수개가 서로 이격되게 배치되어, 끊어진 라인 형상을 가질 수 있다. 또한, 상기 제2 액티브 패턴들은 제2 방향으로도 배치될 수 있으며, 이 경우 상기 제2 방향으로 배치되는 상기 제2 액티브 핀들은 상기 제2 방향으로 연장되는 직선에 대해 서로 나란하지 않고 어긋나게 지그재그로 배치될 수 있다.
상기 제1 및 제2 액티브 핀들(12, 14) 및 소자 분리막(16) 상에는 제1 층간 절연막(18)이 구비될 수 있다. 상기 제1 층간 절연막(18)의 상부면은 실질적으로 평탄할 수 있다. 상기 제1 층간 절연막(18)의 상부면은 상기 제1 및 제2 액티브 핀(12, 14)의 상부면보다 높게 위치할 수 있다. 따라서, 상기 제1 층간 절연막(18)은 상기 제1 및 제2 액티브 패턴(12, 14)을 덮을 수 있다.
상기 제1 층간 절연막(18) 내에는 개구부(20)가 포함될 수 있다. 상기 개구부(20)는 상기 제1 및 제2 액티브 핀들(12, 14)을 함께 가로지르면서 상기 제2 방향으로 연장될 수 있다. 상기 개구부(20) 내에는 상기 제1 및 제2 액티브 핀들(12, 14)의 상부면 및 측벽이 노출될 수 있다.
상기 게이트 구조물(30)은 상기 개구부(20) 내부에 구비될 수 있다.따라서, 상기 게이트 구조물(30)은 상기 제2 방향으로 연장될 수 있다.
상기 게이트 구조물(30)은 게이트 절연막(30a), 게이트 전극(30b) 및 캡핑 패턴(30c)을 포함할 수 있다. 상기 게이트 절연막(30a)은 상기 개구부(20)의 측벽 및 저면을 따라 구비될 수 있다. 따라서, 상기 게이트 절연막(30a)은 상기 제1 및 제2 액티브 핀들(12, 14)의 표면 상에 컨포멀하게 형성될 수 있다. 상기 게이트 전극(30b)은 상기 게이트 절연막(30a) 상에 구비되고, 상기 개구부(20)의 하부를 채울 수 있다. 즉, 상기 게이트 절연막(30a)은 상기 게이트 전극(30b)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 상기 캡핑 패턴(30c)은 상기 게이트 전극(30b) 상에 구비되고, 상기 개구부(20)의 상부를 채울 수 있다.
예시적인 실시예에서, 하나의 게이트 구조물(30)은 적어도 하나의 제1 액티브 핀(12) 및 적어도 하나의 제2 액티브 핀(14)을 함께 가로지를 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(30)은 제1 및 제2 액티브 핀들(12, 14)에서 직선으로 연장되는 부위와 교차할 수 있다. 즉, 상기 게이트 구조물(30)은 예를들어 상기 절곡 부위(12b)와 대향하지 않을 수 있다.
상기 게이트 구조물(30)은 상기 제2 방향의 양쪽 끝에 제1 및 제2 단부를 포함할 수 있다. 상기 게이트 구조물(30)의 적어도 하나의 단부와 인접하는 가장자리 부위는 상기 제1 액티브 핀(12)의 직선 연장 부위(12a)와 교차할 수 있다.
상기 제1 액티브 핀(12)이 직선의 형태를 가질 때에 비해, 상기 게이트 구조물(30)의 일 단부와 상기 제1 액티브 핀과(12)의 상기 제2 방향으로의 거리(d1)가 더 증가되도록 상기 제1 액티브 핀(12)은 물결 형상을 가질 수 있다. 즉, 상기 게이트 구조물(30)과 교차하는 상기 직선 연장 부위(12a)의 양 측의 절곡 부위(12b)는 상기 게이트 구조물(30)의 단부와 상기 제1 액티브 핀(12)과의 상기 제2 방향으로의 거리(d1)가 증가되는 방향으로 꺽여있을 수 있다. 그러므로, 상기 게이트 구조물(30)과 교차하는 상기 제1 액티브 핀(12)의 직선 연장 부위(12a)는 이웃하는 직선 연장 부위(12a)에 비해 상기 게이트 구조물(30)의 중심 부위로 향하는 방향으로 더 들어가 있는 형상을 가질 수 있다.
이와같이, 상기 게이트 구조물(30)의 단부와 상기 제1 액티브 핀(12) 간의 상기 제2 방향으로 거리가 증가되면, 상기 게이트 구조물(30)의 가장자리 부위에 해당되는 트랜지스터의 불량이 감소될 수 있다.
보다 상세하게 설명하면, 도 3 및 도 4에 도시된 것과 같이, 상기 게이트 구조물(30)은 상기 제1 층간 절연막(18) 내에 포함되는 상기 개구부(20)의 내부에 형성될 수 있다. 상기 개구부(20)는 상기 제1 및 제2 액티브 핀들(12, 14)이 형성된 기판(10) 상에 예를들어, 폴리실리콘을 포함하는 더미 게이트를 형성하고, 상기 더미 게이트를 제거함으로써 형성될 수 있다.
이 때, 상기 게이트 구조물(30)의 가장자리에 해당하는 상기 개구부(20)의 하부는 상기 제1 층간 절연막(18) 및 제1 액티브 핀(12)에 의해 고립된 형상을 가질 수 있다. 상기 개구부(20) 내의 제1 액티브 핀(12)의 측벽으로부터 상기 제2 방향으로의 개구부(20) 단부까지의 거리(d1)가 가깝기 때문에, 상기 개구부(20)의 내부 폭은 매우 좁아질 수 있다. 따라서, 상기개구부(20)를 형성하기 위하여 상기 더미 게이트를 제거하는 공정에서 상기 더미 게이트가 제거되지 않고 남아있을 수 있다. 또한, 상기 개구부(20)가 정상적으로 형성된다 하더라도, 내부 폭이 좁은 개구부(20) 내에 금속을 포함하는 게이트 구조물을 형성하는 것이 용이하지 않다.
그러나, 설명한 것과 같이, 상기 제1 액티브 핀(12)은 상기 직선 연장 부위(12a) 및 절곡 부위(12b)를 포함하기 때문에, 상기 게이트 구조물(30)의 가장자리에 해당하는 상기 개구부(20)의 제2 방향으로 폭이 확장될 수 있다. 그러므로, 상기 개구부(20)를 형성하는 공정에서 상기 더미 게이트를 용이하게 제거할 수 있고, 상기 개구부(20) 내에 금속을 포함하는 게이트 구조물(30)을 용이하게 형성할 수 있다. 그 결과, 상기 게이트 구조물(30)의 가장자리에 해당되는 트랜지스터의 불량이 감소될 수 있다.
예시적인 실시예에서, 도 1에 도시된 것과 같이, 상기 게이트 구조물(30)의 제1 단부와 인접하는 제1 가장자리 부위(40)는 상기 제1 액티브 핀(12)의 직선 연장 부위(12a)와 교차될 수 있다. 따라서, 상기 게이트 구조물(30)의 제1 단부로부터 상기 제1 액티브 핀(12)까지의 제1 거리(d1)가 증가될 수 있다. 한편, 상기 게이트 구조물(30)의 제2 단부와 인접하는 제2 가장자리 부위(42)는 상기 제2 액티브 핀(14)과 교차할 수 있다. 이 때, 상기 게이트 구조물(30)의 제2 단부로부터 상기 제2 액티브 핀(14)까지의 제2 거리(d2)는 상기 제1 거리(d1)보다 더 길 수 있다. 이와같이, 상기 제2 거리(d2)가 충분하게 긴 레이아웃을 갖는 경우에, 상기 게이트 구조물(30)의 제2 가장자리 부위는 절곡 부위를 포함하지 않는 제2 액티브 핀(14)과 교차될 수 있다.
다른 예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 게이트 구조물(30)의 제1 단부와 인접하는 제1 가장자리 부위(40) 및 상기 게이트 구조물(30)의 제2 단부와 인접하는 제2 가장자리 부위(42)는 각각 상기 제1 액티브 핀(12)의 직선 연장 부위(12a)와 교차할 수 있다. 이 경우, 상기 제1 액티브 핀들(12)의 제2 방향 사이에는 상기 제2 액티브 핀(14)이 구비될 수 있다. 따라서, 상기 게이트 구조물(30)의 제1 단부와 상기 제1 액티브 핀(12) 간의 제1 거리(d1) 및 상기 게이트 구조물(30)의 제2 단부와 상기 제1 액티브 핀(12) 간의 제2 거리(d2)가 각각 증가될 수 있다.
상기 설명한 반도체 소자에서 각 요소들의 배치를 SRAM의 셀 레이아웃에 적용할 수 있다.
도 5는 SRAM 유닛셀의 회로도이다. 도 6은 예시적인 실시예에 따른 SRAM의 셀들을 나타내는 레이아웃이다. 도 7은 도 6의 I-I' 부분을 나타내는 단면도이다.
도 6 및 7에서는 설명의 편의를 위하여, 콘택 플러그들 및 배선을 생략하였다. 이하에서는 상기 레이아웃에서 하나의 유닛 셀의 배치에 대해 주로 설명한다. 상기 유닛 셀들은 서로 대칭되면서 반복하여 배치될 수 있다.
도 5 내지 도 7을 참조하면, 상기 SRAM의 유닛 셀(90)은 제1 내지 제4 액티브 핀들(112, 114, 116, 118), 제1 내지 제4 게이트 구조물(130, 132, 134, 136)을 포함할 수 있다.
상기 제1 액티브 핀(112)은 제1 열에 배치되며, 제1 방향으로 연장될 수 있다. 상기 제2 액티브 핀(114)은 제2 열에 배치되며, 복수개가 서로 이격되어 상기 제1 방향으로 배치될 수 있다. 즉, 상기 제2 액티브 핀들(114)은 상기 제1 방향으로 연장되는 끊어진 라인 형상을 가질 수 있다. 상기 제3 액티브 핀(116)은 제3 열에 배치되며, 복수개가 서로 이격되어 상기 제1 방향으로 배치될 수 있다. 상기 제3 액티브 핀들(116)은 상기 제1 방향으로 연장되는 끊어진 라인 형상을 가질 수 있다. 상기 제2 액티브 핀(114)과 상기 제3 액티브 핀(116)은 상기 제1 방향과 수직한 제2 방향으로 서로 나란하지 않고 어긋나게 배치될 수 있다. 상기 제4 액티브 핀(118)은 제4 열에 배치되며, 상기 제1 방향으로 연장될 수 있다. 상기 제1 액티브 핀(112)과 상기 제4 액티브 핀(118)의 상기 제2 방향 사이에 상기 제2 및 제3 액티브 핀들(114, 116)이 구비될 수 있다.
상기 제1 액티브 핀(112)은 제1 직선 연장 부위들(112a) 및 상기 제1 직선 연장 부위들(112a) 사이에 배치되는 제1 절곡 부위(112b)를 포함할 수 있다. 또한, 상기 제4 액티브 핀(118)은 제4 직선 연장 부위들(118a) 및 상기 제4 직선 연장 부위들(118a) 사이에 배치되는 제4 절곡 부위(118b)를 포함할 수 있다. 상기 각각의 제1 및 제4 액티브 핀들(112, 118)은 도 1을 참조로 설명한 제1 액티브 핀(12)과 실질적으로 동일한 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제4 액티브 핀들(112, 118)은 물결 형상(wave type)을 가질 수 있다.
예시적인 실시예에서, 상기 제1 및 제4 액티브 핀들(112, 118)은 서로 동일한 형상을 가질 수 있다. 일부 실시예에서, 도시되지는 않았지만, 상기 제1 및 제4 액티브 핀들(112, 118)은 서로 다른 형상을 갖거나, 서로 대칭되는 형상을 가질 수도 있다.
예시적인 실시예에서, 상기 제2 및 제3 액티브 핀들(114, 116)은 직선 형상을 가지며, 절곡 부위를 포함하지 않을 수 있다.
상기 제1 및 제4 액티브 핀들(112, 118) 상에는 N형 트랜지스터들이 형성될 수 있고, 상기 제2 및 제3 액티브 핀들(114, 116) 상에는 P형 트랜지스터들이 형성될 수 있다.
상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)은 상기 제2 방향으로 연장될 수 있다.
상기 제1 게이트 구조물(130)은 상기 제1 액티브 핀(112)을 가로지르도록 배치될 수 있다. 상기 제1 액티브 핀(112) 상에 형성된 제1 게이트 구조물(130)은 제1 패스 트랜지스터(Pass transistor, P1)의 게이트로 제공될 수 있다. 상기 제1 게이트 구조물(130)의 가장자리 부위는 상기 제1 액티브 핀(112)의 제1 직선 연장 부위(112a)와 교차할 수 있다. 이 때, 상기 제1 게이트 구조물(130)과 교차되는 제1 직선 연장 부위(112a)는 이웃하는 제1 직선 연장 부위에 비해 상기 제1 게이트 구조물(130)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 따라서, 상기 제1 게이트 구조물(130)의 일 단부와 상기 제1 액티브 핀(112) 간의 제1 거리(d1)가 증가될 수 있다.
상기 제2 게이트 구조물(132)은 상기 제1 액티브 핀(112) 및 제2 액티브 핀(114)을 함께 가로지르도록 배치될 수 있다. 따라서, 상기 제2 게이트 구조물(132)은 제1 풀 다운 트랜지스터(PD1) 및 제1 풀 업 트랜지스터(PU1)의 공통의 게이트로 제공될 수 있다.
상기 제1 액티브 핀(112) 상에 형성된 제2 게이트 구조물(132) 부위는 제1 풀 다운 트랜지스터(PD1)의 게이트로 제공될 수 있다. 상기 제2 게이트 구조물(132)의 제1 가장자리 부위는 상기 제1 액티브 핀(112)의 직선 연장 부위(112a)와 교차할 수 있다. 이 때, 상기 제2 게이트 구조물(132)과 교차하는 상기 제1 직선 연장 부위(112a)는 이웃하는 제1 직선 연장 부위에 비해 상기 제2 게이트 구조물(132)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 따라서, 상기 제2 게이트 구조물(132)의 제1 가장자리 부위와 인접하는 제1 단부와 상기 제1 액티브 핀(112) 간의 제2 거리(d2)가 증가될 수 있다.
상기 제2 액티브 핀(114) 상에 형성된 제2 게이트 구조물(132) 부위는 제1 풀 업 트랜지스터(PU1)의 게이트로 제공될 수 있다. 상기 제2 게이트 구조물(132)의 제2 가장자리 부위는 상기 제3 액티브 핀(116)과 인접한 부위까지 연장될 수 있다. 예시적인 실시예에서, 상기 제2 게이트 구조물(132)의 제2 가장자리 부위와 인접하는 제2 단부와 상기 제2 액티브 핀(114) 간의 제3 거리(d3)는 상기 제2 거리(d2)보다 더 클 수 있다.
상기 제3 게이트 구조물(134)은 상기 제3 액티브 핀(116) 및 제4 액티브 핀(118)을 함께 가로지르도록 배치될 수 있다. 따라서, 상기 제3 게이트 구조물(134)은 제2 풀 업 트랜지스터(PU2) 및 제2 풀 다운 트랜지스터(PD2)의 공통의 게이트로 제공될 수 있다.
상기 제3 액티브 핀(116) 상에 형성된 제3 게이트 구조물(134) 부위는 제2 풀 업 트랜지스터(PU2)의 게이트로 제공될 수 있다. 상기 제3 게이트 구조물의 제1 가장자리 부위는 상기 제2 액티브 핀(114)과 인접한 부위까지 연장될 수 있다. 상기 제3 게이트 구조물(134)의 제1 가장자리 부위와 인접하는 제1 단부와 상기 제2 액티브 핀(114) 간에는 제4 거리(d4)를 가질 수 있다.
상기 제4 액티브 핀(118) 상에 형성된 제3 게이트 구조물(134) 부위는 제2 풀 다운 트랜지스터(PD2)의 게이트로 제공될 수 있다. 상기 제3 게이트 구조물(134)의 제2 가장자리 부위는 상기 제4 액티브 핀(118)의 직선 연장 부위와 교차할 수 있다. 이 때, 상기 제3 게이트 구조물(134)과 교차하는 상기 제4 직선 연장 부위(118a)는 이웃하는 제4 직선 연장 부위에 비해 상기 제3 게이트 구조물(134)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 따라서, 상기 제3 게이트 구조물(134)의 제2 가장자리 부위와 인접하는 제2 단부와 상기 제4 액티브 핀(118) 간의 제5 거리(d5)가 증가될 수 있다. 상기 제4 거리(d4)는 상기 제5 거리(d5)보다 더 클 수 있다.
상기 제4 게이트 구조물(136)은 상기 제4 액티브 핀(118)을 가로지르도록 배치될 수 있다. 상기 제4 액티브 핀(118) 상에 형성된 제4 게이트 구조물은 제2 패스 트랜지스터(P2)의 게이트로 제공될 수 있다. 상기 제4 게이트 구조물(136)의 가장자리 부위는 상기 제4 액티브 핀(118)의 제4 직선 연장 부위(118a)와 교차할 수 있다. 이 때, 상기 제4 게이트 구조물(136)과 교차하는 상기 제4 직선 연장 부위(118a)는 이웃하는 제4 직선 연장 부위에 비해 상기 제4 게이트 구조물(136)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 따라서, 상기 제4 게이트 구조물(136)의 일 단부와 상기 제4 액티브 핀(118) 간의 제6 거리(d6)가 증가될 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)은 제1 층간 절연막 내에 포함되는 상기 개구부들의 내부에 각각 형성될 수 있다. 상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)은 금속을 포함하며, 도 1 내지 도 4를 참조로 설명한 게이트 구조물과 동일한 적층 구조를 가질 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136) 사이에 위치하는 제1 내지 제4 액티브 핀(112, 114, 116, 118) 부위는 각 트랜지스터의 불순물 영역으로 제공될 수 있다.
예시적인 실시예에서, 도 7에 도시된 것과 같이, 상기 제1 및 제2 게이트 구조물들(130, 132) 사이에 위치하는 제1 액티브 핀(112)에는 제1 리세스가 구비되고, 상기 제2 및 제3 게이트 구조물들(132, 134) 사이에 위치하는 제2 액티브 핀(114)에는 제2 리세스가 구비되고, 상기 제2 및 제3 게이트 구조물들(132, 134) 사이에 위치하는 제3 액티브 핀(116)에는 제3 리세스가 구비되고, 상기 제3 및 제4 게이트 구조물들(134, 136) 사이에 위치하는 제4 액티브 핀(118)에는 제4 리세스가 구비될 수 있다.
상기 제1 리세스 내부를 채우면서 상기 제2 방향으로 돌출되는 제1 에피팩셜 패턴(140)이 구비될 수 있다. 상기 제1 에피택셜 패턴(140)은 N형 트랜지스터의 불순물 영역으로 제공될 수 있다. 상기 제1 에피택셜 패턴(140)은 실리콘을 포함할 수 있다. 상기 제1 에피택셜 패턴(140)은 N형 불순물이 포함될 수 있다.
상기 제2 리세스 내부를 채우면서 상기 제2 방향으로 돌출되는 제2 에피팩셜 패턴(142)이 구비될 수 있다. 상기 제2 에피택셜 패턴(142)은 P형 트랜지스터의 불순물 영역으로 제공될 수 있다. 상기 제2 에피택셜 패턴(142)은 실리콘 게르마늄을 포함할 수 있다. 상기 제2 에피택셜 패턴(142)은 P형 불순물이 포함될 수 있다.
상기 제3 리세스 내부를 채우면서 상기 제2 방향으로 돌출되는 제3 에피팩셜 패턴(144)이 구비될 수 있다. 상기 제3 에피택셜 패턴(144)은 P형 트랜지스터의 불순물 영역으로 제공될 수 있다. 상기 제3 에피택셜 패턴(144)은 실리콘 게르마늄을 포함할 수 있다. 상기 제3 에피택셜 패턴(144)은 P형 불순물이 포함될 수 있다.
상기 제4 리세스 내부를 채우면서 상기 제2 방향으로 돌출되는 제4 에피팩셜 패턴(146)이 구비될 수 있다. 상기 제4 에피택셜 패턴(146)은 N형 트랜지스터의 불순물 영역으로 제공될 수 있다. 상기 제4 에피택셜 패턴(146)은 실리콘을 포함할 수 있다. 상기 제4 에피택셜 패턴(146)은 N형 불순물이 포함될 수 있다.
설명한 것과 같이, 상기 제1 패스 트랜지스터(P1)의 제1 게이트 구조물(130), 제1 풀 다운 트랜지스터(PD1)의 제2 게이트 구조물(132)은 물결 형상을 갖는 상기 제1 액티브 핀(112)과 교차함으로써, 상기 제1 및 제2 거리(d1, d2)가 증가될 수 있다. 또한, 상기 제2 풀 다운 트랜지스터(PD2)의 제3 게이트 구조물(134), 제2 패스 트랜지스터(P2)의 제4 게이트 구조물(136)은 상기 제4 액티브 핀(118)과 교차함으로써, 상기 제5 및 제6 거리(d5, d6)가 증가될 수 있다. 따라서, 상기 제1 및 제4 액티브 핀들(112, 114) 상에 형성되는 상기 제1 패스 트랜지스터(P1), 제1 풀 다운 트랜지스터(PD1), 상기 제2 풀 다운 트랜지스터(PD2) 및 제2 패스 트랜지스터(P2)의 불량이 감소될 수 있다.
도 8은 예시적인 실시예에 따른 반도체 소자를 나타내는 레이아웃이다.
상기 반도체 소자는 제2 액티브 핀들의 형상을 제외하고는 도 1을 참조로 설명한 것과 실질적으로 동일하거나 유사하다.
도 8을 참조하면, 기판 표면으로부터 돌출되는 제1 및 제2 액티브 핀들(12, 15)이 구비될 수 있다. 상기 제1 및 제2 액티브 핀들(12, 15) 상에, 상기 제1 및 제2 액티브 핀들(12, 15)과 교차하면서 연장되는 게이트 구조물(30)이 구비될 수 있다.
상기 제1 액티브 핀(12)은 도 1을 참조로 설명한 제1 액티브 핀과 실질적으로 동일할 수 있다. 즉, 상기 제1 액티브 핀(12)은 제1 직선 연장 부위(12a) 및 제1 절곡 부위(12b)를 포함하고, 물결 형상(wave type)을 가질 수 있다.
상기 제2 액티브 핀(15)은 제2 직선 연장 부위들(15a) 및 상기 제2 직선 연장 부위들(15a) 사이에 배치되는 제2 절곡 부위(15b)를 포함할 수 있다.
예시적인 실시예에서, 상기 제2 액티브 핀(15)은 고립된 형상을 가지면서 복수개가 구비될 수 있다. 복수의 제2 액티브 핀들(15)은 서로 이격되면서 상기 제1 방향으로 배치될 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제2 액티브 핀(15)은 서로 끊어진 부분 없이 상기 제1 방향으로 연장될 수도 있다.
예시적인 실시예에서, 상기 게이트 구조물들(30)은 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(30)은 적어도 하나의 제1 액티브 핀(12) 및 적어도 하나의 제2 액티브 핀(15)을 함께 가로지를 수 있다. 예시적인 실시예에서, 상기 고립된 하나의 제2 액티브 핀(15)에는 2개의 서로 평행한 게이트 구조물들(130)이 배치될 수 있다. 따라서, 상기 고립된 제2 액티브 핀(15) 상에는 2개의 트랜지스터가 형성될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(30)의 적어도 하나의 단부와 인접하는 가장자리 부위(40)는 상기 제1 액티브 핀(12)의 제1 직선 연장 부위(12a)와 교차하도록 배치될 수 있다. 상기 게이트 구조물(30)과 교차하는 제1 직선 연장 부위(12a)는 이웃하는 제1 직선 연장 부위에 비해 상기 게이트 구조물(30)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 따라서, 상기 게이트 구조물(30)의 불량이 감소될 수 있다.
또한, 상기 게이트 구조물(30)은 상기 제2 액티브 핀(15)의 제2 절곡 부위(15b)와 교차하도록 배치될 수 있다. 즉, 상기 제2 절곡 부위(15b)는 상기 게이트 구조물(30)의 하부와 수직 방향으로 대향할 수 있다. 상기 제2 절곡 부위(15b)는 상기 제2 방향으로 마주하고 있는 제1 절곡 부위(12b)와 절곡되는 방향이 서로 동일할 수 있다.
상기 2개의 게이트 구조물(30) 사이의 상기 제1 액티브 핀(12)에는 제1 불순물 영역(60)이 형성될 수 있다. 즉, 상기 제1 불순물 영역(60)은 상기 제1 절곡 부위(12b) 사이의 상기 제1 직선 연장 부위(12a)에 위치할 수 있다. 또한, 상기 2개의 게이트 구조물들(30) 사이의 상기 제2 액티브 핀(115)에는 제2 불순물 영역(62)이 형성될 수 있다. 즉, 상기 제2 불순물 영역(60)은 상기 제2 절곡 부위(15b) 사이의 상기 제2 직선 연장 부위(15a)에 위치할 수 있다
상기 제2 액티브 핀(15)에 상기 제2 절곡 부위(15b)가 포함됨에 따라, 상기 제1 및 제2 불순물 영역들(60, 62) 사이의 상기 제2 방향으로의 거리(d)가 증가될 수 있다. 따라서, 상기 제1 및 제2 불순물 영역들(60, 62) 간의 제2 방향으로의 거리(d)가 좁아서 발생되는 불량이 감소될 수 있다.
상기 설명한 반도체 소자에서 각 요소들의 배치를 SRAM의 셀 레이아웃에 적용할 수 있다.
도 9는 예시적인 실시예에 따른 SRAM의 유닛셀들을 포함하는 레이아웃이다.
도 9를 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(112, 115, 117, 118), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(112)은 도 6을 참조로 설명한 제1 액티브 핀과 실질적으로 동일할 수 있다. 제4 열에 배치되는 제4 액티브 핀(118)은 도 6을 참조로 설명한 제4 액티브 핀과 실질적으로 동일할 수 있다. 즉, 상기 제1 및 제4 액티브 핀들(112, 118)은 물결 형상을 가질 수 있다.
제2 열에 배치되는 제2 액티브 핀(115)은 제2 직선 연장 부위들(115a) 및 제2 직선 연장 부위들(115a) 사이에 배치되는 제2 절곡 부위(115b)를 포함할 수 있다. 상기 제2 액티브 핀(115)은 고립된 섬 형상을 가질 수 있고, 복수의 제2 액티브 핀들(115)은 서로 이격되면서 상기 제1 방향으로 배치될 수 있다.
제3 열에 배치되는 제3 액티브 핀(117)은 제3 직선 연장 부위들(117a) 및 제3 직선 연장 부위들(117a) 사이에 배치되는 제3 절곡 부위를(117b) 포함할 수 있다. 상기 제3 액티브 핀(117)은 고립된 섬 형상을 가질 수 있고, 복수의 제3 액티브 핀들(117)은 서로 이격되면서 상기 제1 방향으로 배치될 수 있다.
상기 제2 액티브 핀(115)과 상기 제3 액티브 핀(117)은 상기 제2 방향으로 서로 나란하지 않고 어긋나게 배치될 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)은 상기 제2 방향으로 연장될 수 있다. 각 트랜지스터에서, 상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)의 역할은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 및 제4 게이트 구조물(130, 132, 134, 136)은 도 6을 참조로 설명한 것과 실질적으로 동일하거나 유사하게 배치될 수 있다.
상기 제2 게이트 구조물(132)의 제1 가장자리 부위는 상기 제1 액티브 핀(112)의 제1 직선 연장 부위(112a)와 교차할 수 있다. 이 때, 상기 제2 게이트 구조물(132)과 교차하는 상기 제1 직선 연장 부위(112a)는 이웃하는 제1 직선 연장 부위에 비해 상기 제2 게이트 구조물(132)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 또한, 상기 제2 게이트 구조물(132)은 상기 제2 액티브 핀(115)의 제2 절곡 부위(115b)와 교차할 수 있다. 상기 제2 게이트 구조물(132)의 제2 가장자리 부위는 상기 제3 액티브 핀(117)과 인접한 부위까지 연장될 수 있다. 상기 제2 절곡 부위(115b)는 상기 제2 방향으로 마주하고 있는 제1 절곡 부위(112b)와 절곡되는 방향이 서로 동일할 수 있다.
상기 제3 게이트 구조물(134)은 상기 제3 액티브 핀(117)의 제3 절곡 부위(117b)와 교차하도록 배치될 수 있다. 상기 제3 게이트 구조물(134)의 제1 가장자리 부위는 상기 제2 액티브 핀(115)과 인접한 부위까지 연장될 수 있다. 또한, 상기 제3 게이트 구조물(134)의 제2 가장자리 부위는 상기 제4 액티브 핀(118)의 제4 직선 연장 부위(118a)와 교차할 수 있다. 이 때, 상기 제3 게이트 구조물(134)과 교차하는 상기 제4 직선 연장 부위(118a)는 이웃하는 제4 직선 연장 부위에 비해 상기 제3 게이트 구조물(134)의 중심 부위로 향하는 방향으로 들어가 있는 형상을 가질 수 있다. 상기 제3 절곡 부위(117b)는 상기 제2 방향으로 마주하고 있는 제4 절곡 부위(118b)와 절곡되는 방향이 서로 동일할 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136) 사이에 위치하는 제1 내지 제4 액티브 핀들(112, 115, 117, 118) 부위는 트랜지스터의 불순물 영역으로 제공될 수 있다. 예시적인 실시예에서, 도 6 및 도 7을 참조로 설명한 것과 같이, 상기 제1 내지 제4 액티브 핀들(112, 115, 117, 118)에는 리세스가 구비되고, 각 리세스부 내부에 불순물이 도핑된 제1 내지 제4 에피택셜 패턴들이 구비될 수 있다.
이와같이, 상기 제1 및 제4 액티브 핀들(112, 118)이 물결 형상을 가지므로, 상기 제1 및 제4 액티브 핀들(112, 118)의 단부와 인접하게 배치되는 게이트 구조물의 불량이 감소될 수 있다. 또한, 상기 제2 및 제3 액티브 핀들(115, 117)이 물결 형상을 가지므로 불순물 영역들 사이의 상기 제2 방향으로의 간격(d)이 충분하게 확보할 수 있다.
도 10은 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다. 도 11은 도 10의 II-II' 부위를 절단한 단면도이다.
도 10에서는 콘택 플러그들을 도시하였다. 도 11에서는 콘택 플러그를 생략하였다.
도 10 및 도 11을 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(122, 124, 126, 128), 제1 내지 제4 게이트 구조물(130, 132, 134, 136)을 포함할 수 있다.
도 10에 도시된 SRAM 셀의 유닛 셀은 제1 및 제4 액티브 핀들(122, 128)의 형상을 제외하고는 도 9에 도시된 SRAM의 유닛 셀과 실질적으로 동일할 수 있다.
제1 열에 배치되는 제1 액티브 핀(122)은 직선 형상으로 연장되며, 절곡 부위를 포함하지 않을 수 있다.
제2 열에 배치되는 제2 액티브 핀(124)은 제2 직선 연장 부위들(122a) 및 제2 직선 연장 부위들(124a) 사이에 배치되는 제2 절곡 부위(124b)를 포함할 수 있다. 제3 열에 배치되는 제3 액티브 핀(126)은 제3 직선 연장 부위들(126a) 및 제3 직선 연장 부위들(126a) 사이에 배치되는 제3 절곡 부위(126b)를 포함할 수 있다. 상기 제2 및 제3 액티브 핀들(124 126)은 도 9를 참조로 설명한 제2 및 제3 액티브 핀들과 실질적으로 동일할 수 있다.
제4 열에 배치되는 제4 액티브 핀(128)은 직선 형상으로 연장되며, 절곡 부위를 포함하지 않을 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)은 상기 제2 방향으로 연장될 수 있다. 상기 제1 내지 제4 게이트 구조물의 역할 및 배치는 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
고립된 제2 액티브 핀(124) 상에는 2개의 제2 게이트 구조물들(132)이 배치될 수 있다. 상기 제2 게이트 구조물(132)의 제1 가장자리 부위는 상기 제1 액티브 핀(122)과 교차할 수 있다. 또한, 상기 제2 게이트 구조물(132)은 상기 제2 액티브 핀(124)의 제2 절곡 부위(124b)와 교차할 수 있다. 상기 제2 절곡 부위(124b)는 상기 2개의 제2 게이트 구조물들(132) 사이에 배치되는 제2 액티브 핀(124)과 상기 제1 액티브 핀의 상기 제2 방향의 거리(d7)가 증가되는 방향으로 꺽여지는 형상을 가질 수 있다.
이와 유사하게, 상기 제3 게이트 구조물(134)은 상기 제3 액티브 핀(126)의 제3 절곡 부위(126b)와 교차할 수 있다. 고립된 제3 액티브 핀 상에는 2개의 제3 게이트 구조물들(134)이 배치될 수 있다. 상기 제3 절곡 부위(126b)는 상기 2개의 제3 게이트 구조물들(134) 사이에 배치되는 상기 제3 액티브 핀(126) 및 제4 액티브 핀(128)의 상기 제2 방향으로 거리(d8)가 증가되는 방향으로 꺽여지는 형상을 가질 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136) 사이에 위치하는 제1 내지 제4 액티브 핀들(122, 124, 126, 128) 부위는 트랜지스터의 불순물 영역으로 제공될 수 있다.
예시적인 실시예에서, 도 7을 참조로 설명한 것과 같이, 상기 제1 내지 제4 액티브 핀들(122, 124, 126, 128)에는 각각 리세스가 구비되고, 상기 리세스 내에는 제1 내지 제4 에피택셜 패턴(140, 142, 144, 146, 도 7)들이 구비될 수 있다.
상기 제1 및 제4 에피택셜 패턴들(140, 146)은 실리콘을 포함하고, N형 불순물이 도핑될 수 있다. 상기 제2 및 제3 에피택셜 패턴들(142, 144)은 실리콘 게르마늄을 포함하고 P형 불순물이 도핑될 수 있다. 상기 제1 내지 제4 에피택셜 패턴들(140, 142, 144, 146, 도 7)은 상기 제1 내지 제4 액티브 핀들(122, 124, 126, 128)에 비해 상기 제2 방향으로 돌출되는 형상을 가질 수 있다.
예시적인 실시예에서, 2개의 제2 게이트 구조물들(132)사이에 위치하는 상기 제2 액티브 핀(124)에는 제2 에피택셜 패턴(142)이 구비될 수 있다. 또한, 상기 2개의 제2 게이트 구조물들(132) 사이의 상기 제1 액티브 핀(122)에는 제1 에피택셜 패턴(140)이 구비될 수 있다. 상기 제1 및 제2 에피택셜 패턴들(140, 142) 상에는 각각 제1 및 제2 콘택 플러그(150, 152)가 구비될 수 있다. 상기 제1 및 제2 콘택 플러그들은(150, 152) 서로 전기적으로 쇼트되지 않아야 한다.
그런데, 상기 제1 에피택셜 패턴(140)은 제1 선택적 에피택셜 성장 공정을 통해 형성되기 때문에, 도 10에 도시된 것과 같이, 상기 제1 액티브 핀(122)에 비해 상기 제2 방향으로 돌출될 수 있다. 또한, 상기 제2 에피택셜 패턴(142)은 제2 선택적 에피택셜 성장 공정을 통해 형성되기 때문에, 도 10에 도시된 것과 같이, 상기 제2 액티브 핀(124)에 비해 상기 제2 방향으로 돌출될 수 있다. 그러므로, 이들 간의 이격 거리가 가까운 경우 상기 제1 및 제2 에피택셜 패턴들(140, 142)이 쇼트되는 불량이 발생될 수 있다.
그러나, 상기 제2 액티브 핀(124)이 물결 형상을 가지므로써 상기 제2 게이트 구조물들(132) 사이에 위치하는 상기 제1 및 제2 액티브 핀들(122, 124)간의 제2 방향으로 제1 거리(d7)가 증가될 수 있다. 따라서, 상기 제1 및 제2 에피택셜 패턴들(140, 142)의 쇼트 불량이 감소될 수 있다.
이와 유사하게, 하나의 제3 액티브 핀(126)에는 2개의 제3 게이트 구조물들(134)이 교차되고, 제3 게이트 구조물들(134) 사이의 상기 제3 액티브 핀들(126)에는 제3 에피택셜 패턴(144, 도 7)이 구비될 수 있다. 또한, 상기 2개의 제3 게이트 구조물들(134) 사이의 제4 액티브 핀(128)에는 제4 에피택셜 패턴(146, 도 7)이 구비될 수 있다. 상기 제3 및 제4 에피택셜 패턴들(126, 128) 상에는 각각 제3 및 제4 콘택 플러그들(154, 156)이 구비될 수 있다.
상기 제3 액티브 핀(126)이 물결 형상을 가짐으로써, 상기 제3 및 제4 액티브 핀들(126, 128) 간의 상기 제2 방향으로의 제2 거리(d8)가 증가될 수 있다. 따라서, 상기 제3 및 제4 에피택셜 패턴들(144, 146)의 쇼트 불량이 감소될 수 있다.
예시적인 실시예에서, 상기 고립된 제2 액티브 핀(124)의 상기 제1 방향의 양쪽 가장자리에도 상기 제2 에피택셜 패턴(142)이 구비될 수 있다. 상기 제2 에피택셜 패턴(142)은 제5 콘택 플러그(158)를 통해 상기 제2 방향으로 대향하고 있는 상기 제1 에피택셜 패턴(140)과 전기적으로 연결될 수 있다. 또한, 상기 제2 에피택셜 패턴(142)은 제6 콘택 플러그(160)를 통해 이웃하는 상기 제3 게이트 구조물(134)과 전기적으로 연결될 수 있다.
이와 유사하게, 상기 고립된 제3 액티브 핀(126)의 상기 제1 방향의 양쪽 가장자리에도 제3 에피택셜 패턴(144)이 구비될 수 있다. 상기 제3 에피택셜 패턴(144)은 제7 콘택 플러그(162)를 통해 상기 제2 방향으로 대향하고 있는 상기 제4 에피택셜 패턴(146)과 전기적으로 연결될 수 있다. 또한, 상기 제3 에피택셜 패턴(144)은 제8 콘택 플러그(164)를 통해 이웃하는 상기 제2 게이트 구조물(132)과 전기적으로 연결될 수 있다.
한편, 상기 제1 게이트 구조물들(130) 사이의 제1 에피택셜 패턴(140)에는 제9 콘택 플러그(166)가 구비되고, 상기 제4 게이트 구조물들(136) 사이의 제4 에피택셜 패턴(146)에는 제10 콘택 플러그(168)가 구비될 수 있다.
설명한 것과 같이, 상기 제2 및 제3 액티브 핀들(124, 126)이 물결 형상을 가짐으로써 에피택셜 패턴들 간의 쇼트 불량이 감소될 수 있다.
도 12는 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 12에 도시된 SRAM 셀의 유닛 셀은 제1 및 제4 액티브 핀들(123, 129)의 형상을 제외하고는 도 6에 도시된 SRAM의 유닛 셀과 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(123, 125, 127, 129), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(123)은 제1 직선 연장 부위들(123a) 및 제1 직선 연장 부위들(123a) 사이에 배치되는 제1 절곡 부위(123b)를 포함할 수 있다.
제2 열에 배치되는 제2 액티브 핀들(125) 및 제3 열에 배치되는 제3 액티브 핀들(127)은 각각 도 6을 참조로 설명한 제2 및 제3 액티브 핀들과 실질적으로 동일한 형상을 가질 수 있다.
제4 열에 배치되는 제4 액티브 핀(129)은 제4 직선 연장 부위들(129a) 및 제4 직선 연장 부위들(129a) 사이에 배치되는 제4 절곡 부위(129b)를 포함할 수 있다.
상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)은 상기 제2 방향으로 연장될 수 있다. 각 트랜지스터에서 상기 제1 내지 제4 게이트 구조물(130, 132, 134, 136)의 역할은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 게이트 구조물(130)은 상기 제1 액티브 핀(123)의 제1 직선 연장 부위들(123a)을 가로지르도록 배치될 수 있다. 상기 제1 게이트 구조물(130)들 사이에 위치하는 불순물 영역들은 상기 제1 액티브 핀(123)의 제1 직선 연장 부위(123a)에 해당될 수 있다.
상기 제2 게이트 구조물(132)은 상기 제1 액티브 핀(123) 및 제2 액티브 핀(125)을 가로지르도록 배치될 수 있다. 상기 제2 게이트 구조물(132)은 상기 제1 액티브 핀(123)의 제1 절곡 부위(123b)를 가로지르도록 배치될 수 있다. 즉, 상기 제2 게이트 구조물(132)은 상기 제1 절곡 부위 (123b)와 수직 방향으로 대향할 수 있다. 상기 제1 절곡 부위(123b)는 이웃하는 제1 액티브 핀(123)과 상기 제2 액티브 핀(125)이 서로 멀어지는 방향으로 꺽여질 수 있다. 상기 제2 게이트 구조물(132)들 사이에 위치하는 불순물 영역은 상기 제1 액티브 핀(123)의 제1 직선 연장 부위(123a)에 해당될 수 있다.
상기 제3 게이트 구조물(134)은 상기 제3 액티브 핀(127) 및 제4 액티브 핀(129)을 가로지르도록 배치될 수 있다. 상기 제3 게이트 구조물(134)은 상기 제4 액티브 핀(129)의 제4 절곡 부위(129b)를 가로지르도록 배치될 수 있다. 상기 제4 절곡 부위(129b)는 이웃하는 제3 액티브 핀(127)과 상기 제4 액티브 핀(129)이 서로 멀어지는 방향으로 꺽여질 수 있다. 상기 제3 게이트 구조물(134)들 사이에 위치하는 불순물 영역은 상기 제4 액티브 핀(129)의 제4 직선 연장 부위(129a)에 해당될 수 있다.
상기 제4 게이트 구조물(136)은 상기 제4 액티브 핀(129)의 제4 직선 연장 부위들(129)을 가로지르도록 배치될 수 있다. 상기 제4 게이트 구조물(136) 양측의 불순물 영역은 상기 제4 액티브 핀(129)의 제4 직선 연장 부위(129a)에 해당될 수 있다.
도 7을 참조로 설명한 것과 같이, 상기 게이트 구조물들(130, 132, 134, 136) 사이의 제1 내지 제4 액티브 핀들(123, 125, 127, 129)에는 각각 제1 내지 제4 에피택셜 패턴(140, 142, 144, 146)이 구비될 수 있다. 또한, 도 10을 참조로 설명한 것과 같이, 제1 내지 10 콘택 플러그들(150, 152, 154, 156, 158, 160, 162, 164, 166, 168)이 구비될 수 있다.
설명한 것과 같이, 상기 제1 액티브 핀(123)이 물결 형상을 가짐으로써 상기 제2 게이트 구조물들(132) 사이에 위치하는 상기 제1 및 제2 액티브 핀들(123, 125) 간의 상기 제2 방향으로 거리(d7)가 증가될 수 있다. 따라서, 상기 제1 및 제2 에피택셜 패턴들(140, 142) 간의 쇼트 불량이 감소될 수 있다. 또한, 상기 제4 액티브 핀(129)이 물결 형상을 가짐으로써 상기 제3 게이트 구조물들(134)) 사이에 위치하는 상기 제3 및 제4 액티브 핀들(127, 129) 간의 상기 제2 방향으로 거리(d8)가 증가될 수 있다. 따라서, 상기 제3 및 제4 에피택셜 패턴들(144, 146) 간의 쇼트 불량이 감소될 수 있다.
도 13은 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 13을 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(123, 124, 126, 129), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(123)은 제1 직선 연장 부위들(123a) 및 제1 직선 연장 부위들(123a) 사이에 배치되는 제1 절곡 부위(123b)를 포함할 수 있다. 상기 제1 액티브 핀(123)은 도 12를 참조로 설명한 제1 액티브 핀과 실질적으로 동일할 수 있다.
제2 열에 배치되는 제2 액티브 핀들(124)은 제2 직선 연장 부위들(124a) 및 제2 직선 연장 부위들(124a) 사이에 배치되는 제2 절곡 부위(124b)를 포함할 수 있다. 제3 열에 배치되는 제3 액티브 핀들(126)은 제3 직선 연장 부위들(126a) 및 제3 직선 연장 부위들(126a) 사이에 배치되는 제3 절곡 부위(126b)를 포함할 수 있다. 상기 제2 및 제3 액티브 핀들(124, 126)은 도 10을 참조로 설명한 제2 및 제3 액티브 핀들과 실질적으로 동일할 수 있다.
제4 열에 배치되는 제4 액티브 핀(129)은 제4 직선 연장 부위들(129a) 및 제4 직선 연장 부위들(129a) 사이에 배치되는 제4 절곡 부위(129b)를 포함할 수 있다. 상기 제4 액티브 핀(129)은 도 12를 참조로 설명한 제4 액티브 핀과 실질적으로 동일할 수 있다.
각 트랜지스터에서의 상기 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)의 역할은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 게이트 구조물(130)은 상기 제1 액티브 핀(123)의 제1 직선 연장 부위들을 가로지르도록 배치될 수 있다. 상기 제1 게이트 구조물(130)은 도 10을 참조로 설명한 제1 게이트 구조물과 실질적으로 동일할 수 있다.
상기 제2 게이트 구조물(132)은 상기 제1 액티브 핀(123)의 제1 절곡 부위(123b)와 상기 제2 액티브 핀(124)의 제2 절곡 부위(124b)를 함께 가로지르도록 배치될 수 있다. 즉, 상기 제2 게이트 구조물(132)은 수직 방향으로 상기 제1 절곡 부위(123b) 및 제2 절곡 부위(124b)와 각각 대향할 수 있다. 상기 제1 및 제2 절곡 부위들(123b, 124b)은 이웃하는 제1 액티브 핀(123)과 상기 제2 액티브 핀(124)이 서로 멀어지는 방향으로 각각 꺽여질 수 있다. 도시된 것과 같이, 상기 제1 및 제2 절곡 부위들(123b, 124b)은 상기 제1 방향을 기준으로 서로 대칭될 수 있다.
상기 제3 게이트 구조물(134)은 상기 제3 액티브 핀(126)의 제3 절곡 부위(126b)와 및 제4 액티브 핀(129)의 제4 절곡 부위(129b)를 함께 가로지르도록 배치될 수 있다. 즉, 상기 제3 게이트 구조물(134)은 상기 제3 절곡 부위(126b) 및 제4 절곡 부위(129b)와 대향할 수 있다. 상기 제3 및 제4 절곡 부위들(126b, 129b)은 이웃하는 제3 액티브 핀(126)과 상기 제4 액티브 핀(128)이 서로 멀어지는 방향으로 각각 꺽여질 수 있다. 도시된 것과 같이, 상기 제3 및 제4 절곡 부위들(126b, 129b)은 상기 제1 방향을 기준으로 서로 대칭될 수 있다.
상기 제4 게이트 구조물(136)은 상기 제4 액티브 핀(129)의 제4 직선 연장 부위들(129a)을 가로지르도록 배치될 수 있다. 상기 제4 게이트 구조물(136)은 도 10을 참조로 설명한 제4 게이트 구조물과 실질적으로 동일할 수 있다.
도 7을 참조로 설명한 것과 같이, 상기 게이트 구조물들(130, 132, 134, 136) 사이의 제1 내지 제4 액티브 핀들(123, 124, 126, 129)에는 각각 제1 내지 제4 에피택셜 패턴들이 구비될 수 있다. 또한, 도 9를 참조로 설명한 것과 같이, 제1 내지 10 콘택 플러그들(150. 152, 154, 156, 158, 160, 162, 164, 166, 168)이 구비될 수 있다.
설명한 것과 같이, 상기 제1 및 제2 액티브 핀들(123, 124)이 각각 물결 형상을 가짐으로써 상기 제2 게이트 구조물들(132) 사이에 위치하는 상기 제1 및 제2 액티브 핀들(123, 124) 간의 상기 제2 방향으로의 거리(d7)가 증가될 수 있다. 또한, 상기 제3 및 제4 액티브 핀들(126, 129)이 물결 형상을 가짐으로써 상기 제3 게이트 구조물들(134) 사이에 위치하는 상기 제3 및 제4 액티브 핀들(126, 129) 간의 상기 제2 방향으로의 거리(d8)가 증가될 수 있다.
도 14는 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 14를 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(122, 172, 174, 128), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
도 14에 도시된 SRAM의 유닛 셀은 제2 및 제3 액티브 핀들의 형상을 제외하고는 도 10에 도시된 SRAM의 유닛 셀과 실질적으로 동일할 수 있다.
제2 열에 배치되는 제2 액티브 핀(172)은 제2 직선 연장 부위들(172a) 및 제2 절곡 부위(172b)를 포함할 수 있다. 상기 제2 직선 연장 부위들은 상기 제1 방향으로 연장되는 직선에 대해 서로 나란하게 배치될 수 있다. 또한, 이웃하는 제2 직선 연장 부위들(172a) 사이에는 2개의 연결된 제2 절곡 부위(172b)가 포함될 수 있다. 상기 제2 절곡 부위(172b)는 상기 제1 방향에 대해 사선 방향으로 연장될 수 있다.
예시적인 실시예에서, 고립된 제2 액티브 핀(172)은 2개의 제2 직선 연장 부위(172a) 및 상기 2개의 직선 연장 부위(172a) 사이에 연결된 2개의 제2 절곡 부위(172b)를 포함할 수 있다. 상기 제2 절곡 부위들(172b)은 제2 직선 연장 부위들(172a)의 각 단부로부터 서로 대칭되는 방향으로 꺽여진 형상을 가질 수 있다. 따라서, 상기 2개의 제2 절곡 부위(172b)가 연결되는 부위에서 첨점이 형성될 수 있다.
상기 제2 절곡 부위(172b)의 첨점 부위는 상기 제2 게이트 구조물들(132) 사이 부위에 해당될 수 있다. 상기 제2 절곡 부위(172b)들은 이웃하는 제1 액티브 핀(122)과 상기 제2 액티브 핀(172)이 서로 멀어지는 방향으로 각각 꺽여질 수 있다. 제2 게이트 구조물(132)은 상기 제2 절곡 부위(172b)를 가로지르도록 배치될 수 있다.
제3 열에 배치되는 제3 액티브 핀(174)은 제3 직선 연장 부위들(174a) 및 제3 절곡 부위(174b)를 포함할 수 있다. 상기 제3 절곡 부위(174b)의 첨점 부위는 상기 제3 게이트 구조물들(134) 사이에 해당될 수 있다. 상기 제3 액티브 핀(174)은 상기 제2 액티브 핀(172)과 유사한 형상을 가질 수 있다. 상기 제3 절곡 부위(174b)들은 이웃하는 제3 액티브 핀(174)과 상기 제4 액티브 핀(128)이 서로 멀어지는 방향으로 각각 꺽여질 수 있다. 제3 게이트 구조물(134)은 상기 제3 절곡 부위(174b)를 가로지르도록 배치될 수 있다.
설명한 것과 같이, 상기 제2 및 제3 액티브 핀들(172, 174)이 각각 제2 및 제3 절곡 부위(172b, 174b)를 포함함으로써, 에피택셜 패턴들 사이의 쇼트 불량이 감소될 수 있다.
도 15는 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 15에 도시된 SRAM의 유닛 셀은 제1 및 제4 액티브 핀들의 형상을 제외하고는 도 12에 도시된 SRAM의 유닛 셀과 실질적으로 동일할 수 있다.
도 15를 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(170, 125, 127, 176), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(170)은 제1 방향으로 연장되고, 제1 직선 연장 부위들(170a) 및 제1 절곡 부위(170b)를 포함할 수 있다. 예시적인 실시예에서, 2개의 제1 절곡 부위(170b)의 일 단부는 서로 연결되고, 연결 부위에는 첨점을 포함할 수 있다. 상기 제1 절곡 부위(170b)의 첨점 부위는 상기 제2 게이트 구조물들(132) 사이 부위에 해당될 수 있다. 상기 제1 절곡 부위(170b)들은 이웃하는 제1 액티브 핀(170)과 상기 제2 액티브 핀(125)이 서로 멀어지는 방향으로 꺽여질 수 있다. 제2 게이트 구조물(132)은 상기 제1 절곡 부위(170b)를 가로지르도록 배치될 수 있다.
제4 열에 배치되는 제4 액티브 핀(176)은 제1 방향으로 연장되고, 제4 직선 연장 부위들(176a) 및 제4 절곡 부위(176b)를 포함할 수 있다. 상기 제4 액티브 핀(176)은 상기 제1 액티브 핀(170)과 유사한 형상을 가질 수 있다. 상기 제4 절곡 부위(176b)들은 이웃하는 제3 액티브 핀(127)과 상기 제4 액티브 핀(176)이 서로 멀어지는 방향으로 꺽여질 수 있다. 제3 게이트 구조물(134)은 상기 제4 절곡 부위(176b)를 가로지르도록 배치될 수 있다.
설명한 것과 같이, 상기 제1 및 제4 액티브 핀들(170, 176)이 각각 제1 및 제4 절곡 부위(170b, 176b)를 포함함으로써, 에피택셜 패턴들 사이의 쇼트 불량이 감소될 수 있다.
도 16은 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 16을 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(170, 172, 174, 176), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(170) 및 제4 열에 배치되는 제4 액티브 핀(174)은 각각 도 15를 참조로 설명한 제1 및 제4 액티브 핀과 실질적으로 동일할 수 있다.
제2 열에 배치되는 제2 액티브 핀(172) 및 제3 열에 배치되는 제3 액티브 핀(174)은 각각 도 14를 참조로 설명한 제2 및 제4 액티브 핀과 실질적으로 동일할 수 있다.
상기 제1 내지 제4 액티브 핀들(170, 172, 174, 176)에 각각 제1 내지 제4 절곡 부위(170b, 172b, 174b, 176b)를 포함함으로써, 에피택셜 패턴들 사이의 쇼트 불량이 감소될 수 있다.
도 17은 예시적인 실시예에 따른 SRAM의 유닛셀들을 나타내는 레이아웃이다.
도 17을 참조하면, 상기 SRAM의 유닛 셀은 제1 내지 제4 액티브 핀들(180, 125, 127, 182), 제1 내지 제4 게이트 구조물들(130, 132, 134, 136)을 포함할 수 있다.
제1 열에 배치되는 제1 액티브 핀(180)과 제4 열에 배치되는 제4 액티브 핀(182)은 각각 제1 방향으로 연장되는 형상을 가질 수 있다.
제2 열에 배치되는 제2 액티브 핀(125) 및 제3 열에 배치되는 제3 액티브 핀(127)은 각각 도 6을 참조로 설명한 제2 및 제3 액티브 핀들과 실질적으로 동일한 형상을 가질 수 있다. 즉, 상기 제1 내지 제4 액티브 핀들(180, 125, 127, 182)은 절곡되는 부위 없이 직선으로 연장될 수 있다.
제1 게이트 구조물(190)은 상기 제1 액티브 핀(180)을 가로지르도록 배치될 수 있다. 제1 게이트 구조물(190)은 상기 제2 방향으로 연장되는 제1 수직 연장 부위들(190a)과 상기 제1 수직 연장 부위들(190a) 사이에 구비되고 상기 제2 방향과 사선 방향으로 절곡되는 제1 절곡 부위(190b)를 포함할 수 있다. 상기 제1 수직 연장 부위(190a)는 상기 제1 액티브 핀(180)과 수직하게 교차하고, 상기 제1 절곡 부위(190b)는 상기 제1 액티브 핀(180) 사이의 소자 분리 영역과 대향할 수 있다.
제2 게이트 구조물(192)은 상기 제1 및 제2 액티브 핀(180, 125)을 함께 가로지르도록 배치될 수 있다. 상기 제2 게이트 구조물(192)은 상기 제3 액티브 핀과 인접하도록 연장될 수 있다. 제2 게이트 구조물(192)은 제2 방향으로 연장되는 제2 수직 연장 부위들(192a)과 상기 제2 수직 연장 부위들(192a) 사이에 구비되고 상기 제2 방향과 사선방향으로 절곡되는 제2 절곡 부위(192b)를 포함할 수 있다.
상기 제2 게이트 구조물(192)의 제2 수직 연장 부위(192a)는 상기 제1 액티브 핀(180)과 수직하게 교차할 수 있다. 또한, 상기 제2 게이트 구조물(192)의 제2 수직 연장 부위(192a)는 상기 제2 액티브 핀(180)과 수직하게 교차할 수 있다. 상기 제2 절곡 부위(192b)는 상기 제1 및 제2 액티브 핀들(180, 125) 사이의 소자 분리 영역과 대향할 수 있다.
제3 게이트 구조물(194)은 상기 제3 및 제4 액티브 핀(127, 182)을 함께 가로지르도록 배치될 수 있다. 상기 제3 게이트 구조물(194)은 상기 제2 액티브 핀(125)과 인접하도록 연장될 수 있다. 제3 게이트 구조물(194)은 제2 방향으로 연장되는 제3 수직 연장 부위들(194a)과 상기 제3 수직 연장 부위들(194a) 사이에 구비되고 상기 제2 방향과 사선방향으로 절곡되는 제3 절곡 부위(192b)를 포함할 수 있다.
상기 제3 게이트 구조물(194)의 제3 수직 연장 부위(194a)는 상기 제3 액티브 핀(127)과 수직하게 교차할 수 있다. 또한, 상기 제3 게이트 구조물(194)의 제3 수직 연장 부위(194a)는 상기 제4 액티브 핀(182)과 수직하게 교차할 수 있다. 상기 제3 절곡 부위(194b)는 상기 제3 및 제4 액티브 핀들(127, 182) 사이의 소자 분리 영역과 대향할 수 있다.
제4 게이트 구조물(196)은 상기 제4 액티브 핀(182)을 가로지르도록 배치될 수 있다. 제4 게이트 구조물(196)은 제2 방향으로 연장되는 제4 수직 연장 부위들(196a)과 상기 제4 수직 연장 부위들(196a) 사이에 구비되고 상기 제2 방향과 사선방향으로 절곡되는 제4 절곡 부위(196b)를 포함할 수 있다. 상기 제4 수직 연장 부위(196a)는 상기 제4 액티브 핀(196)과 수직 방향으로 대향하고, 상기 제4 절곡 부위(196b)는 상기 제4 액티브 핀(196) 사이의 소자 분리 영역과 수직 방향으로 대향할 수 있다.
상기 제1 내지 제4 게이트 구조물들(190, 192, 194, 196) 사이의 상기 제1 내지 제4 액티브 핀들(180, 125, 127, 182)에는 각각 리세스가 구비되고, 상기 리세스 내에는 제1 내지 제4 에피택셜 패턴들이 구비될 수 있다.
상기 제2 게이트 구조물들(192) 사이의 상기 제1 및 제2 액티브 핀들(180, 125) 사이 부위는 사선 방향을 가지게 되고, 상기 사선 방향으로의 간격(d9)이 멀어지게 된다. 따라서, 상기 부위에서 상기 제1 및 제2 에피택셜 패턴들이 접촉하는 불량이 감소될 수 있다.
또한, 상기 제3 게이트 구조물들(194) 사이의 상기 제3 및 제4 액티브 핀들(127, 182) 사이 부위는 사선 방향을 가지게 되고, 상기 사선 방향으로의 간격(d10)이 멀어지게 된다. 따라서, 상기 부위에서 상기 제3 및 제4 에피택셜 패턴들이 접촉하는 불량이 감소될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판 상에 제1 방향으로 연장되는 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 평행하게 배치되는 제2 액티브 핀; 및
    상기 기판 상에 제1 및 제2 액티브 핀을 함께 교차하도록 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물들을 포함하고,
    상기 제1 액티브 핀은 제1 직선 연장 부위들 및 상기 제1 직선 연장 부위들 사이의 제1 절곡 부위를 포함하고, 물결 형상을 가지면서 연장되고,
    상기 각 게이트 구조물의 상기 제2 방향의 적어도 하나의 가장자리 부위는 상기 제1 액티브 핀의 직선 연장 부분과 교차하도록 배치되는 반도체 소자.
  2. 제1항에 있어서, 상기 각각의 제1 직선 연장 부위는 상기 제1 방향으로 연장되고, 이웃하는 제1 직선 연장 부위들은 상기 제1 절곡 부위에 의해 상기 제1 방향으로 연장되는 직선에 대해 서로 나란하지 않게 배치되는 반도체 소자.
  3. 제1항에 있어서, 상기 각 게이트 구조물의 가장자리 부위와 교차되는 제1 직선 연장 부위는 상기 제1 절곡 부위에 의해 이웃하는 제1 직선 연장 부위보다 상기 게이트 구조물의 중심 부위로 들어가 있는 형상을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 절곡 부위는 상기 제1 직선 연장 부위의 제1 방향의 단부로부터 상기 제1 방향에 대해 사선 방향으로 연장되는 형상을 갖는 반도체 소자.
  5. 제4항에 있어서, 상기 각각의 제1 직선 연장 부위 양 단부에 위치하는 제1 절곡 부위들은 서로 대칭되는 형상을 갖는 반도체 소자.
  6. 제1항에 있어서, 상기 제2 액티브 핀은 복수개가 구비되고, 직선으로 연장되는 라인 형상을 갖고 서로 이격되면서 제1 방향으로 나란하게 배치되는 반도체 소자.
  7. 제1항에 있어서, 상기 제2 액티브 핀은 직선으로 연장되는 라인 형상을 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 제2 액티브 핀은 복수개가 구비되고, 각각의 제2 액티브 핀은 제2 직선 연장 부위들 및 상기 제2 직선 연장 부위들 사이의 제2 절곡 부위를 포함하는 고립된 형상을 갖는 반도체 소자.
  9. 제8항에 있어서, 상기 제2 절곡 부위는 상기 게이트 구조물의 하부와 대향하게 배치되고, 상기 제2 절곡 부위의 절곡 방향은 상기 제2 방향으로 마주하고 있는 제1 절곡 부위의 절곡 방향과 동일한 반도체 소자.
  10. 제1항에 있어서,
    상기 기판 상에서 상기 제1 및 제2 액티브 핀을 덮는 형상을 갖고, 내부에 상기 제1 및 제2 액티브 핀들을 함께 가로지르면서 상기 제2 방향으로 연장되는 개구부를 포함하는 제1 층간 절연막이 더 구비되고,
    상기 게이트 구조물은 상기 개구부 내부에 위치하는 반도체 소자.
  11. 제10항에 있어서, 상기 개구부 내부에 상기 제1 및 제2 액티브 핀들의 상부면 및 측벽이 노출되는 반도체 소자.
  12. 제1항에 있어서, 상기 게이트 구조물은 게이트 절연막, 게이트 전극 및 캡핑 패턴이 적층된 구조를 갖고, 상기 게이트 전극은 금속을 포함하고, 상기 게이트 절연막은 상기 게이트 전극의 측벽 및 저면을 둘러싸는 반도체 소자.
  13. 기판 상에 제1 방향으로 연장되고, 제1 직선 연장 부위 및 제1 절곡 부위를 포함하는 물결 형상의 제1 액티브 핀;
    상기 기판 상에, 상기 제1 방향으로 서로 이격되게 배치되는 복수개의 제2 액티브 핀들;
    상기 기판 상에, 상기 제1 방향으로 서로 이격되게 배치되고, 상기 제2 액티브 핀들과 상기 제1 방향과 수직한 제2 방향으로 서로 나란하지 않도록 배치되는 복수개의 제3 액티브 핀;
    상기 기판 상에 제1 방향으로 연장되고, 제4 직선 연장 부위 및 제4 절곡 부위를 포함하는 물결 형상의 제4 액티브 핀;
    상기 제1 액티브 핀의 제1 직선 연장 부위를 가로지르는 제1 게이트 구조물;
    상기 제1 액티브 핀의 제1 직선 연장 부위 및 제2 액티브 핀을 함께 가로지르는 제2 게이트 구조물;
    상기 제3 액티브 핀 및 제4 액티브 핀의 제1 직선 연장 부위를 함께 가로지르는 제3 게이트 구조물; 및
    상기 제4 액티브 핀의 제1 직선 연장 부위를 가로지르는 제4 게이트 구조물을 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 제1 게이트 구조물과 교차하는 상기 제1 액티브 핀의 제1 직선 연장 부위는 상기 제1 절곡 부위에 의해 이웃하는 제1 직선 연장 부위보다 상기 제1 게이트 구조물의 중심 부위로 들어가 있는 형상을 갖고,
    상기 제2 게이트 구조물과 교차하는 상기 제1 액티브 핀의 제1 직선 연장 부위는 상기 제1 절곡 부위에 의해 이웃하는 제1 직선 연장 부위보다 상기 제2 게이트 구조물의 중심 부위로 들어가 있는 형상을 갖는 반도체 소자.
  15. 제13항에 있어서, 상기 제3 게이트 구조물과 교차하는 상기 제4 액티브 핀의 제4 직선 연장 부위는 상기 제4 절곡 부위에 의해 이웃하는 제4 직선 연장 부위보다 상기 제4 게이트 구조물의 중심 부위로 들어가 있는 형상을 갖고,
    상기 제4 게이트 구조물과 교차하는 상기 제4 액티브 핀의 제4 직선 연장 부위는 상기 제4 절곡 부위에 의해 이웃하는 제4 직선 연장 부위보다 상기 제4 게이트 구조물의 중심 부위로 들어가 있는 형상을 갖는 반도체 소자.(실시예1)
  16. 제13항에 있어서, 상기 각각의 제2 및 제3 액티브 핀들은 직선으로 연장되는 라인 형상을 갖는 반도체 소자.
  17. 제13항에 있어서, 상기 각각의 제2 액티브 핀들은 제2 직선 연장 부위 및 제2 절곡 부위를 포함하고, 상기 각각의 제3 액티브 핀들은 제3 직선 연장 부위 및 제3 절곡 부위를 포함하고,
    상기 제2 게이트 구조물의 일부분은 상기 제2 액티브 핀의 제2 절곡 부위와 대향하도록 배치되고, 상기 제3 게이트 구조물의 일부분은 상기 제3 액티브 핀의 제3 절곡 부위와 대향하도록 배치되는 반도체 소자.
  18. 제17항에 있어서, 서로 마주하고 있는 제1 및 제2 절곡 부위들은 서로 동일한 방향으로 절곡되고, 서로 마주하고 있는 제3 및 제4 절곡 부위들은 서로 동일한 방향으로 절곡되는 반도체 소자.
  19. 기판 상에 제1 방향으로 연장되는 제1 액티브 핀;
    상기 기판 상에 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 평행하게 배치되는 제2 액티브 핀; 및
    상기 기판 상에 제1 및 제2 액티브 핀을 함께 교차하도록 배치되고, 제1 방향과 수직한 제2 방향으로 연장되는 적어도 2개의 서로 평행한 게이트 구조물들을 포함하고,
    적어도 상기 제1 액티브 핀은 제1 직선 연장 부위들 및 상기 제1 직선 연장 부위들 사이의 제1 절곡 부위를 포함하고, 상기 제1 절곡 부위는 게이트 구조물들 하부와 대향하고, 상기 제1 절곡 부위는 상기 게이트 구조물들 사이에 위치하는 제1 액티브 핀과 제2 액티브 핀의 상기 제2 방향의 간격이 증가되는 방향으로 꺽여지는 반도체 소자.
  20. 제19항에 있어서, 상기 각각의 제1 직선 연장 부위는 상기 제1 방향으로 연장되고, 이웃하는 제1 직선 연장 부위들은 상기 제1 방향으로 연장되는 직선에 대해 서로 나란하지 않게 배치되고,
    상기 제1 절곡 부위는 상기 제1 직선 연장 부위의 제1 방향의 단부로부터 상기 제1 방향에 대해 사선 방향으로 연장되는 반도체 소자.
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