KR20180118595A - 반도체, 어레이 기판 및 반도체 디바이스를 제조하는 방법 - Google Patents

반도체, 어레이 기판 및 반도체 디바이스를 제조하는 방법 Download PDF

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KR20180118595A
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Abstract

본 개시는 반도체 디바이스, 어레이 기판, 및 반도체 디바이스 제조 방법에 관한 것이다. 반도체 디바이스는 기판과, 기판 상에 형성된 박막 트랜지스터와, 박막 트랜지스터에 인접한 제1 광 검출 구조체를 포함하며, 여기서 제1 광 검출 구조체는 제1 하부 전극, 제1 상부 전극, 및 제1 하부 전극과 제1 상부 전극 사이에 배치된 제1 감광부를 포함하고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제1 광 검출 구조체의 제1 하부 전극과 동일한 층에 배치되고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 상부 전극으로서 사용된다.

Description

반도체, 어레이 기판 및 반도체 디바이스를 제조하는 방법
관련 출원에 대한 상호 참조
본 출원은 2017년 3월 13일에 출원된 중국 특허 출원 제201710146018.6호의 이익을 주장하며, 이 출원의 전체 내용은 본원의 일부로서 참조에 의해 이로써 통합된다.
본 개시는 반도체 기술 분야에 관한 것으로서, 더욱 상세하게는 반도체 디바이스, 어레이 기판, 및 반도체 디바이스를 제조하는 방법에 관한 것이다.
광 검출 기술은 반도체 디바이스를 포함하는 디스플레이 영역에서 사용된다. 예를 들어, 외부 광원이 화면의 시각 효과에 영향을 줄 수 있으므로, 외부 광원의 밝기에 기초하여 화면의 광원 밝기를 조절하면 화면의 시각 효과를 향상시킬 수 있다.
광 검출기는 지문 인식에 사용될 수 있다. 광 검출기를 사용하는 지문 인식은 더 큰 광 전류를 검출하기 위해 더 큰 광 검출 영역을 요구하는 광 검출 디바이스에 대한 더 높은 요구 사항을 갖는다. 특히, TFT-LCD 디스플레이에 지문 인식 기술을 통합하면 광 검출에 대한 더 높은 요구 사항을 가질 것이다.
본 개시의 실시예들은 반도체 디바이스를 제조하는 방법, 어레이 기판, 및 반도체 디바이스를 제공하고, 관련 분야 기술에서 박막 트랜지스터와 효율적으로 통합될 수 없는 광 검출 문제를 적어도 해결할 수 있으며, 개구율에 영향을 미치지 않으면서 디바이스의 감광 영역을 적어도 증가시킬 수 있다.
본 개시의 제1 양태는 반도체 디바이스를 제공한다. 반도체 디바이스는 기판; 기판 상에 형성된 박막 트랜지스터; 및 박막 트랜지스터에 인접한 제1 광 검출 구조체를 포함하고, 여기서 제1 광 검출 구조체는 제1 하부 전극, 제1 상부 전극, 및 제1 하부 전극과 제1 상부 전극 사이에 배치된 제1 감광부를 포함하며, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제1 광 검출 구조체의 제1 하부 전극과 동일한 층에 배치되며; 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 상부 전극으로서 이용된다.
일 실시예에서, 제1 감광부는 하부면, 상부면, 박막 트랜지스터를 향하는 제1 측면, 및 박막 트랜지스터와 반대쪽을 향하는 제2 측면을 가지며, 반도체 디바이스는 박막 트랜지스터와 제1 광 검출 구조체 사이의 제1 스페이서층을 추가로 포함하고, 여기서 제1 스페이서층은 제1 측면을 커버하고 소스 전극 및 드레인 전극 중 하나를 제1 하부 전극으로부터 이격시킨다.
일 실시예에서, 반도체 디바이스는 제1 광 검출 구조체의 제2 측면에 인접한 제2 광 검출 구조체를 추가로 포함하고, 여기서 제2 광 검출 구조체는 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 배치되는 제2 감광부를 포함하고, 여기서 제2 하부 전극과 제1 하부 전극은 일체를 이루고; 제2 감광부는 제2 측면 상에서 연장된다.
일 실시예에서, 반도체 디바이스는 제1 광 검출 구조체와 제2 광 검출 구조체 사이에 배치된 제2 스페이서층을 추가로 포함하고, 여기서 제2 스페이서층은 제2 측면을 커버하고 제1 상부 전극을 제2 감광부로부터 이격시킨다.
일 실시예에서, 반도체 디바이스는 절연층을 추가로 포함하고, 여기서 절연층은 제1 부분, 제2 부분 및 제3 부분을 가지며, 제1 부분은 박막 트랜지스터의 활성층과 게이트 전극 사이에 제공되고, 제2 부분은 제1 상부 전극 위에 놓이고, 제3 부분은 제2 감광부 위에 놓인다.
일 실시예에서, 제1 감광부는 가시광 감광 재료를 포함하고, 제1 상부 전극은 투명 도전성 재료를 포함한다.
일 실시예에서, 제1 감광부는 PIN 감광 구조체를 포함한다.
일 실시예에서, 제2 감광부는 UV광 감광 재료를 포함하고, 제2 상부 전극은 투명 도전성 재료를 포함한다.
일 실시예에서, 박막 트랜지스터의 활성층 및 제2 광 검출 구조체의 제2 감광부는 인듐 갈륨 아연 산화물을 포함한다.
본 개시의 또 다른 목적은 어레이 기판을 제공하는 것이다.
본 개시의 제2 양태는 어레이 기판을 제공한다. 어레이 기판은 전술한 반도체 디바이스를 포함한다.
본 개시의 또 다른 목적은 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 개시의 제3 양태는 반도체 디바이스를 제조하는 방법을 제공한다. 반도체 디바이스 제조 방법은 기판 상의 박막 트랜지스터 및 박막 트랜지스터에 인접한 제1 광 검출 구조체를 형성하는 단계를 포함하고, 여기서 제1 광 검출 구조체는 제1 하부 전극, 상부 전극 및 제1 하부 전극과 제1 상부 전극 사이에 배치된 제1 감광부를 포함하고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나는 제1 광 검출 구조체의 제1 하부 전극과 동일한 층에 배치되고; 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 상부 전극으로서 이용된다.
일 실시예에서, 방법은 제1 광 검출 구조체의 제2 측면에 인접한 제2 광 검출 구조체를 형성하는 단계를 추가로 포함하고, 여기서 제2 광 검출 구조체는 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 배치된 제2 감광부를 포함하고, 여기서 제2 하부 전극과 제1 하부 전극은 일체를 이루고; 제2 감광부는 제2 측면 상에서 연장된다.
일 실시예에서, 박막 트랜지스터와 제2 광 검출 구조체는 동시에 형성된다.
일 실시예에서, 박막 트랜지스터, 제1 광 검출 구조체 및 제2 광 검출 구조체를 형성하는 단계는: 기판 상에 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나인 제1 서브 도전층 및 제1 광 검출 구조체의 제1 하부 전극인 제2 서브 도전층을 형성하는 단계 -제1 서브 도전층과 제2 서브 도전층 사이에는 공간이 배열됨 -; 제2 서브 도전층 상에 제1 감광부를 형성하는 단계; 제1 상부 전극으로서 기능하는, 제1 감광부 상의 제2 도전층을 형성하는 단계; 제1 감광부 상에 제1 스페이서층 및 제2 스페이서층을 형성하는 단계 - 제1 스페이서층은 제1 감광부의 제1 측면 및 공간을 커버하고, 제2 스페이서층은 제1 감광부의 제2 측면 및 제1 상부 전극의 일부를 커버함 -; 제1 스페이서층 및 제2 스페이서층 상에 제1 반도체층 및 제2 반도체층을 형성하는 단계 - 제1 반도체층은 제1 스페이서층 위에 놓이고 또한 제1 상부 전극과 접촉하여 박막 트랜지스터의 활성층으로서 기능하고, 제2 반도체층은 제2 스페이서층 위에 놓여서 제2 광 검출 구조체의 제2 감광부로서 기능함 -; 제1 반도체층 및 제2 반도체층 상에 제2 캐핑층을 형성하는 단계; 제2 캐핑층 상에 제3 도전층을 형성하여 박막 트랜지스터의 게이트 전극을 형성하는 단계; 제2 캐핑층 상에 제4 도전층을 형성하는 단계 - 제4 도전층은 제2 반도체층과 접촉하여 제2 상부 전극으로서 기능함 - 를 포함한다.
일 실시예에서, 기판 상에 제1 서브 도전층 및 제2 서브 도전층을 형성하는 단계는: 기판 상에 제1 도전층을 형성하는 단계; 제1 도전층을 패터닝하여 공간에 의해 분리된 제1 서브 도전층 및 제2 서브 도전층을 형성하는 단계를 포함하고, 제1 스페이서층을 형성하고 제2 스페이서층을 형성하는 단계는: 공간, 제1 측면, 제1 상부 전극의 상부면 및 제2 측면 상에 제1 캐핑층을 배치하는 단계; 상기 제1 캐핑층을 패터닝하여 패터닝된 제1 캐핑층이 제1 상부 전극의 상부면 상에 제1 개구를 포함하여 제1 개구에 의해 이격된 제1 스페이서층 및 제2 스페이서층을 형성하도록 하는 단계를 포함하고, 제1 반도체층 및 제2 반도체층을 형성하는 단계는: 제1 스페이서층 및 제2 스페이서층 상에 반도체 재료층을 형성하는 단계; 반도체 재료층을 패터닝하여 패터닝된 반도체 재료층이 제1 상부 전극의 상부면 상에 제2 개구를 포함하여 제2 개구에 의해 이격된 제1 반도체층 및 제2 반도체층을 형성하도록 하는 단계를 포함하고, 여기서 제2 개구는 제1 개구보다 작고 제1 반도체층은 제1 상부 전극과 접촉한다.
본 개시의 또 다른 목적은 디스플레이 패널을 제공하는 것이다.
본 개시의 제4 양태는 디스플레이 패널을 제공한다. 디스플레이 패널은 전술한 어레이 기판을 포함한다.
본 개시의 또 다른 목적은 디스플레이 디바이스를 제공하는 것이다.
본 개시의 제5 양태는 디스플레이 디바이스를 제공한다. 디스플레이 디바이스는 전술한 바와 같은 디스플레이 패널을 포함한다.
본 개시의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예의 첨부 도면을 이하에서 간략하게 설명한다. 이하에 기술된 도면은 본 개시의 일부 실시예만을 언급하고 본 개시를 제한하지 않는다는 것을 이해해야 한다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다.
도 2는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다.
도 3은 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다.
도 4는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다.
도 5는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다.
도 6은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 7a 내지 도 7h는 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 공정 개략도이다.
도 8은 도 6의 반도체를 제조하는 방법의 추가 흐름도이다.
도 9는 본 개시의 실시예에 따른 반도체 디바이스의 등가 회로도이다.
도 10은 본 개시의 실시예에 따른 어레이 기판의 개략도이다.
도 11은 본 개시의 실시예에 따른 디스플레이 패널의 개략도이다.
도 12는 본 개시의 실시예에 따른 디스플레이 디바이스의 개략도이다.
본 개시의 실시예의 목적, 기술적 해결책 및 이점을 보다 이해하기 쉽게 하기 위해, 본 개시의 실시예의 기술적 해결책이 첨부 도면을 참조하여 아래에서 명확하고 충분하게 설명된다. 명백하게, 설명된 실시예는 본 개시의 실시예의 일부일 뿐이고 전부는 아니다. 본 개시의 설명된 실시예에 기초하여, 창의적인 노력없이 통상의 기술자에 의해 획득되는 모든 다른 실시예도 본 개시의 보호 범위에 속한다.
본 명세서 및 첨부된 청구 범위에서 사용된 바와 같이, 단어의 단수 형태는 그 문맥이 달리 지시하지 않는 한, 복수를 포함하고, 그 반대도 마찬가지이다. 따라서, 관사("a", "an" 및 "the")는 일반적으로 제각기 용어의 복수형을 포함한다. 유사하게, "포함한다(comprise)", "포함한다(comprises)" 및 "포함하는(comprising)"이라는 단어는 배타적으로가 아니라 포괄적으로 해석되어야 한다.
이후의 설명을 위해, 용어들 "상위", "하위", "우측", "좌측", "수직", "수평", "상부", "하부" 및 이들의 파생어는 도면의 그림들에서 위치가 맞추어진 대로 본 발명과 관련된다. 용어 "위에 놓이는", "꼭대기에", "상에 위치된" 또는 "꼭대기에 위치된"은 제1 구조체와 같은 제1 요소가 제2 구조체와 같은 제2 요소 상에 존재한다는 것을 의미하며, 여기서 인터페이스 구조체, 예를 들어 인터페이스 층과 같은 개재 요소들이 제1 요소와 제2 요소 사이에 존재할 수 있다. "직접 접촉"이라는 용어는 제1 구조체와 같은 제1 요소 및 제2 구조체와 같은 제2 요소가 어떠한 중간의 도전성, 절연성 또는 반도체층들 없이 2개의 요소의 인터페이스에서 연결된다는 것을 의미한다.
도 1은 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다. 도 1에 도시된 바와 같이, 본 개시의 실시예에 따른 반도체 디바이스는 기판(1), 기판 상에 형성된 박막 트랜지스터(TFT), 및 상기 박막 트랜지스터에 인접한 제1 광 검출 구조체(DT1)를 포함할 수 있다. 제1 광 검출 구조체(DT1)는 제1 하부 전극(21), 제1 상부 전극(22), 및 제1 하부 전극과 제1 상부 전극 사이에 배치된 제1 감광부(23)를 포함하고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나(11)는 제1 광 검출 구조체의 제1 하부 전극(21)과 동일한 층에 배치되고; 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나(12)는 제1 상부 전극으로서 사용된다.
기판 상에 형성된 박막 트랜지스터 및 박막 트랜지스터에 인접한 제1 광 검출 구조체를 통해 - 여기서, 제1 광 검출 구조체는 제1 하부 전극, 제1 상부 전극 및 제1 하부 전극과 제1 상부 전극 사이의 제1 감광부를 포함하고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 제1 광 검출 구조체의 제1 하부 전극과 동일한 층에 있고; 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 상부 전극으로서 사용됨 -, 박막 트랜지스터 및 광 검출 구조체는 적어도 하나의 디바이스에 통합될 수 있고, 추가적 장비 없이 광 검출을 적어도 달성할 수 있어서, 제조 비용이 감소되고, 개구율이 증가된다.
도 2는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다. 단순화를 위해, 박막 트랜지스터 TFT의 일부분은 도 2에서 생략되어 있다. 도 2에 도시된 바와 같이, 제1 감광부(23)는 하부면, 상부면, 박막 트랜지스터를 향하는 제1 측면(S1) 및 박막 트랜지스터 반대쪽을 향하는 제2 측면(S2)을 갖는다. 반도체 디바이스는 제1 광 검출 구조체(DT1) 사이에 제1 스페이서층(120)을 추가로 포함하고, 여기서 제1 스페이서층(120)은 제1 측면(S1)을 커버하고 또한 소스 전극과 드레인 전극 중 하나(11)를 제1 하부 전극(21)으로부터 분리시킨다.
도 3은 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다. 도 3에 도시된 바와 같이, 반도체 디바이스는 제1 광 검출 구조체의 제2 측면(S2)에 인접한 제2 광 검출 구조체(DT2)를 추가로 포함하고, 여기서 제2 광 검출 구조체(DT2)는 제2 하부 전극(31), 제2 상부 전극(32) 및 제2 하부 전극(31)과 제2 상부 전극(32) 사이에 배치된 제2 감광부(33)를 포함하고, 제2 하부 전극(32)은 제1 하부 전극(21)과 일체형이며; 제2 감광부(33)는 제2 측면(S2) 상에서 연장된다.
도 4는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다. 도 4에 도시된 바와 같이, 반도체 디바이스는 제1 광 검출 구조체(DT1)와 제2 광 검출 구조체(DT2) 사이에 배치된 제2 스페이서층(230)을 추가로 포함하고, 여기서 제2 스페이서층(230)은 제2 측면(S2)을 커버하고 제1 상부 전극(22)을 제2 감광부(33)로부터 이격시킨다.
도 5는 본 개시의 실시예에 따른 반도체 디바이스의 개략도이다. 도 5에 도시된 바와 같이, 반도체 디바이스는 절연층(123)을 추가로 포함하고, 여기서 절연층은 제1 부분(P1), 제2 부분(P2), 및 박막 트랜지스터의 활성층(13)과 게이트 전극(14) 사이에 배치된 제3 부분(P3)을 갖고, 제2 부분은 제1 상부 전극(22) 위에 놓이고, 제3 부분은 제2 감광부(33)를 커버한다. 도 5에 도시된 박막 트랜지스터는, 세로 방향(즉, 기판의 상부면에 수직한 방향)으로 더 긴 길이를 갖는다는 것을 알 수 있다. 따라서, 도 5의 반도체 디바이스가 디스플레이 디바이스에 사용되면, 디스플레이 디바이스의 개구율을 향상시키는 것이 가능하다.
실시예에서, 제1 광 검출 구조체는 가시광 검출 구조체일 수 있다. 이 경우, 제1 감광부는 가시광 감광 재료를 포함할 수 있고, 제1 상부 전극은 투명 도전성 재료를 포함할 수 있다. 예를 들어, 제1 감광부는 PIN 감광 구조체를 포함할 수 있다. PIN 감광 구조체들과 같은 광 검출 구조체들은 그 표면에 입사하는 광 전력을 검출할 수 있다. 투명 도전성 재료는 인듐 주석 산화물(ITO: indium tin oxide)을 포함할 수 있다. 본 개시의 실시예의 반도체 디바이스가 제공된 디바이스에 손가락이 접촉하면, 손가락의 굴절로 인해 빛의 광 경로가 변화되어 제1 감광부의 저항이 변하도록 야기한다. 제1 감광부의 저항의 변화는 제1 광 검출 구조체에 의해 출력되는 전류를 변화하도록 야기하고, 따라서 지문 인식이 수행될 수 있다.
실시예에서, 제2 감광부는 UV 감광 재료를 포함할 수 있고, 제2 상부 전극은 ITO와 같은 투명 도전성 재료를 포함할 수 있다. 제2 감광부가 상이한 강도들의 자외선을 수신하면, 감광부로서 기능하는 자외선 감광 재료의 도전성이 변한다. 이 때의 제2 광 검출 구조체의 출력 전류에 기초하여, 대응하는 자외선의 강도를 획득할 수 있다.
제1 하부 전극뿐만 아니라 제1 하부 전극과 동일한 층에 제공되는 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 몰리브덴(Mo), 몰리브덴 니오븀 합금(MoNb), 알루미늄(Al), 알루미늄 네오디뮴 합금(AlNd), 티타늄(Ti) 및 구리(Cu) 중 하나 이상을 포함하는 층 또는 층들로 형성될 수 있다. 제1 스페이서층, 제2 스페이서층 및 절연층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON) 중 하나 또는 2개를 포함하는 층 또는 층들을 포함할 수 있다.
박막 트랜지스터의 구동 기능 및 광 검출기의 광 감지 기능을 고려할 때, 박막 트랜지스터의 활성층 및 제2 광 검출 구조체의 제2 감광부의 재료는 인듐 갈륨 아연 산화물(IGZO: indium gallium zinc oxide)을 포함할 수 있다.
본 개시의 실시예에 따른 반도체 디바이스는 박막 트랜지스터와 광 검출 구조체가 하나의 디바이스에 통합되도록 할 수 있고, 추가 디바이스 없이 광 검출을 가능하게 하여, 제조 비용을 절감하며, 개구율을 향상시킨다. 가시광 검출 구조체는 지문 인식 및 외부 광원 강도 검출에 사용될 수 있다. UV 검출 구조체는 자외선의 강도를 검출할 수 있고, 따라서 추가 디바이스에 대한 필요 없이 UV 광의 강도를 검출할 필요를 충족시키며, 추가 디바이스로 인한 제품 손상의 위험을 피할 수 있다.
본 개시의 실시예는 또한 어레이 기판을 제공한다. 어레이 기판은 전술한 반도체 디바이스를 포함한다.
본 개시의 실시예는 또한 반도체 디바이스를 제조하는 방법을 제공한다. 일 실시예에서, 반도체 디바이스 제조 방법은 기판 상의 박막 트랜지스터 및 박막 트랜지스터에 인접한 제1 광 검출 구조체를 형성하는 단계를 포함할 수 있고, 여기서 제1 광 검출 구조체는 제1 하부 전극, 상부 전극 및 제1 하부 전극과 제1 상부 전극 사이에 배치된 제1 감광부를 포함하고, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 어느 하나는 제1 광 검출 구조체의 제1 하부 전극과 동일한 층에 배치되고; 박막 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 제1 상부 전극으로서 이용된다.
일 실시예에서, 반도체 디바이스 제조 방법은 제1 광 검출 구조체의 제2 측면에 인접한 제2 광 검출 구조체를 형성하는 단계를 추가로 포함하고, 여기서 제2 광 검출 구조체는 제2 하부 전극, 제2 상부 전극, 및 제2 하부 전극과 제2 상부 전극 사이에 배치되는 제2 감광부를 포함하고, 여기서 제2 하부 전극과 상기 제1 하부 전극은 일체를 이루고; 제2 감광부는 제2 측면 상에서 연장된다.
실시예에서, 박막 트랜지스터와 제2 광 검출 구조체는 동시에 형성될 수 있다.
도 6은 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도이다. 도 7a 내지 도 7h는 본 개시의 실시예에 따라 반도체 디바이스를 제조하는 방법의 공정 개략도이다. 본 개시의 실시예에 따른 반도체 디바이스 제조 방법이 도 6 및 도 7a 내지 도 7h를 참조하여 이하에 설명될 것이다. 도 6 및 도 7a 내지 도 7h에 도시된 바와 같이, 박막 트랜지스터, 제1 광 검출 구조체, 및 제2 광 검출 구조체를 형성하는 단계는:
S1, 도 7a에 도시된 바와 같이, 기판(1) 상에, 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나인 제1 서브 도전층(11A) 및 제1 광 검출 구조체의 제1 하부 전극(21)인 제2 서브 도전층(21A)을 형성하는 단계 - 공간(SP)이 제1 서브 도전층(11A)과 제2 서브 도전층 사이에 배열됨 -;
S3, 도 7b에 도시된 바와 같이, 제2 서브 도전층 상에 제1 감광부(23)를 형성하는 단계;
S5, 도 7c에 도시된 바와 같이, 제1 감광부 상에 제2 도전층(22A)을 형성하여 제1 상부 전극(22)을 형성하는 단계;
S7, 도 7d에 도시된 바와 같이, 제1 감광부(23) 상에 제1 스페이서층(120) 및 제2 스페이서층(230)을 형성하는 단계 - 제1 스페이서층(120)은 제1 감광부(23)의 제1 측면(S1) 및 공간(SP)을 커버하고, 제2 스페이서층은 제1 감광부의 제2 측면(S2) 및 제1 상부 전극(22)의 일부를 커버함 -;
S9, 도 7e에 도시된 바와 같이, 제1 스페이서층(120) 및 제2 스페이서층(230) 상에 제1 반도체층(13A) 및 제2 반도체층(33A)을 형성하는 단계 - 제1 반도체층(13A)은 제1 스페이서층(120) 위에 놓이고 또한 제1 상부 전극(22)과 접촉하여 박막 트랜지스터의 활성층(13)으로서 기능하고, 제2 반도체층(33A)은 제2 스페이서층 위에 놓여서 제2 광 검출 구조체의 제2 감광부(33)로서 기능함 -;
S11, 도 7f에 도시된 바와 같이, 제1 반도체층(13A) 및 제2 반도체층(33A) 상에 절연층(123)으로서 제2 캐핑층(123A)을 형성하는 단계;
S13, 도 7g에 도시된 바와 같이, 제2 캐핑층(123A) 상에 제3 도전층(14A)을 형성하여 박막 트랜지스터의 게이트 전극(14)을 형성하는 단계;
S15. 도 7h에 도시된 바와 같이, 제2 캐핑층(123A) 상에 제4 도전층(32A)을 형성하는 단계 - 제4 도전층(32A)은 제2 반도체층(33A)과 접촉하여 제2 상부 전극(32)으로서 기능함 - 를 포함한다.
도 8은 도 6의 반도체 제조 방법의 추가 흐름도이다. 도 8에 도시된 바와 같이, 기판 상에 제1 서브 도전층 및 제2 서브 도전층을 형성하는 단계는:
S101: 기판 상에 제1 도전층을 형성하는 단계;
S102: 제1 도전층을 패터닝하여 공간에 의해 분리되는 제1 서브 도전층 및 제2 서브 도전층을 형성하는 단계를 포함한다.
제1 스페이서층을 형성하고 제2 스페이서층을 형성하는 단계는:
S701: 공간, 제1 측면, 제1 상부 전극의 상부면 및 제2 측면 상에 제1 캐핑층을 배치하는 단계;
S702: 제1 캐핑층을 패터닝하여 패터닝된 제1 캐핑층이 제1 상부 전극의 상부면 상의 제1 개구를 포함하여 제1 개구에 의해 이격된 제1 스페이서층 및 제2 스페이서층을 형성하도록 하는 단계를 포함한다.
제1 반도체층 및 제2 반도체층을 형성하는 단계는:
S901: 제1 스페이서층 및 제2 스페이서층 상에 반도체 재료층을 형성하는 단계;
S902: 반도체 재료층을 패터닝하여 패터닝된 반도체 재료층이 제1 상부 전극의 상부면 상의 제2 개구를 포함하여 제2 개구에 의해 이격된 제1 반도체층 및 제2 반도체층을 형성하도록 하는 단계를 포함하고, 여기서 제2 개구 및 제1 개구는 정렬되고 제1 반도체층은 제1 상부 전극과 접촉한다.
박막 트랜지스터의 게이트 전극으로서 기능하는 제3 도전층은 패터닝에 의해 형성될 수 있고, 제2 상부 전극으로서 기능하는 제4 도전층은 또한 패터닝에 의해 형성될 수 있다. 패터닝 공정은 포토리소그래피, 습식 에칭, 건식 에칭 등을 포함할 수 있으며 여기서 반복 설명되지 않을 것이다.
제1 도전층 및 제3 도전층은 몰리브덴(Mo), 몰리브덴 니오븀 합금(MoNb), 알루미늄(Al), 알루미늄 네오디뮴 합금(AlNd), 티타늄(Ti) 및 구리(Cu) 중 하나 이상을 포함하는 층 또는 층들을 포함할 수 있다. 제1 감광부는, 예를 들어, 가시광을 검출하기 위한 PIN 구조체를 포함할 수 있다. 제2 감광부는, 예를 들어 UV 광을 검출하기 위한 UV 감광 재료를 포함할 수 있다. 제2 도전층 및 제4 도전층은 ITO와 같은 투명 도전성 재료를 포함할 수 있다. 제1 캐핑층 및 제2 캐핑층은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 하프늄 산화물(HfOx), 실리콘 산질화물(SiON) 중 하나 또는 2개를 포함하는 층 또는 층들을 포함할 수 있다.
박막 트랜지스터의 구동 기능 및 광 검출기의 광 감지 기능을 고려할 때, 박막 트랜지스터의 활성층 및 제2 광 검출 구조체의 제2 감광부의 재료는 인듐 갈륨 아연 산화물(IGZO)을 포함할 수 있다.
도 9는 본 개시의 실시예에 따른 반도체 디바이스의 등가 회로 개략도이다. 도 9에 도시된 바와 같이, 제1 광 검출 구조체(DT1) 및 제2 광 검출 구조체(DT2)에 전압 V1(예를 들어, -3V)이 인가될 수 있고, TFT에 타이밍 전압 V2를 인가한다. 따라서, 전류 i1을 검출함으로써 지문 인식 및 외부 광원의 강도 검출을 실현할 수 있고, 전류 i2를 검출함으로써 외부 자외선의 강도를 검출할 수 있다.
도 10은 본 개시의 실시예에 따른 디스플레이 디바이스의 개략도이다. 도 10에 도시된 바와 같이, 본 개시의 실시예에 따른 어레이 기판(2000)은 본 개시에 따른 반도체 디바이스(1000)를 포함한다. 반도체 디바이스(1000)는 도 1, 도 2, 도 3, 도 4, 및 도 5에 도시된 반도체 디바이스를 포함할 수 있다.
도 11은 본 개시의 실시예에 따른 디스플레이 패널의 개략도이다. 도 11에 도시된 바와 같이, 본 개시의 실시예에 따른 디스플레이 패널(3000)은 본 개시에 따른 어레이 기판(2000)을 포함한다. 어레이 기판은 도 10에 도시된 바와 같은 어레이 기판을 포함할 수 있다.
도 12는 본 개시의 실시예에 따른 디스플레이 디바이스의 개략도이다. 도 12에 도시된 바와 같이, 본 개시의 실시예에 따른 디스플레이 디바이스(4000)는 본 개시에 따른 디스플레이 패널(3000)을 포함한다. 디스플레이 패널(3000)은 도 11에 도시된 바와 같은 디스플레이 패널을 포함할 수 있다.
소정의 특정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것이고, 본 개시의 범위를 제한하고자 하는 것은 아니다. 실제로, 본 명세서에 기술된 새로운 실시예는 다양한 다른 형태로 구체화될 수 있다; 더욱이, 본 명세서에 기술된 실시예의 형태에서의 다양한 생략, 대체 및 변경이 본 개시의 사상을 벗어나지 않고 이루어질 수 있다. 첨부된 청구 범위 및 그 등가물은 본 개시의 범위 및 사상 내에 드는 그러한 형태 또는 수정을 커버하도록 의도된다.

Claims (17)

  1. 반도체 디바이스로서: 기판; 상기 기판 상에 형성된 박막 트랜지스터; 및 상기 박막 트랜지스터에 인접한 제1 광 검출 구조체를 포함하고, 상기 제1 광 검출 구조체는 제1 하부 전극, 제1 상부 전극, 및 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 배치된 제1 감광부를 포함하며,
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제1 광 검출 구조체의 상기 제1 하부 전극과 동일한 층에 배치되고;
    상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제1 상부 전극으로서 이용되는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 감광부는 하부면, 상부면, 상기 박막 트랜지스터를 향하는 제1 측면, 및 상기 박막 트랜지스터 반대쪽을 향하는 제2 측면을 가지며, 상기 반도체 디바이스는:
    상기 박막 트랜지스터와 상기 제1 광 검출 구조체 사이에 배치되는 제1 스페이서층을 추가로 포함하고, 상기 제1 스페이서층은 상기 제1 측면을 커버하고 또한 상기 소스 전극 및 상기 드레인 전극 중 하나를 상기 제1 하부 전극으로부터 이격시키는 반도체 디바이스.
  3. 제2항에 있어서, 상기 제1 광 검출 구조체의 상기 제2 측면에 인접한 제2 광 검출 구조체를 추가로 포함하고,
    상기 제2 광 검출 구조체는 제2 하부 전극, 제2 상부 전극, 및 상기 제2 하부 전극과 상기 제2 상부 전극 사이에 배치된 제2 감광부를 포함하며,
    상기 제2 하부 전극 및 상기 제1 하부 전극은 일체를 이루며;
    상기 제2 감광부는 상기 제2 측면 상에서 연장되는 반도체 디바이스.
  4. 제3항에 있어서,
    상기 제1 광 검출 구조체와 상기 제2 광 검출 구조체 사이에 배치된 제2 스페이서층을 추가로 포함하고, 상기 제2 스페이서층은 상기 제2 측면을 커버하고 또한 상기 제1 상부 전극을 상기 제2 감광부로부터 이격시키는 반도체 디바이스.
  5. 제4항에 있어서, 절연층을 추가로 포함하고, 상기 절연층은 제1 부분, 제2 부분, 및 제3 부분을 갖고, 상기 제1 부분은 상기 박막 트랜지스터의 활성층과 게이트 전극 사이에 제공되고, 상기 제2 부분은 상기 제1 상부 전극 위에 놓이고, 상기 제3 부분은 상기 제2 감광부 위에 놓이는 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 감광부는 가시광 감광 재료를 포함하고, 상기 제1 상부 전극은 투명 도전성 재료를 포함하는 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 감광부는 PIN 감광 구조체를 포함하는 반도체 디바이스.
  8. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 감광부는 UV광 감광 재료를 포함하고 상기 제2 상부 전극은 투명 도전성 재료를 포함하는 반도체 디바이스.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서, 상기 박막 트랜지스터의 상기 활성층 및 상기 제2 광 검출 구조체의 상기 제2 감광부는 인듐 갈륨 아연 산화물을 포함하는 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 반도체 디바이스를 포함하는 어레이 기판.
  11. 반도체 디바이스를 제조하는 방법으로서: 기판 상의 박막 트랜지스터 및 상기 박막 트랜지스터에 인접한 제1 광 검출 구조체를 형성하는 단계를 포함하고, 상기 제1 광 검출 구조체는 제1 하부 전극, 제1 상부 전극 및 상기 제1 하부 전극과 상기 제1 상부 전극 사이에 배치된 제1 감광부를 포함하고,
    상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제1 광 검출 구조체의 상기 제1 하부 전극과 동일한 층에 배치되고;
    상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 상기 제1 상부 전극으로서 이용되는 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 제1 광 검출 구조체의 제2 측면에 인접하여 제2 광 검출 구조체를 형성하는 단계를 추가로 포함하고, 상기 제2 광 검출 구조체는 제2 하부 전극, 제2 상부 전극, 상기 제2 하부 전극과 상기 제2 상부 전극 사이에 배치된 제2 감광부를 포함하며,
    상기 제2 하부 전극 및 상기 제1 하부 전극은 일체를 이루며;
    상기 제2 감광부는 상기 제2 측면 상에서 연장되는 반도체 디바이스 제조 방법.
  13. 제12항에 있어서, 상기 박막 트랜지스터와 상기 제2 광 검출 구조체는 동시에 형성되는 반도체 디바이스 제조 방법.
  14. 제13항에 있어서, 상기 박막 트랜지스터, 상기 제1 광 검출 구조체 및 상기 제2 광 검출 구조체를 형성하는 단계는,
    기판 상에, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 중 하나인 제1 서브 도전층 및 상기 제1 광 검출 구조체의 제1 하부 전극인 제2 서브 도전층을 형성하는 단계 - 상기 제1 서브 도전층과 상기 제2 서브 도전층 사이에 공간이 배열됨-;
    상기 제2 서브 도전층 상에 상기 제1 감광부를 형성하는 단계;
    상기 제1 상부 전극으로서 기능하는, 제1 감광부 상의 제2 도전층을 형성하는 단계;
    상기 제1 감광부 상에 제1 스페이서층 및 제2 스페이서층을 형성하는 단계 - 상기 제1 스페이서층은 상기 제1 감광부의 제1 측면 및 상기 공간을 커버하고, 상기 제2 스페이서층은 상기 제1 감광부의 제2 측면 및 상기 제1 상부 전극의 일부를 커버함 -;
    상기 제1 스페이서층 및 상기 제2 스페이서층 상에 제1 반도체층 및 제2 반도체층을 형성하는 단계 - 상기 제1 반도체층은 상기 제1 스페이서층 위에 놓이고 또한 상기 제1 상부 전극과 접촉하여 상기 박막 트랜지스터의 활성층으로서 기능하고, 상기 제2 반도체층은 상기 제2 스페이서층 위에 놓여서 상기 제2 광 검출 구조체의 상기 제2 감광부로서 기능함 -;
    상기 제1 반도체층 및 상기 제2 반도체층 상에 제2 캐핑층을 형성하는 단계;
    상기 제2 캐핑층 상에 제3 도전층을 형성하여 상기 박막 트랜지스터의 게이트 전극을 형성하는 단계;
    상기 제2 캐핑층 상에 제4 도전층을 형성하는 단계 - 상기 제4 도전층은 상기 제2 반도체층과 접촉하여 상기 제2 상부 전극으로서의 기능함 -를 포함하는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서,
    상기 기판 상에 상기 제1 서브 도전층 및 상기 제2 서브 도전층을 형성하는 단계는:
    상기 기판 상에 제1 도전층을 형성하는 단계; 및
    상기 제1 도전층을 패터닝하여 상기 공간에 의해 분리된 상기 제1 서브 도전층 및 상기 제2 서브 도전층을 형성하는 단계를 포함하고,
    상기 제1 스페이서층을 형성하고 상기 제2 스페이서층을 형성하는 단계는:
    상기 공간, 상기 제1 측면, 상기 제1 상부 전극의 상부면 및 상기 제2 측면 상에 제1 캐핑층을 배치하는 단계; 및
    상기 제1 캐핑층을 패터닝하여 상기 패터닝된 제1 캐핑층이 상기 제1 상부 전극의 상부면 상의 제1 개구를 포함하여 상기 제1 개구에 의해 이격된 상기 제1 스페이서층 및 상기 제2 스페이서층을 형성하도록 하는 단계를 포함하고,
    상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 단계는:
    상기 제1 스페이서층 및 상기 제2 스페이서층 상에 반도체 재료층을 형성하는 단계; 및
    상기 반도체 재료층을 패터닝하여 상기 패터닝된 반도체 재료층이 상기 제1 상부 전극의 상부면 상의 제2 개구를 포함하여 상기 제2 개구에 의해 이격된 상기 제1 반도체층 및 상기 제2 반도체층을 형성하도록 하는 단계를 포함하고,
    상기 제2 개구 및 상기 제1 개구는 정렬되고 상기 제1 반도체층은 상기 제1 상부 전극과 접촉하는 반도체 디바이스 제조 방법.
  16. 제10항에 따른 어레이 기판을 포함하는 디스플레이 패널.
  17. 제16항에 따른 디스플레이 패널을 포함하는 디스플레이 디바이스.
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