KR102068275B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 절연막을 형성하는 단계, 상기 절연막 위에 제1 반도체 물질층을 적층하는 단계, 상기 제1 반도체 물질층 위에 식각 보호 물질층을 적층하는 단계, 상기 식각 보호 물질층 위에 제1 포토 레지스트막을 형성하는 단계, 상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 식각 보호 물질층을 식각하여 식각 보호층을 형성하는 단계, 상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 제1 반도체 물질층을 식각하여 상기 식각 보호층에 의해 덮이지 않고 드러난 돌출부를 포함하는 제1 반도체 패턴을 형성하는 단계, 상기 식각 보호층 및 상기 제1 반도체 패턴 위에 절연층 및 제2 반도체 물질층을 차례대로 적층하는 단계, 상기 제2 반도체 물질층 위에 제2 포토 레지스트막을 형성하는 단계, 상기 제2 포토 레지스트막을 식각 마스크로 하여 상기 제2 반도체 물질층을 식각하여 제2 반도체를 형성하는 단계, 그리고 상기 제2 포토 레지스트막에 의해 덮여 있지 않은 상기 절연층 및 상기 식각 보호층에 의해 덮여 있지 않은 상기 제1 반도체 패턴의 돌출부를 식각하여 상기 식각 보호층의 하부에 언더컷을 형성하는 제1 반도체를 형성하고 상기 절연막에 상기 제1 반도체의 가장자리와 이격되어 있으며 상기 제1 반도체의 가장자리의 바깥쪽에 위치하는 단차부를 형성하는 단계를 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor; TFT)는 평판 표시 장치 등 다양한 전자 장치에 사용되고 있다. 예를 들어, 박막 트랜지스터는 액정 표시 장치(liquid crystal display; LCD), 유기 발광 표시 장치(organic light emitting diode display; OLED Display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치에서 스위칭 소자 또는 구동 소자로서 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다. 이 중 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소로서, 비정질 또는 다결정의 규소(Si), 또는 산화물 반도체(oxide semiconductor) 등으로 이루어질 수 있다.
박막 트랜지스터 표시판은 복수의 박막 트랜지스터를 포함하며 서로 다른 종류의 반도체 물질을 포함하며 서로 다른 패터닝 단계에서 형성되는 두 개 이상의 반도체층을 포함할 수 있다. 예를 들어 박막 트랜지스터 표시판이 다결정 규소를 포함하는 반도체층을 포함하는 박막 트랜지스터 및 비정질 규소를 포함하는 반도체층을 포함하는 박막 트랜지스터를 포함할 수 있다. 사진 식각 공정을 이용해 반도체층을 형성하는 경우 서로 다른 반도체층은 서로 다른 광마스크를 통해 서로 다른 패터닝 단계에서 형성될 수 있다.
박막 트랜지스터 표시판이 포함하는 서로 다른 반도체층 중 먼저 형성되는 반도체를 제1 반도체라 하고 후에 형성되는 반도체를 제2 반도체라 할 때, 제1 반도체가 제2 반도체보다 먼저 식각 공정을 통해 패터닝된다. 식각된 제1 반도체 위에는 제1 반도체를 보호하기 위한 식각 보호층이 위치한다. 다음 제2 반도체를 형성하기 위한 식각 단계에서 제1 반도체의 가장자리 부분은 또 한 번의 식각 공정에 노출되어 제1 반도체의 가장자리 부분에 울퉁불퉁한 요철 부분이 생길 수 있다. 이 경우 제1 반도체의 가장자리의 울퉁불퉁한 요철 부분 위에 전극이 형성되면 전극이 단락될 수 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 식각 단계에서 형성되는 서로 다른 두 개 이상의 반도체층을 포함하는 박막 트랜지스터 표시판에서 먼저 형성된 반도체의 가장자리 부분에 울퉁불퉁한 요철이 생기는 것을 방지하고 반도체의 가장자리 부분이 스텝 형상을 이루도록 하여 그 위에 위치하는 전극이 단락되는 것을 방지함으로써 박막 트랜지스터의 불량을 방지하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 절연막을 형성하는 단계, 상기 절연막 위에 제1 반도체 물질층을 적층하는 단계, 상기 제1 반도체 물질층 위에 식각 보호 물질층을 적층하는 단계, 상기 식각 보호 물질층 위에 제1 포토 레지스트막을 형성하는 단계, 상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 식각 보호 물질층을 식각하여 식각 보호층을 형성하는 단계, 상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 제1 반도체 물질층을 식각하여 상기 식각 보호층에 의해 덮이지 않고 드러난 돌출부를 포함하는 제1 반도체 패턴을 형성하는 단계, 상기 식각 보호층 및 상기 제1 반도체 패턴 위에 절연층 및 제2 반도체 물질층을 차례대로 적층하는 단계, 상기 제2 반도체 물질층 위에 제2 포토 레지스트막을 형성하는 단계, 상기 제2 포토 레지스트막을 식각 마스크로 하여 상기 제2 반도체 물질층을 식각하여 제2 반도체를 형성하는 단계, 그리고 상기 제2 포토 레지스트막에 의해 덮여 있지 않은 상기 절연층 및 상기 식각 보호층에 의해 덮여 있지 않은 상기 제1 반도체 패턴의 돌출부를 식각하여 상기 식각 보호층의 하부에 언더컷을 형성하는 제1 반도체를 형성하고 상기 절연막에 상기 제1 반도체의 가장자리와 이격되어 있으며 상기 제1 반도체의 가장자리의 바깥쪽에 위치하는 단차부를 형성하는 단계를 포함한다.
상기 절연막의 상기 단차부는 상기 식각 보호층의 가장자리와 마주할 수 있다.
상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서, 상기 절연층 및 상기 제1 반도체 패턴의 식각비는 실질적으로 동일할 수 있다.
상기 제1 반도체의 가장자리의 측면이 상기 절연 기판의 면과 이루는 각과 상기 단차부의 측면이 상기 절연 기판의 면과 이루는 각 중 적어도 하나는 대략 90도보다 크고 대략 180도보다 작을 수 있다.
상기 제2 반도체 물질층을 식각하여 상기 제2 반도체를 형성하는 단계에서 상기 제2 포토 레지스트막에 의해 덮여 있지 않은 부분에서 상기 제2 반도체 물질층의 일부가 남아 잔여 반도체 물질층을 형성하고, 상기 잔여 반도체 물질층은 상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서 함께 식각될 수 있다.
상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서 사용되는 식각 기체는 육불화황 기체(SF6)와 산소 기체(O2)를 포함할 수 있다.
상기 제1 반도체 물질층은 비정질 실리콘을 포함할 수 있다.
상기 제2 반도체 물질층은 실리콘 게르마늄을 포함할 수 있다.
상기 제1 반도체 및 상기 절연막의 상기 단차부를 형성하는 단계 이후에 상기 제2 포토 레지스트막 및 상기 식각 보호층을 제거하는 단계, 그리고 상기 제1 반도체 및 상기 제2 반도체 위에 전극을 형성하는 단계를 더 포함할 수 있다.
상기 전극은 상기 제1 반도체의 가장자리와 상기 단차부를 지나는 전극을 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 상기 절연 기판 위에 위치하며 단차부를 포함하는 절연막, 상기 절연막 위에 위치하는 제1 반도체, 그리고 상기 절연막 위에 위치하며 제1 반도체와 다른 반도체 물질을 포함하는 제2 반도체를 포함하고, 상기 단차부는 상기 제1 반도체의 가장자리와 이격되어 있으며 상기 제1 반도체의 가장자리의 바깥쪽에 위치한다.
상기 제2 반도체와 상기 절연막 사이에 위치하는 절연체를 더 포함할 수 있다.
상기 제1 반도체와 상기 절연체는 동일한 식각 기체를 이용하여 건식 식각될 수 있다.
상기 제1 반도체의 가장자리의 측면이 상기 절연 기판의 면과 이루는 각과 상기 단차부의 측면이 상기 절연 기판의 면과 이루는 각 중 적어도 하나는 대략 90도보다 크고 대략 180도보다 작을 수 있다.
상기 제1 반도체는 비정질 실리콘을 포함할 수 있다.
상기 제2 반도체는 실리콘 게르마늄을 포함할 수 있다.
상기 제1 반도체의 가장자리 위에 위치하는 전극을 더 포함할 수 있다.
본 발명의 실시예에 따르면 서로 다른 식각 단계에서 형성되는 서로 다른 두 개 이상의 반도체층을 포함하는 박막 트랜지스터 표시판에서 먼저 형성된 반도체의 가장자리 부분에 울퉁불퉁한 요철이 생기는 것을 방지하고 반도체의 가장자리 부분이 스텝 형상을 이루도록 하여 그 위에 위치하는 전극이 단락되는 것을 방지함으로써 박막 트랜지스터의 불량을 방지할 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 세 박막 트랜지스터의 단면도의 한 예이고,
도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 한 박막 트랜지스터의 단면도의 한 예이고,
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 광 센서의 등가 회로도이고,
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 광 센서의 배치도이고,
도 5는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 한 단계에서의 단면도이고,
도 6은 도 5에 도시한 단계의 다음 단계의 단면도이고,
도 7은 도 6에 도시한 단계의 다음 단계의 단면도이고,
도 8은 도 7에 도시한 단계의 다음 단계의 단면도이고,
도 9는 도 8에 도시한 단계의 다음 단계의 단면도이고,
도 10은 도 9에 도시한 단계의 다음 단계의 단면도이고,
도 11 및 도 12는 각각 도 10에 도시한 단계의 다음 단계의 단면도이고,
도 13 및 도 14는 각각 도 11 및 도 12에 도시한 단계의 다음 단계의 단면도이고,
도 15 및 도 16은 각각 도 13 및 도 14에 도시한 단계의 다음 단계의 단면도이고,
도 17은 도 16에 도시한 단계의 다음 단계의 단면도이고,
도 18은 도 17에 도시한 단계의 다음 단계의 단면도이고,
도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 박막 트랜지스터의 평면 모습을 보여주는 사진이고,
도 20은 도 19의 박막 트랜지스터를 XX-XX 선을 따라 잘라 도시한 단면을 보여주는 사진이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대해 도면을 참조하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 세 박막 트랜지스터의 단면도의 한 예이고, 도 2는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 한 박막 트랜지스터의 단면도의 한 예이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(210)과 그 위에 위치하는 복수의 박막 트랜지스터(Qa, Qb, Qc)를 포함한다. 복수의 박막 트랜지스터(Qa, Qb, Qc) 중 적어도 두 개는 서로 다른 반도체 재료를 포함하고, 복수의 박막 트랜지스터(Qa, Qb, Qc) 중 적어도 두 개는 서로 다른 적층 구조를 가질 수 있다.
먼저 제1 박막 트랜지스터(Qa)에 대해 설명하면, 절연 기판(210) 위에 절연체(80)가 위치한다. 절연체(80)는 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 무지 절연 물질을 포함할 수 있다.
절연체(80) 위에는 제1 반도체(250a)가 위치한다. 제1 반도체(250a)는 비정질 또는 결정질 실리콘 게르마늄(SiGe)을 포함할 수 있으나 이에 한정되는 것은 아니다. 실리콘 게르마늄(a-SiGe)은 적외선 파장대의 빛이 조사될 때 양자 효율(quantum efficiency)이 높은 물질이다.
절연체(80)는 제1 반도체(250a)의 하부에만 위치할 수 있다. 즉, 절연 기판(210)의 법선 상에서 보았을 때 절연체(80)와 제1 반도체(250a)의 평면 모양은 대략 동일할 수 있다. 절연체(80)는 제1 반도체(250a)의 광 특성을 향상시킬 수 있다. 또한 절연체(80)는 제1 반도체(250a)의 아래쪽 면과 접촉하는 층과 제1 반도체(250a) 사이의 계면 특성을 향상시킬 수 있다.
제1 반도체(250a) 위에는 한 쌍의 제1 저항성 접촉 부재(260a)가 위치할 수 있다.
제1 반도체(250a) 위에 제1 소스 전극(273a) 및 제1 드레인 전극(275a)이 위치한다. 제1 소스 전극(273a)과 제1 드레인 전극(275a)은 제1 반도체(250a) 위에서 서로 마주하며, 제1 소스 전극(273a)과 제1 드레인 전극(275a) 사이의 제1 반도체(250a)에는 제1 박막 트랜지스터(Qa)의 채널 영역이 형성된다. 제1 저항성 접촉 부재(260a)를 형성하는 경우 제1 저항성 접촉 부재(260a)는 제1 소스 전극(273a) 및 제1 드레인 전극(275a)과 제1 반도체(250a) 사이에만 위치할 수 있다.
제1 소스 전극(273a) 및 제1 드레인 전극(275a) 위에는 보호막(280)이 위치하고, 그 위에 제1 상부 게이트 전극(294a)이 위치한다.
본 발명의 한 실시예에 따르면, 제1 박막 트랜지스터(Qa)는 절연 기판(210)과 제1 반도체(250a)의 사이에 위치하는 절연 패턴(212) 및 차광 부재(214)를 더 포함할 수 있다.
차광 부재(214)는 제1 박막 트랜지스터(Qa)가 광 감지 소자로서 기능할 때 감지하는 파장대의 광은 투과시키고 나머지 파장대의 광은 차단할 수 있다. 예를 들어 본 발명의 한 실시예에 따른 제1 박막 트랜지스터(Qa)가 적외선 감지 소자인 경우 차광 부재(214)는 가시광대 영역의 광은 차단하고 적외선 광은 투과시켜 제1 박막 트랜지스터(Qa)가 가시광대 영역의 빛에 의한 영향을 받는 것을 방지할 수 있다. 차광 부재(214)는 비정질 게르마늄(a-Ge) 또는 비정질 실리콘 게르마늄(a-SiGe) 등의 비정질 게르마늄의 화합물을 포함할 수 있다. 차광 부재(214)는 제1 반도체(250a)를 가리는 섬형일 수 있다.
절연 패턴(212)은 질화 규소(SiNx)를 포함할 수 있다. 절연 패턴(212)은 절연 기판(210)과 차광 부재(214) 사이의 접착력을 향상시킬 수 있다. 절연 패턴(212)은 생략될 수 있다.
본 발명의 한 실시예에 따르면, 제1 박막 트랜지스터(Qa)는 차광 부재(214) 위에 위치하는 제1 하부 게이트 전극(224a)을 더 포함할 수 있다. 또한 제1 박막 트랜지스터(Qa)는 차광 부재(214) 및 제1 하부 게이트 전극(224a) 위에 위치하는 게이트 절연막(240)을 더 포함할 수 있다.
제1 하부 게이트 전극(224a)은 차광 부재(214)의 일부와 접촉할 수 있다.
게이트 절연막(240)은 제1 하부 게이트 전극(224a)을 드러내는 제1 접촉 구멍(281a)을 포함할 수 있다. 제1 상부 게이트 전극(294a)은 제1 접촉 구멍(281a)을 통해 제1 하부 게이트 전극(224a)과 연결될 수 있다. 제1 하부 게이트 전극(224a)은 제1 상부 게이트 전극(294a)에 인가되는 전압과 동일한 전압을 인가 받게 되므로 차광 부재(214)가 플로팅(floating) 상태로 되는 것을 방지할 수 있다.
다음 제2 박막 트랜지스터(Qb)에 대해 설명하면, 절연 기판(210) 위에 제2 반도체(250b)가 위치한다. 제2 반도체(250b)는 제1 반도체(250a)와 다른 물질을 포함하며, 예를 들어 비정질 실리콘(a-Si)을 포함할 수 있다. 비정질 실리콘(a-Si)은 가시광선 영역에서의 양자 효율이 적외선 영역에서의 양자 효율보다 높은 물질이다.
제2 반도체(250b) 위에는 한 쌍의 제2 저항성 접촉 부재(260b)가 위치할 수 있다.
제2 반도체(250b) 위에 제2 소스 전극(273b) 및 제2 드레인 전극(275b)이 위치한다. 제2 소스 전극(273b)과 제2 드레인 전극(275b)은 제2 반도체(250b) 위에서 서로 마주하며, 제2 소스 전극(273b)과 제2 드레인 전극(275b) 사이의 제2 반도체(250b)에 제2 박막 트랜지스터(Qb)의 채널 영역이 형성된다. 제2 저항성 접촉 부재(260b)를 형성하는 경우 제2 저항성 접촉 부재(260b)는 제2 소스 전극(273b) 및 제2 드레인 전극(275b)과 제2 반도체(250b) 사이에만 위치할 수 있다.
제2 소스 전극(273b) 및 제2 드레인 전극(275b) 위에는 보호막(280)이 위치하고, 그 위에 제2 상부 게이트 전극(294b)이 위치한다.
다음 제3 박막 트랜지스터(Qc)에 대해 설명하면, 절연 기판(210) 위에 제3 반도체(250c)가 위치한다. 제3 반도체(250c)는 제2 반도체(250b)와 동일한 물질을 포함할 수 있다. 예를 들어 제3 반도체(250c)는 비정질 실리콘(a-Si)을 포함할 수 있다.
제3 반도체(250c) 위에는 한 쌍의 제3 저항성 접촉 부재(260c)가 위치할 수 있다.
제3 반도체(250c) 위에 제3 소스 전극(273c) 및 제3 드레인 전극(275c)이 위치한다. 제3 소스 전극(273c)과 제3 드레인 전극(275c)은 제3 반도체(250c) 위에서 서로 마주하며, 제3 소스 전극(273c)과 제3 드레인 전극(275c) 사이의 제3 반도체(250c)에 제3 박막 트랜지스터(Qc)의 채널 영역이 형성된다. 제3 저항성 접촉 부재(260c)를 형성하는 경우 제3 저항성 접촉 부재(260c)는 제3 소스 전극(273c) 및 제3 드레인 전극(275c)과 제3 반도체(250c) 사이에만 위치할 수 있다.
제3 소스 전극(273c) 및 제3 드레인 전극(275c) 위에는 보호막(280)이 위치하고, 그 위에 제3 상부 게이트 전극(294c)이 위치한다.
본 발명의 한 실시예에 따르면, 제3 박막 트랜지스터(Qc)는 절연 기판(210)과 제3 반도체(250c) 사이에 위치하는 제3 하부 게이트 전극(224c)을 더 포함할 수 있다. 또한 제3 박막 트랜지스터(Qc)는 제3 하부 게이트 전극(224c)과 제3 반도체(250c) 사이에 위치하는 게이트 절연막(240)을 더 포함할 수 있다.
게이트 절연막(240)은 제3 하부 게이트 전극(224c)을 드러내는 제3 접촉 구멍(281c)을 포함할 수 있다. 제3 상부 게이트 전극(294c)은 제3 접촉 구멍(281c)을 통해 제3 하부 게이트 전극(224c)과 연결될 수 있다.
본 발명의 한 실시예에 따르면, 제2 박막 트랜지스터(Qb)의 제2 반도체(250b) 또는 제3 박막 트랜지스터(Qc)의 제3 반도체(250c)는 제1 박막 트랜지스터(Qa)의 제1 반도체(250a)와 다른 물질을 포함하며 제2 반도체(250b) 또는 제3 반도체(250c)와 다른 패터닝 공정에서 형성될 수 있다. 이 경우 제2 박막 트랜지스터(Qb) 또는 제3 박막 트랜지스터(Qc)는 도 2에 도시한 바와 같은 단면 구조를 가진다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에서 제2 박막 트랜지스터(Qb) 및 제3 박막 트랜지스터(Qc) 중 하나가 생략될 수도 있다.
도 2는 구체적으로 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분의 단면의 한 예를 도시한다.
도 2를 참조하면, 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리의 측면은 그 아래의 게이트 절연막(240)의 면 또는 절연 기판(210)의 면과 제1각(a1)을 이룬다. 제1각(a1)은 대략 90도보다 크고 대략 180도보다 작을 수 있다.
또한 제2 반도체(250b) 또는 제3 반도체(250c)의 아래에 위치하는 게이트 절연막(240)은 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리의 바깥쪽에 위치하는 단차부(C)를 포함한다. 단차부(C)는 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리와 일정 거리(D1)를 두고 인접하며 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리를 따라 형성될 수 있다. 제2 반도체(250b) 또는 제3 반도체(250c)의 아래에 위치하는 게이트 절연막(240)의 두께 및 단차부(C)와 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 사이에서의 게이트 절연막(240)의 두께는 그 나머지 부분에서의 게이트 절연막(240)의 두께보다 두껍다.
단차부(C)에서 게이트 절연막(240)의 측면이 절연 기판(210)의 면 또는 나머지 부분에서의 게이트 절연막(240)의 면과 이루는 제2각(a2)은 대략 90도보다 크고 대략 180도보다 작을 수 있다.
이와 같이 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분에서 제2 반도체(250b) 또는 제3 반도체(250c) 및 게이트 절연막(240)은 적어도 두 개의 스텝(step) 부분을 포함한다. 따라서 제2 반도체(250b) 또는 제3 반도체(250c) 위에 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리와 교차하며 중첩하는 제2 드레인 전극(275b) 또는 제3 드레인 전극(275c)과 같은 도전체가 위치하는 경우 도전체는 대략 두 개의 스텝을 타고 넘어가므로 도전체의 프로파일이 완만해지고 단락(open)이 방지될 수 있다. 또한 앞에서 설명한 바와 같이 스텝의 측면이 절연 기판(210)의 면과 이루는 각이 대략 90도보다 크고 대략 180도보다 작은 경우 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분 위에 위치하는 제2 드레인 전극(275b) 또는 제3 드레인 전극(275c)과 같은 도전체의 프로파일이 더욱 완만해져 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분에서 도전체가 끊기는 것을 더욱 방지할 수 있다.
도 2는 도전체의 예로서 제2 드레인 전극(275b) 또는 제3 드레인 전극(275c)을 도시하고 있으나 이에 한정되지 않고 제2 소스 전극(273b) 또는 제3 소스 전극(273c)이 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분 위에 위치하는 경우에도 위에서 설명한 바가 동일하게 적용될 수 있다.
그러면 도 3을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대해 설명한다.
도 3은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 광 센서의 등가 회로도이다.
먼저 도 3을 참조하면, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 광을 감지할 수 있는 광 센서를 포함하는 박막 트랜지스터 표시판으로서 가시광선 감지 센서(visible light sensor)(PV)와 적외선 감지 센서(infrared light sensor)(PI)를 포함할 수 있다. 가시광선 감지 센서(PV)는 사진, 바코드 등의 이미지로부터 반사되는 가시광선을 감지함으로써 그 이미지를 인식할 수 있다. 적외선 감지 센서(PI)는 손가락 등의 터치에 의해 반사되는 적외선을 감지함으로써 터치를 인식할 수 있다. 이러한 광 센서는 박막 트랜지스터 표시판에 실장될(integrated) 수 있다. 이때 박막 트랜지스터 표시판은 액정 표시 장치, 유기 발광 표시 장치, 전기 영동 표시 장치 등의 다양한 표시 장치에 포함될 수 있으나 특별히 이에 한정되지 않는다. 표시 장치는 적외선 광원 및 가시광선 광원 중 적어도 하나를 포함할 수 있다.
도 3(a)를 참조하면, 가시광선 감지 센서(PV)는 스위칭 트랜지스터(Qs), 가시광선 감지 트랜지스터(visible light sensing transistor)(Qpv), 그리고 제1 감지 축전기(Cs1)를 포함한다.
가시광선 감지 트랜지스터(Qpv)의 입력 단자는 스위칭 트랜지스터(Qs)의 출력 단자에 연결되어 있고, 출력 단자는 제1 구동 전압(Vs1)의 단자에 연결되어 있고, 제어 단자는 기준 전압(Vb)의 단자에 연결되어 있다.
스위칭 트랜지스터(Qs)의 입력 단자는 가시광선 감지 신호선(visible light sensing signal line)(ROv)에 연결되어 있고, 출력 단자는 가시광선 감지 트랜지스터(Qpv)의 입력 단자에 연결되어 있고, 제어 단자는 가시광선 감지 게이트선(visible light sensing gate line)(GLv)에 연결되어 있다.
제1 감지 축전기(Cs1)의 양 단자는 각각 가시광선 감지 트랜지스터(Qpv)의 입력 단자 및 출력 단자에 연결되어 있다.
도 3(b)를 참조하면, 적외선 감지 센서(PI)는 스위칭 트랜지스터(Qs), 적외선 감지 트랜지스터(infrared light sensing transistor)(Qpi), 그리고 제2 감지 축전기(Cs2)를 포함한다.
적외선 감지 트랜지스터(Qpi)의 입력 단자는 스위칭 트랜지스터(Qs)의 출력 단자에 연결되어 있고, 출력 단자는 제2 구동 전압(Vs2)의 단자에 연결되어 있고, 제어 단자는 기준 전압(Vb)의 단자에 연결되어 있다.
스위칭 트랜지스터(Qs)의 입력 단자는 적외선 감지 신호선(ROi)에 연결되어 있고, 출력 단자는 적외선 감지 트랜지스터(Qpi)의 입력 단자에 연결되어 있고, 제어 단자는 적외선 감지 게이트선(infrared light sensing gate line)(GLi)에 연결되어 있다.
제2 감지 축전기(Cs2)의 양 단자는 각각 적외선 감지 트랜지스터(Qpi)의 입력 단자 및 출력 단자에 연결되어 있다.
가시광선 감지 게이트선(GLv)과 적외선 감지 게이트선(GLi)은 서로 공통된 배선일 수도 있고 서로 독립된 배선일 수도 있다. 또한 가시광선 감지 신호선(ROv)과 적외선 감지 신호선(ROi)도 서로 공통된 배선일 수도 있고 서로 독립된 배선일 수도 있다.
가시광선 감지 트랜지스터(Qpv) 및 적외선 감지 트랜지스터(Qpi)는 각각 제1 구동 전압(Vs1)과 제2 구동 전압(Vs2)를 인가 받을 수 있다.
적외선 감지 센서(PI)의 상하좌우에는 복수의 가시광선 감지 센서(PV)가 이웃하여 위치할 수 있고, 가시광선 감지 센서(PV)의 상하좌우에는 복수의 적외선 감지 센서(PI)가 이웃하여 위치할 수 있다. 이와 달리 복수의 가시광선 감지 센서(PV)가 열방향으로 서로 인접하여 위치할 수도 있고, 복수의 적외선 감지 센서(PI)가 열방향으로 서로 인접하여 위치할 수도 있다.
가시광선 감지 센서(PV) 및 적외선 감지 센서(PI)는 터치에 의한 광의 변화를 감지하여 감지 신호를 생성한다. 더 구체적으로 설명하면, 스위칭 트랜지스터(Qs)가 턴온되면 감지 신호선(ROv, ROi)이 전달하는 기준 전압에 의해 제1 감지 축전기(Cs1) 또는 제2 감지 축전기(Cs2)가 충전된다. 스위칭 트랜지스터(Qs)가 턴오프된 상태에서 외부 물체의 터치 등에 의해 광이 가시광선 감지 트랜지스터(Qpv) 또는 적외선 감지 트랜지스터(Qpi)에 조사되면 가시광선 감지 트랜지스터(Qpv) 또는 적외선 감지 트랜지스터(Qpi)에 광 전류가 생성된다. 그러면, 제1 감지 축전기(Cs1) 또는 제2 감지 축전기(Cs2)가 방전된다. 반면, 외부 물체 등의 터치가 발생하지 않아 가시광선 감지 트랜지스터(Qpv) 또는 적외선 감지 트랜지스터(Qpi)에 광이 조사되지 않으면 제1 감지 축전기(Cs1) 또는 제2 감지 축전기(Cs2)도 방전되지 않는다. 다음, 스위칭 트랜지스터(Qs)가 턴온되면 턴온된 스위칭 트랜지스터(Qs)를 통해 기준 전압이 제1 감지 축전기(Cs1) 또는 제2 감지 축전기(Cs2)에 재충전되면서 감지 신호가 생성되어 감지 신호선(ROv, ROi)으로 출력된다.
그러면, 앞에서 설명한 도면들과 함께 도 4를 참조하여 본 발명의 한 실시예에 따른 광 센서의 구체적인 구조를 상세하게 설명한다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 광 센서의 배치도이다.
도 3을 참고하면, 절연 기판(도시하지 않음) 위에 가시광선 감지 트랜지스터(Qpv), 적외선 감지 트랜지스터(Qpi), 그리고 가시광선 감지 트랜지스터(Qpv) 및 적외선 감지 트랜지스터(Qpi)와 각각 연결되어 있는 두 개의 스위칭 트랜지스터(Qs)가 위치한다.
가시광선 감지 트랜지스터(Qpv)는 앞에서 설명한 제2 박막 트랜지스터(Qb)와 동일한 단면 구조를 가질 수 있고, 적외선 감지 트랜지스터(Qpi)는 앞에서 설명한 제1 박막 트랜지스터(Qa)와 동일한 단면 구조를 가질 수 있고, 스위칭 트랜지스터(Qs)는 앞에서 설명한 제3 박막 트랜지스터(Qc)와 동일한 단면 구조를 가질 수 있다. 즉, 도 4에 도시한 박막 트랜지스터 표시판의 A-A'A"A'" 선 및 B-B' 선을 따라 잘라 도시한 단면도는 각각 앞에서 설명한 도 1 및 도 2와 같을 수 있다. 이해의 편의를 위해 앞에서 설명한 도 1 및 도 2에 도시된 영역은 각각 도 4에 도시한 박막 트랜지스터 표시판의 A-A'A"A'" 선 및 B-B' 선을 따라 잘린 영역으로서 표시하였다. 또한 가시광선 감지 트랜지스터(Qpv), 적외선 감지 트랜지스터(Qpi) 및 스위칭 트랜지스터(Qs)의 각 부분의 도면 부호는 앞에서 설명한 도 1 및 도 2에 도시한 제1 내지 제3 박막 트랜지스터(Qa, Qb, Qc)의 각 부분의 도면 부호와 동일하게 표시하였다. 가시광선 감지 트랜지스터(Qpv), 적외선 감지 트랜지스터(Qpi) 및 스위칭 트랜지스터(Qs)의 구체적인 단면 구조는 앞에서 설명하였으므로 여기서 상세한 설명은 생략한다.
각 스위칭 트랜지스터(Qs)의 제3 하부 게이트 전극(224c)은 게이트 신호를 전달하는 감지 게이트선(221)과 연결되어 있고, 제3 소스 전극(273c)은 감지 신호선(271)과 연결되어 있고, 제3 드레인 전극(275c)은 제3 반도체(250c) 위에서 제3 소스 전극(273c)과 마주한다. 감지 게이트선(221)과 감지 신호선(271)은 절연 기판 위에서 서로 절연되어 교차할 수 있다.
가시광선 감지 트랜지스터(Qpv)의 제2 상부 게이트 전극(294b)은 기준 전압(Vb)을 전달하는 기준 전압선(225)과 연결되어 있고, 제2 소스 전극(273b)은 스위칭 트랜지스터(Qs)의 제3 드레인 전극(275c)과 연결되어 있고, 제2 드레인 전극(275b)은 제1 구동 전압(Vs1)을 전달하는 제1 구동 전압선(295)과 연결되어 있다. 더 구체적으로, 제1 구동 전압선(295)은 접촉 구멍을 통해 연결 부재(222)와 연결될 수 있고, 연결 부재(222)는 접촉 구멍(281b)을 통해 가시광선 감지 트랜지스터(Qpv)의 제2 드레인 전극(275b)과 연결될 수 있다.
적외선 감지 트랜지스터(Qpi)의 제1 하부 게이트 전극(224a)은 기준 전압(Vb)을 전달하는 기준 전압선(225)과 연결되어 있고, 제1 소스 전극(273a)은 스위칭 트랜지스터(Qs)의 제3 드레인 전극(275c)과 연결되어 있고, 제1 드레인 전극(275a)은 제2 구동 전압(Vs2)을 전달하는 제2 구동 전압선(229)과 연결되어 있다. 더 구체적으로, 제2 구동 전압선(229)은 접촉 구멍을 통해 연결 부재(292)와 연결될 수 있고, 연결 부재(292)는 접촉 구멍을 통해 적외선 감지 트랜지스터(Qpi)의 제1 드레인 전극(275a)과 연결될 수 있다.
기준 전압선(225)은 감지 게이트선(221) 및 제1 하부 게이트 전극(224a)과 동일한 층에 위치할 수 있다.
제1 구동 전압선(295)은 제1 상부 게이트 전극(294a), 제2 상부 게이트 전극(294b) 및 제3 상부 게이트 전극(294c)과 동일한 층에 위치할 수 있다. 연결 부재(222)는 감지 게이트선(221) 및 제3 하부 게이트 전극(224c)과 동일한 층에 위치할 수 있다.
제2 구동 전압선(229)는 감지 게이트선(221) 및 제3 하부 게이트 전극(224c)과 동일한 층에 위치할 수 있다. 연결 부재(292)는 제1 상부 게이트 전극(294a), 제2 상부 게이트 전극(294b) 및 제3 상부 게이트 전극(294c)과 동일한 층에 위치할 수 있다.
이와 같이 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판이 포함하는 광 센서는 서로 다른 반도체 물질을 포함하는 박막 트랜지스터를 포함할 수 있다. 예를 들어 가시광선 감지 트랜지스터(Qpv)는 가시광선 영역에서의 양자 효율이 적외선 영역에서의 양자 효율보다 높은 물질인 비정질 실리콘을 포함할 수 있고, 적외선 감지 트랜지스터(Qpi)는 적외선 파장대의 빛이 조사될 때 양자 효율이 높은 물질인 실리콘 게르마늄을 포함할 수 있다. 또한 가시광선 감지 트랜지스터(Qpv) 또는 적외선 감지 트랜지스터(Qpi)와 연결된 스위칭 트랜지스터(Qs)는 이들과 다른 종류의 반도체 물질을 포함하거나 가시광선 감지 트랜지스터(Qpv)와 동일한 종류의 반도체 물질을 포함할 수 있다.
그러면 앞에서 설명한 도면들과 함께 도 5 내지 도 18을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명한다.
도 5는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법의 한 단계에서의 단면도이고, 도 6은 도 5에 도시한 단계의 다음 단계의 단면도이고, 도 7은 도 6에 도시한 단계의 다음 단계의 단면도이고, 도 8은 도 7에 도시한 단계의 다음 단계의 단면도이고, 도 9는 도 8에 도시한 단계의 다음 단계의 단면도이고, 도 10은 도 9에 도시한 단계의 다음 단계의 단면도이고, 도 11 및 도 12는 각각 도 10에 도시한 단계의 다음 단계의 단면도이고, 도 13 및 도 14는 각각 도 11 및 도 12에 도시한 단계의 다음 단계의 단면도이고, 도 15 및 도 16은 각각 도 13 및 도 14에 도시한 단계의 다음 단계의 단면도이고, 도 17은 도 16에 도시한 단계의 다음 단계의 단면도이고, 도 18은 도 17에 도시한 단계의 다음 단계의 단면도이다.
먼저 도 5를 참조하면, 절연 기판(210) 위에 질화 규소(SiNx) 등의 절연 물질 및 비정질 게르마늄(a-Ge) 또는 비정질 실리콘 게르마늄(a-SiGe) 등의 비정질 게르마늄의 화합물을 도포하고 패터닝하여 절연 패턴(212) 및 차광 부재(214)를 차례대로 형성할 수 있다.
다음 도 6을 참조하면, 절연 기판(210) 위에 또는 차광 부재(214) 위에 구리(Cu)를 포함하는 금속 등의 도전 물질을 도포하고 패터닝하여 제1 하부 게이트 전극(224a)을 형성한다.
다음 도 7을 참조하면, 제1 하부 게이트 전극(224a) 위에 절연 물질을 도포하여 게이트 절연막(240)을 형성한다. 이어서 제2 반도체 물질층(251)을 적층한다. 제2 반도체 물질층(251)은 앞에서 설명한 제2 박막 트랜지스터(Qb) 제조용 반도체 물질을 포함하며, 예를 들어 제2 반도체 물질층(251)은 비정질 실리콘(a-Si)을 포함할 수 있다. 제2 반도체 물질층(251) 위에 불순물이 고농도로 도핑되어 있는 제2 저항성 접촉층(261)을 더 형성할 수도 있다.
다음 도 8을 참조하면, 제2 반도체 물질층(251) 또는 제2 저항성 접촉층(261) 위에 금속 등의 식각 보호 물질층을 적층하고 그 위에 포토 레지스트 물질을 도포한 후 사진 공정을 통해 포토 레지스트막(50)을 형성한다. 다음 포토 레지스트막(50)을 식각 마스크로 하여 하부에 도포된 식각 보호 물질층을 식각하여 식각 보호층(70)을 형성한다. 이때 식각 방법은 습식 식각 방법을 사용할 수 있다. 이 경우 도 8에 도시한 바와 같이 포토 레지스트막(50) 하부로 언더컷(undercut)이 발생하여 패터닝된 식각 보호층(70)의 가장자리는 포토 레지스트막(50)의 가장자리보다 안쪽에 위치할 수 있다.
식각 보호층(70)은 단일막 또는 다중막 구조를 가질 수 있다. 예를 들어 식각 보호층(70)은 몰리브덴 또는 그 합금의 하부막(71)과 알루미늄 또는 그 합금의 중간막(72)과 몰리브덴 또는 그 합금의 상부막(73)을 포함하는 삼중막 구조를 가질 수 있다.
다음 도 9를 참조하면, 포토 레지스트막(50)을 식각 마스크로 하여 제2 반도체 물질층(251)을 패터닝하여 제2 반도체 패턴(252)을 형성한다. 제2 저항성 접촉층(261)이 있는 경우 제2 저항성 접촉층(261)도 제2 반도체 물질층(251)과 함께 패터닝되어 제2 저항성 접촉 패턴(262)을 형성할 수 있다. 이때 식각 방법은 건식 식각 방법을 사용할 수 있다. 이 경우 도 9에 도시한 바와 같이 포토 레지스트막(50)의 일부가 제거될 수 있다. 패터닝된 제2 반도체 패턴(252)의 가장자리는 식각 보호층(70)의 가장자리보다 바깥에 위치하여 제2 반도체 패턴(252)의 돌출부를 형성한다. 따라서 식각 보호층(70)과 제2 반도체 패턴(252)의 가장자리는 함께 이격되어 있는 스텝(step) 형상을 이룰 수 있다.
다음 도 10을 참조하면, 포토 레지스트막(50)을 제거한다. 도 10은 도시의 편의를 위해 도 9에 도시한 바와 같은 식각 보호층(70)과 제2 반도체 패턴(252)의 스텝 형상의 도시를 생략하였다.
다음 도 11 및 도 12를 참조하면, 제2 반도체 물질층(251) 또는 제2 저항성 접촉층(261) 위에 절연 물질을 도포하여 절연층(81)을 적층하고, 그 위에 제1 반도체 물질층(251a)을 적층한다. 제1 반도체 물질층(251a)은 앞에서 설명한 제1 박막 트랜지스터(Qa) 제조용 반도체 물질을 포함한다. 예를 들어 제1 반도체 물질층(251a)은 비정질 또는 결정질 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제1 반도체 물질층(251a) 위에 불순물이 고농도로 도핑되어 있는 제1 저항성 접촉층(261a)을 더 형성할 수도 있다.
다음 도 13 및 도 14를 참조하면, 제1 반도체 물질층(251a) 또는 제1 저항성 접촉층(261a) 위에 포토 레지스트 물질을 도포한 후 사진 공정을 통해 포토 레지스트막(55)을 형성한다. 이어서 포토 레지스트막(55)을 식각 마스크로 하여 하부의 제1 반도체 물질층(251a)을 식각한다. 제1 저항성 접촉층(261a)이 있는 경우 제1 저항성 접촉층(261a)도 제1 반도체 물질층(251a)과 함께 패터닝되어 제1 저항성 접촉 패턴(262a)을 형성할 수 있다. 이때 식각 방법은 건식 식각 방법을 사용할 수 있으며, 식각 기체는 육불화황 기체(SF6)와 염소 기체(Cl2)를 포함할 수 있다.
본 발명의 한 실시예에 따르면, 제1 반도체 물질층(251a)의 식각 단계에서 포토 레지스트막(55)에 의해 덮여 있는 제1 반도체 물질층(251a)은 제1 반도체 패턴(252a)를 형성하고, 포토 레지스트막(55)에 의해 덮여 있지 않고 드러나 있는 제1 반도체 물질층(251a)은 전부 제거되지 않고 일부 남아 잔여 반도체 물질층(251a’)을 이룰 수 있다. 따라서 잔여 반도체 물질층(251a’) 및 제1 반도체 패턴(252a)의 하부에 위치하는 절연층(81)은 거의 식각되지 않을 수 있다. 도 13 및 도 14는 제1 반도체 물질층(251a)의 식각 단계에서 제1 반도체 물질층(251a)이 전부 제거되지 않고 일부 남아 잔여 반도체 물질층(251a’)을 이루는 실시예를 도시한다.
본 발명의 다른 실시예에 따르면, 제1 반도체 물질층(251a)의 식각 단계에서 포토 레지스트막(55)에 의해 덮여 있지 않은 제1 반도체 물질층(251a)은 대부분 제거되어 제1 반도체(250a)가 형성되고, 그 하부의 절연층(81)의 적어도 일부가 노출될 수도 있다. 그러나 이 경우 식각 공정은 절연층(81)에 개구부가 형성되지 않을 정도로만 진행되어 절연층(81) 하부의 제2 반도체 패턴(252)은 드러나지 않는다.
다음 도 15 및 도 16을 참조하면, 포토 레지스트막(55)에 의해 덮여 있지 않은 부분의 절연층(81)을 식각하여 제1 반도체(250a) 하부에 위치하는 절연체(80)를 형성하고, 식각 보호층(70)에 의해 덮여 있지 않은 제2 반도체 패턴(252)의 돌출부를 식각하여 제2 반도체(250b) 또는 제3 반도체(250c)를 형성한다. 앞 단계에서 잔여 반도체 물질층(251a’)이 있는 경우 잔여 반도체 물질층(251a’)은 본 단계에서 절연층(81)이 모두 제거되기 전에 전부 제거되어 제1 반도체(250a)가 형성된다. 절연체(80)는 제1 반도체(250a)의 아래에만 위치할 수 있다. 제2 저항성 접촉 패턴(262)이 있는 경우 제2 반도체 패턴(252)의 돌출부 위에 위치하는 제2 저항성 접촉 패턴(262)도 함께 식각되어 제2 저항성 접촉 패턴(263)이 형성될 수 있다.
이때 식각 방법은 건식 식각 방법을 사용할 수 있으며, 식각 기체는 육불화황 기체(SF6)와 산소 기체(O2)를 포함할 수 있다.
본 식각 단계에서 사용되는 식각 기체는 절연층(81) 및 제2 반도체 패턴(252)의 식각비가 실질적으로 동일한 식각 기체일 수 있다. 구체적으로 절연층(81) 및 제2 반도체 패턴(252)의 식각비가 대략 1:0.9 내지 대략 0.9:1인 식각 기체를 사용하여 식각 공정을 진행할 수 있다. 예를 들어 식각 기체로서 육불화황 기체(SF6)와 산소 기체(O2)의 혼합 기체를 사용하는 경우 육불화황 기체(SF6)의 유량을 증가시키면서 절연층(81) 및 제2 반도체 패턴(252)의 식각비를 조정할 수 있다. 이에 의하면 절연층(81) 및 제2 반도체 패턴(252)의 식각 속도가 대략 동일하여 절연층(81)이 대부분 제거된 후에 제2 반도체 패턴(252)의 돌출부가 제거될 수 있다.
육불화황 기체(SF6)와 산소 기체(O2)의 혼합 기체를 사용하여 식각 공정을 진행할 때, 불소 라디칼(fluorine radical)에 의한 등방성 식각이 이루어져 도 15에 도시한 바와 같이 식각 보호층(70) 하부로 언더컷(D)이 발생한다. 즉, 식각에 의해 형성된 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리는 식각 보호층(70)의 가장자리보다 안쪽에 위치한다. 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리의 측면이 절연 기판(210) 또는 게이트 절연막(240)의 면과 이루는 제1각(a1)은 대략 90도보다 크고 대략 180도보다 작을 수 있다.
이와 같이 식각 보호층(70) 하부로 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분에 언더컷(D)이 생성되면서 식각 보호층(70)의 가장자리는 드러난 게이트 절연막(240)과 마주하고 식각 보호층(70)에 의해 가려지지 않은 게이트 절연막(240)은 식각 기체에 의해 일부 제거된다. 따라서 도 15에 도시한 바와 같이 식각 보호층(70)의 가장자리와 마주하는 곳을 따라 게이트 절연막(240)의 단차부(C)가 형성된다. 단차부(C)에서 게이트 절연막(240)의 측면이 절연 기판(210)의 면 또는 나머지 부분에서의 게이트 절연막(240)의 면과 이루는 제2각(a2)은 대략 90도보다 크고 대략 180도보다 작을 수 있다.
따라서 도 15에 도시한 바와 같이 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분에는 절연층(81) 또는 제2 반도체 패턴(252)가 남아 있지 않고, 게이트 절연막(240)과 제2 반도체(250b) 또는 제3 반도체(250c)는 함께 적어도 두 개의 스텝 형상을 이룬다. 즉, 게이트 절연막(240)의 단차부(C)는 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 바깥에 위치하며 서로 이격되어 있다.
이어서 포토 레지스트막(55)을 제거하고, 식각 보호층(70)을 제거한다. 식각 보호층(70)은 습식 식각 방법을 이용해 제거할 수 있다.
다음 도 17을 참조하면, 제1 반도체(250a) 및 제2 반도체(250b) 또는 제3 반도체(250c) 위에 금속 등의 도전 물질을 적층하고 패터닝하여 제1 소스 전극(273a) 및 제1 드레인 전극(275a), 제2 소스 전극(273b) 및 제2 드레인 전극(275b), 또는 제3 소스 전극(273c) 및 제3 드레인 전극(275c)를 형성한다. 이때 제1 소스 전극(273a)과 제1 드레인 전극(275a)의 사이에 위치하는 제1 저항성 접촉 패턴(262a), 그리고 제2 소스 전극(273b)과 제2 드레인 전극(275b)의 사이 또는 제3 소스 전극(273c)과 제3 드레인 전극(275c)의 사이에 위치하는 제2 저항성 접촉 패턴(263)도 제거되어 한 쌍의 제1 저항성 접촉 부재(260a), 한 쌍의 제2 저항성 접촉 부재(260b), 그리고 한 쌍의 제3 저항성 접촉 부재(260c)를 형성할 수 있다.
제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분의 위에 위치하는 제2 소스 전극(273b), 제2 드레인 전극(275b), 제3 소스 전극(273c) 또는 제3 드레인 전극(275c) 중 적어도 하나는 게이트 절연막(240)과 제2 반도체(250b) 또는 제3 반도체(250c)가 함께 형성하는 적어도 두 개의 스텝을 따라 적층되므로 그 프로파일은 완만하고 단락될 가능성이 적다.
다음 도 18을 참조하면, 제1 소스 전극(273a) 및 제1 드레인 전극(275a), 제2 소스 전극(273b) 및 제2 드레인 전극(275b) 또는 제3 소스 전극(273c) 및 제3 드레인 전극(275c) 위에 절연 물질을 적층하여 보호막(280)을 형성한다.
이어서 도 1 및 도 2에 도시한 바와 같이 보호막(280) 및 게이트 절연막(240)에 접촉 구멍(281a, 281c)을 형성한다. 다음 보호막(280) 위에 도전 물질을 적층하고 패터닝하여 제1 상부 게이트 전극(294a), 제2 상부 게이트 전극(294b), 그리고 제3 상부 게이트 전극(294c)을 형성한다.
이와 같은 박막 트랜지스터 표시판의 제조 방법은 앞에서 설명한 도 3 및 도 4에 도시한 광 센서를 포함하는 박막 트랜지스터 표시판의 적외선 감지 트랜지스터(Qpi)과 가시광선 감지 트랜지스터(Qpv) 또는 스위칭 트랜지스터(Qs)의 제조 방법에도 동일하게 적용될 수 있다.
이제 도 19 및 도 20을 참조하여 본 발명의 한 실시예에 따른 박막 트랜지스터의 제조 방법에 의해 제조된 박막 트랜지스터의 구조에 대해 설명한다.
도 19는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 박막 트랜지스터의 평면 모습을 보여주는 사진이고, 도 20은 도 19의 박막 트랜지스터를 XX-XX 선을 따라 잘라 도시한 단면을 보여주는 사진이다.
도 19 및 도 20에 도시한 박막 트랜지스터는 앞에서 설명한 제2 반도체(250b)를 포함하는 제2 박막 트랜지스터(Qb) 또는 제3 반도체(250c)를 포함하는 제3 박막 트랜지스터(Qc)일 수 있다. 도 20을 참조하면, 게이트 절연막(240) 위에 제2 반도체(250b) 또는 제3 반도체(250c)가 위치한다. 이때 제2 반도체(250b) 또는 제3 반도체(250c)이 가장자리의 면은 절연 기판(도시하지 않음) 또는 게이트 절연막(240)의 면과 대략 90도보다 크고 대략 180도 보다 작은 제1각(a1)을 이루고 있고, 게이트 절연막(240)은 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리에서 이격된 부분에 단차부를 이룬다. 게이트 절연막(240)의 단차부의 측면이 절연 기판 또는 게이트 절연막(240)의 나머지 부분의 면과 이루는 제2각(a2)은 대략 90도보다 크고 대략 180도 보다 작다.
이와 같이 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리 부분에서 게이트 절연막(240)과 제2 반도체(250b) 또는 제3 반도체(250c)가 함께 적어도 두 개의 스텝을 형성하므로 그 위에 적층되어 제2 반도체(250b) 또는 제3 반도체(250c)의 가장자리와 교차하는 제2 소스 전극(273b), 제2 드레인 전극(275b), 제3 소스 전극(273c) 또는 제3 드레인 전극(275c) 등의 도전체의 프로파일이 완만해져 도전체의 단락 가능성을 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
80: 절연체 210: 절연 기판
212: 절연 패턴 214: 차광 부재
224a, 224c: 하부 게이트 전극 240: 게이트 절연막 250a, 250b, 250c: 반도체 273a, 273b, 273c: 소스 전극
275a, 275b, 275c: 드레인 전극 280: 보호막 294a, 294b, 294c: 상부 게이트 전극
Cs1, Cs2: 감지 축전지 Qpi: 적외선 감지 트랜지스터
Qpv: 가시광선 감지 트랜지스터 Qs: 스위칭 트랜지스터
Vs1, Vs2: 구동 전압 Vb: 기준 전압

Claims (20)

  1. 절연 기판 위에 절연막을 형성하는 단계,
    상기 절연막 위에 제1 반도체 물질층을 적층하는 단계,
    상기 제1 반도체 물질층 위에 식각 보호 물질층을 적층하는 단계,
    상기 식각 보호 물질층 위에 제1 포토 레지스트막을 형성하는 단계,
    상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 식각 보호 물질층을 식각하여 식각 보호층을 형성하는 단계,
    상기 제1 포토 레지스트막을 식각 마스크로 하여 상기 제1 반도체 물질층을 식각하여 상기 식각 보호층에 의해 덮이지 않고 드러난 돌출부를 포함하는 제1 반도체 패턴을 형성하는 단계,
    상기 식각 보호층 및 상기 제1 반도체 패턴 위에 절연층 및 제2 반도체 물질층을 차례대로 적층하는 단계,
    상기 제2 반도체 물질층 위에 제2 포토 레지스트막을 형성하는 단계,
    상기 제2 포토 레지스트막을 식각 마스크로 하여 상기 제2 반도체 물질층을 식각하여 제2 반도체를 형성하는 단계, 그리고
    상기 제2 포토 레지스트막에 의해 덮여 있지 않은 상기 절연층 및 상기 식각 보호층에 의해 덮여 있지 않은 상기 제1 반도체 패턴의 돌출부를 식각하여 상기 식각 보호층의 하부에 언더컷을 형성하는 제1 반도체를 형성하고 상기 절연막에 상기 제1 반도체의 가장자리와 이격되어 있으며 상기 제1 반도체의 가장자리의 바깥쪽에 위치하는 단차부를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 절연막의 상기 단차부는 상기 식각 보호층의 가장자리와 마주하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서, 상기 절연층 및 상기 제1 반도체 패턴의 식각비는 실질적으로 동일한 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 제1 반도체의 가장자리의 측면이 상기 절연 기판의 면과 이루는 각과 상기 단차부의 측면이 상기 절연 기판의 면과 이루는 각 중 적어도 하나는 90도보다 크고 180도보다 작은 박막 트랜지스터 표시판의 제조 방법.
  5. 제4항에서,
    상기 제2 반도체 물질층을 식각하여 상기 제2 반도체를 형성하는 단계에서 상기 제2 포토 레지스트막에 의해 덮여 있지 않은 부분에서 상기 제2 반도체 물질층의 일부가 남아 잔여 반도체 물질층을 형성하고,
    상기 잔여 반도체 물질층은 상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서 함께 식각되는
    박막 트랜지스터 표시판의 제조 방법.
  6. 제5항에서,
    상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서 사용되는 식각 기체는 육불화황 기체(SF6)와 산소 기체(O2)를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제6항에서,
    상기 제1 반도체 물질층은 비정질 실리콘을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제2 반도체 물질층은 실리콘 게르마늄을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 제1 반도체 및 상기 절연막의 상기 단차부를 형성하는 단계 이후에 상기 제2 포토 레지스트막 및 상기 식각 보호층을 제거하는 단계, 그리고
    상기 제1 반도체 및 상기 제2 반도체 위에 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 전극은 상기 제1 반도체의 가장자리와 상기 단차부를 지나는 전극을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제1항에서,
    상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서, 상기 절연층 및 상기 제1 반도체 패턴의 식각비는 실질적으로 동일한 박막 트랜지스터 표시판의 제조 방법.
  12. 제1항에서,
    상기 제1 반도체의 가장자리의 측면이 상기 절연 기판의 면과 이루는 각과 상기 단차부의 측면이 상기 절연 기판의 면과 이루는 각 중 적어도 하나는 90도보다 크고 180도보다 작은 박막 트랜지스터 표시판의 제조 방법.
  13. 제1항에서,
    상기 제2 반도체 물질층을 식각하여 상기 제2 반도체를 형성하는 단계에서 상기 제2 포토 레지스트막에 의해 덮여 있지 않은 부분에서 상기 제2 반도체 물질층의 일부가 남아 잔여 반도체 물질층을 형성하고,
    상기 잔여 반도체 물질층은 상기 절연층 및 상기 제1 반도체 패턴의 돌출부를 식각하는 단계에서 함께 식각되는
    박막 트랜지스터 표시판의 제조 방법.
  14. 절연 기판,
    상기 절연 기판 위에 위치하며 단차부를 포함하는 절연막,
    상기 절연막 위에 위치하는 제1 반도체, 그리고
    상기 절연막 위에 위치하며 제1 반도체와 다른 반도체 물질을 포함하는 제2 반도체
    를 포함하고,
    상기 절연막은 상기 단차부에서 서로 연결된 제1부분 및 상기 제1부분보다 두께가 얇은 제2부분을 포함하고,
    상기 제1부분의 윗면은 상기 제2부분의 윗면보다 높고,
    상기 제1 반도체는 상기 제1부분의 상기 윗면 위에 위치하고 상기 제2부분과 중첩하지 않고,
    상기 단차부는 상기 제1 반도체의 가장자리와 이웃하며 이격되어 있고 상기 제1 반도체의 가장자리의 바깥쪽에 위치하는
    박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 제2 반도체와 상기 절연막 사이에 위치하는 절연체를 더 포함하는 박막 트랜지스터 표시판.
  16. 제15항에서,
    상기 제1 반도체와 상기 절연체는 동일한 식각 기체를 이용하여 건식 식각될 수 있는 박막 트랜지스터 표시판.
  17. 제16항에서,
    상기 제1 반도체의 가장자리의 측면이 상기 절연 기판의 면과 이루는 각과 상기 단차부의 측면이 상기 절연 기판의 면과 이루는 각 중 적어도 하나는 90도보다 크고 180도보다 작은 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 제1 반도체는 비정질 실리콘을 포함하는 박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 제2 반도체는 실리콘 게르마늄을 포함하는 박막 트랜지스터 표시판.
  20. 제19항에서,
    상기 제1 반도체의 가장자리 위에 위치하는 전극을 더 포함하는 박막 트랜지스터 표시판.
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