KR20180006839A - 클립 정렬 노치를 갖는 반도체 패키지 및 관련 방법 - Google Patents

클립 정렬 노치를 갖는 반도체 패키지 및 관련 방법 Download PDF

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KR20180006839A
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Abstract

일 실시예에서, 전자 부품은 리드프레임 및 제1반도체 다이를 포함 할 수 있다. 리드프레임은 리드프레임 상면, 리드프레임 상면과 반대인 리드프레임 하면, 및 리드프레임 상면에서의 상부 노치를 포함 할 수 있다. 상부 노치는 리드프레임 상면과 리드프레임 하면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스를 포함 할 수 있고, 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽을 또한 포함할 수 있다. 제1반도체 다이는 다이 상면, 다이 상면과 반대이며 리드프레임 상면 상으로 탑재된 다이 하면, 그리고 다이 주변부를 포함할 수 있다. 상부 노치는 다이 주변부 외부에 위치될 수 있다. 다른 예들 및 관련 방법이 본 명세서에 개시되어 있다.

Description

클립 정렬 노치를 갖는 반도체 패키지 및 관련 방법{SEMICONDUCTOR PACKAGE WITH CLIP ALIGNMENT NOTCH AND RELATED METHODS}
본 출원은 2016년 7월 11일자로 출원된 미국 특허 출원 제15/207,462호로부터의 우선권을 주장하며, 그 내용 전체가 본원에 참고로 포함된다.
본 발명은 일반적으로 전자 기기들에 관한 것으로, 보다 구체적으로는 클립 정렬 노치(clip align notch)를 갖는 반도체 패키지들 및 관련 방법들에 관한 것이다.
현재의 반도체 패키지들 및 그러한 패키지들을 제조하기 위한 방법들은, 예를 들어, 그러한 패키지들의 패키징 요소들을 형성 또는 결합할 때의 변동성으로 인하여, 불일치를 겪을 수 있다. 예를 들어, 도전성 클립이 리드프레임에 부착되는 경우, 도전성 부재 및 반도체 다이 사이의 평면 정렬 및/또는 결합은 클립 테일 길이 및/또는 그러한 클립의 클립 굽힘 각도의 제조 또는 공구 마모 변화(차이)로 인해 영향을 받을 수 있다. 따라서 비용 효과적이고 제조 흐름에 용이하게 통합될 수 있는 반면 앞에서 언급된 문제점뿐만 아니라 다른 문제점을 해결하는 반도체 패키징 구조들 및 방법들을 갖는 것이 바람직하다.
본 발명은 일반적으로 전자 기기들을 제공하기 위한 것으로, 보다 구체적으로는 클립 정렬 노치를 갖는 반도체 패키지들 및 관련 방법들을 제공하기 위한 것이다.
본 발명의 다양한 실시예는 리드프레임 상부 평면; 리드프레임 상부 평면에 평행한 리드프레임 하부 평면; 리드프레임 상단을 따라 리드프레임 상부 평면이 연장되는, 리드프레임 상단;을 포함하는 리드프레임 상면; 리드프레임 하단을 따라 리드프레임 하부 평면이 연장되는, 리드프레임 하단;을 포함하는 리드프레임 하면; 및 리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스; 및 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽;을 포함하는 상부 노치; 를 포함하는 리드프레임; 및 다이 상면; 리드프레임 상면에 탑재된 다이 하면; 및 다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;을 포함하는 제1반도체 다이;를 포함하고, 상부 노치는 다이 주변부 외부에 위치된 전자 부품을 제공한다.
상부 노치에 삽입되는 클립 엣지를 갖는 클립 테일; 및 클립 테일에 결합된 클립 루프;를 포함하는 클립;을 더 포함하고, 클립 테일은 리드프레임 상면을 지나서 상부 노치로부터 돌출하고; 그리고 클립 루프의 클립 루프 바닥은 다이 상면에 결합된다.
상부 노치 베이스와 상부 노치 제1측벽은 리드프레임 상면의 각 영역들을 포함한다.
상부 노치는 상부 노치 베이스를 가로질러, 노치 제1측벽에 반대인 노치 제2측벽을 포함하고; 노치 제2측벽은 상부 노치 제1측벽보다 제1반도체 다이에 더 가깝다.
본 발명의 다양한 실시예는 리드프레임 상면; 리드프레임 상면의 반대인 리드프레임 하면; 및 리드프레임 상면과 리드프레임 하면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스; 및 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽;을 포함하는 리드프레임 상면의 상부 노치;를 포함하는 리드프레임; 및 다이 상면; 다이 상면의 반대이고 리드프레임 상면에 탑재된 다이 하면; 및 다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;을 포함하는 제1반도체 다이;를 포함하고, 상부 노치는 다이 주변부 외부에 위치된 전자 부품을 제공한다.
클립 엣지가 리드프레임 상면 아래에 있도록 상부 노치에 삽입된 클립 엣지를 갖는 클립 테일;을 포함하는 클립을 더 포함하고, 클립 테일은 리드프레임 상면을 지나서 상부 노치로부터 돌출하고; 그리고 리드프레임 상면에 대한 상부 노치 베이스의 깊이가 클립 엣지의 하부가 상부 노치 베이스에 직접 접촉한다.
클립 엣지는 클립 엣지의 길이를 따라서 상부 노치 제1측벽에 직접 접촉한다.
클립 엣지는 클립 엣지의 하부와 상부 노치 베이스 사이로 연장하는 솔더 재료에 의해 노치에 융착된다.
클립은 클립 테일에 결합된 클립 루프를 포함하고; 그리고 클립 루프의 클립 루프 하부는 다이 상면에 결합된다.
다이 상면은 리드프레임의 리드에서 리드프레임 상면에 결합된 게이트 단자; 및 융착 구조를 통하여 클립 루프 하부에 결합된 소스 단자 또는 드레인 단자중 하나를 포함한다.,
제1반도체 다이 위에 위치된 제2반도체 다이를 더 포함하고; 클립은 클립 테일에 결합된 클립 루프를 포함하고; 그리고 클립 루프의 클립 루프 하부는 제2반도체 다이의 상면에 결합된다.
상부 노치 베이스와 상부 노치 제1측벽은 각각 에칭된 표면들에 의해 정의된다.
상부 노치 베이스와 상부 노치 제1측벽은 노치 길이 전체에 걸쳐 연속된다.
다이 하면은 리드프레임의 제1리드에서 리드프레임 상면에 결합 된 게이트 단자; 및 리드프레임의 제2리드 또는 패들 중 적어도 하나에 융착 구조를 통하여 결합된 소스 단자 또는 드레인 단자 중 하나를 포함한다.
상부 노치는 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 노치 제2측벽을 포함하고; 노치 제2측벽이 상부 노치 제1측벽보다 제1반도체 다이에 더 가깝다.
리드프레임은 리드프레임 하면에 하부 노치를 갖는 리드를 포함하고, 하부 노치는 리드프레임 상면과 리드프레임 하면 사이에 위치된 하부 노치 베이스; 및 하부 노치 베이스에 인접하여, 리드프레임 하면으로부터 하부 노치 베이스까지 연장된 하부 노치 측벽을 포함하고, 하부 노치의 깊이는 상부 노치의 깊이보다 크다.
리드프레임은 리드를 포함하고, 리드는 상부 노치 제1측벽의 제1섹션을 정의하는 제1레그 내부 단부를 갖는 제1리드 레그; 및 상부 노치 제1측벽의 제2섹션을 정의하는 제2레그 내부 단부를 갖는 제2리드 레그를 갖는다.
상부 노치 제1측벽은 제1레그 내부 단부와 제2레드 내부 단부 사이에서 불연속이다.
상부 노치 베이스는 제1레그 내부 단부와 제2레그 내부 단부의 사이에서 불연속이다.
본 발명의 다양한 실시예는 상부 노치를 갖는 리드프레임의 제1면에 제1반도체 다이를 탑재하고; 그리고 상부 노치로부터 제1반도체 다이의 다이 상면까지 클립을 결합함을 포함하고, 리드프레임은 리드프레임 상단을 따라 리드프레임 상부 평면이 연장되는, 리드프레임 상단;을 포함하는 리드프레임 상면; 리드프레임 하단을 따라 리드프레임 하부 평면이 연장되는, 리드프레임 하단;을 포함하는 리드프레임 하면; 및 리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치하고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스; 및 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장 된 상부 노치 제1측벽;을 포함하는 상부 노치;를 포함하고, 제1반도체 다이는 다이 상면; 리드프레임 상면에 탑재된 다이 하면; 및 다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;을 포함하며, 클립은 상부 노치에 삽입된 클립 엣지를 포함하고; 그리고 클립은 상부 노치로부터 리드프레임 상면을 지나서, 다이 상면까지 돌출하는 방법을 제공한다.
본 발명은 일반적으로 전자 기기들을 제공하는데, 보다 구체적으로는 클립 정렬 노치를 갖는 반도체 패키지들 및 관련 방법들을 제공한다.
도 1은 본 발명의 일 실시예에 따른 전자 부품의 단면도이다.
도 2는 상부 노치의 일부를 도시한 전자 부품의 리드프레임의 리드의 일부의 사시도이다.
도 3은 상부 노치의 일부를 도시한 전자 부품의 리드프레임의 다른 리드의 일부의 사시도이다.
도 4는 상부 노치에 결합된 클립을 갖는, 도 2의 사시도를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 전자 부품의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 부품의 단면도이다.
도 7은 전자 부품을 제공하는 방법의 흐름도를 도시한 것이다.
다음의 논의는 다양한 예를 제공함에 의해 본 발명의 다양한 양태들을 제공한다. 이러한 예는 비-한정적이며, 따라서, 본 발명의 다양한 양태들의 범위는 제공된 예들의 임의의 특정한 특징들에 의해 한정될 필요는 없다. 이하의 설명에서, 구절 "예(for example)", "예(e.g.)" 및 "예시적인(exemplary)"은 "예로서 그리고 비한정적인(by way of example and not limitation)", "예를 들면 그리고 비한정적인(for example and not limitation)", 등과 함께 비한정적이고 일반적으로 동의어이다.
설명의 간략화 및 명료성을 위해, 도면들은 구조의 일반적인 방법을 예시하고, 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해, 잘 알려진 특징들 및 기술들의 설명들 및 세부 사항들은 생략될 수 있다. 또한, 도면의 구성 요소는 반드시 축척대로 그려지는 것은 아니다. 예를 들어, 도면들 중 몇몇 요소들의 치수는 본 발명의 실시 예들의 이해를 돕기 위해 다른 요소들에 비해 과장 될 수 있다. 상이한 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
본원에 사용된 바와 같이, "및/또는" 및 "또는"이라는 용어는 하나 이상의 관련 열거된 항목들의 임의 및 모든 조합을 포함한다. 본원에 사용된 바와 같이, 단수 형태는 문맥이 다르게 지시하지 않는 한, 복수 형태를 또한 포함하는 것으로 의도된다. 또한, "하는 동안(while)"이라는 용어는 적어도 동작의 시작 동안의 일정 부분 이내에 발생한다는 것을 의미한다.
본 명세서에서 사용되는 경우, "포함한다(comprises)", "포함하는(comprising)", "포함한다 (includes)" 및/또는 "포함하는(including)"이라는 용어는 명시된 특징들, 갯수들, 단계들, 동작들, 구성 요소들, 및/또는 부품들의 존재를 특정하며, 하나 이상의 다른 특징들, 갯수들, 단계들, 동작들, 요소들, 부품들, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는 것으로 이해될 것이다.
용어 "제1의(first)", "제2의(second)", 등이 다양한 구성 요소들을 여기서 설명하는데 이용될 수 있으나, 이러한 구성 요소들은 이러한 용어들로 한정되어서는 안됨이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하기 위해 사용된다. 따라서, 예를 들어, 이하에서 설명될 제1부재, 제1요소, 제1영역, 제1층 및/또는 제1섹션은 본 발명의 교시로부터 벗어나지 않고 제2부재, 제2요소, 제1영역, 제1층 및/또는 제1섹션으로 지칭될 수 있다.
유사하게, "상부(upper)", "하부(lower)", "측부(side)", "상부(top)", "하부/바닥(bottom)", "위(over)", "아래(under)" 등과 같은, 다양한 공간적 용어들은 상대적인 방식으로 한 구성 요소로부터 다른 구성 요소를 구분하는데 사용될 수 있다. 그러나, 요소들은 다른 방식으로 위치(배향)될 수 있는데, 예를 들면, 본 발명의 교시를 벗어나지 않고, 그것의 "상부(top)" 면이 수평으로 바라보고 그리고 그것의 "측부(side)" 면이 수직으로 바라보도록 디바이스가 옆으로 위치될 수 있다는 것이 이해되어야 한다.
"결합(couple)", "결합된(coupled)", "결합(couples)", "결합하는(coupling)" 등의 용어는 광범위하게 이해되어야 하며 전기적, 기계적 또는 다른 방법으로 둘 이상의 요소들 또는 신호들을 연결하는 것을 의미한다. 결합(coupling)(기계적, 전기적, 또는 기타)은, 예를 들면, 영구적 또는 반영구적 또는 일시적으로 임의의 시간 동안 지속 될 수 있다. 또한, 요소 A가 요소 B에 "연결(connected)"되거나 "결합(coupled)"되는 것으로 언급될 때, 요소 A는 요소 B에 직접 연결되거나 요소 B에 간접적으로 연결될 수 있다 (예를 들어, 개재 요소 C (및/또는 다른 요소들)가 요소 A와 요소 B 사이에 위치될 수 있다). 유사하게, 달리 명시하지 않는 한, 본원에서 사용되는 "위에(over)" 또는 "위에(on)"라는 단어는 특정 요소들이 직접적 또는 간접적인 물리적 접촉을 할 수 있는 방향, 배치 또는 관계를 포함한다.
"일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 모두 지칭하는 것은 아니지만 경우에 따라서는 동일할 수도 있다.
"약(about)", "대략(approximately)" 또는 "실질적으로(substantially)"라는 단어의 사용은 요소의 값이 명시된 값 또는 위치에 근접할 것으로 예상된다는 것을 의미한다. 그러나, 당해 기술 분야에서 잘 알려진 바와 같이, 값들 또는 위치들이 정확하게 기술되지 않는 작은 차이들이 있다.
또한, 특정한 특징들, 구조들 또는 특성들은 하나 이상의 실시예들에서 당업자에게 명백한 임의의 적절한 방식으로 결합 될 수 있다.
이하에서 예시되고 기술된 실시예들이 실시예들을 가질 수 있고 그리고/또는 본 명세서에 구체적으로 개시되지 않은 임의의 요소가 없는 경우로 실시될 수 있음이 또한 이해된다.
일 실시예에서, 전자 부품은 리드프레임 및 제1반도체 다이를 포함 할 수 있다. 리드프레임은 리드프레임 상면, 리드프레임 상면과 반대인 리드프레임 하면, 및 리드프레임 상면에서의 상부 노치를 포함할 수 있다. 상부 노치는 리드프레임 상면과 리드프레임 하면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스를 포함 할 수 있고, 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽을 또한 포함 할 수 있다. 제1반도체 다이는 다이 상면, 다이 상면과 반대이며 리드프레임 상면 상으로 탑재된 다이 하면, 그리고 다이 상면과 다이 하면 사이에 위치되고 다이 주변부를 정의하는 다이 측벽들을 포함할 수 있다. 상부 노치는 다이 주변부 외부에 위치될 수 있다.
일 실시예에서, 전자 부품은 리드프레임, 리드프레임 상부 평면, 리드프레임 상부 평면에 평행한 리드프레임 하부 평면을 포함할 수 있다. 리드프레임은 리드프레임 상부 평면이 연장되는 리드프레임 상단을 포함하는 리드프레임 상면, 리드프레임 하부 평면이 연장되는 리드프레임 하단을 포함하는 리드프레임 하면을 포함할 수 있다. 리드프레임은 또한 리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치하고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스 및 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽을 포함할 수 있다. 제1반도체 다이는 다이 상면, 리드프레임 상면에 탑재된 다이 하면 및 다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들을 포함할 수 있다. 상부 노치는 다이 주변부 외부에 위치될 수 있다.
일 실시예에서, 전자 부품을 제공하는 방법은 상부 노치를 갖는 리드프레임의 제1면에 제1반도체 다이를 탑재하고, 그리고 상부 노치로부터 제1반도체 다이의 다이 상면까지 클립을 결합함을 포함할 수 있다. 리드프레임은 리드프레임 상부 평면이 연장되는, 리드프레임 상단을 포함하는 리드프레임 상면, 그리고 리드프레임 하부 평면이 연장되는, 리드프레임 하단을 포함하는 리드프레임 하면을 포함할 수 있다. 리드프레임은 또한 리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치하고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스, 그리고 노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장 된 상부 노치 제1측벽을 포함하는 상부 노치를 포함할 수 있다. 제1반도체 다이는 다이 상면, 리드프레임 상면에 탑재된 다이 하면, 그리고 다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들을 포함할 수 있다. 클립은 상부 노치에 삽입된 클립 엣지를 포함할 수 있다. 클립은 상부 노치로부터 리드프레임 상면을 지나서, 다이 상면까지 돌출할 수 있다.
다른 예들 및 실시예들이 본 명세서에서 더 개시된다. 그러한 예들 및 실시예들은 도면들, 청구범위들, 및/또는 본 명세서에서 발견될 수 있다.
도면을 참조하면, 도 1은 본 발명의 일 실시예에 따른 전자 부품(100)의 단면도이다. 도 2는 전자 부품(100)의 리드프레임(110)의 리드(117)의 일부 사시도로서, 그것에서의 상부 노치(120)의 일 부분을 보여준다. 도 3은 전자 부품(100)의 리드프레임(110)의 리드(116)의 일부 사시도로서, 그것에서의 상부 노치(130)의 일 부분을 보여준다. 도 4는 상부 노치(120)에 결합된 클립(150)을 갖는 도 2의 사시도를 도시한다. 전자 부품(100)은, 예를 들어, 일부 구현예에서 고전력 및/또는 고전류 요구 사항을 위해 구성된 반도체 리드프레임 기반 패키지를 포함 할 수 있다.
도 1-2에서 볼 수 있는 바와 같이, 리드프레임(110)은 리드프레임 상면(111)과 리드프레임 상면(111)에 반대인(대향하는) 리드프레임 하면(112)을 포함한다. 리드프레임 상면(111)은 상단이 리드프레임(110)의 최상부 또는 최상부 표면을 포함할 수 있는 리드프레임(110)의 상단을 포함한다. 리드프레임 하면(112)은 하단이 리드프레임(110)의 최하부 또는 최하부 표면을 포함할 수 있는 리드프레임(110)의 하단을 포함한다. 리드프레임(110)은 리드프레임(110)의 상단을 따라 연장된 리드프레임 상부 평면(1111), 그리고 리드프레임 상부 평면(1111)에 평행할 수 있고 리드프레임(110)의 하단을 따라 연장된 리드프레임 하부 평면(1122)을 정의한다.
리드프레임(110)은 또한 본 실시예에서 패들(115), 및 리드들(116-117)을 포함한다. 리드들(116-117)은 중심 영역(105)으로부터 전자 부품(100)의 주변부(106)까지 연장된다. 패들(115)은 본 예시에서 중심 영역(105)에 위치하는 것으로 도시되어 있지만, 동일하거나 다른 예들에서, 예를 들어, 도 1에 제시된 단면 평면에 비평면 및/또는 직교 방향으로 주변부(106)로 연장하는 리드이거나 이를 포함할 수 있다. 도 2-4에서 볼 수 있는 바와 같이, 리드들(116-117)은 각각 그 사이의 브리지에 의해 함께 결합 된 다수의 리드 레그를 포함할 수 있다. 리드프레임(110)은 리드프레임 상면(111)으로부터 리드(117) 내로 연장된 상부 노치(120)를 더 포함한다.
반도체 다이(190)는, 다이면(191)이 리드프레임 상면(111) 위로 그리고 패들(115) 위에, 융착 구조(183)를 이용하여, 탑재되는, 리드프레임(110) 위에 위치된다. 따라서, 다이(190)와 상부 노치(120)는 동일한 리드프레임 상면(111)에 위치한다. 다이면(192)은 리드프레임(110)으로부터 멀어지고, 그리고 다이 측벽들(193)은 다이면(192)과 다이면(191)의 사이에서 연장하며, 반도체 다이(190)의 다이 주변부를 정의한다. 리드프레임(110)은 다이(190)를 전자 부품(100)의 외부에 인터페이스(interface)하기 위해 사용될 수 있고, 그리고 구리 및/또는 그 합금들과 같은 도전성 재료를 포함할 수 있다.
상부 노치(120)는 반도체 다이(190)의 다이 주변부 외부에 위치되고, 따라서 도전성 클립(150)을 수용할 수 있다. 본 실시예에서, 상부 노치(120)는 리드프레임 상면(111)에서 접근 가능하고, 그리고 상부 노치 베이스(125), 상부 노치 측벽(121), 및 상부 노치 측벽(122)를 포함한다. 상부 노치 베이스(125)는 리드프레임 상면(111)과 리드프레임 하면(112) 사이에 위치되고, 따라서 리드프레임 상면(111)에 대하여 가라앉는 형태를 한다. 상부 노치 베이스(125)는 또한 리드프레임 상부 평면(1111)과 리드프레임 하부 평면(1122) 사이에 위치된다.
상부 노치 측벽(121)은, 노치 길이(217)를 따라서, 리드프레임 상면(111)으로부터 상부 노치 베이스(124)까지 연장된다. 상부 노치 측벽(122)은 상부 노치 측벽(121)과 유사하나 상부 노치 베이스(125)를 가로 질러 대향되며, 이에 따라 상부 노치 측벽(122)은 상부 노치 측벽(121)보다 다이(190)에 더 가깝다. 몇몇 예에서, 그러나, 상부 노치 측벽(122)은 선택적일 수 있고, 이에 따라 상부 노치 베이스(125)는 상부 노치 측벽(121)으로부터 리드(117)의 엣지까지 다이(190)를 향하여 연장될 수 있고, 리드(116)의 상부 노치(130)의 구성에 유사할 수 있다.
일부 구현예들에서, 상부 노치(120)는 리드프레임 (110)을 에칭함으로써 형성 될 수 있으며, 그러한 에칭은, 상부 노치 측벽(121), 상부 노치 측벽(122) 및/또는 상부 노치 베이스(125)의 에칭된 표면들을 정의하도록, 예를 들면, 화학적 에칭을 통해 또는 레이저 에칭을 통해, 수행될 수 있다. 이러한 화학적 에칭은 몇몇 구현예에서 염화 제2철, 인산 암모늄 및/또는 CuCiAHAS (염화수소산 수용액 중 구리 염화물)와 같은 에칭제를 포함 할 수 있다. 이러한 레이저 에칭은 일부 실시예에서 LDI(Laser Defined Imaging)를 갖는 LEEP 프로세스(Laser Evolved Etching Process)와 같은 레이저 에칭을 포함 할 수 있다. 상부 노치(120)는 또한, 예를 들면, 리드프레임 (110)을 스탬핑(stamping) 또는 코이닝(coining), 절삭(ablating), 소잉(sawing), 워터 제트(water jetting) 및/또는 그라인딩(grinding)하여 기계적으로 형성 될 수 있다. 상부 노치(120)와 유사한 하나의 상부 노치는 일부 실시예들에서 리드프레임(110)을 절곡하여 형성될 수 있다. 비록 도면들이 상부 노치 측벽(121), 상부 노치 측벽(122) 및 상부 노치 베이스(125)의 표면들 및 접합부들이 실질적으로 평탄하고 직각인 것으로 도시하는 경향이 있지만, 그러한 표면들 및 접합부들은 비평면을 포함할 수 있고 그리고/또는 줌 레벨(zoom-level) 및/또는 사용 된 화학적 또는 기계적 형성 프로세스에 따라, U 자형 또는 V 자형과 같은, 아치형(arcuate)으로 보여질 수 있다.
도 1 및 도 2에 도시된 바와 같이, 리드(117)는 리드 레그(1171)를 포함하고, 그 내부 단부는 상부 노치 측벽(121)의 측벽 섹션(2211)을 형성한다. 리드(117)는 또한 리드 레그(2172)를 포함하고, 그 내부 단부는 상부 노치 측벽(121)의 측벽 섹션(2212)을 정의한다. 본 실시예에서, 상부 노치 측벽(121)은 전체 노치 길이(217)를 통해 연속적이고, 측벽 섹션(2211)으로부터 측벽 섹션(2212)까지, 리드 레드들(1171 및 2172)의 내부 단부들 사이에서 연장되는 측벽 섹션(2213)을 포함한다. 본 예에서, 상부 노치 베이스(125)는 또한 전체 노치 길이(217)에서 연속적이다. 그러나. 상부 노치 측벽(121)이 불연속 일 수 있는 실시예들이 있을 수 있으며, 측벽 섹션(2213)을 생략함으로써, 노치 길이(217)를 따라 간헐적인 세그먼트들을 포함할 수 있다. 또한 상부 노치 베이스(125)가 연속적인 실시예들이 있을 수 있으며, 노치 길이(217)를 따라 간헐적인 세그먼트들을 포함할 수 있다.
도 1 및도 3에 도시된 바와 같이, 본 실시예에서 리드(116)는 리드(117)와 유사할 수 있다. 상부 노치(130)는 상부 노치(120) (도 1, 2, 4)에 수용된 바와 같이 클립(150)에 대해 본원에서 설명된 것과 같이 클립(140)(도 1)의 클립 테일(141)의 클립 엣지(142)를 수용하도록 구성될 수 있다. 상부 노치(130)는 상부 노치 베이스(135) 및 상부 노치 측벽(131)을 포함하고, 이는 상부 노치(120)(도 1-2)의 상부 노치 베이스(125)와 상부 노치 측벽(121)에 각각 유사할 수 있다. 본 예에서, 상부 노치 측벽(131)은 리드 레그들(1161 및 3172)의 내부 단부들 사이에서 불연속적이고, 측벽 섹션들(3311 및 3312)은 동일 평면일 수 있으나 갭(gap)만큼 상호간 간헐적이거나 또는 분리될 수 있다. 그러나, 상부 노치 측벽(131)이 연속적이고, 그리고/또는 상부 노치 베이스(135)가 연속적인 실시예가 있을 수 있다.
도 1 내지 도 4는 리드(117)의 하부 노치(171 및 172), 및 리드(116)의 하부 노치(161)와 같은 리드프레임 하면(112)에서 각각의 하부 노치를 포함하는 리드(116 및 117)를 도시한다. 예를 들어, 하부 노치(171)는 리드프레임 상면(111)과 리드프레임 하면(112) 사이에 위치된 하부 노치 베이스를 포함하며, 이에 따라 리드프레임 하면(112)에 대하여 가라앉은 형태를 한다. 하부 노치(171)는 또한 리드프레임 하면(112)으로부터 그의 하부 노치 베이스까지 연장되고, 그리고 그 하부 노치 베이스에 인접한 하부 노치 측벽을 포함한다. 하부 노치들(172 및 161)은 유사한 각각의 하부 노치 베이스들 및 하부 노치 측벽들을 포함한다. 몇몇 예들에서, 하부 노치 베이스들 및/또는 하부 노치들(171,172, 및/또는 161)의 하부 노치 측벽들은, 리드프레임 하면(112)에서의 각각의 그들 위치를 제외하고, 상부 노치들(120 및 130)의 그것들과 같이, 본 명세서에서 설명되는 상부 노치 측벽들 및 상부 노치 베이스들에 유사할 수 있다. 하부 노치들(171,172 및 161)은 인캡슐란트(101)와 리드프레임(110) 사이의 접착 또는 결합을 강화하기 위한 잠금 구조들을 포함하거나 역할을 할 수 있다. 일부 구현예들에서, 하부 노치들(171,172, 및/또는 161)의 깊이는 임의의 상부 노치들(120 또는 130)의 깊이보다 더 클 수 있다.
도 1 및 도 4에 도시된 바와 같이, 클립(150)은 상부 노치(120)에 삽입되는 클립 엣지(152)를 갖는 클립 테일(151)을 포함하며, 클립 테일(151)의 나머지는 상부 노치(120)로부터 리드프레임 상면(111)을 지나 돌출된다. 클립 엣지(152)는 상부 노치(120)에서 융착 구조(181)에 의해 리드프레임(110)에 유착되고, 그러한 융착 구조(181)는 클립 엣지(152)의 하부와 상부 노치 베이스(125)의 사이에서 연장될 수 있다. 몇몇 예들에서, 융착 구조(181)는 상부 노치(120)를 완전히 채울 수 있다. 일부 또는 다른 예들에서, 융착 구조(181)는 상부 노치(120)를 채우고 그리고 리드프레임 상면(111)의 적어도 한 부분 상에 연장될 수 있다. 몇몇 예들에서, 융착 구조(181)는 솔더 페이스트, 에폭시 재료, 또는 도전성 소결 재료 일 수 있다. 일부 또는 다른 예들에서, 융착 구조(181)는 레이저 또는 초음파 부착을 통해 형성 될 수 있다.
클립(150)은 또한 그들 사이에서 각도를 갖거나 또는 굽힘을 갖고 클립 테일(150)에 결합되는 클립 루프 (155)를 포함하며, 여기서 클립(150)은 구부러지고, 스탬핑되거나 또는 몇몇 구현예들에서 리드프레임(110)의 재료에 대하여 설명된 하나 이상의 재료들과 유사하거나 또는 동일한 도전성 재료로 형성될 수 있다. 본 실시예에서, 클립 루프(155)의 클립 루프 하부(156)는 그들 사이에 위치된 융착 구조(182)를 통하여 다이(190)의 다이면(192)에 결합된다. 융착 구조(182 및/또는 183)가 융착 구조(181)에 대해 전술 한 하나 이상의 재료와 유사한 재료(들)를 포함할 수 있는 예가 있을 수 있다.
상부 노치(120)는 클립 테일(151)의 길이 차이를 고려할 수 있음으로써 다이(190) 및/또는 리드프레임(110) 위의 클립(150)의 정렬 또는 결합에 그러한 차이가 영향을 미치지 못하게 한다. 예를 들어, 용착 구조(181 및 182)가 리플로우되는 몇몇 구현예들에서, 클립 테일(151)이, 예를 들면 제조 차이들로 인해 필요 이상으로 길다면, 클립 엣지(152)의 하부는 리드프레임 상면(111)의 높이 아래 및 상부 노치(120)로 가라앉을 수 있고, 이에 따라 클립 엣지(152)가 하부로부터 나오고 그리고 클립(150)을 기울게 하는 현상을 방지할 수 있다. 따라서, 리드프레임 상면(111)에 대한 상부 노치 베이스(125)의 깊이는 클립 엣지(152)의 하부가 상부 노치 베이스(125)와 직접 접촉하는 것을 방지하여, 이에 따라 클립 루프 하부(156)와 다이면(192) 사이의 비평면 정렬 및/또는 감소 된 결합, 그리고/또는 융착 구조(182)의 불균일한 두께를 초래할 수 있는 클립 엣지(152)에 대한 클립 기울임 현상을 완화 시킨다. 상부 노치 베이스(125)의 깊이 및/또는 상부 노치 측벽(121)은 대략 적어도 10 마이크론 내지 리드프레임(110)의 두께의 절반까지의 범위를 가지며, 이에 의해 클립 테일 길이의 제조 또는 허용 편차들을 수용한다. 예를 들어, 리드프레임(110)이 약 200 미크론 두께라면, 상부 노치(120)는 100 미크론 깊이까지 될 수 있다.
일부 실시예에서, 다이(190)는 소스 단자, 게이트 단자 및 드레인 단자를 가질 수 있는 전계 효과 트랜지스터(FET) 다이와 같은 전력 디바이스를 포함할 수 있다. 다이(190)는 융착 구조(183)를 통해 클립 루프 하부(156)에 결합될 수 있는, 다이면(192)에서 다이 단자(196)를 포함한다. 다이(190)는 또한 융착 구조(183)를 통하여 리드프레임(110)에 결합될 수 있는, 다이면(191)에서의 다이 단자(197)를 포함한다. 다이(190)는 또한 본 실시예에서 상부 노치(130)에 결합 된 클립(140)을 포함하는 커넥터를 통하여 리드프레임(110)의 리드(116)에 결합 된 것으로 도시된 다이면(192)에서의 다이 단자(198)를 포함할 수 있는데, 다른 실시예에서 와이어 본딩 와이어 또는 와이어 리본과 같은 다른 커넥터 타입들을 포함할 수 있다. 몇몇 구현예들에서, 다이 단자(197)가 다이(190)의 드레인 단자를 포함할 수 있는 반면, 다이 단자(196)는 다이(190)의 소스 단자를 포함할 수 있다. 그러나, 다이 단자(197)가 다이(190)의 소스 단자를 포함할 수 있는 반면 다이 단자(196)가 다이(190)의 드레인 단자를 포함할 수 있는 구현예들도 있을 수 있다. 다이 단자(198)는 다이(190)의 게이트 단자를 포함 할 수 있다.
도 1 및 도 4의 실시예에서 볼 수 있는 바와 같이, 클립(150)의 클립 엣지(152)는 상부 노치(120)에 삽입될 때 상부 노치 측벽(121)에 직접 접촉한다. 예를 들면, 클립 엣지(152)는 실질적으로 클립 엣지(152)의 전체 길이를 따라 그리고/또는 전체적으로 상부 노치 측벽(121)에 놓일 수 있다. 클립 엣지(152)의 그러한 위치는 상부 노치 측벽(121)이 리드프레임(110) 및/또는 다이(190)에 대해 클립(150)을 일렬로 세우는데 보조하기 위한 브레이스(brace)로서 역할을 하도록 한다. 게다가, 상부 노치(120) 내에서, 그리고/또는 상부 노치 측벽(121)에 대항하는, 클립 엣지(152)의 그러한 위치는, 예를 들면, 융착 구조(181)를 리플로우하는 동안 클립(150)의 요잉(yawing) 또는 트위징(tweezing)을 제한할 수 있다.
도 5는 본 발명의 일 실시예에 따른 전자 부품(500)의 단면도이다. 전자 부품(500)은 위에서 설명한 전자 부품(100)과 유사하며, 이에 따라 그의 각 설명이 여기에 적용되고, 그리고 다이(190) 위에 스택 된 다이(590)를 포함한다. 전자 부품(500)은 노치들(120 및 130)을 갖는 리드프레임(110), 전자 부품(100)에 대하여 위에서 설명한 바와 같은 클립(150)을 포함하나, 또한 클립(150)의 클립 루프(155) 위에 탑재된 다이(590)의 하면, 및 다이(590) 위의 클립(540)을 포함한다. 클립(540)은 클립(140)과 유사하나, 그의 클립 테일(541)이 다이(190) 위의 다이(590)의 스택 높이를 수용하기 위해 더 길고, 그리고 그의 클립 루프(545)의 하부가 융착 구조(582)를 통하여 다이(590)의 상면에 대신 결합된다.
도 6은 본 발명의 일 실시예에 따른 전자 부품(600)의 단면도이다. 전자 부품(600)은 상술한 전자 부품(100)과 유사하므로, 그의 대응하는 설명이 본 명세서에 적용된다. 리드프레임(610)은 리드프레임(110) (도 1-5)과 유사하지만, 다이면(192) 및 대응 다이 단자들(196 및 198)이 리드프레임(610)의 상면에 결합 되는, 플립칩 또는 그 위에 다이(190)가 탑재되는 플립된 다이를 지지하도록 구성된다. 다이 단자(198)는 본 예에서 리드(616)에 결합 되고, 전자 부품(600)의 주변부로 연장함에 의해 상기 리드(616)는 리드들(116 또는 117)(도 1-5)과 유사할 수 있지만, 상부 노치(120 또는 130)(도 1-5)와 같은 상부 노치를 포함할 필요는 없다. 다이 단자(196)는 본 예에서 다이 패들(615)에 결합 되고, 이는 다이 패들(115)(도 1-5)과 유사할 수 있으며, 그리고/또는 전자 부품(600)의 주변부로 연장하는 리드(616)와 유사하다. 따라서, 전자 부품(600)은 칩 - 온 - 리드 구성(chip-on-lead configuration)을 포함할 수 있다. 본 실시예는 또한 상부 노치(120)를 통해 그것에서 고정된/앵커된(anchored) 클립 테일(151)로 다이(190)를 리드(117)에 결합하는 클립(150)을 도시한다. 다이(190)는 도 1-5의 실시예들에 비교하여 도 6에서 뒤집어져 있으므로, 클립 루프(155)가 대신에 다이면(191) 및 그의 단자(197)에 결합 된다.
도 6의 본 예에서, 다이 단자들(196 및 198)은 각각 융착 구조(184 및 182)를 통하여 다이 패들(615) 및 리드(616)에 결합된다. 몇몇 예들에서, 융착 구조(184 및 192)는 솔더를 포함할 수 있고, 그리고/또는 솔더 스텐실 패터닝을 통하여 정의될 수 있다. 융착 구조(184 및/또는 182)가 다이 패들(615) 또는 리드(616)에 결합하는 각각의 플립 칩 범프(들)를 포함할 수 있는 예가 있을 수 있으며, 이러한 플립 칩 범프는 솔더 범프 및/또는 금속 기둥들을 포함할 수 있다.
비록 전자 부품 (600)이 비스택 구성(non-stacked configuration)으로 도 6에 도시되어 있으나, 다이(590)가 클립 루프(155) 위에 탑재될 수 있고, 리드(616)가 상부 노치(120 또는 130)(도 1-5)와 같은 상부 노치를 포함할 수 있으며, 그리고/또는 클립(540)이 다이(590)를 리드(616)의 그러한 상부 노치에 결합할 수 있는, 전자 부품(600)이 도 5의 그것과 유사한 스택 다이 구성을 포함할 수 있는 실시예들일 수 있다.
도 7은 전자 부품을 제공하기 위한 방법(700)의 흐름도를 나타낸다. 몇몇 실시예에서, 전자 부품은 여기에 설명된 도 1-6에 도시된 바와 같은 하나 이상의 전자 부품들(100, 500, 및/또는 600), 또는 그 변형들 또는 그 조합들과 유사할 수 있다.
방법(700)의 블록(710)은 제1상부 노치를 포함하는 리드프레임의 제1면에 제1반도체 다이를 탑재하는 것을 포함한다. 예를 들어, 제1반도체 다이는 리드프레임(110)(도 1, 5) 상에 탑재된 다이(190)와 유사할 수 있다. 다른 예로서, 제1반도체 다이는 리드프레임(610) (도 6) 상에 탑재된 다이(190), 또는 예를 들어 리드 구성 상의 칩에 탑재된 플립칩과 유사할 수 있고 이에 따라 그들의 다수의 단자들이 리드프레임의 제1면에 접촉한다.
블록(710)의 리드프레임은 리드프레임(110)(도 1-5), 리드프레임(510)(도 5), 리드프레임(610)(도 6) 또는 이들의 변형과 유사할 수 있다. 리드프레임은, 리드프레임 상면(111)(도 1-5) 또는 리드프레임(610) 의 상면(도 6), 그리고 대응 리드프레임 상단(1111)(도 1-6)에 대하여 예로 든 상술한 바와 같은, 리드프레임 상부 평면을 따라 연장하는, 상단을 갖는 리드프레임 상면을 포함할 수 있다. 유사하게, 리드프레임은, 리드프레임 하면(112)(도 1-5) 또는 리드프레임(610)의 하면(도 6), 그리고 대응 리드프레임 하단(1122)(도1-6)에 대하여 예로 든 상술한 바와 같은, 리드프레임 하부 평면을 따라 연장하는, 하단을 갖는 리드프레임 하면을 포함할 수 있다.
블록(710)의 리드프레임은 또한 그 상면에 제1상부 노치를 가질 수 있으며, 이러한 제1상부 노치는 상부 노치 베이스 및 상부 노치 제1측벽을 포함 할 수 있다. 상부 노치 베이스부는 리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치 될 수 있고, 제1상부 노치의 노치 길이를 정의/한정할 수 있다. 상부 노치의 제1측벽은 리드프레임 상면 및/또는 리드프레임 상면으로부터 상부 노치 베이스까지 상부 노치 길이를 따라 연장될 수 있다. 제1상부 노치는 선택적으로 또한 상단 노치 길이를 따라 리드프레임 상면 및/또는 리드프레임 상부 평면으로부터 상부 노치 베이스까지 연장 될 수 있는 상부 노치의 제 2 측벽을 포함 할 수 있으며, 그러한 상부 노치의 제2측벽은 상부 노치 베이스를 가로 지르는 상부 노치의 제1측벽을 바라볼 수 있다. 상부 노치 베이스, 상부 노치의 제1측벽, 및/또는 상부 노치의 제2측벽은 실시예에 따라 연속적 또는 불연속일 수 있다. 몇몇 실시예들에서, 제1상부 노치는 그들 각각의 상부 노치 베이스(125 또는 135), 및/또는 그들 각각의 측벽들(121,122, 또는 131)(도 1-6)과 함께 상부 노치(120 또는 130)와 유사할 수 있다.
방법(700)의 블록(720)은 제1상부 노치로부터 제1반도체 다이의 다이 상면까지 제1클립을 결합함을 포함한다. 제1클립은 다이 상면에 결합된 클립 루프를 갖는 클립 테일과 리드프레임의 제1상부 노치에 결합된 클립 엣지를 포함할 수 있고, 여기서 제1클립의 클립 테일은 제1상부 노치로부터 돌출하고 그리고 클립 루프에 결합될 수 있다. 몇몇 예들에서, 제1클립은 여기에서 설명된 클립(140)(도 1), 클립(150)(도 1, 4-6), 및/그리고 클립(540)(도 5)와 유사할 수 있다. 예를 들면, 제1클립은, 상부 노치(120)에 결합된 클립 테일(151)의 클립 엣지(152)를 갖고, 그리고 다이(190)의 다이면(192)에 결합된 클립 루프(155)를 갖는, 클립(150)(도 1, 4-6)과 유사할 수 있다. 동일한 또는 다른 예들에서, 제1클립은 상부 노치(130)에 결합된 클립 테일(141)의 클립 엣지(142)를 갖고, 그리고 다이(190)의 다이면(192)에 결합된 클립 루프(145)를 갖는, 클립(140)(도 1)과 유사할 수 있다.
방법(700)의 블록(730)은 제1반도체 다이 위의 제1클립 위에 제2반도체 다이를 탑재하는 단계를 포함한다. 몇몇 예들에서, 제2반도체 다이는 클립(150)의 클립 루프(155) 위에 그리고 다이(190)(도 5) 위에 탑재된 다이(590)와 유사할 수 있다.
방법(700)의 블록(740)은 리드프레임의 제2상부 노치로부터 제2반도체 다이의 상면까지 제2클립을 결합함을 포함한다. 몇몇 예들에서, 제2클립은 다이(590)의 상면에 결합된 클립 루프(545)를 갖는 클립(540), 그리고 상부 노치(130)에 결합된 클립 엣지(142)와 유사할 수 있다(도 5). 이러한 제2클립은 제1 및 제2반도체 다이의 스택 구성의 높이를 수용하도록 제1클립의 클립 테일보다 긴 클립 테일을 가질 수 있다.
본 명세서에 기술된 바와 같이, 본 발명/개시의 범위는 논의된 특정한 예시적인 방법 블록(또는 관련 구조)에 한정되지 않는다. 예를 들어, 다양한 블록들 (또는 그 일부들)이 예시적인 방법 (700)으로부터 제거되거나 추가될 수 있으며, 다양한 블록들 (또는 그 일부들)이 재배열 될 수 있고, 다양한 블록들(또는 그 일부들) 이 수정 될 수 있다. 예를 들면, 블록들(730 및/또는 740)은 몇몇 구현예들에서 선택적일 수 있다.
본 발명/개시의 대상이 특정한 바람직한 실시예들 및 예시적인 실시예들로 설명되었지만, 상술한 도면 및 그 설명은 본 발명의 예시적인 실시예만을 도시하고, 따라서 본 발명의 범위를 제한하는 것으로 간주 되어서는 안 된다. 많은 대안들 및 변형들이 당업자들에게 명백하다는 것이 분명하다. 예를 들어, 여기에 기술된 상부 노치의 특정 구현예들은 다양할 수 있으며, 예를 들어 상부 노치들(120-130)는 서로 교환 가능하다. 다른 예로서, 본 명세서에 기재된 구조 및 요소는 그 상면에 하나 이상의 상부 노치들을 갖는 라미네이트 또는 다른 서브스트이트, 및 이러한 상부 노치(들)과 각각의 반도체 다이(들)의 사이에 결합되는 대응 클립(들)을 포함하는 다른 서브스트레이트 타입들과 함께 사용될 수 있다. 본 설명은 주로 예시를 위해 QFN/MLF 또는 QFP 리드프레임 기판을 사용하지만, 동일 또는 유사한 이점을 제공하면서, 이러한 개념을 라미네이트 서브스트레이트 디자인에 뿐만 아니라 라우팅 가능한 MLF(RtMLF) 또는 몰디드 상호 접속 시스템 (MIS)과 같은 다른 리드프레임 서브스트레이들에도 적용하는 것이 가능함을 이해할 것이다. 라미네이트 디자인의 경우, 리드프레임은 도전성 리드핑거 형성과 상호 접속이 라미네이트 서브스트레이트 상에 탑재된 디바이스에 적용되도록 하는데 여전히 이용될 수 있다.
이하의 청구 범위가 반영하는 바와 같이, 진보적 양태들은 단일한 전술한 실시예의 모든 특징들보다 적을 수도 있다. 따라서, 이하에 표현된 청구 범위는 도면의 상세한 설명에 명확하게 포함되며, 각각의 청구 범위는 본 발명의 개별적인 실시예로서 독자적으로 기재된다. 또한, 본 명세서에 설명된 일부 실시예는 다른 실시예에 포함된 일부 특징을 포함하지만 다른 실시예들에 포함된 다른 특징들을 포함하지 않는 반면, 다른 실시예들의 특징들의 조합들은 본 발명의 범위 내에 속하는 것으로 의도되며 당업자가 이해할 수 있는 다른 실시예들을 형성하는 것을 의미한다.

Claims (20)

  1. 리드프레임 상부 평면;
    리드프레임 상부 평면에 평행한 리드프레임 하부 평면;
    리드프레임 상단을 따라 리드프레임 상부 평면이 연장되는, 리드프레임 상단;
    을 포함하는 리드프레임 상면;
    리드프레임 하단을 따라 리드프레임 하부 평면이 연장되는, 리드프레임 하단;
    을 포함하는 리드프레임 하면; 및
    리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스; 및
    노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장 된 상부 노치 제1측벽;
    을 포함하는 상부 노치;
    를 포함하는 리드프레임;
    및
    다이 상면;
    리드프레임 상면에 탑재된 다이 하면; 및
    다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;
    을 포함하는 제1반도체 다이;를 포함하고,
    상부 노치는 다이 주변부 외부에 위치된 전자 부품.
  2. 제1항에 있어서,
    상부 노치에 삽입되는 클립 엣지를 갖는 클립 테일; 및
    클립 테일에 결합된 클립 루프;
    를 포함하는 클립;을 더 포함하고,
    클립 테일은 리드프레임 상면을 지나서 상부 노치로부터 돌출하고; 그리고
    클립 루프의 클립 루프 바닥은 다이 상면에 결합된 전자 부품.
  3. 제1항에 있어서,
    상부 노치 베이스와 상부 노치 제1측벽은 리드프레임 상면의 각 영역들을 포함하는 전자 부품.
  4. 제1항에 있어서,
    상부 노치는
    상부 노치 베이스를 가로질러, 노치 제1측벽에 반대인 노치 제2측벽을 포함하고;
    노치 제2측벽은 상부 노치 제1측벽보다 제1반도체 다이에 더 가까운 전자 부품.
  5. 리드프레임 상면;
    리드프레임 상면의 반대인 리드프레임 하면; 및
    리드프레임 상면과 리드프레임 하면 사이에 위치되고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스;
    및
    노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 상부 노치 제1측벽;
    을 포함하는 리드프레임 상면의 상부 노치;
    를 포함하는 리드프레임;
    및
    다이 상면;
    다이 상면의 반대이고 리드프레임 상면에 탑재된 다이 하면; 및
    다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;
    을 포함하는 제1반도체 다이;를 포함하고,
    상부 노치는 다이 주변부 외부에 위치된 전자 부품.
  6. 제 5 항에 있어서,
    클립 엣지가 리드프레임 상면 아래에 있도록 상부 노치에 삽입된 클립 엣지를 갖는 클립 테일;
    을 포함하는 클립을 더 포함하고,
    클립 테일은 리드프레임 상면을 지나서 상부 노치로부터 돌출하고; 그리고
    리드프레임 상면에 대한 상부 노치 베이스의 깊이가 클립 엣지의 하부가 상부 노치 베이스에 직접 접촉함을 방지하는 전자 부품.
  7. 제6항에 있어서,
    클립 엣지는 클립 엣지의 길이를 따라서 상부 노치 제1측벽에 직접 접촉하는 전자 부품.
  8. 제6항에 있어서,
    클립 엣지는 클립 엣지의 하부와 상부 노치 베이스 사이로 연장하는 솔더 재료에 의해 노치에 융착된 전자 부품.
  9. 제6항에 있어서,
    클립은 클립 테일에 결합된 클립 루프를 포함하고; 그리고
    클립 루프의 클립 루프 하부는 다이 상면에 결합된 전자 부품.
  10. 제9항에 있어서,
    다이 상면은
    리드프레임의 리드에서 리드프레임 상면에 결합된 게이트 단자; 및
    융착 구조를 통하여 클립 루프 하부에 결합된 소스 단자 또는 드레인 단자중 하나를 포함하는 전자 부품.
  11. 제6항에 있어서,
    제1반도체 다이 위에 위치된 제2반도체 다이를 더 포함하고;
    클립은 클립 테일에 결합된 클립 루프를 포함하고; 그리고
    클립 루프의 클립 루프 하부는 제2반도체 다이의 상면에 결합된 전자 부품.
  12. 제5항에 있어서,
    상부 노치 베이스와 상부 노치 제1측벽은 각각 에칭된 표면들에 의해 정의되는 전자 부품.
  13. 제5항에 있어서,
    상부 노치 베이스와 상부 노치 제1측벽은 노치 길이 전체에 걸쳐 연속되는 전자 부품.
  14. 제5항에 있어서,
    다이 하면은
    리드프레임의 제1리드에서 리드프레임 상면에 결합된 게이트 단자; 및
    리드프레임의 제2리드 또는 패들 중 적어도 하나에 융착 구조를 통하여 결합된 소스 단자 또는 드레인 단자 중 하나를 포함하는 전자 부품.
  15. 제5항에 있어서,
    상부 노치는
    노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장된 노치 제2측벽을 포함하고;
    노치 제2측벽이 상부 노치 제1측벽보다 제1반도체 다이에 더 가까운 전자 부품.
  16. 제5항에 있어서,
    리드프레임은 리드프레임 하면에 하부 노치를 갖는 리드를 포함하고, 하부 노치는
    리드프레임 상면과 리드프레임 하면 사이에 위치된 하부 노치 베이스; 및
    하부 노치 베이스에 인접하여, 리드프레임 하면으로부터 하부 노치 베이스까지 연장된 하부 노치 측벽을 포함하고,
    하부 노치의 깊이는 상부 노치의 깊이보다 큰 전자 부품.
  17. 제5항에 있어서,
    리드프레임은 리드를 포함하고, 리드는
    상부 노치 제1측벽의 제1섹션을 정의하는 제1레그 내부 단부를 갖는 제1리드 레그; 및
    상부 노치 제1측벽의 제2섹션을 정의하는 제2레그 내부 단부를 갖는 제2리드 레그를 갖는 전자 부품.
  18. 제17항에 있어서,
    상부 노치 제1측벽은 제1레그 내부 단부와 제2레드 내부 단부 사이에서 불연속인 전자 부품.
  19. 제18항에 있어서,
    상부 노치 베이스는 제1레그 내부 단부와 제2레그 내부 단부의 사이에서 불연속인 전자 부품.
  20. 상부 노치를 갖는 리드프레임의 제1면에 제1반도체 다이를 탑재하고; 그리고
    상부 노치로부터 제1반도체 다이의 다이 상면까지 클립을 결합함을 포함하고,
    리드프레임은
    리드프레임 상단을 따라 리드프레임 상부 평면이 연장되는, 리드프레임 상단;
    을 포함하는 리드프레임 상면;
    리드프레임 하단을 따라 리드프레임 하부 평면이 연장되는, 리드프레임 하단;
    을 포함하는 리드프레임 하면; 및
    리드프레임 상부 평면과 리드프레임 하부 평면 사이에 위치하고, 상부 노치의 노치 길이를 정의하는 상부 노치 베이스; 및
    노치 길이를 따라, 리드프레임 상면으로부터 상부 노치 베이스까지 연장 된 상부 노치 제1측벽;
    을 포함하는 상부 노치;를 포함하고,
    제1반도체 다이는
    다이 상면;
    리드프레임 상면에 탑재된 다이 하면; 및
    다이 상면과 다이 하면 사이에 위치하고, 다이 주변부를 정의하는 다이 측벽들;을 포함하며,
    클립은 상부 노치에 삽입된 클립 엣지를 포함하고; 그리고
    클립은 상부 노치로부터 리드프레임 상면을 지나서, 다이 상면까지 돌출하는 방법.
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KR1020170036855A KR102325520B1 (ko) 2016-07-11 2017-03-23 클립 정렬 노치를 갖는 반도체 패키지 및 관련 방법

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190118501A (ko) * 2018-04-10 2019-10-18 제엠제코(주) 저비용 전도성 금속 구조체를 이용한 반도체 패키지
KR20200067729A (ko) * 2018-12-03 2020-06-12 제엠제코(주) 복수의 클립구조체를 이용한 반도체 패키지 및 이의 제조방법
US11189550B2 (en) 2018-04-10 2021-11-30 Jmj Korea Co., Ltd. Low-cost semiconductor package using conductive metal structure

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593640B2 (en) * 2018-04-18 2020-03-17 Texas Instruments Incorporated Flip chip integrated circuit packages with spacers
WO2019229828A1 (ja) * 2018-05-29 2019-12-05 新電元工業株式会社 半導体モジュール
DE102019112979B4 (de) * 2019-05-16 2024-07-11 Infineon Technologies Ag Clip mit Verriegelungsausnehmung, Package mit dem Clip und Verfahren zum Herstellen eines Packages
US11069600B2 (en) * 2019-05-24 2021-07-20 Infineon Technologies Ag Semiconductor package with space efficient lead and die pad design
EP3905324A1 (en) * 2020-05-01 2021-11-03 Nexperia B.V. A semiconductor device and a method of manufacture
US11482504B2 (en) * 2020-09-16 2022-10-25 Micron Technology, Inc. Edge-notched substrate packaging and associated systems and methods
JP2022146340A (ja) * 2021-03-22 2022-10-05 株式会社東芝 半導体装置
US20230170322A1 (en) * 2021-11-29 2023-06-01 Texas Instruments Incorporated Gang clip with mount compound arrester

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100095763A (ko) * 2009-02-23 2010-09-01 주식회사 케이이씨 반도체 패키지 및 그 제조 방법
KR20120125462A (ko) * 2010-01-19 2012-11-15 비쉐이-실리코닉스 반도체 패키지 및 방법
US20130256852A1 (en) * 2012-03-27 2013-10-03 Texas Instruments Incorporated Stacked Semiconductor Package
US20140264797A1 (en) * 2012-05-23 2014-09-18 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9184117B2 (en) * 2010-06-18 2015-11-10 Alpha And Omega Semiconductor Incorporated Stacked dual-chip packaging structure and preparation method thereof
KR101631232B1 (ko) * 2014-12-15 2016-06-27 제엠제코(주) 클립을 이용한 적층 패키지

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994412A (en) * 1990-02-09 1991-02-19 Motorola Inc. Self-centering electrode for power devices
US5277356A (en) * 1992-06-17 1994-01-11 Rohm Co., Ltd. Wire bonding method
TW374952B (en) * 1997-03-24 1999-11-21 Seiko Epson Corp Semiconductor device substrate, lead frame, semiconductor device and the manufacturing method, circuit substrate and the electronic machine
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
TW459357B (en) * 1999-08-20 2001-10-11 Rohm Co Ltd Electronic part and method of fabricating thereof
JP3429246B2 (ja) * 2000-03-21 2003-07-22 株式会社三井ハイテック リードフレームパターン及びこれを用いた半導体装置の製造方法
US6353257B1 (en) * 2000-05-19 2002-03-05 Siliconware Precision Industries Co., Ltd. Semiconductor package configuration based on lead frame having recessed and shouldered portions for flash prevention
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
CN100533722C (zh) * 2002-07-01 2009-08-26 株式会社瑞萨科技 半导体器件
EP1387146A3 (en) * 2002-07-29 2006-05-31 Yamaha Corporation Manufacturing method for magnetic sensor and lead frame therefor
US7563648B2 (en) * 2003-08-14 2009-07-21 Unisem (Mauritius) Holdings Limited Semiconductor device package and method for manufacturing same
US7005325B2 (en) * 2004-02-05 2006-02-28 St Assembly Test Services Ltd. Semiconductor package with passive device integration
US7238551B2 (en) * 2004-11-23 2007-07-03 Siliconix Incorporated Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
US7394150B2 (en) * 2004-11-23 2008-07-01 Siliconix Incorporated Semiconductor package including die interposed between cup-shaped lead frame and lead frame having mesas and valleys
US7443015B2 (en) * 2005-05-05 2008-10-28 Stats Chippac Ltd. Integrated circuit package system with downset lead
TWI285415B (en) * 2005-08-01 2007-08-11 Advanced Semiconductor Eng Package structure having recession portion on the surface thereof and method of making the same
US7537965B2 (en) * 2006-06-21 2009-05-26 Delphi Technologies, Inc. Manufacturing method for a leadless multi-chip electronic module
JP2008071927A (ja) * 2006-09-14 2008-03-27 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7972906B2 (en) * 2008-03-07 2011-07-05 Fairchild Semiconductor Corporation Semiconductor die package including exposed connections
US8987878B2 (en) * 2010-10-29 2015-03-24 Alpha And Omega Semiconductor Incorporated Substrateless power device packages
US8519525B2 (en) * 2010-07-29 2013-08-27 Alpha & Omega Semiconductor, Inc. Semiconductor encapsulation and method thereof
TWI459528B (zh) * 2010-09-07 2014-11-01 Alpha & Omega Semiconductor 金屬鍵接的半導體封裝及其方法
US8513693B2 (en) * 2011-08-08 2013-08-20 Intellectual Discovery Co., Ltd. Miniature leadless surface mount lamp with dome and reflector cup
JP2013041950A (ja) * 2011-08-12 2013-02-28 Sharp Corp 発光装置
KR101905535B1 (ko) * 2011-11-16 2018-10-10 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 조명 장치
US8951847B2 (en) * 2012-01-18 2015-02-10 Intersil Americas LLC Package leadframe for dual side assembly
JP6078948B2 (ja) * 2012-01-20 2017-02-15 日亜化学工業株式会社 発光装置用パッケージ成形体及びそれを用いた発光装置
TWI503929B (zh) * 2012-07-09 2015-10-11 萬國半導體股份有限公司 底部源極的功率裝置及製備方法
US20140063744A1 (en) * 2012-09-05 2014-03-06 Texas Instruments Incorporated Vertically Stacked Power FETS and Synchronous Buck Converter Having Low On-Resistance
US9013028B2 (en) * 2013-01-04 2015-04-21 Texas Instruments Incorporated Integrated circuit package and method of making
US8884415B2 (en) * 2013-02-28 2014-11-11 Nxp B.V. IC package with stainless steel leadframe
JP6484396B2 (ja) * 2013-06-28 2019-03-13 日亜化学工業株式会社 発光装置用パッケージ及びそれを用いた発光装置
DE102013224581A1 (de) * 2013-11-29 2015-06-03 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
TWI560816B (en) * 2014-07-07 2016-12-01 Alpha & Omega Semiconductor Embedded package and packaging method
JP6413412B2 (ja) * 2014-07-11 2018-10-31 日亜化学工業株式会社 半導体発光装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100095763A (ko) * 2009-02-23 2010-09-01 주식회사 케이이씨 반도체 패키지 및 그 제조 방법
KR20120125462A (ko) * 2010-01-19 2012-11-15 비쉐이-실리코닉스 반도체 패키지 및 방법
US9184117B2 (en) * 2010-06-18 2015-11-10 Alpha And Omega Semiconductor Incorporated Stacked dual-chip packaging structure and preparation method thereof
US20130256852A1 (en) * 2012-03-27 2013-10-03 Texas Instruments Incorporated Stacked Semiconductor Package
US20140264797A1 (en) * 2012-05-23 2014-09-18 Renesas Electronics Corporation Method of manufacturing semiconductor device
KR101631232B1 (ko) * 2014-12-15 2016-06-27 제엠제코(주) 클립을 이용한 적층 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190118501A (ko) * 2018-04-10 2019-10-18 제엠제코(주) 저비용 전도성 금속 구조체를 이용한 반도체 패키지
US11189550B2 (en) 2018-04-10 2021-11-30 Jmj Korea Co., Ltd. Low-cost semiconductor package using conductive metal structure
KR20200067729A (ko) * 2018-12-03 2020-06-12 제엠제코(주) 복수의 클립구조체를 이용한 반도체 패키지 및 이의 제조방법

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