KR20180000687A - 전자 장치 - Google Patents

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KR20180000687A
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layer
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KR1020170077964A
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신지 니시조노
다다시 시미즈
노리까즈 모또하시
도모히로 니시야마
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

전자 장치(EA)의 성능 저하를 억제하면서 전자 장치(EA)의 소형화를 도모하기 위해 전자 장치(EA)는 크기가 상이한 복수의 관통 비아를 갖는 관통 기판(WB) 뒷면의 제1 영역에 파워 트랜지스터를 포함하는 파워 모듈(PM2A)을 배치하는 한편, 관통 기판(WB) 표면의 제2 영역에 제어 회로를 포함하는 프리드라이버(PD2)를 배치한다. 여기서 평면에서 보아 제1 영역과 제2 영역은 중첩되는 영역을 갖는다. 그리고 파워 모듈(PM2A)과 프리드라이버(PD2)는 관통 비아(TV1)를 개재해서 전기적으로 연결되어 있다. 또, 복수의 관통 비아는 제1 크기의 관통 비아(TV1)와, 제1 크기보다 크고, 또 케이블(CAL(V)) 삽입이 가능한 관통 비아(TV2)와, 내부에 도전성 부재(CM)가 매립된 관통 비아(TV3)를 갖는다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 전자 장치에 관한 것으로, 예를 들면 부하에 부하 전류를 흐르게 하는 파워 회로를 포함하는 제1 반도체 장치와 상기 파워 회로를 제어하는 제어 회로를 포함하는 제2 반도체 장치를 하나의 배선 기판에 탑재하는 전자 장치에 적용해서 유효한 기술에 관한 것이다.
일본 특허 공개 2015-126095호 공보(특허문헌 1)에는 하나의 기판에 파워계 전자 부품과 제어계 전자 부품을 탑재하는 전자 제어 장치가 기재되어 있다.
일본 특허 공개 2015-126095호 공보
예컨대 부하에 부하 전류를 흐르게 하는 파워 회로를 포함하는 제1 반도체 장치와 상기 파워 회로의 스위칭을 제어하는 제어 회로를 포함하는 제2 반도체 장치를 하나의 기판에 탑재하는 전자 장치가 있다. 이와 같이 구성된 전자 장치는 비용 절감을 위해 외형 크기의 소형화가 진행되고 있다. 그러나 파워 회로를 작동시키면 다량의 열이 발생하므로 전자 장치를 소형화했을 때에 파워 회로에서 발생한 열이 제어 회로로 전달되어 제어 회로가 오작동할 우려가 있다. 또, 파워 회로에서 발생한 전기적인 노이즈가 제어 회로에 악영향을 끼치는 우려도 있다. 따라서 전자 장치의 소형화를 구현하려면 파워 회로에서 발생한 열이나 전기적인 노이즈의 악영향을 억제하기 위한 개선이 필요하게 된다. 즉, 전자 장치의 성능 저하를 억제하면서 전자 장치의 소형화를 도모할 수 있는 개선이 요망된다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태의 전자 장치는 크기가 상이한 복수의 관통 비아를 가지는 관통 기판 뒷면의 제1 영역에 파워 트랜지스터를 포함하는 제1 반도체 장치를 배치하는 한편, 관통 기판 표면의 제2 영역에 제어 회로를 포함하는 제2 반도체 장치를 배치한다. 여기서 제1 영역과 제2 영역은 평면에서 보아 서로 중첩되는 영역을 갖는다. 그리고, 제1 반도체 장치와 제2 반도체 장치는 관통 비아를 통해서 전기적으로 연결되어 있다. 또, 복수의 관통 비아는 제1 크기의 제1 관통 비아와, 제1 크기보다 더 크며, 또 케이블 삽입이 가능한 제2 관통 비아와, 내부에 도전성 부재가 매립된 제3 관통 비아를 갖는다.
일 실시형태에 따르면 전자 장치의 성능 저하를 억제하면서 전자 장치의 소형화를 도모할 수 있다.
도 1은 실시형태의 전자 장치를 적용한 전동 임펙트 드라이버의 모식적인 구성을 나타내는 도면이다.
도 2는 전자 장치와 모터의 전기적인 연결 구성을 모식적으로 나타내는 도면이다.
도 3은 실시형태의 인버터의 회로 블록 구성을 나타내는 모식도이다.
도 4는 실시형태의 전자 장치의 모식적인 실장 구성을 나타내는 그림이다.
도 5는 실시형태의 전자 장치를 관통 기판 표면측에서 본 사시도이다.
도 6은 실시형태의 전자 장치를 관통 기판 뒷면측에서 본 사시도이다.
도 7은 실시형태의 관통 기판의 기본 구성을 모식적으로 나타내는 도면이다.
도 8은 실시형태의 관통 기판 표면의 레이아웃을 나타내는 평면도이다.
도 9는 도 7에 나타내는 코어층 상면에 형성된 제2 배선층의 레이아웃 패턴을 나타내는 평면도이다.
도 10은 도 7에 나타내는 코어층 하면에 형성된 제3 배선층의 레이아웃 패턴을 나타내는 평면도이다.
도 11은 실시형태의 관통 기판 뒷면의 레이아웃을 나타내는 평면도이다.
도 12는 실시형태의 파워 회로 영역의 레이아웃을 나타내는 평면도이다.
도 13은 실시형태의 관통 기판에 형성된 관통 비아의 모식적인 단면 구조를 나타내는 도면이다.
도 14는 실시형태의 관통 기판에 형성된 관통 비아의 모식적인 단면구조를 나타내는 도면이다.
도 15는 실시형태의 관통 기판에 형성된 관통 비아의 모식적인 단면 구조를 나타내는 도면이다.
도 16은 도 12의 A-A선에서 절단한 단면도이다.
도 17은 도 12의 B-B선에서 절단한 단면도이다.
도 18은 도 12의 C-C선에서 절단한 단면도이다.
도 19는 관통 기판 표면에 파워 모듈을 탑재하는 구성을 나타내는 단면도이다.
도 20은 관통 기판 뒷면에 파워 모듈을 탑재하는 구성을 나타내는 단면도이다.
도 21(a)는 관통 기판 표면에 형성된 제1 배선층을 나타내는 도면이며, (b)는 제1 배선층의 하층에 형성된 제2 배선층을 나타내는 도면이고, (c)는 제2 배선층의 하층에 형성된 제3 배선층을 나타내는 도면이며, (d)는 관통 기판 뒷면에 형성된 제4 배선층을 나타내는 도면이다.
도 22(a)는 콘덴서의 모식적인 구성을 나타내는 도면이고, (b)는 콘덴서를 관통 기판 표면에 탑재하는 모양을 모식적으로 나타내는 도면이다.
도 23은 실시 형태의 전자 장치와 6층 IVH 기판을 사용한 검토품을 비교한 결과를 나타내는 그래프이다.
도 24는 제조 비용에 착안해서 본 실시형태의 전자 장치와 6층 IVH기 판을 사용한 검토품을 비교한 결과를 나타내는 그래프이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시할 경우를 제외하고 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급할 경우, 특히 명시할 경우 및 원리적으로 분명하게 특정한 수에 한정될 경우 등을 제외하고 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상일 수 있고, 또 이하일 수도 있다.
또, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시할 경우 및 원리적으로 분명히 필수라고 생각될 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
마찬가지로 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시할 경우 및 원리적으로 분명하게 그렇지 않다고 생각될 경우 등을 제외하고 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는 상기 수치 및 범위에 대해서도 동일하다.
또, 실시 형태를 설명하기 위한 전체 도면에 있어서 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또, 도면을 보기 쉽게 하기 위해 평면도이어도 해칭을 붙일 경우가 있다.
<용어 설명>
본 명세서에 있어서 "전자 부품"이라 함은 전자를 이용한 부품을 의미하고, 특히 반도체 내부의 전자를 이용한 부품은 반도체 부품이 된다. 이 "반도체 부품"의 예로서는 반도체 칩을 들 수 있다. 따라서 "반도체 칩"을 포함하는 어구가 "반도체 부품"이고, "반도체 부품"의 상위 개념어가 "전자 부품"이 된다.
또, 본 명세서에 있어서 "반도체 장치"라 함은 반도체 부품과, 이 반도체 부품과 전기적으로 연결된 외부 연결 단자를 구비하는 구조체이며, 예를 들어 반도체 부품이 밀봉체로 피복된 구조체를 의미한다. 특히 "반도체 장치"는 외부 연결 단자를 개재해서 외부 장치와 전기적으로 연결이 가능하게 구성되어 있다.
아울러, 본 명세서에 있어서 "파워 트랜지스터"라 함은 복수의 단위 트랜지스터(셀 트랜지스터)를 병렬로 연결함으로써(예를 들어, 수천개 내지 수십만개의 단위 트랜지스터를 병렬로 연결함), 단위 트랜지스터의 허용 전류보다 큰 전류에 대해서도 단위 트랜지스터의 기능을 구현하는 단위 트랜지스터의 집합체를 의미한다. 예를 들어, 단위 트랜지스터가 스위칭 소자로서 기능할 경우, "파워 트랜지스터"는 단위 트랜지스터의 허용 전류보다 큰 전류에 대해서도 적용 가능한 스위칭 소자가 된다. 특히, 본 명세서에 있어서 "파워 트랜지스터"라는 용어는 예를 들어 "파워 MOSFET"와 "IGBT" 양쪽을 포함하는 상위 개념를 나타내는 어구로서 사용되고 있다.
<전동 임펙트 드라이버의 구성>
본 실시형태의 전자 장치는 예를 들어 모터 등의 부하를 제어하는 인버터의 구성 요소를 포함하는 전자 장치이다. 따라서 본 실시형태의 전자 장치는 모터 등의 부하를 구비하는 제품에 폭넓게 적용할 수 있다. 본 실시형태의 전자 장치가 적용될 수 있는 제품으로서는 예컨대 로봇, 드론(drone; 무인 항공기), 전동 공구 등을 들 수 있다. 특히 본 실시형태에서는 구체적인 일례로서 본 실시형태의 전자 장치를 전동 공구에 적용할 경우에 대해 설명하기로 한다.
도 1은 본 실시형태의 전자 장치를 적용한 전동 임펙트 드라이버(100)의 모식적인 구성을 나타내는 도면이다. 도 1에 있어서 전동 임펙트 드라이버(100)는 케이스 내부에 햄머(HM)와, 이 햄머(HM)의 뒷면측에 배치된 센서 기판(SB)과, 이 센서 기판(SB)의 뒷면측에 배치된 모터(MOT)를 갖는다. 또, 전동 임펙트 드라이버(100)는 센서 기판(SB)과 전기적으로 연결된 전자 장치(EA)와, 이 전자 장치(EA)와 전기적으로 연결된 전지팩 연결부(CU)를 더 갖는다. 그리고, 본 실시형태의 전동 임펙트 드라이버(100)는 전동 임펙트 드라이버(100)를 작동시키기 위한 전력을 공급하는 전지팩과 연결이 가능하게 구성되어 있다. 구체적으로, 도 1에 나타내는 전지팩 연결부(CU)에 전지팩을 외장할 수 있도록 구성되어 있다. 이로써 전지팩으로부터 전동 임펙트 드라이버(100)로 전력을 공급할 수 있다. 특히, 본 실시형태의 전자 장치(EA)에 따라 모터(MOT)의 구동이 제어된다.
이와 같이 구성되어 있는 전동 임펙트 드라이버(100)에 있어서 모터(MOT)와 햄머(HM)는 기어를 개재해서 연결되어 있다. 따라서 모터(MOT)를 구동시킴으로써 기어를 개재해서 햄머(HM)를 회전시킬 수 있다. 그리고 햄머(HM)의 회전에 의해 전동 임펙트 드라이버(100)에 장착된 비트를 회전함과 아울러 비트의 회전 방향으로 임펙트력(충격력)을 줄 수 있다. 이 결과 전동 임펙트 드라이버(100)에 따르면 비트를 회전시키는 것 뿐인 전동 드릴 드라이버에 비해 비트로 나사를 세게 체결할 수 있다.
도 2는 전자 장치(EA)와 모터(MOT)의 전기적인 연결 구성을 모식적으로 나타내는 도면이다. 도 2에 나타내는 바와 같이 본 실시형태에서는 모터(MOT)의 근방에 센서 기판(SB)이 마련되어 있다. 이 센서 기판(SB)과 전자 장치(EA)는 전기적으로 연결되어 있고, 전자 장치(EA)는 센서 기판(SB)을 개재해서 모터(MOT)를 제어하도록 구성되어 있다.
여기서 본 실시형태에서는 모터(MOT)를 3상 모터로 구성하고 있다. 따라서 전자 장치(EA)와 센서 기판(SB)은 3상 모터의 3상(U상, V상, W상) 각각에 대응해서 케이블(CAL(U))과, 케이블(CAL(V))과, 케이블(CAL(W))을 통해서 전기적으로 연결되어 있다. 그리고 도 2에 나타내는 바와 같이 전자 장치(EA)는 전원 케이블(BCAL)을 통해서 전지팩 연결부(CU)와 전기적으로 연결되어 있다. 이 전지팩 연결부(CU)는 전지 팩(BAT)과 전기적으로 연결되어 있다. 따라서 전지팩(BAT)으로부터 전지팩 연결부(CU)와 전원 케이블(BCAL)을 통해서 전자 장치(EA)로 전력이 공급되도록 구성되어 있다.
<인버터의 회로 블록 구성>
다음으로, 모터(MOT)를 제어하는 인버터의 회로 블록 구성에 대해 설명한다. 도 3은 본 실시형태의 인버터의 회로 블록 구성을 나타내는 모식도이다. 도 3에 나타내는 바와 같이, 모터(MOT)를 제어하는 인버터는 센서 기판(SB)에 마련된 구성요소와, 전자 장치(EA)에 마련된 구성 요소로 구성되어 있다.
우선 전자 장치(EA)에 마련된 구성 요소에 대해 설명한다. 전자 장치(EA)는 예를 들어 도 2에 나타내는 전지팩(바테리)(BAT)으로부터 18V의 전원 전위를 공급받는 전원 라인(PL)과, 전지팩(BAT)으로부터 0V의 기준 전위(GND 전위)를 공급받는 그라운드 라인(GL2)과, 과전류를 검출하기 위해 사용되는 션트 저항 소자(SR)를 개재해서 이 그라운드 라인(GL2)과 전기적으로 연결되는 그라운드 라인(GL)을 갖는다.
그리고 전자 장치(EA)는 부하인 모터(MOT)에 부하 전류를 공급하는 기능을 갖는다. 이 전자 장치(EA)는 부하 전류가 흐르는 파워 회로와, 이 파워 회로를 제어하는 제어 회로를 갖춘다.
구체적으로 도3에서와 같이 파워 회로는 U상에 대응한 레그(LG1)와, V상에 대응한 레그(LG2)와, W상에 대응한 레그(LG3)를 갖는다. 특히 U상에 대응한 Reg(LG1)는 상부 암(arm)을 구성하는 하이 사이드용 파워 트랜지스터(HQ1)와, 하부 암을 구성하는 로우 사이드용 파워 트랜지스터(LQ1)로 구성되어 있다. 마찬가지로 V상에 대응한 Reg(LG2)는 상부 암을 구성하는 하이 사이드용 파워 트랜지스터(HQ2)와, 하부 암을 구성하는 로우 사이드용 파워 트랜지스터(LQ2)로 구성되어 있다. 또, W상에 대응한 Reg(LG3)는 상부 암을 구성하는 하이 사이드용 파워 트랜지스터(HQ3)와, 하부 암을 구성하는 로우 사이드용 파워 트랜지스터(LQ3)로 구성되어 있다.
여기서 U상에 대응한 Reg(LG1)에 있어서는 하이 사이드용 파워 트랜지스터(HQ1)의 드레인 단자(고정 전위인 전원 전위를 공급받는 단자)가 전원 라인(PL)과 전기적으로 연결되어 있다. 게다가 하이 사이드용 파워 트랜지스터(HQ1)의 소스 단자(부하와 전기적으로 연결이 가능한 단자)와 로우 사이드용 파워 트랜지스터(LQ1)의 드레인 단자(부하와 전기적으로 연결이 가능한 단자)가 전기적으로 연결되어 있다. 그리고 이 연결 노드가 모터(MOT)의 U상과 전기적으로 연결되어 있다. 또, 로우 사이드용 파워 트랜지스터(LQ1)의 소스 단자(고정 전위인 기준 전위(GND 전위)를 공급받는 단자)가 그라운드 라인(GL)과 전기적으로 연결되어 있다.
마찬가지로 V상에 대응한 Reg(LG2)에 있어서는 하이 사이드용 파워 트랜지스터(HQ2)의 드레인 단자(고정 전위인 전원 전위를 공급받는 단자)가 전원 라인(PL)과 전기적으로 연결되어 있다. 게다가 하이 사이드용 파워 트랜지스터(HQ2)의 소스 단자(부하와 전기적으로 연결이 가능한 단자)와 로우 사이드용 파워 트랜지스터(LQ2)의 드레인 단자(부하와 전기적으로 연결이 가능한 단자)가 전기적으로 연결되어 있다. 그리고 이 연결 노드가 모터(MOT)의 V상과 전기적으로 연결되어 있다. 또, 로우 사이드용 파워 트랜지스터(LQ2)의 소스 단자(고정 전위인 기준 전위(GND 전위)를 공급받는 단자)가 그라운드 라인(GL)과 전기적으로 연결되어 있다.
또, W상에 대응한 Reg(LG3)에 있어서는 하이 사이드용 파워 트랜지스터(HQ3)의 드레인 단자(고정 전위인 전원 전위를 공급받는 단자)가 전원 라인(PL)과 전기적으로 연결되어 있다. 게다가 하이 사이드용 파워 트랜지스터(HQ3)의 소스 단자(부하와 전기적으로 연결이 가능한 단자)와 로우 사이드용 파워 트랜지스터(LQ3)의 드레인 단자(부하와 전기적으로 연결이 가능한 단자)가 전기적으로 연결되어 있다. 그리고 이 연결 노드가 모터(MOT)의 W상과 전기적으로 연결되어 있다. 또, 로우 사이드용 파워 트랜지스터(LQ3)의 소스 단자(고정 전위인 기준 전위(GND 전위)를 공급받는 단자)가 그라운드 라인(GL)과 전기적으로 연결되어 있다.
게다가 도3에 있어서 부하 전류는 전원 라인(PL)으로부터 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)를 통해서 부하인 모터(MOT)로 흐른 후, 모터(MOT)로부터 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3)를 통해서 그라운드 라인(GL)으로 흐른다. 그 후, 부하 전류는 션트 저항 소자(SR)를 통해서 그라운드 라인(GL2)으로 흐른다. 따라서 부하 전류가 흐르는 파워 회로에는 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3) 및 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3)와 함께 션트 저항 소자(SR)도 또한 포함되게 된다.
계속해서 도3에 있어서 제어 회로는 마이크로 프로세서(MCU)와 프리드라이버(PD1 내지 PD3)를 갖는다. 그리고 마이크로 프로세서(MCU)를 프리드라이버(PD1 내지 PD3) 각각과 전기적으로 연결되어 있으며, 프리드라이버(PD1 내지 PD3) 각각을 제어하도록 구성되어 있다. 이 마이크로 프로세서(MCU)에 따른 제어에 의거해서 프리드라이버(PD1 내지 PD3) 각각이 파워 회로의 스위칭 작동을 수행한다.
구체적으로 프리드라이버(PD1)는 하이 사이드용 파워 트랜지스터(HQ1)와 로우 사이드용 파워 트랜지스터(LQ1) 각각의 스위칭을 제어하는 기능을 가지고 있다. 마찬가지로 프리드라이버(PD2)는 하이 사이드용 파워 트랜지스터(HQ2)와 로우 사이드용 파워 트랜지스터(LQ2) 각각의 스위칭을 제어하는 기능을 갖는다. 게다가 프리드라이버(PD3)는 하이 사이드용 파워 트랜지스터(HQ3)와 로우 사이드용 파워 트랜지스터(LQ3) 각각의 스위칭을 제어하는 기능을 갖는다.
여기서 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)와 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3) 각각은 "파워 MOSFET" 혹은 "IGBT"로 구성될 수 있다. 이 경우 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)와 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3) 각각은 게이트 전극을 갖게 된다. 따라서, 프리드라이버(PD1 내지 PD3) 각각은 게이트 전극에 인가하는 게이트 전압을 변화시킴으로써 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)와 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3) 각각의 스위칭 작동(온/오프 작동)을 제어한다.
또, 마이크로 프로세서(MCU)는 션트 저항 소자(SR)의 양쪽 단부 사이의 전압을 모니터링하도록 구성되어 있다. 예를 들어 마이크로 프로세서(MCU)는 파워 회로의 단락 등으로 인해 그라운드 라인(GL)으로부터 그라운드 라인(GL2)을 향해서 흐르는 과전류를 션트 저항 소자(SR)의 양쪽 단부 사이의 전압 강하를 모니터링함으로써 검지한다. 즉, 마이크로 프로세서(MCU)는 션트 저항 소자(SR)의 양쪽 단부 사이의 전압 강하가 사전에 설정된 임계값을 초과했을 경우, 과전류가 발생하고 있는 것으로 해서 파워 회로를 보호하도록 구성되어 있다.
또, 제어 회로를 구성하는 프리드라이버(PD1 내지 PD3) 각각은 레귤레이터(REG1)와 전기적으로 연결되어 있다. 이 레귤레이터(REG1)는 전원 라인(PL)으로부터 공급되는 18V의 전압으로부터 15V의 전압을 생성하도록 구성되어 있다. 그리고 레귤레이터(REG1)에서 생성된 15V의 전압은 프리드라이버(PD1 내지 PD3) 각각으로 공급된다. 한편 제어 회로를 구성하는 마이크로 프로세서(MCU)는 레귤레이터(REG2)와 전기적으로 연결되어 있다. 이 레귤레이터(REG2)는 전원 라인(PL)으로부터 공급되는 18V의 전압으로부터 5V의 전압을 생성하도록 구성되어 있다. 그리고 레귤레이터(REG2)에서 생성된 5V의 전압은 마이크로 프로세서(MCU)로 공급된다.
다음으로 센서 기판(SB)에 마련된 구성 요소에 대해 설명한다. 센서 기판(SB)에는 예를 들어 도 3에 나타내는 바와 같이 홀센서(hall sensor)(HS)와 서미스터(TH)가 마련되어 있다. 홀센서(HS)는 모터(MOT)의 구성 요소인 로터(rotor)의 각도를 검출하는 기능을 갖는다. 또, 서미스터(TH)는 모터(MOT) 근방의 온도를 검출하는 기능을 갖는다. 그리고 홀센서(HS)와 서미스터(TH) 각각은 전자 장치(EA)에 마련된 마이크로 프로세서(MCU)와 전기적으로 연결되어 있다. 마이크로 프로세서(MCU)는 홀센서(HS)로부터의 출력 신호 및 서미스터(TH)로부터의 출력 신호에 근거해서 프리드라이버(PD1 내지 PD3)를 제어한다. 그 결과 프리드라이버(PD1 내지 PD3)에 의해 홀센서(HS) 및 서미스터(TH)의 출력 신호에 의거한 파워 회로의 스위칭 제어가 구현된다. 이에 따라 홀센서(HS) 및 서미스터(TH)의 출력 신호를 반영한 모터(MOT)의 구동이 가능하게 된다.
본 실시형태의 인버터에서는 사용되는 전원 전압(바테리로부터 공급되는 전압)이 비교적 낮은 것으로 상정하고 있으므로 파워 회로를 구성하는 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)와 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3) 각각을 "파워 MOSFET"로 구성할 수 있다. 즉, 인버터의 스위칭 소자로서 "파워 MOSFET"를 사용할 경우, 파워 MOSFET와 역병렬로 연결되는 프리 휠링 다이오드(free wheel diode)가 필요없게 된다. 그 이유는 파워 MOSFET의 디바이스 구조에서는 에피택셜층(드리프트층, n형 반도체 영역)과 보디 영역(p형 반도체 영역) 사이에 pn 접합 다이오드로 이루어지는 보디 다이오드가 형성되고, 이 보디 다이오드가 프리 휠링 다이오드로서의 기능을 갖기 때문이다.
단, 본 실시형태의 기술적 사상에 따르면 파워 회로를 구성하는 파워 트랜지스터를 "파워 MOSFET"로 구성할 경우에 한정하지 않고, 예를 들어 "IGBT"로 구성할 수도 있다. 이 경우 "IGBT"와 역병렬로 프리 휠링 다이오드를 형성할 필요가 있다. 예를 들어 모터(MOT)에서와 같이 인버터로 구동되는 부하에 인덕턴스가 포함되어 있을 경우, 온으로 한 스위칭 소자와 역방향으로 부하 전류(환류 전류)가 흐르는 모드가 있다. 즉, 부하에 인덕턴스가 포함될 경우, 부하의 인덕턴스로부터 인버터(파워 회로)로 에너지가 되돌아갈 경우가 있다(전류가 역류할 경우가 있다). 그러나 "IGBT" 단체(單體)는 이 환류 전류를 흐르게 하는 기능을 갖지 않으므로 "IGBT"와 역병렬로 프리 휠링 다이오드를 연결하는 필요가 있다. 즉, 인버터에 있어서 모터(MOT)에서와 같이 부하에 인덕턴스가 포함될 경우, "IGBT"를 턴 오프(turn-off)했을 때에 인덕턴스에 저장된 에너지를 반드시 방출해야 한다. 그러나 "IGBT" 단체로는 인덕턴스에 저장된 에너지를 개방하기 위한 환류 전류를 흐르게 할 수 없다. 그래서 인덕턴스에 저장된 전기 에너지를 환류하기 위해 "IGBT"와 역병렬로 프리 휠링 다이오드를 연결한다. 즉, 프리 휠링 다이오드는 인덕턴스에 저장된 전기 에너지를 개방하기 위해 환류 전류를 흐르게 하는 기능을 갖는다. 따라서, 파워 회로의 스위칭 소자로서 "IGBT"를 사용할 경우에는 "IGBT"와 역병렬에 프리 휠링 다이오드를 마련할 필요가 있다.
<전자 장치의 실장 구성>
다음으로, 인버터의 구성 요소가 되는 전자 장치(EA)의 실장 구성에 대해 설명한다. 도 4는 본 실시형태의 전자 장치(EA)의 모식적인 실장 구성을 나타내는 도면이다. 도 4에 있어서 본 실시형태의 전자 장치(EA)는 케이스(CS) 내에 배치된 관통 기판(WB)을 갖는다. 그리고 이 관통 기판(WB)의 표면(상면)에는 예를 들어 인버터의 제어 회로를 구성하는 프리드라이버(PD1 내지 PD3)와 마이크로 프로세서(MCU)가 탑재되어 있고, 또 콘덴서(전해 콘덴서)(CON)도 또한 탑재되어 있다. 한편, 관통 기판(WB) 뒷면(하면)에는 예를 들어 인버터의 파워 회로를 구성하는 파워 모듈(PM1 내지 PM3)이 탑재되어 있다. 그리고 관통 기판(WB)에는 케이블(CAL(U)), (CAL(V)), (CAL(W))이 연결되어 있고, 이들 케이블(CAL(U)), (CAL(V)), (CAL(W))은 관통 기판(WB)의 표면측에서 외부로 인출되어 있다. 마찬가지로 관통 기판(WB)에는 전원 케이블(BCAL1, BCAL2)도 또한 연결되어 있고, 이들 전원 케이블(BCAL1, BCAL2)도 또한 관통 기판(WB)의 표면측에서 외부로 인출되어 있다.
이와 같이, 전자 장치(EA)를 구성하는 관통 기판(WB)은 표면과 뒷면 양쪽에 전자 부품이 탑재되어 있다. 그리고, 전자 부품이 탑재된 관통 기판(WB)은 케이스(CS) 내부에 배치되고, 또 예를 들어 수지로 이루어지는 밀봉체(MR)에 의해 밀봉되어 있다. 이상과 같이 하여 본 실시형태의 전자 장치(EA)가 실장 구성되어 있다.
도 5는 본 실시형태의 전자 장치(EA)를 관통 기판(WB)의 표면측에서 본 사시도이다. 도 5에 나타내는 바와 같이 관통 기판(WB)의 표면에는 인버터의 제어 회로를 구성하는 복수의 전자 부품이 탑재되어 있다. 예를 들어 관통 기판(WB)의 표면에는 반도체 장치(반도체 패키지)로서 마이크로 프로세서(MCU) 및 프리드라이버(PD1 내지 PD3가 탑재되어 있고, 또 전해 콘덴서로 이루어지는 콘덴서(CON)가 탑재되어 있다.
한편, 도 6은 본 실시형태의 전자 장치(EA)를 관통 기판(WB)의 뒷면측에서 본 사시도이다. 도 6에 나타내는 바와 같이 관통 기판(WB) 뒷면에는 인버터의 파워 회로를 구성하는 복수의 전자 부품과, 인버터의 제어 회로를 구성하는 전자 부품이 탑재되어 있다. 예를 들어 인버터의 파워 회로를 구성하는 전자 부품은 반도체 장치(반도체 패키지) 형태인 6개의 파워 모듈(PM)이다. 이들 6개의 파워 모듈(PM)의 내부에는 파워 회로의 스위칭 소자인 파워 트랜지스터가 형성되어 있다. 구체적으로 3개의 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3)와, 3개의 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3)가 6개의 파워 모듈(PM)로서 관통 기판(WB) 뒷면에 탑재되어 있다. 게다가 인버터의 파워 회로를 구성하는 전자 부품으로서의 션트 저항 소자(SR)도 또한 관통 기판(WB) 뒷면에 탑재되어 있다.
<실시 형태의 관통 기판>
계속해서, 본 실시형태의 관통 기판(WB)에 대해 설명한다. 도 7은 본 실시형태의 관통 기판(WB)의 기본 구성을 모식적으로 나타내는 도면이다. 도 7에 나타내는 바와 같이 본 실시형태의 관통 기판(WB)은 프리프레그층(PLG1)과, 프리프레그층(PLG1)의 하층에 배치된 코어층(CL)과, 코어층(CL)의 하층에 배치된 프리프레그층(PLG2)을 갖는다. 다르게 말하면 본 실시형태의 관통 기판(WB)은 프리프레그층(PLG1)과, 프리프레그층(PLG2)과, 프리프레그층(PLG1) 및 프리프레그층(PLG2)에 끼워진 코어층(CL)을 갖는다고 할 수도 있다. 여기서 본 실시형태의 관통 기판(WB)에서는 코어층(CL)의 두께는 프리프레그층(PLG1)의 두께 및 프리프레그층(PLG2)의 두께보다 두껍다. 그리고 도 7에 나타내는 바와 같이 본 실시형태의 관통 기판(WB)은 프리프레그층(PLG1)의 상면에 형성된 배선층(L1)과, 코어층(CL)의 상면에 형성된 배선층(L2)과, 코어층(CL)의 하면에 형성된 배선층(L3)과, 프리프레그층(PLG2)의 하면에 형성된 배선층(L4)을 갖는다.
게다가, 본 실시형태의 관통 기판(WB)은 복수의 "관통 비아"를 갖는다. 여기에서의 "관통 비아"라 함은 프리프레그층(PLG1)과 코어층(CL)과 프리프레그층(PLG2)을 관통하는 구조의 비아를 의미하고, 본 실시형태의 관통 기판(WB)에는 비아로서 이 "관통 비아"밖에 형성되어 있지 않다. 다르게 말하면 본 실시형태의 관통 기판(WB)에는 관통 기판(WB) 표면으로부터 관통 기판(WB) 뒷면에 이르는 "관통 비아"만이 형성되어 있다. 즉, 본 실시형태의 관통 기판(WB)에는 도 7에 나타내는 배선층(L1 내지 L4)을 사용해서 알기 쉽게 말하면 예를 들어 도 7의 배선층(L1)과 배선층(L2) 사이만을 연결하는 "블라인드 비아(blind via)"나 도 7의 배선층(L3)과 배선층(L4) 사이만을 연결하는 "블라인드 비아"는 형성되어 있지 않다. 마찬가지로 본 실시형태의 관통 기판(WB)에는 예를 들어 내부 배선층인 배선층(L2)과 배선층(L3)만을 연결하는 "베리도 비아(buried via)"는 형성되어 있지 않다. 이 "블라인드 비아"나 "베리도 비아"는 소위 "IVH(Interstitial Via Hole)"로 불리는 구조이다. 특히, "블라인드 비아"나 "베리도 비아"를 갖는 다층 기판은 빌드업(build-up) 기판 또한 "HDI(High Density Interconnect)"로 불린다. 따라서 이 "블라인드 비아"나 "베리도 비아"를 갖지 않는 점에서 본 실시형태의 관통 기판(WB)은 소위 "블라인드 비아"나 "베리도 비아"를 갖는 빌드업 기판과 명확히 구별될 수 있다.
이와 같이 구성된 본 실시형태의 관통 기판(WB)은 드릴 가공으로 형성되는 "관통 비아"만을 갖는 점에서 레이서 가공 등을 사용해서 형성되는 "블라인드·비아"나 "베리 도·비아"를 갖는 빌드업 기판에 비해 기판 비용 절감을 도모할 수 있다는 장점을 갖는다. 즉, 본 실시형태의 관통 기판(WB)에 따르면 기판 비용을 억제할 수 있으므로 이 관통 기판(WB)을 사용함으로써 전자 장치 전체의 제조 비용 절감이 기대된다.
또, 본 실시형태의 관통 기판(WB)은 구조가 상이한 복수의 관통 비아를 갖는다. 구체적으로 예를 들어 도 7에 나타내는 바와 같이 본 실시형태의 관통 기판(WB)은 크기가 상이한(지름이 상이한) 복수의 관통 비아(TV1, TV2, TV3)를 갖는다. 예를 들어 본 실시형태의 관통 기판(WB)에 있어서 관통 비아(TV1)의 지름은 0.3mm 정도이며, 관통 비아(TV2)의 지름은 1.8mm 정도이고, 관통 비아(TV3)의 지름은 0.5mm 정도이다. 게다가 본 실시형태의 관통 기판(WB)에 형성된 복수의 관통 비아(TV1, TV2, TV3) 중 일부의 관통 비아(TV3)는 내부에 도전성 부재가 매립되어 있다. 즉, 본 실시형태의 관통 기판(WB)은 내부에 공동부를 갖는 관통 비아(TV1, TV2)와, 내부에 도전성 부재가 매립된 관통 비아(TV3)가 혼재되어 있다.
<전자 장치의 층간 레이아웃 구성(관통 비아는 생략함)>
계속해서, 상술한 본 실시형태의 관통 기판(WB)을 포함하는 전자 장치의 모식적인 층간 레이아웃 구성에 대해　설명한다. 우선, 도 8은 본 실시형태의 관통 기판(WB)의 표면의 레이아웃 구성을 나타내는 평면도이다. 도 8에 나타내는 바와 같이 본 실시형태의 관통 기판(WB)의 평면 형상은 직사각형이다. 그리고 관통 기판(WB)의 표면에 포함되는 영역(AR)(제2 영역)에 마이크로 프로세서(MCU)(반도체 장치)와, 프리드라이버(PD1 내지 PD3)(반도체 장치)와, 콘덴서(CON)(전자 부품)가 탑재되어 있다.
또, 도 8에는 도시하지 않지만 영역(AR)에는 게이트 저항 소자도 탑재되어 있다. 즉, 관통 기판(WB)의 표면에는 파워 트랜지스터를 제어하는 제어 회로의 구성 요소가 되는 반도체 장치가 배치되어 있다. 또, 도시하지 않지만 관통 기판(WB)의 표면(정확하게는 도 7에 나타내는 프리프레그층(PLG1)의 상면)에는 배선층(L1)이 형성되어 있고, 이 배선층(L1)은 제어 회로를 구성하는 제어 회로용 배선층을 구성하고 있다.
다음으로, 도 9는 도 7에 나타내는 프리프레그층(PLG1)의 하면(코어층(CL)의 상면)에 형성된 배선층(L2)의 레이아웃 패턴을 나타내는 평면도이다. 도9에서와 같이 배선층(L2)도 또한 제어 회로를 구성하는 제어 회로용 배선층을 구성하고 있다. 여기서 도 9는 관통 기판(WB)을 표면측으로부터 본 투시도이다.
구체적으로, 도 9에 나타내는 바와 같이 배선층(L2)은 배선 패턴(WP1)과, 배선 패턴(WP2)과, 배선 패턴(WP3)과, 배선 패턴(WP4)을 갖는다. 여기서 배선 패턴(WP1)은 예를 들어 도 3에 나타내는 레귤레이터(REG1)로 18V로부터 강압된 15V의 전위가 인가되는 배선 패턴이고, 배선 패턴(WP2)은 도 3에 나타내는 레귤레이터(REG2)로 18V로부터 강압된 5V의 전위가 인가되는 배선 패턴이다. 그리고 배선 패턴(WP3) 및 배선 패턴(WP4)은 제어 회로용 기준 전위(GND 전위)가 인가되는 배선 패턴이다.
또, 도 10은 도 7에 나타내는 코어층(CL)의 하면(프리프레그층(PLG2)의 상면)에 형성된 배선층(L3)의 레이아웃 패턴을 나타내는 평면도이다. 도10에서와 같이 배선층(L3)은 부하(모터)에 전류를 공급하는 파워 회로를 구성하는 파워 회로용 배선층, 및 파워 회로용 배선층과 분리된 제어 회로용 배선층을 포함한다. 여기서 도 10은 관통 기판(WB)을 표면측으로부터 본 투시도이다.
구체적으로, 도 10에 나타내는 바와 같이 배선층(L3)은 도 8에 나타내는 영역(AR)(제2 영역)과 평면적으로 중첩되는 파워 회로 영역(PR1)에 형성된 배선 패턴(WP6, WP7)과, 파워 회로 형성 영역(PR1)으로부터 이격된 제어 회로 영역(CR1)에 형성된 배선 패턴(WP5)과, 파워 회로 영역(PR1)으로부터 제어 회로 영역(CR1)에 걸쳐서 형성된 배선 패턴(WP8)을 갖는다. 여기서 제어 회로 영역(CR1)에 형성된 배선 패턴(WP5)은 제어 회로용 기준 전위(GND 전위)가 인가되는 배선 패턴이다.
계속해서, 도 11은 본 실시형태의 관통 기판(WB) 뒷면의 레이아웃 구성을 나타내는 평면도이다. 여기서 도 11은 관통 기판(WB)을 표면측으로부터 본 투시도이다.
도 11에 나타내는 바와 같이, 본 실시형태의 관통 기판(WB)의 평면 형상은 직사각형이다. 그리고 관통 기판(WB) 뒷면에 포함되는 파워 회로 영역(PR2)(제2 영역)에 하이 사이드용 파워 트랜지스터(HQ1 내지 HQ3) 각각에 대응한 3개의 파워 모듈(PM)(반도체 장치)과, 로우 사이드용 파워 트랜지스터(LQ1 내지 LQ3) 각각에 대응한 3개의 파워 모듈(PM)(반도체 장치)과, 션트 저항 소자(SR)(전자 부품)가 배치되어 있다. 또, 파워 회로 형성 영역(PR2)으로부터 이격된 제어 회로 영역(CR2)에는 레귤레이터(REG1, REG2)가 배치되어 있다. 즉, 관통 기판(WB) 뒷면에는 파워 트랜지스터를 포함하는 파워 회로의 구성 요소가 되는 반도체 장치와, 파워 트랜지스터를 제어하는 제어 회로의 구성 요소가 되는 반도체 장치가 배치되어 있다. 또, 도시하지 않지만 관통 기판(WB) 뒷면(정확하게는 도 7에 나타내는 프리프레그층(PLG2)의 하면)에는 배선층(L4)이 형성되어 있고, 이 배선층(L4)은 파워 회로를 구성하는 파워 회로용 배선층, 및 파워 회로용 배선층과 분리된 제어 회로용 배선층을 포함하도록 구성되어 있다.
도 10 및 도 11에서 알 수 있는 바와 같이, 도 10에 나타내는 배선층(L3)의 파워 회로 영역(PR1)과, 도 11에 나타내는 배선층(L4)의 파워 회로 영역(PR2)은 평면적으로 중첩되는 영역을 갖고, 도 10 및 도 11에는 도시하지 않지만 배선층(L3)의 파워 회로 영역(PR1)과 배선층(L4)의 파워 회로 영역(PR2)은 관통 비아(TV3)를 통해서 연결되어 있다.
<파워 회로 영역의 레이아웃 구성>
다음으로, 도 11에 나타내는 파워 회로 영역(PR2)의 레이아웃 구성에 대해 설명한다.도 12는 본 실시형태의 파워 회로 영역(PR2)의 레이아웃 구성을 나타내는 평면도이다. 여기서 도 12는 관통 기판(WB)을 표면측으로부터 본 투시도이다.
도 12에 있어서 파워 회로 영역(PR2)에는 x방향으로 연장되는 전원 배선(패턴(PWP))과, 전원 배선(패턴PWP)으로부터 이격되어 x방향으로 연장되는 그라운드 배선 패턴(GWP)이 형성되어 있다. 그리고 도 12에 나타내는 바와 같이 전원 배선(패턴PWP)은 왼쪽 단부에 있어서 y방향으로 돌출된 "돌출부"를 갖고, y방향에 있어서 이 전원 배선(패턴PWP)으로부터 이격되어 대향하도록 그라운드 배선 패턴(GWP2)(도체 패턴)이 형성되어 있다. 또, 이 그라운드 배선 패턴(GWP2)은 과전류를 검출하는 션트 저항 소자(SR)를 개재해서 x방향으로 연장되는 그라운드 배선 패턴(GWP)과 전기적으로 연결되어 있다.
이와 같이 구성된 전원 배선(패턴(PWP))은 복수의 관통 비아(TV3)와 연결되며, 또 전원 배선(패턴PWP)의 "돌출부"에서 관통 비아(TV2)와 연결되어 있다. 그리고 전원 배선(패턴(PWP))은 "돌출부"와 연결되는 관통 비아(TV2)를 통해서 바테리(축전 디바이스)의 플러스극(전원 전위 공급원)과 전기적으로 연결이 가능하게 구성되어 있다.
게다가 그라운드 배선 패턴(GWP)도 또한 복수의 관통 비아(TV3)와 연결되어 있다. 또, 션트 저항 소자(SR)를 개재해서 이 그라운드 배선 패턴(GWP)과 전기적으로 연결된 그라운드 배선 패턴(GWP2)은 관통 비아(TV2)와 연결되어 있다. 그리고 그라운드 배선 패턴(GWP2)은 이 관통 비아(TV2)를 통해서 바테리(축전 디바이스)의 마이너스극(GND 전위 공급원)과 전기적으로 연결이 가능하게 구성되어 있다.
또, 파워 회로 영역(PR2)이 형성된 관통 기판(WB) 뒷면(도 11 참조)의 반대측인 관통 기판(WB)의 표면(도 8 참조)에는 예를 들어 플러스극 단자와 마이너스극 단자를 갖는 콘덴서(CON)가 탑재되어 있다. 여기서 도 12에 나타내는 바와 같이 콘덴서(CON)의 플러스극 단자는 관통 기판(WB)을 관통해서 관통 기판(WB) 뒷면의 전원 배선(패턴(PWP))과 연결되어 있다. 한편, 콘덴서(CON)의 마이너스극 단자는 관통 기판(WB)을 관통해서 관통 기판(WB) 뒷면의 그라운드 배선 패턴(GWP2)과 연결되어 있다.
계속해서, 도 12에 나타내는 바와 같이 x방향과 교차되는 y방향에 있어서 전원 배선(패턴(PWP))과 그라운드 배선 패턴(GWP)에 끼워진 위치에는 x방향으로 나란히 배치된 도체 패턴(MP1 내지 MP3)이 형성되어 있다. 여기서 도 12에 나타내는 바와 같이 x방향으로 나란히 배치된 도체 패턴(MP1 내지 MP3) 각각에는 관통 비아(TV2)와 관통 비아(TV3)기 연결되어 있다. 이에 따라 도체 패턴(MP1 내지 MP3) 각각은 관통 비아(TV2)를 개재해서 부하(모터)와 전기적으로 연결이 가능하게 구성되어 있다.
예를 들어, 도체 패턴(MP1)은 도체 패턴(MP1)과 연결된 관통 비아(TV2)를 개재해서 모터(부하)의 U상과 전기적으로 연결이 가능하게 되어 있다. 마찬가지로 도체 패턴(MP2)은 도체 패턴(MP2)과 연결된 관통 비아(TV2)를 개재해서 모터(부하)의 V상과 전기적으로 연결이 가능하게 되어 있다. 또, 도체 패턴(MP3)은 도체 패턴(MP3)과 연결된 관통 비아(TV2)를 개재해서 모터(부하)의 W상과 전기적으로 연결이 가능하게 되어 있다.
또, 도체 패턴(MP1 내지 MP3) 각각으로부터 이격된 위치에 관통 비아(TV1)가 형성되어 있다. 즉, 도 12에 나타내는 바와 같이 도체 패턴(MP1 내지 MP3) 각각에 대응해서 관통 비아(TV1)가 형성되어 있다. 그리고 도체 패턴(MP1 내지 MP3) 각각에 대응해서 형성된 상기 관통 비아(TV1)는 x방향으로 나란히 배치되어 있다.
다음으로, 도 12에 나타내는 바와 같이 y방향에 있어서 전원 배선(패턴(PWP))과, 도체 패턴(MP1)과 연결된 관통 비아(TV2)에 끼워진 위치에는 하이 사이드용 파워 모듈(PM1A)이 배치되어 있다. 마찬가지로 y방향에 있어서 전원 배선(패턴(PWP))과, 도체 패턴(MP2)과 연결된 관통 비아(TV2)에 끼워진 위치에는 하이 사이드용 파워 모듈(PM2A)이 배치되어 있다. 또, 전원 배선(패턴PWP)과, 도체 패턴(MP3)과 연결된 관통 비아(TV2)에 끼워진 위치에는 하이 사이드용 파워 모듈(PM3A)이 배치되어 있다. 게다가 도 12에 나타내는 바와 같이 y방향에 있어서 도체 패턴(MP1)에 연결된 관통 비아(TV2)와 그라운드 배선 패턴(GWP)에 끼워진 위치에는 로우 사이드용 파워 모듈(PM1B)이 배치되어 있다. 마찬가지로 y방향에 있어서 도체 패턴(MP2)에 연결된 관통 비아(TV2)와 그라운드 배선 패턴(GWP)에 끼워진 위치에는 로우 사이드용 파워 모듈(PM2B)이 배치되어 있다. 또, 도체 패턴(MP3)에 연결된 관통 비아(TV2)와 그라운드 배선 패턴(GWP)에 끼워진 위치에는 로우 사이드용 파워 모듈(PM3B)이 배치되어 있다. 그리고 도 12에 나타내는 바와 같이 로우 사이드용 파워 모듈(PM1B)의 근방 위치에 관통 비아(TV1)(x방향 왼쪽)가 형성되어 있으며, 로우 사이드용 파워 모듈(PM2B)의 근방 위치에 관통 비아(TV1)(x방향 중앙)가 형성되어 있고, 로우 사이드용 파워 모듈(PM3B)의 근방 위치에 관통 비아(TV1)(x방향 오른쪽)가 형성되어 있다.
이와 같이, 본 실시형태의 파워 회로 영역(PR2)에는 3개의 하이 사이드용 파워 모듈(PM1A 내지 PM3A)과, 3개의 로우 사이드용 파워 모듈(PM1B 내지 PM3B)이 형성되어 있다. 여기서, 3개의 하이 사이드용 파워 모듈(PM1A 내지 PM3A)과 3개의 로우 사이드용 파워 모듈(PM1B 내지 PM3B)을 합친 6개의 파워 모듈(PM)은 동일한 구조를 갖는다. 즉, 본 실시형태의 파워 회로 영역(PR2)에는 6개의 파워 모듈(PM)이 형성되어 있다.
상기 6개의 파워 모듈(PM) 각각은 "제어용 단자"와, 부하에 전기적으로 연결이 가능한 "제1 단자"와, 고정 전위를 공급받는 "제2 단자"를 갖는다.
구체적으로, 도 12에 나타내는 바와 같이 하이 사이드용 파워 모듈(PM1A)은 "제어용 단자"로서의 게이트 단자(GT1A)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 소스 단자(ST1A)와, 전원 전위(고정 전위)를 공급받는 "제2 단자"로서의 드레인 단자(DT1A)를 갖는다. 여기서 도 12에 나타내는 바와 같이 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)는 도체 패턴(MP1)에 근접하는 관통 비아(TV1)와 전기적으로 연결되어 있다. 또, 하이 사이드용 파워 모듈(PM1A)의 소스 단자(ST1A)는 도체 패턴(MP1)과 전기적으로 연결되어 있다. 그 결과 하이 사이드용 파워 모듈(PM1A)의 소스 단자(ST1A)는 도체 패턴(MP1)에 연결된 관통 비아(TV2)와 전기적으로 연결된다. 이에 따라 하이 사이드용 파워 모듈(PM1A)의 소스 단자(ST1A)는 부하(U상)와 전기적으로 연결이 가능하게 구성되어 있다. 또, 하이 사이드용 파워 모듈(PM1A)의 드레인 단자(DT1A)는 전원 배선(패턴(PWP))과 연결되어 있다.
하이 사이드용 파워 모듈(PM2A)은 "제어용 단자"로서의 게이트 단자(GT2A)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 소스 단자(ST2A)와, 전원 전위(고정 전위)를 공급받는 "제2 단자"로서의 드레인 단자(DT2A)를 갖는다. 여기서 도 12에 나타내는 바와 같이 하이 사이드용 파워 모듈(PM2A)의 게이트 단자(GT2A)는 도체 패턴(MP2)에 근접하는 관통 비아(TV1)와 전기적으로 연결된다. 또, 하이 사이드용 파워 모듈(PM2A)의 소스 단자(ST2A)는 도체 패턴(MP2)과 전기적으로 연결되어 있다. 그 결과 하이 사이드용 파워 모듈(PM2A)의 소스 단자(ST2A)는 도체 패턴(MP2)과 연결된 관통 비아(TV2)외 전기적으로 연결된다. 이에 따라 하이 사이드용 파워 모듈(PM2A)의 소스 단자(ST2A)는 부하(V상)외 전기적으로 연결이 가능하게 구성되어 있다. 또, 하이 사이드용 파워 모듈(PM2A)의 드레인 단자(DT2A)는 전원 배선(패턴(PWP))과 연결되어 있다.
하이 사이드용 파워 모듈(PM3A)은 "제어용 단자"로서의 게이트 단자(GT3A)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 소스 단자(ST3A)와, 전원 전위(고정 전위)를 공급받는 "제2 단자"로서의 드레인 단자(DT3A)를 갖는다. 여기서 도 12에 나타내는 바와 같이 하이 사이드용 파워 모듈(PM3A)의 게이트 단자(GT3A)는 도체 패턴(MP3)에 근접하는 관통 비아(TV1)와 전기적으로 연결된다. 또, 하이 사이드용 파워 모듈(PM3A)의 소스 단자(ST3A)는 도체 패턴(MP3)과 전기적으로 연결되어 있다. 그 결과, 하이 사이드용 파워 모듈(PM3A)의 소스 단자(ST3A)는 도체 패턴(MP3)에 연결된 관통 비아(TV2)와 전기적으로 연결된다. 이에 따라 하이 사이드용 파워 모듈(PM3A)의 소스 단자(ST3A)는 부하(W상)와 전기적으로 연결이 가능하게 구성되어 있다. 또, 하이 사이드용 파워 모듈(PM3A)의 드레인 단자(DT3A)는 전원 배선(패턴PWP)과 연결되어 있다.
도 12에 나타내는 바와 같이, 로우 사이드용 파워 모듈(PM1B)은 "제어용 단자"로서의 게이트 단자(GT1B)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 드레인 단자(DT1B)와, 그라운드 전위(고정 전위)를 공급받는 "제2 단자"로서의 소스 단자(ST1B)를 갖는다. 여기서 도 12에 나타내는 바와 같이 로우 사이드용 파워 모듈(PM1B)의 게이트 단자(GT1B)는 관통 비아(TV1)(x방향 왼쪽)와 전기적으로 연결된다. 또, 로우 사이드용 파워 모듈(PM1B)의 드레인 단자(DT1B)는 도체 패턴(MP1)과 전기적으로 연결되어 있다. 그 결과 로우 사이드용 파워 모듈(PM1B)의 드레인 단자(DT1B)는 도체 패턴(MP1)에 연결된 관통 비아(TV2)와 전기적으로 연결된다. 이에 따라 로우 사이드용 파워 모듈(PM1B)의 드레인 단자(DT1B)는 부하(U상)와 전기적으로 연결이 가능하게 구성되어 있다. 또, 로우 사이드용 파워 모듈(PM1B)의 소스 단자(ST1B)는 그라운드 배선 패턴(GWP)과 연결되어 있다.
로우 사이드용 파워 모듈(PM2B)은 "제어용 단자"로서의 게이트 단자(GT2B)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 드레인 단자(DT2B)와, 그라운드 전위(고정 전위)를 공급받는 "제2 단자"로서의 소스 단자(ST2B)를 갖는다. 여기서 도 12에 나타내는 바와 같이 로우 사이드용 파워 모듈(PM2B)의 게이트 단자(GT2B)는 관통 비아(TV1)(x방향 중앙)와 전기적으로 연결된다. 또, 로우 사이드용 파워 모듈(PM2B)의 드레인 단자(DT2B)는 도체 패턴(MP2)과 전기적으로 연결되어 있다. 그 결과 로우 사이드용 파워 모듈(PM2B)의 드레인 단자(DT2B)는 도체 패턴(MP2)에 연결된 관통 비아(TV2)와 전기적으로 연결된다. 이에 따라 로우 사이드용 파워 모듈(PM2B)의 드레인 단자(DT2B)는 부하(V상)와 전기적으로 연결이 가능하게 구성되어 있다. 또, 로우 사이드용 파워 모듈(PM2B)의 소스 단자(ST2B)는 그라운드 배선 패턴(GWP)과 연결되어 있다.
로우 사이드용 파워 모듈(PM3B)은 "제어용 단자"로서의 게이트 단자(GT3B)와, 부하에 전기적으로 연결이 가능한 "제1 단자"로서의 드레인 단자(DT3B)와, 그라운드 전위(고정 전위)를 공급받는 "제2 단자"로서의 소스 단자(ST3B)를 갖는다. 여기서 도 12에 나타내는 바와 같이 로우 사이드용 파워 모듈(PM3B)의 게이트 단자(GT3B)는 관통 비아(TV1)(x방향 오른쪽)와 전기적으로 연결된다. 또, 로우 사이드용 파워 모듈(PM3B)의 드레인 단자(DT3B)는 도체 패턴(MP3)과 전기적으로 연결되어 있다. 그 결과 로우 사이드용 파워 모듈(PM3B)의 드레인 단자(DT3B)는 도체 패턴(MP3)에 연결된 관통 비아(TV2)와 전기적으로 연결된다. 이에 따라 로우 사이드용 파워 모듈(PM3B)의 드레인 단자(DT3B)는 부하(W상)와 전기적으로 연결이 가능하게 구성되어 있다. 또, 로우 사이드용 파워 모듈(PM3B)의 소스 단자(ST3B)는 그라운드 배선 패턴(GWP)과 연결되어 있다.
<관통 비아(TV1)의 구조>
다음으로, 관통 비아(TV1)의 단면　구조에 대해　설명한다. 도 13은 본 실시형태의 관통 기판(WB)에 형성된 관통 비아(TV1)의 모식적인 단면 구조를 나타내는 도면이다. 도 13에 있어서 관통 비아(TV1)는 관통 기판(WB)을 구성하는 프리프레그층(PLG1)과 코어층(CL)과 프리프레그층(PLG2)을 관통하고 있다. 다르게 말하면 본 실시형태의 관통 비아(TV1)는 관통 기판(WB) 표면(상면)으부터 관통 기판(WB) 뒷면(하면)에 이르도록 형성되어 있다. 이 관통 비아(TV1)는 도 13에 나타내는 바와 같이 관통 기판(WB)의 표면과, 관통 비아(TV1)의 내벽과, 관통 기판(WB) 뒷면에 걸쳐서 형성된 도체막(도금막)을 갖는다. 그리고 관통 기판(WB)의 표면 및 뒷면 양쪽에 있어서 도체막의 단부는 솔더 레지스트막(SRF)으로 피복되어 있다.
또, 관통 비아(TV1)의 내부에는 관통 기판(WB) 표면과 관통 기판(WB) 뒷면 양쪽에 이르는 공동부가 형성되어 있다. 이외 같이 구성된 관통 비아(TV1)는 예를 들어 드릴 가공으로 형성되고, 관통 비아(TV1)의 지름은 예를 들어 0.3mm 정도이다.
<관통 비아(TV2)의 구조>
계속해서, 관통 비아(TV2)의 단면 구조에 대해 설명한다. 도 14는 본 실시형태의 관통 기판(WB)에 형성된 관통 비아(TV2)의 모식적인 단면 구조를 나타내는 도면이다. 도 14에 있어서 관통 비아(TV2)는 관통 기판(WB)을 구성하는 프리프레그층(PLG1)과 코어층(CL)과 프리프레그층(PLG2)을 관통하고 있다. 다르게 말하면 본 실시형태의 관통 비아(TV2)도 또한 관통 비아(TV1)와 마찬가지로 관통 기판(WB) 표면(상면)으로부터 관통 기판(WB) 뒷면(하면)에 이르도록 형성되어 있다. 이 관통 비아(TV2)는 도 14에 나타내는 바와 같이 관통 기판(WB)의 표면과 관통 비아(TV2)의 내벽과 관통 기판(WB) 뒷면에 걸쳐서 형성된 도체막(도금막)을 갖는다. 단, 도 13에 나타내는 관통 비아(TV1)와 달리 관통 기판(WB)의 표면 및 뒷면 양쪽에 있어서 도체막의 단부는 솔더 레지스트막(SRF)으로부터 노출되어 있다. 또, 관통 비아(TV2)도 또한 관통 비아(TV1)와 마찬가지로 관통 비아(TV2)의 내부에는 관통 기판(WB) 표면과 관통 기판(WB) 뒷면 양쪽에 이르는 공동부가 형성되어 있다.
이와 같이 구성된 관통 비아(TV2)도 또한 예를 들어 드릴 가공으로 형성되고, 관통 비아(TV2)의 지름은 예를 들어 1.8mm 정도이다. 즉, 관통 비아(TV2)의 크기(지름)는 관통 비아(TV1)의 크기(지름)보가 크고, 특히 케이블 삽입이 가능한 정도의 크기로 형성되어 있다.
<관통 비아(TV3)의 구조>
다음으로, 관통 비아(TV3)의 단면 구조에 대해 설명한다. 도 15는 본 실시형태의 관통 기판(WB)에 형성된 관통 비아(TV3)의 모식적인 단면 구조를 나타내는 도면이다. 도 15에 있어서 관통 비아(TV3)는 관통 기판(WB)을 구성하는 프리프레그층(PLG1)과 코어층(CL)과 프리프레그층(PLG2)을 관통하고 있다. 다르게 말하면 본 실시형태의 관통 비아(TV3)도 또한 관통 비아(TV1) 및 관통 비아(TV2)와 마찬가지로 관통 기판(WB) 표면(상면)으로부터 관통 기판(WB) 뒷면(하면)에 이르도록 형성되어 있다. 그리고 관통 비아(TV3)는 관통 기판(WB)의 표면과, 관통 비아(TV3)의 내벽과, 관통 기판(WB) 뒷면에 걸쳐서 형성된 도체막(도금막)을 갖는다.
이 관통 비아(TV3)는 도 15에 나타내는 바와 같이 내부에 충전된 열전도율이 양호한 도전성 부재(CM)를 갖는다. 이에 따라 관통 비아(TV3)에는 내부에 공동부가 형성되지 않으며, 내부로 공동부가 형성된 구조의 관통 비아(TV1) 및 관통 비아(TV2)에 비해 열전도율이 높다고 할 수 있다.
이와 같이 구성된 관통 비아(TV3)도 똔한 예를 들어 드릴가공으로 형성되고, 관통 비아(TV3)의 지름은 예를 들어 0.5mm 정도이다. 그리고 드릴 가공으로 형성된 관통 구멍의 내부에 예를 들어 페이스트 형태의 전도성 수지를 매립함으로써 관통 비아(TV3)를 형성할 수 있다.
<전자 장치의 단면 구조>
다음으로, 본 실시형태의 전자 장치(EA)의 단면 구조에 대해 설명한다. 도 16은 도 12의 A-A선에서 절단한 단면도이다. 도 16에 나타내는 바와 같이 관통 기판(WB) 뒷면에는 하이 사이드용 파워 모듈(PM1A)이 배치되어 있다. 이 하이 사이드용 파워 모듈(PM1A)의 드레인 단자(DT1A)는 관통 기판(WB) 뒷면(하면)에 형성된 전원 배선(패턴(PWP))과 연결되어 있다. 그리고 관통 기판(WB)에는 관통 기판(WB)을 관통하는 관통 비아(TV1)가 형성되어 있다. 이 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)는 이 관통 비아(TV1)와 연결되어 있다.
또, 관통 기판(WB)의 표면(상면)에는 게이트 저항 소자(GR)와 프리드라이버(PD1)가 탑재되어 있다. 도 16에 나타내는 바와 같이 본 실시형태의 전자 장치(EA)에서는 관통 기판(WB) 뒷면에 배치된 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)가 관통 비아(TV1)를 통해서 관통 기판(WB)의 표면에 탑재된 게이트 저항 소자(GR)와 전기적으로 연결되어 있다. 그리고 게이트 저항 소자(GR)는 관통 기판(WB)의 표면에 형성된 배선 패턴을 통해서 프리드라이버(PD1)와 전기적으로 연결되어 있다.
계속해서, 도 17은 도 12의 B-B선에서 절단한 단면도이다. 도 17에 나타내는 바와 같이 관통 기판(WB)에는 관통 기판(WB)을 관통하는 서로 다른 종류의 관통 비아(TV1, TV2, TV3)가 형성되어 있다. 즉, 관통 기판(WB)에는 제1 크기의 관통 비아(TV1)와, 제1 크기보다 큰 크기의 관통 비아(TV2)와, 내부에 도전성 부재(CM)가 매립된 관통 비아(TV3)가 형성되어 있다.
도 17에 나타내는 바와 같이, 관통 기판(WB) 뒷면에 배치된 하이 사이드용 파워 모듈(PM2A)은 관통 비아(TV1)를 통해서 게이트 저항 소자(도시하지 않음) 및 프리드라이버(PD2)와 전기적으로 연결되어 있다. 그리고 관통 기판(WB) 뒷면에 배치된 로우 사이드용 파워 모듈(PM2B)도 또한 다른 관통 비아(TV1)를 통해서 프리드라이버(PD2)와 전기적으로 연결되어 있다.
또, 도 17에 나타내는 바와 같이 관통 비아(TV2)에는 부하(모터)와 연결 가능한 케이블(CAL(V))이 삽입되어 있다. 그리고 관통 비아(TV2)에 삽입된 케이블(CAL(V))은 관통 기판(WB) 뒷면에 있어서 땜납 재료(SM)에 의해 관통 기판(WB)에 땜납 접합되어 있다.
따라서 본 실시형태에 있어서 관통 기판(WB)의 표면은 케이블(CAL(V))을 삽입할 면으로서 정의되고, 관통 기판(WB) 뒷면은 케이블(CAL(V))을 땜납 접합할 면으로서 정의된다.
또, 도 17에 있어서 관통 비아(TV3)는 관통 기판(WB) 뒷면 중 하이 사이드용 파워 모듈(PM2A) 및 로우 사이드용 파워 모듈(PM2B)이 탑재된 파워 회로 영역(도 11의 파워 회로 영역(PR2))과 중첩되는 위치에 형성되어 있다.
다음으로, 도 18은 도 12의 C-C선에서 절단한 단면도이다. 도 18에 나타내는 바와 같이 관통 기판(WB)에는 서로 이격된 한쌍의 관통 비아(TV2)가 형성되어 있다. 여기서 한쌍의 관통 비아(TV2) 중 왼쪽 관통 비아(TV2)는 관통 기판(WB) 뒷면에 형성된 전원 배선(패턴(PWP))과 연결되며, 또 내부에 전원 케이블(BCAL1)이 삽입되어 있다. 그리고 왼쪽 관통 비아(TV2)에 삽입된 전원 케이블(BCAL1)은 관통 기판(WB) 뒷면에 있어서 땜납 재료(SM)에 의해 땜납 접합되어 있다.
이에 대해, 한쌍의 관통 비아(TV2) 중 오른쪽 관통 비아(TV2)는 관통 기판(WB) 뒷면에 형성된 그라운드 배선 패턴(GWP2)과 연결되며, 또 내부에 전원 케이블(BCAL2)이 삽입되어 있다. 그리고 오른쪽 관통 비아(TV2)에 삽입된 전원 케이블(BCAL2)은 관통 기판(WB) 뒷면에 있어서 땜납 재료(SM)에 의해 땜납 접합되어 있다.
게다가, 관통 기판(WB)의 표면측에 있어서 한쌍의 관통 비아(TV2) 사이에는 플러스극 단자(PTE)와 마이너스극 단자(NTE)를 갖는 콘덴서(CON)가 탑재되어 있다. 그리고 콘덴서(CON)의 플러스극 단자(PTE)는 관통 기판(WB)에 삽입되며, 또 관통 기판(WB) 뒷면에 있어서 땜납 재료(SM)에 의해 땜납 접합되어 있다. 그 결과 도 18에 나타내는 바와 같이 콘덴서(CON)의 플러스극 단자(PTE)는 전원 케이블(BCAL1) 및 전원 배선(패턴(PWP))과 전기적으로 연결되게 된다. 또, 콘덴서(CON)의 마이너스극 단자(NTE)도 또한 관통 기판(WB)에 삽입되며, 또 관통 기판(WB) 뒷면에 있어서 땜납 재료(SM)에 의해 땜납 접합되어 있다. 그 결과 도 18에 나타내는 바와 같이 콘덴서(CON)의 마이너스극 단자(NTE)는 전원 케이블(BCAL2) 및 그라운드 배선 패턴(GWP2)과 전기적으로 연결되게 된다.
<실시 형태의 특징>
계속해서, 본 실시형태의 특징점에 대해 설명한다. 예를 들어 도 4 내지 도 6에 나타내는 바와 같이 관통 기판(WB)의 표면과 뒷면 양쪽에 전자 부품이 탑재되어 있는 것이 본 실시형태의 제1 특징점의 전제 사항이다. 이를 전제로 해서 본 실시형태의 제1 특징점은 예를 들어 도 8에 나타내는 바와 같이 관통 기판(WB) 표면의 영역(AR)에 제어 회로의 구성 요소가 되는 전자 부품을 탑재하는 한편, 도 11에 나타내는 바와 같이 관통 기판(WB) 뒷면의 파워 회로 영역(PR2)에 파워 회로의 구성 요소가 되는 전자 부품만을 탑재하는 점에 있다.
즉, 본 실시형태의 제1 특징점은 뒷면의 파워 회로 영역(PR2)과 평면적으로 중첩되는 표면의 영역(AR)에 제어 회로의 구성 요소가 되는 마이크로 프로세서(MCU), 프리드라이버(PD1 내지 PD3), 게이트 저항 소자 등을 탑재하고, 또 뒷면의 파워 회로 영역(PR2)에 부하 전류가 흐르는 파워 회로의 구성 요소가 되는 복수의 파워 모듈(PM)과 션트 저항 소자(SR)를 탑재하는 점에 있다.
이로써, 우선 관통 기판(WB)의 표면과 뒷면 양쪽에 전자 부품을 탑재할 수 있으므로 예를 들어 특허문헌 1과 같이 배선 기판의 한쪽 면(하면)에 파워계 전자 부품과 제어계 전자 부품을 탑재하는 구성에 비해 전자 장치(EA)의 소형화를 도모할 수 있다.
특히, 본 실시형태의 제1 특징점에 따르면 전자 장치(EA)의 전기적 특성을 향상시키면서 전자 장치(EA)의 소형화를 도모할 수 있다. 그 이유는 본 실시형태의 제1 특징점에 따르면 관통 기판(WB) 뒷면에 구획된 파워 회로 영역(PR2)에 부하 전류가 흐르는 파워 회로를 구성하는 전자 부품만을 탑재하기 때문이다. 즉, 예를 들어 관통 기판(WB)의 양면에 전자 부품을 탑재할 경우라도 파워 회로 영역(PR2)에 부하 전류가 흐르는 파워 회로를 구성하는 전자 부품과, 제어 회로를 구성하는 게이트 저항이나 프리드라이버(PD1 내지 PD3)를 동시에 탑재하면 부품 점수가 많아지므로 필연적으로 파워 회로 영역(PR2)의 크기가 커진다. 그리고 파워 회로 영역(PR2)에 파워 회로를 구성하는 전자 부품과 제어 회로를 구성하는 전자 부품을 혼재하면 필연적으로 배선 경로가 길어지므로 배선 레이아웃도 또한 복잡해진다. 즉, 파워 회로 영역(PR2)의 부하 전류의 경로가 지나지게 길어진다. 이는 부하 전류가 흐르는 전류 경로의 기생 인덕턴스가 커지는 것을 의미하므로 부하 전류에 노이즈가 중첩되기 쉬워져 전자 장치(EA)의 성능 저하를 초래하게 된다.
이에 대해, 본 실시형태의 제1 특징점에 따르면 관통 기판(WB) 뒷면에 구획된 파워 회로 영역(PR2)에 부하 전류가 흐르는 파워 회로를 구성하는 전자 부품만을 탑재한다. 즉, 본 실시형태에서는 파워 회로 영역(PR2)에 부하 전류가 흐르는 전자 부품만을 배치함으로써 파워 회로 영역(PR2)에 탑재되는 부품 점수를 필요 최소한으로 하고 있다. 이로써, 과도한 배선 경로가 억제되는 결과, 파워 회로 영역(PR2)의 부하 전류의 경로를 단축할 수 있다. 이는 부하 전류가 흐르는 전류 경로의 기생 인덕턴스가 작게 되는 것을 의미하고, 나아가서는 부하 전류에 노이즈가 중첩되기 어려워지는 것을 의미한다. 따라서 본 실시형태의 전자 장치(EA)에 따르면 노이즈가 적은 부하 전류를 부하(모터(MOT))로 공급할 수 있다. 즉, 본 실시형태의 전자 장치(EA)에 따르면 노이즈가 적은 부하 전류를 공급할 수 있는 점에서 전자 장치(EA)의 성능 향상을 도모할 수 있다.
이상으로부터 본 실시형태의 제1 특징점에 따르면 전자 장치(EA)의 성능 향상을 도모하면서 전자 장치(EA)의 소형화를 도모할 수 있다는 현저한 효과를 얻을 수 있다
또, 본 실시형태의 제1 특징점에 따르면 관통 기판(WB)의 표면에 마이크로 프로세서(MCU)를 탑재하고, 표면의 반대측인 뒷면에 파워 회로를 구성하는 전자 부품을 탑재함으로써 전자 장치(EA)의 소형화를 도모하면서 파워 회로를 구성하는 전자 부품이 마이크로 프로세서(MCU)에 끼치는 악영향을 억제할 수 있다. 즉, 본 실시형태의 제1 특징점에 따르면 마이크로 프로세서(MCU)는 대(大)전류인 부하 전류를 취급하는 파워 회로에서 발생하는 노이즈의 영향을 받기 어려워지는 것을 의미하므로 본 실시형태의 전자 장치(EA)에 따르면 파워 회로에서 발생하는 노이즈로 인한 마이크로 프로세서(MCU)의 오작동을 억제할 수 있다. 이 점을 고려해 볼 때 본 실시형태의 제1 특징점에 따르면 전자 장치(EA)의 성능 향상을 도모하면서 전자 장치(EA)의 소형화를 도모할 수 있을 뿐만 아니라 전자 장치(EA)의 신뢰성 향상을 도모할 수도 있다는 점에서 본 실시형태의 전자 장치(EA)는 유용하다.
특히, 상술한 본 실시형태의 제1 특징점에 따르면 파워 회로의 구성 요소가 되는 전자 부품만을 파워 회로 영역(PR2)에 탑재함으로써 부품 점수 절감을 구현할 수 있게 되므로 파워 회로 영역(PR2) 내부의 불필요한 배선 경로를 억제할 수 있게 된다.
그래서, 본 발명자는 검토를 더욱 진행시키고 최소한의 전자 부품만을 파워 회로 영역(PR2)에 탑재한다는 제1 특징점을 전제로 하면서 최소한의 전자 부품을 최소 영역의 배선 레이아웃으로 연결하는 개선을 안출했다. 즉, 본 실시형태의 제2 특징점은 제1 특징점을 전제로 해서 전류 용량을 확보하면서 파워 회로 영역(PR2)의 레이아웃을 최소 면적으로 구현하는 점에 있다. 이하에서 이 점에 대해 설명한다.
본 실시형태의 제2 특징점은 파워 회로 영역(PR2)을 예를 들어 도 12에 나타내는 바와 같이 레이아웃하는 점에 있다. 즉, 파워 회로 영역(PR2)에는 x방향으로 나란히 연장되는 전원 배선(패턴(PWP))과 그라운드 배선 패턴(GWP) 사이의 전원 배선(패턴(PWP))측에 3개의 하이 사이드용 파워 모듈(PM1A 내지 PM3A)이 x 방향을 따라 배치되고, 그라운드 배선 패턴(GWP)측에 3개의 로우 사이드용 파워 모듈(PM1B 내지 PM3B)이 x 방향을 따라 배치된다. 그리고 3개의 하이 사이드용 파워 모듈(PM1A 내지 PM3A)과 3개의 로우 사이드용 파워 모듈(PM1B 내지 PM3B)에 끼워진 위치에 도체 패턴(MP1 내지 MP3)이 형성된다. 게다가 전원 배선(패턴(PWP)) 왼쪽 단부에 "돌출부"가 형성되는 동시에 이 "돌출부"와 대향하는 위치에 그라운드 배선 패턴(GWP2)이 형성되고, 이 그라운드 배선 패턴(GWP2)과 그라운드 배선 패턴(GWP)이 션트 저항 소자(SR)를 개재해서 연결된다.
이로써 본 실시형태의 제2 특징점인 최소 면적의 레이아웃이 구현된다. 이는 파워 회로 영역(PR2)에 있어서 부하 전류가 흐르는 전류 경로를 단축할 수 있는 레이아웃이 구현됨을 의미한다. 그 결과 본 실시형태의 제2 특징점에 따르면 부하 전류가 흐르는 전류 경로의 기생 인덕턴스를 작게 할 수 있으므로 부하 전류에 노이즈가 중첩되기 어려워진다. 따라서 본 실시형태의 전자 장치(EA)에 따르면 노이즈가 적은 부하 전류를 부하로 공급할 수 있다. 특히, 본 실시형태의 전자 장치(EA)에서는 제1 특징점과 제2 특징점의 상승 효과에 의해 전자 장치(EA)의 대폭적인 성능 향상을 도모할 수 있다. 게다가 본 실시형태의 제2 특징점에 따르면 파워 회로 영역(PR2)에 있어서 최소 면적의 레이아웃이 구현되는 결과 전자 장치(EA)의 소형화를 도모할 수도 있다.
본 실시형태의 제2 특징점은 파워 회로 영역(PR2)의 레이아웃을 최소 면적의 레이아웃으로 구현하는 점에 있으나, 이 최소 면적의 레이아웃은 관통 기판(WB)에 대한 개선을 안출함으로써 구현할 수 있다. 즉, 관통 기판(WB)에 대한 개선이 존재하고 비로소 최소 면적의 레이아웃을 구현하는 것이 가능하게 된다. 이 점에 관해서 관통 기판(WB)에 대한 개선이 본 실시형태의 제3 특징점이므로, 이하에서 이 제3 특징점에 대해 설명하기로 한다.
본 실시형태의 제3 특징점은 예를 들어 도 7에 나타내는 바와 같이 관통 기판(WB)에 구조가 서로 상이한 복수의 관통 비아(TV1, TV2, TV3)를 형성하는 점에 있다. 이로써 도 12에 나타내는 바와 같이 파워 회로 영역(PR2)의 레이아웃을 최소 면적의 레이아웃으로 할 수 있다. 구체적으로 우선 도 12에 있어서 6개의 파워 모듈(PM) 각각의 게이트 단자(GT1A 내지 GT3A, GT1B 내지 GT3B)에 근접한 위치에 관통 비아(TV1)가 형성되어 있다. 그 결과 게이트 단자와 관통 비아(TV1)를 연결할 때 파워 회로 영역(PR2)에 긴 경로 배선을 형성할 필요가 없으므로 배선 레이아웃의 축소를 도모할 수 있다. 즉, 6개의 파워 모듈(PM) 각각의 게이트 단자에 근접한 위치에 관통 비아(TV1)를 배치하고, 게이트 단자와 관통 비아(TV1)를 짧은 거리로 연결한다.
여기서 6개의 파워 모듈(PM) 중 예를 들어 하이 사이드용 파워 모듈(PM1A)에 착안하면, 도 16에 나타내는 바와 같이 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)는 근접 배치된 관통 비아(TV1)와 연결되어 있다. 그리고 관통 기판(WB)의 표면에 있어서 관통 비아(TV1)와 게이트 저항 소자(GR)가 전기적으로 연결되어 있고, 이 게이트 저항 소자(GR)가 프리드라이버(PD1)와 전기적으로 연결되어 있다. 따라서 관통 기판(WB) 뒷면에 배치된 하이 사이드용 파워 모듈(PM1A)은 관통 비아(TV1)를 통해서 관통 기판(WB)의 표면에 배치된 프리드라이버(PD1)에 의해 제어되게 된다. 그 결과 본 실시형태에 따르면 관통 기판(WB)에 형성된 관통 비아(TV1)를 잘 이용함으로써 관통 기판(WB) 뒷면에 게이트 저항 소자(GR) 및 프리드라이버(PD1)를 형성하지 않고 하이 사이드용 파워 모듈(PM1A)의 스위칭을 제어할 수 있다. 즉, 관통 기판(WB)에 관통 비아(TV1)를 형성함으로써 파워 회로 영역(PR2)에 파워 회로를 구성하는 전자 부품만을 탑재하는 제1 특징점과, 파워 회로 영역(PR2)의 레이아웃을 최소 면적의 레이아웃으로 하는 제2 특징점을 구현하면서 프리드라이버(PD1)에 의해 하이 사이드용 파워 모듈(PM1A)의 스위칭을 제어하는 것이 가능하게 된다.
특히, 도 16에 나타내는 바와 같이 관통 기판(WB) 뒷면에 탑재된 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)와, 관통 기판(WB)의 표면에 탑재된 프리드라이버(PD1)를 관통 비아(TV1)를 통해서 전기적으로 연결하고 있다. 이 경우, 관통 기판(WB) 내부의 배선층을 사용할 경우에 비해 배선의 추가가 불필요하게 된다. 따라서, 하이 사이드용 파워 모듈(PM1A)의 게이트 단자(GT1A)와 프리드라이버(PD1)의 연결 거리를 단축할 수 있다. 이로 인해, 본 실시형태에 따르면 게이트 단자(GT1A)와 프리드라이버(PD1) 사이의 기생 인덕턴스를 저감할 수 있다. 그 결과, 프리드라이버(PD1)로부터 출력되는 제어 신호의 파형 열화를 억제할 수 있어 프리드라이버(PD1)에 의한 하이 사이드용 파워 모듈(PM1A)의 스위칭 제어 신뢰성을 향상시킬 수 있다.
다음으로, 도 12에 나타내는 바와 같이 도체 패턴(MP1 내지 MP3) 각각은 관통 비아(TV2)와 연결되어 있다. 이 관통 비아(TV2)의 크기는 관통 비아(TV1)의 크기보다 크며, 케이블 삽입이 가능하게 구성되어 있다. 그 결과 예를 들어 도 17에 나타내는 바와 같이 관통 비아(TV2)에 케이블(CAL(V))을 삽입해서 땜납 재료(SM)로 땜납 접합함으로써 케이블(CAL(V))과 도체 패턴(MP2)을 전기적으로 연결할 수 있다. 즉, 관통 기판(WB)에 형성된 관통 비아(TV2)를 잘 이용함으로써 관통 기판(WB) 뒷면에 형성된 도체 패턴(MP1, MP2, MP3)의 면적을 크게 하지 않고 도체 패턴(MP1, MP2, MP3)과 부하를 전기적으로 연결할 수 있다. 바꾸어 말하면 도체 패턴(MP1, MP2, MP3) 각각에 관통 비아(TV2)를 연결하고, 또 부하와 연결되는 케이블(CAL(U), CAL(V), CAL(W))을 이 관통 비아(TV2)에 삽입해서 땜납 접합함으로써 필요 최소한의 면적의 도체 패턴(MP1, MP2, MP3)으로 도체 패턴(MP1, MP2, MP3)과 부하를 전기적으로 연결할 수 있다.
또, 예를 들어 도 18에 나타내는 바와 같이 관통 비아(TV2)에 전원 케이블(BCAL1)을 삽입해서 땜납 재료(SM)로 땜납 접합함으로써 전원 케이블(BCAL1)과 전원 배선(패턴(PWP))을 전기적으로 연결할 수 있다. 마찬가지로, 관통 비아(TV2)에 전원 케이블(BCAL2)을 삽입해서 땜납 재료(SM)로 땜납 접합함으로써 전원 케이블(BCAL2)과 그라운드 배선 패턴(GWP2)을 전기적으로 연결할 수 있다.
이와 같이, 관통 기판(WB)에 관통 비아(TV2)를 형성함으로써 최소 면적의 레이아웃(제2 특징점)을 구현하면서 도체 패턴(MP1, MP2, MP3)과 부하의 전기적인 연결, 전원 케이블(BCAL1)과 전원 배선(패턴PWP)의 전기적인 연결, 및 전원 케이블(BCAL2)과 그라운드 배선 패턴(GWP2)의 전기적인 연결을 구현할 수 있다.
계속해서, 도 12에 나타내는 바와 같이 전원 배선(패턴(PWP)), 도체 패턴(MP1 내지 MP3), 및 그라운드 배선 패턴(GWP) 각각은 복수의 관통 비아(TV3)와 연결되어 있다. 여기서 예를 들어 도 15 및 도 17에 나타내는 바와 같이 관통 비아(TV3) 내부에는 열전도율이 양호한 도전성 부재(CM)가 충전되어 있다. 따라서 본 실시형태에 따르면 관통 기판(WB) 뒷면의 파워 회로 영역(PR2)에서 발생한 열을 관통 비아(TV3)를 통해서 효율적으로 발산시킬 수 있다. 특히, 본 실시형태의 제2 특징점에 따라 전류 용량을 확보하면서 파워 회로 영역(PR2)의 레이아웃 면적을 최소 면적으로 했을 경우, 단위 면적당 발열량이 커질 우려가 있다. 이 점에 관해서 본 실시형태에서는 파워 회로 영역(PR2)과 연결된 방열용 관통 비아(TV3)를 형성하고 있으므로 파워 회로 영역(PR2)에서 발생한 열을 관통 비아(TV3)를 통해서 효율적으로 발산시킬 수 있다. 이로 인해 본 실시형태에 따르면 관통 기판(WB)에 관통 비아(TV3)를 형성함으로써 최소 면적의 레이아웃(제2 특징점)을 구현하면서도 전자 장치(EA)의 신뢰성을 향상시킬 수 있다.
또, 본 실시형태에서는 도 12에 나타내는 바와 같이 파워 모듈(PM)의 드레인 단자(DT1A 내지 DT3A, DT1B 내지 DT3B) 각각과 평면적으로 중첩되는 위치에도 관통 비아(TV3)가 형성되어 있다. 다르게 말하면 파워 모듈(PM)의 드레인 단자(DT1A 내지 DT3A, DT1B 내지 DT3B) 각각과 직접적으로 접촉되도록 관통 비아(TV3)가 형성되어 있다. 이로써 열 생산원이 되는 파워 모듈(PM)의 드레인 단자(DT1A 내지 DT3A, DT1B 내지 DT3B)와 직접적으로 연결된 관통 비아(TV3)에서 열을 발산시킬 수 있다. 즉, 파워 모듈(PM)의 드레인 단자(DT1A 내지 DT3A, DT1B 내지 DT3B) 각각과 평면적으로 중첩되는 위치에도 관통 비아(TV3)를 형성함으로써 파워 회로 영역(PR2)에서 발생한 열을 관통 비아(TV3)에서 효율적으로 발산시킬 수 있다.
특히, 도 10 및 도 11에서 알 수 있는 바와 같이 도 10에 나타내는 배선층(L3)의 파워 회로 영역(PR1)과 도 11에 나타내는 배선층(L4)의 파워 회로 영역(PR2)은 평면적으로 중첩되는 영역을 갖고, 도 10 및 도 11에는 도시하지 않지만 배선층(L3)의 파워 회로 영역(PR1)과 배선층(L4)의 파워 회로 영역(PR2)은 관통 비아(TV3)를 통해서 연결되어 있다.
즉, 예를 들어 도 12에 있어서 파워 모듈(PM1A 내지 PM3A)의 드레인 단자(DT1A 내지 DT3A) 각각과 연결된 관통 비아(TV3)는 도 10에 나타내는 배선 패턴(WP6)과 연결되어 있다. 그 결과 파워 모듈(PM1A 내지 PM3A)의 드레인 단자(DT1A 내지 DT3A)→관통 비아(TV3)→배선 패턴(WP6)의 방열 경로를 통해서 파워 모듈(PM1A 내지 PM3A)에서 발생한 열을 효율적으로 발산시킬 수 있다.
게다가, 도 10에 나타내는 배선 패턴(WP6)은 도 12에 나타내는 전원 배선(패턴(PWP))에 연결된 관통 비아(TV3), 및 도 12에 나타내는 드레인 단자(DT1A 내지 DT3A)와 연결된 관통 비아(TV3) 양쪽에 연결되어 있다. 이로부터 예를 들어 도 12에 있어서 전원 배선(패턴(PWP))과 파워 모듈(PM1A)의 드레인 단자(DT1A) 사이를 흐르는 전류의 경로가 복수 존재하게 된다. 구체적으로 이 전류 경로는 전원 배선(패턴(PWP))→파워 모듈(PM1A)의 드레인 단자(DT1A)로 이루어지는 제1 경로뿐만 아니라, 전원 배선(패턴(PWP))→전원 배선(패턴(PWP))과 연결된 관통 비아(TV3)→배선 패턴(WP6)(도 10 참조)→드레인 단자(DT1A)와 연결된 관통 비아(TV3)→파워 모듈(PM1A)의 드레인 단자(DT1A)로 이루어지는 제2 경로도 또한 존재하게 된다. 이외 같이 본 실시형태에 따르면 제1 경로와 제2 경로로 이루어지는 3차원적인 전류 경로가 존재하는 것으로 인해 도 12에 나타내는 바와 같이 파워 회로 영역(PR2)의 레이아웃 면적을 최소화하면서도 큰 전류 용량을 확보할 수 있다.
다음으로 본 실시형태의 제4 특징점은 예를 들어 도 6에 나타내는 바와 같이 관통 기판(WB) 뒷면에 파워 모듈(PM)을 탑재한 점에 있다. 즉, 관통 기판(WB) 양면에 전자 부품을 탑재할 경우에는 관통 기판(WB) 표면에 파워 모듈(PM)을 탑재할 경우도 생각된다. 이 점에 관해서 본 실시형태에서는 이하에 나타내는 이유로부터 관통 기판(WB) 뒷면에 파워 모듈(PM)을 탑재한다.
예를 들어 도 19는 관통 기판(WB) 표면에 파워 모듈(PM)을 탑재하는 구성을 나타내는 단면도이다. 도 19에 나타내는 바와 같이 관통 기판(WB) 표면에 파워 모듈(PM)이 탑재되어 있다. 그리고 관통 기판(WB)에는 관통 비아(TV2)가 형성되어 있고, 이 관통 비아(TV2)와 파워 모듈(PM)이 전기적으로 연결되어 있다. 또, 관통 비아(TV2)에는 케이블(CAL)이 삽입되어 있고, 관통 기판(WB) 뒷면에 있어서 관통 비아(TV2)에 삽입된 케이블(CAL)은 땜납 재료(SM)에 의해 땜납 접합되어 있다.
여기서 땜납 재료(SM)는 관통 기판(WB) 뒷면으로부터 관통 비아(TV2) 내부까지 젖어 퍼지지만, 보통 땜납 재료(SM)는 관통 기판(WB) 표면까지는 도달하지 않는다. 이 경우, 도 19에 나타내는 바와 같이 파워 모듈(PM)과 케이블(CAL)의 전기적인 연결의 일부가 관통 비아(TV2) 내벽에 형성된 도금막만으로 되므로 파워 모듈(PM)과 케이블(CAL)의 연결 저항이 커진다.
게다가 복수의 전자 장치(제품) 사이에 땜납 재료(SM)의 젖어 퍼짐의 편차가 생기므로 복수의 전자 장치에 있어서 파워 모듈(PM)과 케이블(CAL) 사이의 연결 저항이 변동되게 된다. 이는 복수의 전자 장치(제품)에 있어서 균일한 성능 구현이 어려워지는 것을 의미한다.
이에 대해 도 20은 관통 기판(WB) 뒷면에 파워 모듈(PM)을 탑재하는 구성을 나타내는 단면도이다. 도 20에 나타내는 바와 같이 관통 기판(WB) 뒷면에 파워 모듈(PM)이 탑재되어 있다. 그리고 관통 기판(WB)에는 관통 비아(TV2)가 형성되어 있고, 이 관통 비아(TV2)와 파워 모듈(PM)이 전기적으로 연결되어 있다. 또 관통 비아(TV2)에는 케이블(CAL)이 삽입되어 있고, 관통 기판(WB) 뒷면에 있어서 관통 비아(TV2)에 삽입된 케이블(CAL)은 땜납 재료(SM)에 의해 땜납 접합되어 있다.
여기서 도 20에 나타내는 바와 같이 관통 기판(WB) 뒷면에 파워 모듈(PM)이 탑재되어 있을 경우에는 땜납 재료(SM)가 관통 기판(WB) 표면까지 젖어 퍼지지 않아도 파워 모듈(PM)과 케이블(CAL)의 전기적인 연결이 관통 비아(TV2) 내벽에 형성된 도금막만으로 수행되는 부분이 존재하지 않게 되므로 파워 모듈(PM)과 케이블(CAL)의 연결 저항이 작게 된다.
게다가 복수의 전자 장치(제품)에 있어서 땜납 재료(SM)의 젖어 퍼짐이 변동되어도 도 20에 나타내는 구성에 따르면 복수의 전자 장치 사이에서 파워 모듈(PM)과 케이블(CAL)의 연결 저항이 변동되기 어려워진다. 따라서 본 실시형태에서 채택하는 관통 기판(WB) 뒷면에 파워 모듈(PM)을 탑재하는 구성에 따르면 복수의 전자 장치(제품)에 걸쳐 균일한 성능을 구현하는 것이 용이하게 된다.
즉, 관통 기판(WB) 뒷면에 파워 모듈(PM)을 탑재한다는 본 실시형태의 제4 특징점에 따르면 관통 비아(TV2)에 삽입되어 케이블(CAL)의 땜납 접합에 사용되는 땜납 재료(SM)가 관통 기판(WB) 표면까지 젖어 퍼지지 않아도 파워 모듈(PM)과 케이블(CAL)의 연결 저항 증가 및 변동과 같은 악영향을 받기 어렵게 된다는 장점을 얻을 수 있다.
따라서 본 실시형태의 제4 특징점에 따르면 관통 비아(TV2)에 삽입된 케이블(CAL)과 파워 모듈(PM)의 연결 저항을 낮출 수 있으므로 전자 장치(EA)의 성능 향상을 도모할 수 있다. 아울러 관통 비아(TV2)에 삽입된 케이블(CAL)과 파워 모듈(PM)의 연결 저항으로 인한 줄열(Joule heat) 발생도 억제할 수 있으므로 전자 장치(EA)의 발열량을 저감할 수 있다. 이에 따라 본 실시형태의 제4 특징점에 따르면 열적인 관점에서 전자 장치(EA)의 신뢰성 향상을 도모할 수 있고, 또 불필요한 소비 전력 발생을 억제할 수 있으므로 인버터 효율을 향상시킬 수 있다.
계속해서 본 실시형태의 제5 특징점은 제어 회로가 형성되는 제어 회로 영역과 파워 회로가 형성되는 파워 회로 영역을 분리해서 형성하는 점에 있다. 이로써 파워 회로 영역에 형성된 파워 회로에서 발생한 열이 제어 회로 영역에 형성된 제어 회로에 악영향을 끼치는 것을 억제할 수 있다. 게다가 파워 회로 영역에 형성된 파워 회로에서 발생한 전기적인 노이즈가 제어 회로 영역에 형성된 제어 회로에 악영향을 끼치는 것도 억제할 수 있다.
구체적으로 도 21은 관통 기판(WB)에 존재하는 배선층을 모식적으로 나타내는 도면이다.
특히 도 21(a)는 관통 기판(WB) 표면에 형성된 배선층(제어 회로용 배선층)(L1)을 나타내고 있고, 이 배선층(L1)은 제어 회로가 형성된 제어 회로 영역(CR(L1))이 되어 있다. 그리고 이 제어 회로 영역(CR(L1))에는 예를 들어 도 8에 나타내는 바와 같이 제어 회로를 구성하는 마이크로 프로세서(MCU)나 프리드라이버(PD1 내지 PD3)가 탑재되어 있다.
다음으로 도 21(b)는 배선층(L1)의 하층에 형성된 배선층(제어 회로용 배선층)(L2)을 나타내고 있고, 이 배선층(L2)은 제어 회로가 형성된 제어 회로 영역(CR(L2))이 되어 있다. 그리고 이 제어 회로 영역(CR(L2))에는 예를 들어 도 9에 나타내는 바와 같이 제어 회로를 구성하는 배선 패턴(WP1, WP2, WP3, WP4)이 형성되어 있다.
계속해서 도 21(c)는 배선층(L2)의 하층에 형성된 배선층(파워 회로용 배선층+제어 회로용 배선층)(L3)을 나타내고 있고, 이 배선층(L3)에는 제어 회로가 형성된 제어 회로 영역(CR1)과 파워 회로가 형성된 파워 회로 영역(PR1)이 존재한다. 여기서 제어 회로 영역(CR1)과 파워 회로 영역(PR1)은 이격되어 형성되어 있다. 바꾸어 말하면 제어 회로 영역(CR1)과 파워 회로 영역(PR1)의 경계 영역에는 데드 스페이스(dead space)가 마련되어 있다. 그리고 제어 회로 영역(CR1)에는 예를 들어 도 10에 나타내는 바와 같이 제어 회로를 구성하는 배선 패턴(WP5)이 형성되어 있다. 또, 파워 회로 영역(PR1)에는 예를 들어 파워 회로를 구성하는 배선 패턴(WP6, WP7)이 형성되어 있다.
다음으로 도 21(d)는 관통 기판(WB) 뒷면에 형성된 배선층(파워 회로용 배선층+제어 회로용 배선층)(L4)을 나타내고 있고, 이 배선층(L4)에는 제어 회로가 형성된 제어 회로 영역(CR2)과 파워 회로가 형성된 파워 회로 영역(PR2)이 존재한다. 여기서 제어 회로 영역(CR2)과 파워 회로 영역(PR2)은 이격되어 형성되어 있다. 다르게 말하면 제어 회로 영역(CR2)과 파워 회로 영역(PR2)의 경계 영역에는 데드 스페이스가 마련되어 있다. 그리고 제어 회로 영역(CR2)에는 도 11에 나타내는 바와 같이 제어 회로를 구성하는 레귤레이터(REG1, REG2)가 탑재되어 있다. 또, 파워 회로 영역(PR2)에는 파워 회로를 구성하는 6개의 파워 모듈(PM)과 션트 저항(SR)이 탑재되어 있다.
이상과 같이 파워 회로 영역(PR1, PR2)과 제어 회로 영역(CR(L1), CR(L2))은 서로 다른 층에 형성되어 있으므로 열적으로 및 전기적으로 분리되기 쉽다. 특히 본 실시형태에서는 관통 기판(WB)의 두께 방향에 있어서 파워 회로 영역(PR1, PR2)과 제어 회로 영역(CR(L1), CR(L2)) 사이에 코어층(CL)(도 7 참조)이 형성되어 있고, 이 코어층(CL)의 두께는 프리프레그층(PLG1)의 두께나 프리프레그층(PLG2)의 두께보다 두껍다(도 7 참조). 그 결과 본 실시형태에 따르면 두께가 더 두꺼운 코어층(CL)에 의해 파워 회로 영역(PR1, PR2)과 제어 회로 영역(CR(L1), CR(L2))이 층간 분리 된다. 그러므로 파워 회로 영역(PR2)에 형성된 전자 부품(파워 모듈(PM))에서 발생한 열이 제어 회로 영역(CR(L1))에 형성된 전자 부품(마이크로 프로세서(MCU) 등)에 악영향을 끼치는 것을 억제할 수 있다. 게다가 배선층(L2) 및 배선층(L3)에 형성된 대면적의 배선 패턴에 의해 파워 회로 영역(PR2)에 형성된 전자 부품(파워 모듈(PM))에서 국소적으로 발생한 열이 효율적으로 관통 기판(WB) 전체로 발산된다. 또, 배선층(L3) 및 배선층(L4)에 있어서도 제어 회로 영역(CR1, CR2)과 파워 회로 영역(PR1, PR2)의 경계 영역에는 데드 스페이스가 마련되어 있다. 이로 인해 제어 회로 영역(CR1, CR2)과 파워 회로 영역(PR1, PR2) 사이의 열전도도 또한 억제할 수 있다.
본 실시형태의 제5 특징점에 따르면 제어 회로 영역(CR(L1), CR(L2), CR1, CR2)과 파워 회로 영역(PR1, PR2)을 분리해서 형성하고 있는 점과, 코어층(CL)의 두께를 두껍게 만드는 점과, 배선층(L2) 및 배선층(L3)에 대면적의 배선 패턴을 형성하는 점의 상승 효과에 의해 파워 회로에서 발생한 열이 제어 회로에 악영향을 끼치는 것을 효과적으로 억제할 수 있는다. 그 결과 본 실시형태의 제5 특징점에 따르면 전자 장치(EA)의 신뢰성 향상을 도모할 수 있다.
또, 예를 들어 도 9에 나타내는 바와 같이 배선층(L2)에 그라운드 전위(기준 전위)를 공급받는 대면적의 배선 패턴(WP3, WP4)이 형성되어 있고, 도 10에 나타내는 바와 같이 배선층(L3)에 그라운드 전위(기준전위)를 공급받는 대면적의 배선 패턴(WP5)이 형성되어 있다. 이에 따라 예를 들어 도 11에 나타내는 관통 기판(WB) 뒷면에 탑재된 파워 모듈(PM)에서 발생한 전자 노이즈는 배선 패턴(WP3, WP4, WP5)에 의해 차폐된다. 이로 인해 도 8에 나타내는 관통 기판(WB) 표면에 탑재된 전자 부품(마이크로 프로세서(MCU))에 대한 전자 노이즈의 악영향을 억제할 수 있다. 따라서 본 실시형태의 제5 특징점에 따르면 열기적인 관점뿐만 아니라 전기적인 관점에서도 전자 장치(EA)의 신뢰성 향상을 도모하는 것이 가능해진다.
다음으로 본 실시형태의 제6 특징점은 파워 회로의 그라운드 전위(기준 전위)와 제어 회로의 그라운드 전위(기준 전위)를 높은 임피던스로 전기적으로 연결한다는 점에 있다. 이로써 본 실시형태에 따르면 파워 회로의 그라운드 전위에 생긴 노이즈(변동도 포함함)가 제어 회로의 그라운드 전위에 끼치는 영향을 저감할 수 있으므로 제어 회로의 그라운드 전위의 안정성을 향상시킬 수 있다. 이는 파워 회로의 그라운드 전위의 변동으로 인한 제어 회로의 오작동을 억제할 수 있다는 것을 의미하므로 전자 장치(EA)의 신뢰성을 향상시킬 수 있다.
이하에서는 파워 회로의 그라운드 전위와 제어 회로의 그라운드 전위를 높은 임피던스로 전기적으로 연결하는 구성예에 대해 구체적으로 설명한다.
도 22(a)는 전해 콘덴서로 이루어지는 콘덴서(CON)의 모식적인 구성을 나타내는 도면이다. 도 22(a)에 나타내는 바와 같이 콘덴서(CON)에는 플러스극 단자(PTE)와 마이너스극 단자(NTE)가 마련되어 있다. 여기서 콘덴서(CON)의 마이너스극 단자(NTE)에는 그라운드 전위가 공급되게 된다.
도 22(b)는 콘덴서(CON)를 관통 기판의 표면에 탑재하는 모양을 모식적으로 나타내는 도면이다. 도 22(b)에 나타내는 바와 같이 관통 기판(WB)에는 배선층(L1)과 배선층(L2)과 배선층(L3)과 배선층(L4)이 존재하고, 이 관통 기판(WB)에 콘덴서(CON)의 마이너스극 단자(NTE)가 삽입되어 있다. 여기서 도 22(b)에 나타내는 바와 같이 콘덴서(CON)의 마이너스극 단자(NTE)는 배선층(L1) 및 배선층(L2)과 연결되어 있지 않고, 배선층(L3) 및 배선층(L4)과 연결되어 있다. 구체적으로 예를 들어 도 10에 나타내는 제어 회로용 그라운드 전위를 공급받는 배선 패턴(WP5)과 도 12에 나타내는 파워 회로용 그라운드 전위를 공급받는 그라운드 배선 패턴(GWP2)이 도 22(b)에 나타내는 바와 같이 콘덴서(CON)의 마이너스극 단자(NTE)만으로 핀포인트(pin point)로 연결되어 있다. 이로써 본 실시형태에 따르면 파워 회로의 그라운드 전위와 제어 회로의 그라운드 전위를 높은 임피던스로 전기적으로 연결할 수 있게 된다.
또, 본 실시형태의 경우 예를 들어 도 12에 나타내는 바와 같이 콘덴서(CON)의 마이너스극 단자가 그라운드 배선 패턴(GWP) 아니고 그라운드 배선 패턴(GWP2)과 전기적으로 연결되어 있는 점에 유용성이 있다. 그 이유는 예를 들어 도 12에 있어서 그라운드 배선 패턴(GWP)으로부터 션트 저항 소자(SR)를 개재해서 그라운드 배선 패턴(GWP2)으로 부하 전류가 흐른다. 이 경우 션트 저항 소자(SR)에 부하 전류가 흐르므로 션트 저항 소자(SR)에 전압 강하가 발생된다. 이 때 부하 전류가 흐르면 그라운드 배선 패턴(GWP)의 전위는 바테리의 마이너스극과 전기적으로 연결된 "0V"인 그라운드 배선 패턴(GWP2)에 대해 플러스 전위쪽으로 플로팅된다. 따라서 예를 들어 콘덴서(CON)의 마이너스극 단자가 그라운드 배선 패턴(GWP2) 아니고 그라운드 배선 패턴(GWP)과 전기적으로 연결되어 있을 경우, 이 콘덴서(CON)의 마이너스극 단자와 전기적으로 연결된 배선 패턴(WP5)(배선층(L3))의 제어 회로용 그라운드 전위도 또한 플로팅 상태로 된다. 이는 파워 회로의 그라운드 전위에 발생된 변동이 제어 회로의 그라운드 전위에 대해서도 영향을 끼치는 것을 의미한다.
이에 대해 본 실시형태에서는 예를 들어 도 12에 나타내는 바와 같이 콘덴서(CON)의 마이너스극 단자는 그라운드 배선 패턴(GWP) 아니고 그라운드 배선 패턴(GWP2)과 전기적으로 연결되어 있다. 이에 따라 그라운드 배선 패턴(GWP)으로부터 션트 저항 소자(SR)를 개재해서 그라운드 배선 패턴(GWP2)으로 부하 전류가 흐를 경우라도 바테리의 마이너스극과 전기적으로 연결되는 그라운드 배선 패턴(GWP2)의 전위는 "0V"로 유지된다. 그 결과 본 실시형태에 따르면 부하 전류가 흘러도 콘덴서(CON)의 마이너스극 단자와 전기적으로 연결된 배선 패턴(WP5)의 제어 회로용 그라운드 전위가 플로팅 상태로 되는 일은 없다. 따라서 제어 회로용 그라운드 전위의 변동을 억제하는 관점에서는 파워 회로의 그라운드 전위와 제어 회로의 그라운드 전위를 높은 임피던스로 전기적으로 연결함과 동시에 콘덴서(CON)의 마이너스극 단자를 그라운드 배선 패턴(GWP) 아니고 그라운드 배선 패턴(GWP2)과 전기적으로 연결하는 것이 유용함을 알 수 있다.
<실시 형태의 효과 검증>
다음으로 본 실시형태의 전자 장치(EA)가 종래 제품에 비해 우수한 효과를 갖는 것을 검증한 결과에 대해 설명한다.
도 23은 본 실시형태의 "전자 장치(EA)"와 6층 IVH 기판을 사용한 "검토품(EB)"을 비교한 결과를 나타내는 그래프이다. 특히 도 23은 인버터 효율을 비교함과 동시에 하이 사이드용 파워 트랜지스터(HQ)의 동작 온도와 로우 사이드용 파워 트랜지스터(LQ)의 동작 온도를 비교한 결과를 나타내고 있다.
우선 인버터 효율에 착안하면 "전자 장치(EA)"의 인버터 효율은 "89.6%"인 한편 "검토품(EB)"의 인버터 효율은 "88.6%"가 되어 있다. 따라서 인버터 효율은 "전자 장치(EA)" 쪽이 "검토품(EB)"에 비해 더 우수한 것을 알 수 있다. 즉, 이 결과로부터 본 실시형태의 "전자 장치(EA)"에 따르면 성능 향상을 도모할 수 있는 것이 입증되어 있다.
계속해서 하이 사이드용 파워 트랜지스터(HQ)의 동작 온도에 착안하면 "전자 장치(EA)"의 하이 사이드용 파워 트랜지스터(HQ)의 동작 온도는 "75.9℃"인 한편 "검토품(EB)"의 하이 사이드용 파워 트랜지스터(HQ)의 동작 온도는 "118.6℃"가 되어 있다. 따라서 하이 사이드용 파워 트랜지스터(HQ)의 동작 온도는 "전자 장치(EA)" 쪽이 "검토품 (EB)"에 비해 더 낮은 것을 알 수 있다. 즉, 이 결과로부터 본 실시형태의 "전자 장치(EA)"에 따르면 방열 특성의 향상을 도모할 수 있는 것이 입증되었다.
마찬가지로 로우 사이드용 파워 트랜지스터(LQ)의 동작 온도에 착안하면 "전자 장치(EA)"의 로우 사이드용 파워 트랜지스터(LQ)의 동작 온도는 "96.8℃"인 한편 "검토품(EB)"의 로우 사이드용 파워 트랜지스터(LQ)의 동작 온도는 "125.6℃"가 되어 있다. 따라서 로우 사이드용 파워 트랜지스터(LQ)의 동작 온도는 "전자 장치(EA)" 쪽이 "검토품(EB)"에 비해 낮은 것을 알 수 있다. 즉, 이 결과로부터 본 실시형태의 "전자 장치(EA)"에 따르면 방열 특성의 향상을 도모할 수 있는 것이 입증되었다.
계속해서 도 24는 제조 비용에 착안해서 본 실시형태의 "전자 장치(EA)"와 6층 IVH 기판을 사용한 "검토품(EB)"을 비교한 결과를 나타내는 그래프이다.
도 24에 나타내는 바와 같이 "전자 장치(EA)"의 부품 비용과 "검토품EB"의 부품 비용은 그리 상이하지 않은 한편 "전자 장치(EA)"의 기판 비용은 "검토품(EB)"의 기판 비용에 비해 크게 절감되어 있음을 알 수 있다. 그 결과 "전자 장치(EA)"의 부품 비용과 기판 비용을 합친 총 비용은 "검토품(EB)"의 총 비용보다 크게 억제할 수 있음을 알 수 있다. 이로부터 본 실시형태의 "전자 장치(EA)"에 따르면 성능 향상을 도모하면서 제조 비용을 절감할 수 있는 점에서 우수한 효과를 갖는 것이 입증되었다.
이상으로, 본 발명자에 의하여 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했으나 본 발명은 상기 실시형태에 한정되는 것은 아니고 그 요지로부터 벗어나지 않는 범위에서 다양하게 변경이 가능한 것은 말할 나위도 없다.
AR : 영역
BAT : 전지팩
CAL(U) : 케이블
CAL(V) : 케이블
CAL(W) : 케이블
CL : 코어층
CON : 콘덴서
DT1A : 드레인 단자
GR : 게이트 저항소자
GT1A : 게이트 단자
GWP : 그라운드 배선 패턴
GWP2 : 그라운드 배선 패턴
L1 : 배선층
L2 : 배선층
L3 : 배선층
L4 : 배선층
NTE : 마이너스극 단자
PD1 : 프리드라이버
PD2 : 프리드라이버
PD3 : 프리드라이버
PLG1 : 프리프레그층
PLG2 : 프리프레그층
PM : 파워 모듈
PR2 : 파워 회로 영역
PTE : 플러스극 단자
PWP : 전원 배선 패턴
SR 분로 : 저항 소자
ST1A : 소스 단자
TV1 : 관통 비아
TV2 : 관통 비아
TV3 : 관통 비아
WB : 관통 기판

Claims (15)

  1. 크기가 상이한 복수의 관통 비아를 갖는 관통 기판과,
    상기 관통 기판의 뒷면에 배치되며, 또 파워 트랜지스터를 포함하는 제1 반도체 장치와,
    상기 관통 기판의 상기 뒷면의 반대측인 표면에 배치되며, 또 상기 파워 트랜지스터를 제어하는 제어 회로를 포함하는 제2 반도체 장치,
    를 갖춘 전자 장치로서,
    상기 복수의 관통 비아는,
    제1 크기의 제1 관통 비아와,
    상기 제1 크기보다 크며, 또 케이블 삽입이 가능한 제2 관통 비아와,
    내부에 도전성 부재가 매립된 제3 관통 비아,
    를 갖고,
    상기 제1 반도체 장치는,
    제어용 단자와,
    부하와 전기적으로 연결이 가능한 제1 단자와,
    고정 전위 공급원과 전기적으로 연결이 가능한 제2 단자,
    를 갖으며,
    상기 관통 기판은,
    상기 뒷면 내의 제1 영역과,
    평면에서 보아 상기 제1 영역과 중첩되는 상기 표면 내의 제2 영역,
    을 갖고,
    상기 제1 반도체 장치는 상기 제1 영역에 배치되며,
    상기 제2 반도체 장치는 상기 제2 영역에 배치되고,
    상기 제1 반도체 장치의 상기 제어용 단자는 상기 제1 관통 비아를 통해서 상기 제2 반도체 장치와 전기적으로 연결되며,
    상기 제1 반도체 장치의 상기 제1 단자는 상기 제2 관통 비아와 전기적으로 연결되고,
    상기 제3 관통 비아는 평면에서 보아 상기 제1 영역과 중첩되는 위치에 형성되어 있는 전자 장치.
  2. 제1항에 있어서,
    상기 파워 트랜지스터는 게이트 전극을 갖고,
    상기 제2 반도체 장치는 상기 게이트 전극에 인가하는 게이트 전압을 변화시킴으로써 상기 파워 트랜지스터의 스위칭을 제어하는 프리드라이버인 전자 장치.
  3. 제1항에 있어서,
    상기 관통 기판의 상기 표면의 상기 제2 영역에는 상기 제1 관통 비아와 상기 제2 반도체 장치 사이에 개재되는 게이트 저항 소자가 형성되어 있는 전자 장치.
  4. 제1항에 있어서,
    상기 관통 기판은,
    제1 프리프레그층과,
    상기 제1 프리프레그층의 하층에 배치된 코어층과,
    상기 코어층의 하층에 배치된 제2 프리프레그층,
    을 갖고,
    상기 복수의 관통 비아 각각은 상기 제1 프리프레그층과 상기 코어층과 상기 제2 프리프레그층을 관통하는 전자 장치.
  5. 제4항에 있어서,
    상기 관통 기판은,
    상기 제1 프리프레그층의 상면에 형성된 제1 배선층과,
    상기 코어층의 상면에 형성된 제2 배선층과,
    상기 코어층의 하면에 형성된 제3 배선층과,
    상기 제2 프리프레그층의 하면에 형성된 제4 배선층,
    을 갖고,
    상기 제1 배선층은 상기 제어 회로를 구성하는 제어 회로용 배선층이며,
    상기 제2 배선층은 상기 제어 회로를 구성하는 제어 회로용 배선층이고,
    상기 제3 배선층은 상기 부하로 전류를 공급하는 파워 회로를 구성하는 파워 회로용 배선층과, 상기 파워 회로용 배선층으로부터 분리된 제어 회로용 배선층을 포함하며,
    상기 제4 배선층은 상기 파워 회로를 구성하는 파워 회로용 배선층과, 상기 파워 회로용 배선층으로부터 분리된 제어 회로용 배선층을 포함하는 전자 장치.
  6. 제5항에 있어서,
    평면에서 보아 상기 제3 배선층에 형성된 파워 회로용 배선층과, 상기 제4 배선층에 형성된 파워 회로용 배선층은 서로 중첩되는 영역을 갖고,
    상기 제3 배선층에 형성된 파워 회로용 배선층과, 상기 제4 배선층에 형성된 파워 회로용 배선층은 상기 제3 관통 비아를 통해서 연결되어 있는 전자 장치.
  7. 제1항에 있어서,
    상기 전자 장치는 복수의 상기 제1 반도체 장치를 갖고,
    복수의 상기 제1 반도체 장치는,
    하이 사이드용 제1 반도체 장치와,
    로우 사이드용 제1 반도체 장치,
    를 포함하며,
    상기 관통 기판의 상기 뒷면의 상기 제2 영역에는,
    제1 방향으로 연장되는 전원 배선 패턴과,
    상기 전원 배선 패턴으로부터 이격되어 상기 제1 방향으로 연장되는 그라운드 배선 패턴과,
    상기 제1 방향과 교차되는 제2 방향에 있어서 상기 전원 배선 패턴과 상기 그라운드 배선 패턴에 끼워진 위치에 형성된 상기 제2 관통 비아와,
    상기 제2 방향에 있어서 상기 전원 배선 패턴과 상기 제2 관통 비아에 끼워진 위치에 형성된 상기 하이 사이드용 제1 반도체 장치와,
    상기 제2 방향에 있어서 상기 제2 관통 비아와 상기 그라운드 배선 패턴에 끼워진 위치에 형성된 상기 로우 사이드용 제1 반도체 장치,
    가 배치되고,
    상기 하이 사이드용 제1 반도체 장치의 제1 단자는 상기 제2 관통 비아와 전기적으로 연결되어 있으며,
    상기 하이 사이드용 제1 반도체 장치의 제2 단자는 상기 전원 배선 패턴과 전기적으로 연결되어 있고,
    상기 로우 사이드용 제1 반도체 장치의 제1 단자는 상기 제2 관통 비아와 전기적으로 연결되어 있으며,
    상기 로우 사이드용 제1 반도체 장치의 제2 단자는 상기 그라운드 배선 패턴과 전기적으로 연결되어 있는 전자 장치.
  8. 제7항에 있어서,
    상기 관통 기판의 상기 뒷면의 상기 제2 영역에는,
    도체 패턴과,
    상기 도체 패턴과 상기 그라운드 배선 패턴 사이에 연결된 저항소자,
    가 형성되고,
    상기 전원 배선 패턴은 축전 디바이스의 플러스극과 전기적으로 연결이 가능하게 구성되어 있으며,
    상기 도체 패턴은 상기 축전 디바이스의 마이너스극과 전기적으로 연결이 가능하게 구성되어 있는 전자 장치.
  9. 제8항에 있어서,
    상기 저항 소자는 과전류를 검출하기 위한 션트 저항 소자인 전자 장치.
  10. 제8항에 있어서,
    상기 관통 기판의 상기 표면에는 플러스극 단자와 마이너스극 단자를 갖는 콘덴서가 탑재되고,
    상기 콘덴서의 상기 플러스극 단자는 상기 관통 기판을 관통해서 상기 관통 기판의 상기 뒷면에 형성된 상기 전원 배선 패턴과 연결되어 있으며,
    상기 콘덴서의 상기 마이너스극 단자는 상기 관통 기판을 관통해서 상기 관통 기판의 상기 뒷면에 형성된 상기 도체 패턴과 연결되어 있는 전자 장치.
  11. 제10항에 있어서,
    상기 관통 기판은,
    제1 프리프레그층과,
    상기 제1 프리프레그층의 하층에 배치된 코어층과,
    상기 코어층의 하층에 배치된 제2 프리프레그층,
    을 갖고,
    상기 관통 기판은,
    상기 제1 프리프레그층의 상면에 형성된 제1 배선층과,
    상기 코어층의 상면에 형성된 제2 배선층과,
    상기 코어층의 하면에 형성된 제3 배선층과,
    상기 제2 프리프레그층의 하면에 형성된 제4 배선층,
    을 갖으며,
    상기 제3 배선층에는 제어 회로용 그라운드 배선 패턴이 형성되고,
    상기 제4 배선층에는 상기 도체 패턴이 형성되며,
    상기 제어 회로용 그라운드 배선 패턴은 상기 콘덴서의 상기 마이너스극 단자를 통해서 상기 도체 패턴과 전기적으로 연결되어 있는 전자 장치.
  12. 제4항에 있어서,
    상기 코어층의 두께는 상기 제1 프리프레그층의 두께보다 두껍고,
    상기 코어층의 두께는 상기 제2 프리프레그층의 두께보다 두꺼운 전자 장치.
  13. 제1항에 있어서,
    상기 관통 기판의 상기 표면은 상기 케이블을 삽입하는 측의 면이고,
    상기 관통 기판의 상기 뒷면은 상기 케이블을 땜납 접합하는 측의 면인 전자 장치.
  14. 제1항에 있어서,
    상기 전자 장치는 모터와 연결이 가능하게 구성되고,
    상기 전자 장치는 상기 모터를 구동하는 인버터의 구성 요소인 전자 장치.
  15. 제1항에 있어서,
    상기 파워 트랜지스터는 파워 MOSFET인 전자 장치.
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