KR20170135182A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 표시 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 표시 장치에서는 패드 영역을 제외한 상기 액티브 영역에 평탄화층이 배치되므로 패드 영역에 배치되는 패드 커버 전극이 패드 전극의 상부면 및 측면과 직접 접촉됨으로써 패드 커버 전극과 도전볼 간의 접촉 불량을 방지할 수 있으며, 본 발명에 따른 표시 장치에서는 화소 연결 전극을 통해 박막트랜지스터와 접속되는 제1 전극이 평탄화층과 대응되는 영역에서 평탄화층과 중첩되도록, 평탄화층과 동일 마스크 공정으로 형성되므로 구조 및 공정을 단순화할 수 있다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로, 특히 구조 및 제조 공정을 단순화할 수 있음과 아울러 패드 커버 전극과 도전볼 간의 접촉 불량을 방지할 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이러한 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시 장치 등이 대표적이다.
이러한, 표시장치를 제조하기 위해서는 포토 마스크를 이용한 마스크 공정이 다수번 수행된다. 각 마스크 공정은 세정, 노광, 현상 및 식각 등의 부속 공정들을 수반한다. 이에 따라, 한 번의 마스크 공정이 추가될 때마다, 유기 발광 표시장치를 제조하기 위한 제조 시간 및 제조 비용이 상승하고, 불량 발생률이 증가하여 제조 수율이 낮아지는 문제점이 있다. 따라서, 생산비를 절감하고, 생산수율 및 생산효율을 개선하기 위해서 마스크 공정 수를 줄이기 위한 방안이 요구되고 있다.
또한, 표시 장치는 각 서브 화소에 구동 신호를 공급하기 위해, 구동 집적 회로와 접속되는 패드를 구비한다. 이 패드는 도 1에 도시된 바와 같이 각 서브 화소의 신호 라인과 접속된 패드 전극(2)과, 구동 집적 회로가 실장된 회로 필름과 도전볼을 통해 접속되는 패드 커버 전극(4)을 구비한다. 패드 커버 전극(4)은 보호막(6) 및 평탄화층(8)을 관통하여 패드 전극(4)을 노출시키는 패드 컨택홀(10)을 통해 패드 전극(4)과 접속된다. 이 때, 평탄화층(8)은 유기 절연 물질로 형성되므로, 평탄화층(8)을 관통하는 패드 컨택홀(10)의 깊이는 상당히 깊어, 패드 커버 전극(4)과 도전볼이 제대로 접촉되지 못하는 문제점이 발생된다. 이 경우, 구동 집적 회로에서 생성된 구동 신호가 각 서브 화소의 신호 라인에 제대로 공급되지 못하게 된다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 구조 및 제조 공정을 단순화할 수 있음과 아울러 패드 커버 전극과 도전볼 간의 접촉 불량을 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하는 것을 기술적 과제로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 표시 장치에서는 패드 영역을 제외한 상기 액티브 영역에 평탄화층이 배치되므로 패드 영역에 배치되는 패드 커버 전극이 패드 전극의 상부면 및 측면과 직접 접촉됨으로써 패드 커버 전극과 도전볼 간의 접촉 불량을 방지할 수 있으며, 본 발명에 따른 표시 장치에서는 화소 연결 전극을 통해 박막트랜지스터와 접속되는 제1 전극이 평탄화층과 유사 선폭으로 평탄화층과 중첩되도록, 평탄화층과 동일 마스크 공정으로 형성되므로 구조 및 공정을 단순화할 수 있다.
본 발명의 실시예들에 따르면, 평탄화층이 패드 영역을 제외한 액티브 영역에 평탄화층이 배치된다. 이에 따라, 본 발명에서는 패드 영역에 배치되는 패드 커버 전극이 패드 전극의 상부면 및 측면과 직접 접촉됨으로써 패드 커버 전극과 도전볼 간의 접촉 불량을 방지할 수 있다. 또한, 본 발명에 따른 표시 장치에서는 화소 연결 전극을 통해 박막트랜지스터와 접속되는 제1 전극이 평탄화층과 대응되는 영역에서 평탄화층과 중첩되도록, 평탄화층과 동일 마스크 공정으로 형성되므로 구조 및 공정을 단순화할 수 있다.
도 1은 종래 표시 장치의 패드 전극 및 패드 커버 전극을 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 4a 내지 도 4j는 도 3에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 도 4h에 도시된 화소 컨택홀, 평탄화층 및 애노드 전극의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 도 4i에 도시된 뱅크, 화소 연결 전극 및 패드 커버 전극 의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 7a 내지 도 7e는 도 5a 내지 도 5c에 도시된 화소 컨택홀, 평탄화층 및 애노드 전극의 제조 방법과, 도 6a 내지 도 6c에 도시된 뱅크, 화소 연결 전극 및 패드 커버 전극의 제조 방법의 다른 실시 예를 구체적으로 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 유기 발광 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 8에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a에 도시된 바와 같이 기판(11)의 패드 영역 상에 패드 전극(12)이 형성됨과 동시에 기판(11)의 액티브 영역 상에 박막트랜지스터의 드레인 전극(22)이 형성된다. 여기서, 박막트랜지스터는 게이트 라인 및 데이터 라인 각각과 접속된다. 패드 전극(12)은 게이트 라인 및 데이터 라인 중 어느 하나의 신호 라인과 접속된다. 이에 따라, 박막트랜지스터에는 패드 전극(12)과 접속된 신호 라인을 통해 구동 신호가 공급된다.
이러한 패드 전극(12) 및 드레인 전극(22)을 덮도록 무기 재질의 보호막(16) 및 유기 재질의 평탄화층(18)과 투명 도전층이 순차적으로 형성된다. 그런 다음, 도 2b에 도시된 바와 같이 보호막(16), 평탄화층(18) 및 투명 도전층이 동일한 마스크를 이용한 마스크 공정으로 동시에 패터닝됨으로써 보호막(18) 및 평탄화층(16)이 동일 패턴으로 형성됨과 동시에, 평탄화층(18) 상에 제1 전극(26)(예를 들어, 액정 표시 장치의 화소 전극 또는 유기 발광 표시 장치의 애노드 전극)이 형성된다. 보호막(16) 및 평탄화층(18)은 패드 영역을 제외한 액티브 영역에만 배치되므로, 패드 영역 상의 보호막(16) 및 평탄화층(18)은 완전히 제거되어 패드 전극(12)의 상부면 및 측면이 노출된다. 액티브 영역(AA) 상의 보호막(16) 및 평탄화층(18)은 드레인 전극(22)의 상부면의 일부를 노출시키는 화소 컨택홀(20)을 가지도록 형성되며, 제1 전극(26)은 평탄화층(18) 상에 각 서브 화소마다 구분되도록 형성된다. 제1 전극(26) 하부에 배치되는 평탄화층(18)은 제1 전극(26)과 유사한 선폭으로 제1 전극(26)과 중첩된다.
그런 다음, 도 2c에 도시된 바와 같이 제1 전극(26)과 드레인 전극(22)을 전기적으로 연결시키는 화소 연결 전극(24)과, 패드 전극(12)의 상부면 및 측면을 덮도록 패드 커버 전극(14)이 형성된다. 이 때, 화소 연결 전극(24)은 제1 전극(26)과 직접 접촉되며, 화소 컨택홀(20)을 통해 드레인 전극(22)과 접촉되며, 패드 커버 전극(14)은 패드 전극(12)의 상부면 및 측면과 직접 접촉된다. 이러한 화소 연결 전극(24) 및 패드 커버 전극(14)은 ITO 또는 MoTi 와 같은 내식성 및 내산성이 강한 도전성 재질로 형성된다.
이와 같이, 본 발명에 따른 표시 장치의 패드 커버 전극(14)은 패드 컨택홀없이 패드 전극(12)의 상부면 및 측면과 직접 접속된다. 이에 따라, 본 발명은 보호막(16) 및 평탄화층(18)을 관통하는 종래 패드 컨택홀에 의해 발생되는 높은 단차 발생을 방지할 수 있어 패드 커버 전극(14)과 도전볼 간의 미접촉 불량을 방지할 수 있다. 또한, 본 발명에 따른 표시 장치의 제1 전극(26), 보호막(16) 및 평탄화층(18)이 동일한 하나의 마스크 공정을 통해 형성되므로 제1 전극(26)과 중첩되는 평탄화층(18) 및 보호막(16)은 제1 전극(26) 하부에서 제1 전극(26)과 유사한 선폭으로 형성된다. 그리고, 본 발명에 따른 표시 장치의 화소 연결 전극(24) 및 패드 커버 전극(14)을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에서는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.
도 3은 도 2a 내지 도 2c의 제조 방법이 적용된 본 발명의 제1 실시 예에 따른 유기 발광 표시 장치의 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 유기 발광 표시 장치는 액티브 영역(AA)과 패드 영역(PA)을 구비한다.
기판(101) 상의 패드 영역(PA)에는 액티브 영역(AA)에 위치하는 게이트 라인, 데이터 라인 및 전원 라인 각각에 구동 신호를 공급하는 다수의 패드(150)들이 형성된다. 다수의 패드(150)들 각각은 제1 패드 전극(152), 제2 패드 전극(154) 및 패드 커버 전극(156)을 구비한다.
제1 패드 전극(152)은 그 제1 패드 전극(152)과 동일 형상의 게이트 절연 패턴(112) 상에 게이트 전극(106)과 동일 재질로 형성된다.
제2 패드 전극(154)은 층간 절연막(116)을 관통하는 패드 컨택홀(158)을 통해 노출된 제1 패드 전극(152)과 전기적으로 접속된다. 이 제2 패드 전극(154)은 소스 및 드레인 전극(108,110)과 동일층인 층간 절연막(116) 상에서 소스 및 드레인 전극(108,110)과 동일 재질로 형성된다.
패드 커버 전극(156)은 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성되며 제2 패드 전극(154)과 직접 접촉된다. 이 패드 커버 전극(156)은 제2 패드 전극(154)의 상부면 및 측면을 덮도록 형성되어 제2 패드 전극(154)을 완전히 밀봉하게 된다. 이에 따라, 패드 커버 전극(156)은 캐소드 전극(136) 형성시 이용되는 식각액 등에 의해 제2 패드 전극(154)이 손상되거나, 제2 패드 전극(154)이 외부의 수분 등에 노출되어 제2 패드 전극(154)이 산화되는 것을 방지할 수 있다. 액티브 영역(AA)에는 다수의 서브 화소들이 매트릭스 형태로 배치된다. 각 서브 화소들에는 차광층(102), 박막 트랜지스터(T), 스토리지 커패시터(140), 뱅크(138), 화소 연결 전극(148) 및 발광 소자(OLED)가 형성된다.
박막트랜지스터(T)는 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비한다,
게이트 전극(106)은 그 게이트 전극(106)과 동일 패턴의 게이트 절연 패턴(112) 상에 형성된다. 이 게이트 전극(106)은 게이트 절연 패턴(112)을 사이에 두고, 액티브층(114)의 채널 영역(114C)과 중첩된다. 이러한 게이트 전극(106)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
소스 전극(108)은 층간 절연막(116)을 관통하는 소스 컨택홀(124S)을 통해 액티브층의 소스 영역(114S)과 접속된다. 드레인 전극(110)은 층간 절연막(116)을 관통하는 드레인 컨택홀(124D)을 통해 액티브층의 드레인 영역(114D)과 접속된다. 또한, 드레인 전극(110)은 보호막(118) 및 평탄화층(126)을 관통하도록 형성된 화소 컨택홀(120)을 통해 애노드 전극(132)과 접속된다.
이러한 소스 전극(108) 및 드레인 전극(110)은 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있지만, 이에 한정되지 않는다.
액티브층(114)은 채널 영역(114C)을 사이에 두고 마주보는 소스 영역(114S) 및 드레인 영역(114D)을 구비한다. 채널 영역(114C)은 게이트 절연 패턴(112)을 사이에 두고 게이트 전극(106)과 중첩된다. 소스 영역(114S)은 소스 컨택홀(124S)을 통해 소스 전극(108)과 접속되며, 드레인 영역(114D)은 드레인 컨택홀(124D)을 통해 드레인 전극(110)과 접속된다. 이 소스 영역(114S) 및 드레인 영역(114D) 각각은 n형 또는 p형 불순물이 주입된 반도체 물질로 형성되며, 채널 영역(114C)은 n형 또는 p형 불순물이 주입되지 않은 반도체 물질로 형성된다.
액티브층(114)과 기판(101) 사이에는 버퍼막(104)과 차광층(102)이 형성된다. 차광층(102)은 액티브층의 채널 영역(114C)과 중첩되도록 기판(101) 상에 형성된다. 이 차광층(102)은 외부로부터 입사되는 광을 흡수하거나 반사하므로, 채널 영역(114C)으로 입사되는 광을 최소화할 수 있다. 여기서, 차광층(102)은 버퍼막(104)을 관통하는 버퍼 컨택홀(124B)을 통해 노출되어 액티브층(114)과 전기적으로 접속될 수도 있다. 이러한 차광층(102)은 Mo, Ti, Al, Cu, Cr, Co, W, Ta, Ni과 같은 불투명 금속으로 형성된다.
버퍼막(104)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(104)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
스토리지 커패시터(140)는 제1 및 제2 스토리지 커패시터를 구비한다. 제1 스토리지 커패시터는 버퍼막(104)을 사이에 두고 중첩되는 스토리지 하부 전극(142) 및 스토리지 중간 전극(144)을 구비하며, 제2 스토리지 커패시터는 층간 절연막(116)을 사이에 두고 중첩되는 스토리지 중간 전극(144) 및 스토리지 상부 전극(146)을 구비한다. 이 때, 스토리지 하부 전극(142)은 차광층과 동일층에 동일 재질로 형성되며, 스토리지 중간 전극(144)은 액티브층(114)과 동일층에 동일 재질로 형성된다. 스토리지 상부 전극(146)은 소스 전극(108)과 동일층에 동일 재질로 형성된다.
컬러 필터(122)는 스토리지 커패시터(140) 및 박막트랜지스터(T)들을 덮도록 형성된 보호막(118) 상에 배치된다. 각 서브 화소에는 적색, 녹색, 청색의 컬러 필터(122) 중 어느 하나가 배치되며, 이들이 교대로 배치될 수 있다. 컬러 필터(122)는 적색, 녹색, 청색 컬러 필터(122) 외에 백색의 컬러 필터(122)를 더 포함할 수도 있다. 이때, 박막 트랜지스터들(T)이 형성된 영역 상에도, 박막 트랜지스터들(T)을 덮도록 단층 또는 다층의 컬러 필터(122)(예를 들어, 적색 및/또는 녹색의 컬러 필터(122))가 연장되어 형성될 수도 있다. 컬러 필터(122)가 형성된 기판(101) 상에는 평탄화를 위해 포토아크릴 등과 같은 유기 절연 재질의 평탄화층(126)이 형성된다. 평탄화층(126)은 패드 영역을 제외한 액티브 영역(AA)에 형성되며, 평탄화층(126) 하부에는 평탄화층(126)과 유사 선폭으로 평탄화층(126)과 중첩되는 무기 절연 재질의 보호막(118)이 배치된다. 액티브 영역에 형성된 평탄화층(126) 및 보호막(118)은 드레인 전극(110)을 노출시키는 화소 컨택홀(120)을 갖도록 형성된다.
발광 소자(130)는 박막 트랜지스터(T)의 드레인 전극(110)과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 유기 발광층(134)과, 유기 발광층(134) 위에 형성된 캐소드 전극(136)을 구비한다.
애노드 전극(132)은 뱅크(138)에 의해 마련된 발광 영역과 중첩되도록 평탄화층(126) 상에 배치된다. 이 애노드 전극(132)은 화소 연결 전극(148)을 통해 드레인 전극(110)과 전기적으로 접속된다. 여기서, 화소 연결 전극(148)은 보호막(118) 및 평탄화층(126)을 관통하는 화소 컨택홀(120)을 통해 드레인 전극(110)과 접촉된다. 그리고, 화소 연결 전극(148)은 별도의 컨택홀 없이 애노드 전극(132)과 직접 접촉된다. 한편, 화소 연결 전극(148)은 발광층(134)이 배치되는 발광 영역에서 애노드 전극(132)을 덮도록 배치되므로, 애노드 전극(132)과 동일한 투명 도전층으로 형성된다. 예를 들어, 화소 연결 전극(148) 및 애노드 전극(132)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전층으로 형성된다.
유기 발광층(134)은 뱅크(138)에 의해 마련된 발광 영역의 애노드 전극(132) 상에 형성된다. 유기 발광층(134)은 애노드 전극(132) 상에 정공 관련층, 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.
뱅크(138)는 유기 발광층(134)과 접촉하는 내측면(IS)과, 애노드 전극(132)의 측면을 덮도록 애노드 전극(132)의 측면을 따라 배치되는 외측면(OS)을 갖는다. 이에 따라, 뱅크(138)는 발광 영역을 제외한 애노드 전극(132)의 테두리를 따라 애노드 전극(132)의 측면을 덮도록 형성되므로, 발광 영역이 개방된 섬(island)모양을 갖는다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다.
캐소드 전극(136)은 유기 발광층(134)을 사이에 두고 애노드 전극(132)과 대향하도록 유기 발광층(134) 및 뱅크(138)의 상부면 및 측면 상에 형성된다.
한편, 배면 발광형 유기 발광 표시 장치의 캐소드 전극(136)은 반사효율이 높은 금속물질을 포함하도록 형성된다. 예를 들어, 캐소드 전극(136)은 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전층과, 알루미늄(Al), 은(Ag), APC(Ag;Pb;Cu) 등을 포함하는 금속층이 적층된 구조로 형성된다. 반면, 전면 발광형 유기 발광 표시 장치의 애노드 전극(132)은 투명 전도성 산화막(Transparent Conductive Oxide; TCO)으로 형성된다.
도 4a 내지 도 4j는 도 3에 도시된 유기 발광 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a에 도시된 바와 같이 기판(101) 상에 차광층(102) 및 스토리지 하부 전극(142)이 형성된다.
구체적으로, 기판(101) 상에 증착 공정을 통해 불투명 금속층이 형성된다. 그런 다음, 포토리소그래피공정과 식각 공정을 통해 불투명 금속층이 패터닝됨으로써 차광층(102) 및 스토리지 하부 전극(142)이 형성된다.
도 4b를 참조하면, 차광층(102) 및 스토리지 하부 전극(142)이 형성된 기판(101) 상에 버퍼 컨택홀(124B)을 가지는 버퍼막(104)이 형성된다.
구체적으로, 차광층(102)이 형성된 증착 공정을 통해 버퍼막(104)이 형성된다. 그런 다음, 포토리소그래피공정과 식각 공정을 통해 불투명 금속층이 패터닝됨으로써 버퍼컨택홀(124B)이 형성된다. 여기서, 버퍼 컨택홀(124B)은 버퍼막(104)을 관통하여 차광층(102)이 노출되도록 형성된다.
도 4c를 참조하면, 버퍼막(104)이 형성된 기판(101) 상에 액티브층(114)이 형성된다.
구체적으로, 버퍼막(104)이 형성된 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 아몰퍼스 실리콘 박막이 형성된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.
도 4d를 참조하면, 액티브층(114)이 형성된 버퍼막(104) 상에 게이트 전극(106), 및 제1 패드 전극(152) 각각과, 게이트 절연 패턴(112)이 동일 패턴으로 형성된다.
구체적으로, 액티브층(114)이 형성된 버퍼막(104) 상에 게이트 절연막이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 및 게이트 절연막을 동시에 패터닝함으로써 게이트 전극(106), 및 제1 패드 전극(152) 각각과, 게이트 절연 패턴(112)이 동일 패턴으로 형성된다.
그리고, 게이트 전극(106)을 마스크로 이용하여 액티브층(114)에 n+형 또는 p+형 불순물을 주입함으로써 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과 스토리지 중간 전극(144)이 형성된다.
도 4e를 참조하면, 게이트 전극(106), 스토리지 중간 전극(144) 및 제1 패드 전극(152)이 형성된 기판(101) 상에 소스 및 드레인 컨택홀(124S,124D)과 패드 컨택홀(158)을 가지는 층간 절연막(116)이 형성된다.
구체적으로, 게이트 전극(106), 스토리지 중간 전극(144) 및 제1 패드 전극(152)이 형성된 기판(101) 상에 PECVD 등의 증착 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116)이 패터닝됨으로써 소스 및 드레인 컨택홀(124S,124D)과 패드 컨택홀(158)이 형성된다.
도 4f를 참조하면, 소스 및 드레인 컨택홀(124S,124D)과 패드 컨택홀(158)을 가지는 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(146) 및 제2 패드 전극(154)이 형성된다.
구체적으로, 소스 및 드레인 컨택홀(124S,124D)과 패드 컨택홀(158)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 데이터 금속층이 형성된다. 데이터 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 데이터 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(146) 및 제2 패드 전극(154)이 형성된다.
도 4g를 참조하면, 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(146) 및 제2 패드 전극(154)이 형성된 층간 절연막(116) 상에 보호막(118)과, 적색, 녹색 및 청색 컬러 필터(122)가 순차적으로 형성된다.
구체적으로, 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(146) 및 제2 패드 전극(154)이 형성된 층간 절연막 상에 보호막(118)이 형성된다. 보호막(118)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 그런 다음, 보호막(118) 상에 적색 컬러층을 전면 도포한 후 포토리소그래피 공정으로 패터닝함으로써 적색(R) 컬러 필터(122)가 형성된다. 그런 다음, 적색(R) 컬러 필터(122)가 형성된 기판(101) 상에 녹색 컬러층을 전면 도포한 후 포토리소그래피 공정으로 패터닝함으로써 녹색 컬러 필터(122)가 형성된다. 그런 다음, 녹색 컬러 필터(122)가 형성된 기판(101) 상에 청색 컬러층을 전면 도포한 후 포토리소그래피 공정으로 패터닝함으로써 청색 컬러 필터(122)가 형성된다. 이 때, 적색, 녹색 및 청색 컬러 필터(122) 각각은 각 서브 화소의 발광 영역뿐만 아니라, 박막트랜지스터(T)가 형성된 영역에도 형성될 수 있다.
도 4h를 참조하면, 컬러 필터(122)가 형성된 기판(101) 상에 화소 컨택홀(120), 평탄화층(126)과 애노드 전극(132)이 동일 마스크 공정으로 형성된다. 이에 대한 구체적인 설명은 도 5a 내지 도 5c를 결부하여 설명하기로 한다.
도 5a에 도시된 바와 같이 컬러 필터(122)가 형성된 기판(101) 상에 아크릴 수지와 같은 평탄화층(126)과 제1 투명 도전층(170)이 순차적으로 적층된다. 그런 다음, 제1 투명 도전층(170) 상에 애노드용 감광막를 전면 도포한 다음 그 감광막을 하프톤 마스크 또는 슬릿 마스크를 이용한 노광 및 현상 공정을 통해 패터닝함으로써 애노드용 감광 패턴(172)이 형성된다. 애노드용 감광 패턴(172)은 박막트랜지스터(T)와 중첩되는 영역 상에서 제1 두께로 형성되고, 발광 영역과 중첩되는 영역 상에서 제2 두께로 형성된다. 이 애노드용 감광 패턴(172)을 마스크로 이용하여 제1 투명 도전층(170)을 1차로 습식 식각함으로써 도 5b에 도시된 바와 같이 발광 영역에 애노드 전극(132)이 형성된다. 그런 다음, 그 애노드용 감광 패턴(172)을 마스크로 이용하여 평탄화층(126) 및 보호막(118)을 건식식각함으로써 드레인 전극(110) 및 스토리지 상부 전극(146)을 노출시키는 화소 컨택홀(120)이 형성되며, 패드 영역(PA) 상의 평탄화층(126) 및 보호막(118)이 제거되어 제2 패드 전극(154)이 노출된다. 이러한 건식 식각시 이용되는 식각 가스에 의해 애노드용 감광 패턴(172)이 에싱됨으로써 제1 두께의 애노드용 감광 패턴(172)은 제거되고, 제2 두께의 애노드용 감광 패턴 (172)은 두께가 얇아진다. 두께가 얇아진 애노드용 감광 패턴(172)을 마스크로 이용하여, 박막트랜지스터(T)와 중첩되는 영역에 잔존하는 투명 도전층(170)을 도 5c에 도시된 바와 같이 2차로 습식 식각함으로써 제거된다.
이와 같이, 본 발명의 평탄화층(126) 및 보호막(118)은 애노드 전극(132) 형성시 이용되는 애노드용 감광 패턴(172)을 이용한 건식 식각 공정을 통해 패터닝됨으로써 본 발명의 평탄화층(126)은 광경화 재질보다 투과율이 좋은 열경화재질로 형성가능하다. 반면에 종래 평탄화층은 그 평탄화층 하부에 위치하는 보호막 패터닝시 마스크 패턴으로 이용되어야 하므로, 노광 공정에 반응하는 광개시제를 포함하는 광경화 재질로 형성된다. 이에 따라, 종래 평탄화층은 광경화 재질로 형성되어 투과율이 상대적으로 낮은 반면에 본 발명의 평탄화층(126)은 열경화 재질로 형성되어 투과율이 종래에 비해 상대적으로 높다.
도 4i를 참조하면, 평탄화층(126) 및 애노드 전극(132)이 형성된 기판(101) 상에 뱅크(138), 화소 연결 전극(148) 및 패드 커버 전극(156)이 동시에 형성된다. 이에 대한 구체적인 설명은 도 6a 내지 도 6c를 결부하여 설명하기로 한다.
구체적으로, 도 6a에 도시된 바와 같이 평탄화층(126) 및 애노드 전극(132)이 형성된 기판(101) 상에 스퍼터링 등의 증착 방법으로 제2 투명 도전층(180)이 전면 증착된다. 그런 다음, 제2 투명 도전층(180) 상에 뱅크용 감광막을 전면 도포한 다음, 그 뱅크용 감광막을 하프톤 마스크 또는 슬릿 마스크를 이용하여 노광 및 현상함으로써 다단 구조의 뱅크용 감광 패턴(182)이 형성된다. 뱅크용 감광 패턴(182)은 발광 영역 및 제2 패드 전극(154)과 중첩되는 영역 상에서 제1 두께로 형성되고, 서브 화소의 가장자리를 따라서 제2 두께로 형성된다. 이 뱅크용 감광 패턴(182)을 마스크로 이용하여 투명 도전층(180)을 습식 식각함으로써 도 6b에 도시된 바와 같이 패드 커버 전극(156) 및 화소 연결 전극(148)이 형성된다. 그런 다음, 도 6c에 도시된 바와 같이 뱅크용 감광 패턴(182)은 큐어링(curing)공정을 통해 리플로우(reflow)됨으로써 뱅크용 감광 패턴(182)은 노출된 애노드 전극(132) 및 패드 커버 전극(156)의 측면을 덮도록 형성된다. 그런 다음, 뱅크용 감광 패턴(182)을 에싱함으로써 제1 두께의 뱅크용 감광 패턴(182)은 제거되어 패드 커버 전극(156) 및 발광 영역의 화소 연결 전극(148)이 노출되고, 제2 두께의 뱅크용 감광 패턴(182)은 두께가 얇아져 뱅크(138)가 된다. 이러한 뱅크(138)는 애노드 전극(132)의 측면 및 화소 연결 전극(148)의 측면을 덮도록 형성되므로 애노드 전극(132) 및 화소 연결 전극(148)의 부식 등을 방지할 수 있다.
도 4j를 참조하면, 애노드 전극(132), 패드 커버 전극(156) 및 뱅크(138)가 형성된 기판(101) 상에 유기 발광층(134) 및 캐소드 전극(136)이 순차적으로 형성된다. 유기 발광층(134)은 뱅크(138)에 의해 노출된 발광 영역에 형성되고, 유기 발광층(134)이 형성된 기판(101) 상에 캐소드 전극(136)이 형성된다.
이와 같이, 본 발명에서는 애노드 전극(132), 보호막(118) 및 평탄화층(126)이 동일한 하나의 마스크 공정을 통해 형성되고, 화소 연결 전극(148), 패드 커버 전극(156) 및 뱅크(138)를 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에서는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.
한편, 본 발명에서는 제1 투명 도전층(170)의 2차 식각 공정과 제2 투명 도전층(180)의 식각 공정이 개별적으로 이루어지는 것을 예로 들어 설명하였지만, 도 7a 내지 도 7e에 도시된 바와 같이 제1 투명 도전층(170)의 2차 식각 공정과 제2 투명 도전층(180)의 식각 공정이 동시에 이루어질 수 있다. 이 경우, 애노드용 감광 패턴(172)이 단일 두께로 형성되므로 식각 공정을 최소화할 수 있으며, 에싱 공정이 불필요해져 공정이 단순화된다.
구체적으로, 도 7a에 도시된 바와 같이 컬러 필터(122)가 형성된 기판(101) 상에 아크릴 수지와 같은 평탄화층(126)과 제1 투명 도전층(170)이 순차적으로 적층된다. 그런 다음, 제1 투명 도전층(170) 상에 애노드용 감광막를 전면 도포한 다음 그 감광막을 패터닝함으로써 애노드용 감광 패턴(172)이 형성된다. 애노드용 감광 패턴(172)은 박막트랜지스터(T) 및 발광 영역 각각과 중첩되는 영역에서 동일 두께로 형성된다. 이 애노드용 감광 패턴(172)을 마스크로 이용하여 제1 투명 도전층(170)을 1차로 습식 식각함으로써 도 7b에 도시된 바와 같이 발광 영역에 애노드 전극(132)이 형성되며, 박막트랜지스터와 중첩되는 영역 상에 제1 투명 도전층(170)이 잔존하게 된다. 그런 다음, 그 애노드용 감광 패턴(172)을 마스크로 이용하여 평탄화층(126) 및 보호막(118)을 건식식각함으로써 화소 컨택홀(120)이 형성됨과 동시에 제2 패드 전극(154)이 노출된다. 그런 다음, 도 7c에 도시된 바와 같이 평탄화층(126) 및 애노드 전극(132)이 형성된 기판(101) 상에 제2 투명 도전층(180)이 전면 증착된다. 그런 다음, 도 7d에 도시된 바와 같이 제2 투명 도전층(180) 상에 다단 구조의 뱅크용 감광 패턴(182)이 형성된다. 뱅크용 감광 패턴(182)을 마스크로 이용하여 제2 투명 도전층(180)을 습식 식각함으로써 패드 커버 전극(156) 및 화소 연결 전극(148)이 형성됨과 동시에 제1 투명 도전층(170)을 2차 습식 식각함으로써 박막트랜지스터 영역 상에 잔존하는 제1 투명 도전층(170)은 제거된다. 그런 다음, 뱅크용 감광 패턴(182)을 에싱함으로써 도 7e에 도시된 바와 같이 제1 두께의 뱅크용 감광 패턴(182)은 제거되어 패드 커버 전극(156) 및 화소 연결 전극(148)이 노출되고, 제2 두께의 뱅크용 감광 패턴(182)은 두께가 얇아져 뱅크(138)가 된다.
도 8은 본 발명의 제2 실시 예에 따른 유기 발광 표시 패널을 나타내는 단면도이다.
도 8에 유기 발광 표시 패널은 도 2에 도시된 유기 발광 표시 패널과 대비하여 패드 커버 전극(156)이 제2 패드 전극(154)을 노출시키도록 형성되고, 화소 연결 전극(148)이 애노드 전극(132)을 노출시키도록 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
화소 연결 전극(148)은 투명 도전층으로 형성된 애노드 전극(132)과 달리 내식성 및 내산성이 강한 불투명 도전층으로 형성된다. 예를 들어, 화소 연결 전극(148)은 MoTi로 형성된다. 이 화소 연결 전극(148)은 뱅크(138)와 중첩되는 영역에서 뱅크(138)와 유사한 선폭으로 형성되므로, 화소 연결 전극(148)은 발광 영역에서 투명 도전층으로 이루어진 애노드 전극(132)이 노출되도록 형성된다.
제2 패드 전극(154)은 다층으로 적층된 구조로 형성되며, 제2 패드 전극(154)의 최상층이 투명 도전층으로 형성된다. 즉, 제2 패드 전극(154)은 불투명 도전층과, 불투명 도전층 상에 적층되는 투명 도전층으로 이루어진다. 불투명 도전층은 도전성이 좋은 Mo, Ti, Al, Cu, Cr, Co, W, Ta, Ni과 같은 금속을 이용하여 단층 또는 다층 구조로 형성된다. 투명 도전층은 내식성 및 내산성이 강한 ITO, IZO 및 ITZO 등으로 형성된다. 예를 들어, 제2 패드 전극은 Cu/ITO순으로 적층된 구조로 형성되거나, MoTi/Cu/ITO 순으로 적층된 구조로 형성된다. 여기서, MoTi는 층간 절연막(116)과 Cu간의 접착력을 향상시키는 역할을 한다.
한편, 제2 패드 전극(154)과 동일 마스크 공정으로 형성되는 소스 전극(108), 드레인 전극(110), 스토리지 상부 전극(146) 역시 제2 패드 전극(154)과 마찬가지로 다층 구조로 형성된다.
패드 커버 전극(156)은 화소 연결 전극(148)과 동일 재질인 MoTi로 형성된다. 이 패드 커버 전극(156)은 제2 패드 전극(154)의 상부면 및 측면과 직접 접촉되며, 뱅크(138)와 동일 재질로 뱅크(138)와 동시에 형성되는 패드 보호막(166)과 동일 패턴으로 형성된다. 이 경우, 패드 커버 전극(156) 및 패드 보호막(166)을 관통하는 제2 패드 컨택홀(168)을 통해 제2 패드 전극(154)의 최상층인 투명 도전층이 노출된다. 여기서, 패드 보호막(166)의 두께는 평탄화층(126)의 두께보다 얇게 형성되므로, 제2 패드 컨택홀(168)에 의해 발생되는 단차를 줄일 수 있어 제2 패드 전극(154)과 도전볼 간의 미접촉 불량을 방지할 수 있다. 또한, 본 발명에 따른 표시 장치의 애노드 전극(132), 보호막(118) 및 평탄화층(126)이 동일한 하나의 마스크 공정을 통해 형성되고, 화소 연결 전극(148), 패드 커버 전극(156), 패드 보호막(166) 및 뱅크(138)를 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에서는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있으며 비용을 절감할 수 있다.
이와 같은 도 8에 도시된 유기 발광 표시 패널의 제조 방법은 화소 연결 전극(148), 패드 커버 전극(156), 패드 보호막(166) 및 뱅크(138)의 제조 방법을 제외하고는 도 3에 도시된 유기 발광 표시 패널의 제조 방법과 동일하다. 따라서, 도 9a 및 도 9b를 결부하여 화소 연결 전극(148), 패드 커버 전극(156), 패드 보호막(166) 및 뱅크(138)의 제조 방법을 설명하기로 한다.
도 9a에 도시된 바와 같이 평탄화층(126) 및 애노드 전극(132)이 형성된 기판(101) 상에 스퍼터링 등의 증착 방법으로 불투명 도전층(190)이 전면 증착된다. 그런 다음, 투명 도전층(190) 상에 뱅크용 감광막을 전면 도포한 다음, 그 뱅크용 감광막이 포토리소그래피 공정을 통해 패터닝됨으로써 동일 두께의 뱅크(138) 및 패드 보호막(166)이 형성된다. 이 뱅크(138) 및 패드 보호막(166)을 마스크로 이용하여 불투명 도전층(190)을 습식 식각함으로써 도 9b에 도시된 바와 같이 패드 커버 전극(156) 및 화소 연결 전극(148)이 형성된다. 이 때, 패드 커버 전극(156)은 제2 패드 전극(154)을 노출시키도록 형성되며, 화소 연결 전극(148)은 애노드 전극(132)을 노출시키도록 형성된다.
이와 같이, 본 발명에서는 애노드 전극(132), 보호막(118) 및 평탄화층(126)이 동일한 하나의 마스크 공정을 통해 형성되고, 화소 연결 전극(148), 패드 커버 전극(156), 뱅크(138) 및 패드 보호막(166)을 동일한 하나의 마스크 공정을 통해 형성한다. 이에 따라, 본 발명에서는 종래보다 총 1회의 마스크 공정 수를 저감할 수 있어 생산성을 향상시킬 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
101 : 기판 126 : 평탄화층
132 : 애노드 전극 134 : 발광층
136 : 캐소드 전극 138 : 뱅크
148 : 화소 연결 전극 152,154 : 패드 전극
156 : 패드 커버 전극

Claims (15)

  1. 액티브 영역과 패드 영역을 가지는 기판과;
    상기 기판의 액티브 영역에 배치되는 박막트랜지스터와;
    상기 박막트랜지스터와 전기적으로 연결되는 제1 전극과;
    상기 패드 영역을 제외한 상기 액티브 영역에 배치되는 평탄화층과;
    상기 평탄화층을 관통하는 화소 컨택홀을 통해 상기 박막트랜지스터와 접촉되며, 상기 제1 전극과 직접 접촉하는 화소 연결 전극을 구비하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 평탄화층 하부에 배치되며, 상기 평탄화층과 대응되는 영역에서 상기 평탄화층과 중첩되는 보호막과;
    상기 제1 전극 상에 배치되는 발광층과;
    상기 발광층 상에 배치되는 제2 전극과,
    상기 기판의 패드 영역에 배치되는 패드 전극과;
    상기 패드 전극의 상부면 및 측면과 직접 접촉하는 패드 커버 전극을 더 구비하며,
    상기 평탄화층은 상기 제1 전극과 대응되는 영역에서 상기 제1 전극과 중첩되는 표시 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 화소 연결 전극은 상기 제1 전극을 덮도록 배치되며,
    상기 화소 연결 전극은 상기 제1전극과 동일한 투명 도전층으로 이루어지는 표시 장치.
  4. 제 3 항에 있어서,
    상기 패드 커버 전극은 상기 패드 전극이 외부로 노출되지 않도록 상기 패드 전극의 상부면 및 측면을 덮도록 배치되는 표시 장치.
  5. 제1 항 또는 제 2 항에 있어서,
    상기 화소 연결 전극은 상기 제1 전극을 노출시키도록 배치되며,
    상기 화소 연결 전극은 불투명 도전층으로 이루어지며,
    상기 제1 전극은 투명 도전층으로 이루어지는 표시 장치.
  6. 제 5 항에 있어서,
    상기 패드 커버 전극 상에 배치되는 패드 보호막과,
    상기 패드 보호막 및 상기 패드 커버 전극을 관통하여 상기 패드 전극 의 상부면 일부를 노출시키는 패드 컨택홀을 더 구비하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제1 전극 상에서 상기 화소 연결 전극과 중첩되는 영역에 배치되며, 상기 패드 보호막과 동일 재질로 이루어진 뱅크를 추가로 구비하는 표시 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 패드 전극은
    상기 박막트랜지스터의 게이트 전극과 동일 재질로 동일층 상에 배치되는 제1 패드 전극과;
    상기 박막트랜지스터의 드레인 전극과 동일 재질로 동일층 상에 배치되는 제2 패드 전극을 구비하는 표시 장치.
  9. 제 1 항 또는 제2 항에 있어서,
    상기 제1 전극 및 박막트랜지스터와 대응되는 영역에 배치되는 컬러 필터를 더 구비하며,
    상기 박막트랜지스터와 대응되는 컬러 필터는 단층 또는 다층으로 이루어지는 표시 장치.
  10. 기판의 액티브 영역 상에 배치되는 박막 트랜지스터를 형성하는 단계와;
    상기 박막트랜지스터와 전기적으로 연결되는 제1 전극을 형성함과 동시에 상기 기판의 패드 영역을 제외한 상기 액티브 영역의 상기 제1 전극 하부에 배치되는 평탄화층을 형성하는 단계와;
    상기 평탄화층을 관통하는 화소 컨택홀을 통해 상기 박막트랜지스터와 접촉되며 상기 제1 전극과 직접 접촉하는 화소 연결 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판의 패드 영역 상에 패드 전극을 형성하는 단계와;
    상기 평탄화층 하부에 보호막을, 상기 평탄화층 및 상기 제1전극과 동시에 형성하는 단계와;
    상기 제1 전극 상에 발광층을 형성하는 단계와;
    상기 제1 전극 상에 상기 발광층의 발광 영역을 마련하는 뱅크와, 상기 패드 전극의 상부면 측면과 직접 접촉하는 패드 커버 전극을, 상기 화소 연결 전극과 동시에 형성하는 단계와;
    상기 발광층 상에 제2 전극을 형성하는 단계를 더 포함하며,
    상기 평탄화층은 상기 제1 전극과 대응되는 영역에서 상기 제1 전극과 중첩되는 표시 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 보호막, 평탄화층 및 제1 전극을 동시에 형성하는 단계는
    상기 박막 트랜지스터 및 상기 패드 전극이 형성된 기판 전면 상에 보호막, 평탄화층 및 제1 투명 도전층 각각을 순차적으로 형성하는 단계와,
    상기 제1 투명 도전층 상에 다단 구조의 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 마스크로 이용하여 상기 제1 투명 도전층을 식각하여 상기 제1 전극을 형성하고, 상기 보호막 및 평탄화층을 식각하여 상기 패드 전극의 상부면 및 측면을 노출시키는 단계와;
    상기 박막트랜지스터와 중첩되는 상기 평탄화층 상에 잔존하는 상기 제1 투명 도전층을 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 뱅크, 화소 연결 전극 및 패드 커버 전극을 동시에 형성하는 단계는
    상기 보호막, 평탄화층 및 제1 전극이 형성된 기판 상에 제2 투명 도전층을 형성하는 단계와;
    상기 제2 투명 도전층 상에 다단 구조의 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 마스크로 이용하여 상기 제2 투명 도전층을 식각함으로써 상기 화소 연결 전극 및 패드 커버 전극을 형성하는 단계와;
    상기 감광막 패턴의 두께를 줄여 상기 뱅크를 형성함과 동시에 상기 발광 영역의 화소 연결 전극 및 패드 커버 전극을 노출시키는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 뱅크, 화소 연결 전극 및 패드 커버 전극을 동시에 형성하는 단계는
    상기 보호막, 평탄화층 및 제1 전극이 형성된 기판 상에 불투명 도전층을 형성하는 단계와;
    상기 불투명 도전층 상에 뱅크 및 패드 보호막을 형성하는 단계와;
    상기 뱅크 및 패드 보호막을 마스크로 이용하여 상기 불투명 도전층을 식각함으로써 상기 발광 영역에서 상기 제1 전극을 노출시키는 화소 연결 전극 및 상기 패드 전극을 노출시키는 상기 패드 커버 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 패드 전극을 형성하는 단계는
    상기 박막트랜지스터의 게이트 전극과 동일 재질로 동일층 상에 배치되는 제1 패드 전극을 형성하는 단계와;
    상기 박막트랜지스터의 드레인 전극과 동일 재질로 동일층 상에 배치되는 제2 패드 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
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