KR20170094073A - 반도체 장치 - Google Patents

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고이치로 니시자와
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 비아 홀 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있는 반도체 장치를 얻는다.
반도체 기판(1)에는, 이면으로부터 표면까지 관통하는 비아 홀(2)이 마련되어 있다. 비아 홀(2)을 막도록 전극(3)이 반도체 기판(1)의 표면에 마련되어 있다. 금속막(4)이 반도체 기판(1)의 이면, 비아 홀(2)의 측벽(2a) 및 전극(3)의 하면에 마련되어 있다. 반도체 기판(1)의 이면에서 금속막(4)에 개구(5)가 마련되어 있다. 개구(5)는 비아 홀(2)의 외주의 일부에만 접하고 있다. 개구(5)에서 비아 홀(2)의 측벽(2a)과 금속막(4)의 계면 A가 노출되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판을 관통하는 비아 홀이 마련된 반도체 장치에 관한 것이다.
반도체 소자를 형성한 기판 표면과 그 반대측의 이면의 사이의 도통을 취하는 경우에, 반도체 기판에 비아 홀을 마련하고, 표면측의 전극과 이면측의 금속막을 비아 홀을 거쳐서 서로 접속한다(예를 들면, 특허문헌 1 참조).
이러한 반도체 장치를 제조하는 경우, 우선 반도체 기판의 표면에 전극을 형성한다. 다음에, 반도체 기판의 이면측을 소정의 두께가 될 때까지 연삭한다. 다음에, 이면의 비아 홀로 하는 개소 이외를 레지스트 등으로 마스킹하고, 이면측으로부터 전극이 노출될 때까지 반도체 기판을 에칭한다. 마스크를 제거·세정한 후, 이면, 비아 홀의 측벽 및 전극의 하면에 금속막을 형성한다. 비아 홀 내에서 전극의 이면이 노출되어 있으므로, 표면측의 전극과 이면측의 금속막이 접촉한다.
특허문헌 1: 일본 특허 공개 평10-303198호 공보
반도체 장치의 고집적화에 따라, 비아 홀도 평면 방향의 치수가 축소되고 있다. 따라서, 비아 홀을 형성할 때에 수평 방향으로 넓어지지 않도록 드라이 에칭의 이방성을 더 높일 필요가 있다. 그래서, 횡방향으로 에칭을 하지 않도록 에칭시에 비아 홀 측벽에 형성되는 막을 보다 강고하게 하고 있다. 이 때문에, 에칭 후의 제거·세정에서도 다 제거할 수 없는 잔사(殘渣)가 비아 홀 측벽에 남는다. 비아 홀 형성 후에 반도체 장치를 가열했을 때, 이면측의 금속막으로 덮인 잔사로부터 발생하는 가스에 의해, 반도체 기판과 금속막의 계면에 압력이 가해진다. 이 압력이 계면을 전파하여 밀착 강도가 약한 전극과 금속막의 계면을 확대한다. 이 결과, 양자의 접속이 어긋나, 도통이 취해지지 않게 된다고 하는 문제가 있다.
본 발명은 상술과 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 비아 홀 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있는 반도체 장치를 얻는 것이다.
본 발명에 따른 반도체 장치는 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과, 상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과, 상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 마련된 금속막을 구비하며, 상기 반도체 기판의 상기 이면에서 상기 금속막에 개구가 마련되고, 상기 개구는 상기 비아 홀의 외주의 일부에만 접하고, 상기 개구에서 상기 비아 홀의 상기 측벽과 상기 금속막의 계면이 노출되어 있는 것을 특징으로 한다.
본 발명에서는, 잔사로부터 발생한 가스가 반도체 기판과 금속막의 계면에 전달되어, 금속막에 마련된 개구에 도달한다. 개구는 비아 홀의 외주에 접하고, 개구에서 비아 홀의 측벽과 금속막의 계면이 노출되어 있다. 이 때문에, 계면에 전해진 가스가 반도체 장치 밖으로 방출된다. 이 결과, 전극과 금속막의 접속이 어긋나는 것을 방지할 수 있기 때문에, 비아 홀 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 하면도이다.
도 3은 비교예에 따른 반도체 장치를 나타내는 단면도이다.
도 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다.
도 5는 본 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 하면도이다.
도 7은 본 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 단면도이다.
도 8은 본 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 본 발명의 실시 형태 4에 따른 반도체 장치를 나타내는 단면도이다.
도 10은 본 발명의 실시 형태 5에 따른 반도체 장치를 나타내는 평면도이다.
도 11은 도 10의 Ⅰ-Ⅱ에 따른 단면도이다.
도 12는 본 발명의 실시 형태 6에 따른 반도체 장치를 나타내는 단면도이다.
본 발명의 실시 형태에 따른 반도체 장치에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성요소에는 동일한 부호를 부여하고, 설명의 반복을 생략하는 경우가 있다.
실시 형태 1
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 단면도이다. 도 2는 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 하면도이다.
반도체 기판(1)의 표면에는 트랜지스터 등의 반도체 소자(도시하지 않음)가 형성되어 있다. 반도체 기판(1)의 이면으로부터 표면까지 관통하는 비아 홀(2)이 마련되어 있다. 여기서는 비아 홀(2) 내에서 노출된 반도체 기판(1)의 내벽을 비아 홀(2)의 측벽(2a)으로 한다. 또, 반도체 기판(1)의 이면에 대해 수직 방향에서 본 때, 즉 평면에서 본 때 비아 홀(2)의 평면 형상은 원이지만, 예컨대 타원 등의 다른 형상이어도 좋다.
비아 홀(2)을 막도록 전극(3)이 반도체 기판(1)의 표면에 마련되어 있다. 금속막(4)이 반도체 기판(1)의 이면, 비아 홀(2)의 측벽(2a) 및 전극(3)의 하면에 마련되어 있다. 금속막(4)과 전극(3)의 하면이 직접적으로 접촉하여 반도체 기판(1)의 표면측과 이면측이 도통하고 있다. 비아 홀(2)의 측벽(2a)과 금속막(4)이 직접적으로 접촉하여 계면 A를 구성하고 있다. 반도체 기판(1)의 이면에 대해 수직 방향에서 본 때, 즉 평면에서 본 때, 비아 홀(2)의 외주 전체에 걸쳐 비아 홀(2)의 측벽(2a)과 금속막(4)의 계면 A가 마련되어 있다.
반도체 기판(1)의 이면에서 금속막(4)에 개구(5)가 마련되어 있다. 반도체 기판(1)의 이면에 대해 수직 방향에서 본 때, 즉 평면에서 본 때, 개구(5)는 비아 홀(2)의 외주의 일부에만 접하고 있다. 개구(5)에서 비아 홀(2)의 측벽(2a)과 금속막(4)의 계면 A가 노출되어 있다. 또, 개구(5)가 비아 홀(2)의 외주의 전부에 접하고 있으면, 반도체 기판(1)의 이면의 금속막(4)과 비아 홀(2)의 측벽(2a)의 금속막(4)이 분리되어, 반도체 기판(1)의 표면측과 이면측이 도통하지 않게 된다.
계속해서, 본 실시 형태의 반도체 장치의 제조 방법을 설명한다. 우선, 반도체 기판(1)의 표면에 전극(3)을 형성한다. 다음에, 반도체 기판(1)의 이면측을 소정의 두께가 될 때까지 연삭한다. 다음에, 이면의 비아 홀(2)로 하는 개소 이외를 레지스트 등으로 마스크킹하고, 이면측으로부터 전극(3)이 노출될 때까지 반도체 기판(1)을 에칭한다. 마스크를 제거·세정한 후, 반도체 기판(1)의 이면측 전면, 즉, 기판 이면, 비아 홀(2)의 측벽(2a) 및 전극(3)의 하면에 금속막(4)을 형성한다. 다음에, 다이싱 라인의 금속막(4)을 제거할 때에, 개구(5)로 하는 개소와 다이싱 라인을 제외하고 포토레지스트로 이면을 덮는다. 이 상태에서 금속막(4)을 에칭하고 반도체 기판(1)을 에칭하지 않는 액(液)으로 처리하는 것에 의해 개구(5)를 형성한다.
계속해서, 본 실시 형태의 효과를 비교예와 비교하여 설명한다. 도 3, 4는 비교예에 따른 반도체 장치를 나타내는 단면도이다. 비교예에는 금속막(4)에 개구(5)가 마련되어 있지 않다. 비아 홀(2) 형성 후에 반도체 장치를 가열했을 때, 이면측의 금속막(4)으로 덮인 잔사로부터 발생하는 가스에 의해, 반도체 기판(1)과 금속막(4)의 계면 A에 압력이 가해진다. 이 압력이 계면 A를 전파하여, 밀착 강도가 약한 표면측의 전극(3)과 이면측의 금속막(4)의 계면 A를 확대한다. 이 결과, 양자의 접속이 어긋나, 도통이 취해지지 않게 된다고 하는 문제가 있다.
이에 반해, 본 실시 형태에서는, 잔사로부터 발생한 가스가 반도체 기판(1)과 금속막(4)의 계면 A를 전파하여, 금속막(4)에 마련된 개구(5)에 도달한다. 개구(5)는 비아 홀(2)의 외주에 접하고, 개구(5)에서 비아 홀(2)의 측벽(2a)과 금속막(4)의 계면 A가 노출되어 있다. 이 때문에, 계면 A를 전파한 가스는 반도체 장치의 밖으로 방출된다. 이 결과, 전극(3)과 금속막(4)의 접속이 어긋나는 것을 방지할 수 있기 때문에, 비아 홀(2) 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있다.
실시 형태 2
도 5는 본 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 단면도이다. 도 6은 본 발명의 실시 형태 2에 따른 반도체 장치를 나타내는 하면도이다. 본 실시 형태에서는, 실시 형태 1의 금속막(4) 대신에, 제 1 및 제 2 금속막(6, 7)이 반도체 기판(1)의 이면, 비아 홀(2)의 측벽(2a) 및 전극(3)의 하면에 차례로 적층되어 있다. 제 1 금속막(6)은 제 2 금속막(7)보다 얇다. 이면측의 금속막 중, 제 2 금속막(7)이 도전성을 담당하는 주요한 층이며, 이면측의 금속막의 두께의 과반을 점유한다. 제 2 금속막(7)을 전기 도금으로 형성하는 경우의 급전층으로 하여 제 1 금속막(6)을 무전해 도금에 의해 형성한다. 이것에 한정되지 않고, 부착력을 확보하기 위한 배리어층으로서 제 1 금속막(6)을 형성해도 좋다. 형성 방법도 스퍼터법 등의 다른 방법도 적용 가능하다.
반도체 기판(1)의 이면에서 제 2 금속막(7)에 개구(8)가 마련되어 있다. 개구(8)는 비아 홀(2)의 외주의 일부에만 접하고 있다. 본 실시 형태의 개구(8)도, 실시 형태 1과 마찬가지로, 개구(8)로 하는 개소와 다이싱 라인을 제외하고 포토레지스트로 이면을 덮은 상태에서 금속막(4)을 에칭하여 형성한다.
개구(8)에서 비아 홀(2)의 측벽(2a) 상의 제 1 금속막(6)과 제 2 금속막(7)의 계면 B가 노출되어 있다. 또한, 이 계면 B와 거의 동일한 위치에 비아 홀(2)의 측벽(2a)과 제 1 금속막(6)의 계면 A도 배치되고, 이 계면 A는 개구(8) 내에 남은 제 1 금속막(6)의 아래측에 존재한다.
본 실시 형태에서는, 잔사로부터 발생한 가스가 반도체 기판(1)과 제 1 금속막(6)의 계면 A를 전파하여, 제 2 금속막(7)에 마련된 개구(8)에 도달한다. 개구(8) 내는 제 1 금속막(6)으로 덮여 있지만, 제 1 금속막(6)은 얇기 때문에 가스가 제 1 금속막(6)을 투과하여 반도체 장치의 밖으로 방출된다. 이 결과, 비아 홀(2) 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있다.
또한, 얇은 제 1 금속막(6)을 남김으로써, 주요한 제 2 금속막(7)과 얇은 제 1 금속막(6)을 2회 에칭할 필요가 없기 때문에, 공정을 간략하게 할 수 있다. 또, 금속막을 무전해 도금으로 형성하는 경우, 무전해 도금은 형성 후에 가열 처리가 필요하기 때문에 가스의 영향을 받기 쉽다. 따라서, 본 실시 형태와 같이 제 2 금속막(7)에 개구(8)을 마련하는 효과가 크다.
실시 형태 3
도 7 및 도 8은 본 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 단면도이다. 도 8은 도 7과는 다른 방향에서 본 단면이다. 실시 형태 1의 개구(5) 대신에, 비아 홀(2)의 측벽(2a)에서 금속막(4)에 개구(9)가 마련되어 있다. 개구(9)에서 비아 홀(2)의 측벽(2a)이 노출되어 있다.
본 실시 형태에서는, 비아 홀(2)의 측벽(2a)을 테이퍼 형상으로 형성하고, 사진 제판이 가능하도록 하고 있다. 금속막(4)을 반도체 기판(1)의 이면측 전면(全面)에 형성한 후, 개구(9)로 하는 개소를 제외하고 포토레지스트로 이면을 덮는다. 이 상태에서 금속막(4)을 에칭하고 반도체 기판(1)을 에칭하지 않는 액으로 처리하는 것에 의해 개구(9)를 형성한다.
이것에 의해, 실시 형태 1과 마찬가지로, 잔사로부터 발생한 가스가 계면 A를 전파하여 개구(9)로부터 반도체 장치의 밖으로 방출된다. 이 결과, 비아 홀(2) 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있다. 또한, 개구(9)의 형성 방법은 복잡하게 되지만, 비아 홀(2) 내에 개구(9)를 마련함으로써 실시 형태 1보다 가스가 배출되기 쉬워진다.
실시 형태 4
도 9는 본 발명의 실시 형태 4에 따른 반도체 장치를 나타내는 단면도이다. 본 실시 형태에서는, 실시 형태 3의 금속막(4) 대신에, 제 1 및 제 2 금속막(6, 7)이 반도체 기판(1)의 이면, 비아 홀(2)의 측벽(2a) 및 전극(3)의 하면에 차례로 적층되어 있다. 제 1 금속막(6)은 제 2 금속막(7)보다 얇다. 비아 홀(2)의 측벽(2a)에서 제 2 금속막(7)에 개구(10)가 마련되어 있다. 개구(10)에서 제 1 금속막(6)이 노출되어 있다. 이것에 의해, 실시 형태 2, 3과 동일한 효과를 얻을 수 있다.
실시 형태 5
도 10은 본 발명의 실시 형태 5에 따른 반도체 장치를 나타내는 평면도이다. 도 11은 도 10의 Ⅰ-Ⅱ에 따른 단면도이다. 실시 형태 1의 개구(5) 대신에, 비아 홀(2) 상에서 전극(3)에 개구(11)가 마련되어 있다. 개구(11)에서 금속막(4)이 노출되어 있다.
본 실시 형태에서는, 비아 홀(2) 및 금속막(4)을 형성한 후, 개구(11)로 하는 개소를 제외하고 기판 표면을 포토레지스트로 덮고, 이면측의 금속막(4)을 스토퍼층으로 하고 표면측의 전극(3)을 에칭하여 개구(11)을 형성한다.
이것에 의해, 실시 형태 1과 마찬가지로, 잔사로부터 발생한 가스가 계면 A를 전파하여 개구(11)로부터 반도체 장치의 밖으로 방출된다. 이 결과, 비아 홀(2) 형성 후에 가열하여도 기판 표면측과 이면측의 도통을 확보할 수 있다. 또한, 개구(11)의 형성 방법은 복잡하게 되지만, 비아 홀(2) 상에 개구(11)를 마련함으로써 실시 형태 1보다 가스가 배출되기 쉬워진다.
실시 형태 6
도 12는 본 발명의 실시 형태 6에 따른 반도체 장치를 나타내는 단면도이다. 실시 형태 5의 전극(3) 대신에, 제 1 및 제 2 전극(12, 13)이 비아 홀(2)을 막도록 반도체 기판(1)의 표면에 차례로 적층되어 있다. 제 1 전극(12)은 제 2 전극(13)보다 얇다. 비아 홀(2) 상에서 제 2 전극(13)에 개구(14)가 마련되어 있다. 개구(14)에서 제 1 전극(12)이 노출되어 있다. 이것에 의해, 실시 형태 2, 5와 동일한 효과를 얻을 수 있다.
1: 반도체 기판
2: 비아 홀
2a: 측벽
3: 전극
4: 금속막
5, 8, 9, 10, 11, 14: 개구
6: 제 1 금속막
7: 제 2 금속막
12: 제 1 전극
13: 제 2 전극
A, B: 계면

Claims (6)

  1. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 마련된 금속막
    을 구비하며,
    상기 반도체 기판의 상기 이면에서 상기 금속막에 개구가 마련되고,
    상기 개구는 상기 비아 홀의 외주의 일부에만 접하고,
    상기 개구에서 상기 비아 홀의 상기 측벽과 상기 금속막의 계면이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
  2. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 차례로 적층된 제 1 및 제 2 금속막
    을 구비하며,
    상기 제 1 금속막은 상기 제 2 금속막보다 얇고,
    상기 반도체 기판의 상기 이면에서 상기 제 2 금속막에 개구가 마련되고,
    상기 개구는 상기 비아 홀의 외주의 일부에만 접하고,
    상기 개구에서 상기 비아 홀의 상기 측벽 상의 상기 제 1 금속막과 상기 제 2 금속막의 계면이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
  3. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 마련된 금속막
    을 구비하며,
    상기 비아 홀의 상기 측벽에서 상기 금속막에 개구가 마련되고,
    상기 개구에서 상기 비아 홀의 상기 측벽이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
  4. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 차례로 적층된 제 1 및 제 2 금속막
    을 구비하며,
    상기 제 1 금속막은 상기 제 2 금속막보다 얇고,
    상기 비아 홀의 상기 측벽에서 상기 제 2 금속막에 개구가 마련되고,
    상기 개구에서 상기 제 1 금속막이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
  5. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 마련된 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 전극의 하면에 마련된 금속막
    을 구비하며,
    상기 비아 홀 상에서 상기 전극에 개구가 마련되고,
    상기 개구에서 상기 금속막이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
  6. 이면으로부터 표면까지 관통하는 비아 홀이 마련된 반도체 기판과,
    상기 비아 홀을 막도록 상기 반도체 기판의 상기 표면에 차례로 적층된 제 1 및 제 2 전극과,
    상기 반도체 기판의 상기 이면, 상기 비아 홀의 측벽 및 상기 제 1 전극의 하면에 마련된 금속막
    을 구비하며,
    상기 제 1 전극은 상기 제 2 전극보다 얇고,
    상기 비아 홀 상에서 상기 제 2 전극에 개구가 마련되고,
    상기 개구에서 상기 제 1 전극이 노출되어 있는 것
    을 특징으로 하는 반도체 장치.
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