CN107481940A - 一种封装基板的制备方法及封装基板 - Google Patents
一种封装基板的制备方法及封装基板 Download PDFInfo
- Publication number
- CN107481940A CN107481940A CN201710740420.7A CN201710740420A CN107481940A CN 107481940 A CN107481940 A CN 107481940A CN 201710740420 A CN201710740420 A CN 201710740420A CN 107481940 A CN107481940 A CN 107481940A
- Authority
- CN
- China
- Prior art keywords
- wiring layer
- glass
- pad
- base
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 71
- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 38
- 238000002161 passivation Methods 0.000 claims description 15
- 238000001259 photo etching Methods 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000004744 fabric Substances 0.000 claims 2
- 238000000206 photolithography Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005538 encapsulation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000010329 laser etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001684 chronic effect Effects 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明公开了一种封装基板的制备方法及封装基板,该方法包括:提供玻璃基层,所述玻璃基层一侧设置有焊盘;在玻璃基层背向所述焊盘的一侧形成第一再布线层,其中,所述焊盘和所述第一再布线层电连接。通过上述方式,本发明所提供的实施方式能够使封装基板的再布线层的线宽和线距更窄。
Description
技术领域
本发明涉及半导体封装技术领域,特别是涉及一种封装基板的制备方法及封装基板。
背景技术
半导体封装技术领域中常用到封装基板,封装基板可以为芯片提供电连接、保护、支撑、散热、组装等功效,以实现多引脚化,缩小封装产品体积、改善电性能及散热性等目的。目前,封装基板正朝着高密度化的方向发展。
本发明的发明人在长期研究过程中发现,一般的封测企业难以实现封装基板的制造,即使可以制造,其制造的封装基板的再布线层在窄线宽/线距上都受到一定限制。
发明内容
本发明主要解决的技术问题是提供一种封装基板的制备方法及封装基板,可使封装基板的再布线层的线宽和线距更窄。
为解决上述技术问题,本发明采用的一个技术方案是:提供一种封装基板的制备方法,所述方法包括:提供玻璃基层,所述玻璃基层一侧设置有焊盘;在玻璃基层背向所述焊盘的一侧形成第一再布线层,其中,所述焊盘和所述第一再布线层电连接。
为解决上述技术问题,本发明采用的另一个技术方案是:提供一种封装基板,所述封装基板包括:玻璃基层、焊盘及第一再布线层,其中,所述焊盘设置于所述玻璃基层一侧,所述第一再布线层设置于所述玻璃基层的另一侧,所述焊盘和所述第一再布线层电连接。
本发明的有益效果是:区别于现有技术的情况,本发明所采用的封装基板的制备方法中焊盘和第一再布线层分别位于玻璃基层的两侧,焊盘与第一再布线层电连接;一方面,本发明所提供的封装基板的焊盘与第一再布线层位于玻璃基层的相对两侧,为后续提供双面有焊球结构的扇出型封装结构提供技术支持;又一方面,本发明所提供的封装基板预先制备好再布线层,后期将该封装基板与芯片进行连接,该方法比先做芯片再在芯片上进行再布线的方法的再布线层的线宽和线距更窄。
附图说明
图1为本发明封装基板的制备方法一实施方式的流程示意图;
图2为半导体封装领域晶圆一实施方式的俯视图;
图3为玻璃基层上形成通孔一实施方式的结构示意图;
图4为本发明封装基板的制备方法一实施方式的流程示意图;
图5为图4中S201-S206对应的封装基板一实施方式的结构示意图;
图6为图4中S207-S212对应的封装基板一实施方式的结构示意图;
图7为图4中S207-S212对应的封装基板另一实施方式的结构示意图;
图8为本发明封装基板的制备方法另一实施方式的流程示意图;
图9图8中S307-S317对应的封装基板一实施方式的结构示意图;
图10为本发明封装基板一实施方式的结构示意图;
图11为本发明封装基板另一实施方式的结构示意图;
图12为本发明封装基板又一实施方式的结构示意图。
具体实施方式
请参阅图1,图1为本发明封装基板的制备方法一实施方式的流程示意图,该方法包括:
S101:提供玻璃基层,玻璃基层一侧设置有焊盘;
在一个应用场景中,玻璃基层可以直接设置有焊盘,如图2所示,图2为半导体封装领域晶圆一实施方式的俯视图。该晶圆10包括基层120和焊盘100,基层120设有正面及背面,焊盘100形成于基层120的正面,相对地,后续第一再布线层形成于基层120的背面;在本实施例中,基层120的材质为玻璃,由于玻璃具有绝缘性,因此可以简化后续制备封装基板的过程,例如,可以省略在玻璃基层上形成与其接触的绝缘层(或掩膜层)的步骤。
S102:在玻璃基层背向焊盘的一侧形成第一再布线层;其中,焊盘和第一再布线层电连接。
具体地,在一个应用场景中,上述制备方法还包括:在玻璃基层设置有焊盘一侧形成第二再布线层,第二再布线层形成于焊盘之上且电连接焊盘,即在如图2所示的基层120的正面的焊盘100上形成第二再布线层,在基层120的背面形成第一再布线层。
由于玻璃基层本身具有绝缘性,因此为达到焊盘与第一再布线层电连接的目的,在一个实施方式中,在形成第一再布线层之前包括设置玻璃基层的状态使其具有焊盘的一侧位于下方;在玻璃基层的背对焊盘的位置形成通孔。请参阅图3,在一个应用场景中,如图3a所示,玻璃基层20具有焊盘22的一面朝下,利用激光或者光刻的方式在玻璃基层20背对焊盘22的一侧的对应焊盘22的位置形成通孔24,所形成的通孔24的截面为矩形;在另一个应用场景中,如图3b所示,玻璃基层26具有焊盘28的一面朝下,利用蚀刻的方式在玻璃基层26背对焊盘28的一侧的对应焊盘28的位置形成通孔21,所形成的通孔21的截面为弧形。一般而言,当玻璃基层厚度较厚时,例如>100um时,可以直接采用激光或者光刻的方式形成通孔;当玻璃基层厚度较薄时,例如<100um时,可以采用蚀刻的方式,例如干法蚀刻或湿法蚀刻的方式形成通孔;当然,当玻璃基层厚度较厚时,也可先研磨玻璃基层背对焊盘的一侧,使其厚度减薄,然后采取蚀刻、激光、或者光刻的方式形成通孔。在其他实施例中,也可采用其他方式形成通孔或采用其他方式将焊盘与第一再布线层电连接。
下面,将以几个具体的实施例就上述封装基板的制备方法作进一步详细描述。
在第一个实施例中,请参阅图4,图4为本发明封装基板的制备方法一实施方式的流程示意图;该方法包括:
S201:提供设置有焊盘的玻璃基层;具体地,请结合图5a,在一个应用场景中,可以直接提供设置有焊盘32的玻璃基层30;
S202:在玻璃基层设置有焊盘的一侧形成第一钝化层,并在第一钝化层对应焊盘的位置设置第一开口;具体地,请结合图5b,在一个实施方式中,首先在玻璃基层30的表面涂覆一层第一钝化层34,接着通过曝光显影或者其他手段将第一钝化层34对应焊盘32的位置形成第一开口340,使得焊盘32露出;在另一个实施方式中,在第一钝化层34背对玻璃基层30的表面还可形成一介电层(图未示),介电层上对应焊盘34的位置也设置有开口(图未示),以使得焊盘32露出。
S203:在第一钝化层背对玻璃基层的表面形成第一种子层;具体地,请结合图5c,在一个实施方式中,第一种子层36的材料为钛、铝、铜、金、银其中的一种或几种的混合物,形成第一种子层36的工艺为溅射工艺或物理气相沉积工艺。
S204:在第一种子层背对玻璃基层的表面形成第一掩膜层,并在第一掩膜层对应焊盘的位置设置第二开口;具体地,请结合图5d,第一掩膜层38的材料为光刻胶、氧化硅、氮化硅、无定形碳其中的一种或几种,在本实施例中,第一掩膜层38的材料为光刻胶,利用光刻工艺在第一掩膜层38内形成贯穿第一掩膜层38的第二开口380,第二开口380位于焊盘32上方。
S205:在第二开口内形成第二再布线层;具体地,请参阅图5e,在一个实施例中,利用电镀工艺在第二开口380内形成第二再布线层31,第二再布线层31的材料为铜或其他合适的金属。在本实施方式中第二再布线层31的高度低于第二开口380的深度,在其他实施方式中第二再布线层31的高度也可以与第二开口380的深度相同。
S206:去除第一掩膜层以及第二再布线层以外的第一种子层;具体地,请参阅图5f,在一个实施方式中,利用光刻工艺将第一掩膜层38去除,暴露出部分第一种子层36;然后利用湿法刻蚀工艺或干法刻蚀工艺去除暴露出的部分第一种子层36,仅保留位于第二再布线层31下方的第一种子层36;其中,焊盘32、第一种子层36、第二再布线层31电连接;
S207:设置玻璃基层的状态使其具有焊盘的一侧位于下方,在玻璃基层的背对焊盘的位置形成通孔;具体地,可参见图6a,形成通孔40的方式上述实施例中已经提及,在此不再赘述,在本实施例中,可采用激光或者光刻的方式形成通孔40,通孔40的截面为矩形。
S208:在玻璃基层背对焊盘的一侧形成第三种子层,第三种子层与玻璃基层直接接触;具体地,请参见图6b,在一个实施方式中,第三种子层42的材料为钛、铝、铜、金、银其中的一种或几种的混合物,形成第三种子层42的工艺为溅射工艺或物理气相沉积工艺。
S209:在第三种子层背对玻璃基层的表面形成第三掩膜层,并在第三掩膜层上形成第五开口;具体地,请参见图6c,第三掩膜层44的材料为光刻胶、氧化硅、氮化硅、无定形碳其中的一种或几种,在本实施例中,第三掩膜层44的材料为光刻胶,利用光刻工艺在第三掩膜层44内形成贯穿第三掩膜层44的第五开口440。
S210:在第五开口内形成第一再布线层;具体地,请参见图6d,在一个实施方式中,利用电镀工艺在第五开口440内形成第一再布线层46,第一再布线层46的材料为铜或其他金属。图6d中第一再布线层46填满第五开口440,在其他实施例中,第一再布线层46也可在第五开口440内铺满一层,其厚度可根据实际情况进行设计,本发明对此不作限定。
S211:去除第三掩膜层以及第一再布线层以外的第三种子层;具体地,请参见图6e,其过程与步骤S206类似,在此不再赘述。
S212:在第一再布线层背对玻璃基层的表面设置第一阻挡层,并在第一阻挡层上形成第六开口;具体地,请参见图6f,第一阻挡层48的材质具有绝缘特性,在一个实施方式中,利用光刻或者其他刻蚀的方式在第一阻挡层48上形成第六开口480。
在第二个实施例中,请继续参阅图4,该方法与第一个实施例的主要区别在于,步骤S207中,形成通孔的方式为采用蚀刻的方式形成通孔,所形成的通孔的截面为弧形。具体地,步骤S201-S206的结构可参见图5,步骤S207-S212的结构可参见图7a-7e。
在第三个实施例中,请参阅图8,图8为本发明封装基板的制备方法另一实施方式的流程示意图,该方法与第一个实施例的主要区别在于,玻璃基层具有焊盘的一侧可进行多次布线,即在第二再布线层背对玻璃基层的一侧至少再形成一再布线层,在本实施例中,玻璃基层具有焊盘的一侧包括两次布线层,其具体流程如下所示:
S301-S306与上述实施例中S201-S206相同,在此不再赘述,其结构可参见图5a-5f。
S307:在第二再布线层背对玻璃基层的表面形成第一介电层,并在第一介电层上设置第三开口;具体地,请参见图9a,在一个实施方式中,第一介电层50的材质为光刻胶,在第二再布线层31的表面涂覆一层光刻胶后,利用光刻的工艺在第一介电层50上形成第三开口500。
S308:在第一介电层背对玻璃基层的表面形成第二种子层;具体地,请参见图9b,在一个实施方式中,可以利用溅射工艺在第一介电层50背对玻璃基层30的表面形成第二种子层52,第二种子层52的材质为铜、钛等金属。
S309:在第二种子层背对玻璃基层的表面形成第二掩膜层,并在第二掩膜层设置第四开口;具体地,请参阅图9c,在一个实施方式中,第二掩膜层54的材质为光刻胶,利用光刻的工艺形成第四开口540。
S310:在第四开口内形成第三再布线层;具体地,请参阅图9d,可以利用电镀的工艺在第四开口540内形成第三再布线层56,第三再布线层56的材质可以为铜等金属;图9d中第三再布线层56填满整个第四开口540,在其他实施例中,第三再布线层56也可只在第四开口540内铺满一层,其厚度可根据实际情况进行设定。
S311:去除第二掩膜层以及第三再布线层以外的第二种子层;具体地,请参阅图9e;其中,第二再布线层31、第二种子层52、第三再布线层56电连接。
S312-S317与上述实施例中S207-S212相同,在此不再赘述,其结构可参见图9f-9k。
上述仅示意给出三个具体实施例,只要是涉及玻璃基层背对焊盘一侧有再布线的扇出型封装方法均在本发明的保护范围之内。
请参阅图10,图10为本发明封装基板一实施方式的结构示意图,该封装基板包括:玻璃基层60、焊盘62及第一再布线层64,焊盘62设置于玻璃基层60一侧,第一再布线层64设置于玻璃基层60的另一侧,其中,焊盘62和第一再布线层64电连接。
在一个应用场景中,玻璃基层60可直接设置有焊盘62;在另一个应用场景中,由于玻璃基层60的导电性较差,为实现位于玻璃基层60相对两侧的焊盘62和第一再布线层64电连接,在上述玻璃基层60背对焊盘62的一侧设置通孔66,且通孔66的位置对应焊盘62的位置,以使得第一再布线层64通过通孔66与焊盘62电连接。在本实施例中,形成通孔66的方式为激光或者光刻的方式,通孔66的截面为矩形。
在另一个应用场景中,请继续参阅图10,上述封装基板还包括第二再布线层68,第二再布线层68设置于焊盘62之上且电连接焊盘62。
下面,将就几个具体的实施例对本发明所提供的封装基板的结构作进一步说明。
请继续参阅图10,在一个实施方式中,玻璃基层60背对焊盘62的一侧除包括第一再布线层64外,该封装基板还包括:第三种子层61,第三种子层61与玻璃基层60直接接触;其中,第一再布线层64、第三种子层61、焊盘62电连接;第一阻挡层63,设置于第一再布线层64背对玻璃基层60的一侧,且在第一阻挡层63上形成第六开口(未标示)。玻璃基层60设置有焊盘62的一侧除包括第二再布线层68之外,该封装基板还包括:第一钝化层67,设置于玻璃基层60的焊盘62一侧和第二再布线层68之间,且第一钝化层67对应焊盘62的位置设置有第一开口(未标示);第一种子层69,设置于第一钝化层67与第二再布线层68之间;其中,焊盘62、第一种子层66、第二再布线层68电连接。
请参阅图11,图1为本发明封装基板另一实施方式的结构示意图;在本实施例中,该封装基板与上述图10中封装基板的差异在于玻璃基层形成通孔的方式为蚀刻的方式,通孔的截面为弧形。
请参阅图12,图12为本发明封装基板又一实施方式的结构示意图;在本实施例中,该封装基板与上图10中封装基板的差异在于,可以在玻璃基层设置焊盘的一侧进行多次再布线,以在玻璃基层设置有焊盘的一侧进行两次布线为例,即第二再布线层70背对玻璃基层72的一侧还包括第三再布线层74。具体地,该封装基板与上述图10中相同的结构在此不再赘述,本实施例中封装基板还包括:第一介电层76,设置于第二再布线层70与第三再布线层74之间,且第一介电层76上设置有第三开口(未标示);第二种子层78,设置于第一介电层76与第三再布线层74之间;其中,第二再布线层70、第二种子层78、第三再布线层74电连接。
在其他实施例中,也可为其他结构形式的封装基板,本发明对此不作限定。上述所提供的任一封装基板可以用于扇形封装等封装结构中。
总而言之,区别于现有技术的情况,本发明所采用的封装基板的制备方法中焊盘和第一再布线层分别位于玻璃基层的两侧,焊盘与第一再布线层电连接;一方面,本发明所提供的封装基板的焊盘与第一再布线层位于玻璃基层的相对两侧,为后续提供双面有焊球结构的扇出型封装结构提供技术支持;又一方面,本发明所提供的封装基板预先制备好再布线层,后期将该封装基板与芯片进行连接,该方法比先做芯片再在芯片上进行再布线的方法的再布线层的线宽和线距更窄。
以上所述仅为本发明的实施方式,并非因此限制本发明的专利范围,凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本发明的专利保护范围内。
Claims (14)
1.一种封装基板的制备方法,其特征在于,所述方法包括:
提供玻璃基层,所述玻璃基层一侧设置有焊盘;
在玻璃基层背向所述焊盘的一侧形成第一再布线层,其中,所述焊盘和所述第一再布线层电连接。
2.根据权利要求1所述的方法,其特征在于,所述方法还包括:
在所述玻璃基层设置有所述焊盘一侧形成第二再布线层,其中,所述第二再布线层与所述焊盘电连接。
3.根据权利要求1所述的方法,其特征在于,所述形成所述第一再布线层之前包括:
设置所述玻璃基层的状态使其具有所述焊盘的一侧位于下方;
在所述玻璃基层的背对所述焊盘的位置形成通孔。
4.根据权利要求3所述的方法,其特征在于,所述在所述玻璃基层的背对所述焊盘的位置形成通孔,包括:利用激光或者蚀刻或者光刻的方法,在所述玻璃基层的背对所述焊盘的位置形成通孔;其中,利用所述激光方法或者所述光刻方法形成的所述通孔的截面为矩形,利用所述蚀刻的方法形成的所述通孔的截面为弧形。
5.根据权利要求2所述的方法,其特征在于,所述在所述玻璃基层设置有所述焊盘一侧形成第二再布线层,包括:
在所述玻璃基层设置有所述焊盘的一侧形成第一钝化层,并在所述第一钝化层对应所述焊盘的位置设置第一开口;
在所述第一钝化层背对所述玻璃基层的表面形成第一种子层;
在所述第一种子层背对所述玻璃基层的表面形成第一掩膜层,并在所述第一掩膜层对应所述焊盘的位置设置第二开口;
在所述第二开口内形成所述第二再布线层;
去除所述第一掩膜层以及所述第二再布线层以外的第一种子层;
其中,所述焊盘、所述第一种子层、所述第二再布线层电连接。
6.根据权利要求5所述的方法,其特征在于,所述在所述玻璃基层形成所述第二再布线层之后,包括:在所述第二再布线层背对所述玻璃基层的一侧至少再形成一再布线层;
所述在所述第二再布线层背对所述玻璃基层的一侧至少再形成一再布线层包括:
在所述第二再布线层背对所述玻璃基层的表面形成第一介电层,并在所述第一介电层上设置第三开口;
在所述第一介电层背对所述玻璃基层的表面形成第二种子层;
在所述第二种子层背对所述玻璃基层的表面形成第二掩膜层,并在所述第二掩膜层设置第四开口;
在所述第四开口内形成第三再布线层;
去除所述第二掩膜层以及所述第三再布线层以外的第二种子层;
其中,所述第二再布线层、所述第二种子层、所述第三再布线层电连接。
7.根据权利要求1所述的方法,其特征在于,在所述玻璃基层背向所述焊盘的一侧形成所述第一再布线层包括:
在所述玻璃基层背对所述焊盘的一侧形成第三种子层,所述第三种子层与所述玻璃基层直接接触;
在所述第三种子层背对所述玻璃基层的表面形成第三掩膜层,并在所述第三掩膜层上形成第五开口;
在所述第五开口内形成所述第一再布线层;
去除所述第三掩膜层以及所述第一再布线层以外的第三种子层;其中,所述第一再布线层、所述第三种子层与所述焊盘电连接;
在所述第一再布线层背对所述玻璃基层的表面设置第一阻挡层,并在所述第一阻挡层上形成第六开口。
8.一种封装基板,其特征在于,所述封装基板包括:玻璃基层、焊盘及第一再布线层,其中,所述焊盘设置于所述玻璃基层一侧,所述第一再布线层设置于所述玻璃基层的另一侧,所述焊盘和所述第一再布线层电连接。
9.根据权利要求8所述的封装基板,其特征在于,
所述封装基板还包括第二再布线层,所述第二再布线层设置于所述焊盘之上且电连接所述焊盘。
10.根据权利要求8所述的封装基板,其特征在于,
所述玻璃基层背对所述焊盘的一侧形成有通孔,所述通孔的位置对应所述焊盘的位置,以使得所述第一再布线层通过所述通孔与所述焊盘电连接。
11.根据权利要求10所述的封装基板,其特征在于,
所述通孔通过激光或者蚀刻或者光刻的方法形成;其中,所述激光方法或所述光刻方法形成的所述通孔的截面为矩形,所述蚀刻方法形成的所述通孔的截面为弧形。
12.根据权利要求9所述封装基板,其特征在于,所述玻璃基层的所述焊盘的一侧除包括第二再布线层,所述封装基板还包括:
第一钝化层,设置于所述玻璃基层的所述焊盘一侧和所述第二再布线层之间,且所述第一钝化层对应所述焊盘的位置形成有第一开口;
第一种子层,设置于所述第一钝化层与所述第二再布线层之间;
其中,所述焊盘、所述第一种子层、所述第二再布线层电连接。
13.根据权利要求12所述的封装基板,其特征在于,所述玻璃基层的所述焊盘的一侧除包括第二再布线层外,所述第二再布线层背对所述玻璃基层的一侧还包括第三再布线层,所述封装基板进一步包括:
第一介电层,设置于所述第二再布线层与所述第三再布线层之间,且所述第一介电层上形成有第三开口;
第二种子层,设置于所述第一介电层与所述第三再布线层之间;
其中,所述第二再布线层、所述第二种子层、所述第三再布线层电连接。
14.根据权利要求8所述的封装基板,其特征在于,所述玻璃基层背对所述焊盘的一侧除包括第一再布线层,所述封装基板还包括:
第三种子层,设置于所述玻璃基层背对所述焊盘的一侧和所述第一再布线层之间;其中,第一再布线层、所述第三种子层、所述焊盘电连接;
第一阻挡层,设置于所述第一再布线层背对所述玻璃基层的一侧,且在所述第一阻挡层上形成第六开口。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710740420.7A CN107481940A (zh) | 2017-08-24 | 2017-08-24 | 一种封装基板的制备方法及封装基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710740420.7A CN107481940A (zh) | 2017-08-24 | 2017-08-24 | 一种封装基板的制备方法及封装基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107481940A true CN107481940A (zh) | 2017-12-15 |
Family
ID=60601527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710740420.7A Pending CN107481940A (zh) | 2017-08-24 | 2017-08-24 | 一种封装基板的制备方法及封装基板 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107481940A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023030156A1 (zh) * | 2021-08-30 | 2023-03-09 | 维沃移动通信有限公司 | 电路板和电路板的制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130210198A1 (en) * | 2012-02-10 | 2013-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for forming semiconductor structure |
CN103258803A (zh) * | 2012-02-15 | 2013-08-21 | 日月光半导体制造股份有限公司 | 半导体元件及其制造方法 |
CN103606542A (zh) * | 2013-11-30 | 2014-02-26 | 华进半导体封装先导技术研发中心有限公司 | 穿透硅通孔金属互连结构及其制造方法 |
CN105470235A (zh) * | 2014-08-12 | 2016-04-06 | 矽品精密工业股份有限公司 | 中介板及其制法 |
US20170229380A1 (en) * | 2016-02-08 | 2017-08-10 | Mitsubishi Electric Corporation | Semiconductor device |
-
2017
- 2017-08-24 CN CN201710740420.7A patent/CN107481940A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130210198A1 (en) * | 2012-02-10 | 2013-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for forming semiconductor structure |
CN103258803A (zh) * | 2012-02-15 | 2013-08-21 | 日月光半导体制造股份有限公司 | 半导体元件及其制造方法 |
CN103606542A (zh) * | 2013-11-30 | 2014-02-26 | 华进半导体封装先导技术研发中心有限公司 | 穿透硅通孔金属互连结构及其制造方法 |
CN105470235A (zh) * | 2014-08-12 | 2016-04-06 | 矽品精密工业股份有限公司 | 中介板及其制法 |
US20170229380A1 (en) * | 2016-02-08 | 2017-08-10 | Mitsubishi Electric Corporation | Semiconductor device |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023030156A1 (zh) * | 2021-08-30 | 2023-03-09 | 维沃移动通信有限公司 | 电路板和电路板的制作方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI286454B (en) | Electrical connector structure of circuit board and method for fabricating the same | |
US8319336B2 (en) | Reduction of etch microloading for through silicon vias | |
TW560234B (en) | Wiring substrate for small electronic component and manufacturing method | |
TW544904B (en) | Semiconductor device and method of production of same | |
TWI233189B (en) | Semiconductor device and manufacturing method thereof | |
JP2004152810A (ja) | 半導体装置及び積層型半導体装置 | |
JP2008527727A5 (zh) | ||
CN101710581B (zh) | 半导体芯片的封装结构及其制造工艺 | |
JP2006523025A5 (zh) | ||
TW201248802A (en) | Vias in porous substrates | |
TW200535978A (en) | Method for manufacturing semiconductor device | |
JP2003203940A (ja) | 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器 | |
JP2007036060A (ja) | 半導体装置及びその製造方法 | |
CN104300056A (zh) | 一种高可靠性的倒装led芯片及其led器件和制作方法 | |
JP2002246514A (ja) | 半導体装置 | |
TWI273639B (en) | Etchant and method for forming bumps | |
JP2011086850A (ja) | 半導体装置及び半導体装置の製造方法、回路基板並びに電子機器 | |
CN107481940A (zh) | 一种封装基板的制备方法及封装基板 | |
TW201023314A (en) | Semiconductor chip packaging structure | |
JP2009259876A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005019522A (ja) | 半導体装置及びその製造方法 | |
TW201248815A (en) | Semiconductor component and method of making same | |
JP2005268456A (ja) | 電極構造 | |
JP2010192481A (ja) | 半導体基板と半導体パッケージおよび半導体基板の製造方法 | |
TWI255026B (en) | Substrate of semiconductor package and method for forming the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171215 |