KR20170076783A

KR20170076783A - 이방 도전성 필름 및 접속 구조체

Info

Publication number: KR20170076783A
Application number: KR1020177015109A
Authority: KR
Inventors: 신이치 하야시; 마사오 사이토; 레이지 츠카오; 야스시 아쿠츠
Original assignee: 데쿠세리아루즈 가부시키가이샤
Priority date: 2014-12-22
Filing date: 2015-12-22
Publication date: 2017-07-04
Also published as: JP2020177916A; CN107004974B; TWI686014B; JP2016119306A; TW201635648A; CN107004974A; US20170352967A1; WO2016104463A1; JP7176550B2; JP6759578B2; JP2023001341A; KR101929697B1; US9991614B2

Abstract

파인 피치의 FOG 접속이나 COG 접속에 사용할 수 있고, 또한 도전 입자의 밀도 증가에 수반하는 제조 비용의 상승을 억제할 수 있는 이방 도전성 필름은, 절연 접착제층과, 해당 절연 접착제층에 배치된 도전 입자를 포함한다. 이방 도전성 필름은, 접속하는 전자 부품의 단자 배열에 대응하여 배치된 도전 입자 배치 영역을 갖는다. 도전 입자 배치 영역은, 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있다. 또한, 이방성 도전 필름은, 인접하는 접속용 도전 입자 배치 영역 사이에, 도전 입자가 배치되어 있지 않은 버퍼 영역을 갖는다.

Description

이방 도전성 필름 및 접속 구조체{ANISOTROPIC CONDUCTIVE FILM AND CONNECTION STRUCTURE}

본 발명은 이방 도전성 필름, 이방 도전성 필름을 사용하는 접속 방법 및 이방 도전성 필름으로 접속된 접속 구조체에 관한 것이다.

이방 도전성 필름은, IC칩 등의 전자 부품을 기판에 실장할 때에 널리 사용되고 있다. 최근에는, 휴대 전화, 노트북 컴퓨터 등의 소형 전자 기기에 있어서 배선의 고밀도화가 요구되고 있고, 이 고밀도화에 이방 도전성 필름을 대응시키는 방법으로서, 이방 도전성 필름의 절연 접착제층에 도전 입자를 격자 형상으로 균 등 배치하는 기술이 알려져 있다.

그러나, 도전 입자를 균등 배치해도, 이방 도전성 필름을 사용하여 상하의 단자를 이방 도전성 접속할 때에, 단자의 가장자리 위에 위치한 도전 입자가 절연성 접착제의 용융에 의해 스페이스로 흘러나와서 단자에 끼워지지 않아, 접속 저항이 변동된다는 문제가 있다. 이 문제에 대해서는, 도전 입자의 제1 배열 방향을 이방 도전성 필름의 길이 방향으로 하고, 제1 배열 방향에 교차하는 제2 배열 방향을, 이방 도전성 필름의 길이 방향에 직교하는 방향에 대하여 5° 이상 15° 이하로 경사지게 하는 것이 제안되고 있다(특허문헌 1).

일본 특허 제4887700호 공보

그러나, 이방 도전성 필름으로 접속하는 전자 부품의 범프 사이즈가 더 작아지면, 범프로 포착할 수 있는 도전 입자의 수도 더 적어지고, 특허문헌 1에 기재된 이방 도전성 필름에서는 도통 신뢰성이 충분히 얻어지지 않는 경우가 있다. 특히, 액정 화면 등의 제어용 IC를 유리 기판 상의 투명 전극에 접속하는, 소위 COG(Chip on Glass) 접속에서는, 액정 화면의 고정밀화에 수반하는 다단자화와 IC칩의 소형화에 의해 범프 사이즈가 작아지고 있고, 또한 텔레비전의 디스플레이용의 유리 기판과 플렉시블 프린트 배선판(FPC: Flexible Printed Circuits)을 접합하는 FOG(Film on Glass) 접합을 행하는 경우에도 접속 단자가 파인 피치가 되고, 접속 단자로 포착할 수 있는 도전 입자 수를 증가시키는 것이 과제가 되었다.

접속 단자로 포착할 수 있는 도전 입자를 증가시키기 위해서는, 이방 도전성 필름에 있어서의 도전 입자의 밀도를 더 높이는 것이 생각된다. 그러나, 이방 도전성 필름에 있어서 도전 입자의 밀도를 높이면, 이방 도전성 필름의 제조 비용이 높아진다.

이에 대해, 본 발명은 파인 피치의 FOG 접속이나 COG 접속에 사용할 수 있고, 또한 도전 입자의 밀도 증가에 수반하는 제조 비용의 상승을 억제할 수 있는 이방 도전성 필름의 제공을 과제로 한다.

본 발명자는, (i) 이방 도전성 필름에 있어서의 도전 입자의 배치 영역으로서, 도전 입자의 배열 형태, 배열 위치 또는 밀도가 상이한 복수의 배열 영역을 형성하는 경우에는, 이방 도전성 필름에서 접속하는 대상물에 따른 도전 입자의 배치 영역을 형성할 수 있는 것, 즉 도전 입자의 배치 영역을, 해당 이방 도전성 필름으로 접속하는 전자 부품의 단자 배열 영역의 외형에 대응시키는 것(예를 들어, 이방 도전성 필름으로 COG 접속하는 경우에, 범프 열이 존재하는 IC칩의 주변부에 대응하는 영역에는 도전 입자를 배치하지만, 범프가 존재하지 않는 중앙부에 대응하는 영역에는 도전 입자를 배치하지 않는 등), (ii) 이에 의해 접속에 관여하지 않는 도전 입자의 수를 저감할 수 있고, 이방 도전성 필름의 제조 비용을 억제할 수 있는 것, 또한 (iii) 전자 부품의 단자 배열 영역과 이방 도전성 필름에 있어서의 도전 입자의 배치 영역을 위치 정렬하는 경우, 이방 도전성 필름에 얼라인먼트 마크가 되는 것이 필요해지지만, 이것을 도전 입자의 배치에 의해 형성하면, 종전의 이방 도전성 필름의 제조 공정에 대하여 얼라인먼트 마크 형성을 위한 추가 공정이 불필요하게 되는 것을 알아내어, 본 발명에 상도하였다.

즉, 본 발명은 절연 접착제층과, 해당 절연 접착제층에 배치된 도전 입자를 포함하는 이방 도전성 필름이며,

복수의 도전 입자가 배치되어 있는 제1 도전 입자 배치 영역 및 제1 도전 입자 배치 영역에 대하여 도전 입자의 배열 형태, 배열 위치 또는 밀도가 다른 제2 도전 입자 배치 영역을 갖고, 제1 도전 입자 배치 영역 및 제2 도전 입자 배열 영역이 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있는 이방 도전성 필름을 제공한다.

또한, 본 발명은 절연 접착제층과, 해당 절연 접착제층에 배치된 도전 입자를 포함하는 이방 도전성 필름이며,

이방 도전성 필름으로 접속하는 전자 부품의 단자 배열 영역의 외형에 대응하여 형성된 도전 입자 배치 영역(이하, 접속용 도전 입자 배치 영역이라고도 함)을 갖고, 해당 도전 입자 배치 영역이, 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있는 이방 도전성 필름을 제공한다.

추가하여, 본 발명은 상술한 이방 도전성 필름으로 제1 전자 부품과 제2 전자 부품이 이방 도전성 접속되어 있는 접속 구조체를 제공한다.

본 발명의 이방 도전성 필름에 의하면, 접속용 도전 입자 배치 영역을 단자의 배열 영역의 외형에 따라서 형성함으로써, 접속에 관여하지 않는 도전 입자를 저감시킬 수 있으므로, 이방 도전성 필름의 제조 비용을 억제할 수 있다.

특히, 본 발명의 이방 도전성 필름에 있어서, 얼라인먼트 마크가 되는 도전 입자 배치 영역(이하, 위치 정렬용 도전 입자 배치 영역이라고도 함)을 형성한 경우에는, 접속해야 하는 전자 부품의 단자 배열 영역과, 이방 도전성 필름의 접속용 도전 입자 배치 영역을 위치 정렬할 수 있으므로, 확실하게 단자에 도전 입자를 포착시켜, 도통을 확보할 수 있다.

또한, 이 얼라인먼트 마크가 되는 도전 입자 배치 영역의 형성은, 종전의 이방 도전성 필름의 제조 공정에 있어서 추가 공정을 요하지 않고 형성할 수 있다.

도 1a는 이방 도전성 필름(1A)에 있어서의 도전 입자의 배치도이다.
도 1b는 이방 도전성 필름(1A)으로 접속하는 IC칩의 단자면의 평면도이다.
도 1c는 이방 도전성 필름(1A)을 IC칩에 열 압착함으로써 IC칩의 단자에 도전 입자를 포착시킨 상태의 평면도이다.
도 2는 이방 도전성 필름(1B)에 있어서의 도전 입자의 배치도이다.
도 3은 이방 도전성 필름(1C)에 있어서의 도전 입자의 배치도이다.
도 4는 이방 도전성 필름(1D)에 있어서의 도전 입자의 배치도이다.
도 5a는 입자 배열 군에 있어서의 도전 입자의 배치도이다.
도 5b는 입자 배열 군에 있어서의 도전 입자의 배치도이다.
도 5c는 입자 배열 군에 있어서의 도전 입자의 배치도이다.
도 5d는 입자 배열 군에 있어서의 도전 입자의 배치도이다.
도 5e는 입자 배열 군에 있어서의 도전 입자의 배치도이다.
도 6은 이방 도전성 필름(1E)에 있어서의 도전 입자의 배치도이다.
도 7은 이방 도전성 필름(1F)에 있어서의 도전 입자의 배치도이다.
도 8a는 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 8b는 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 8c는 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 8d는 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 9는 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 10은 입자 배열 군을 형성하는 도전 입자의 배치도이다.
도 11은 이방 도전성 필름(1G)에 있어서의 도전 입자의 배치도이다.
도 12는 이방 도전성 필름(1H)에 있어서의 도전 입자의 배치도이다.
도 13은 이방 도전성 필름(1I)에 있어서의 도전 입자의 배치도이다.
도 14는 이방 도전성 필름(1J)에 있어서의 도전 입자의 배치도이다.

이하, 도면을 참조하면서 본 발명을 상세하게 설명한다. 또한, 각 도면 중, 동일 부호는 동일하거나 또는 동등의 구성 요소를 나타내고 있다.

도 1a는, COG 접속에 사용되는 본 발명의 일 실시예 이방 도전성 필름(1A)에 있어서의 도전 입자(2)의 배치도이고, 도 1b는 이방 도전성 필름(1A)으로 접속하는 IC칩(20)의 단자면의 평면도이고, 도 1c는, 이방 도전성 필름(1A)을 IC칩(20)에 열 압착함으로써 IC칩(20)의 단자에 도전 입자를 포착시킨 상태의 평면도이다.

이 이방 도전성 필름(1A)은, 절연 접착제층(10)과, 절연 접착제층(10)에 배치된 도전 입자(2)를 갖는다. 도 1a, 도 1b 및 도 1c로부터 알 수 있는 바와 같이, 이방 도전성 필름(1A)에 있어서 도전 입자(2)는, IC칩(20)의 단자 배열에 대응하여 배치되어 있다.

보다 구체적으로는, IC칩(20)의 출력측 범프(21)에 대응하는 부위에서는, 3개의 도전 입자(2)가 일렬로 배열하여 입자 배열 군(3a)을 형성하고 있고, 입자 배열 군(3a)이 바둑판 형상으로 배열하여 접속용 도전 입자 배치 영역(4a)을 형성하고 있다. 각 입자 배열 군(3a)은, 이방 도전성 필름(1A)과 IC칩(20)을 중첩한 경우에, 대략 IC칩(20)의 개개 출력측 범프(21) 내에 배치되도록 형성되어 있고, 각 입자 배열 군(3a)에 있어서의 도전 입자(2)의 배열은 이방 도전성 필름(1A)의 길이 방향 F1에 대하여 기울기, 출력측 범프(21)에 의한 입자 포착성을 향상시키고 있다.

또한, 접속용 도전 입자 배치 영역(4a)의 외형과 출력측 범프(21)의 배열 영역(21a)의 외형이 대응하고 있다. 즉, 양쪽의 외형은 대략 동일 형상이지만, 이방 도전성 필름(1A)과 IC칩(20)을 중첩한 경우에 접속용 도전 입자 배치 영역(4a)이 출력측 범프(21)의 배열 영역(21a)을 커버하도록, 접속용 도전 입자 배치 영역(4a)이 출력측 범프(21)의 배열 영역(21a)보다도 약간 크게 형성되어 있다. 이 때문에 접속용 도전 입자 배치 영역(4a)도, 출력측 범프(21)의 배열 영역(21a)도 이방 도전성 필름(1A)의 길이 방향을 따라서 연장되고 있다.

IC칩(20)의 입력측 범프(22)에 대응하는 부위나 사이드 범프(23)에 대응하는 부위에도 상술한 출력측 범프(21)에 대응하는 부위와 마찬가지로, 3개의 도전 입자(2)가 일렬로 배열된 입자 배열 군(3b, 3c)이 개개의 범프(22, 23)에 대응하여 형성되어 있다.

그리고, 입력측 범프(22)에 대응하는 입자 배열 군(3b)을 이방 도전성 필름(1A)의 길이 방향 F1을 따라 일렬로 배열함으로써 접속용 도전 입자 배치 영역(4b)이 형성되어 있다. 이 접속용 도전 입자 배치 영역(4b)의 외형은, 입력측 범프(22)의 배열 영역(22a)의 외형에 대응하고, 접속용 도전 입자 배치 영역(4b)이 입력측 범프(22)의 배열 영역(22a)을 커버하도록 형성되어 있다.

또한, 사이드 범프(23)에 대응하는 입자 배열 군(3c)이 이방 도전성 필름(1A)의 짧은 방향 F2으로 배열하여 접속용 도전 입자 배치 영역(4c)이 형성되어 있다. 접속용 도전 입자 배치 영역(4c)의 외형도 사이드 범프(23)의 배열 영역(23a)의 외형에 대응하고, 접속용 도전 입자 배치 영역(4c)이 사이드 범프(23)의 배열 영역(23a)을 커버하도록 형성되어 있다.

이와 같이, 이 이방 도전성 필름(1A)에서는, 도전 입자의 배열 형태 또는 배열 위치가 다른 도전 입자 배치 영역(제2 도전 입자 배치 영역)(4a, 4b, 4c)이 형성되고, 이들 도전 입자 배치 영역(4a, 4b, 4c)의 외형은, IC칩(20)의 범프 배열 영역(21a, 22a, 23a)의 외형에 대응하여 형성되어 있으므로, 접속에 관여하지 않는 도전 입자에 수를 저감할 수 있고, 그것에 의해 이방 도전성 필름의 제조 비용을 억제할 수 있다.

또한, 이 이방 도전성 필름(1A)에서는, 각 도전 입자 배치 영역(4a, 4b, 4c)은, 개개의 범프(21, 22, 23)에 대응하여 배치된 입자 배열 군(3a, 3b, 3c)으로 형성되어 있으므로, 범프(21, 22, 23)에 포착되는 도전 입자의 수를 접속이 확보되는 한 저감시킬 수 있다. 따라서, 이방 도전성 필름(1A)에 필요해지는 전체에서의 도전 입자의 수를 저감하고, 이것에 의해서도 이방 도전성 필름의 제조 비용을 억제할 수 있다.

또한, IC칩의 범프(21, 22, 23)에 포착되는 도전 입자수를, 접속이 확보되는 한 저감시키는 것은, 접속 시에 가압 툴로 IC칩에 걸리는 가압력의 저감을 가능하게 한다. 이로 인해, 접속 시의 가압력에 대한 IC칩의 허용 한계에서 규정되는 범프의 개수 밀도를 증가시키고, 그것에 의해 IC칩 1개당의 범프의 접속 총 면적을 크게 할 수 있다. 예를 들어, 일반적인 IC칩에서는, IC칩 1개당의 범프의 접속 총 면적이 5×10⁶㎛²정도이지만, 그것을 1.5 내지 3배로 할 수 있다. 이에 의해 IC칩의 새로운 고집적화를 도모하는 것이 가능하게 된다.

한편, 이 이방 도전성 필름(1A)에 있어서, IC칩(20)의 얼라인먼트 마크(24)에 대응하는 부위에는, 직사각형의 네 코너와 중앙부에 배치된 도전 입자(2)에 의해 위치 정렬용 도전 입자 배치 영역(제1 도전 입자 배치 영역)(4d)이 형성되어 있다. 이 얼라인먼트 마크(24)에 대응한 위치 정렬용 도전 입자 배치 영역(4d)은, IC칩(20)의 단자 배열 영역(21a, 22a, 23a)에 대응한 접속용 도전 입자 배치 영역(4a, 4b, 4c)과는 별개인 위치에 형성되어 있고, 접속에 관여하지 않지만, 이방 도전성 필름(1A)과 IC칩(20)의 위치 정렬에 사용할 수 있다. 또한, 위치 정렬용 도전 입자 배치 영역(4d) 내에 추가로 도전 입자를 배치하고, 해당 영역(4d) 내의 도전 입자의 개수 밀도를 접속용 도전 입자 배치 영역(4a, 4b, 4c)보다 높여도 된다.

종래, IC칩(20)의 얼라인먼트 마크(24)는 수십 ㎛ 내지 수백 ㎛의 크기로 형성되어 있고, CCD 또는 레이저를 사용하여 IC칩과 기판과의 얼라인먼트가 행해지고 있지만, 이방 도전성 필름에는 IC칩(20)의 얼라인먼트 마크(24)에 대응하는 마크는 형성되어 있지 않다. 이것은, 종래의 이방 도전성 필름에서는, 그 전체 면에 도전 입자가 단분산 내지 격자 형상으로 배치되어 있기 때문에, 이방 도전성 필름과 기판 또는 IC칩을 범프 사이즈의 정밀도로 접합을 할 필요가 없고, 이방 도전성 필름에(얼라인먼트의 위치 검출에 사용하는) 레이저광 등을 투과시켜서 IC칩과 기판의 얼라인먼트를 행하기 때문이다.

한편, 본 실시예의 이방 도전성 필름(1A)과 같이 범프(21, 22, 23)에 포착되는 도전 입자(2)의 수를 접속이 확보되는 한으로 저감시키는 경우에는, 범프 사이즈에 대응한 정밀도로 이방 도전성 필름(1A)을 범프와 접합할 필요가 있고, 이방 도전성 필름(1A)에 얼라인먼트 마크를 설치하는 것이 필요해지는 경우가 있다.

또한, 이방 도전성 필름(1A)에 얼라인먼트 마크를 형성하는 방법으로서, IC칩(20)의 얼라인먼트 마크(24)에 대응하는 크기의 것을 절연 접착제층에 배치하는 것도 생각할 수 있지만, 이방 도전성 필름의 제조 공정상의 제약으로부터 어렵다. 또한, 절연 접착제층에 직접적으로 인쇄 등에 의해 마킹하는 것도 생각할 수 있지만, 얼라인먼트 마크가 너무 작아서 실제 상의 마킹의 가공이 곤란하다.

이에 비해, 도전 입자의 배열을 얼라인먼트 마크로서 사용하면, 이방 도전성 필름의 제조 공정에 새로운 공정을 추가하는 것이 불필요하고, 또한 제조된 이방 도전성 필름을 이방 도전성 접속에 사용하는 경우에 현저한 제한도 발생하지 않고, 이방 도전성 필름에 있어서의 도전 입자의 배치와 IC칩의 범프에 대응한 기판측의 전극의 위치를 맞추는 것이 가능하게 된다. 따라서, 본 실시예의 본 발명 이방 도전성 필름(1A)에 있어서는, 얼라인먼트 마크로서 위치 정렬용 도전 입자 배치 영역(4d)을 형성하고 있다. 또한, 이와 같이 도전 입자(2)에 의해 이방 도전성 필름(1A)에 얼라인먼트 마크를 형성하는 경우에, 이방 도전성 필름(1A)에서는 범프(21, 22, 23)에 포착되는 도전 입자(2)의 수를 접속이 확보되는 한으로 저감시키고 있으므로, 이방 도전성 필름(1A)의 투과성이 높다. 따라서, 기판측으로부터 투시하여 얼라인먼트 작업을 행하는 것도 가능해진다. 이로 인해, IC칩측의 얼라인먼트 마크의 설계 자유도를 높게 할 수 있고, IC칩측의 얼라인먼트 마크를 범프의 형성 영역의 근방에 설치하여, 얼라인먼트 정밀도를 향상시키는 것이 가능하게 된다.

위치 정렬용 도전 입자 배치 영역(4d)의 크기로서는 특별히 제한은 없지만, 검출 정밀도를 유지하기 위해서, COG용의 본 실시예의 이방 도전성 필름(1A)에서는 100㎛²이상 1㎟ 이하가 바람직하다. 또한, FOG 및 FOB용의 이방 도전성 필름에서는, 검출 정밀도를 유지하기 위하여 0.01㎟ 이상 9㎟ 이하로 하는 것이 바람직하다.

한편, 이 이방 도전성 필름(1A)에는, IC칩(20)의 출력측 범프(21)의 배열 영역(21a)에 대응한 도전 입자 배치 영역(4a)과, 입력측 범프(22)의 배열 영역(22a)에 대응한 도전 입자 배치 영역(4b)의 사이에는, 도전 입자가 배치되어 있지 않은 중앙부 영역(5)이 형성되어 있다. 또한, 이방 도전성 필름(1A)의 길이 방향 F1으로는, IC칩(20)의 범프 배열 영역(21a, 22a, 23a)에 대응한 상술한 도전 입자 배치 영역(4a, 4b, 4c)이 주기적으로 반복 형성되어 있고, 이방 도전성 필름(1A)의 길이 방향 F1으로 인접하는 도전 입자 배치 영역(4c)끼리의 사이에는 도전 입자가 배치되어 있지 않은 버퍼 영역(6)이 형성되어 있다.

일반적으로, 이방 도전성 필름(1A)은 롤 형상으로 권회하여 보관되고, 인출하여 사용되는 바, 버퍼 영역(6)은, 이방 도전성 필름(1A)의 사용 시에, 롤 형상으로 권회한 이방 도전성 필름(1A)을 인출하고, 커팅 작업을 하기 위하여 사용된다.

버퍼 영역(6)의 이방 도전성 필름(1A)의 길이 방향 F1의 길이는, 특별히 제한은 없지만, 일례로서, 이방 도전성 필름(1A)의 인출이나 커팅 등의 작업성을 향상시키는 점에서, 0.1mm 이상이 바람직하고, 0.2mm 이상이 보다 바람직하다. 한편, 이방 도전성 필름(1A)의 하나의 롤체에 있어서, 접속에 기여할 수 있는 영역을 많이 확보하는 점에서, 10mm 이하가 바람직하고, 3mm 이하가 보다 바람직하고, 1mm 이하가 더욱 보다 바람직하다.

이와 같이, 이 이방 도전성 필름(1A)에 의하면, IC칩(20)의 범프 배열 영역(21a, 22a, 23a)에 대응하여 도전 입자 배치 영역(4a, 4b, 4c)이 형성되어 있으므로, 도전 입자 배치 영역(4a, 4b, 4c)에서는 도전 입자(2)의 밀도를 적절하게 하여 범프에 있어서의 도전 입자(2)의 포착성을 높일 수 있고, 또한 범프가 없는 영역에 대응하는 중앙부 영역(5)이나 버퍼 영역(6)에서는 도전 입자가 존재하지 않으므로 접속에 관여하지 않는 도전 입자를 저감시킬 수 있다. 또한, 도전 입자 배치 영역(4a, 4b, 4c)에서는, 도전 입자(2)가 개개의 범프에 대응하여 배열한 입자 배열 군(3a, 3b, 3c)이 형성되어 있으므로, 범프(21, 22, 23)에 있어서의 입자 포착성을 향상시켜, 인접하는 범프 사이에서 쇼트가 발생하는 것을 억제할 수 있다.

본 발명의 이방 도전성 필름은, 다양한 형태를 취할 수 있다. 예를 들어, 도 2에 도시하는 이방 도전성 필름(1B)과 같이, 그 길이 방향 F1으로, 상술한 이방 도전성 필름(1A)과 동일한, IC칩(20)의 범프 배열 영역에 대응한 접속용 도전 입자 배치 영역(4a, 4b, 4c)이 주기적으로 반복하여 형성되고, 이방 도전성 필름(1B)의 짧은 방향 F2에는, 이러한 접속용 도전 입자 배치 영역(4a, 4b, 4c)의 반복 열이 복수 열 형성되어 있어도 된다. 이 이방 도전성 필름(1B)은, 슬릿 선(7)의 위치에서 슬릿되어 사용된다.

또한, 도 3에 도시하는 이방 도전성 필름(1C)과 같이, 입력측 범프(22)에 대응하는 입자 배열 군(3b)을 이방 도전성 필름(1C)의 짧은 방향 F2로 연장하고, 이방 도전성 필름(1C)의 슬릿이, 슬릿 선(7a)에서 행해져도 되고, 연장한 도전 입자의 열분만큼 외측의 슬릿 선(7b)에서 행해져도 된다고 할 수 있다. 이에 의해, 실제의 슬릿 가공에서 슬릿 위치가 어긋나도 슬릿 후의 이방 도전성 필름을 사용하는 것이 가능하게 된다.

도 4에 도시하는 이방 도전성 필름(1D)과 같이, 얼라인먼트 마크로서 사용하는 위치 정렬용 도전 입자 배치 영역(4d)을, 이방 도전성 필름(1D)의 길이 방향 F1의 테두리부에 따른 위치에 형성해도 된다. 얼라인먼트 마크로서 사용하는 위치 정렬용 도전 입자 배치 영역(4d)의 형성 배치는, IC칩에 형성되어 있는 얼라인먼트 마크에 따라서 적절히 변경할 수 있다.

또한, 본 발명에 있어서, 도전 입자 배치 영역 내에 있어서의 도전 입자의 배치에는 특별히 제한은 없다. 전술한 이방 도전성 필름(1A 내지 1D)과 같이, 도전 입자(2)가 입자 배열 군(3a, 3b, 3c)을 형성하고, 입자 배열 군(3a, 3b, 3c)이 배열하여 도전 입자 배치 영역(4a, 4b, 4c)을 형성해도 되고, 도전 입자가 랜덤하게 집합하여 입자 군을 형성하고, 그 입자 군이 도전 입자 배치 영역 내에서 배열하고 있어도 되고, 도전 입자 배치 영역 내에서 단독의 도전 입자를 격자 형상으로 배열해도 되고, 도전 입자 배치 영역 내에서 도전 입자가 랜덤하게 배치되어 있어도 된다. 도전 입자 배치 영역 내에 있어서의 도전 입자의 배치는, 얼라인먼트를 정확하게 행하는 점에서, 도전 입자 배치 영역의 윤곽을 인식할 수 있는 정도로 도전 입자의 집합을 형성하고 있는 것이 바람직하다.

도전 입자 배치 영역 내에서 도전 입자가 입자 배열 군을 형성하는 경우, 입자 배열 군 내에서 인접하는 도전 입자의 간격은 도전 입자의 입자 직경의 1/4 미만으로 할 수 있고, 접촉하고 있어도 된다. 한편, 인접하는 입자 배열 군끼리의 간격은 도전 입자의 입자 직경 0.5배 이상으로 하는 것이 바람직하다. 여기서, 도전 입자의 입자 직경은, 이방 도전성 필름(1A)을 형성하는 도전 입자의 평균 직경이다. 도전 입자의 평균 직경은, 쇼트 방지와, 접속하는 단자 간 접합의 안정성의 점에서 바람직하게는 1 내지 30㎛, 보다 바람직하게는 1 내지 10㎛이다.

입자 배열 군을 구성하는 도전 입자의 수는 2개 이상, 바람직하게는 3개 이상으로 할 수 있다. 또한, 각 입자 배열 군은, 전술한 이방 도전성 필름(1A)의 입자 배열 군(3a, 3b, 3c)과 같이, 범프의 길이 방향에 대하여 경사진 일렬의 직선 형상으로 해도 되고, 또한 도전 입자(2)의 배열을, 하나의 범프(21(22, 23))를 횡단하는 직선상으로 해도 되고(도 5a), 하나의 범프(21(22, 23))를 종단하는 직선 형상으로 해도 되고(도 5b) 하나의 범프(21(22, 23))에 대하여 복수 열의 직선상의 배열로 해도 되고(도 5c), 하나의 범프21 (22, 23)에 대하여 도전 입자를 삼각형의 정점에 배치한 형상으로 해도 되고(도 5d), 사각형 등의 정점에 배치한 형상으로 해도 된다(도 5e). 이렇게 개개의 입자 배열 군의 외형을 다각형으로 하는 경우에, 그 다각 형상은 정삼각형, 정사각형, 직사각형 등이어도 되고, 1개 이상의 정점이 돌출되는 등에 의해 왜곡된 다각 형상 내지 비대칭의 형상이어도 된다. 일반적으로 범프는 직사각형 또는 원형이기 때문에, 이것과 상사성이나 유사성을 갖지 않는 쪽이, 이방 도전성 접속의 가압 시에 불규칙한 입자 어긋남이 일어나도, 단자에 있어서의 도전 입자의 포착성의 저하를 억제할 수 있다.

또한, 입자 배열 군을 구성하는 도전 입자는, 하나의 범프에 대응하는 영역 내에 있어도 되고, 도 6에 나타내는 이방 도전성 필름(1E)의 입자 배열 군(3a, 3b)과 같이, 하나의 범프(21, 22) 내에 수렴되는 일 없이 해당 범프를 가로지르게 형성되어 있어도 된다. 또한, 도 6에 있어서, 도트에 의해 채워진 영역은, 이방 도전성 필름(1E)으로 접속하는 IC칩의 범프(21, 22)나 얼라인먼트 마크(24)를 나타내고 있다.

또한, 입자 배열 군에 있어서의 도전 입자의 배열 방향은, 도 6에 도시하는 바와 같이 이방 도전성 필름(1E)의 길이 방향으로 해도 되고, 도 7에 도시하는 바와 같이 이방 도전성 필름(1F)의 짧은 방향 F2(즉, 각 범프(21, 22)의 길이 방향)로 해도 된다. 또한, 범프의 긴 변이 도전 입자 직경에 대하여 충분히 긴 경우에, 도 7에 나타내는 이방 도전성 필름(1F)의 입자 배열 군(3a)과 같이, 3개보다 많은 도전 입자(2)를 이방 도전성 필름의 짧은 방향 F2(즉, 각 범프(21, 22)의 길이 방향)로 배열해도 된다. 입자 배열 군을 구성하는 도전 입자의 배치는, 범프 자체의 형상이나, IC칩에 있어서의 범프의 배치 상황에 따라서 적절히 정할 수 있다.

또한, 입자 배열 군의 배열 형태에 관하여, 범프의 긴 변이 도전 입자 직경에 대하여 충분히 긴 경우에, 도 8a 내지 도 8d에 도시한 바와 같이, 입자 배열 군(3)을 구성하는 도전 입자(2)의 외접 형상을 3각형 이상의 다각형으로 하고, 그 입자 배열 군(3)을 범프(21)의 길이 방향으로 배열해도 된다. 이 다각형의 형상은 정다각형이거나, 왜곡된 다각형이어도 된다.

이 경우, 도 8b에 도시한 바와 같이, 입자 배열 군(3)의 도전 입자(2)가 외접하는 다각형의 각 변 방향이 이방 도전성 필름의 길이 방향 F1 또는 짧은 방향 F2와 교차하는 방향으로 할 수 있다. 일반적인 직사각형의 범프(21)에 대하여, 도전 입자(2)가 외접하는 다각형의 각 변 방향을 이렇게 정함으로써, 이방 도전성 필름의 얼라인먼트 어긋남에 대한 허용량을 크게 할 수 있다.

도 8c에 도시한 바와 같이, 범프(21)를 걸치도록 이격한 한 쌍의 입자 배열 군을 포함하는 도전 입자 유닛(도전 입자 4개)(3n)과, 범프(21) 상에서 도전 입자가 근접하고 있는 입자 배열 군(도전 입자 4개)(3m)을 배열해도 된다. 입자 배열 군(3)의 외접 형상의 범프(21)의 짧은 방향 길이(이방 도전성 필름의 길이 방향 F1의 길이)가 범프 짧은 방향의 길이보다도 긴 입자 배열 군(3n)과 동등 이하의 입자 배열 군(3m)을 혼재시켜도 된다. 또한, 동 도면의 형태에서는, 범프 짧은 방향의 길이가 짧은 직사각형의 입자 배열 군(3m)의 범프 길이 방향의 외접선 Lm과, 범프 짧은 방향의 길이가 긴 직사각형의 한 쌍 입자 배열 군을 포함하는 유닛(3n)의 범프 길이 방향의 내접선 Ln이 겹친다. 이에 의해, 이방 도전성 접속 시에 이방 도전성 필름의 길이 방향 F1으로 위치 어긋남이 발생해도, 범프(21)에서는 일정수의 도전 입자(2)를 포착하는 것이 가능하게 된다.

도 8d에 도시한 바와 같이, 입자 배열 군(3)의 범프 짧은 방향의 길이를 범프(21)의 짧은 방향 길이보다도 크게 해도 된다. 도 8c 및 도 8d에 도시한 바와 같이, 입자 배열 군(3)으로서, 그 범프 짧은 방향의 길이가 범프(21)의 짧은 방향 길이 보다도 큰 것이 존재하면, 필름의 휨 등에 의해 범프(21)에 대한 입자 배열 군(3)의 위치가 소기의 위치에서 어긋나도 도전 입자(2)가 범프(21)로 포착되기 쉬워진다.

도전 입자(2)의 포착성의 향상을 위해 도 9에 도시한 바와 같이, 입자 배열 군(3p)을 구성하는 도전 입자의, 이방 도전성 필름의 길이 방향 F1으로 연장되는 변으로의 투영 폭 L1과, 그 입자 배열 군(3p)에 대하여 이방 도전성 필름의 짧은 방향 F2에 인접하는 입자 배열 군(3q)의 동일한 투영 폭 L2를 중복시키는 것이 바람직하다.

또한, 도 9에 도시한 바와 같이, 입자 배열 군(3)을 구성하는 도전 입자(2)의 외접 형상을 3각형으로 하는 경우에, 이 3각형의 정점이 이방 도전성 필름의 긴 변측 또는 짧은 변측에 돌출하도록 하는 것이 바람직하다. 3각형의 정점이 이방 도전성 필름의 긴 변측에 돌출하도록 함으로써, 이방 도전성 필름의 짧은 방향 F2의 3각형의 길이 L3이, 이방 도전성 필름의 길이 방향 F1의 삼각형 길이 L4보다도 길어지면, 범프(21)의 가장자리(21x)에 대하여 삼각형의 변(3x)이 예각으로 교차하기 때문에, 특히 파인 피치의 경우에 도전 입자의 포착성이 향상된다.

또한, 입자 배열 군(3) 내에 있어서의 도전 입자(2)의 배열은, 각 입자 배열 군(3)에 있어서 동일해도 되고, 상이해도 된다. 상이하게 하는 경우에, 규칙적으로 변경할 수 있다. 예를 들어, 도 10에 도시한 바와 같이, 입자 배열 군(3)을 구성하는 도전 입자(2)가 동일 개수, 외접 형상이 동일하지만, 외접 형상의 방향이 상이한 것을 혼재시켜도 된다. 입자 배열 군(3)으로서, 그것을 구성하는 도전 입자 수가 상이한 것을 규칙적으로 반복하여 배열해도 된다.

도 11에 도시하는 이방 도전성 필름(1G)은, 복수의 범프(21)에 걸치는 입자 배열 군(3a)에 있어서 도전 입자(2)를 이방 도전성 필름의 길이 방향 F1에 대하여 비스듬히 배열한 것이다. 범프에 있어서의 입자 포착성을 향상시키는 점에서, 입자 배열 군에 있어서의 도전 입자의 배열은, 이방 도전성 필름(1G)의 길이 방향에 대하여 비스듬한 것이 바람직하다.

또한, 도 11에 도시하는 이방 도전성 필름(1G)에서는, 입자 배열 군(3a)이 이방 도전성 필름의 길이 방향 F1으로 배열함으로써 형성된 도전 입자 배치 영역(4a)이 IC칩의 출력측 범프의 형성 영역을 덮도록 형성되어 있고, 이 도전 입자 배치 영역(4a)의 외형의 단부가 반도체 칩의 얼라인먼트 마크(24)에 대응한다. 그로 인해, 이 이방 도전성 필름(1G)에서는, IC칩의 범프에 대응한 도전 입자의 배열과는 별개인, IC칩의 얼라인먼트 마크(24)에 대응한 도전 입자의 배열은 형성되어 있지 않다.

도 12에 나타내는 이방 도전성 필름(1H)과 같이, 복수의 범프(21, 22)에 걸친 입자 배열 군(3a, 3b)이, 도전 입자(2)를 이방 도전성 필름(1H)의 길이 방향 F1으로 배열한 것이어도 된다. 이 입자 배열 군(3a, 3b)을 이방 도전성 필름(1H)의 짧은 방향 F2로 배열함으로써 도전 입자 배치 영역(4a, 4b)이 형성된다.

또한, 어느 쪽의 형태에 있어서도, 하나의 범프에서 포착되는 도전 입자의 수가 3개 이상이 되도록 도전 입자를 배치하는 것이 바람직하고, 10개 이상으로 하는 것이 더욱 바람직하다.

또한, 하나의 범프를 가로지르도록 입자 배열 군을 형성하는 경우, 입자 배열 군에 있어서의 인접하는 도전 입자의 간격이 도전 입자의 입자 직경 1/4 미만일 때에는, 이방 도전성 접속 후의 쇼트의 발생을 저감하는 점에서, 입자 배열 군의, 이방 도전성 필름의 길이 방향 길이(범프의 짧은 방향 길이)는 범프 간 거리의 0.8배 미만이 바람직하고, 0.5배 미만이 보다 바람직하다.

한편, 이방 도전성 필름을 FOG 접속에 사용하는 경우도, 복수의 도전 입자가 배치되어 있는 제1 도전 입자 배치 영역 및 제1 도전 입자 배치 영역에 대하여 도전 입자의 배열 형태, 배열 위치 또는 밀도가 다른 제2 도전 입자 배치 영역이, 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있도록 한다. 즉, 위치 정렬용 도전 입자 배치 영역과, 기판의 단자 배열 영역의 외형에 대응하여 형성된 접속용 도전 입자 배치 영역을 이방 도전성 필름의 길이 방향 F1으로 주기적으로 형성한다. 예를 들어, 도 13에 나타내는 이방 도전성 필름(1I)과 같이, 도전 입자(2)가, 기판의 각 단자에 대응하는 입자 배열 군으로서, 이방 도전성 필름(1I)의 짧은 방향 F2로 배열한 입자 배열 군(3e)을 형성하고, 그 입자 배열 군(3e)을 이방 도전성 필름(1I)의 길이 방향 F1으로 배열하여 접속용 도전 입자 배치 영역(4e)을 형성하고, 이 접속용 도전 입자 배치 영역(4e)을 이방 도전성 필름(1I)의 길이 방향 F1으로 주기적으로 형성한다. 이 접속용 도전 입자 배치 영역(4e)의 외형은, 기판에 있어서의 단자의 배열 영역의 외형에 대응한다. 또한, 기판의 얼라인먼트 마크(24)에 대응하는 이방 도전성 필름(1I)의 얼라인먼트 마크로서, 위치 정렬용 도전 입자 배치 영역(4d)이 이방 도전성 필름(1I)의 길이 방향으로 주기적으로 형성되어 있다.

도 14에 도시하는 이방 도전성 필름(1J)과 같이, 도전 입자(2)가 이방 도전성 필름(1H)의 길이 방향 F1으로 배열한 입자 배열 군(3e)을 이방 도전성 필름(1J)의 짧은 방향 F2로 배열하여 도전 입자 배치 영역(4e)을 형성하고, 이 도전 입자 배치 영역(4e)을 이방 도전성 필름(1H)의 길이 방향 F1으로 주기적으로 형성해도 된다. 이 도전 입자 배치 영역(4e)의 외형도, 기판에 있어서의 단자의 배열 영역의 외형에 대응하고 있다.

이들의 이방 도전성 필름(1I, 1J)에는, 유리 기판 또는 플렉시블 프린트 배선판에 형성되어 있는 얼라인먼트 마크(24)와 위치 정렬하기 위한 도전 입자 배치 영역(4d)이 형성되어 있으나, 이방 도전성 필름(1I, 1J)과, 유리 기판 또는 플렉시블 프린트 배선판을 위치 정렬하여 중첩했을 경우에, 도전 입자 배치 영역(4e)의 단부가 얼라인먼트 마크(24)와 겹치도록 형성함으로써 위치 정렬용 도전 입자 배치 영역(4d)의 형성을 생략하고, 도전 입자 배치 영역(4e)의 단부를 이방 도전성 필름측의 얼라인먼트 마크로서 사용해도 된다.

또한, 전자 부품의 범프 배열 내에는, 전자 부품끼리의 접속에는 관여하지 않지만, 이방 도전성 접속시의 열 압착 조건을 압흔으로부터 검사할 수 있도록 하는 더미 범프가 설치되는 경우가 있고, 또한 파인 피치의 범프 배열과 함께 비교적 큰 사이즈의 입출력용의 범프가 설치되는 경우가 있다. 따라서, 더미 범프나 비교적 큰 사이즈의 범프에 대응하는 도전 입자 배치 영역을 이방 도전성 필름에 설치하고, 이것을 얼라인먼트 마크에 대체시키는 것도 가능하다.

상술한 바와 같이 입자 배열 군을 구성하는 도전 입자는 여러 가지 배치를 취할 수 있고, 각 범프가 포착하는 도전 입자수를 접속이 확보 가능한 한 저감시키는 경우에, 이방 도전성 접속 시의 이방 도전성 필름의 절연 접착제층을 구성하는 수지의 흐름, 필름, 기판, 또는 IC칩의 휨 등도 근거로 하여 도전 입자를 각 범프에 대하여 적절하게 배치하는 것이 바람직하다.

본 발명에 있어서 도전 입자 배치 영역에서의 도전 입자(2)의 밀도는, 특별히 제한은 없고, 대상물에 의해 적절히 설정할 수 있지만, 바람직하게는 10개/㎟ 이상, 보다 바람직하게는 1000개/㎟ 이상, 더욱 바람직하게는 1000개/㎟ 이상, 특히 2000개/㎟ 이상으로 할 수 있다. 한편, 상한은 접속 대상물의 조건에 따라 변경되기 때문에, 특별히 없지만, 예를 들어 입자 배열 군에 있어서 도전 입자를 연결시켜서 배치하는 경우나, 얼라인먼트 마크나 더미 범프 등에 대응시켜서 도전 입자를 고밀도로 배치하는 경우 등에 있어서는, 도전 입자(2)의 밀도는 250000개/㎟ 이하로 할 수 있다. 통상은, 100000개/㎟ 이하가 바람직하고, 50000개/㎟ 이하가 보다 바람직하다. 이 입자 밀도는, 도전 입자(2)의 입자 직경과 배열 형태에 따라 적절히 조정된다.

본 발명에 있어서, 도전 입자(2) 자체의 구성이나 절연 접착제층(10)의 층 구성 또는 구성 수지에 대해서는 다양한 형태를 취할 수 있다.

즉, 도전 입자(2)로서는, 공지된 이방 도전성 필름에 사용되고 있는 것 중에서 적절히 선택하여 사용할 수 있다. 예를 들어, 니켈, 코발트, 은, 구리, 금, 팔라듐 등의 금속 입자, 금속 피복 수지 입자 등을 들 수 있다. 2종 이상을 병용할 수도 있다.

절연 접착제층(10)으로서는, 공지된 이방 도전성 필름에서 사용되는 절연성 수지층을 적절히 채용할 수 있다. 예를 들어, 아크릴레이트 화합물과 광 라디칼 중합 개시제를 포함하는 광 라디칼 중합형 수지층, 아크릴레이트 화합물과 열 라디칼 중합 개시제를 포함하는 열 라디칼 중합형 수지층, 에폭시 화합물과 열 양이온 중합 개시제를 포함하는 열 양이온 중합형 수지층, 에폭시 화합물과 열 음이온 중합 개시제를 포함하는 열 음이온 중합형 수지층 등을 사용할 수 있다. 이들의 수지층은 필요에 따라, 각각 중합한 것으로 할 수 있다. 또한, 절연 접착제층(10)을, 복수의 수지층으로 형성해도 된다.

절연 접착제층(10)에는, 필요에 따라 실리카 미립자, 알루미나, 수산화알루미늄 등의 절연성 필러를 첨가해도 된다. 절연성 필러의 배합량은, 절연 접착제층을 형성하는 수지 100질량부에 대하여 3 내지 40질량부로 하는 것이 바람직하다. 이에 의해, 이방 도전성 접속 시에 절연 접착제층(10)이 용융해도, 용융한 수지에서 도전 입자(2)가 불필요하게 이동하는 것을 억제할 수 있다.

절연 접착제층 전체의 최저 용융 점도로서는, 100 내지 10000Pa·s가 바람직하고, 500 내지 5000Pa·s가 보다 바람직하고, 특히 바람직하게는 1000 내지 3000Pa·s이다. 이 범위라면, 절연 접착제층(10)에 도전 입자를 정밀하게 배치할 수 있고, 또한 이방 도전성 접속 시의 압입에 의해 수지 유동이 도전 입자의 포착성에 지장을 초래하는 것을 방지할 수 있다. 최저 용융 점도의 측정은, 레오미터(TA사제 ARES)를 사용하여, 승온 속도 5℃/min, 측정 온도 범위 50 내지 200℃, 진동 주파수 1Hz의 조건에서 구할 수 있다.

절연 접착제층(10)에 도전 입자(2)를 상술한 배치로 고정하는 방법으로서는, 도전 입자(2)의 배치에 대응한 오목부를 갖는 형을 기계 가공이나 레이저 가공, 포토리소그래피 등 공지된 방법으로 제작하고, 그 형에 도전 입자를 넣고, 그 위에 절연 접착제층 형성용 조성물을 충전하고, 경화시켜, 형으로부터 취출하면 된다. 이러한 형으로부터, 더욱 강성이 낮은 재질로 형을 제작해도 된다.

또한, 절연 접착제층(10)에 도전 입자(2)를 상술한 배치에 두기 위해서, 절연 접착제층 형성 조성물층 상에, 관통 구멍이 소정의 배치로 형성되어 있는 부재를 설치하고, 그 위로부터 도전 입자(2)를 공급하고, 관통 구멍을 통과시키는 등의 방법이어도 된다.

본 발명의 이방 도전성 필름을 사용하여, FPC, 리지드 기판, 세라믹 기판, 플라스틱 기판, 유리 기판 등의 제1 전자 부품의 접속 단자와, IC칩, IC 모듈, FPC 등의 제2 전자 부품의 접속 단자를 이방 도전성 접속하는 경우, 예를 들어 이방 도전성 필름(1A)의 길이 방향 F1과, 제1 전자 부품 또는 제2 전자 부품의 접속 단자의 짧은 방향을 맞추고, 또한 CCD 등을 사용한 화상 검출 등에 의해 양쪽의 얼라인먼트 마크를 맞추어, 가열 가압한다. 또한, 광 경화를 이용하여 접속할 수도 있다. 또한, IC칩이나 IC모듈을 스택하여 제2 전자 부품끼리를 이방 도전성 접속할 수도 있다. 이와 같이 하여 얻어지는 접속 구조체도 본 발명의 일부이다.

본 발명은 이렇게 하여 이방 도전성 접속한 제1 전자 부품과 제2 전자 부품의 접속 구조체도 포함한다.

실시예

이하, 실시예에 기초하여, 본 발명을 구체적으로 설명한다.

실시예 1 내지 4, 비교예 1

(1) FOG 접속용의 이방 도전성 필름의 제조

페녹시 수지(열가소성 수지)(신닛테츠 스미킨(주), YP-50) 60부, 에폭시 수지(열경화성 수지)(미쯔비시 가가꾸(주), jER828) 40부, 양이온계 경화제(산신 가가꾸 고교(주), SI-60L) 2부를 포함하는 절연성 수지의 혼합 용액을 제조하고, 그것을, 필름 두께 50㎛의 PET 필름 상에 도포하고, 80℃의 오븐에서 5분간 건조시켜, PET 필름 상에 두께 20㎛의 점착층을 형성하였다.

한편, FOG 접속하는 기판의 전극 단자의 배치에 대응시켜서, 볼록부가 소정의 배치 밀도의 배열 패턴을 주기적으로 갖는 금형(실시예 1 내지 4) 또는 볼록부가 소정의 배치 밀도로 랜덤한 배치의 금형(비교예 1)을 제작하고, 공지된 투명성 수지의 펠릿을 용융시킨 상태에서 해당 금형에 유입하고, 차게 하여 굳힘으로써, 오목부가 격자 형상의 패턴 수지형을 형성하였다. 이 수지형의 오목부에 도전 입자(세끼스이 가가꾸 고교(주), AUL704, 입경 4㎛)를 충전하고, 그 위에 상술한 절연성 수지의 점착층을 씌워, 자외선 경화에 의해 해당 절연성 수지에 포함되는 경화성 수지를 경화시켰다. 그리고, 형으로부터 절연성 수지를 박리하고, 표 1에 나타내는 실시예 및 비교예의 이방 도전성 필름을 제조하였다.

여기서, FOG 접속하는 플렉시블 프린트 기판은, 전극의 단자 폭 20㎛, 단자 길이 1mm, 단자 간 스페이스 20㎛, IC칩의 범프 밀도에 상당하는 단자의 밀도가 1㎟ 당 25개의 것으로 하였다.

유리 기판은 ITO 솔리드 유리를 사용하였다.

또한, 실시예 1에서는, 1개의 전극 단자(20㎛×1mm)당 10개의 도전 입자가 해당 전극 단자 내에 수렴되도록 배치되고, 전극 단자 간에는 도전 입자가 존재하지 않도록 입자 배열 군을 주기적으로 형성하였다.

실시예 2에서는, 1개의 전극 단자(20㎛×1mm)당 14개의 도전 입자가 배치되고, 전극 단자 간에는 도전 입자가 존재하지 않도록 입자 배열 군을 주기적으로 형성하였다. 이 경우, 각 전극 단자에 있어서 해당 단자 폭 방향으로 도전 입자가 도전 입자 직경 1개분 밀려나오도록 하였다.

실시예 3에서는, 도전 입자가 입자 간 거리 4㎛의 4방 격자로, 단자의 짧은 방향으로 2열, 단자의 긴 방향으로 40 내지 42열로 배열한 입자 배열 군이, 전극 단자 상에 배치되도록 입자 배열 군을 주기적으로 형성하였다. 그것에 의하여, 25개의 전극 단자에 대응하는 도전 입자 배치 영역(단자 간 영역 포함함)(1㎟)에 있는 도전 입자의 합계는 2080개가 되었다.

실시예 4에서는, 실시예 3과 대략 같은 4방 격자의 입자 배열 군이며, 단자의 짧은 방향으로 4열, 단자의 긴 방향으로 20 내지 24열로 배열한 입자 배열 군을 각 전극 단자에 대하여 형성하였다. 이 경우, 입자 배열 군의 단자 짧은 방향의 길이는, 단자 폭(단자의 짧은 방향 길이)을 상회하고 있다. 그것에 의하여, 25개의 전극 단자에 대응하는 도전 입자 배치 영역(단자 간 포함함)(1㎟)에 있는 도전 입자의 합계는 2130개가 되었다.

비교예 1에서는, 도전 입자 개수 밀도가 5000개/㎟가 되도록 도전 입자를 랜덤하게 배치하였다.

(2) 도통 평가

실시예 1 내지 4 및 비교예 1의 이방 도전성 필름의 (a) 초기 도통 저항, (b) 도통 신뢰성, (c) 쇼트 발생률을, 각각 다음과 같이 평가하였다. 결과를 표 1에 나타내었다.

(a) 초기 도통 저항

실시예 1 내지 4 및 비교예 1의 이방 도전성 필름을, 상술한 플렉시블 프린트 기판과 유리 기판 사이에 끼우고, 가열 가압(180℃, 5MPa, 5초)하여 각 평가용 접속물을 얻고, 그 평가용 접속물의 도통 저항을 측정하였다.

이 경우, 플렉시블 프린트 기판, 이방 도전성 필름 및 유리 기판의 위치 정렬은, 실체 현미경을 사용하면서 수작업으로 행하였다.

(b) 도통 신뢰성

(a) 초기 도통 저항의 평가용 접속물을 온도 85℃, 습도 85％ RH의 항온조에 500시간 간격, 그 도통 저항을, (a)와 동일하게 측정하였다. 또한, 이 도통 저항이 5Ω 이상이면, 접속한 전자 부품의 실용적인 도통 안정성의 점에서 바람직하지 않다.

(c) 쇼트 발생률

쇼트 발생률의 평가용 IC로서 다음의 IC(7.5㎛ 스페이스의 빗살 TEG(test element group))를 준비하였다.

외경 1.5×13mm

두께 0.5mm

범프 사양 금 도금, 높이 15㎛, 사이즈 25×140㎛, 범프 간 거리 7.5㎛

각 실시예 및 비교예의 이방 도전성 필름을, 쇼트 발생률의 평가용 IC와, 해당 평가용 IC에 대응한 패턴의 유리 기판 사이에 끼우고, (a)와 동일한 접속 조건에서 가열 가압하여 접속물을 얻고, 그 접속물의 쇼트 발생률을 구하였다. 쇼트 발생률은, 「쇼트의 발생수/7.5㎛ 스페이스 총수」로 산출된다. 쇼트 발생률이 50ppm 이상이면 실용상의 접속 구조체를 제조하는 점에서 바람직하지 않다.

표 1로부터, 실시예 1 내지 4의 이방 도전성 필름은 비교예 1보다도 도전 입자 배치 영역에서의 도전 입자의 개수 밀도가 낮으나, 비교예 1과 동일한 도통 특성을 갖고, 바람직한 도통 특성의 이방 도전성 필름을 저렴하게 제조할 수 있는 것을 알 수 있었다. 또한, 실시예 3에서는 8㎛, 실시예 4에서는 16㎛ 정도 필름의 길이 방향으로 의도적으로 비켜놓아서 접합을 행하여 마찬가지로 접속해도, 대략 동일한 결과가 얻어졌다.

실시예 1 내지 4에 있어서, 절연성 수지 100부에 실리카 필러(실리카 미립자, 에어로실 RY200, 닛본 에어로실(주)) 20부를 추가하고, 동일하게 이방 도전성 필름을 제조하여, 도통 평가를 행한 바, 모두 양호하였다.

실시예 5 내지 9, 비교예 2

(1) COG 접속용의 이방 도전성 필름의 제조

실시예 1과 동일하게 하여, 페녹시 수지(열가소성 수지)(신닛테츠 스미킨(주), YP-50) 60부, 에폭시 수지(열경화성 수지)(미쯔비시 가가꾸(주), jER828) 40부, 양이온계 경화제(산신 가가꾸 고교(주), SI-60L) 2부를 사용하여 PET 필름 상에 두께 20㎛의 점착층을 형성하였다.

한편, COG 접속하는 IC칩의 범프 배치에 대응시켜서, 볼록부가 소정의 배치 밀도의 배열 패턴을 주기적으로 갖는 금형(실시예 5 내지 9) 또는 볼록부가 4방 격자(격자 피치 8㎛)의 금형(비교예 2)을 제작하고, 공지된 투명성 수지의 펠릿을 용융시킨 상태에서 해당 금형에 유입하고, 차게 하여 굳힘으로써, 오목부가 격자 형상의 패턴 수지형을 형성하였다. 이 수지형의 오목부에 도전 입자(세끼스이 가가꾸 고교(주), AUL704, 입경 4㎛)를 충전하고, 그 위에 상술한 절연성 수지의 점착층을 씌우고, 자외선 경화에 의해 해당 절연성 수지에 포함되는 경화성 수지를 경화시켰다. 그리고, 형으로부터 절연성 수지를 박리하고, 표 2에 나타내는 실시예 및 비교예의 이방 도전성 필름을 제조하였다.

여기서, COG 접속하는 IC칩과 유리 기판은 그들의 단자 패턴이 대응하고 있고, 사이즈는 이하에 나타내는 대로이다.

IC칩

외형 0.7×20mm

두께 0.2mm

범프 사양 금 도금, 높이 12㎛, 사이즈 15×100㎛, 범프 간 스페이스 13㎛, 범프 개수 1300개(IC칩의 길이의 대향하는 변에 각각 650개)

실시예 5 내지 9에서는, IC칩의 범프에 대응하는 영역에만, 표 2에 나타내는 도전 입자의 배치 패턴으로 입자 배열 군을 형성하고, 이 입자 배열 군을 범프의 짧은 방향에 배열시킴으로써, IC칩의 범프 형성 영역에 대응하는 영역에, 표 2에 나타낸 입자 배열 군을 포함하는 도전 입자 배치 영역을 형성하였다. 비교예 2에서는, 도전 입자를 입자 간 거리 4㎛의 4방향 격자 배열로, IC칩의 범프 형성면의 전체면에 배치하였다. 또한, 실시예 5 내지 9에서는, 얼라인먼트 마크로서 100㎛×100㎛의 외형에 맞추어, 4방 격자에서 1변 12개로 12열(합계 144개)로 도전 입자 배치 영역을 형성하였다.

또한, 표 2에 있어서의 도전 입자 개수는, IC칩의 범프 형성 영역((14㎛+13㎛)×100㎛×650×2=3.64㎟)에 존재하는 도전 입자수이다.

유리 기판

유리 재질 코닝사제

외경 30×50mm

두께 0.5mm

전극 ITO 배선

(2) 도통 평가

실시예 5 내지 9 및 비교예 2의 이방 도전성 필름의 (a) 초기 도통 저항, (b) 도통 신뢰성, (c) 쇼트 발생률을, 각각 다음과 같이 평가하였다. 결과를 표 2에 나타내었다.

(a) 초기 도통 저항

실시예 5 내지 9 및 비교예 2의 이방 도전성 필름을, 상술한 IC칩과 그것에 대응하는 유리 기판 사이에 끼우고, 가열 가압(180℃, 80MPa, 5초)하여 각 평가용 접속물을 얻고, 그 평가용 접속물의 도통 저항을 측정하였다.

이 경우, 유리 기판 및 이방 도전성 필름의 위치 정렬은 먼저, IC칩의 얼라인먼트 마크에 대응한 마크(100㎛×100㎛)를 유리 기판에 설치하였다. 이어서, 이 유리 기판에 설치한 마크를 실체 현미경으로 확인하면서, 유리 기판과 이방 도전성 필름과의 위치 정렬을 수작업으로 행하고, 가부착하였다. 이 가부착은 60℃, 2Mpa, 1초로 행하였다. 그리고, 유리 기판에 가부착된 이방 도전성 필름과 IC칩을 위치 정렬하고 가열 가압하여 IC칩을 접속하였다. 이 IC칩의 접속에는 플립 칩 본더-FC1000(도레이 엔지니어링(주))을 사용하였다.

(b) 도통 신뢰성

실시예 1과 동일하게 하여 쇼트 도통 신뢰성을 측정하였다. 이 도통 저항이 5Ω 이상이면, 접속한 전자 부품의 실용적인 도통 안정성의 점에서 바람직하지 않다.

(c) 쇼트 발생률

실시예 1과 동일하게 하여 쇼트 발생률을 평가하였다. 쇼트 발생률이 50ppm 이상이면 실용상의 접속 구조체를 제조하는 점에서 바람직하지 않다.

표 2로부터, 실시예 5 내지 9의 이방 도전성 필름은, 비교예 2보다도 IC칩의 범프 형성 영역(범프 간 스페이스 포함함)에 있는 도전 입자의 개수가 적지만, 비교예 2와 동일한 도통 특성을 갖고, 바람직한 도통 특성의 이방 도전성 필름을 저렴하게 제조할 수 있는 것을 알 수 있었다.

실시예 10 내지 14

실시예 5 내지 9에 있어서, 절연성 수지 100부에 실리카 필러(실리카 미립자, 에어로실 RY200, 닛본 에어로실(주)) 20부를 추가하고, 실시예 5 내지 9와 동일하게 이방 도전성 필름을 제조하고, 도통 평가를 행하였다. 그 결과, 모두 양호하였다.

실시예 15 내지 19

실시예 5 내지 9에 있어서, 얼라인먼트 마크의 형성을 생략하는 것 이외에는, 실시예 5 내지 9와 동일하게 이방 도전성 필름을 제조하고, 도통 평가를 행하였다. 그 결과, 실시예 5 내지 9에 비하여 얼라인먼트에 시간을 요했지만, 도통 평가는 양호하였다.

실시예 20 내지 24

실시예 5 내지 9에 있어서, 초기 도통 저항의 평가 시에, 이방 도전성 필름의 도전 입자 배치 영역과 IC칩의 범프 형성 영역이 약간 어긋나서 겹쳐 합쳐진 것을 가열 가압함으로써 평가용 접속물을 얻었다. 이 평가용 접속물의 도통 저항의 평가로부터 다음의 것을 확인할 수 있었다. 즉, 실시예 20(실시예 5의 도전 입자 배치)에 있어서, 도전 입자 군이 직사각형의 범프 폭 방향으로 입자 직경 1개분 어긋나도 접속할 수 있는 것을 알 수 있었다.

실시예 21(실시예 6의 도전 입자 배치)에 있어서, 도전 입자 군의 중심이 범프 폭의 중심으로부터 범프 폭 방향으로 범프 폭의 30％(4.5㎛) 어긋나도 접속할 수 있는 것을 알 수 있었다.

실시예 22(실시예 7의 도전 입자 배치)에 있어서, 직사각형으로 배치한 도전 입자 군의 긴 변 중 어느 한 변이 범프 폭에 수렴되면, 도전 입자 군이 범프 폭 방향으로, 도전 입자 직경의 2개분 어긋나도 접속할 수 있는 것을 알 수 있었다.

실시예 23(실시예 8의 도전 입자 배치)에 있어서, 직사각형으로 배치한 도전 입자 군의 중심이 범프 폭의 중심에 대하여 범프 폭 방향으로 도전 입자 직경의 3개분 어긋나도 접속할 수 있는 것을 알 수 있었다.

실시예 24(실시예 9의 도전 입자 배치)에 있어서, 직사각형으로 배치한 도전 입자 군의 중심이 범프 폭의 중심에 대하여 범프 폭 방향으로 도전 입자 직경의 3개분 어긋나도 접속할 수 있는 것을 알 수 있었다. 또한, 실시예 8보다도 가압된 도전 입자의 상태가 양호하였다.

실시예 25 내지 29

실시예 15에 있어서, 1개의 범프에 대응하는 도전 입자의 배치를 도 8a 내지 도 8d 및 도 10에 도시한 입자 배열 군(3)의 배열로 하고, 실시예 15와 동일하게 도통 평가를 행하였다. 이 경우, 범프의 크기는 실시예 15와 동일하게 15㎛×100㎛, 범프 간 스페이스는 13㎛이고, 범프 1개당의 도전 입자의 포착수는, 도 8a의 형태에서는 12개, 도 8b의 형태에서는 16개, 도 8c의 형태에서는 12개, 도 8d의 형태에서는 15개, 도 10의 형태에서 16개이다. 이것들의 어떤 경우에 있어서도 양호한 접속 상태가 얻어졌다.

1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1I, 1J 이방 도전성 필름
2 도전 입자
3, 3a, 3b, 3c, 3e, 3m, 3p, 3q 입자 배열 군
4a, 4b, 4c, 4e 접속용 도전 입자 배치 영역
4d 위치 정렬용 도전 입자 배치 영역
5 도전 입자가 배치되어 있지 않은 중앙부 영역
6 도전 입자가 배치되어 있지 않은 버퍼 영역
7, 7a, 7b 슬릿선
10 절연 접착제층
20 IC칩
21 출력측 범프
21a 출력측 범프의 배열 영역
22 입력측 범프
22a 입력측 범프의 배열 영역
23 사이드 범프
23a 사이드 범프의 배열 영역
24 얼라인먼트 마크
30 기판의 전극 단자
31 기판의 얼라인먼트 마크
F1 이방 도전성 필름의 길이 방향
F2 이방 도전성 필름의 짧은 방향

Claims

절연 접착제층과, 해당 절연 접착제층에 배치된 도전 입자를 포함하는 이방 도전성 필름이며,
이방 도전성 필름에서 접속하는 전자 부품의 단자의 배열 영역의 외형에 대응하여 형성된 도전 입자 배치 영역(이하, 접속용 도전 입자 배치 영역이라고도 함)을 갖고, 해당 도전 입자 배치 영역이 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있는, 이방 도전성 필름.
제1항에 있어서, 인접하는 접속용 도전 입자 배치 영역의 사이에, 도전 입자가 배치되어 있지 않은 버퍼 영역을 갖는, 이방 도전성 필름.
제1항 또는 제2항에 있어서, 이방 도전성 접속하는 단자와 이방 도전성 필름의 위치 정렬을 위한 얼라인먼트 마크가 되는 도전 입자 배치 영역(이하, 위치 정렬용 도전 입자 배치 영역이라고도 함)을 갖는, 이방 도전성 필름.
제1항 내지 제3항 중 어느 한 항에 있어서, 위치 정렬용 도전 입자 배치 영역이 접속용 도전 입자 배치 영역과 별개로 형성되어 있는, 이방 도전성 필름.
제1항 내지 제3항 중 어느 한 항에 있어서, 위치 정렬용 도전 입자 배치 영역이 접속용 도전 입자 배치 영역과 중복하여 형성되어 있는, 이방 도전성 필름.
제1항 내지 제5항 중 어느 한 항에 있어서, 접속용 도전 입자 배치 영역에, 복수의 도전 입자로 형성된 입자 배열 군이 배열되어 있는, 이방 도전성 필름.
제1항 내지 제6항 중 어느 한 항에 있어서, 접속용 도전 입자 배치 영역에서, 이방 도전성 필름으로 접속하는 전자 부품 하나의 범프당 3개 이상의 도전 입자가 배치되어 있는, 이방 도전성 필름.
제1항 내지 제7항 중 어느 한 항에 있어서, 복수의 접속용 도전 입자 배치 영역이 각각 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있는, 이방 도전성 필름.
제1항 내지 제8항 중 어느 한 항에 있어서, 이방 도전성 필름의 길이 방향을 따라서 접속용 도전 입자 배치 영역이 병렬하여 형성되어 있는, 이방 도전성 필름.
절연 접착제층과, 해당 절연 접착제층에 배치된 도전 입자를 포함하는 이방 도전성 필름이며,
복수의 도전 입자가 배치되어 있는 제1 도전 입자 배치 영역 및 제1 도전 입자 배치 영역에 대하여 도전 입자의 배열 형태, 배열 위치 또는 밀도가 다른 제2 도전 입자 배치 영역을 갖고, 제1 도전 입자 배치 영역 및 제2 도전 입자 배열 영역이 이방 도전성 필름의 길이 방향으로 주기적으로 형성되어 있는, 이방 도전성 필름.
제10항에 있어서, 이방 도전성 필름의 길이 방향에 인접하는 제2 도전 입자 배치 영역 사이에, 도전 입자가 배치되어 있지 않은 버퍼 영역을 갖는, 이방 도전성 필름.
제10항 또는 제11항에 있어서, 제1 도전 입자 배치 영역이 위치 정렬용 도전 입자 배치 영역인, 이방 도전성 필름.
제10항 내지 제12항 중 어느 한 항에 있어서, 제2 도전 입자 배치 영역이 접속용 도전 입자 배치 영역인, 이방 도전성 필름.
제1항 내지 제13항 중 어느 한 항에 기재된 이방 도전성 필름으로 제1 전자 부품과 제2 전자 부품이 이방 도전성 접속되어 있는, 접속 구조체.