KR20170062087A - 적층 세라믹 전자부품 및 그 제조 방법 - Google Patents

적층 세라믹 전자부품 및 그 제조 방법 Download PDF

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Abstract

본 발명은 유전체층과 제1 및 제2 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 제1 및 제2 외부전극을 포함하며, 상기 액티브 영역 내에는 상기 세라믹 바디의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 단차 흡수층이 배치되고, 상기 단차 흡수층이 배치된 영역의 측부에 배치된 유전체층의 두께는 다른 영역에 배치된 유전체층의 두께보다 두꺼운 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 및 그 제조 방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 고용량 적층 세라믹 전자부품에 있어서, 부품 내부의 단차를 개선하여 내전압 특성을 향상시킨 적층 세라믹 전자부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 전자부품은 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 전자부품도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
일반적으로, 적층 세라믹 전자부품의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극 막을 형성한다. 내부전극 막이 형성된 세라믹 그린시트를 수십 내지 수백 층까지 겹쳐 쌓아 올려 그린 세라믹 바디를 만든다.
이 후 그린 세라믹 바디를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 바디를 만들고, 절단 공정을 거친 후 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
최근 적층되는 세라믹 그린시트의 수가 증가함에 따라, 세라믹 그린시트의 적층 공정과 압착 공정을 거치면서 제품의 신뢰성에 영향을 주는 문제점이 발생하고 있다.
즉, 세라믹 그린시트는 내부전극 형성부와 내부전극 비형성부인 마진부로 이루어지고 세라믹 그린시트가 적층된 후 소정의 압력이 인가되어 서로 압착될 경우, 내부전극 형성부와 내부전극 비형성부인 마진부의 단차가 심화되어 내전압 특성이 저하되는 문제가 있다.
상기 단차는 내부전극 형성부에서 내부전극과 유전체층의 밀도와 내부전극 비형성부인 마진부에서의 그 밀도의 차이로 인해 발생한다.
상기와 같은 단차의 문제를 개선하기 위해 세라믹 바디의 마진부에 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing) 공정으로 추가하는 기술이 있으나, 이 경우 세라믹 그린 시트에서 내부전극 비형성부인 마진부에 별도의 세라믹 슬러리를 인쇄하는 공정이 매우 어려운 문제가 있다.
또한, 마진부에 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing) 공정으로 추가하는 방법은 정밀도가 높지 않아 적층 후의 세라믹 그린시트의 정렬(Alignment) 불량 문제로 인해 단차 개선의 효과가 미비한 실정이다.
일본공개특허공보 2008-016706호
본 발명은 상기 문제점을 해결하기 위한 것으로, 본 발명의 일 실시예에 따르면 고용량 적층 세라믹 전자부품에 있어서, 부품 내부의 단차를 개선하여 내전압 특성을 향상시킨 적층 세라믹 전자부품 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 제1 및 제2 외부전극을 포함하며, 상기 액티브 영역 내에는 상기 세라믹 바디의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 단차 흡수층이 배치되고, 상기 단차 흡수층이 배치된 영역의 측부에 배치된 유전체층의 두께는 다른 영역에 배치된 유전체층의 두께보다 두꺼운 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 제1 및 제2 외부전극을 포함하며, 상기 액티브 영역의 양측 단부에는 적어도 하나 이상의 갭부가 배치되고, 상기 갭부에 인접한 두 내부전극 사이의 거리는 다른 두 내부전극 사이의 거리보다 큰 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 제1 및 제2 외부전극을 포함하며, 상기 액티브 영역의 양측 단부에는 적어도 하나 이상의 갭부가 배치되고, 상기 갭부에 인접한 두 내부전극은 상기 내부전극의 적층 방향에 있어서, 상기 갭부에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 제1 및 제2 세라믹 그린시트를 마련하는 단계, 상기 제1 세라믹 그린시트 상에 도전성 금속 페이스트를 이용하여 내부전극 패턴을 형성하는 단계, 상기 제2 세라믹 그린시트의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 세라믹 부재를 형성하여 단차 흡수층을 형성하는 단계, 상기 제1 및 제2 세라믹 그린시트를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계 및 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계를 포함하며, 상기 세라믹 바디는 정전 용량 형성에 기여하는 액티브 영역 및 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 액티브 영역은 적어도 2층 이상의 제1 세라믹 그린시트를 적층하고, 그 상부에 제2 세라믹 그린시트를 적층하는 단계를 반복함으로써 형성된 적층 세라믹 전자부품 제조 방법을 제공한다.
본 발명에 따르면 정전 용량 형성에 기여하는 액티브 영역에 있어서, 마진부에 단차 흡수층이 배치된 적어도 하나 이상의 별도의 유전체층을 배치함으로써, 단차 문제를 개선하여 내전압 특성이 향상된 고용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역을 확대한 확대도이다.
도 4는 본 발명의 일 실시형태를 설명하기 위한 도 1의 B-B' 단면도이다.
도 5는 본 발명의 다른 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 적층 구조를 나타내는 단면도이다.
도 7a 내지 도 7e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
도 8a 내지 도 8e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
도 9a 내지 도 9e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 유전체층(111)과 제1 및 제2 내부전극(121, 122)이 교대로 적층된 세라믹 바디(110)와 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결되며 상기 세라믹 바디(110)의 양단에 형성되는 제1 및 제2 외부전극(131, 132)을 포함한다.
본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 적층 세라믹 커패시터일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 분말일 수 있으나 이에 제한되는 것은 아니며, 이에 세라믹 첨가제, 유기 용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)을 형성하는 재료는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
제1 및 제2 외부전극(131,132)은 세라믹 바디(110)의 양 측면을 덮도록 형성될 수 있으며, 세라믹 바디(110)의 일면을 통해 노출된 제1 및 제2 내부전극(121, 122)과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부전극(121,122)은 세라믹 바디(110)의 양단에 도전성 페이스트를 도포하여 형성할 수 있으며, 상기 도전성 페이스트의 주요 성분으로는 구리(Cu)와 같은 금속 성분과, 글라스 및 유기재료 등을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)는 복수의 제1 유전체층(111a)과 그 일면에 제1 및 제2 내부전극(121, 122)이 교대로 배치되어 정전 용량 형성에 기여하는 액티브 영역(La)과 상기 액티브 영역(La)의 상하면 중 적어도 일면에 제공되는 보호층(Lc)을 포함하며, 상기 액티브 영역(La) 내에는 양측 단부에 단차 흡수층(112)이 배치된 적어도 하나 이상의 제2 유전체층(111b)이 삽입된다.
상기 세라믹 바디(110)는 복수의 유전체층(111)이 두께 방향으로 적층되어 형성될 수 있다.
보다 구체적으로, 상기 세라믹 바디(110)는 도 2에 도시된 바와 같이 복수의 유전체층(111)이 두께 방향으로 적층되고, 제1 및 제2 내부 전극(121, 122)이 유전체층을 마주보며 교대로 적층되어 커패시터의 정전 용량 형성에 기여하는 액티브 영역(La)이 배치되고, 상기 액티브 영역(La)의 상하면 중 적어도 일면에 제공되는 보호층(Lc)이 배치된다.
상기 액티브 영역(La)에 배치되는 제1 유전체층(111a)의 1층의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 본 발명의 일 실시형태에서 소성 후 하나의 유전체층의 두께는 1.0㎛ 이하 일 수 있다.
상기 세라믹 바디(110)의 액티브 영역(La)에는 복수의 제1 및 제2 내부전극(121, 122)이 배치된다.
상기 제1 및 제2 내부 전극(121, 122)은 제1 유전체층(111a)을 형성하는 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 바디(110) 내부에 형성될 수 있다.
상기 내부 전극은 서로 다른 극성을 갖는 제1 내부 전극(121)과 제2 내부 전극(122)을 한 쌍으로 할 수 있으며, 액티브 영역(La)에 배치되는 제1 유전체층(111a)을 사이에 두고 적층 방향에 따라 대향 배치될 수 있다.
제1 및 제2 내부 전극(121, 122)의 말단은 세라믹 바디(110)의 길이 방향 일면으로 노출될 수 있다.
본 발명에서는 내부전극이 형성되지 않은 유전체층의 영역을 마진부라고 지칭하도록 한다.
도 2에 도시된 바와 같이 세라믹 커패시터의 폭 방향(W 방향)으로 형성된 마진부를 폭 방향 마진부(Mw)라 하고, 후술하는 바와 같이 도 4에 도시된 세라믹 커패시터의 길이 방향(L 방향)에 형성된 마진부를 길이 방향 마진부(ML)라 할 수 있다.
즉, 일 유전체층(111)은 길이 방향(L 방향)으로 제1 내부전극(121) 또는 제2 내부전극(122)이 형성되지 않은 길이 방향 마진부(ML)를 가질 수 있고, 폭 방향(W 방향)으로 제1 내부전극(121) 또는 제2 내부전극(122)이 형성되지 않은 폭 방향 마진부(Mw)를 가질 수 있다.
상기 제1 및 제2 내부 전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 1.0㎛이하 일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)를 구성하는 유전체층은 당업계에서 일반적으로 사용되는 세라믹 분말을 포함할 수 있다. 이에 제한되는 것은 아니며, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다. 상기 세라믹 분말의 평균 입경은 이에 제한되는 것은 아니나, 예를 들면, 0.8㎛이하 일 수 있고, 바람직하게는 0.05 내지 0.5㎛일 수 있다.
또한, 유전체층은 상기 세라믹 분말과 함께 전이금속 산화물 또는 탄화물, 희토류 원소 및 Mg, Al 등을 포함할 수 있다.
본 발명의 일 실시형태에 따르면 상기 액티브 영역(La) 내에는 양측 단부에 단차 흡수층(112)이 배치된 적어도 하나 이상의 제2 유전체층(111b)이 삽입된다.
즉, 상기 액티브 영역(La)은 제1 및 제2 내부 전극(121, 122)과 교대로 적층 배치되는 복수의 제1 유전체층(111a) 사이에, 양측 단부에 단차 흡수층(112)이 배치된 제2 유전체층(111b)이 삽입된 구조를 갖는다.
상기의 구조는 후술하는 바와 같이 소성 후 제1 및 제2 내부 전극(121, 122)이 되는 도전성 금속 페이스트가 도포된 제1 세라믹 그린시트를 복수 매 적층하고 그 상부에, 양측 단부에 세라믹 부재를 형성하여 단차 흡수층이 형성된 제2 세라믹 그린시트를 적층함으로써 구현한다.
최근 적층되는 세라믹 그린시트의 수가 증가함에 따라, 세라믹 그린시트의 적층 공정과 압착 공정을 거치면서 제품의 신뢰성에 영향을 주는 문제점이 발생하고 있다.
즉, 세라믹 그린시트는 내부전극 형성부와 내부전극 비형성부인 마진부로 이루어지고 세라믹 그린시트가 적층된 후 소정의 압력이 인가되어 서로 압착될 경우, 내부전극 형성부와 내부전극 비형성부인 마진부의 단차가 심화되어 내전압 특성이 저하되는 문제가 있다.
상기와 같은 단차의 문제를 개선하기 위해 세라믹 바디의 마진부에 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing) 공정으로 추가하는 기술이 있으나, 이 경우 세라믹 그린 시트에서 내부전극 비형성부인 마진부에 별도의 세라믹 슬러리를 인쇄하는 공정이 매우 어려운 문제가 있다.
또한, 마진부에 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing) 공정으로 추가하는 방법은 정밀도가 높지 않아 적층 후의 세라믹 그린시트의 정렬(Alignment) 불량 문제로 인해 단차 문제 개선의 효과가 미비한 실정이다.
또한, 네거티브 인쇄(Negative Printing) 공정을 사용할 경우 제조 비용이 증가하고, 공정 자체의 난이도가 높아 불량률이 높으며 정밀한 제품 구현이 어려운 문제가 있다.
그러나, 본 발명의 일 실시형태에 따르면 상기 액티브 영역(La)이 제1 및 제2 내부 전극(121, 122)과 교대로 적층 배치되는 복수의 제1 유전체층(111a) 사이에, 양측 단부에 단차 흡수층(112)이 배치된 제2 유전체층(111b)을 삽입되는 구조를 가짐으로써, 단차 문제를 개선하여 내전압 특성이 향상된 고용량 적층 세라믹 전자부품을 구현할 수 있다.
상기 양측 단부는 상기 액티브 영역(La)의 마진부(Mw, ML)에 해당하는 영역일 수 있다.
즉, 정전 용량 형성에 기여하는 액티브 영역(La)은 제1 및 제2 내부 전극(121, 122)과 교대로 적층 배치되는 복수의 제1 유전체층(111a)과 별도로 내부 전극 비 형성부인 마진부(Mw, ML)에 단차 흡수층(112)이 배치된 적어도 하나 이상의 제2 유전체층(111b)이 배치된 구조를 갖는다.
단차의 문제를 개선하기 위해 세라믹 바디의 마진부에 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing) 공정으로 추가하는 종래의 구조는 제1 및 제2 내부 전극과 교대로 적층 배치되는 복수의 유전체층에 있어서, 내부전극 비형성부인 마진부에 세라믹 슬러리를 인쇄하는 방법으로 구현하므로 상기와 같은 본 발명의 일 실시형태에 따른 구조와는 차이가 있다.
즉, 종래의 구조는 내부전극이 인쇄된 유전체층에서 내부전극 비형성부인 마진부에 세라믹 슬러리를 인쇄하므로, 내부전극과 인쇄되는 세라믹 슬러리는 동일한 수준에서 배치되므로, 내부전극이 인쇄되지 않은 별도의 유전체층에서 마진부에 해당하는 영역에 단차 흡수층을 배치하는 본 발명의 구조와는 차이가 있다.
본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극(121, 122)과 교대로 적층 배치되는 복수의 제1 유전체층(111a)과 별도로 내부 전극 비 형성부인 마진부(Mw, ML)에 단차 흡수층(112)이 배치된 적어도 하나 이상의 제2 유전체층(111b)이 교대로 적층되므로, 별도의 세라믹 재료를 네거티브 인쇄(Negative Printing)하는 종래의 방법과 달리 공정이 용이하며, 적층 후의 세라믹 그린시트의 정렬(Alignment) 불량 문제가 없어 단차 개선 효과가 우수하다.
본 발명의 일 실시형태에 따르면, 상기 단차 흡수층(111)이 배치된 영역의 측부에 배치된 유전체층의 두께(t1)는 다른 영역에 배치된 유전체층의 두께(t2)보다 두꺼운 것을 특징으로 한다.
여기서, 유전체층의 두께는 세라믹 바디(110)의 액티브 영역(La)에 있어서, 제1 및 제2 내부 전극(121, 122)이 서로 마주보는 지점에서 측정된 것을 의미한다.
즉, 단차 흡수층(111)이 배치된 영역의 측부에 배치된 유전체층의 두께(t1)는 상기 액티브 영역(La)의 마진부(Mw, ML)에 배치된 단차 흡수층(112)과 동일 평면에 배치된 유전체층의 두께로서, 제1 및 제2 내부 전극(121, 122)이 서로 마주보는 지점에서 측정된 것을 의미한다.
또한, 다른 영역에 배치된 유전체층의 두께(t2)는 액티브 영역(La)의 마진부(Mw, ML)에 배치된 단차 흡수층(112)과 동일 평면이 아닌 영역에 배치된 유전체층의 두께로서, 제1 및 제2 내부 전극(121, 122)이 서로 마주보는 지점에서 측정된 것을 의미한다.
상기 단차 흡수층(111)이 배치된 영역의 측부에 배치된 유전체층의 두께(t1)는 다른 영역에 배치된 유전체층의 두께(t2)보다 두꺼운 구조는 제1 및 제2 내부 전극(121, 122)과 교대로 적층 배치되는 복수의 제1 유전체층(111a)과 별도로 내부 전극 비 형성부인 마진부(Mw, ML)에 단차 흡수층(112)이 배치된 적어도 하나 이상의 제2 유전체층(111b)이 교대로 적층되기 때문에 구현될 수 있다.
즉, 액티브 영역(La)의 마진부(Mw, ML)에 배치된 단차 흡수층(112)과 동일 평면에 배치된 유전체층은 다른 위치에 배치된 유전체층과 달리 적어도 2층 이상의 유전체층이 배치되기 때문에 단차 흡수층(111)이 배치된 유전체층의 두께(t1)는 다른 유전체층의 두께(t2)보다 두껍게 된다.
도 2를 참조하면, 상기 단차 흡수층(112)은 상기 세라믹 바디의 폭 방향에 있어서, 상기 액티브 영역(La)의 마진부(Mw)에 해당하는 영역에 배치될 수 있다.
다만, 이에 제한되는 것은 아니며, 상기 단차 흡수층(112)은 상기 세라믹 바디의 폭 방향과 길이 방향에 있어서, 상기 액티브 영역(La)의 마진부(Mw, ML)에 해당하는 영역 모두에 배치될 수 있다.
또한, 후술하는 도 4에서와 같이 상기 단차 흡수층(112)은 상기 세라믹 바디의 길이 방향에 있어서, 상기 액티브 영역(La)의 마진부(ML)에 해당하는 영역에만 배치될 수도 있다.
도 2 및 도 3을 참조하면, 상기 제2 유전체층(111b)은 일면이 제1 내부전극(121) 또는 제2 내부전극(122)과 접하고 타면이 제1 유전체층(111a)과 접할 수 있다.
소성 후 제1 및 제2 내부 전극(121, 122)이 되는 도전성 금속 페이스트가 도포된 제1 세라믹 그린시트를 복수 매 적층하고 그 상부에, 양측 단부에 세라믹 부재를 형성하여 단차 흡수층이 형성된 제2 세라믹 그린시트를 적층하고, 다음으로 그 상부에 복수 매의 제1 세라믹 그린시트를 적층하는 방법을 반복함으로써, 액티브 영역(La)을 형성하기 때문에, 상기 제2 유전체층(111b)은 일면이 제1 내부전극(121) 또는 제2 내부전극(122)과 접하고 타면이 제1 유전체층(111a)과 접할 수 있다.
또한, 상기 제2 유전체층(111b)의 상하면 중 적어도 일면에는 2층 이상의 제1 유전체층(111a)이 적층될 수 있다.
즉, 2층 이상의 제1 유전체층(111a)이 적층되고, 그 상부에 상기 제2 유전체층(111b)이 적층된 구조가 반복됨으로써, 액티브 영역(La)이 형성될 수 있다.
상기 제2 유전체층(111b)의 상하면 중 적어도 일면에 배치되는 제1 유전체층(111a)의 수는 3층일 수도 있으며, 더 많은 복수의 제1 유전체층(111a)이 배치될 수도 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 내부전극(121, 122)이 배치된 2층 이상의 제1 유전체층(111a)을 하나의 유닛으로 볼 때, 상기 제2 유전체층(111b)은 2층 이상의 제1 유전체층(111a)으로 구성된 하나의 유닛과 인접한 유닛 사이에 배치될 수 있다.
세라믹 바디(110)의 길이 및/또는 폭 방향 마진부(Mw, ML)에 단차 흡수층(112)이 배치된 제2 유전체층(111b)의 층 수는 특별히 제한되지 않으며, 내부전극이 적층됨으로 인해 발생하는 단차를 상쇄할 수 있는 층 수일 수 있다.
상기 단차 흡수층(112)의 두께는 특별히 제한되지 않으며, 예를 들어 내부전극이 적층됨으로 인해 발생하는 단차를 상쇄할 수 있는 두께일 수 있다.
상기 단차 흡수층(112)이 배치된 영역의 측면에 배치된 유전체층은 다른 영역에 배치된 유전체층보다 유전체 그레인의 개수가 더 많을 수 있다.
상기 단차 흡수층(112)이 배치된 유전체층은 다른 유전체층과 달리 적어도 2층 이상의 유전체층이 배치되기 때문에 유전체 그레인의 개수가 더 많을 수 있다.
본 발명의 일 실시형태에 따르면, 상기 단차 흡수층(112)의 두께(tb)는 상기 제1 유전체층(111a)의 두께(td)의 10배 내지 20배 보다 클 수 있다.
상기 단차 흡수층(112)을 두께(tb)가 상기 제1 유전체층(111a)의 두께(td)의 10배 내지 20배 크도록 형성함으로써, 내부전극이 적층됨으로 인해 발생하는 단차를 상쇄할 수 있으며, 내전압 특성을 개선할 수 있다.
예를 들어, 제1 유전체층(111a)의 두께(td)가 0.4 μm 인 경우, 상기 단차 흡수층(112)의 두께(tb)는 4 μm 내지 8 μm 일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)의 적층 방향에 있어서, 제1 및 제2 내부전극(121, 122) 중 상기 단차 흡수층(112)에 인접한 두 내부전극의 단부는 인접한 단차 흡수층(112)에서 멀어지는 방향으로 휘어질 수 있다.
상기 단차 흡수층(112)에 인접한 두 내부전극의 단부가 인접한 단차 흡수층(112)에서 멀어지는 방향은 도 2 및 도 3에 도시된 바와 같이, 내부전극 혹은 유전체층의 적층 방향 즉, 세라믹 바디(110)의 두께 방향으로서, 단차 흡수층(112)에서 멀어지는 방향을 의미할 수 있다.
즉, 제1 유전체층(111a)의 두께 대비 10배 내지 20배 큰 두께의 단차 흡수층(112)이 세라믹 바디(110)의 길이 및/또는 폭 방향 마진부(Mw, ML)에 배치됨으로써, 압착 과정에서 단차 흡수층(112)의 존재로 인해 단차 흡수층(112)에 인접한 두 내부전극의 단부는 휘어질 수 있다.
휘어지는 내부전극의 단부는 단차 흡수층(112)의 존재로 인해 인접한 단차 흡수층(112)에서 멀어지는 방향으로 휘어질 수 있다.
상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122)의 단부의 휘어진 각도(θ)는 상기 유전체층(111)의 적층면을 기준으로 3도 내지 15도일 수 있다.
단부가 유전체층(111)의 적층면을 기준으로 3도 내지 15도 휘어진 내부전극은 상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122) 전부일 수도 있으나, 이에 제한되는 것은 아니며 일부만 이를 만족할 수도 있다.
상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122)의 단부가 유전체층(111)의 적층면을 기준으로 3도 내지 15도 휘어짐으로써, 내전압 특성이 우수함과 동시에 고용량 적층 세라믹 커패시터를 구현할 수 있다.
즉, 상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122)의 단부가 유전체층(111)의 적층면을 기준으로 3도 내지 15도 휘어지도록 제어함으로써, 목표 설계 용량을 구현할 수 있을 뿐만 아니라, 두 내부전극의 단부 사이의 간격을 일정하게 조절할 수 있어 쇼트 등의 불량을 막을 수 있고 내전압 특성을 향상시킬 수 있다.
상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122)의 단부가 유전체층(111)의 적층면을 기준으로 휘어진 각도가 3도 미만일 경우에는 용량이 감소하여 고용량 적층 세라믹 커패시터를 구현할 수 없다.
한편, 상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122)의 단부가 유전체층(111)의 적층면을 기준으로 휘어진 각도가 15도를 초과하는 경우에는 내전압 특성이 하락할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 단차 흡수층(112)에 인접한 두 내부전극(121, 122) 사이의 거리는 다른 두 내부 전극 사이의 거리보다 클 수 있다.
본 발명의 일 실시형태에서는 단차 흡수층(112)이 배치된 제2 유전체층(111b)이 2층 이상의 제1 유전체층(111a)으로 구성된 하나의 유닛과 인접한 유닛 사이에 배치되기 때문에, 단차 흡수층(112)에 인접한 두 내부전극(121, 122) 사이에는 제1 유전체층(111a)과 제2 유전체층(111b)이 배치되고, 다른 두 내부 전극 사이에는 제1 유전체층(111a)만 배치된다.
따라서, 단차 흡수층(112)에 인접한 두 내부전극(121, 122) 사이의 거리는 다른 두 내부 전극 사이의 거리보다 크다.
도 4는 본 발명의 일 실시형태를 설명하기 위한 도 1의 B-B' 단면도이다.
도 4를 참조하면, 상기 단차 흡수층(112)은 상기 세라믹 바디(110)의 길이 방향에 있어서, 상기 액티브 영역(La)의 마진부(ML)에 해당하는 영역에 배치될 수 있다.
상술한 바와 같이, 상기 단차 흡수층(112)은 상기 세라믹 바디(110)의 길이 방향에 있어서, 상기 액티브 영역(La)의 마진부(ML)에 해당하는 영역에 배치될 수도 있고, 폭 방향 마진부(Mw)에 배치될 수도 있으며, 길이 방향과 폭 방향 모두에 배치될 수도 있다.
세라믹 바디(110)의 길이 방향과 폭 방향 마진부(Mw, ML) 모두에 단차 흡수층(112)이 배치될 경우, 세라믹 바디(110)의 길이 방향 마진부(ML)에 배치된 단차 흡수층(112)의 두께는 상기 세라믹 바디(110)의 폭 방향 마진부(Mw)에 배치된 단차 흡수층(112)의 두께보다 작을 수 있다.
예를 들어, 세라믹 바디(110)의 길이 방향 마진부(ML)에 배치된 단차 흡수층(112)의 두께는 상기 세라믹 바디(110)의 폭 방향 마진부(Mw)에 배치된 단차 흡수층(112)의 두께의 1/2일 수 있다.
세라믹 바디(110)의 길이 방향 마진부(ML)에는 제1 내부전극(121)과 제2 내부전극(122)이 교대로 배치되므로, 내부전극이 비 형성되는 폭 방향 마진부(Mw)에 비해 전극 밀도가 더 높아 폭 방향 마진부(Mw)에서 단차는 더 크게 심화될 수 있다.
따라서, 세라믹 바디(110)의 전체로 보아 단차의 영향을 최소화하고 내전압 특성을 개선하기 위하여, 전극 밀도가 더 높은 세라믹 바디(110)의 길이 방향 마진부(ML)에 배치된, 단차 흡수층(112)의 두께는 상기 세라믹 바디(110)의 폭 방향 마진부(Mw)에 배치된 단차 흡수층(112)의 두께보다 작거나 1/2로 조절할 수 있다.
본 발명의 다른 실시형태에 따르면, 유전체층(111)과 내부전극(121, 122)이 교대로 적층된 세라믹 바디(110)와 상기 내부전극(121, 122)과 전기적으로 연결되며 상기 세라믹 바디(110)의 양단에 형성되는 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 정전 용량 형성에 기여하는 액티브 영역(La)과 상기 액티브 영역(La)의 상하면 중 적어도 일면에 제공되는 보호층(Lc)을 포함하며, 상기 액티브 영역(La)의 양측 단부에는 적어도 하나 이상의 갭부(112)가 배치되고, 상기 갭부(112)에 인접한 두 내부전극(121, 122) 사이의 거리는 다른 두 내부전극 사이의 거리보다 큰 적층 세라믹 전자부품을 제공한다.
상기 갭부(112)는 본 발명의 일 실시형태에 따라 제2 세라믹 그린시트의 양측 단부에 세라믹 부재를 형성하여 단차 흡수층을 형성하고 도전성 금속 페이스트를 이용하여 내부전극 패턴을 형성한 복수의 제1 세라믹 그린시트 사이에 삽입한 후 적층 및 압착, 소성할 경우에 단차 흡수층으로 인하여 세라믹 바디의 마진부에 형성되는 부분으로 정의될 수 있다.
또한, 양측 단부에 단차 흡수층이 배치된 제2 세라믹 그린시트가 2층 이상의 제1 세라믹 그린시트로 구성된 하나의 유닛과 인접한 유닛 사이에 배치되기 때문에, 단차 흡수층에 인접한 두 내부전극 패턴의 단부는 휘어질 수 있다.
이로 인하여, 소성 후 휘어진 두 내부 전극의 단부 근처로서 세라믹 바디(110)의 마진부(Mw, ML)에 갭부(112)가 배치될 수 있다.
또한, 양측 단부에 단차 흡수층이 배치된 제2 세라믹 그린시트가 2층 이상의 제1 세라믹 그린시트로 구성된 하나의 유닛과 인접한 유닛 사이에 배치되기 때문에, 단차 흡수층에 인접한 두 내부전극 패턴 사이에는 제1 세라믹 그린시트와 제2 세라믹 그린시트가 배치되고, 다른 두 내부전극 패턴 사이에는 제1 세라믹 그린시트만 배치된다.
따라서, 소성 후 갭부(112)에 인접한 두 내부전극(121, 122) 사이의 거리는 다른 두 내부 전극 사이의 거리보다 크다.
또한, 소성 후 세라믹 바디(110)의 마진부(Mw, ML)에는 휘어진 두 내부 전극의 단부 근처에 갭부(112)가 배치되기 때문에, 갭부(112)에 인접한 두 내부전극(121, 122)의 단부 사이의 거리는 다른 두 내부 전극의 단부 사이의 거리보다 크다.
상기 갭부(112)에 인접한 두 내부전극(121, 122)과 다른 두 내부 전극 사이의 거리 차이는 중앙부보다 단부에서 더 큰 특징을 갖는다.
상기의 특징은 소성 후 세라믹 바디(110)의 마진부(Mw, ML)에는 휘어진 두 내부 전극의 단부 근처에 갭부(112)가 배치되기 때문이다.
그 외 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
본 발명의 다른 실시형태는 유전체층(111)과 내부전극(121, 122)이 교대로 적층된 세라믹 바디(110)와 상기 내부전극(121, 122)과 전기적으로 연결되며 상기 세라믹 바디(110)의 양단에 형성되는 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 정전 용량 형성에 기여하는 액티브 영역(La)과 상기 액티브 영역(La)의 상하면 중 적어도 일면에 제공되는 보호층(Lc)을 포함하며, 상기 액티브 영역(La)의 양측 단부에는 적어도 하나 이상의 갭부(112)가 배치되고, 상기 갭부(112)에 인접한 두 내부전극(121, 122)은 상기 내부전극의 적층 방향에 있어서, 상기 갭부(112)에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 갭부(112)에 인접한 두 내부전극(121, 122)이 상기 내부전극의 적층 방향 즉, 세라믹 바디(110)의 두께 방향에 있어서, 상기 갭부(112)에서 멀어지는 방향으로 휘어진 특징을 갖는다.
상기의 특징 이외는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일하므로 여기서는 생략하도록 한다.
도 5는 본 발명의 다른 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, 제1 및 제2 내부전극(121, 122)이 제조 과정에서 압착됨으로 인해, 형상이 완만한 곡선 형태를 가질 수 있음을 보여준다.
또한, 갭부(112)에 인접한 두 내부전극(121, 122)이 상기 내부전극의 적층 방향 즉, 세라믹 바디(110)의 두께 방향에 있어서, 상기 갭부(112)에서 멀어지는 방향으로 휘어진 형상을 가질 수 있다.
도 6은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 적층 구조를 나타내는 단면도이다.
도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 도전성 금속 페이스트를 이용하여 소성 후 제1 및 제2 내부 전극이 되는 내부전극 패턴(30)이 형성된 제1 세라믹 그린시트(11)를 복수 매 적층하고 그 상부에, 양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층이 형성된 제2 세라믹 그린시트(21)를 적층하고, 그 상부에 복수 매의 제1 세라믹 그린시트(11)를 적층하여 형성된 정전 용량형성에 기여하는 액티브 영역(La)을 포함한다.
상기와 같이 액티브 영역(La)이 형성되기 때문에, 상기 제2 세라믹 그린시트(21)는 일면이 소성 후 제1 내부전극(121) 또는 제2 내부전극(122)이 되는 도전성 금속 페이스트(30)와 접하고 타면이 제1 세라믹 그린시트(11)와 접할 수 있다.
상기 제1 세라믹 그린시트(11)는 소성 후 제1 유전체층(111a)이 되고, 제2 세라믹 그린시트(21)는 소성 후 제2 유전체층(111b)이 된다.
양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층이 배치된 제2 세라믹 그린시트(21)가 2층 이상의 제1 세라믹 그린시트(11)로 구성된 하나의 유닛과 인접한 유닛 사이에 배치되기 때문에, 단차 흡수층에 인접한 두 내부전극 패턴(30) 사이에는 제1 세라믹 그린시트(11)와 제2 세라믹 그린시트(21)가 배치되고, 다른 두 내부전극 패턴 사이에는 제1 세라믹 그린시트(11)만 배치된다.
따라서, 소성 후 단차 흡수층(112)에 인접한 두 내부전극(121, 122) 사이의 거리는 다른 두 내부 전극 사이의 거리보다 크다.
제2 세라믹 그린시트(21)의 양측 단부에 세라믹 부재(22)를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 인쇄법에 의해 수행될 수도 있으며, 펀칭에 의해 형성할 수도 있다.
도 7a 내지 도 7e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
도 7a 내지 도 7e를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 제1 및 제2 세라믹 그린시트(11, 21)를 마련하는 단계, 상기 제1 세라믹 그린시트(11) 상에 도전성 금속 페이스트를 이용하여 내부전극 패턴(30)을 형성하는 단계, 상기 제2 세라믹 그린시트(21)의 양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층을 형성하는 단계, 상기 제1 및 제2 세라믹 그린시트(11, 21)를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계 및 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계를 포함한다.
상기 세라믹 바디는 정전 용량 형성에 기여하는 액티브 영역 및 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 액티브 영역은 적어도 2층 이상의 제1 세라믹 그린시트(11)를 적층하고, 그 상부에 제2 세라믹 그린시트(21)를 적층하는 단계를 반복함으로써 형성된다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선 제1 및 제2 세라믹 그린시트(11, 21)를 마련한다.
제1 세라믹 그린시트(11)는 일반적인 적층 세라믹 커패시터에서 사용되는 세라믹 그린시트와 동일하며, 상기 제1 세라믹 그린시트(11)는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
상기 슬러리는 세라믹 바디의 액티브 영역의 일부 유전체층과 보호층을 구성하는 유전체층을 형성하는 세라믹 그린시트용 슬러리이다.
제2 세라믹 그린시트(21)는 제1 세라믹 그린시트(11)와 동일하되, 양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층이 형성되는 차이가 있어 다른 세라믹 그린시트로 명명하였다.
상기 세라믹 부재(22)는 상기 제1 세라믹 그린시트(11)와 같이 세라믹 분말, 바인더, 용제를 혼합한 슬러리 형태일 수 있으나, 상기 제1 세라믹 그린시트(11)를 형성하는 슬러리와 바인더 및 용제의 함량에 있어서 차이가 있다.
다음으로 상기 제1 세라믹 그린시트(11) 상에 도전성 금속 페이스트를 도포하여 내부전극 패턴(30)을 형성한다.
상기 내부전극 패턴(30)은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
도 7a를 참조하면, 도전성 금속 페이스트를 도포하여 내부전극 패턴(30)을 형성한 제1 세라믹 그린시트(11)를 3매 도시하여 하나의 유닛으로 표현하였으며, 이러한 유닛이 복수 개 제작될 수 있고, 하나의 유닛을 이루는 제1 세라믹 그린시트(11)의 층 수는 제한되지 않으며, 예를 들어 2층 이상일 수 있다.
다음으로, 상기 제2 세라믹 그린시트(21)의 양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층을 형성한다.
도 7b를 참조하면, 양측 단부에 세라믹 부재(22)를 형성하여 단차 흡수층을 형성한 제2 세라믹 그린시트(21)를 3매 도시하였으나, 이에 제한되는 것은 아니며 복수 개가 제작될 수 있다.
제2 세라믹 그린시트(21)의 양측 단부에 세라믹 부재(22)를 형성하는 방법은 특별히 제한되는 것은 아니며, 예를 들어 인쇄법에 의해 수행될 수도 있으며, 펀칭에 의해 형성할 수도 있다.
도 7c를 참조하면, 상기 도전성 금속 페이스트를 도포하여 내부전극 패턴(30)을 형성한 제1 세라믹 그린시트(11)를 복수 매 적층한다.
도 7c에서는 제1 세라믹 그린시트(11)를 3매 적층하였으나, 이에 제한되는 것은 아니다.
도 7d를 참조하면, 하나의 유닛인 적층된 제1 세라믹 그린시트(11) 상에 단차 흡수층을 형성한 제2 세라믹 그린시트(21)를 적층한다.
상기 단차 흡수층은 제2 세라믹 그린시트(21)에 있어서, 제1 세라믹 그린시트(11)에서 도전성 금속 페이스트가 도포되지 않은 부분, 즉 소성 후 세라믹 바디의 마진부가 되는 영역과 대응되는 영역에 형성된다.
도 7d에서는 소성 후 세라믹 바디의 길이 방향 및 폭 방향 마진부에 해당하는 영역 모두에 단차 흡수층이 형성된 것으로 도시하였으나, 이에 제한되는 것은 아니며, 길이 방향 마진부 혹은 폭 방향 마진부에만 형성하는 것도 가능하다.
다음으로, 상기 제2 세라믹 그린시트(21) 상에 도전성 금속 페이스트를 도포하여 내부전극 패턴(30)을 형성한 제1 세라믹 그린시트(11)를 복수 매 적층한다.
도 7e를 참조하면, 제2 세라믹 그린시트(21) 상에 도전성 금속 페이스트를 도포하여 내부전극 패턴(30)을 형성한 제1 세라믹 그린시트(11)를 3매 적층하는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다.
또한, 제2 세라믹 그린시트(21) 상에 적층되는 제1 세라믹 그린시트(11)는 하나씩 적층할 수도 있고, 적층된 제1 세라믹 그린시트(11) 유닛을 적층할 수도 있다.
이와 같이 적층될 경우, 복수 개의 제1 세라믹 그린시트(11)로 구성된 하나의 유닛과 인접한 타 유닛 사이에 단차 흡수층을 형성한 제2 세라믹 그린시트(21)가 삽입된 형태로 적층되며, 이러한 방법을 반복하여 수행함으로써, 적층수를 증가시킬 수 있다.
이후, 상기 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다.
이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다.
이때, 양측 단부에 세라믹 부재(22)를 형성한 제2 세라믹 그린시트(21)는 상기 세라믹 적층체의 마진부에 단차 흡수층을 형성하게 된다.
상기 단차 흡수층에 의해 상기 세라믹 적층체에서 내부전극에 의한 단차의 발생률이 감소하고, 이로 인하여 내전압이 개선된다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.
이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 제조한다.
다음으로, 세라믹 바디의 양단을 덮으며, 세라믹 바디의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다.
이 후, 외부 전극의 표면에 니켈, 주석 등의 도금 처리를 할 수 있다.
도 8a 내지 도 8e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
도 8a 내지 도 8e를 참조하면, 제2 세라믹 그린시트(21)에 세라믹 부재(22)를 형성하는 공정에서 세라믹 바디의 폭 방향에 있어서, 액티브 영역의 마진부에 해당하는 영역에 세라믹 부재(22)를 형성한 것을 제외하고는 도 7a 내지 도 7e에 따른 적층 세라믹 커패시터의 제조방법과 동일하다.
도 9a 내지 도 9e는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 공정도이다.
도 9a 내지 도 9e를 참조하면, 제2 세라믹 그린시트(21)에 세라믹 부재(22)를 형성하는 공정에서 세라믹 바디의 길이 방향에 있어서, 액티브 영역의 마진부에 해당하는 영역에 세라믹 부재(22)를 형성한 것을 제외하고는 도 7a 내지 도 7e에 따른 적층 세라믹 커패시터의 제조방법과 동일하다.
하기 표 1은 제1 및 제2 내부전극의 적층 방향에 있어서, 상기 제1 및 제2 내부전극의 단부의 휘어진 각도에 따른 적층 세라믹 커패시터의 정전 용량과 내전압 특성을 비교한 표이다.
시료 No. 휨각도(도) 정전 용량 내전압 특성
1* 1 × ◎
2* 2 × ◎
3* 3 × ◎
4 4 ○ ◎
5 6 ○ ◎
6 7 ○ ○
7 8 ○ ○
8 9 ◎ ○
9 10 ◎ ○
10 11 ◎ ○
11 13 ◎ ○
12 14 ◎ ○
13* 15 ◎ ×
14* 18 ◎ ×
* : 비교예
상기 표 1에서 정전 용량은 목표 정전 용량을 10% 이상 초과하는 경우 아주 양호(◎), 0.0% 내지 10% 인 경우 양호(○), 목표 정전 용량 미만의 경우에는 불량(×)으로 판정하였다.
내전압 특성의 경우, 목표 내전압을 10% 이상 초과하는 경우 아주 양호(◎), 0.0% 내지 10% 인 경우 양호(○), 목표 정전 용량 미만의 경우에는 불량(×)으로 판정하였다.
상기 표 1을 참조하면, 제1 및 제2 내부전극의 단부의 휘어진 각도(θ)가 3도 내지 15도의 범위 내에 있는 경우 고용량이며, 내전압 특성이 우수하여 신뢰성이 개선됨을 알 수 있다.
반면, 시료 1 내지 3의 경우에는 제1 및 제2 내부전극의 단부의 휘어진 각도(θ)가 3도 미만의 경우로서 정전 용량이 감소하는 문제가 있으며, 시료 13 및 14의 경우에는 제1 및 제2 내부전극의 단부의 휘어진 각도(θ)가 15도를 초과하는 경우로서, 내전압 특성이 저하되는 문제가 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디 111: 유전체층
112: 단차 흡수층, 갭부
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부전극

Claims (35)

  1. 유전체층과 제1 및 제2 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 제1 및 제2 외부전극;을 포함하며,
    상기 액티브 영역 내에는 상기 세라믹 바디의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 단차 흡수층이 배치되고, 상기 단차 흡수층이 배치된 영역의 측부에 배치된 유전체층의 두께는 다른 영역에 배치된 유전체층의 두께보다 두꺼운 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 단차 흡수층이 배치된 영역의 측부에 배치된 유전체층은 다른 영역에 배치된 유전체층보다 유전체 그레인의 개수가 더 많은 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 단차 흡수층은 상기 단차 흡수층이 배치된 유전체층 이외의 다른 유전체층의 두께의 10배 내지 20배 큰 두께를 갖는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 단차 흡수층은 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 단차 흡수층은 상기 세라믹 바디의 폭 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 단차 흡수층은 상기 세라믹 바디의 길이 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 적층 방향에 있어서, 제1 및 제2 내부전극 중 상기 단차 흡수층에 인접한 두 내부전극의 단부는 인접한 단차 흡수층에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 제1 및 제2 내부전극의 단부의 휘어진 각도는 상기 유전체층의 적층면을 기준으로 3도 내지 15도인 적층 세라믹 전자부품.
  9. 유전체층과 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디; 및
    상기 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 외부전극;을 포함하며,
    상기 액티브 영역의 양측 단부에는 적어도 하나 이상의 갭부가 배치되고, 상기 갭부에 인접한 두 내부전극 사이의 거리는 다른 두 내부전극 사이의 거리보다 큰 적층 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 갭부는 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  11. 제9항에 있어서,
    상기 갭부는 상기 갭부가 배치된 유전체층 이외의 다른 유전체층의 두께의 10배 내지 20배 큰 두께를 갖는 적층 세라믹 전자부품.
  12. 제9항에 있어서,
    상기 갭부는 상기 세라믹 바디의 폭 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  13. 제19항에 있어서,
    상기 갭부는 상기 세라믹 바디의 길이 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  14. 제9항에 있어서,
    상기 내부전극의 적층 방향에 있어서, 상기 갭부에 인접한 두 내부전극의 단부는 인접한 갭부에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품.
  15. 제14항에 있어서,
    상기 갭부에 인접한 두 내부전극의 단부의 휘어진 각도는 상기 유전체층의 적층면을 기준으로 3도 내지 15도인 적층 세라믹 전자부품.
  16. 제9항에 있어서,
    상기 갭부가 배치된 영역의 측부에 배치된 유전체층은 다른 영역에 배치된 유전체층보다 유전체 그레인의 개수가 더 많은 적층 세라믹 전자부품.
  17. 유전체층과 내부전극이 교대로 적층되되, 정전 용량 형성에 기여하는 액티브 영역과 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하는 세라믹 바디; 및
    상기 내부전극과 전기적으로 연결되며 상기 세라믹 바디의 양단에 형성되는 외부전극;을 포함하며,
    상기 액티브 영역의 양측 단부에는 적어도 하나 이상의 갭부가 배치되고, 상기 갭부에 인접한 두 내부전극은 상기 내부전극의 적층 방향에 있어서, 상기 갭부에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품.
  18. 제17항에 있어서,
    상기 갭부는 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  19. 제17항에 있어서,
    상기 갭부는 상기 갭부가 배치된 유전체층 이외의 다른 유전체층의 두께의 10배 내지 20배 큰 두께를 갖는 적층 세라믹 전자부품.
  20. 제17항에 있어서,
    상기 갭부는 상기 세라믹 바디의 폭 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  21. 제17항에 있어서,
    상기 갭부는 상기 세라믹 바디의 길이 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품.
  22. 제17항에 있어서,
    상기 갭부에 인접한 두 내부전극의 단부의 휘어진 각도는 상기 유전체층의 적층면을 기준으로 3도 내지 15도인 적층 세라믹 전자부품.
  23. 제17항에 있어서,
    상기 갭부가 배치된 영역의 측부에 배치된 유전체층은 다른 영역에 배치된 유전체층보다 유전체 그레인의 개수가 더 많은 적층 세라믹 전자부품.
  24. 제17항에 있어서,
    상기 갭부에 인접한 두 내부전극 사이의 거리는 다른 두 내부전극 사이의 거리보다 큰 적층 세라믹 전자부품.
  25. 제1 및 제2 세라믹 그린시트를 마련하는 단계;
    상기 제1 세라믹 그린시트 상에 도전성 금속 페이스트를 이용하여 내부전극 패턴을 형성하는 단계;
    상기 제2 세라믹 그린시트의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 세라믹 부재를 형성하여 단차 흡수층을 형성하는 단계;
    상기 제1 및 제2 세라믹 그린시트를 적층하여 유전체층과 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 바디를 형성하는 단계; 및
    상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되는 제1 외부전극 및 제2 외부전극을 형성하는 단계;를 포함하며,
    상기 세라믹 바디는 정전 용량 형성에 기여하는 액티브 영역 및 상기 액티브 영역의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 액티브 영역은 적어도 2층 이상의 제1 세라믹 그린시트를 적층하고, 그 상부에 제2 세라믹 그린시트를 적층하는 단계를 반복함으로써 형성된 적층 세라믹 전자부품 제조 방법.
  26. 제25항에 있어서,
    상기 제2 세라믹 그린시트는 일면이 내부전극 패턴과 접하고 타면이 제1 세라믹 그린시트와 접하는 적층 세라믹 전자부품 제조 방법.
  27. 제25항에 있어서,
    상기 단차 흡수층은 상기 제1 세라믹 그린시트의 두께의 10배 내지 20배 큰 두께를 갖는 적층 세라믹 전자부품 제조 방법.
  28. 제25항에 있어서,
    상기 단차 흡수층은 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품 제조 방법.
  29. 제25항에 있어서,
    상기 단차 흡수층은 상기 세라믹 바디의 폭 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품 제조 방법.
  30. 제25항에 있어서,
    상기 단차 흡수층은 상기 세라믹 바디의 길이 방향에 있어서, 상기 액티브 영역의 마진부에 해당하는 영역에 배치되는 적층 세라믹 전자부품 제조 방법.
  31. 제25항에 있어서,
    상기 제1 및 제2 내부전극의 적층 방향에 있어서, 제1 및 제2 내부전극 중 상기 단차 흡수층에 인접한 두 내부전극의 단부는 인접한 단차 흡수층에서 멀어지는 방향으로 휘어진 적층 세라믹 전자부품 제조 방법.
  32. 제31항에 있어서,
    상기 제1 및 제2 내부전극의 단부의 휘어진 각도는 상기 유전체층의 적층면을 기준으로 3도 내지 15도인 적층 세라믹 전자부품 제조 방법.
  33. 제25항에 있어서,
    상기 제2 세라믹 그린시트의 길이 방향 양측 단부 및 폭 방향 양측 단부 중 적어도 하나 이상에 세라믹 부재를 형성하는 방법은 인쇄법 또는 펀칭법에 의해 수행되는 적층 세라믹 전자부품 제조 방법.
  34. 제25항에 있어서,
    상기 갭부가 배치된 영역의 측부에 배치된 유전체층은 다른 영역에 배치된 유전체층보다 유전체 그레인의 개수가 더 많은 적층 세라믹 전자부품 제조 방법.
  35. 제25항에 있어서,
    상기 갭부에 인접한 두 내부전극 사이의 거리는 다른 두 내부전극 사이의 거리보다 큰 적층 세라믹 전자부품 제조 방법.
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