KR20160127102A

KR20160127102A - 클록 임베디드 벡터 시그널링 코드

Info

Publication number: KR20160127102A
Application number: KR1020167026717A
Authority: KR
Inventors: 브라이언 홀든; 아민 쇼크롤라히; 리차드 심슨
Original assignee: 칸도우 랩스 에스에이
Priority date: 2014-02-28
Filing date: 2015-03-02
Publication date: 2016-11-02
Also published as: US20160294586A1; US10805129B2; EP3672176B1; US20190363916A1; WO2015131203A1; US10374846B2; EP3111607A1; KR102240544B1; CN106105123A; CN106105123B; US9686106B2; US9363114B2; US20180324008A1; US10020966B2; EP3111607B1; US20170111192A1; EP3672176A1; US20150249559A1

Abstract

단위 송신 간격당 보증된 수의 천이를 제공하는 벡터 시그널링 코드가 그들의 생성 및 사용을 위한 방법 및 시스템과 함께 제공된다. 제공되는 아키텍처는 복수의 통신 서브시스템을 포함할 수 있고, 각각의 통신 서브시스템은 그 자신의 통신 배선 그룹 또는 서브채널, 클록 임베디드 시그널링 코드, 원하는 코드 천이 밀도를 보증하기 위한 전처리 및 후처리 스테이지, 및 서브시스템들 간에 데이터 요소들을 최초 배분하고 그 다음에 그 수신된 서브시스템 요소로부터 수신 데이터를 재구성하는 글로벌 인코딩 및 디코딩 스테이지를 갖는다.

Description

클록 임베디드 벡터 시그널링 코드{CLOCK-EMBEDDED VECTOR SIGNALING CODES}

이 출원은 2014년 2월 28일자 출원된 미국 가특허 출원 제61/946,574호에 대한 우선권을 주장하며, 이 우선권 출원의 내용은 인용에 의해 그 전부가 본원에 통합된다.

발명의 분야는 일반적으로 벡터 시그널링 코드와 함께 정보를 전달하는 통신 시스템에 관한 것이다.

하기의 참고 문헌은 모든 목적으로 그 전부가 인용에 의해 본원에 통합된다.

함 크로니 및 아민 쇼크롤라히에 의해 "직교 차동 벡터 시그널링"의 명칭으로 2010년 5월 20일자 출원된 미국 특허 출원 제12/784,414호의 미국 특허 공개 제2011/0268255호, 이하 [크로니 I]라고 함;

함 크로니, 아민 쇼크롤라히 및 아민 타자리에 의해 "성긴 시그널링 코드를 이용한 노이즈 탄력성이 있는 핀-효율 및 저전력 통신을 위한 방법 및 시스템"의 명칭으로 2011년 2월 17일자 출원된 미국 특허 출원 제13/030,027호, 이하 [크로니 II]라고 함;

존 폭스, 브라이언 홀덴, 피터 헌트, 존 디 카이, 아민 쇼크롤라히, 리차드 심슨, 아난트 싱, 앤드류 케빈, 존 스튜어트 및 기우셉 수레이스에 의해 "SSO 노이즈 감소형 칩 대 칩 통신"의 명칭으로 2013년 1월 17일자 출원된 미국 가특허 출원 제61/753,870호, 이하 [폭스 I]라고 함;

브라이언 홀덴, 아민 쇼크롤라히 및 아난트 싱에 의해 "칩 대 칩 통신용 벡터 시그널링 코드에 대한 스큐 공차 및 고급 검출기를 위한 방법 및 시스템"의 명칭으로 2013년 3월 15일자 출원된 미국 특허 출원 제13/842,740호, 이하 [홀덴 I]라고 함;

알리 호마티 및 아민 쇼크롤라히에 의해 "ISI 비율을 이용한 코드 평가 방법"의 명칭으로 2014년 2월 2일자 출원된 미국 가특허 출원 제61/934,804호, 이하 [호마티 I]라고 함;

아민 쇼크롤라히에 의해 "높은 핀-효율을 가진 벡터 시그널링 코드 및 칩 대 칩 통신과 스토리지에 대한 그 적용"의 명칭으로 2014년 2월 2일자 출원된 미국 가특허 출원 제61/934,807호, 이하 [쇼크롤라히 I]라고 함;

아민 쇼크롤라히에 의해 "수신기 복잡성이 감소된 벡터 시그널링 코드"의 명칭으로 2013년 6월 23일자 출원된 미국 가특허 출원 제61/839,360호, 이하 [쇼크롤라히 II]라고 함.

종래 기술에 대한 하기의 추가적인 참고문헌은 본 명세서에서 인용되었다.

윌리엄 코넬리우스에 의해 "임베디드 타이밍을 가진 싱글-엔디드 밸런스-코디드 인터페이스"의 명칭으로 2004년 4월 22일자 출원되고 2006년 5월 30일자 허여된 미국 특허 제7,053,802호, 이하 [코넬리우스]라고 함;

죠지 윌리에 의해 "3상 및 극성 암호화 직렬 인터페이스"의 명칭으로 2007년 3월 2일자 출원되고 2011년 11월 22일자 허여된 미국 특허 제8,064,535호, 이하 [윌리]라고 함.

본 발명은 일반적으로 통신 분야에 관한 것으로, 특히 집적회로 장치 내 및 집적회로 장치 사이에서 정보를 전달할 수 있는 신호의 전송에 관한 것이다.

통신 시스템에서는 정보를 하나의 물리적 위치로부터 다른 물리적 위치로 운송하는 것을 목표로 한다. 이 정보의 운송은 신뢰성이 있고 고속이며 최소량의 자원을 소비하는 것이 전형적으로 바람직하다. 하나의 일반적인 정보 전송 매체는 직렬 통신 링크이고, 이것은 그라운드 또는 다른 공통 기준에 관한 단일 배선 회로, 또는 그라운드 또는 다른 공통 기준에 관한 복수의 배선 회로에 기초를 둘 수 있다. 일반적인 예는 싱글-엔디드 시그널링(singled-ended signaling, "SES")을 이용한다. SES는 하나의 배선으로 신호를 전송하고 수신기에서 고정 기준과 관련하여 상기 신호를 측정함으로써 동작한다. 직렬 통신 링크도 또한 서로와 관련하여 사용되는 복수의 회로에 기초를 둘 수 있다. 상기 후자의 일반적인 예는 차동 시그널링(differential signaling, "DS")을 이용한다. 차동 시그널링은 하나의 배선에서 정합 배선에서의 신호와 반대로 신호를 전송함으로써 동작한다. 신호 정보는 그라운드 또는 다른 공통 기준에 관한 그들의 절대치보다는 배선들 간의 차에 의해 표시된다.

DS를 통한 핀 효율을 증가시키면서 DS의 바람직한 특성을 유지하는 다수의 시그널링 방법이 있다. 벡터 시그널링은 시그널링의 한 방법이다. 벡터 시그널링에 의해, 복수의 배선 상의 복수의 신호는 비록 복수의 신호가 각각 독립적이라 하더라도 집합적으로 고려된다. 집합적 신호들은 각각 컴포넌트라고 부르고 복수의 배선들의 수는 벡터의 "차원"라고 부른다. 일부 실시예에 있어서, 1 배선상의 신호는 DS 쌍의 경우와 같이 다른 배선상의 신호에 전적으로 의존하고, 그래서 일부 경우에 벡터의 차원은 복수의 배선 내 배선의 정확한 수 대신에 복수의 배선상의 신호의 자유도의 수를 말할 수 있다.

바이너리 벡터 시그널링에 의해, 벡터의 각 컴포넌트 또는 "심벌"은 2개의 가능한 값 중의 하나를 취한다. 넌-바이너리 벡터 시그널링에 의해, 각 심벌은 3개 이상의 가능한 값의 집합으로부터 선택된 값을 갖는다. 벡터 시그널링 코드의 임의의 적당한 부분집합은 그 코드의 "서브코드"를 표시한다. 그러한 서브코드는 그 자체가 벡터 시그널링 코드일 수 있다.

여기에서 설명하는 벡터 시그널링 코드는 코드워드라고 부르는 동일 길이(N)의 벡터들의 집합(C)이다. C의 크기의 이진 대수와 길이(N) 간의 비율은 벡터 시그널링 코드의 핀-효율(pin-efficiency)이라고 부른다.

도 1은 벡터 시그널링 코드를 이용하는 종래의 통신 시스템을 보인 것이다. 비트 x0, x1, ... 가 블록 방식(100)으로 인코더(105)에 입력된다. 블록의 크기는 변할 수 있고 벡터 시그널링 코드의 파라미터에 의존한다. 인코더는 시스템이 설계되는 벡터 시그널링 코드의 코드워드를 발생한다. 동작시에, 인코더는 N개의 통신 배선(115)에서 전압 및 전류를 발생하는 드라이버(110) 내의 PMOS 및 NMOS 트랜지스터를 제어하기 위해 사용되는 정보를 발생할 수 있다. 수신기(120)는 아마도 증폭, 주파수 보상 및 공통 모드 신호 소거를 포함한 상기 배선상의 신호들을 판독한다. 수신기(120)는 그 결과를 디코더(125)에 제공하고, 디코더(125)는 입력 비트(130)를 재현한다.

어떤 벡터 시그널링 코드가 사용되는가에 따라서, 디코더가 없을 수도 있고 인코더가 없을 수도 있고, 또는 디코더와 인코더가 둘 다 없을 수도 있다. 예를 들면, [크로니 II]에 개시되어 있는 8b8w 코드의 경우에는 인코더(105)와 디코더(125)가 둘 다 존재한다. 반면에 [크로니 I]에 개시되어 있는 하다마드(Hadamard) 코드의 경우에는 수신기(120)가 출력 비트(130)를 직접 발생하도록 시스템을 구성할 수 있기 때문에 명시적인 디코더가 불필요할 수 있다.

100, 105 및 110으로 표시된 요소들로 구성된 송신기의 동작 및 120, 125 및 130으로 표시된 요소들로 구성된 수신기의 동작은 통신 시스템의 올바른 기능을 보장하기 위해 완전히 동기화되어야 한다. 일부 실시예에 있어서, 이 동기화는 송신기와 수신기 간에 공유되는 외부 클록에 의해 수행된다. 다른 실시예는 직렬 통신을 위해 사용되는 공지된 복상(Biphase) 인코딩에서와 같이 클록 기능을 하나 이상의 데이터 채널과 결합할 수 있다.

하나의 중요한 예는 클록이 제어기에서 발생되고 메모리 장치와 공유되는 메모리 인터페이스에 의해 제공된다. 메모리 장치는 그 내부 메모리 동작뿐만 아니라 I/O를 위해 클록 정보를 이용할 수 있다. 메모리 동작의 간헐성 및 비동기성 때문에, I/O는 항상 활성으로 되지 않을 수 있다. 더욱이, 메인 클록 및 데이터 선은 스큐 때문에 정렬되지 않을 수 있다. 그 경우에는 추가적인 스트로브 신호를 이용하여 데이터를 판독하고 기록할 때를 표시한다.

단위 송신 간격당 보증된 수의 천이를 제공하는 벡터 시그널링 코드가 일반화된 시스템 아키텍처와 함께 설명된다. 아키텍처의 요소들은 복수의 통신 서브시스템을 포함할 수 있고, 각각의 통신 서브시스템은 그 자신의 통신 배선 그룹 또는 서브채널, 클록 임베디드 시그널링 코드, 원하는 코드 천이 밀도를 보증하기 위한 전처리 및 후처리 스테이지, 및 서브시스템들 간에 데이터 요소들을 최초 배분하고 그 다음에 그 수신된 서브시스템 요소로부터 수신 데이터를 재구성하는 글로벌 인코딩 및 디코딩 스테이지를 갖는다. 각 구성 요소의 예시적인 실시예뿐만 아니라 서브채널 통신에 적합한 예시적인 코드 실시예가 개시된다.

도 1은 벡터 시그널링 코드를 이용하는 종래의 통신 시스템을 보인 도이다.
도 2는 임베디드 클록 정보를 가진 벡터 시그널링 통신 시스템의 실시예를 보인 도이다.
도 3은 히스토리 프리-코더의 일 실시예의 블록도이다.
도 4는 히스토리 포스트-디코더의 일 실시예의 블록도이다.
도 5는 글로벌 인코더의 일 실시예의 흐름도이다.
도 6은 프리-코더 유닛의 일 실시예의 흐름도이다.
도 7은 포스트-디코더 유닛의 일 실시예의 흐름도이다.
도 8은 글로벌 디코더의 일 실시예의 흐름도이다.
도 9는 ENRZ3 통신 시스템의 송신기 인코딩부의 일 실시예의 블록도이다.
도 10은 ENRZ3 통신 시스템의 수신기 디코딩부의 일 실시예의 블록도이다.
도 11은 S34 통신 시스템의 송신 인코딩부 인코더의 일 실시예의 블록도이다.
도 12는 S34용 인코더의 실시예를 제공하는 2개의 회로의 개략도이다.
도 13은 S34 통신 시스템의 수신기 디코딩부의 일 실시예의 블록도이다.
도 14는 S4 벡터 시그널링 코드용 인코더의 일 실시예를 보인 도이다.
도 15는 P3 벡터 시그널링 코드용 인코더의 일 실시예를 보인 도이다.
도 16은 아날로그 히스테리시스 및 결정 피드백 고역 통과 필터 클록킹을 이용한 클록 추출의 실시예를 보인 도이다.
도 17은 디지털 히스테리시스 및 결정 피드백 고역 통과 필터 클록킹을 이용한 클록 추출의 실시예를 보인 도이다.
도 18은 아날로그 XOR 클록킹을 이용한 클록 추출의 실시예를 보인 도이다.
도 19는 퍼-코드워드 검출기 및 디지털 히스테리시스를 이용한 클록 추출의 실시예를 보인 도이다.
도 20은 개루프 및 폐루프 처리 회로부를 강조한 인코더 실시예의 블록도이다.
도 21은 회로의 개루프 부분의 복수의 인스턴스화가 병렬로 구현되는, 도 20에서와 같은 인코더 실시예의 블록도이다.
도 22는 개루프 및 폐루프 처리 회로부를 강조한 디코더 실시예의 블록도이다.
도 23은 회로의 개루프 부분의 복수의 인스턴스화가 병렬로 구현되는, 도 22에서와 같은 인코더 실시예의 블록도이다.
도 24는 송신 방법의 흐름도이다.
도 25는 수신 방법의 흐름도이다.

임베디드 클록 정보를 가진 벡터 시그널링 통신 시스템의 일 실시예가 도 2에 도시되어 있다. 이 시스템의 요소들은 후속 도면들을 설명할 때 참조되고 추가로 설명될 것이다.

도 2의 통신 시스템은 k개의 별개의 통신 서브시스템으로 구성되고, 각각의 통신 서브시스템은 히스토리 프리-코더(220), 인코더(105), 드라이버(110), n[i] 통신 배선, 수신기(120), 클록 복구 유닛(235), 디코더(125), 히스토리 포스트-디코더 유닛(245)을 포함한다. 각각 n[1], n[2], ..., n[k] 배선을 가진 k개의 그룹으로 세분된 총 n[1]+n[2]+...+n[k]개의 통신 배선이 있다. 각각의 통신 서브시스템(i)은 코드워드가 n[i]개의 좌표를 가진 벡터 시그널링 코드를 활용한다.

이 도면에 예시된 바와 같이, 비트 x(0), ..., x(N-1)은 블록으로서 "글로벌 인코더" 유닛(205)에 입력된다. 일부 실시예에 있어서, 이 유닛은 서브그룹에서 비트들을 포워딩할 뿐이고, 한편 다른 실시예에 있어서, 이 유닛은 입력 비트(200)에 대하여 추가의 연산을 수행할 수 있다. 글로벌 인코더(205)는 각각의 통신 서브시스템에 대하여 하나씩 k 그룹의 비트(210)를 출력한다.

i번째 그룹의 비트(210)는 i번째 히스토리 프리-코더 유닛(220)에 입력되고, 상기 i번째 히스토리 프리-코더 유닛(220)은 통신 서브시스템의 인코더(105)에 포워딩되는 다른 그룹의 비트(230)를 출력한다. 인코더(105)는 그 대응하는 벡터 시그널링 코드의 코드워드를 발생하고, 드라이버(110)는 n[i] 통신 배선상의 상기 코드워드의 좌표를 전압 또는 전류로서 구동한다.

통신 배선 전압 또는 전류는 수신기(120)에 의해 신호로서 수신되고, 수신기(120)는 수신된 신호의 추가적인 등화 및 처리를 수행하며, 수신 신호로부터 클록 정보를 복구하는 클록 복구 유닛(235)에 대한 정보를 발생할 수 있다. 수신된 신호는 디코더(125)로 포워딩되고, 디코더(125)는 대응하는 히스토리 포스트-디코더 유닛(245)에 포워딩되는 비트 그룹(240)을 발생한다. 이 유닛은 아마도 새로운 비트(250)들의 집합을 계산하여 이들을 글로벌 디코더 유닛(260)에 포워딩한다. 대응하는 글로벌 인코더에서와 같이, 일부 실시예에 있어서, 글로벌 디코더(260)는 입력(250)을 단순히 연결 또는 결합하여 출력 비트(270)를 얻고, 한편 다른 실시예에 있어서, 글로벌 디코더(260)는 각종 히스토리 포스트-디코더 유닛으로부터 수신된 비트(250)에 대하여 추가적인 계산을 수행하여 비트 x(0), ..., x(N-1) 출력(270)을 재생성한다. 도 2의 i번째 통신 서브시스템에서 사용되는 벡터 시그널링 코드의 코드워드의 수는 이하에서 M(i)에 의해 표시된다.

적어도 일 실시예에 따라서, 각 단위 간격에서 별개의 코드워드의 수신은 자기 클록킹(self-clocking) 능력을 제공한다. 따라서, 디코더(125)는 종료되는 이전 단위 간격, 및 (선행 코드워드와는 다른) 새로운 코드워드가 그 입력에 나타날 때마다 시작하는 새로운 단위 간격을 고려할 수 있다(따라서 새로운 단위 간격은 코드워드를 디코드할 필요가 있다). 그러한 실시예에 있어서, 각각의 단위 간격마다, 코드워드는 이전 단위 간격에서 송출된 코드워드와는 다른 코드워드가 각각의 통신 서브시스템에서 송신된다. 따라서, 모든 통신 서브시스템에 걸쳐 가능한 코드워드의 수는 하기 수학식 1과 같이 산출된다.

히스토리 프리-코더 유닛(220)의 실시예는 도 3에 도시되어 있다. 이 유닛의 한가지 태스크는 벡터 시그널링 코드의 동일한 코드워드가 2개의 연속적인 단위 간격에서 대응하는 통신 배선(여기에서 서브채널이라고도 부름)으로 송출되지 않는 것을 확실히 하는 것이다. 벡터 시그널링 코드 수신기가 코드워드 검출용의 비교기를 사용하는 경우에, 그 조건은 적어도 하나의 비교기의 출력이 하나의 단위 간격으로부터 다음 단위 간격으로 값을 변경하는 것을 보증한다. 이러한 값의 변경은 그 다음에 클록 정보를 복구하기 위해 사용될 수 있고, 이것에 대해서는 뒤에서 자세히 설명한다.

도 3에 도시된 바와 같이, 히스토리 프리-코더 유닛은 프리-코더(305)와 히스토리 메모리 유닛(320)을 포함한다. 글로벌 인코더(205)로부터 비트 b(0), ..., b(L-1)의 블록을 수신한 때, 프리-코더(305)는 이 비트들 및 320에서의 히스토리 비트를 이용하여 그 출력을 계산한다. 프리-코더(305)는 결과적인 비트(230)를 인코더(105)에 포워딩하고, 이와 동시에 히스토리 메모리(320)의 값을 상기 비트로 교체한다. 뒤에서 설명하는 일부 실시예에 있어서, 히스토리 메모리(320)는 이전 클록 사이클에서 송신된 벡터 시그널링 코드워드를 유지하고 프리-코더를 이용하며, 이것은 다음에 송신되는 코드워드가 이전에 송신된 코드워드와 확실히 다르게 한다. 이러한 예는 각종 유형의 벡터 시그널링 코드와 관련하여 뒤에서 제공된다.

유사하게, 히스토리 포스트-디코더 유닛(245)의 실시예는 도 4에 도시되어 있다. 히스토리 포스트-디코더 유닛(245)은 포스트-디코더 유닛(405)과 히스토리 메모리 유닛(420)을 포함한다. 디코더(125)로부터 비트의 블록(240)을 수신한 때, 포스트-디코더는 240에서의 비트 및 히스토리 유닛(420)에서의 비트로부터 아마도 새로운 비트 블록을 계산하고 새로운 비트(250)를 글로벌 디코더(260)에 포워딩하며, 그 히스토리 유닛의 비트를 상기 비트로 교체한다.

글로벌 인코더(205)의 예시적인 실시예의 흐름도가 도 5에 도시되어 있다. 글로벌 인코더의 주요 태스크는 주어진 비트 x(0), ..., x(N-1)의 블록으로부터 도 2의 각각의 통신 서브시스템마다 하나씩 다수(k)의 비트 블록을 계산하여 상기 블록들이 입력 비트(200)에 의해 독특하게 결정되게 하는 것이고, 그 역도 또한 같다. 도 5에 도시된 절차에 있어서, 510에서의 입력 비트 x(0), ..., x(N-1)은 단계 520에서 탄성 계수 정수(reduced-modulus integer) y(1), y(2), ..., y(k)의 비트 표시를 계산하기 위해 사용되고, 여기에서 각 y(i)는 0부터 M(i)-2(이 값들을 포함함)까지의 정수이고(y(1)은 엄격하게 M(i)-1보다 적고, 따라서 여기에서 탄성 계수를 갖는다고 말한다는 점에 주목한다), M(i)는 도 2의 i번째 통신 서브시스템에서 사용되는 벡터 시그널링 코드의 코드워드의 수이다.

수를 혼합형 기반 표시(즉, 혼합형 계수)로 변환할 때, 각 위치에서의 디지트는 0 내지 M-1의 범위일 것으로 예상되고, 여기에서 계수 M은 가능한 신호의 수(M)에 의해 결정된다. 즉, 만일 디지트를 표시하기 위해 이용 가능한 M개의 가능한 신호 또는 코드가 있으면(예를 들면, 베이스 10은 0~9의 10개의 디지트를 사용하고, 베이스 5는 0~4의 5개의 디지트를 사용한다), 전형적인 변환은 0 ~ M-1의 M개의 값을 이용할 것이다. 그러나 여기에서 설명하는 변환은 디지트 0 ~ M-2를 사용하고, 따라서 M개 신호의 집합 또는 벡터 코드 코드워드와 함께 정상적으로 이용할 수 있는 것에 비하여 M-1의 탄성 계수를 이용한다는 점에 주목한다. 탄성 계수 값을 이용할 때의 장점은 뒤에서 설명한다.

이 계산이 단계 520에서 행하여지는 특수한 방법은 수학식 2와 같이 그 이진 표시가 x(0), ..., x(N-1)인 정수 X를 표시하는 것이고, 여기에서 x(0)는 최하위 비트이고 x(N-1)은 최상위 비트이다.

당업계에 잘 알려져 있는 바와 같이, 이러한 계산을 수행하기 위해 많은 다른 알고리즘을 사용할 수 있다. 예를 들어서 0≤X<257이고 그래서 N=9, M(1)=M(2)=12, M(3)=6이면, 우리는 y(1)=X mod 11, y(2)=(X-y(1))/11 mod 11, 및 y(3)=(X-y(1)-11*y(2))/121을 갖는다.

프리-코드 유닛(220)의 일반 절차의 일 실시예는 도 6에 도시되어 있다. 도 3의 히스토리 메모리 유닛(320)에서의 비트는 이 도면에서 h라고 부르는 정수를 표시하는 것으로 가정한다. 글로벌 인코더(205)의 i번째 출력(210)으로서 L개 비트 y(0,i), ..., y(L-1,i)의 블록을 수신한 때, 프리-코더는 단계 620에서 정수 b=(y+1+h) mod M(i)를 계산하고, 여기에서 y는 비트 표시 y(0,i),..., y(L-1,i)를 가진 정수이고, M(i)는 i번째 벡터 시그널링 코드의 코드워드의 수이다. 정수 h는 0과 M(i)-1 사이에 있고, 그래서 정수는 i번째 벡터 시그널링 코드의 코드워드에 유일하게 대응하는 것으로 가정한다. 더욱이, y의 값은 구성에 의해 M(i)-1보다 작기 때문에(즉, ≤M(i)-2), b는 항상 h mod M(i)와 같지 않다. h가 최종 단위 간격에서 송신된 i번째 벡터 시그널링 코드의 코드워드의 인덱스에 대응하고 b가 현재 단위 간격에서 송신된 코드워드의 인덱스에 대응하기 때문에, 이 유형의 계산은 2개의 연속적인 코드워드가 동일하지 않은 것을 확실히 한다. 정수 y를 계산할 때 탄성 계수를 사용하면 인코더는 탄성 계수 디지트(y) 및 이전의 코드워드(h)에 기초하여 직전 코드워드와 상이한 출력 코드워드를 발생한다. 요약하자면, M개의 코드워드(0 ~ M-1)로부터 선택된 초기 코드워드(h)가 최초 시그널링 간격에서 송출된 후에, 후속 코드워드는 h+1+y에 기초하여 선택되고, 여기에서 y는 데이터 종속성의 탄성 계수 (M-1) 정수이고 0 ~ M-2의 범위 내에 있으며, 그래서 유효 데이터 종속성 탄성 계수 정수는 초기 코드워드(h)와 동일한 후속 코드워드를 발생하지 않을 것이다.

다른 유형의 동작 또는 프리-코드 유닛이 또한 가능하다. 예를 들면, M(i)가 2의 멱수일 때, 후속되는 ENRZ 인코더의 예에서 설명하는 바와 같이, 단순한 XOR 산술을 이용하여 b와 h의 구별성을 보장하는 것이 가능하다.

포스트-디코더 유닛(245)의 동작의 실시예는 도 7에 도시되어 있다. 이 절차에 대한 입력은 단계 710에서 비트 b(0), ..., b(R-1)의 블록이다. 이 블록은 도 2에 도시된 i번째 통신 서브시스템의 디코더(125)에 의해 생성될 수 있다. 단계 720에서, 포스트-디코더 유닛은 정수 h로서 해석되는 그 메모리 히스토리 유닛에서의 비트를 사용하여 정수 y=(b-1-h) mod M(i)를 계산하고, 여기에서 b는 비트 표시 b(0), ..., b(R-1)을 가진 정수이다. 단계 730에서, 히스토리 값 h는 b에 의해 교체되고, 이와 동시에 b가 글로벌 디코더(260)에 포워딩된다.

글로벌 디코더(260)의 실시예의 동작은 도 8에 도시되어 있다. 이 절차에 대한 입력은 y(1), ..., y(k)이고, 여기에서 각 y(i)는 i번째 통신 서브시스템의 포스트-디코더 유닛에 의해 생성된 비트들의 블록이다. 단계 820에서, 정수 X가 수학식 2의 공식에 따라 y(1), ..., y(k)로부터 계산된다. 이 정수의 비트 표시는 도 2에서 비트(270)의 바람직한 시퀀스이다.

전술한 바와 같이, 일부 응용에서 글로벌 인코더(205)는 서브그룹 내의 입력 비트들을 대응하는 통신 서브시스템에 포워딩할 뿐이고, 글로벌 디코더(260)는 입력 비트 블록들을 수집하고 이들을 연결하여 비트(270)를 획득할 수 있다. 이러한 예들의 일부를 뒤에서 자세히 설명한다.

클록 추출

[홀덴 I]에서는 비교기가 불명확한 결정 조건을 제시하지 않도록, 즉, 각 비교기의 출력은 항상 명시적으로 참이거나 명시적으로 거짓이 되도록 설계된 벡터 시그널링 코드에 대한 비교기 기반 검출기가 개시되어 있다. 그러한 코드 및 검출기에 기초한 실시예는 도 2의 235에서와 같이 클록 추출 회로를 도출하기 위해 서브시스템 천이 정보(여기에서는 "에지 신호"라고 부른다)를 추출하는 단순 천이 검출기와 결합될 수 있다. 이러한 코드를 위한 3개의 회로가 뒤에서 설명된다. 이들은 상기 설명에서 AH-DF-HPF, UDH-DF-HPF 및 A-XOR로서 인용된다.

상기 설명에서 PCD-DH로서 인용되는 제4 유형의 클록 추출기는 퍼-코드워드(per-codeword) 검출기를 사용한다. 이 유형의 검출기는 비교기의 출력이 불명확한 출력을 가지는 벡터 시그널링 코드와 함께 동작한다.

일반적으로, 클록 추출 실시예는 서브시스템 검출기 출력에서의 변화를 검출한다. 일부 실시예에 있어서, 하나의 유효 코드워드로부터 다른 유효 코드워드로의 변화만이 검출되고, 다른 실시예에 있어서, 신호 반사 및 노이즈에 의해 야기되는 무연고 천이를 회피하기 위해 결정 피드백 및/또는 히스테리시스가 입력 신호 비교기에 제공된다. 그 다음에 검출기 에지로부터 도출된 신뢰성 있는 샘플링 클록을 생성하는 업계에 공지된 방법들을 포함한 다수의 방법 중 임의의 방법을 이용하여 에지 신호를 분석하여 거의 동시성인 검출기 출력 천이에 의해 야기되는 아티팩트를 제거할 수 있다. 그러한 하나의 실시예는 최종 에지 신호 천이 후 고정된 지연 시간에 클록 신호가 생성되도록 구성된 고정 또는 가변 지연 스테이지 및 단순 상태 기계를 통합하여 지연 간격 내에서 복수의 에지 신호 천이의 효과를 억제한다.

당업자라면 알고 있는 바와 같이, 통신 채널 그룹 내에서의 전파 지연 차(스큐라고도 알려져 있음)는 수신 데이터의 상이한 도달 시간을 야기할 것이다. 만일 이 스큐의 양이 크면(즉, 송신 단위 간격보다 크면), [홀덴 I]의 교시는 집계된 수신 데이터의 응집성 재구성을 허용하도록 적용될 수 있다.

유사하게, 복수의 서브시스템을 이용하는 통신 시스템은 개별 서브시스템 수신 클록을 입력으로서 사용하여 동일한 에지 신호 발생 및 샘플링 클록 유도법을 적용하고 도 2의 270에서 획득된 집계된 수신 데이터를 샘플링하기에 적합한 글로벌 샘플링 클록을 생성함으로써 글로벌 수신 클록을 발생할 수 있다. 서브시스템 클록 추출에서와 같이, 서브시스템 결과들 간에 큰 스큐를 제시하는 실시예는 글로벌 디코더의 컴포넌트 입력 모두가 유효이고 그 결과가 후속 회로의 모든 필요한 구성 및 유지 시간에 부합하도록 집계 또는 글로벌 디코더 출력 클록의 발생을 주의 깊게 제어하여야 한다. 일부 실시예는 [홀덴 I]에서 교시된 바와 같이 또는 일반적으로 실용에 적용되는 바와 같이 서브시스템 결과 및/또는 다른 스큐 완화 방책에 대하여 중간 홀딩 래치를 요구할 수 있다.

클록 추출을 위한 코드/수신기 카테고리

코드, 및 이러한 클록킹 해법에서 사용되는 코드를 수반하는 수신기는 2개의 카테고리로 나누어질 수 있다. 제1 코드 그룹은 명확한 비교기 출력 코드/수신기(UCO)로서 설명할 수 있다. 이러한 코드/수신기 조합에 대하여, 규정된 수신기에서 사용되는 바이너리 또는 다중 배선 비교기 회로는 코드 내의 각 코드워드에 대하여 명확한 출력을 갖는다. 항상 UCO인 코드의 예로는 [크로니 I]에서 개시되어 있는 바와 같이 H4 코드, 즉 크기가 4인 하다마드 코드(Hadamard code)라고도 알려져 있는 ENRZ 코드가 있다.

제2 코드 그룹은 불명확한 비교기 출력 코드/수신기(ACO)라고 부를 수 있다. 이러한 코드/수신기 조합에 있어서, 주어진 비교기는 가끔 동일 레벨의 입력이 제시되고, 따라서 일부 코드워드에 대하여 불명확한 출력을 갖는다. 이 불명확한 출력은 나중에 디코더 스테이지에서 해결된다. 항상 ACO인 코드의 예로는 [크로니 II]에 개시되어 있는 8b8w 코드가 있다.

실제 구현예에 있어서, 대부분의 코드는 UCO이거나 ACO이다. 전형적으로 더 복잡한 다중 입력 아날로그 검출기와 함께 하나의 수신기 구현예에서 ACO이고 다른 수신기 구현예에서 UCO인 수 개의 코드가 있다.

AH-DF-HPF - 아날로그 히스테리시스 및 결정 피드백 고역 통과 필터 클록킹 해법(Analog Hysteresis plus Decision Feedback High Pass Filter clocking solution)

하기의 클록킹 해법은 UCO 코드/수신기 해법에만 적용할 수 있다.

가장 단순한 클록 추출 실시예는 도 16에 예시된 바와 같이 노이즈 및 반사에 의해 야기되는 배선에서의 복수의 제로 교차를 걸러내기 위해 각각의 비교기에 아날로그 히스테리시스 기능을 추가한다. 그러나 그러한 해법에는 공지된 단점이 있다. 히스테리시스 오프셋을 정확히 선정할 수 있도록 통신 채널에서 임의의 반사의 최대 진폭을 알아야 한다. 그러한 실시예는 리딩 에지에서의 노이즈 또는 반사에 의해 천이가 조기에 발생하고 타이밍 치수에서의 유효 아이 오프닝(eye opening)이 닫혀지며, 어려운 채널들을 다루는 수신기의 능력이 감소되기 때문에 복구된 클록에 지터를 추가하는 것으로 알려져 있다. 유사하게, 추가된 히스테리시스는 비교기의 수신 감도를 낮춰서 진폭 치수에서의 아이 오프닝을 또한 감소시킨다. 마지막으로, 이러한 아날로그 히스테리시스 실시예는 주의 깊게 구현되어야 하는 폐루프 회로를 내포한다.

히스테리시스 비교기의 기능은 다음과 같이 설명할 수 있다:

각각의 디코더에 대하여, 히스테리시스 기능이 비교기에 적용된다:

HysOffset = 수신 신호에서 예상되는 반사 진폭 및 다른 잡음원을 초과하는 통계적으로 또는 적응적으로 결정된 전압치.

C(x) = 히스테리시스(검출기 입력(x), HysOffset)

하기의 예에서, 값 "x"는 명확성을 위해 0~2의 범위로 나타난다. 이것은 ENRZ 코드의 경우이다. 다른 UCO 코드의 경우, "x"가 갖는 범위의 값은 비교기의 수와 동일하다.

클록 신호는 임의의 배선에서의 변화를 찾기 위해 배타적 OR(exclusive-or) 기능을 이용하여 생성된다. 코드는 각 클록에서 하나의 배선으로 천이를 전달한다:

클록 = (C(0) XOR Q(0)) OR (C(1) XOR Q(1)) OR (C(2) XOR Q(2))

각 비교기에 대하여, 데이터는 단위 간격(unit interval, UI)의 절반인 명목상 지연을 갖는 지연선에 의해 지연된다. 실제 지연은 구현예에 따라 다르고, UI의 절반보다 약간 적거나 약간 많을 수 있다:

각 비교기에 대하여, 각 비트를 D 플립플롭(DFF) 또는 일부 구현예에서는 래치의 직렬 구성(cascade)에 의해 복구한다:

UDH-DF-HPF - 언롤드 디지털 히스테리시스 더하기 결정 피드백 고역 통과 필터 클록킹 해법(Unrolled Digital Hysteresis plus Decision Feedback High Pass Filter clocking solution)

도 17에 도시된 클록킹 해법 AH-DF-HPF의 실시예는 히스테리시스 비교의 2개의 값이 각 데이터 비교와 함께 제공되도록 6개의 추가적인 이진수 비교를 수행한다. 이 실시예는 히스테리시스 기능의 폐루프 부분이 디지털이고 회로의 데이터 경로 부분이 AH-DF-HPF보다 더 좋은 감도를 갖는다는 장점이 있다. 단점은 필요한 히스테리시스 비교를 생성하기 위해 추가적인 비교기가 필요하기 때문에 구현의 크기가 더 크고 전력 소모가 더 높다는 것이다.

일 실시예는 아날로그 히스테리시스 피드백을 이용하기 보다는 고정 값을 아날로그 입력에 추가하고 고정 값을 아날로그 입력으로부터 차감하는 2개의 여분의 별도 비교기를 이용한다. 히스테리시스 기능은 그 다음에 디지털식으로 구현될 수 있다.

다른 실시예는 3개의 출력, 즉 표준 비교기 출력, 추가된 오프셋과 함께 행한 비교의 출력, 및 차감된 오프셋과 함께 행한 비교의 출력을 전달하는 결합형 비교기를 사용한다.

이 예는 별도의 비교기를 구비한 실시예를 사용한다. 이 예에서, 표준 비교기의 기능은 다음과 같이 설명된다:

비교기(입력)

오프셋 비교기의 동작은 비교가 이루어지기 전에 오프셋 값을 비교기 입력에 가산한다. 이것은 다음과 같이 설명된다:

OffComparator(Inputs, HysOffset)

ENRZ 코드에 대한 것과 같은 3-비교기 코드/수신기 해법에 대하여, 비교기는 다음과 같다:

이 회로는 플립플롭 출력을 중앙의 반대쪽으로부터의 비교기 출력과 비교함으로써 클록을 복구한다:

나머지는 AH-DF-HPF 실시예에서와 동일하다.

A-XOR - 아날로그 XOR 클록킹 해법(Analog XOR clocking solution)

아날로그 XOR 클록킹 해법을 이용한 클록 추출의 실시예는 도 18에 도시되어 있다. 이 실시예는 UCO 및 ACO 코드/수신기 해법 둘 다에 적합하다.

각 비교기 기능은 2개의 절반으로 나누어진다. 각 비교기의 제1 절반은 선형 출력으로 비교기의 기능을 수행하는 선형 저이득 비교기이다. 이러한 선형 값들은 각각 그 다음에 아날로그 저역 통과 필터를 통과한다. 각 선형 값은 비교 기능의 제2 절반으로서 소용되는 아날로그 XOR 회로에 의해 그 자체의 아날로그 저역 통과 필터링된 버전과 비교된다. 아날로그 XOR 회로는 업계에 잘 알려져 있다. 아날로그 XOR 회로는 입력들이 동일한 값을 가질 때보다 입력들이 다른 값을 가질 때 더 높은 값을 갖는 전압 출력을 생성할 것이다.

3개의 아날로그 XOR 회로의 출력들이 합산된다. 합산기의 출력은 이득 제한 스테이지를 통과하여 예리한 에지를 가진 신호를 제공한다. 이 신호는 그 다음에 클록을 형성한다.

클록 경로와 병렬로, 데이터 경로에서, 저이득 비교기의 출력은 이득 스테이지를 통과하여 표준 이진수 비교기를 형성한다. 클록은 이 데이터를 샘플링하기 위해 사용된다.

이 회로와 관련된 난제는 검출된 변화가 일부 코드 천이의 경우에 다른 코드 천이보다 적다는 것이다. 이 회로는 반사 및 노이즈에 또한 민감하다.

PCD-DH - 퍼-코드워드 검출기, 디지털 히스테리시스 클록킹 해법(Per Codeword Detectors, Digital Hysteresis clocking solution)

이 실시예는 UCO 및 ACO 코드/수신기 해법 둘 다에 적합하다.

도 19에 도시된 바와 같이, 이 실시예의 클록 추출 회로는 아날로그 히스테리시스 회로를 사용하지 않는다. 그 대신에 이 회로는 정상 비교기(1910)를 사용한다. 허용된 코드워드 각각에 대하여 하나의 출력을 가진 특수한 언롤드 및 동일 지연 디지털 검출기가 구현된다.

이 퍼-코드워드 출력은 만일 그 코드워드가 비교기(1910)의 출력에 나타나면 높은 값을 나타내고, 만일 그 코드워드가 나타나지 않으면 낮은 값을 나타낸다. 이 회로는 각 비교기의 출력으로부터 각 퍼-코드워드 검출기의 출력까지 대략 동일한 지연을 갖도록 구현된다. 이러한 동일-지연 회로의 예로는 코드워드당 AND 게이트(1920)를 가진 회로가 있다. 이 AND 게이트는 비교기의 수와 동일한 수의 다리를 갖는다. AND 게이트의 다리들의 입력은 여기에서 각 AND 게이트(1920)에 대한 별개의 참(true) 및 상보 입력을 나타내는, 비교기의 적당한 참 또는 보수(complement) 출력에 연결된다. 도시된 특정의 디코드된 값들은 예를 든 것이고 제한하는 것이 아니다.

ACO 코드가 이 검출기에서 사용될 때, 퍼-코드워드 검출기는 그 코드워드를 검출할 필요가 있는 비교기 출력에만 접속되고 그 코드워드에 대하여 불명확한 값을 기진 비교기 출력에는 접속되지 않는다.

각각의 퍼-코드워드 검출기의 출력은 높은 값으로 설정된 D 입력을 가진 퍼-코드워드 리세터블(Resettable) D 플립플롭(또는 등가 화로)의 세트(Set) 입력에 연결된다. 설명의 목적상 플립플롭(1930)은 출력 Q가 입력 S의 상승 에지에서 참(true)으로 가고 입력 R의 상승 에지에서 거짓으로 가는 에지 트리거형 세트/리세트 장치로서 도 19에 도시되어 있다. 따라서 AND 게이트(1920)에 의한 임의의 검출된 코드워드는 대응하는 플립플롭(1930)이 세트되게 할 것이다. 모든 플립플롭(1930)의 출력은 함께 오어링(ORed)되고(1940) 데이터 아이(data eye)의 중간에서 상승 에지를 생성하도록 정적으로 또는 동적으로 교정되는 지연선(1950)에 의해 지연된다. 상기 상승 에지 신호는 데이터 리타이머(re-timer) 회로에서 클록으로서 사용된다. 상기 상승 에지 신호는 다음 클록 사이클 동안 검출기를 클리어시키기 위해 각 플립플롭(1930)의 리세트(Reset) 입력에 또한 접속된다.

전술한 실시예는 검출되는 코드워드의 클록 사이클 내에서 제1 인스턴스를 캐치하고 제로 교차를 야기하는 후속 반사를 무시할 것이다.

메모리 링크

전술한 시스템 및 방법을 적용하는 하나의 특정 예로서, 하나 이상의 동적 랜덤 액세스 메모리(DRAM) 유닛을 메모리 제어기에 접속하는 링크의 실시예를 설명한다.

전통적으로, 이러한 링크는 바이트 지향형이고, 각 데이터 바이트는 8개의 배선을 통해 싱글 엔디드(single-ended) 방식으로 통신되며, 9번째 배선은 데이터 바이트가 관련 메모리 동작에서 적용되는지 또는 무시되는지를 나타내는 기록 마스크 신호를 전달한다. 추가의 2개의 배선은 차동 시그널링을 이용하여 스트로브 신호를 제공한다. [윌리] 및 [코넬리우스]와 같은 종래 기술에서 알려져 있는 바와 같이, 클록 정보를 데이터에 임베딩하고 그에 따라서 별도의 스트로브 신호의 필요성을 제거하는 능력은 장점이 될 수 있다. 하기의 예는 벡터 시그널링 코드의 몇 가지 예 및 이들이 전술한 일반 원리와 함께 어떻게 사용될 수 있는지를 보여준다.

그러한 메모리 링크에 대하여 도 2에 따른 시스템을 갖기 위해, 이 응용에서 벡터 시그널링 코드워드의 수는, 256개의 별개의 코드워드가 8비트의 데이터를 통신하기 위해 필요하고 이 데이터 바이트가 이 메모리 동작에서 무시되어야 하는 기록 마스크 신호에 의해 제공된 통지를 통신하기 위하여 적어도 257번째 코드워드가 필요하기 때문에, 수학식 3의 부등식을 만족시켜야 한다.

실시예 1: ENRZ3

ENRZ는 [크로니 I]에 설명되어 있는 바와 같이 4x4 하다마드 변환으로부터 획득된 벡터 시그널링 코드이다. 이것은 8개의 코드워드를 갖고 이들을 4개의 배선으로 전송한다. 8개의 코드워드는 벡터 (1, -1/3, -1/3, -1/3)의 4개의 치환과 (-1, 1/3, 1/3, 1/3)의 4개의 치환이다. 이 경우에, k=3이고, M(1)=M(2)=M(3)=8이다. 수학식 3의 부등식은 만족된다. 결과적인 실시예는 이하에서 ENRZ 벡터 시그널링 코드를 각각 이용하는 3개의 서브시스템을 말하는 ENRZ3라고 부른다.

인코더의 예시적인 동작이 도 9에 도시되어 있다. 글로벌 인코더에 대한 입력은 0과 256 사이(이 숫자들을 포함함. 즉 257개의 별개의 값)의 정수에 대응하는 9개의 비트(x0, x1, ..., x8)로 구성된다. 글로벌 인코더는 도 5를 참조하여 위에서 설명한 구현예를 가질 수 있다. 글로벌 인코더는 각 ENRZ 서브시스템마다 하나의 비트 그룹씩 3개의 비트로 이루어진 3개의 그룹((a0, a1, a2), (b0, b1, b2), (c0, c1, c2))을 생성한다. 이 벡터들은 각각 7을 법으로 한 정수(integer modulo 7)의 비트 표시에 대응한다. 이것은 상기 벡터들 중 어느 것도 3개의 1로 구성되지 않는다는 것을 의미한다. 히스토리 유닛(320)은 이전 단위 간격에서 송신된 비트 시퀀스에 대응하고 각각 h0, h1 및 h2라고 부르는 3개의 비트를 각각 내포한다.

이 예에서 사용하는 프리-코딩 유닛(305)은 특수한 입력 특성이 단순화를 허용하기 때문에 도 6에서 설명한 일반적인 프리-코딩 유닛과 다르게 동작한다. 여기에서, 각각의 프리-코딩 유닛은 글로벌 인코더(205)로부터의 입력(210)의 보수의 XOR을 그 대응하는 히스토리 비트와 관련하여 계산한다. 어느 벡터(210)도 전적으로 1로 구성되지 않기 때문에, 이 벡터들의 어느 것의 보수도 전적으로 0으로 구성되지 않고, 따라서 프리-코딩 유닛의 동작은 동작의 결과가 대응하는 히스토리 유닛(320)의 비트와 항상 다르게 되는 것을 보장한다. 각각의 프리-코딩 유닛은 계산된 비트를 대응하는 ENRZ 인코더(105)에 포워딩하고, 이와 동시에 히스토리 비트를 이 비트들로 교체한다.

이 실시예에서의 각 통신 서브시스템은 그 대응하는 4-배선 인터페이스로 3개의 비트를 전송한다. 따라서 배선의 수는 12이다. 각 서브시스템은 3개의 다중 입력 비교기([홀덴 I]에 설명되어 있는 것처럼 일반화 비교기라고도 함)를 이용하여 그 비트들을 복구한다. 이 비교기들의 출력은 전술한 교시에 따라 각각의 서브시스템에서 클록 복구를 하기 위해 사용할 수 있다. 따라서 전체 9개의 비교기가 존재한다.

도 10은 이 통신 시스템에서 디코더의 수신기 부분의 예시적인 실시예이다. 동작시에, ENRZ 디코더(125)는 각각 3개의 비트로 이루어진 그룹(240)을 포스트-디코더 유닛(405)에 포워딩한다. 이 유닛들은 입력되는 비트들을 그들의 히스토리 유닛(420)에서 상기 3개의 비트와 XOR하고, 그 결과를 보충하고, 그 결과를 글로벌 디코더(260)에 포워딩한다. 이와 동시에, 포스트-디코더 유닛(405)은 그들의 3개의 히스토리 비트를 상기 포워딩된 비트로 교체한다.

이 실시예에서 글로벌 디코더(260)의 동작은 도 8에서 설명한 것과 같을 수 있다.

이 코딩 시스템의 ISI 비율은 [호마티]에서 규정된 바와 같이 1이고, 이것은 가능한 최저 ISI 비율이다. 이것은 이 코딩 시스템이 ISI 노이즈에 대하여 낮은 민감성을 갖는다는 것을 의미한다. 이 통신 시스템은 12개의 신호 배선 및 9개의 비교기를 이용한다. 높은 데이터율로 동작할 수 있게 하기 위해, 배선은 각각 4개의 배선으로 이루어진 3개의 낮은 스큐 그룹으로 라우팅되어야 한다.

실시예 2: S34

S3은 벡터 (+1,0,-1)의 6 치환으로 구성된 3개의 배선에서의 벡터 시그널링 코드이다. 이 경우에, 우리는 도 2에 도시된 4개의 통신 서브시스템에 대응하는 k=4를 선택하고, 수학식 3의 부등식을 만족시키는 M(1)=M(2)=M(3)=M(4)=6을 선택할 수 있다. 결과적인 실시예는 이하에서 S3 벡터 시그널링 코드를 각각 이용하는 그 4개의 서브시스템을 말하는 S34라고 부른다. 이 코딩 방식은 [윌리]에서 보고된 것과 유사하지만, 인코딩 및 디코딩의 세부가 다르다.

인코더의 실시예는 도 11에 도시되어 있다. 글로벌 인코더에 대한 입력은 0과 256 사이(이 숫자들을 포함함)의 정수에 대응하는 9개의 비트(x0, x1, ..., x8)이다. 이것은 만일 x8=1이면 x0=x1=...=x7=0임을 의미한다. 이 통신 시스템에서는 글로벌 인코더 유닛이 없다. 그 대신에, 입력되는 비트들은 2개의 비트로 이루어진 3개의 그룹((x0, x1), (x2, x3), (x4, x5))과 3개의 비트로 이루어진 (x6, x7, x8)으로 세분된다. 입력 비트의 구속 때문에, 4번째 그룹은 0과 4 사이(이 숫자들을 포함함)의 정수에 대응한다.

히스토리 유닛(320)은 이전 단위 간격에서 송신된 비트 시퀀스에 대응하는 3개의 비트를 각각 내포하고, 6진 정수(integers modulo 6)로서 보여질 수 있으며, 각각 h0, h1, h2 및 h3라고 부른다.

프리-코딩 유닛(305)은 도 6에서 설명한 것처럼 동작한다. 각각의 프리-코딩 유닛은 계산된 비트들을 대응하는 S3 인코더(105)에 포워딩하고, 이와 동시에 히스토리 비트를 이들 비트로 교체한다.

이 예에서의 각 통신 서브시스템은 삼중 시그널링을 이용하여 그 대응하는 3-배선 인터페이스에서 2개 이상의 비트를 전송한다. 양호한 실시예에 있어서, 인코더(105)는 각각의 비트 벡터가 정확히 하나의 "1"을 갖고 이 벡터에서 1의 위치가 뿔뿔이 흩어지도록 길이가 3인 2개의 비트 벡터를 발생함으로써 그들의 삼중 출력을 편리하게 표시할 수 있다. 동작시에, +1이 제1 비트 벡터가 1인 배선에서 전송되고 -1이 제2 비트 벡터가 1인 배선에서 전송되며 0이 어떤 비트 벡터도 1이 아닌 배선에서 전송된다는 점에서, 제1 비트 벡터는 벡터 시그널링 코드 S3에서 +1의 위치를 인코딩하고 제2 비트 벡터는 -1의 위치를 인코딩할 수 있다. 당업자에게는 여기에서 설명한 비트 벡터들이 원하는 +1 및 -1 출력 신호 값을 발생하는 출력선 드라이버 내의 트랜지스터들을 구동하기 위해 사용될 수 있다는 것이 명백할 것이다.

이러한 인코더의 동작의 예는 도 12a 및 도 12b로서 2개의 논리 회로를 나타내는 도 12에 도시되어 있다. 이 회로들에 대한 입력은 0과 5 사이(이 숫자들을 포함함)의 정수에 대응하는 3개의 입력 비트(a,b,c)이고, 여기에서 a는 정수의 최하위 비트이고 c는 최상위 비트이다. 도 12a의 회로는 사실 입력 a를 사용하지 않고 NOR(b,c), b 및 c로서 그 3개의 출력을 계산한다. 동작시에, 이 회로의 출력은 전송되도록 선택된 S3의 코드워드에서 +1의 위치에 대한 마스크로서 해석될 수 있다. 도 12b의 회로는 최상부로부터 최하부까지 그 모든 3개의 입력 및 출력, 논리 함수 (￢(a^c))&(a^b), (￢b)&(a^c) 및 NOR(c,a^b)를 이용하고, 여기에서 ￢x는 x의 보수이고, x^y는 x와 y의 XOR이며, x&y는 x와 y의 논리 AND이고, NOR(x,y)는 x와 y의 NOR이다. 여기에서 설명한 회로는 단지 예이고, 당업자라면 많은 다른 해법을 인식하고 있을 것이다.

S3 코딩의 경우에 도 1의 디코더(125)의 예시적인 실시예가 도 13에 도시되어 있다. 3개의 통신 배선(S3D01, S3D02, S3D03)이 비교기(S3D20, S3D25, S3D30)의 네트워크에 입력된다. 동작시에, S3D20은 만일 배선 S3D01에서의 값이 배선 S3D02에서의 값보다 더 크면 "0"의 출력을 생성하고, 그렇지 않으면 출력은 1이다. 유사하게, S3D25의 출력은 배선 S3D01에서의 값이 배선 S3D02에서의 값보다 더 큰 경우에만 "0"이고, S3D30의 출력은 배선 S3D02에서의 값이 배선 S3D03에서의 값보다 더 큰 경우에만 "0"이다. 디코더(125)는 그 제1 출력으로서 값 B&C를 계산하고, 그 제2 출력으로서 값 A^B^C를 계산하며, 그 제3 출력으로서 값 A&(￢C)를 계산하는 회로이고, 여기에서 A, B 및 C는 각각 유닛 S3D20, S3D25 및 S3D30의 출력이다.

이 실시예에서의 포스트-디코더 유닛은 도 7에서 설명한 것처럼 동작한다. 포스트-디코더 유닛에 의해 출력된 비트들은 도 2의 출력 비트(270)를 재현하기 위해 단순히 함께 연결될 수 있기 때문에 명시적인 글로벌 디코더는 필요 없다.

이 코딩 시스템의 ISI 비율은 2이다. 이것은 이 코딩 시스템이 ENRZ3 방식보다 ISI 노이즈에 대하여 더 높은 민감성을 갖는다는 것을 의미한다. 이 통신 시스템은 12개의 신호 배선 및 12개의 비교기를 사용한다. 배선들은 각각 3개의 배선으로 이루어진 4개의 낮은 스큐 그룹으로 라우팅되어야 한다.

실시예 3: 코드 S42 x P3

S4 코드는 벡터 (+1, 0, 0, -1)의 12개의 별개의 치환으로 이루어진 4개의 배선에서의 벡터 시그널링 코드이다. 이 코드는 6개의 쌍을 이룬 비교기를 이용하여 검출될 수 있다. 이 코드의 ISI 비율은 2이다.

P3 코드는 4개의 코드워드 (1, 0, -1), (-1, 0, 1), (0, 1, -1) 및 (0, -1, 1)로 이루어진 3개의 배선에서의 벡터 시그널링 코드이다. 이 코드워드는 3개의 배선에서의 수신된 신호 (x,y,z)에 대하여 비교기 x-y 및 (x+y)/2-z를 이용하여 검출될 수 있다. 이 코드의 ISI 비율은 1이다.

도 2에 도시된 통신 시스템에 대하여, 우리는 3개의 통신 서브시스템을 선택하고(즉, k=3), 여기에서 최초의 2개의 통신 서브시스템은 벡터 시그널링 코드 S4를 이용하고, 3번째 통신 서브시스템은 벡터 시그널링 코드 S3를 이용한다. 우리는 M(1)=M(2)=12 및 M(3)=4를 갖고, 그래서 수학식 3의 부등식은 만족된다. 결과적인 코드는 S43 x P3라고 부른다.

도 2의 글로벌 인코더(205) 및 도 2의 글로벌 디코더(260)는 각각 도 5 및 도 8의 절차에 따라 동작할 수 있다. 히스토리 프리-코딩 및 포스트-디코딩 유닛(220, 245)도 또한 각각 도 3 및 도 4의 절차에 따라 동작할 수 있다.

S4 코드에 대한 인코더의 일 실시예는 도 14에 도시되어 있다. 인코더는 0과 11 사이(이 숫자들을 포함함)의 정수를 표시하는 입력 a,b,c,d로부터 상위 회로를 통해 비트 벡터 (p0, p1, p2, p3)를, 및 하위 회로를 통하여 비트 벡터 (m0, m1, m2, m3)를 생성하고, 여기에서 a는 이 정수의 최하위 비트이고 d는 최상위 비트이다. 비트 시퀀스 (p0, p1, p2, p3)는 S3의 대응하는 코드워드에서 +1의 위치에 대한 마스크이고, (m0, m1, m2, m3)는 그 코드워드에서 -1의 위치에 대한 마스크이다.

코드 P3에 대한 인코더의 일 실시예는 도 15에 도시되어 있다. S4에 대한 인코더와 유사하게, 이 인코더는 그 입력 a와 b로부터 2개의 비트 벡터 (p0, p1) 및 (m0, m1)을 생성한다. 이 벡터들은 P3의 대응하는 코드워드에서 각각 +1과 -1의 위치에 대한 마스크이다.

이 예시적인 실시예는 단지 설명을 위한 것이다. 이 실시예들은 업계에 공지된 방법들을 이용하여 추가로 최적화될 수 있다.

이 코딩 시스템의 ISI 비율은 2이다. 이것은 이 코딩 시스템이 ENRZ3 방식보다 ISI 노이즈에 대한 민감성이 더 높지만 S34와는 ISI 노이즈에 대한 민감성이 유사하다는 것을 의미한다. 이것은 뒤에서 보고되는 통계적 시뮬레이션 결과에 의해 확인된다.

이 통신 시스템은 11개의 신호 배선과 14개의 비교기를 이용한다. 배선들은 4개의 배선으로 이루어진 2개의 낮은 스큐 그룹으로, 및 각각 3개의 배선으로 이루어진 1개의 낮은 스큐 그룹으로 라우팅되어야 한다.

실시예: OCT3

OCT는 8개의 코드워드 ((0.6, -1, 0.4), ((-0.2, -0.8, 1), ((-0.8, -0.2, 1), ((1, -0.6, -0.4)로 이루어진 3개의 배선에서의 벡터 시그널링 코드이다. 이 코드는 인터페이스의 3개의 배선에서 수신된 값들을 나타내는 입력 (x,y,z)에서 4개의 비교기 x-y, (x+2*z)/3-y, (y+2*z)/3-x, (x+y)/2-1을 이용하여 검출될 수 있다. 이 코드는 [쇼크롤라이 I]에서 최초로 설명되어 있다.

도 2에 도시된 통신 시스템에 대하여, 우리는 벡터 시그널링 코드 OCT를 각각 이용하는 3개의 통신 서브시스템을 선택한다(즉, k=3). 우리는 M(1)=M(2)=M(3)=8을 갖고, 그래서 수학식 3의 부등식은 만족된다. 결과적인 코드는 OCT3라고 부른다.

제1 실시예에 있어서, 도 2의 글로벌 인코더(205) 및 도 2의 글로벌 디코더(260)는 각각 도 5 및 도 8의 절차에 따라 동작할 수 있고, 히스토리 프리-코딩 및 포스트-디코딩 유닛(220, 245)은 각각 도 3 및 도 4의 절차에 따라 동작한다. 대안적인 실시예에 있어서, 프리-코딩(220) 및 포스트-디코딩(245) 유닛은 각각 도 9 및 도 10에서 ENRZ3에 대하여 설명한 절차에 따라 동작한다.

이 코딩 시스템의 ISI 비율은 8/3이다. 이것은 이 코딩 시스템이 이전의 모든 시스템보다 ISI 노이즈에 대하여 더 높은 민감성을 갖는다는 것을 의미한다. 이것은 뒤에서 보고되는 통계적 시뮬레이션 결과에 의해 확인된다. 이 통신 시스템은 9개의 신호 배선 및 12개의 비교기를 사용한다. 배선들은 각각 3개의 배선으로 이루어진 3개의 낮은 스큐 그룹으로 라우팅되어야 한다.

실시예: C182

코드 C18은 하기의 18개의 코드워드로 이루어진 4개의 배선에서의 벡터 시그널링 코드이다.

이 코드는 인터페이스의 4개의 배선에서 수신된 값들을 나타내는 입력 (x,y,z,u)에서 5개의 비교기 x-z, x-u, y-z, y-u, z-u를 이용하여 검출될 수 있다. 이 코드는 [쇼크롤라이 II]에서 최초로 설명되어 있다.

도 2에 도시된 통신 시스템에 대하여, 우리는 벡터 시그널링 코드 C18을 각각 이용하는 2개의 통신 서브시스템을 선택한다(즉, k=2). 우리는 M(1)=M(2)=18을 갖고, 그래서 수학식 3의 부등식이 만족된다. 결과적인 코드는 C18²라고 부른다.

이 통신 시스템은 글로벌 인코더 또는 글로벌 디코더 유닛 없이 동작하도록 만들어질 수 있다. 히스토리 프리-코딩(220) 및 포스트-디코딩(245) 유닛은 각각 도 3 및 도 4의 절차에 따라 동작할 수 있다.

이 코딩 시스템의 ISI 비율은 3이다. 이것은 이 코딩 시스템이 이전의 모든 시스템보다 ISI 노이즈에 대하여 더 높은 민감성을 갖는다는 것을 의미한다. 이것은 뒤에서 보고되는 통계적 시뮬레이션 결과에 의해 확인된다. 이 통신 시스템은 8개의 신호 배선 및 10개의 비교기를 사용한다. 배선들은 각각 4개의 배선으로 이루어진 2개의 낮은 스큐 그룹으로 라우팅되어야 한다.

통계적 시뮬레이션

이하의 시뮬레이션을 위하여, 상위 레벨과 하위 레벨 간의 피크 대 피크 전압이 200mV로 선정되고, 집적회로 장치들 간에 라우팅되는 마이크로스크립의 관습적 통신 채널 특성에 기초를 둔 채널 모델이 사용되었다. 사용되는 유일한 등화는 하나의 전구체와 하나의 후구체를 가진 T x FIR이다. 채널은 매 단위 간격에서 하나의 풀 바이트(full byte)(및 마스크)를 전송하는 인터페이스에 의해 7 GBaud/초의 시그널링 속도로 동작하는 현실적 모바일 DRAM 채널을 표시한다. 그러므로 총 쓰루풋은 56 Gbps이다.

시뮬레이션은 "KEYE"라고 부르는, 칸도우 버스(Kandou Bus) 소유의 통계적 아이 프로그램 소프트웨어로 행하였다. 모든 결과적인 아이 다이어그램에 대하여, 표 1에 나타낸 바와 같이 최소 수평 및 최소 수직 아이 오프닝이 기록되었다. 대체로, 이들 2개의 최소치는 동일한 아이 내에서 발생하지 않는다.

	배선 수	비교기 수	ISI 비율	그룹내 최대 배선 수	최소 오프닝
	배선 수	비교기 수	ISI 비율	그룹내 최대 배선 수	수평	수직
ENRZ³	12	9	1	4	92 psec	83 mV
S3⁴	12	12	2	3	50 psec	35 mV
S4² x P3	11	14	2	4	49 psec	34 mV
OCT³	9	12	2.667	3	16 psec	2 mV
C18²	8	10	3	4	7 psec	1 mV

알수 있고 예상되는 바와 같이, 최소 수평 아이 오프닝은 ISI 비율의 감소하는 함수이다. 더 높은 누화 및 더 낮은 여유는 ENRZ3가 아닌 다른 모든 코드에 대하여 수직 오프닝을 더욱 감소시킨다.

다상 실시예

도시된 각 실시예에 대하여, 가끔 다상 구현예라고 부르는 병렬 구현예를 통하여 더 고속으로 동작할 수 있는 대안적인 실시예가 존재한다. 일부 실시예에 있어서, 도 3에 도시된 인코더 및 프리-코더의 위치는 루프 언롤링을 촉진하기 위해 더 편리하게 반전될 수 있다.

예시적인 송신 인코딩 기능이 도 20에 도시되고 예시적인 수신 디코딩 기능이 도 22에 도시된 일 실시예에 있어서, 코딩 기능은 개루프 부분과 폐루프 부분으로 나누어진다. 이러한 분할의 목적은 폐루프 부분을 가능한 한 작게 만들어서 폐루프 부분이 가능한 최고 속도로 동작하게 하기 위한 것이다. 폐루프 부분은 선로를 통해 보내진 것의 이력 정보에 의해 동작한다. 일 실시예에 있어서, 상기 폐루프 회로는 이전 클록 타임으로부터의 샘플에 의해 동작한다. 회로의 개루프 부분은 선로로부터의 이력 정보로 동작하지 않는다.

상기 회로의 개루프 부분은 이력 정보를 이용하지 않기 때문에, 회로의 복수의 인스턴스를 통합하는 실시예는 도 21에 도시된 예시적인 송신 인코딩 기능과 도 23에 도시된 예시적인 수신 디코딩 기능으로 예시된 바와 같이 병렬로 구현될 수 있다. 이것은 상기 병렬 회로가 그들의 입력을 공급하고 예를 들면 다른 회로 위상에서 다른 병렬 회로로부터 적시에 그들의 출력 오프셋을 생성하기 때문에 가끔 다상 회로라고 부른다.

이 병렬 동작은 상기 개루프 인코드 회로가 현저하게 더 높은 효율의 쓰루풋을 갖게 한다. 상기 병렬 회로의 출력은 그 다음에 상기 폐루프 인코드 회로가 동작하는 하나의 출력으로 함께 다시 다중화된다.

송신기에서, 상기 병렬 개루프 인코드 회로가 수행해야 하는 동작은 데이터 입력 b(0) 내지 b(L-1)을 M(K)-1 상태를 가진 청크로 분해하는 것이다.

상기 폐루프 인코드 회로가 수행해야 하는 동작은 벡터를 전송된 최종 벡터와 비교하는 것이다. 만일 상기 벡터가 동일하면, 벡터는 미리 규정된 반복 코드로 교체된다.

수신기에서, 상기 폐루프 디코드 회로가 수행해야 하는 동작은 수신된 벡터를 반복 코드와 비교하는 것이다. 만일 상기 벡터가 동일하면, 상기 벡터는 그 다음에 반복 코드 직전에 수신된 벡터로 교체된다.

상기 병렬 개루프 디코드 회로가 수행해야 하는 동작은 M(K)-1 상태를 가진 벡터를 b(0) 내지 b(L-1)의 데이터 출력으로 재조립하는 것이다.

일반화된 개루프, 폐루프 동작

인코더 및 디코더 회로의 개루프 부분과 폐루프 부분 간의 상기와 같은 일(labor)의 분할은 인터페이스의 고주파수 양태를 수정하는 벡터 시그널링 코드의 고속 구현을 가능하게 한다. 예를 들면, [폭스 I]의 TL-3 및 TL-4 코드를 이용하는 실시예는 그들의 개루프 및 폐루프 컴포넌트로 세분되고, 다른 경우에는 가능하지 않은 더 고속으로 구현될 수 있다. 이러한 2개의 코드는 클록 인코딩을 구현하지 않지만 벡터 시그널링의 더 낮은 고주파수 스펙트럼 콘텐츠를 구현하고, 그에 따라서 그 전력 소모를 감소시킨다.

실시예

송신기의 일 실시예에 있어서, 송신기는 통신 채널의 2개 이상의 서브채널에 걸쳐 분할되는 입력 데이터를 수용하고 탄성 계수 서브채널 송신 데이터의 집합을 발생하기 위해 사용되는 글로벌 송신 인코더와; 상기 2개 이상의 서브채널 각각에 대한 통신 서브시스템을 포함하고, 각각의 통신 서브시스템은 글로벌 송신 인코더로부터 상기 탄성 계수 서브채널 송신 데이터의 집합의 각 탄성 계수 서브채널 송신 데이터를 수용하고 인접하는 시그널링 간격에서 주어진 코드워드를 재송신하지 않음으로써 시그널링 천이가 제공되도록 상기 탄성 계수 서브채널 송신 데이터 및 이전의 코드워드에 기초하여 서브채널 송신 데이터를 생성하는 데이터 히스토리 프리-코더와; 서브채널 송신 데이터를 벡터 시그널링 코드의 코드워드로 인코딩하는 데이터 인코더와; 통신 서브채널 상의 벡터 시그널링 코드를 나타내는 물리적 신호를 생성하는 드라이버를 포함한다.

이러한 송신기의 일 실시예에 있어서, 글로벌 송신 인코더는 입력 데이터에 대하여 연산을 수행하여 2개 이상의 서브채널에 분산되는 복수의 결과를 생성한다.

이러한 송신기의 일 실시예에 있어서, 각각의 데이터 코더는 각 송신 간격에서 그 서브채널 송신 데이터 변화를 보증하기 위해 적어도 하나의 이전 송신 간격의 이력을 유지한다.

이러한 송신기의 일 실시예에 있어서, 각 서브채널의 벡터 시그널링 코드는 ENRZ, S3, OCT, C18, S4 및 P3로 이루어진 그룹으로부터 선택된다.

이러한 송신기의 일 실시예에 있어서, 적어도 하나의 서브시스템의 벡터 시그널링 코드는 S4이고, 적어도 하나의 다른 서브시스템의 벡터 시그널링 코드는 P3이다.

이러한 송신기의 일 실시예에 있어서, 각각의 데이터 인코더는 각 송신 간격에서 그 송신 벡터 변화를 보증하기 위해 적어도 하나의 이전 송신 간격의 이력을 유지한다. 추가의 이러한 실시예에 있어서, 송신기는 데이터 히스토리 프리-코더의 병렬 인스턴스화로 구현된다.

수신기의 일 실시예에 있어서, 수신기는 통신 서브채널에서 물리적 신호를 수신하는 회로와; 벡터 시그널링 코드를 나타내는 상기 수신된 신호를 디코딩하는 데이터 디코더와; 디코딩된 수신 신호를 수용하고 수신된 서브시스템 데이터를 생성하는 데이터 포스트-디코더와; 입력 데이터 집합의 수신된 버전으로 재구성될 수신된 서브시스템 데이터를 2개 이상의 통신 서브시스템 각각으로부터 수용하는 글로벌 디코더를 포함한다.

이러한 수신기의 일 실시예에 있어서, 적어도 각각의 통신 서브채널 수신기의 타이밍은 그 통신 서브채널 내의 신호 천이로부터 도출된다.

이러한 수신기의 일 실시예에 있어서, 글로벌 디코더는 입력 데이터의 수신된 버전을 획득하기 위해 상기 수신된 서브시스템 데이터에 대하여 상보적 연산을 수행한다.

이러한 수신기의 일 실시예에 있어서, 각각의 데이터 포스트-디코더는 그 수신된 서브시스템 데이터를 상기 디코딩된 수신 신호로부터 정확히 생성하기 위해 적어도 하나의 이전 수신 간격의 이력을 유지한다.

이러한 수신기의 일 실시예에 있어서, 적어도 하나의 통신 서브채널 수신기의 타이밍은 대응하는 서브채널 송신 데이터의 프리-코딩에 의해 생성된 수신 신호 천이로부터 도출된다.

이러한 수신기의 일 실시예에 있어서, 글로벌 디코더의 타이밍은 적어도 하나의 서브채널 수신기의 타이밍으로부터 획득된다.

이러한 수신기의 일 실시예에 있어서, 각각의 데이터 디코더는 데이터를 포스트-디코더에 정확히 전달하기 위해 적어도 하나의 이전 수신 간격의 이력을 유지한다.

이러한 수신기의 일 실시예에 있어서, 수신기는 포스트-디코더의 병렬 인스턴스화에 의해 구현된다.

이러한 수신기의 일 실시예에 있어서, 수신기는 클록 추출 회로를 또한 포함하고, 클록 추출 회로는 아날로그 히스테리시스, 결정 피드백, 디지털 결정 피드백, 오프셋 비교기, 아날로그 XOR 로직, 퍼-코드워드 검출기 로직 및 퍼-코드워드 플립플롭으로 이루어진 그룹으로부터 하나 이상의 구현을 또한 포함한다. 추가의 이러한 실시예에 있어서, 퍼-코드워드 플립플롭의 출력들은 함께 결합되어 지연선 회로를 통과한다. 추가의 이러한 실시예에 있어서, 지연선의 출력은 퍼-코드워드 플립플롭을 클리어하기 위해 사용된다.

도 24에 도시된 것과 같은 방법(2400)의 일 실시예에 있어서, 블록 2402에서, 복수의 신호선을 각각 포함한 2개 이상의 서브채널에 걸쳐 배분되도록 입력 데이터가 처리 및 분할되고, 상기 2개 이상의 서브채널 각각에 대하여 하기의 동작들을 실질적으로 동시에 수행한다. 블록 2406에서, 입력 데이터의 일부가 프리 인코드되고 서브채널 송신 데이터를 생성하기 위해 각각의 서브채널에 배분된다. 블록 2410에서, 상기 서브채널 송신 데이터가 벡터 시그널링 코드의 코드워드로 인코딩된다. 블록 2414에서, 통신 서브채널에서 코드워드를 나타내는 물리적 신호가 구동된다.

도 25에 도시된 것과 같은 방법의 일 실시예에 있어서, 블록 2505에서, 수신 신호를 생성하기 위해 물리적 신호가 2개 이상의 통신 서브채널- 각 서브채널은 복수의 신호선을 포함함 -에서 검출된다. 블록 2510에서, 타이밍 정보가 각각의 서브채널 인코디드 벡터 시그널링 코드로부터 상기 2개 이상의 통신 서브채널 각각에 대하여 도출된다. 상기 2개 이상의 통신 서브채널 각각에 대하여, 블록 2515에서, 수신된 신호는 M개의 요소를 가진 벡터 시그널링 코드의 표시로서 디코드된다. 블록 2520에서, 수신된 서브시스템 데이터는 상기 2개 이상의 통신 서브채널 각각에 대하여 탄성 계수(M-1) 데이터를 표시하도록 생성된다. 블록 2525에서, 상기 2개 이상의 서브채널 각각으로부터의 수신된 서브시스템 데이터는 입력 데이터 출력의 수신된 버전을 생성하도록 처리된다.

Claims

송신기에 있어서,
통신 채널의 2개 이상의 서브채널들에 걸쳐 분할될 입력 데이터를 수용하고(accept), 탄성 계수(reduced-modulus) 서브채널 송신 데이터의 집합을 발생시키는 글로벌 송신 인코더(global transmission encoder); 및
상기 2개 이상의 서브채널들 각각에 대한 통신 서브시스템들
을 포함하고, 상기 통신 서브시스템들은 각각,
상기 글로벌 송신 인코더로부터 상기 탄성 계수 서브채널 송신 데이터의 집합의 각 탄성 계수 서브채널 송신 데이터를 수용하고, 인접하는 시그널링 간격에서 주어진 코드워드를 재송신하지 않음으로써 시그널링 천이가 제공되도록, 상기 탄성 계수 서브채널 송신 데이터 및 이전의 코드워드에 기초하여 서브채널 송신 데이터를 생성하는 데이터 히스토리 프리-코더;
상기 서브채널 송신 데이터를 벡터 시그널링 코드의 코드워드들로 인코딩하는 데이터 인코더; 및
통신 서브채널 상의 상기 벡터 시그널링 코드를 나타내는 물리적 신호들을 생성하는 드라이버
를 포함하는 것인, 송신기.
제1항에 있어서,
상기 글로벌 송신 인코더는 상기 입력 데이터에 대한 연산을 수행하여 상기 2개 이상의 서브채널들에 배분될 복수의 결과들을 생성하는 것인, 송신기.
제1항에 있어서,
상기 데이터 히스토리 프리-코더들 각각은 각각의 송신 간격에서 그것의 서브채널 송신 데이터 변화들을 보증하기 위해 적어도 하나의 이전 송신 간격의 이력을 유지하는 것인, 송신기.
제1항에 있어서,
각각의 서브채널에 대한 상기 벡터 시그널링 코드는 ENRZ, S3, OCT, C18, S4 및 P3로 이루어진 그룹으로부터 선택되는 것인, 송신기.
제1항에 있어서,
적어도 하나의 서브시스템에 대한 상기 벡터 시그널링 코드는 S4이고, 적어도 하나의 다른 서브시스템에 대한 벡터 시그널링 코드는 P3인 것인, 송신기.
제1항에 있어서,
상기 데이터 인코더들 각각은 각각의 송신 간격에서 그것의 송신 벡터 변화들을 보증하기 위해 적어도 하나의 이전 송신 간격의 이력을 유지하는 것인, 송신기.
제10항에 있어서,
상기 송신기는 상기 데이터 히스토리 프리-코더의 병렬 인스턴스화로 구현되는 것인, 송신기.
방법에 있어서,
복수의 신호선들을 각각 포함한 2개 이상의 서브채널들에 걸쳐 배분되도록 입력 데이터를 처리하는 단계;
상기 2개 이상의 서브채널들 각각에 대하여,
서브채널 송신 데이터를 생성하기 위해 각각의 서브채널에 배분된 입력 데이터의 일부를 프리-인코딩하는 단계;
상기 서브채널 송신 데이터를 벡터 시그널링 코드의 코드워드로 인코딩하는 단계; 및
통신 서브채널 상의 코드워드를 나타내는 물리적 신호들을 구동하는 단계
를 실질적으로 동시에 수행하는 단계
를 포함하는, 방법.