KR20240032179A - 다상 다중 레벨 인코딩을 위한 클록 및 데이터 복구 - Google Patents
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Abstract
장치는 3선 통신 링크의 한 쌍의 선들에 각각 결합된 복수의 다중 레벨 비교 회로들, 복수의 제1 레벨 클록 복구 회로들 및 제2 레벨 클록 복구 회로를 갖는다. 각각의 다중 레벨 비교 회로는 멀티비트 신호를 출력으로서 제공한다. 각각의 제1 레벨 클록 복구 회로는 다중 레벨 비교 회로들 중 하나로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들, 및 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함한다. 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하도록 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함한다.
Description
[0001] 본 특허출원은 "CLOCK AND DATA RECOVERY FOR MULTI-PHASE, MULTI-LEVEL ENCODING"이라는 명칭으로 2021년 9월 8일자 출원된 계류 중인 미국 정규 출원 제17/469,811호에 대한 우선권을 주장하며, 이 출원은 본 명세서의 양수인에게 양도되고, 이로써 마치 아래에 완전히 제시되는 것처럼 그리고 모든 적용 가능한 목적들을 위해 인용에 의해 본 명세서에 명백히 포함된다.
[0002] 본 개시내용은 일반적으로 고속 데이터 통신 인터페이스들에 관한 것으로, 보다 구체적으로는 다선(multi-wire) 다상 데이터 통신 링크를 통한 데이터 스루풋을 개선하는 것에 관한 것이다.
[0003] 모바일 디바이스들, 이를테면 셀룰러폰들의 제조업체들은 상이한 제조업체들을 포함하는 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 얻을 수 있다. 예를 들어, 셀룰러폰의 애플리케이션 프로세서는 제1 제조업체로부터 획득될 수 있는 한편, 이미징 디바이스 또는 카메라는 제2 제조업체로부터 획득될 수 있으며, 디스플레이 제어기는 제3 제조업체로부터 획득될 수 있다. 애플리케이션 프로세서, 이미징 디바이스, 디스플레이 제어기, 또는 다른 타입들의 디바이스는 표준 기반 또는 전유 물리적 인터페이스를 사용하여 상호 접속될 수 있다. 일 예에서, 이미징 디바이스는 MIPI(Mobile Industry Processor Interface) 얼라이언스(Alliance)에 의해 정의된 CSI(Camera Serial Interface)를 사용하여 접속될 수 있다. 다른 예에서, 디스플레이 제어기는 MIPI(Mobile Industry Processor Interface) 얼라이언스에 의해 특정된 DSI(Display Serial Interface) 표준을 따르는 인터페이스를 포함할 수 있다.
[0004] MIPI 얼라이언스에 의해 정의된 다상 3선(C-PHY) 인터페이스는 전도체들의 트리오(trio)를 사용하여 디바이스들 간에 정보를 송신한다. 3개의 선(wire)들 각각은 C-PHY 인터페이스를 통한 심벌의 송신 동안 3개의 시그널링 상태들 중 하나에 있을 수 있다. 클록(clock) 정보는 C-PHY 인터페이스 상에서 송신되는 심벌들의 시퀀스로 인코딩되고, 수신기가 연속적인 심벌들 사이의 전환들로부터 클록 신호를 생성한다. C-PHY 인터페이스의 최대 속도 및 클록 정보를 복구하는 CDR(clock and data recovery) 회로의 능력은 통신 링크의 상이한 선들 상에서 송신되는 신호들의 전환들과 관련된 최대 시간 변동에 의해 제한될 수 있으며, 이는 증가된 데이터 스루풋에 대한 요구가 계속 증가함에 따라 C-PHY 인터페이스에 의해 제공되는 데이터 스루풋을 제한할 수 있다.
[0005] 본 개시내용의 특정 양상들은 개선된 클록 복구 및 생성 기법들을 통해 다선 및/또는 다상 통신 링크 상에서 개선된 통신을 가능하게 하는 시스템들, 방법들 및 장치에 관한 것이다. 일부 양상들에서, 3상 인코딩과 PAM(pulse amplitude modulation)의 조합을 사용하여 인코딩된 심벌들을 반송하는 3선 링크를 통해 송신되는 2개의 심벌들 사이의 단일 경계에서 다수의 전환들로부터의 악영향들을 방지하기 위해 사용되는 마스킹 지연들을 최소화함으로써 데이터 스루풋이 개선된다. 통신 링크는 다수의 IC(Integrated Circuit) 디바이스들을 갖는 모바일 단말과 같은 장치에서 전개될 수 있다.
[0006] 본 개시내용의 일 양상에서, 데이터 통신 장치는 복수의 다중 레벨 비교 회로들 ― 각각의 다중 레벨 비교 회로는 3선 통신 링크에서 한 쌍의 선들에 결합됨 ―, 복수의 제1 레벨 클록 복구 회로들 ― 각각의 제1 레벨 클록 복구 회로는 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹(clock)되는 복수의 제1 레벨 플립플롭(flipflop)들 및 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함함 ―, 및 제2 레벨 클록 복구 회로를 가지며, 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하도록 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함한다.
[0007] 본 개시내용의 일 양상에서, 데이터 통신 장치는 출력들로서 멀티비트 신호들을 제공하도록 구성된 복수의 다중 레벨 비교 회로들을 포함하며, 3선 통신 링크에서 선들의 쌍들의 시그널링 상태를 비교하기 위한 수단, 각각의 제1 레벨 플립플롭이 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들을 포함하고, 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 구성된, 복수의 제1 레벨 클록 복구 회로들 각각 내의 제1 지연 회로를 더 포함하며, 3선 통신 링크로부터의 제1 레벨 클록 신호를 복구하기 위한 수단, 및 복수의 제1 레벨 클록 복구 회로들에 의해 제공되는 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭을 포함하고, 제2 레벨 플립플롭에 제2 리셋 신호로서 제공되는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 구성된 제2 지연 회로를 더 포함하는 제2 레벨 클록 복구 회로를 포함하며, 제2 레벨 클록 신호를 복구하기 위한 수단을 포함한다.
[0008] 본 개시내용의 일 양상에서, 클록 복구 회로를 구성하기 위한 방법은, 복수의 다중 레벨 비교 회로들 내의 각각의 다중 레벨 비교 회로를 3선 통신 링크의 한 쌍의 선들에 결합하는 단계, 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각에 복수의 제1 레벨 플립플롭들을 구성하는 단계, 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로에서 제1 지연 회로를 구성하는 단계, 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로에 제2 레벨 플립플롭을 구성하는 단계, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하는 단계를 포함한다.
[0009] 본 개시내용의 일 양상에서, 컴퓨터 실행 가능 코드를 저장하는 비-일시적 프로세서 판독 가능 매체가 개시된다. 프로세서 판독 가능 매체는 컴퓨터로 하여금, 복수의 다중 레벨 비교 회로들 내의 각각의 다중 레벨 비교 회로를 3선 통신 링크의 한 쌍의 선들에 결합하게 하고, 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각에 복수의 제1 레벨 플립플롭들을 구성하게 하고, 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로에 제1 지연 회로를 구성하게 하고, 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로에 제2 레벨 플립플롭을 구성하게 하고, 그리고 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하게 하도록 구성된 데이터 및 명령들을 유지한다.
[0010] 일부 양상들에서, 데이터 통신 장치는 제1 복수의 멀티비트 레지스터들을 갖는 데이터 복구 회로를 포함한다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신할 수 있고, 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹될 수 있다. 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 가질 수 있다. 데이터 복구 회로는 복수의 제1 지연 엘리먼트들을 더 포함할 수 있으며, 각각의 제1 지연 엘리먼트는 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된다. 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함할 수 있다. 제2 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신할 수 있다. 데이터 복구 회로는 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함할 수 있다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 대응하는 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 중 하나의 제1 레벨 플립플롭의 출력에 의해 클로킹될 수 있다.
[0011] 일부 양상들에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
[0012] 일부 양상들에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되는 출력 플립플롭을 더 포함한다. 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합될 수 있다. 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋될 수 있다.
[0013] 일부 양상들에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
[0014] 일부 양상들에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
[0015] 도 1은 IC 디바이스들 사이의 데이터 링크를 이용하는 장치를 묘사한다.
[0016] 도 2는 복수의 이용 가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 사이의 데이터 링크를 이용하는 장치에 대한 시스템 아키텍처를 예시한다.
[0017] 도 3은 C-PHY 3상 송신기를 예시한다.
[0018] 도 4는 C-PHY 3상 인코딩된 인터페이스에서의 시그널링을 예시한다.
[0019] 도 5는 C-PHY 3상 수신기를 예시한다.
[0020] 도 6은 C-PHY 3상 인코딩된 인터페이스에서의 잠재적인 상태 전환들을 예시하는 상태도이다.
[0021] 도 7은 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 C-PHY 인터페이스 회로를 예시한다.
[0022] 도 8은 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 수신 디바이스에 제공된 클록 복구 회로의 특정 양상들을 예시한다.
[0023] 도 9는 도 8에 도시된 버스 인터페이스 회로의 동작과 연관된 시그널링 상태들의 특정 양상들을 예시한다.
[0024] 도 10은 도 8에 도시된 버스 인터페이스 회로의 동작과 연관된 타이밍 마진들의 특정 양상들을 예시한다.
[0025] 도 11 - 도 13은 본 개시내용의 특정 양상들에 따라 3상 인코딩이 PAM-4 변조와 조합되는 인코딩 방식의 예를 예시한다.
[0026] 도 14는 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 수신기에 제공되는 디코더 아키텍처를 예시한다.
[0027] 도 15는 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신되는 심벌들 간에 구별하도록 구성된 수신기를 이용하는 인터페이스의 예를 예시한다.
[0028] 도 16은 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신되는 심벌들의 캡처를 제어하기 위한 타이밍을 생성하는 데 사용될 수 있는 클록 복구 회로를 예시한다.
[0029] 도 17은 도 16에 예시된 클록 복구 회로를 이용할 수 있는 클록 및 데이터 복구 회로를 예시한다.
[0030] 도 18은 C-PHY, PAM-4 인터페이스에서 임계치 교차 검출의 특정 양상들을 예시하는 타이밍도이다.
[0031] 도 19는 본 명세서에 개시된 특정 양상들에 따라 PAM 인코딩된 C-PHY 인터페이스들에서 사용하도록 구성된 계층적 클록 복구 회로를 예시한다.
[0032] 도 20은 도 19에 예시된 계층적 클록 복구 회로와 연관된 타이밍의 특정 양상들을 예시하는 타이밍도이다.
[0033] 도 21은 본 개시내용의 특정 양상들에 따라 제공되는 로컬 클록 복구 회로의 제1 예를 예시한다.
[0034] 도 22는 본 개시내용의 특정 양상들에 따라 구성된 글로벌 클록 복구 회로를 예시한다.
[0035] 도 23은 본 개시내용의 특정 양상들에 따라 제공되는 로컬 클록 복구 회로의 제2 예를 예시한다.
[0036] 도 24는 본 개시내용의 특정 양상들에 따라 구성된 글로벌 클록 복구 회로를 예시한다.
[0037] 도 25는 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제1 예를 예시한다.
[0038] 도 26은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제2 예를 예시한다.
[0039] 도 27은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제3 예를 예시한다.
[0040] 도 28은 본 개시내용의 특정 양상들에 따른 클록 생성 및 데이터 캡처의 특정 양상들을 예시하는 타이밍을 포함한다.
[0041] 도 29는 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 프로세싱 회로를 이용하는 장치의 예를 예시한다.
[0042] 도 30은 본 명세서에 개시된 특정 양상들에 따른, 클록 복구 회로를 구성하기 위한 방법의 흐름도이다.
[0043] 도 31은 본 명세서에 개시된 특정 양상들에 따른, 수신기에서 수행되는 클록 복구를 위한 방법의 흐름도이다.
[0044] 도 32는 본 명세서에 개시된 특정 양상들에 따른 수신 장치에 대한 하드웨어 구현의 예를 예시하는 도면이다.
[0016] 도 2는 복수의 이용 가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 사이의 데이터 링크를 이용하는 장치에 대한 시스템 아키텍처를 예시한다.
[0017] 도 3은 C-PHY 3상 송신기를 예시한다.
[0018] 도 4는 C-PHY 3상 인코딩된 인터페이스에서의 시그널링을 예시한다.
[0019] 도 5는 C-PHY 3상 수신기를 예시한다.
[0020] 도 6은 C-PHY 3상 인코딩된 인터페이스에서의 잠재적인 상태 전환들을 예시하는 상태도이다.
[0021] 도 7은 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 C-PHY 인터페이스 회로를 예시한다.
[0022] 도 8은 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 수신 디바이스에 제공된 클록 복구 회로의 특정 양상들을 예시한다.
[0023] 도 9는 도 8에 도시된 버스 인터페이스 회로의 동작과 연관된 시그널링 상태들의 특정 양상들을 예시한다.
[0024] 도 10은 도 8에 도시된 버스 인터페이스 회로의 동작과 연관된 타이밍 마진들의 특정 양상들을 예시한다.
[0025] 도 11 - 도 13은 본 개시내용의 특정 양상들에 따라 3상 인코딩이 PAM-4 변조와 조합되는 인코딩 방식의 예를 예시한다.
[0026] 도 14는 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 수신기에 제공되는 디코더 아키텍처를 예시한다.
[0027] 도 15는 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신되는 심벌들 간에 구별하도록 구성된 수신기를 이용하는 인터페이스의 예를 예시한다.
[0028] 도 16은 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신되는 심벌들의 캡처를 제어하기 위한 타이밍을 생성하는 데 사용될 수 있는 클록 복구 회로를 예시한다.
[0029] 도 17은 도 16에 예시된 클록 복구 회로를 이용할 수 있는 클록 및 데이터 복구 회로를 예시한다.
[0030] 도 18은 C-PHY, PAM-4 인터페이스에서 임계치 교차 검출의 특정 양상들을 예시하는 타이밍도이다.
[0031] 도 19는 본 명세서에 개시된 특정 양상들에 따라 PAM 인코딩된 C-PHY 인터페이스들에서 사용하도록 구성된 계층적 클록 복구 회로를 예시한다.
[0032] 도 20은 도 19에 예시된 계층적 클록 복구 회로와 연관된 타이밍의 특정 양상들을 예시하는 타이밍도이다.
[0033] 도 21은 본 개시내용의 특정 양상들에 따라 제공되는 로컬 클록 복구 회로의 제1 예를 예시한다.
[0034] 도 22는 본 개시내용의 특정 양상들에 따라 구성된 글로벌 클록 복구 회로를 예시한다.
[0035] 도 23은 본 개시내용의 특정 양상들에 따라 제공되는 로컬 클록 복구 회로의 제2 예를 예시한다.
[0036] 도 24는 본 개시내용의 특정 양상들에 따라 구성된 글로벌 클록 복구 회로를 예시한다.
[0037] 도 25는 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제1 예를 예시한다.
[0038] 도 26은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제2 예를 예시한다.
[0039] 도 27은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로의 제3 예를 예시한다.
[0040] 도 28은 본 개시내용의 특정 양상들에 따른 클록 생성 및 데이터 캡처의 특정 양상들을 예시하는 타이밍을 포함한다.
[0041] 도 29는 본 명세서에 개시된 특정 양상들에 따라 적응될 수 있는 프로세싱 회로를 이용하는 장치의 예를 예시한다.
[0042] 도 30은 본 명세서에 개시된 특정 양상들에 따른, 클록 복구 회로를 구성하기 위한 방법의 흐름도이다.
[0043] 도 31은 본 명세서에 개시된 특정 양상들에 따른, 수신기에서 수행되는 클록 복구를 위한 방법의 흐름도이다.
[0044] 도 32는 본 명세서에 개시된 특정 양상들에 따른 수신 장치에 대한 하드웨어 구현의 예를 예시하는 도면이다.
[0045] 첨부 도면들과 관련하여 아래에 제시되는 상세한 설명은 다양한 구성들의 설명으로 의도되며 본 명세서에서 설명되는 개념들이 실시될 수 있는 구성들만을 나타내는 것으로 의도되는 것은 아니다. 상세한 설명은 다양한 개념들의 완전한 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나 이러한 개념들은 이러한 특정 세부사항들 없이 실시될 수 있음이 당해 기술분야에서 통상의 지식을 가진 자들에게 명백할 것이다. 일부 사례들에서는, 이러한 개념들을 불명료하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 컴포넌트들은 블록도 형태로 도시된다.
[0046] 본 출원에서 사용된 바와 같이, "컴포넌트", "모듈", "시스템" 등의 용어들은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같은(그러나 이들로 제한되지 않음) 컴퓨터 관련 엔티티를 포함하는 것으로 의도된다. 예를 들어, 컴포넌트는 프로세서 상에서 실행되는 프로세스, 프로세서, 객체, 실행 파일, 실행 스레드, 프로그램 및/또는 컴퓨터일 수 있다(그러나 이에 제한되지 않음). 예시로서, 컴퓨팅 디바이스 상에서 실행되는 애플리케이션 및 컴퓨팅 디바이스 모두가 컴포넌트일 수 있다. 하나 이상의 컴포넌트들이 프로세스 및/또는 실행 스레드 내에 상주할 수 있으며, 컴포넌트는 하나의 컴퓨터 상에 로컬화될 수 있고 그리고/또는 2개 이상의 컴퓨터들 사이에 분산될 수 있다. 추가로, 이러한 컴포넌트들은 다양한 데이터 구조들이 저장된 다양한 프로세서 판독 가능 매체들로부터 실행될 수 있다. 컴포넌트들은 이를테면, 하나 이상의 데이터 패킷들, 이를테면 로컬 시스템에서, 분산 시스템에서 그리고/또는 신호에 의한 다른 시스템들과의 인터넷과 같은 네트워크를 통해 다른 컴포넌트와 상호 작용하는 하나의 컴포넌트로부터의 데이터를 갖는 신호에 따라 로컬 및/또는 원격 프로세스들을 통해 통신할 수 있다.
[0047] 더욱이, "또는"이라는 용어는 배타적 "또는"보다는 포괄적 "또는"을 의미하는 것으로 의도된다. 즉, 달리 명시되거나 맥락상 명백하지 않다면, "X가 A 또는 B를 이용한다"라는 문구는 당연한 포괄적 치환들 중 임의의 치환을 의미하는 것으로 의도된다. 즉, "X가 A 또는 B를 이용한다"라는 문구는 다음의 경우들 중 임의의 경우로 충족된다: X가 A를 이용한다; X가 B를 이용한다; 또는 X가 A와 B를 모두 이용한다. 추가로, 본 출원 및 첨부된 청구항들에서 사용되는 단수 표현들은 달리 명시되지 않는 한 또는 맥락상 단수 형태로 지시되는 것으로 명백하지 않는 한 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
개요
[0048] 본 발명의 특정 양상들은 MIPI 얼라이언스에 의해 특정된 C-PHY 인터페이스를 개선하는 데 적용 가능할 수 있으며, 이는 종종, 전화, 모바일 컴퓨팅 디바이스, 어플라이언스, 자동차 전자제품, 항공 시스템들 등과 같은 모바일 장치의 서브컴포넌트들인 전자 디바이스들을 접속하도록 전개된다. 모바일 장치의 예들은 셀룰러폰, 스마트폰, SIP(session initiation protocol) 전화, 랩톱, 노트북, 넷북, 스마트북, PDA(personal digital assistant), 위성 라디오, GPS(global positioning system) 디바이스, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어(예컨대, MP3 플레이어), 카메라, 게임 콘솔, 웨어러블 컴퓨팅 디바이스(예컨대, 스마트워치, 건강 또는 피트니스 추적기 등), 드론, 센서, 자판기, 또는 임의의 다른 유사한 기능 디바이스를 포함한다.
[0049] 본 명세서에 개시된 특정 양상들은 디바이스들이 종래의 C-PHY 심벌 레이트들을 사용하여 가능한 것보다 3선 통신 링크를 통해 더 높은 데이터 레이트들로 통신할 수 있게 한다. 본 개시내용의 다양한 양상들에서, 데이터 통신 장치는 3선 링크에 장치를 결합하도록 구성된 복수의 라인 드라이버들, 및 연속적으로 송신되는 심벌들의 각각의 쌍이 2개의 상이한 심벌들을 포함하도록 3선 링크를 통해 복수의 라인 드라이버들에 의해 연속적으로 송신되는 2개의 심벌들 간의 각각의 전환에서 이진 데이터의 적어도 3 비트를 인코딩하도록 구성된 데이터 인코더를 갖는다. 각각의 심벌은, 3선 링크의 각각의 선이 연관된 심벌 송신 간격 동안 3선 링크의 다른 선들과 상이한 시그널링 상태에 있도록, 연관된 심벌 송신 간격 동안 3선 링크의 시그널링 상태들을 정의한다. 데이터는 3상과 PAM의 조합을 사용하여 인코딩될 수 있다. 장치는 데이터 인코더로부터 심벌들의 시퀀스를 수신하고, 제어 신호들을 복수의 라인 드라이버들에 제공하도록 구성된 선 상태 인코더를 포함할 수 있다. 제어 신호들은 복수의 라인 드라이버들 각각으로 하여금, 심벌들의 시퀀스 내의 각각의 심벌에 대해 제공된 심벌 송신 간격 동안 각각의 심벌에 의해 정의된 시그널링 상태로 3선 링크의 하나의 선을 구동시키게 한다. 선 상태 인코더는 PAM-2, PAM-3, PAM-4, PAM-8 및 다른 PAM 구현들을 위해 구성 또는 구성될 수 있다.
[0050] C-PHY 인터페이스는 대역폭 제한 채널들을 통해 높은 데이터 스루풋을 제공할 수 있는 고속 직렬 인터페이스이다. C-PHY 인터페이스는 애플리케이션 프로세서들을 디스플레이 제어기들 및 카메라들을 포함하는 주변기기들에 접속하도록 전개될 수 있다. C-PHY 인터페이스는, 선들의 트리오 또는 간단히 트리오로 지칭될 수 있는 한 세트의 3개의 선들을 통해 3상 신호로 송신되는 심벌들로 데이터를 인코딩한다. 3상 신호는 트리오의 각각의 선을 통해 서로 다른 위상으로 송신된다. 각각의 트리오는 통신 링크 상에 레인(lane)을 제공한다. 심벌 간격은 단일 심벌이 트리오의 시그널링 상태를 제어하는 시간의 간격으로서 정의될 수 있다. 종래의 C-PHY 인터페이스에서 각각의 심벌 간격 동안, 하나의 선은 "구동되지 않거나" 중간 레벨 전압 상태로 구동되는 한편, 3개의 선들 중 나머지 2개는 2개의 차동 구동 선들 중 하나가 제1 전압 레벨을 가정하고 다른 차동 구동 선은 제1 전압 레벨과 상이한 제2 전압 레벨로 가정하도록 차동 구동된다. 일부 구현들에서, 세 번째 선은, 종단들의 작용으로 인해 제1 전압 레벨과 제2 전압 레벨 사이의 중간 레벨 전압이거나 그 근처인 제3 전압 레벨을 가정하도록 구동되지 않거나 플로팅된다. 일부 구현들에서, 세 번째 선은 중간 레벨 전압을 향해 구동된다. 일 예에서, 구동 전압 레벨들은 +V 및 -V일 수 있으며, 비구동 전압은 0이다. 다른 예에서, 구동 전압 레벨들은 +V 및 0일 수 있고, 비구동 전압은 +V/2이다. 상이한 심벌들은 각각의 연속적으로 송신되는 심벌들의 쌍에서 송신되며, 선들의 상이한 쌍들은 상이한 심벌 간격들로 차동 구동될 수 있다. C-PHY 인터페이스들에서, 클록 정보는 연속적인 심벌 간격들 사이의 심벌 경계들에서의 시그널링 상태의 전환들에서 인코딩된다.
[0051] C-PHY 인터페이스의 스루풋을 증가시키기 위해, 향상된 인코딩 방식들은 PAM(pulse amplitude modulation)을 3상 극성 인코딩과 조합하여 시그널링 상태들의 수를 증가시키고, 이용 가능한 심벌들의 수를 증가시키고, 심벌 간격들 사이의 각각의 전환에서 인코딩될 수 있는 비트들의 수를 증가시킨다. 종래의 C-PHY는 차동 구동 선들 상에서 PAM-2 변조를 효과적으로 사용하여 총 3개의 전압 레벨들 또는 전류 레벨들 및 6개의 시그널링 상태들을 제공한다. PAM-3 변조는 5개의 전압 레벨들 또는 전류 레벨들 및 12개의 시그널링 상태들을 제공하고, PAM-4 변조는 7개의 전압 레벨들 또는 전류 레벨들 및 18개의 시그널링 상태들을 제공하며, PAM-8 변조는 15개의 전압 레벨들 또는 전류 레벨들 및 42개의 시그널링 상태들을 제공한다. 3선 인터페이스가 심벌 경계에서 상태를 변경하는 전환 기간은 종래의 C-PHY 인터페이스에서보다 PAM 변조된 C-PHY 인터페이스에서 상당히 더 긴 지속기간을 가질 수 있다. 전환 기간의 지속기간의 증가는 증가된 수의 시그널링 상태들 및 3개보다 많은 전압 레벨들로 정의된 시그널링 상태들의 사용에 의해 야기된다. 종래의 CDR(clock and data recovery) 회로들은, 전환 기간들의 증가 및 3선 버스로부터 심벌들을 샘플링 및 캡처하기 위한 이용 가능한 시간의 결과적인 감소로 인해, PAM-4 이상의 변조를 이용한 C-PHY 인코딩 방식들에 대해 사용 가능하지 않을 수 있다.
[0052] 도 1은 하나 이상의 통신 링크들을 구현하기 위해 C-PHY 3상 프로토콜들을 이용할 수 있는 장치(100)의 예를 도시한다. 장치(100)는 하나 이상의 ASIC들에서 구현될 수 있는 다수의 회로들 또는 디바이스들(104, 106 및/또는 108)을 갖는 SoC(system on Chip), 또는 프로세싱 회로(102)를 포함할 수 있다. 일 예에서, 장치(100)는 통신 디바이스로서 동작할 수 있고, 프로세싱 회로(102)는 ASIC(104)에 제공된 프로세싱 디바이스, 하나 이상의 주변 디바이스들(106), 및 장치가 안테나(124)를 통해 무선 액세스 네트워크, 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 통신할 수 있게 하는 트랜시버(108)를 포함할 수 있다.
[0053] ASIC(104)는 하나 이상의 프로세서들(112), 하나 이상의 모뎀들(110), 온-보드(on-board) 메모리(114), 버스 인터페이스 회로(116) 및/또는 다른 로직 회로들 또는 기능들을 가질 수 있다. 프로세싱 회로(102)는, 하나 이상의 프로세서들(112)이 프로세싱 회로(102) 상에 제공된 온-보드 메모리(114) 또는 다른 프로세서 판독 가능 저장소(122)에 상주하는 소프트웨어 모듈들을 실행할 수 있게 하는 API(application programming interface) 계층을 제공할 수 있는 운영 시스템에 의해 제어될 수 있다. 소프트웨어 모듈들은 온-보드 메모리(114) 또는 프로세서 판독 가능 저장소(122)에 저장된 명령들 및 데이터를 포함할 수 있다. ASIC(104)는 자신의 온-보드 메모리(114), 프로세서 판독 가능 저장소(122), 및/또는 프로세싱 회로(102) 외부의 저장소에 액세스할 수 있다. 온-보드 메모리(114), 프로세서 판독 가능 저장소(122)는 ROM(read-only memory) 또는 RAM(random-access memory), EEPROM(electrically erasable programmable ROM), 플래시 카드들, 또는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는 임의의 메모리 디바이스를 포함할 수 있다. 프로세싱 회로(102)는 장치(100) 및/또는 프로세싱 회로(102)를 구성하고 동작시키는 데 사용되는 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 또는 다른 파라미터 저장소를 포함하거나, 구현하거나, 또는 그에 액세스할 수 있다. 로컬 데이터베이스는 레지스터들, 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 소프트 또는 하드 디스크 등을 사용하여 구현될 수 있다. 프로세싱 회로(102)는 또한, 다른 컴포넌트들 중에서도, 안테나(124), 디스플레이(126), 조작자 제어부들, 이를테면 스위치들 또는 버튼들(128, 130) 또는 외부 키패드(132)와 같은 외부 디바이스들에 동작 가능하게 결합될 수 있다. 사용자 인터페이스 모듈은 전용 통신 링크를 통해 또는 하나 이상의 직렬 데이터 상호 접속부들을 통해 디스플레이(126), 외부 키패드(132) 등과 함께 동작하도록 구성될 수 있다.
[0054] 프로세싱 회로(102)는 특정 디바이스들(104, 106 및/또는 108)이 통신하는 것을 가능하게 하는 하나 이상의 버스들(118a, 118b, 120)을 제공할 수 있다. 일 예에서, ASIC(104)는 회로들, 카운터들, 타이머들, 제어 로직 및 다른 구성 가능한 회로들 또는 모듈들의 조합을 포함하는 버스 인터페이스 회로(116)를 포함할 수 있다. 일 예에서, 버스 인터페이스 회로(116)는 통신 규격들 또는 프로토콜들에 따라 동작하도록 구성될 수 있다. 프로세싱 회로(102)는 장치(100)의 동작을 구성 및 관리하는 전력 관리 기능을 포함하거나 또는 제어할 수 있다.
[0055] 도 2는 통신 링크(220)를 통해 데이터 및 제어 정보를 교환할 수 있는 IC 디바이스들(202, 230)을 포함하는 장치(200)의 특정 양상들을 예시한다. 통신 링크(220)는 서로 매우 근접하게 로케이팅되거나 또는 장치(200)의 상이한 부분들에 물리적으로 로케이팅되는 한 쌍의 IC 디바이스들(202, 230)을 접속하는 데 사용될 수 있다. 일 예에서, 통신 링크(220)는 IC 디바이스들(202, 230)을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수 있다. 다른 예에서, 제1 IC 디바이스(202)는 플립-폰(flip-phone)의 키패드 섹션에 로케이팅될 수 있는 한편, 제2 IC 디바이스(230)는 플립-폰의 디스플레이 섹션에 로케이팅될 수 있다. 다른 예에서, 통신 링크(220)의 일부는 케이블 또는 광 접속을 포함할 수 있다.
[0056] 통신 링크(220)는 다수의 채널들(222, 224, 226)을 포함할 수 있다. 하나 이상의 채널(226)은 양방향일 수 있고, 반이중 및/또는 전이중 모드들에서 동작할 수 있다. 하나 이상의 채널(222, 224)은 단방향성일 수 있다. 통신 링크(220)는 비대칭이어서, 일 방향으로 더 높은 대역폭을 제공할 수 있다. 본 명세서에서 설명되는 일 예에서, 제1 채널(222)은 순방향 채널(222)로 지칭될 수 있는 한편, 제2 채널(224)은 역방향 채널(224)로 지칭될 수 있다. 제1 IC 디바이스(202)는 호스트 시스템 또는 송신기로서 지정될 수 있는 한편, 제2 IC 디바이스(230)는 두 IC 디바이스들(202, 230) 모두가 채널(222) 상에서 송신 및 수신하도록 구성되더라도, 클라이언트 시스템 또는 수신기로서 지정될 수 있다. 일 예에서, 순방향 채널(222)은 제1 IC 디바이스(202)로부터 제2 IC 디바이스(230)에 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수 있는 한편, 역방향 채널(224)은 제2 IC 디바이스(230)로부터 제1 IC 디바이스(202)로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수 있다.
[0057] IC 디바이스들(202, 230) 각각은 프로세서(206, 236) 또는 다른 프로세싱 회로, 컴퓨팅 회로 또는 디바이스를 각각 포함할 수 있다. 일 예에서, 제1 IC 디바이스(202)는 무선 트랜시버(204) 및 안테나(214)를 통한 무선 통신을 설정 및 유지하는 것을 포함하여 장치(200)의 핵심 기능들을 수행할 수 있는 한편, 제2 IC 디바이스(230)는 디스플레이 제어기(232)를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수 있으며, 카메라 제어기(234)를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수 있다. IC 디바이스들(202, 230) 중 하나 이상에 의해 지원되는 다른 특징들은 키보드 제어기, 음성 인식 컴포넌트 및 다른 입력 또는 출력 디바이스들을 포함할 수 있다. 디스플레이 제어기(232)는 LCD(liquid crystal display) 패널, 터치 스크린 디스플레이, 표시자들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수 있다. 저장 매체(208, 238)는 개개의 프로세서들(206, 236), 및/또는 IC 디바이스들(202, 230)의 다른 컴포넌트들에 의해 사용되는 명령들 및 데이터를 유지하도록 적응된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수 있다. 각각의 프로세서(206, 236)와 그의 대응하는 저장 매체(208, 238) 그리고 다른 모듈들과 회로들 사이의 통신은 하나 이상의 내부 버스(212, 242) 및/또는 통신 링크(220)의 채널(222, 224 및/또는 226)에 의해 가능하게 될 수 있다.
[0058] 역방향 채널(224)은 순방향 채널(222)과 동일한 방식으로 동작될 수 있다. 순방향 채널(222)과 역방향 채널(224)은 유사한 속도들로 또는 상이한 속도로 송신하는 것이 가능할 수 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클로킹 레이트들로서 표현될 수 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 따라 실질적으로 동일할 수 있거나 또는 몇 자릿수들만큼 상이할 수 있다. 일부 애플리케이션들에서, 단일 양방향 채널(226)이 제1 IC 디바이스(202)와 제2 IC 디바이스(230) 사이의 통신을 지원할 수 있다. 순방향 채널(222) 및/또는 역방향 채널(224)은 예를 들어, 순방향 채널(222) 및 역방향 채널(224)이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 때 양방향 모드에서 동작하도록 구성 가능할 수 있다. 일 예에서, 통신 링크(220)는 산업 또는 다른 표준에 따라 제1 IC 디바이스(202)와 제2 IC 디바이스(230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수 있다.
[0059] 도 2의 통신 링크(220)는 C-PHY에 대한 MIPI 얼라이언스 규격들에 따라 구현될 수 있고, 복수의 신호 선들을 포함하는 유선 버스를 제공할 수 있으며, 여기서 신호 선들의 수는 M개의 선들로 표기될 수 있다. M개의 선들은 MDDI(mobile display digital interface)와 같은 고속 디지털 인터페이스에서 N상 인코딩된 데이터를 반송하도록 구성될 수 있다. M개의 선들은 채널들(222, 224,, 226) 중 하나 이상에서의 N상 극성 인코딩을 가능하게 할 수 있다. 물리 계층 드라이버들(210, 240)은 통신 링크(220) 상에서의 송신을 위해 N상 극성 인코딩된 데이터를 생성하도록 구성 또는 적응될 수 있다. N상 극성 인코딩의 사용은 고속 데이터 전송을 제공하며, N상 극성 인코딩된 데이터 링크들에서 더 적은 드라이버들이 활성이기 때문에 다른 인터페이스들의 전력의 절반 이하를 소비할 수 있다.
[0060] 물리 계층 드라이버들(210, 240)은 통상적으로, N상 극성 인코딩을 위해 구성될 때 통신 링크(220) 상에서 전환당 다수의 비트들을 인코딩할 수 있다. 일 예에서, PAM 변조와 3상 극성 인코딩의 조합은 프레임 버퍼 없이 WVGA(wide video graphics array) 초당 80 프레임 LCD 드라이버 IC를 지원하여, 디스플레이 리프레시를 위해 810 Mbps로 픽셀 데이터를 전달하는 데 사용될 수 있다.
[0061] 도 3은 도 2에 묘사된 통신 링크(220)의 특정한 양상들을 구현하는 데 사용될 수 있는 C-PHY 송신기(300)를 예시하는 도면이다. 이러한 설명의 목적들을 위해, C-PHY 송신기(300)는 3선 3상 인코딩을 지원하는 것으로 가정될 수 있다. 3선 3상 인코딩의 예는 오직 본 발명의 특정 양상들의 설명들을 간략화할 목적으로 선택된다. 3선 3상 인코딩에 대해 개시된 원리들 및 기법들은 M선 N상 극성 인코딩의 다른 구성들에 적용 가능할 수 있다.
[0062] 3선 3상 극성 인코딩 직렬 버스에서 3개의 선들 각각에 대해 정의된 시그널링 상태들은 비구동 또는 중간 레벨 상태, 양의 구동 상태 및 음의 구동 상태를 포함할 수 있다. 양의 구동 상태 및 음의 구동 상태는, 신호 선들(318a, 318b 및/또는 318c) 중 2개 사이에 전압 차를 제공함으로써, 그리고/또는 2개의 신호 선들(318a, 318b 및/또는 318c)에서 전류가 상이한 방향들로 흐르도록 직렬로 접속된 신호 선들(318a, 318b 및/또는 318c) 중 2개를 통해 전류를 구동함으로써 획득될 수 있다. 비구동 상태는 신호 선(318a, 318b 또는 318c)의 드라이버의 출력을 고 임피던스 모드에 놓음으로써 실현될 수 있다. 일부 경우들에서, 신호 선(318a, 318b 또는 318c)이 구동 신호 선들(318a, 318b 및/또는 318c) 상에서 제공된 양의 전압 레벨과 음의 전압 레벨 사이의 실질적으로 중간에 있는 전압 레벨에 수동적으로 또는 능동적으로 도달하게 함으로써 신호 선(318a, 318b 또는 318c) 상에서 중간 레벨 상태가 획득될 수 있다. 통상적으로, 비구동 또는 중간 레벨 신호 선(318a, 318b 또는 318c)을 통한 상당한 전류 흐름은 없다. 3선 3상 극성 인코딩 방식에 대해 정의된 시그널링 상태들은 3개의 전압 또는 전류 상태들(+1, -1, 0)을 사용하여 표기될 수 있다.
[0063] C-PHY 송신기(300)는 신호 선들(318a, 318b, 318c)의 시그널링 상태를 제어하기 위해 라인 드라이버들(308)을 이용할 수 있다. 라인 드라이버들(308)은 유닛 레벨 전류 모드 또는 전압 모드 드라이버들로서 구현될 수 있다. 일 예에서, 각각의 라인 드라이버(308)는 대응하는 신호 선들(318a, 318b, 318c)의 출력 상태를 결정하는 신호들(316a, 316b, 316c) 중 2개 이상의 신호들의 세트들을 수신할 수 있다. 일 예에서, 2개의 신호들(316a, 316b, 316c)의 세트들은 하이(high)일 때, 신호 선들(318a, 318b, 318c)을 각각 더 높은 레벨 전압 또는 더 낮은 레벨 전압을 향해 구동하는 풀-업(pull-up) 및 풀-다운(pull-down) 회로들을 활성화하는 풀-업 신호(PU 신호) 및 풀-다운 신호(PD 신호)를 포함할 수 있다. 이러한 예에서, PU 신호와 PD 신호 모두가 로우(low)일 때, 신호 선들(318a, 318b, 318c)은 중간 레벨 전압으로 종결될 수 있다.
[0064] M선 N상 극성 인코딩 방식에서 각각의 송신된 심벌 간격에 대해, 적어도 하나의 신호 선(318a, 318b 또는 318c)은 중간 레벨/비구동(0) 전압 또는 전류 상태에 있는 한편, 양의 구동(+1 전압 또는 전류 상태) 신호 선들(318a, 318b 또는 318c)의 수는 음의 구동(-1 전압 또는 전류 상태) 신호 선들(318a, 318b 또는 318c)의 수와 동일하여, 수신기에 흐르는 전류의 합은 항상 0이다. 각각의 심벌에 대해, 적어도 하나의 신호 선(318a, 318b 또는 318c)의 시그널링 상태는 이전의 송신 간격에서 송신된 선 상태로부터 변경된다.
[0065] 동작 시에, 매퍼(mapper)(302)는 16-비트 데이터(310)를 수신하여 7개의 심벌들(312)에 매핑할 수 있다. 3선 예에서, 7개의 심벌들(312) 각각은 하나의 심벌 간격에 대한 신호 선들(318a, 318b,, 318c)의 상태들을 정의한다. 7개의 심벌들(312)은 각각의 신호 선(318a, 318b, 318c)에 대한 심벌들(314)의 타이밍된 시퀀스를 제공하는 병렬-직렬 변환기들(304)을 사용하여 직렬화될 수 있다. 심벌들(314)의 시퀀스는 통상적으로 송신 클록을 사용하여 타이밍된다. 3선 3상 인코더(306)는 매퍼에 의해 생성된 7개의 심벌들(314)의 시퀀스를 한 번에 하나의 심벌씩 수신하고, 각각의 심벌 간격에 대해 각각의 신호 선(318a, 318b,, 318c)의 상태를 컴퓨팅한다. 3선 3상 인코더(306)는 전류 입력 심벌(314) 및 신호 선들(318a, 318b, 318c)의 이전 상태들에 기초하여 신호 선들(318a, 318b, 318c)의 상태들을 선택한다.
[0066] M선 N상 인코딩의 사용은 심벌당 비트들이 정수가 아닌 복수의 심벌들로 다수의 비트들이 인코딩되는 것을 허용한다. 3선 통신 링크의 예에서, 동시에 구동될 수 있는 2개의 선들의 3개의 이용 가능한 조합들 및 구동되는 한 쌍의 선들에 대한 극성의 2개의 가능한 조합들이 존재하여, 6개의 가능한 상태들을 산출한다. 각각의 전환은 전류 상태로부터 발생하기 때문에, 매 전환에서 6개의 상태들 중 5개의 상태들이 이용 가능하다. 각각의 전환에서 적어도 하나의 선의 상태가 변화하는 것이 요구된다. 5개의 상태들의 경우, 심벌당 2.32 비트의 log2(5)가 인코딩될 수 있다. 이에 따라, 매퍼는 16-비트 워드를 받고, 이를 7개의 심벌들로 변환할 수 있는데, 이는 심벌당 2.32 비트를 반송하는 7개의 심벌들이 16.24 비트를 인코딩할 수 있기 때문이다. 즉, 5개의 상태들을 인코딩하는 7개의 심벌들의 조합은 57(78,125)개의 치환들을 갖는다. 이에 따라, 16 비트의 216(65,536)개의 치환들을 인코딩하는 데 7개의 심벌들이 사용될 수 있다.
[0067] 도 4는 원형 상태도(450)에 기반하는, 3상 변조 데이터 인코딩 방식을 사용하여 인코딩된 신호들에 대한 타이밍도(400)의 예를 포함한다. 정보는 예컨대, 선 또는 커넥터가 원형 상태도(450)에 의해 정의된 3개의 위상 상태들(S 1, S 2, S 3) 중 하나에 있는 시그널링 상태들의 시퀀스로 인코딩될 수 있다. 각각의 상태는 120° 위상 시프트에 의해 다른 상태들로부터 분리될 수 있다. 일 예에서, 데이터는 선 또는 커넥터 상의 위상 상태들의 회전 방향으로 인코딩될 수 있다. 신호의 위상 상태들은 시계 방향(452, 452') 또는 반시계 방향(454, 454')으로 회전할 수 있다. 예를 들어, 시계 방향(452, 452')으로, 위상 상태들은 S 1에서 S 2로, S 2에서 S 3으로 그리고 S 3에서 S 1로의 전환들 중 하나 이상을 포함하는 시퀀스로 진행될 수 있다. 반시계 방향(454, 454')으로, 위상 상태들은 S 1에서 S 3으로, S 3에서 S 2로 그리고 S 2에서 S 1로의 전환들 중 하나 이상을 포함하는 시퀀스로 진행될 수 있다. 3개의 신호 선들(318a, 318b, 318c)은 동일한 신호의 상이한 버전들을 반송하며, 여기서 버전들은 서로에 대해 120°만큼 위상 시프트될 수 있다. 각각의 시그널링 상태는 선 또는 커넥터 상의 상이한 전압 레벨 및/또는 선 또는 커넥터를 통한 전류 흐름의 방향으로서 표현될 수 있다. 3선 시스템에서 시그널링 상태들의 시퀀스의 각각의 상태 동안, 각각의 신호 선(318a, 318b, 318c)은 다른 선들과 상이한 시그널링 상태에 있다. 3개를 초과하는 신호 선들(318a, 318b, 318c)이 3상 인코딩 시스템에서 사용될 때, 2개 이상의 신호 선들(318a, 318b 및/또는 318c)은 각각의 시그널링 간격에서 동일한 시그널링 상태에 있을 수 있지만, 매 시그널링 간격에서 적어도 하나의 신호 선(318a, 318b 및/또는 318c) 상에 각각의 상태가 존재한다.
[0068] 정보는 각각의 위상 전환(410)에서 회전 방향으로 인코딩될 수 있고, 3상 신호가 각각의 시그널링 상태에 대해 방향을 변경할 수 있다. 비구동 신호 선(318a, 318b 및/또는 318c)은 회전 방향에 관계없이, 회전하는 3상 신호의 모든 각각의 시그널링 상태에서 변화하기 때문에, 회전 방향은 위상 전환 이전 및 이후에 어느 신호 선들(318a, 318b 및/또는 318c)이 '0' 상태에 있는지를 고려함으로써 결정될 수 있다.
[0069] 인코딩 방식은 또한 능동적으로 구동되는 2개의 신호 선들(318a, 318b 및/또는 318c)의 극성(408)의 정보를 인코딩할 수 있다. 3선 구현에서 언제라도, 신호 선들(318a, 318b, 318c) 중 정확히 2개가 반대 방향들의 전류들로 그리고/또는 차동 전압으로 구동된다. 일 구현에서, 데이터는 2개의 비트 값들(412)을 사용하여 인코딩될 수 있으며, 여기서 하나의 비트는 위상 전환들(410)의 방향으로 인코딩되고 두 번째 비트는 전류 상태에 대한 극성(408)으로 인코딩된다.
[0070] 타이밍도(400)는 위상 회전 방향과 극성 모두를 사용하는 데이터 인코딩의 예를 예시한다. 곡선들(402, 404, 406)은 각각, 다수의 위상 상태들에 대해 3개의 신호 선들(318a, 318b, 318c) 상에서 반송되는 신호들에 관한 것이다. 초기에, 최상위 비트의 이진수 '0'으로 표현되는 바와 같이, 시간(414)에서 위상 전환들(410)의 회전이 반시계 방향으로 스위칭할 때까지, 위상 전환들(410)은 시계 방향이고 최상위 비트는 이진수 '1'로 설정된다. 최하위 비트는 각각의 상태에서 신호의 극성(408)을 반영한다.
[0071] 본 명세서에 개시된 특정 양상들에 따르면, 1 비트의 데이터가 3선 3상 인코딩 시스템의 회전 또는 위상 변화로 인코딩될 수 있고, 추가 비트가 2개의 구동된 선들의 극성으로 인코딩될 수 있다. 3선 3상 인코딩 시스템의 각각의 전환에서, 전류 상태로부터 가능한 상태들 중 임의의 상태로의 전환을 허용함으로써 추가 정보가 인코딩될 수 있다. 3개의 회전 위상들 및 각각의 위상에 대한 2개의 극성들이 주어지면, 3선 3상 인코딩 시스템에서 6개의 상태들이 이용 가능하다. 이에 따라, 임의의 전류 상태로부터 5개의 상태들이 이용 가능하고, 심벌(전환)당 인코딩된 2.32 비트의 log2(5)가 존재할 수 있으며, 이는 매퍼(302)가 16-비트 워드를 받아 이를 7개의 심벌들로 인코딩할 수 있게 한다.
[0072] 도 5는 C-PHY 수신기(500)의 특정 양상들을 예시하는 도면이다. 이러한 설명의 목적들을 위해, C-PHY 수신기(500)는 3선 3상 디코딩을 지원하는 것으로 가정될 수 있다. 차동 수신기들(502a, 502b, 502c) 및 선 상태 디코더(504)는 서로에 대해, 3개의 송신 라인들(예컨대, 도 3에 예시된 신호 선들(318a, 318b, 318c))의 상태의 디지털 표현을 제공하도록, 그리고 이전 심벌 기간에서 송신된 상태와 비교하여 3개의 송신 라인들의 상태의 변화들을 검출하도록 구성된다. 7개의 연속적인 상태들이 직렬-병렬 변환기들(506)에 의해 어셈블리되어, 디매퍼(508)에 의해 프로세싱될 한 세트의 7개의 심벌들(516)을 획득한다. 디매퍼(508)는 C-PHY 수신기(500)의 출력(520)을 제공하는 FIFO(first-in-first-out) 레지스터(510)에 버퍼링될 수 있는 16 비트의 데이터(518)를 생성한다.
[0073] 선 상태 디코더(504)는 신호 선들(318a, 318b, 318c)로부터 차동 수신기들(502a, 502b, 502c)에 의해 수신된 위상 인코딩된 신호들로부터 도출된 차이 신호들(522)로부터 심벌들(514)의 시퀀스를 추출할 수 있다. 심벌들(514)은 본 명세서에 개시된 바와 같이 위상 회전과 극성의 조합으로서 인코딩된다. 선 상태 디코더는, 신호 선들(318a, 318b, 318c) 상에서의 전환들로부터 타이밍 정보를 추출하고, 신호 선들(318a)로부터 선 상태들을 신뢰성 있게 캡처하는 데 사용될 수 있는 클록 신호들(526)을 타이밍 정보로부터 생성하는 CDR 회로(524)를 포함할 수 있다. 각각의 심벌 경계에서 신호 선들(318a, 318b, 318c) 중 적어도 하나에서 전환이 발생하고, CDR 회로(524)는 전환 또는 다수의 전환들의 발생에 기초하여 클록 신호들(526)을 생성하도록 구성될 수 있다. 클록 신호들(526) 중 하나 이상에서의 에지들은 지연되어 모든 신호 선들(318a, 318b, 318c)에 대한 시간이 안정화될 수 있게 하고, 이로써 현재 선 상태가 디코딩 목적들을 위해 캡처되는 것을 보장할 수 있게 한다. 일 예에서, 클록 신호들(526) 중 하나 이상은 FIFO(510)로 하여금 디매퍼(508)에 의해 출력된 데이터를 판독 또는 캡처하게 하는 데 사용되는 RDClk 신호를 포함할 수 있다. 일부 예들에서는, 다른 클록 신호들이 C-PHY 수신기(500)에 의해 사용될 수 있다. 예를 들어, FIFO(510)가 자신의 콘텐츠를 외부 프로세싱 디바이스들 또는 저장 디바이스들에 비동기적으로 기록할 수 있게 하기 위해, 기록 클록 신호(528)(WRClk)가 프로세싱 회로로부터 수신될 수 있다.
[0074] 도 6은 C-PHY 버스의 3개의 선들의 가능한 시그널링 상태들(602, 604, 606, 612, 614, 616)을 예시하는 상태도(600)이며, 가능한 전환들이 각각의 상태로부터 예시된다. 3선 3상 인코딩을 위해 구성된 C-PHY 인터페이스의 예에서는, 6개의 상태들 및 30개의 상태 전환들이 이용 가능하다. 상태도(600)의 가능한 상태들(602, 604, 606, 612, 614, 616)은 도 4의 원형 상태도(450)에 도시된 상태들을 포함하고 그 상태들 상에서 확장된다. 상태 엘리먼트(628)의 예시에 도시된 바와 같이, 상태도(600)의 각각의 상태(602, 604, 606, 612, 614, 616)는 A, B 및 C로 각각 라벨링되는 각각의 상태에서의 신호 선들(318a, 318b, 318c)에 대한 전압 시그널링 상태를 정의한다. 예를 들어, 상태(602)(+x)에서, 선 A= +1, 선 B = -1 및 선 C= 0이 되어, 차동 수신기(502a)(A-B) = +2, 차동 수신기(502b)(B-C) = -1, 및 차동 수신기(502c)(C-A) = -1의 출력을 산출한다. 수신기 내의 위상 변화 검출 회로들에 의해 이루어진 전환 결정들은 차동 수신기들(502a, 502b, 502c)에 의해 생성된 5개의 가능한 레벨들에 기반하는데, 이러한 레벨들은 -2, -1, 0, +1 및 +2 전압 상태들을 포함한다.
[0075] 상태도(600)의 전환들은, 세트: {000, 001, 010, 011, 100} 내의 3-비트 이진 값들 중 하나를 갖는 플립, 회전, 극성 심벌(예컨대, FRP 심벌(626))에 의해 표현될 수 있다. FRP 심벌(626)의 회전 비트(622)는 다음 상태로의 전환과 연관된 위상 회전의 방향을 표시한다. FRP 심벌(626)의 극성 비트(624)는 다음 상태로의 전환이 극성의 변화를 수반할 때 이진수 1로 설정된다. FRP 심벌(626)의 플립 비트(620)가 이진수 1로 설정될 때, 회전 및 극성 값들은 무시 및/또는 제로화될 수 있다. 플립은 극성의 변화만을 수반하는 상태 전환을 나타낸다. 이에 따라, 3상 신호의 위상은 플립이 발생할 때 회전하는 것으로 간주되지 않으며, 플립이 발생할 때 극성 비트는 불필요하다. FRP 심벌(626)은 각각의 전환에 대한 선 상태 변화들에 대응한다. 상태도(600)는, 양의 극성 상태들(602, 604, 606)을 포함하는 내부 원(608) 및 음의 극성 상태들(612, 614, 616)을 포괄하는 외부 원(618)으로 분리될 수 있다.
[0076] 도 7은 3상 인코딩을 포함하는 다양한 인코딩 방식들을 지원하도록 본 개시내용의 특정 양상들에 따라 적응된 시스템(700)의 예를 예시한다. 송신기(702)는 3선 링크(720)에 의해 수신기(722)에 결합된다. 송신기(702)는 수신기(722)에 통신될 데이터를 수신하고 유지하는 데이터 버퍼(704)를 포함한다. 데이터는 애플리케이션 프로세서, 주변기기, 센서, 저장 디바이스, 이미징 디바이스, 디스플레이 또는 다른 데이터 소스로부터 데이터 버퍼(704)에 의해 수신될 수 있다. 일부 예들에서, 데이터는 8-비트 바이트들, 16-비트, 32-비트 또는 64-비트 워드들, 또는 다른 크기의 워드들로서 저장된다. 일부 예들에서, 데이터의 각각의 유닛은 패리티 비트들 및/또는 에러 검사 비트들과 함께 저장되는데; 예를 들어, 패리티 비트가 각각의 바이트에 대해 제공될 수 있고, 그리고/또는 패리티 비트들 또는 순환 중복 비트들이 데이터 바이트들 또는 워드들의 블록에 대해 계산되어 추가 바이트들 또는 워드들로서 송신될 수 있다. 일부 경우들에서, 데이터는 통신 프로토콜의 하나 이상의 계층들에 따라 생성된 패킷들 또는 다른 데이터 구조들의 제어 정보로 캡슐화될 수 있다. 데이터 버퍼(704)는 애플리케이션에 의해 정의된 크기로 데이터 인코더(706)에 제공될 수 있다. 데이터 인코더(706)는, 데이터 버퍼(704)로부터 수신된 데이터를 재포맷팅하고, 재포맷팅된 데이터를 하나 이상의 심벌들에 매핑하고, 그리고 송신 클록에 따라 송신을 위해 심벌들을 직렬화 또는 달리 시퀀싱하도록 구성된 컴포넌트들을 포함할 수 있다.
[0077] 특정 구현들에서, 데이터 인코더(706)는 인코딩 방식과 연관된 인코딩 레이트에 따라 크기가 정해지는 유닛 크기들로 데이터 버퍼(704)로부터 데이터를 수신한다. 일부 예들에서, 데이터 인코더(706)는 8-비트 바이트들, 16-비트 워드들 또는 32-비트 워드들의 데이터를 프로세싱하도록 구성된다. 일부 예들에서, 데이터 인코더(706)는 데이터 버퍼(704)에 의해 공급된 데이터를 한 세트의 8-비트 바이트들 또는 16-비트 워드들로 재구성하여, 데이터의 유닛 크기가 데이터 인코더(706)에 대해 구성된 인코딩 방식과 관계없이 일정하게 하는 회로들을 포함할 수 있다. 일 예에서, 데이터 인코더(706)는 각각의 심벌 송신 간격 동안 3선 링크(720)의 각각의 선의 시그널링 상태를 표현하는 3개의 멀티비트 코드들(716)을 생성한다. 데이터 인코더(706)는 3개의 멀티비트 코드들(716)을 선 상태 인코더(710)에 제공한다. 선 상태 인코더(710)는 라인 드라이버들(714)에 제공되는 제어 신호들(718)을 생성한다. 라인 드라이버들(714) 각각은 제어 신호들(718) 중 하나 이상을 수신하며, 라인 드라이버들(714) 각각은 3선 링크(720)의 대응하는 선의 시그널링 상태를 정의하기 위해 이를 사용한다.
[0078] 특정 구현들에서, 3개의 멀티비트 코드들(716) 각각은 선 상태 인코더(710)로 하여금 라인 드라이버들(714)에 스위치들을 구성하는 한 세트의 제어 신호들(718)을 생성하게 할 수 있으며, 여기서 스위치들의 상태(예컨대, 폐쇄 또는 개방)는 3선 링크(720)의 선들에 제공될 전류 또는 전압 레벨들을 선택할 수 있다. 3개의 멀티비트 코드들(716)에 대한 응답으로 선 상태 인코더(710)에 의해 생성된 제어 신호들(718)의 상태는 능동 인코딩 방식에 또는 라인 드라이버들(714)을 구현하는 데 사용되는 라인 구동 회로의 타입에 기반하여 구성될 수 있다. 상이한 타입들의 라인 구동 회로들은 원하는 시그널링 상태를 선택하도록 제어될 상이한 수들의 스위치들을 가질 수 있다. 데이터 인코더(706) 및 선 상태 인코더(710)의 동작들은 클록 생성기 회로에 의해 제공되는 클록 신호에 표시된 타이밍 정보에 따라 수행될 수 있다.
[0079] 데이터 인코더(706)는 심벌들의 스트림이 3선 링크(720) 상에서 송신되게 하도록 동작하며, 여기서 각각의 심벌은 3선 링크(720)의 3개의 선들의 시그널링 상태들의 조합으로서 송신된다. 데이터 인코더(706)는 하나 이상의 동작 모드들에 대해 그리고 하나 이상의 인코딩 방식들에 대해 구성될 수 있다.
[0080] 제1 예에서, 송신기(702)는 3선 링크(720)를 통해 심벌들의 스트림을 능동적으로 송신하고 있을 수 있고, 여기서 데이터 인코더(706)는 제N 심벌(S N )을 생성했고 심벌들의 스트림에 S N 을 부가하였다. 데이터 인코더(706)는 각각의 데이터 유닛이 독립적으로 인코딩되는 제1 동작 모드를 위해 구성될 수 있다. 이러한 제1 모드에서, 데이터 인코더(706)는 송신을 위한 다음 심벌을 선택하기 위해 인코딩될 다음 데이터 유닛을 사용한다. 일 예에서, 데이터 인코더(706)는 다음 심벌(S N+1 )을 선택하는 데 사용되는 인덱스를 생성할 수 있고, 여기서 S N+1 에 대한 인덱스는 S N 에 대한 인덱스로부터의 오프셋으로서 다음 4 비트를 사용하여 생성된다. 인덱스는 S N 및 S N+1 과 동일한 심벌의 선택을 방지하는 방식으로 생성된다. 일 예에서, S N+1 에 대한 인덱스는 S N 에 대한 인덱스에 대한 다음 4 비트의 가산 또는 감산에 의해 계산될 수 있다. 다른 예에서, S N+1 에 대한 인덱스는 다음 4 비트 및 S N 에 대한 인덱스를 변수들로서 수신하는 알고리즘을 사용하여 계산될 수 있다.
[0081] 제2 예에서, 송신기(702)는 3선 링크(720)를 통해 심벌들의 스트림을 능동적으로 송신하고 있을 수 있고, 여기서 데이터 인코더(706)는 제N 심벌(S N )을 생성했고 심벌들의 스트림에 S N 을 부가하였다. 데이터 인코더(706)는 하나 이상의 데이터 바이트들이 심벌들의 시퀀스 {S N+1 , S N+2 , …}로 인코딩되는 제2 동작 모드를 위해 구성될 수 있다. 일 예에서, 데이터 인코더(706)는 심벌들의 시퀀스들을 유지하는 표를 인덱싱하기 위해 S N 의 값 및 하나 이상의 데이터 바이트들을 사용한다. 다른 예에서, 데이터 인코더(706)는 S N 의 값에 기초하여 심벌들의 시퀀스를 선택하는 데 사용되는 오프셋들의 세트들을 유지하는 표를 인덱싱하기 위해 하나 이상의 데이터 바이트들을 사용한다. 데이터 인코더(706)는 이전에 생성된 심벌을 생성하는 데 사용된 인덱스로부터 다음 심벌까지의 인덱스를 생성하기 위해 조합된 오프셋들을 사용함으로써 심벌들의 시퀀스를 생성한다. 예를 들어, 데이터 인코더(706)는 오프셋들의 세트 내의 첫 번째 오프셋의 값 및 S N 을 선택하는 데 사용된 인덱스에 기초하여 S N+1 을 선택하기 위한 심벌 표(708)에 대한 인덱스를 생성할 수 있다. 일부 경우들에서, 오프셋들의 세트는 인덱스로서 하나 이상의 바이트들의 콘텐츠를 사용하여 표를 인덱싱함으로써 획득될 수 있다. 일부 경우들에서, 오프셋들의 세트는 데이터의 유닛들을 하나 이상의 바이트들 또는 워드들로 분해함으로써 생성될 수 있다.
[0082] 일부 구현들에서, 데이터 인코더(706)는 3선 링크(720)의 시그널링 상태들을 나타내는 멀티비트 코드들의 블록으로서 표현된 심벌들을 시간 정렬된 시퀀스의 심벌들로 변환하는 병렬-직렬 변환기들을 포함하거나 그에 결합될 수 있다. 심벌들의 시퀀스 {S1, S2, … S N , S N +1, …}은 대응하는 심벌 송신 간격들 {t1, t2,… t N , t N +1, …}에서 송신될 수 있으며, 여기서 심벌 송신 간격들은 클록 생성기(712)에 의해 제공되는 클록 신호에 기반하여 정의된다. 선 상태 인코더(710)에 제공되는 멀티비트 코드들(716)의 시퀀스는 대응하는 제N 심벌 송신 간격(t N ) 동안 3선 링크(720)의 시그널링 상태를 생성하는 데 사용되는 제N 심벌(S N ), 그 다음에 대응하는 제(N+1) 심벌 송신 간격(t N+1 ) 동안 3선 링크(720)의 시그널링 상태를 생성하는 데 사용되는 제(N+1) 심벌(S N +1)을 포함한다.
[0083] 수신기(722)는 3선 링크(720)로부터 신호들을 수신하는 차동 수신기들(734)을 포함한다. 차동 수신기들(734)은 본 명세서에 개시된 특정 양상들에 따라 인코딩 방식으로 정의된 N개의 시그널링 상태들 간에 구별하도록 동작 가능할 수 있다. 차동 수신기들(734)은 차동 출력 신호들로부터 심벌을 추출하도록 구성되는 선 상태 디코더(730)에 차동 출력 신호들을 제공한다. 이어서, 심벌은 개별 심벌들에 대해 또는 심벌들의 그룹들에 대해 동작하도록 구성될 수 있는 데이터 디코더(726)에 제공된다. 데이터 디코더(726)는, 수신된 심벌들을 역직렬화하고 하나 이상의 심벌들을 디매핑하여 디코딩된 데이터를 획득하도록 구성된 컴포넌트들을 포함할 수 있다. 데이터 디코더(726)는 디코딩된 데이터를 재어셈블리 및 재포맷팅하도록 구성된 컴포넌트들을 포함할 수 있다.
[0084] 일 모드 동작에서, 데이터 디코더(726)는 4 비트의 디코딩된 데이터를 획득하도록 심벌 표(728)를 인덱싱하기 위해 수신 심벌(S N+1 )과 선행 심벌(S N ) 간의 차이를 사용할 수 있다. 다른 모드 동작에서, 데이터 디코더(726)는 디코딩된 데이터의 다수의 비트들을 획득하도록 심벌 표(728)를 인덱싱하기 위해 수신된 심벌들의 시퀀스 및 선행 심벌(S N )을 사용할 수 있다. 디코딩된 데이터는 선입 선출 레지스터(FIFO(724)) 또는 다른 버퍼에 제공될 수 있다.
[0085] 선 상태 디코더(730)는, 3선 링크(720)의 하나 이상의 선들 상에서 시그널링 상태의 전환들을 검출하고 전환의 타이밍에 기초하여 클록 신호를 생성하는 클록 및 데이터 복구 회로(CDR(732))를 포함할 수 있다. 클록 신호는 데이터 디코더(726)에 의해 사용될 수 있고, FIFO(724) 및 수신기(722)의 다른 컴포넌트들이 클록 신호에 따라 동작할 수 있다.
[0086] 도 8은 수신 디바이스에 제공되는 C-PHY 버스 인터페이스(800)의 특정 양상들을 예시한다. C-PHY 인터페이스(800)는 C-PHY 버스의 선들(802a, 802b, 802c)의 상이한 쌍들에 결합된 차동 수신기들(804a, 804b, 804c)을 포함한다. 차동 수신기들(804a, 804b, 804c) 각각은 자신의 출력으로서 차이 신호(812a, 812b, 812c)를 출력하며, 차이 신호는 차동 수신기(804a, 804b, 804c)에 대한 입력으로서 제공되는 2개의 선들(802a, 802b, 802c) 사이의 차이를 표현한다. 차이 신호들(812a-812c)은 지연되고 캡처되어 복구된 심벌(810)을 제공할 수 있다. C-PHY 인터페이스(800)의 클록 복구 회로(816)는 차이 신호들(812a-812c)의 전환들을 검출하도록 그리고 수신 클록 신호(즉, RCLK(820))를 생성하도록 구성될 수 있다. 복구된 심벌(810)은 예를 들어, 도 6의 상태도(600)에 따라 동작하도록 구성될 수 있는 디코더에 제공될 수 있다. 일부 예들에서, 2개의 선들(802a, 802b 및/또는 802c)의 전압 레벨들의 차이를 단일 임계 레벨과 비교하는 차동 수신기들(804a, 804b, 804c)에 의해 이진 차이 신호들(812a-812c)이 제공된다. 일부 경우들에서, 단일 임계 레벨은 0 볼트일 수 있다. 일부 예들에서, 각각의 차이 신호(812a-812c)는 실제 전압을 나타내는 수치 또는 차이 전압을 나타내는 숫자로서 2개의 선들(802a, 802b 및/또는 802c)의 전압 레벨들의 차이를 나타내는 멀티비트 디지털 신호이다. 일부 예들에서, 각각의 차이 신호(812a-812c)는 복수의 임계 레벨들 중 하나 이상에 걸친 전환들을 표시하는 멀티비트 디지털 신호이다. 일부 예들에서, 아날로그 차이 신호들(812a-812c)은 차동 수신기들(804a, 804b, 804c)에 의해 제공된다.
[0087] 예시된 예에서, 차이 신호들(812a-812c)은 RCLK(820)의 에지를 사용하여 캡처된다. 에지는 현재 심벌(심벌 N)에 대응하는 차이 신호들(812a-812c)의 전환으로부터 생성되고, 에지는 선행 심벌(심벌 N-1)을 표현하는 차이 신호들(812a-812c)의 상태를 캡처 또는 샘플링하는 데 사용된다. 차이 신호들(812a-812c)은 지연 회로들(806)의 세트에 의해 지연되고, RCLK(820)에 의해 클로킹되는 플립플롭들(808)에 의해 캡처된다. 지연 회로들(806)은 에지가 RCLK(820)에서 생성되기에 충분한 타이밍을 제공하도록 지연들로 구성될 수 있다.
[0088] 본 개시내용에서, "플립플롭"이라는 용어는 설명을 가능하게 하는 데 사용되며, 플립플롭은 D-플립플롭들, 래치들, 키퍼(keeper) 회로들 또는 다른 그러한 로직 디바이스들을 포함하는 임의의 적절한 쌍안정 디바이스를 지칭할 수 있다. 본 명세서에서 사용되는 플립플롭은 다수의 입력들 및 적어도 하나의 출력을 가질 수 있고, 출력을 설정함으로써 특정 입력 상태들 또는 상태 전환들에 응답하여, 출력을 클리어함으로써 특정한 다른 입력 상태들 또는 상태 전환들에 추가로 응답하도록 배열되거나, 구성 또는 동작될 수 있다. 일부 경우들에서, 다수의 플립플롭들은, 각각의 플립플롭이 공통 클록 신호에 응답하고, 리셋 신호와 같은 다른 공통 제어 신호들에 응답할 수 있는 멀티비트 레지스터로서 동작하도록 구성될 수 있다. 예를 들어, 레지스터는 이를테면, 클록 신호에 의해 제공되는 공통 타이밍 정보에 따라 정보의 하나 이상의 비트들을 캡처하는 데 사용되는 하나 이상의 플립플롭들을 포함할 수 있다. 후자의 예에서, 레지스터는 멀티비트 신호에 의해 표현된 시그널링 상태를 캡처하도록 동작 가능할 수 있다. 본 명세서에서 사용되는 플립플롭은 입력 상태의 특정 타입들의 변화의 발생들 사이에 출력 상태를 유지하도록 동작 가능할 수 있다.
[0089] C-PHY 인터페이스(800)는, 차이 신호들(812a-812c)의 전환들을 검출함으로써 RCLK(820)를 생성하도록 그리고 심벌들 사이의 각각의 경계에 대해 하나의 에지를 생성하도록 구성되는 클록 복구 회로(840)를 포함한다. 예를 들어, 클록 복구 회로(840)는 심벌 N-1과 심벌 N의 송신 사이의 차이 신호들(812a, 812b 또는 812c) 중 임의의 차이 신호에서 가장 이른 전환을 검출하도록 구성될 수 있고, 검출된 첫 번째 전환과 대략 정렬된 상승 에지를 갖는 클록 펄스를 제공할 수 있다.
[0090] 지연 회로들(806) 각각은 차이 신호들(812a-812c) 중 개개의 차이 신호를 지연시키도록 구성된다. 차이 신호들(812a-812c)의 지연된 버전들은 플립플롭들(808)의 대응하는 데이터 입력에 제공된다. 플립플롭들(808)은 RCLK(820)의 각각의 상승 에지 상에서 지연된 수신기 출력 비트들을 캡처하도록, 그리고 복구된 심벌(810)의 비트들을 (도시되지 않은) 디코더에 제공하도록 구성된다.
[0091] 일 예에서, 지연 회로들(806)은 플립플롭들(808)의 유지 시간과 시간 간격(t 1)의 합과 대략 동일한 시간 지연만큼 차이 신호들(812a-812c)을 지연시키도록 구성되며, 여기서 t 1은 클록 복구 회로(840)가 차이 신호들(812a-812c) 중 하나의 차이 신호의 전환을 검출한 후에 RCLK(820)에서 상승 에지를 제공하는 데 요구되는 시간과 대략 동일하다.
[0092] 도 8은 또한, 본 개시내용의 특정 양상들에 따라 제공되는 클록 복구 회로(840)의 예를 예시한다. 클록 복구 회로(840)는, 제1 수신기(804a)의 출력에 결합된 제1 에지 검출 회로(842a), 제2 수신기(804b)의 출력에 결합된 제2 에지 검출 회로(842b), 및 제3 수신기(804c)의 출력에 결합된 제3 에지 검출 회로(842c)를 갖는다. 클록 복구 회로(840)는 또한 OR 게이트(852) 및 지연 회로(854)를 갖는다. 예시된 예에서, OR 게이트(852)는 인버터와 직렬로 결합된 NOR 게이트를 사용하여 구현된다.
[0093] 각각의 에지 검출 회로(842a-842c)는 제1 플립플롭(844a-844c), 제2 플립플롭(846a-846c), 인버터(850a-850c) 및 OR 게이트(848a-848c)를 갖는다. 제1 플립플롭(844a-844c)은 개개의 수신기(804a, 804b, 804c)의 출력에 결합된 클록 입력 및 전원 전압(Vdd)에 결합된 데이터 입력을 갖는다. 제1 플립플롭(844a-844c)은 제1 플립플롭(844a-844c)의 클록 입력에서 상승 에지가 검출될 때 OR 게이트(848a-848c)의 입력들 중 하나에 로직 1을 출력하도록 구성된다. 제2 플립플롭(846a-846c)은 인버터(850a-850c)를 통해 개개의 수신기(804a, 804b, 804c)의 출력에 결합된 클록 입력 및 전원 전압(Vdd)에 결합된 데이터 입력을 갖는다. 제2 플립플롭(846a-846c)은 클록 입력에서 상승 에지가 검출될 때 로직 1을 OR 게이트(848a-848c)의 다른 입력에 출력하도록 구성된다. 인버터(850a-850c)가 수신기 출력을 반전시키기 때문에, 제2 플립플롭(846a-846c)은 수신기 출력에서 하강 전환을 검출하고, 하강 에지가 검출될 때 로직 1을 OR 게이트(848a-848c)의 다른 입력에 출력한다. OR 게이트(848a-848c)는 개개의 수신기 출력에서 상승 또는 하강 에지가 발생할 때 1을 출력한다.
[0094] OR 게이트(852)는 제1 에지 검출 회로(842a)의 출력에 결합된 제1 입력, 제2 에지 검출 회로(842b)의 출력에 결합된 제2 입력, 및 제3 에지 검출 회로(842c)의 출력에 결합된 제3 입력을 갖는다. 그 결과, OR 게이트(852)는 에지 검출 회로들(842a-842c) 중 임의의 하나가 로직 1을 출력할 때 로직 1을 출력하고, 따라서 에지 검출 회로들(842a-842c) 중 임의의 하나가 개개의 수신기 출력에서 전환을 검출할 때 로직 1을 출력한다.
[0095] 에지 검출 회로들(842a-842c)의 플립플롭들(844a-844c, 846a-846c)이 각각의 심벌 전환 전에 리셋된다고 가정하면, OR 게이트(852)는 초기에 각각의 심벌의 시작에서 로직 0을 출력한다. 에지 검출 회로들(842a-842c) 중 제1 에지 검출 회로가 개개의 수신기 출력에서의 전환을 검출하고 로직 1을 OR 게이트(852)에 출력할 때, OR 게이트(852)는 로직 1을 출력하여, 클록 복구 회로(840)에 의해 출력되는 RCLK(820)의 클록 펄스를 생성한다. 로직 0에서 로직 1로의 OR 게이트(852)의 출력의 전환은 클록 펄스의 상승 에지에 대응한다. 플립플롭들(846a-846c, 844a-844c) 및 OR 게이트들(848a-848c, 852)에서의 전파 지연들로 인해 클록 펄스의 상승 에지와 수신기 출력들에서의 가장 이른 전환의 검출 사이에 짧은 시간 지연(t 1)이 존재한다.
[0096] 클록 복구 회로(840)의 출력은 지연 회로(854)를 통해 플립플롭들(846a-846c, 844a-844c)의 리셋 입력들에 피드백된다. OR 게이트(852)의 출력이 로직 0에서 로직 1로 전환할 때(상승 클록 에지), 지연 회로(854)는 t delay의 시간 지연 이후 플립플롭들의 리셋 입력들에 리셋 신호(856)를 출력한다. 리셋 신호(856)는 플립플롭들 모두로 하여금 로직 0을 출력하게 한다. 그 결과, 짧은 지연(t 2) 후에, OR 게이트(852)의 출력은 로직 1에서 로직 0으로 전환된다. 로직 1로부터 로직 0으로의 전환은 RCLK(820)에서의 현재 클록 펄스의 하강 에지에 대응한다. 따라서 클록 펄스의 폭은 t delay와 t 2의 합과 대략 동일하다. 지연 회로(854)에 의해 제공되는 지연(t delay)은 마스킹 간격을 정의하며, 마스킹 간격 동안 차이 신호들(812a-812c)의 추가 전환들은 RCLK(820)에 영향을 미치지 않는다. 처음 발생 전환은 OR 게이트(852)의 출력을 로직 1로 설정하고, 후속 전환들은 지연 회로(854)에 의해 제공되는 지연(t delay) 동안에는 영향을 미치지 않는다.
[0097] OR 게이트(852)의 출력이 로직 1로부터 로직 0으로 전환할 때, 지연 회로(854)는 지연 회로(854)의 시간 지연(t delay) 이후 플립플롭들의 리셋 입력들에 대한 리셋 신호(856)를 종결한다. 리셋 신호(856)가 비활성화된 후에, 플립플롭들(846a-846c, 844a-844c)은 다음 심벌에 대한 수신기 출력들에서의 전환을 검출할 준비가 된다.
[0098] 도 9는 C-PHY 버스 인터페이스(800)의 동작과 연관된 시그널링 상태들의 특정 양상들을 예시한다. 제1 타이밍도(900)는 C-PHY 인터페이스에서 3개의 선들(802a, 802b, 802c) 각각에 대해 정의된 3개의 시그널링 상태들(902, 904, 906)을 예시한다. 각각의 시그널링 상태(902, 904, 906)는 선(802a, 802b, 802c) 상에서 관측된 전압 레벨에 관해, 또는 제1 타이밍도(900)에 예시된 바와 같이, 선(802a, 802b, 802c)을 통한 전류 흐름에 대해 정의될 수 있다. 각각의 상태에서의 전류의 암페어 수(amperage)는 ±I 암페어 또는 0 암페어로 표현된다. 제1 시그널링 상태(902)에서는 +I 암페어(amps)의 전류가 C-PHY 버스의 선에 흐르고, 제2 시그널링 상태(904)에서는 0 암페어의 전류가 선에 흐르며, 제3 시그널링 상태(906)에서는 -I 암페어의 전류가 선에 흐른다. I의 값은 애플리케이션 요건들 또는 목적들 및/또는 디바이스 규격들에 의해 결정될 수 있다. 일 예에서, I의 값은 C-PHY 버스에 결합된 수신기에서 전압 레벨 또는 전압 범위를 생성하도록 선택될 수 있다.
[0099] (선 A, 선 B 및 선 C로 식별된) 3개의 선들(802a, 802b, 802c)에서의 전류 흐름에 대한 심벌들의 매핑의 예로서 표(910)가 제공된다. 예시된 세트의 심벌들 {+x, -x, +y, -y, +z, -z} 각각은 도 6에 예시된 상태(602, 604, 606, 612, 614, 616)에 대응할 수 있다. 전환 간격(908)은, 시그널링 상태들(902, 904, 906) 사이의 전환들이 완료될 것으로 예상될 수 있는 연속적인 심벌들 사이의 시간 지속기간을 표현한다. 각각의 시그널링 상태(902, 904, 906)로부터 2개의 전환들이 도시되며, 특정 심벌 전환들은 3개의 선들(802a, 802b, 802c) 중 하나의 선의 시그널링 상태의 변화를 발생시키지 않을 수 있다.
[0100] 제2 타이밍도(920)는 차동 수신기들(804a, 804b, 804c)에 의해 생성된 차이 신호들(812a-812c)의 4개의 시그널링 상태들(922, 924, 926, 928)을 예시한다. 각각의 시그널링 상태(922, 924, 926, 928)는 차이 신호(812a, 812b, 812c)에서 관찰된 공칭 전압 레벨 또는 전압 범위를 정의할 수 있다. 각각의 상태의 전압 레벨은 전압 단위(VState)의 배수로서 표현될 수 있다. 제1 시그널링 상태(922)는 +2VState의 공칭 전압 레벨로 표현되고, 제2 시그널링 상태(924)는 +1VState의 공칭 전압 레벨로 표현되고, 제3 시그널링 상태(926)는 -1VState의 공칭 전압 레벨로 표현되며, 제4 시그널링 상태(922)는 -2VState의 공칭 전압 레벨로 표현된다. VState의 공칭 값은 애플리케이션 요건들 또는 목적들 및/또는 디바이스 규격들에 의해 결정될 수 있다.
[0101] 표(940)는 도 6에 예시된 심벌들의 세트 {+x, -x, +y, -y, +z, -z}에 대해 생성된 (DiffA-B, DiffB-C, DiffC-A로 식별된) 3개의 차이 신호들(812a-812c)의 시그널링 상태(922, 924, 926, 928)에 대한 심벌들의 매핑의 예로서 제공된다. 전환 간격(930)은, 시그널링 상태(922, 924, 926, 928)가 불확실한 것으로 예상될 수 있는 연속적인 심벌들 사이의 시간 지속기간을 표현한다. 각각의 시그널링 상태(902, 904, 906)로부터 상이한 시그널링 상태(902, 904, 906)로의 3개의 가능한 전환들이 도시된다. 특정 심벌 전환은 2개의 중간 시그널링 상태들(924, 926)에서 어떠한 변화도 발생시키지 않을 수 있다.
[0102] 도 10은 C-PHY 버스 인터페이스(800)의 동작과 연관된 타이밍 마진들의 특정 양상들을 예시한다. 도 6의 상태도(600)에 의해 정의된 인코딩을 사용하고 심벌 간격(1020)의 시작 및 종료에서 각각의 가능한 전환에 대한 차이 신호들(812a, 812b, 812c)을 오버레이하는 C-PHY 인터페이스와 관련된 아이 다이어그램(eye diagram)(1000)이 제공된다. 예시된 예에서, 차동 수신기들(804a, 804b, 804c) 각각의 출력들은 C-PHY 버스에서 3개의 선들(802a, 802b, 802c) 중 2개의 선들 사이의 전압의 차이의 극성을 나타낸다. 이러한 설명의 목적을 위해, 3개의 선들(802a, 802b, 802c) 상의 전압들이 +V, 0 또는 -V일 수 있다고 가정될 수 있다. 일 예에서, V = 100 밀리볼트이다. 차동 수신기(804a, 804b 또는 804c)에 대한 전압 입력들이 최대 전압들(±V)에 있을 때, 차동 수신기(804a, 804b 또는 804c)는 강한 차이 전압(1002 또는 1004)을 측정한다. 차동 수신기(804a, 804b 또는 804c)에 대한 하나의 입력이 0에 있을 때, 차동 수신기(804a, 804b 또는 804c)는 약한 차이 전압(1006 또는 1008)을 측정한다. 연속적인 심벌 간격들 사이의 차이 신호들(812a, 812b, 812c)의 극성의 전환들의 패턴이 캡처되어 정보의 디코딩을 가능하게 한다. 클록 복구 회로(840)는 차이 신호들(812a, 812b, 812c)에서 첫 번째 전환을 검출한 후에 RCLK(820)에서 펄스들을 생성한다.
[0103] 도 10에서, 예시된 심벌 간격(1020)의 시작 시의 처음으로 가능한 전환은, 2개의 선들 사이의 시그널링 상태의 차이가 약한 차이 전압(1006 또는 1008)으로부터 반대 극성의 강한 차이 전압(1004 또는 1002)으로 변하는 시간(1012)에 발생한다. 마지막으로 가능한 전환은, 2개의 선들 사이의 시그널링 상태의 차이가 강한 차이 전압(1002 또는 1004)으로부터 반대 극성의 약한 차이 전압(1008 또는 1006)으로 변하는 시간(1016)에 발생한다. 처음으로 가능한 전환과 마지막으로 가능한 전환 심벌 간격(1020) 사이의 시간 차는 타이밍 스큐(skew)(1014)를 특징으로 한다. 클록 복구 회로(840)는 심벌 간격(1020)의 시작에서 다수의 펄스들을 생성하는 것을 피하기 위해 적어도 타이밍 스큐(1014)의 지속기간 동안 에지 검출 회로들(842a-842c)을 리셋하는 것을 지연시키도록 구성된다. 데이터 복구는, 차이 신호들(812a, 812b, 812c)이 변할 때 0-볼트 임계치(1010)의 첫 번째 교차로부터 생성된 에지에 의해 클로킹되는 플립플롭들(808)에 의해 캡처될 때 이전의 심벌이 안정적으로 유지되는 것을 보장하기 위해 지연 회로들(806)에 의존한다.
[0104] 심벌 캡처에 대한 클록 펄스들의 타이밍이 타이밍도(1040)에 예시된다. 여기서, 심벌 N(1044)의 첫 번째 영교차 전환(1048)에서 개시된 펄스(1042)는 지연된 심벌 N-1(1046)을 캡처하는 데 사용된다. 일 예에서, 에지 검출 회로들(842a-842c)이 리셋되고 RCLK(820)가 로우로 구동될 때, 클록 복구 회로(840)는 차이 신호들(812a, 812b, 812c)에서 첫 번째 전환을 검출하고, 지연 회로(854)에 의해 제공된 지연(t delay)이 만료될 때까지 RCLK(820)를 하이로 구동한다. 펄스(1042)의 지속기간(t pulse(1056)은 t delay에 밀접하게 대응한다. 펄스(1042)가 생성되고 펄스가 플립플롭들(808)을 사용하여 차이 신호들(812a, 812b, 812c)의 지연된 버전을 캡처하는 데 사용될 때, 차이 신호들(812a, 812b, 812c)은 불안정한 것으로 간주된다. 지연 회로들(806)은 지연된 심벌 N-1(1046)이 펄스(1042)의 상승 에지에서 안정적이도록 차이 신호들(812a, 812b, 812c)을 지속기간(t data_delay(1052))만큼 지연시키도록 구성될 수 있다. 지연된 심벌 N-1(1046)은 플립플롭들(808)과 연관된 임의의 필요한 유지 시간(1058) 동안 안정적으로 유지될 것으로 예상된다. 지연 회로들(806)은 지연된 심벌 N-1(1046)의 종료 전에 충분한 시간에 샘플링이 발생하는 것을 보장하는 t data_delay(1052)에 대한 값으로 구성될 수 있다. t data_delay(1052)의 값은 또한 지연된 심벌 N-1(1046)의 끝 및 다음 펄스(1060)의 상승 에지로부터의 타이밍 오프셋(t offset(1054))을 구성한다. 타이밍 오프셋은 플립플롭들(808)에 대한 충분한 셋업 시간(t setup)을 제공하고 연속적인 심벌들 사이의 전환 기간(t skew)의 최악의 경우의 지속기간을 수용하는 것으로 예상된다. 캡처된 지연된 심벌 N-1(1046)은 플립플롭들(808)에 의해 출력된 심벌(810)로서 표현된다.
[0105] 심벌들을 샘플링하기 위해 이용 가능한 윈도우는 지연 회로(854)에 의해 제공되는 지연(t delay)에 대응하는 지속기간을 갖는 마스크에 의해 제한될 수 있다. 마스크의 지속기간은 또한 t pulse(1056)에 대응한다. t delay의 지속기간은 종래의 C-PHY 인터페이스들에서 3개의 차이 신호들(812a, 812b, 812c)의 모든 가능한 영교차들 사이의 시간을 커버하도록 선택된다. 다른 위상 인코딩 방식들에서, 마스크의 지속기간은 스루풋을 제한하거나 또는 3선 직렬 버스로부터 수신된 신호들의 디코딩 신뢰성에 영향을 미칠 수 있다. 예를 들어, 펄스 진폭이 C-PHY 신호를 변조하는 인코딩 방식은 차이 신호들(812a, 812b, 812c)에 의한 다수의 임계치들의 교차들의 검출을 요구할 수 있다. 이러한 방식들에서 사용되는 차이 신호들(812a, 812b, 812c)을 디코딩하는 것은 영교차들 이외의 또는 영교차들에 부가하여 임계치들의 교차들의 검출을 요구할 수 있다.
[0106] 본 명세서에 개시된 특정 양상들은 송신된 심벌들 사이의 각각의 전환에서 인코딩될 수 있는 비트들의 수를 증가시키도록 PAM을 3상 인코딩과 조합하는 인코딩 방식들에 관한 것이다. PAM은 3선 링크에 대한 시그널링 상태들을 정의하는 데 사용될 수 있는 전압 또는 전류 레벨들의 수를 증가시키는 데 사용될 수 있다. 3개의 전압 또는 전류 레벨들은, PAM-2 변조를 효과적으로 사용하는 종래의 C-PHY 프로토콜들에 따라 동작되는 3선 링크의 시그널링 상태들을 정의하는 데 사용된다. 본 개시내용의 특정 양상들은 적어도 5개의 전압 또는 전류 레벨들이 각각의 선에 대해 이용 가능할 때 심벌 송신 간격 동안 3선 링크의 시그널링 상태들을 표현하거나 정의하는 심벌들을 정의하는 인코딩 방식들을 제공한다. 일 예에서, PAM-3 변조는 3선 링크의 선당 5개의 전압 또는 전류 레벨들을 제공한다. 다른 예에서, PAM-4 변조는 3선 링크의 선당 7개의 전압 또는 전류 레벨들을 제공한다. 다른 예에서, PAM-8 변조는 3선 링크의 선당 15개의 전압 또는 전류 레벨들을 제공한다.
[0107] PAM-4 인코딩된 3상 신호들의 예에서, 데이터는 심벌 송신 간격에서 위상 및 전압 진폭, 또는 위상 및 전류 흐름을 표현 및/또는 결정하는 한 세트의 심벌들로부터 선택된 심벌들 간의 전환들에서 인코딩된다. PAM-변조된 3상 신호는 각각의 심벌 송신 간격 동안 3선 링크의 각각의 선 상에서 상이한 위상으로 송신된다. PAM-4 변조의 예에서, 18개의 심벌들이 데이터를 인코딩하는 데 사용될 수 있다. 일부 경우들에서, 데이터 유닛의 특정 비트들은 심벌들 사이의 전환들에서 효과적으로 인코딩될 수 있고, 그리고/또는 데이터 유닛의 다른 비트들은 PAM-4 전압 레벨들에서 인코딩될 수 있다. 일부 경우들에서, 데이터의 단위는 직전 심벌에 기초하여 송신될 심벌 및 전환에서 인코딩될 데이터 유닛을 선택하는 데 사용될 수 있다. 일부 경우들에서, 송신될 심벌들의 시퀀스를 선택하기 위해 더 큰 데이터 유닛들(예컨대, 바이트들 또는 워드들)이 사용될 수 있다.
[0108] 아래의 표 A는 본 명세서에 개시된 특정 양상들에 따라 구현될 수 있는 인코딩 방식들의 예들의 샘플링을 예시한다.
[표 A]
각각의 인코딩 방식은 PAM을 사용하여 변조되는 다상 신호를 획득하기 위해 3상 인코딩을 이용한다. C-PHY 인터페이스들에서 사용되는 3상 인코딩 방식은 PAM-2 변조를 이용하는 것을 특징으로 할 수 있다. 인코딩 방식의 인코딩 용량은, 다선 링크 상에서 각각의 심벌을 인코딩하기 위해 이용 가능한 상태들의 수의 밑이 2인 로그로서 계산되는, 심벌당 비트들로서 표현될 수 있다. 본 명세서에 개시된 특정 양상들에 따르면, 클록 정보가 송신된 신호들에 임베딩될 때, 이용 가능한 상태들의 수는 1만큼 감소된다. 특정 구현들에서, 인코딩 방식들은 PAM-16, PAM-32 등을 포함하는 다양한 다른 수들의 펄스 진폭들을 사용할 수 있다.
[0109] 도 11 - 도 13은 본 개시내용의 특정 양상들에 따라 3상 인코딩이 PAM-4 변조와 조합되는 인코딩 방식들을 예시한다. 도 7의 수신기(722) 및 도 8의 C-PHY 버스 인터페이스(800)와 클록 복구 회로(840)는 PAM-4 변조 방식을 이용한 예시된 3상 인코딩을 지원하도록 적응될 수 있다. 도 11의 표(1100)는 3상 인코딩과 PAM-4 변조의 조합에 의해 제공되는 심벌들로부터 선택되는 18개의 이용 가능한 심벌들을 도시한다. 도 11의 타이밍도(1120)에 예시된 바와 같이, 3상 신호의 PAM-4 변조는 C-PHY 3상 신호에서 제공되는 3개의 시그널링 상태들에 대해 4개의 추가 시그널링 상태들을 제공할 수 있다. 결과적인 세트의 7개의 시그널링 상태들 {3I, 2I, I, 0, -I, -2I, -3I}는 3선 버스의 선을 통한 가능한 전류 흐름들을 정의하며, 이는 여기서 공칭 전류 흐름(I)의 배수로서 표현된다. 7개의 시그널링 상태들은 또한 수신기에서 검출된 전압들에 관해 표현될 수 있다.
[0110] 심벌들 사이의 전환 기간(1136)에서, 각각의 시그널링 상태(1122, 1124, 1126, 1128, 1130, 1132, 1134)로부터 6개의 가능한 전환들이 도시된다. 예시된 인코딩 방식에서, 다른 2개의 선들 상에서 발생하는 전환들이 고려될 때, 3개의 선들 중 하나 이상에서 6개 미만의 전환들이 이용 가능하거나 가능할 수 있다. 표(1100)의 18개의 심벌들 각각에서, 3선 링크의 어떠한 2개의 선들(802a, 802b, 802c)도 동일한 시그널링 상태가 아니다. 도 11 및 도 12에 예시된 인코딩 방식은, 2개의 선들(802a, 802b, 802c)이 동일한 시그널링 상태(1122, 1124, 1126, 1128, 1130, 1132 또는 1134)에 랜딩하도록 이러한 선들이 전환할 수 없다는 것을 제공한다. 일 예에서, 제1 선(802a, 802b, 802c)이 2I 상태로 전환하고 있는 경우, 다른 선들(802a, 802b 또는 802c) 중 어느 것도 2I 상태로 전환할 수 없다. 연속적인 심벌들 사이의 전환 기간(1136) 동안 선들(802a, 802b, 802c) 중 적어도 하나에서 시그널링 상태의 변화가 발생한다. 각각의 쌍의 연속적으로 송신된 심벌들 사이의 하나 이상의 선들에서 발생하는 전환들로부터 수신기(722)에 의해 클록 정보가 도출될 수 있다.
[0111] 3상 인코딩과 PAM-4 변조의 조합은 4 비트의 데이터가 각각의 심벌 송신 간격에서 송신될 수 있게 한다. 표(1100)에 예시된 바와 같이, 3상 인코딩과 PAM-4 변조가 조합되는 경우, 시그널링 상태들 또는 위상들의 상호 구별 가능한 조합들을 표현하는 18개의 심벌들이 정의될 수 있다. 18개의 심벌들의 이용 가능성은 각각의 심벌 송신 간격에서 최대 비트들이 송신될 수 있게 한다. 적어도 하나의 선(802a, 802b, 802c) 상에서 시그널링 상태의 변화를 보장하기 위해 연속적인 심벌 송신 간격들에서 동일한 심벌의 송신을 금지함으로써 연속적으로 송신된 심벌들 사이의 전환들에 클록 정보가 임베딩될 수 있다. 18개의 심벌들 중 17개의 심벌들이 심벌 송신 간격들 사이의 각각의 경계에서 송신을 위해 이용 가능한 경우, 결과적인 인코딩 레이트는 심벌 송신 간격당 비트들로서 계산될 수 있다.
[0112] 도 12는 도 11의 표(1100)에 정의된 심벌들 각각에 대해 도 8에 예시된 차동 수신기들(804a, 804b, 804c)의 세트에 의해 생성된 차이 신호들(812a, 812b, 812c)의 시그널링 상태들을 예시하는 타이밍도(1200)를 포함한다. 각각의 시그널링 상태는 차이 신호들(812a, 812b, 812c)에서 관찰되는 공칭 전압 레벨 또는 전압 범위를 정의할 수 있다. 예시된 인코딩 방식에서, 18개의 심벌들이 정의되고, 차이 신호들(812a, 812b, 812c)의 시그널링 상태들의 대응하는 18개의 조합들이 수신기(722)에서 검출될 수 있다. 각각의 차이 신호(812a, 812b, 812c)에 의해 표현된 전압 레벨들의 차이는 전압 유닛(VState)의 배수일 수 있고, 그 차이는 +6VState 차이(1204)와 -6VState 차이(1206) 사이의 범위일 수 있다. 송신기(702) 또는 수신기(722)의 오동작 또는 시그널링에서의 에러가 없는 한, 0-볼트 차이(1202), +2VState 차이(1208) 및 -2VState 차이(1210)는 전환 기간(1212) 밖에서 생성될 것으로 예상되지 않는다. VState의 공칭 값은 애플리케이션 요건들 또는 목적들 및/또는 디바이스 규격들에 의해 결정될 수 있다. 표(1220)는 도 11의 표(1100)에 정의된 심벌들 각각에 대한 차이 신호들(812a, 812b, 812c)의 시그널링 상태를 예시한다.
[0113] 도 13은 본 개시내용의 양상에 따라 구동되지 않거나 중간 레벨 시그널링 상태(1128)로 구동되는 3선 링크의 선(802a, 802b, 802c)을 갖지 않는 심벌들을 포함하는 표(1300)를 포함한다. 표(1300)는 심벌들(1302, 1304)의 2개의 그룹들을 포함한다. 3선 링크의 하나의 선(802a, 802b 또는 802c)은, 제1 그룹의 심벌들(1302)로부터의 심벌이 송신될 때, 구동되지 않거나 또는 중간 레벨 시그널링 상태(1128)로 구동된다. 비구동 선(802a, 802b 또는 802c)은 전류 흐름을 운반하지 않고 그리고/또는 중간점 전압 레벨을 취할 수 있다. 송신기(702)와 수신기(722) 사이에서 흐르는 전류들의 합은, 제1 그룹의 심벌들(1302)로부터의 심벌이 송신될 때 0이다. 3선 링크의 어떠한 선(802a, 802b, 802c)도, 제2 그룹의 심벌들(1304)로부터의 심벌이 송신될 때, 구동되지 않거나 또는 중간 레벨 시그널링 상태(1128)로 구동된다. 송신기(702)와 수신기(722) 사이에서 흐르는 전류들의 합은, 제2 그룹의 심벌들(1304)로부터의 심벌이 송신될 때, 0이다. 3선 링크의 적어도 하나의 선(802a, 802b, 802c)이 구동되지 않거나 중간 레벨 시그널링 상태(1128)로 구동되는 것을 요구하지 않는 심벌들의 이용 가능성은 심벌 세트를 선택할 때 부가된 유연성을 제공하고, 라인 드라이버들의 설계를 단순화할 수 있다.
[0114] 도 14는 본 개시내용의 특정 양상들에 따라 제공되는 하나 이상의 조합된 3상 및 PAM 인코딩 방식들을 지원하도록 구성된 수신기에 제공되는 디코더 아키텍처(1400)를 예시한다. 예시된 디코더 아키텍처(1400)는 3개의 PAM 차동 수신기들(1402, 1404, 1406)을 제공한다. PAM 차동 수신기들(1402, 1404, 1406)은, 3선 링크에서 3개의 선들(802a, 802b, 802c)의 상이한 쌍들 사이의 전압들의 차이들을 나타내는 멀티비트 차이 값들을 PAM 차동 수신기들 개개의 멀티비트 출력 신호들(1410, 1412, 1414)에서 제공하도록 구성된다. 본 개시내용의 특정 양상들에 따라 제공되는 일부 구현들에서, 각각의 PAM 차동 수신기(1402, 1404, 1406)는 선들(802a, 802b, 802c) 중 2개의 선들의 시그널링 상태들 사이의 차이를 포함하는 차이 값들의 대역을 표시하는 차이 값을 제공한다.
[0115] 도 11 - 도 12에 예시된 인코딩 방식의 예에서, PAM 차동 수신기들(1402, 1404, 1406)은 3상 및 PAM-4 인코딩의 조합을 사용하여 생성된 심벌들을 디코딩하도록 구성된다. PAM 차동 수신기들(1402, 1404, 1406)은 PAM-3 및 PAM-8을 포함하는 다른 레벨들의 PAM을 사용하는 인코딩 방식들을 지원하도록 적응 또는 구성될 수 있다. 제1 PAM 차동 수신기(1402)는 3선 링크에서 A 선(1112) 및 B 선(1114)의 시그널링 상태들을 비교하고, 제2 PAM 차동 수신기(1404)는 3선 링크에서 B 선(1114) 및 C 선(1116)의 시그널링 상태들을 비교하며, 제3 PAM 차동 수신기(1406)는 3선 링크에서 C 선(1116) 및 A 선(1112)의 시그널링 상태들을 비교한다. 각각의 PAM 차동 수신기(1402, 1404, 1406)는 자신의 입력들에 존재하는 차이 전압의 비교에 기초하여 출력을 생성한다. 각각의 PAM 차동 수신기(1402, 1404, 1406)는 대역들을 정의하는 임계 값들에 기반하여, 차이 전압이 존재하는 대역을 나타내는 멀티비트 출력 신호(1410, 1412, 1414)를 생성한다. 일 예에서, 임계 값들은 -2.0VState, 0.0V 및 +2.0VState로 설정될 수 있으며, 여기서 VState는 가능한 전압 레벨들 사이의 최소 분리를 나타내는 전압 유닛에 대응한다. 멀티비트 출력 신호들(1410, 1412, 1414)은 디코더(1408)에 제공되며, 디코더(1408)는 각각의 심벌 간격에서 수신된 멀티비트 디지털 출력 신호들(1410, 1412, 1414)을 사용하여, 심벌 데이터를 디코더(1408)의 출력(1416)으로서 추출하도록 디코딩될 수 있는 선 상태들의 시퀀스를 어셈블리한다.
[0116] 도 15는 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신된 심벌들 간에 구별하도록 구성된 수신기(1520)를 이용하는 인터페이스(1500)의 예를 예시한다. 일부 구현들에서, 수신기(1520)는 PAM-3 및 PAM-8을 포함하는 다른 레벨들의 PAM을 사용하는 인코딩 방식들을 지원하도록 적응 또는 구성될 수 있다. 일 예에서, 수신기 회로들은 도 7에 예시된 수신기(722)에 대응할 수 있고, 그리고/또는 도 14에 예시된 디코더 아키텍처(1400)를 이용할 수 있다. 인터페이스(1500)는 3선 링크(1504)에 결합된 송신기(1502)를 포함한다. 3선 링크(1504)의 각각의 선(1508, 1510, 1512)은 선들(1508, 1510, 1512)의 특성 임피던스와 정합하는 저항기(1514, 1516, 1518)에 의해 수신기에서 종결될 수 있다. 예시된 예에서, 특성 임피던스는 50Ω의 저항에 대응할 수 있다. 송신기(1502)는 본 개시내용의 특정 양상들에 따라 3상 인코딩과 PAM-4 변조의 조합을 사용하여 대응하는 선(1508, 1510, 1512)을 구동하도록 구성된 3개의 라인 드라이버들(1506)을 갖는다. 라인 드라이버들(1506)은 전류 드라이버들 또는 전압 드라이버들로서 구현될 수 있다.
[0117] 예시된 예에서, 수신기(1520)는 버퍼 회로(1522) 및 다중 레벨 비교 회로(1532)를 포함한다. 버퍼 회로(1522)는 3선 링크(1504)에 결합된 차동 수신기들(1524)을 포함할 수 있고, 버퍼 회로(1522)는 아날로그 차이 신호들(1526, 1528, 1530)을 다중 레벨 비교 회로(1532)에 제공할 수 있다. 다중 레벨 비교 회로(1532)는 대응하는 차이 신호(1526, 1528 또는 1530)와 다수의 임계 전압 레벨들(1540)과의 비교들의 결과를 각각 나타내는 멀티비트 상태 표시자들(1542, 1544, 1546)을 생성하는 ADC(analog-to-digital converter) 회로들(1534, 1536, 1538)을 포함할 수 있다. 예시된 예에서, ADC 회로들(1534, 1536, 1538)은 각각의 차이 신호(1526, 1528, 1530)에 대한 한 세트의 비교기들을 사용하여 구현되며, 여기서 각각의 세트 내의 비교기들은 차이 신호(1526, 1528, 1530)를 3개의 임계 전압 레벨들(1540)(V+, V0, V-)과 비교한다. 도 18의 타이밍도(1800)를 또한 참조하면, 다수의 임계 전압 레벨들(1540)은 영전압 임계치(1806), +2V 임계치(1808) 및 -2V 임계치(1810)를 포함할 수 있다.
[0118] 일부 구현들에서, 버퍼 회로(1522) 및 다중 레벨 비교 회로(1532)에 의해 수행되는 기능들은 조합될 수 있다. ADC 회로들(1534, 1536, 1538)은 상이한 타입들의 아날로그 및 디지털 회로들을 사용하여 구현될 수 있다.
[0119] 도 16은 3상 인코딩과 PAM-4 변조의 조합을 사용하여 송신되는 심벌들의 캡처를 제어하기 위한 타이밍을 생성하는 데 사용될 수 있는 클록 복구 회로(1600)를 예시한다. 클록 복구 회로(1600)는 본 개시내용의 특정 양상들에 따라 도 8에 예시된 클록 복구 회로(840)의 적응에 기반한다. 예시된 클록 복구 회로(1600)에서, 3개의 에지 검출 회로들(1602, 1604, 1606) 각각은 OR 게이트(1624)의 입력들(1622) 중 하나를 하이로 구동함으로써 대응하는 차이 신호(1526, 1528 또는 1530)에 대한 멀티비트 상태 표시자(1542, 1544 또는 1546)의 첫 번째 전환에 응답하도록 구성되고, 리셋 신호(1610)가 어서트(assert)될 때까지 하이 상태를 유지하도록 추가로 구성된다. OR 게이트(1624)의 출력은 임계 전압 레벨들(1540) 중 임의의 임계 전압 레벨을 통한 임의의 차이 신호(1526, 1528 또는 1530)의 첫 번째 전환의 검출 시에 하이로 구동된다. OR 게이트(1624)의 출력은 리셋 신호(1610)가 어서트될 때까지 하이로 유지된다. 리셋 신호(1610)는 에지 검출 회로들(1602, 1604, 1606) 각각을 리셋하고, OR 게이트(1624)의 출력의 하이 상태가 지연 회로(1608)를 통해 전파될 때 어서트된다. 지연 회로(1608)는 2개의 연속적으로 송신되는 심벌들 사이의 경계에서 후속 전환 검출들을 마스킹하기에 충분한 지연을 제공하도록 구성된다. 각각의 검출된 전환은 OR 게이트(1624)의 출력이 하이 상태가 되게 할 수 있고, 처음 검출된 전환 이후의 임의의 전환들은 OR 게이트(1624)의 출력 상태에서 관찰 가능한 차이를 야기하지 않는다.
[0120] 리셋 신호(1610)의 동작 및 전환의 검출은 OR 게이트(1624)의 출력에서 펄스를 생성하고, OR 게이트(1624)의 출력은 수신 클록 신호(RCLK(1620))를 제공하는 데 사용될 수 있다. RCLK(1620)는 멀티비트 상태 표시자들(1542, 1544, 1546)을 캡처하는 데 사용될 수 있으며, 이는 3상 PAM-4 디코더에 의해 사용되는 심벌들로서의 역할을 할 수 있다. 지연 회로(1608)에 의해 제공되는 지연의 지속기간은 RCLK(1620)의 펄스들의 펄스 폭을 제어한다.
[0121] 일 예에서, AB 차이 신호(1526)에 대해 처음 발생 전환이 발생하며, 보다 구체적으로는 AB 차이 신호(1526)가 +V 임계치를 넘을 때 처음 발생 전환이 발생한다. 제1 에지 검출 회로(1602)는 본 논의의 목적으로 AB2 표시자에서, 처음 발생 전환이 발생하는 멀티비트 상태 표시자(1542)를 수신한다. 양의 전환(로우-하이)은 에지 검출 회로(1602)의 제1 플립플롭(1612)을 통해 하이 상태를 클로킹하는 한편, 음의 전환(하이-로우)은 에지 검출 회로(1602)의 제2 플립플롭(1614)을 통해 하이 상태를 클로킹한다. 제1 플립플롭(1612) 및 제2 플립플롭(1614)의 출력들은 OR 게이트(1616)에 제공되고, OR 게이트(1618)에서 AB0 및 AB1과 연관된 플립플롭들의 출력들과 조합된다. OR 게이트(1624)를 구동하는 후자의 OR 게이트(1618)의 출력은 RCLK(1620)를 제공하는 데 사용된다.
[0122] 에지 검출 회로(1602)에 포함된 제1 플립플롭(1612) 및 제2 플립플롭(1614)을 포함하는, 에지 검출 회로들(1602, 1604, 1606) 내의 플립플롭들이 각각의 심벌 전환 전에 리셋된다고 가정하면, OR 게이트(1624)는 초기에, 각각의 심벌의 시작에서 로우 로직 레벨을 출력한다. 에지 검출 회로들(1602, 1604, 1606) 중 제1 에지 검출 회로가 멀티비트 상태 표시자들(1542, 1544 또는 1546)의 임의의 구성요소의 전환을 검출할 때, OR 게이트(1624)의 출력은 로직 하이 레벨로 전환되어, RCLK(1620)의 클록 펄스를 개시한다. 로우에서 하이로의 OR 게이트(1624)의 출력의 전환은 RCLK(1620)에서 클록 펄스의 상승 에지에 대응한다. 플립플롭들 및 다른 로직에서의 전파 지연들로 인해 클록 펄스의 상승 에지와 수신기 출력들에서의 가장 이른 전환의 검출 사이에 짧은 시간 지연(t 1)이 존재한다.
[0123] OR 게이트(1624)의 출력은 지연 회로(1608)를 통해 에지 검출 회로들(1602, 1604, 1606) 내의 플립플롭들의 리셋 입력들에 피드백된다. 로우에서 하이로의 OR 게이트(1624)의 출력의 전환은 지연 회로(1608)가 t delay의 시간 지연 이후 플립플롭들의 리셋 입력들에 제공된 리셋 신호(1610)를 어서트하게 한다. 리셋 신호(1610)는 플립플롭들 모두의 출력들을 로우 로직 상태 0으로 클리어한다. 그 결과, 짧은 지연(t 2) 후에, OR 게이트(1624)의 출력은 하이에서 로우로 전환된다. 하이에서 로우로의 전환은 RCLK(1620)에서의 현재 클록 펄스의 하강 에지에 대응한다. 따라서 클록 펄스의 폭은 t delay와 t 2의 합과 대략 동일하다. 지연 회로(1608)에 의해 제공되는 지연(t delay)은 마스킹 간격을 정의하며, 마스킹 간격 동안 멀티비트 상태 표시자들(1542, 1544 또는 1546)의 추가 전환들은 RCLK(820)에 영향을 미치지 않는다. 처음 발생 전환은 OR 게이트(1624)의 출력을 하이 로직 상태로 설정하고, 후속 전환들은 지연 회로(1608)에 의해 제공되는 지연(t delay) 동안 어떠한 효과도 갖지 않는다.
[0124] OR 게이트(1624)의 출력이 하이에서 로우로 전환될 때, 지연 회로(1608)는 지연 회로(1608)에 의해 제공된 시간 지연(t delay) 이후 플립플롭들의 리셋 신호(856)를 디어서트(deassert)한다. 리셋 신호(1610)가 디어서트된 후에, 에지 검출 회로들(1602, 1604, 1606) 내의 플립플롭들은 다음 심벌과 연관된 전환을 검출할 준비가 된다.
[0125] 도 17은 도 16에 예시된 클록 복구 회로(1600)를 이용할 수 있는 CDR 회로(1700)를 예시한다. 다중 레벨 비교 회로(1702)는 다수의 임계 전압 레벨들(1722)에 대해 3개의 차이 신호들의 전압 상태를 나타내는 상태 표시자들(1712a, 1712b, 1712c)을 생성한다. 차이 신호들은 C-PHY 직렬 버스의 3개의 선들(1710a, 1710b, 1710c)의 각각의 쌍 사이의 차이를 나타낸다. 일 예에서, 상태 표시자들(1712a, 1712b, 1712c) 각각은, 대응하는 차이 신호가 임계 전압 레벨들(1722) 중 대응하는 전압보다 더 큰지 또는 더 작은지를 표시하는 이진 신호를 포함한다. 이진 신호들 중 하나가 상태를 스위칭할 때, 차이 신호가 임계 전압 레벨들(1722) 중 하나를 넘었음을 표시하는 전환이 검출된다. 클록 복구 회로(1704)는 연속적으로 송신되는 심벌들 사이에서 첫 번째 전환이 검출될 때 수신 클록 신호(RCLK(1716))에서 펄스를 개시한다. 클록 신호는 멀티비트 플립플롭들(1708a-1708c)을 사용하여 상태 표시자들(1712a, 1712b, 1712c)을 캡처하는 데 사용된다. 멀티비트 플립플롭들(1708a, 1708b, 1708c)은 상태 표시자들(1712a, 1712b, 1712c)이 출력 심벌 데이터(1720a, 1720b, 1720c)를 제공하도록 샘플링되거나 캡처될 때 안정적인 것을 보장하기 위해 상태 표시자들(1714a, 1714b, 1714c)의 지연된 버전들을 캡처한다. 지연 회로들(1706a, 1706b, 1706c)은 도 10의 타이밍도(1040)에 도시된 타이밍과 일치하게, 심벌 경계들 사이의 심벌들을 캡처하기 위한 시간에 클록 펄스들을 효과적으로 포지셔닝하는 지연 값들로 구성될 수 있다.
[0126] 3상 PAM-4 심벌들을 디코딩하는 데 사용되는 CDR 회로(1700)는 일부 면들에서는 도 10의 타이밍도(1040)에 도시된 타이밍과 일치할 수 있지만, 선 상태에서의 전환들을 검출하기 위한 다수의 임계 전압 레벨들(1722)의 사용으로 인해 더 엄격한 타이밍 제약들을 겪을 수 있다. 예를 들어, 도 16의 지연 회로(1608)에 의한 C-PHY, PAM-4 디코딩을 위해 제공되는 마스크 지연은 도 8의 지연 회로(854)에 의한 종래의 C-PHY 디코딩을 위해 제공되는 마스크 지연보다 클 수 있다. 다수의 임계 전압 레벨들(1722)이 사용될 때, 증가된 수의 임계 교차 지점들을 지원하기 위해 확장된 마스크 지연이 요구될 수 있고, 비-영전압 임계치들의 사용은 가장 이른 전환과 최근 전환 사이의 시간 차를 증가시킬 수 있다. 일부 예시들에서, 마스크 지연은 인터페이스에 대해 정의된 유닛 간격(심벌 간격)에 접근하거나 이를 초과할 수 있다.
[0127] 도 18은 3선 직렬 버스에 대해 18개의 시그널링 상태들이 정의되는 C-PHY, PAM-4 인터페이스에서 임계치 교차 검출의 특정 양상들을 예시하는 타이밍도(1800)이다. 타이밍도(1800)는 일부 면들에서는 도 12의 타이밍도(1200)에 대응하며, 전환 차이 신호들(1802, 1804)을 도시한다. 하나의 양의 전압 레벨에서 다른 양의 전압 레벨로의 전환들, 하나의 음의 전압 레벨에서 다른 음의 전압 레벨로의 전환들, 및 종래의 C-PHY 인터페이스들에서 사용되는 영전압 임계치(1808)에 걸친 전환들의 검출을 가능하게 하기 위해 C-PHY, PAM-4 인터페이스에서 3개의 전압 임계치들(1806, 1808, 1810)이 모니터링된다.
[0128] 종래의 C-PHY 인터페이스에서, 전환 차이 신호들(1802, 1804)은, 약한 +1 상태에서 강한 -1 상태로 전환되고 영전압 임계치(1808)를 통한 조기 전환(1814)을 야기하는 제1 차이 신호(1802), 및 강한 -1 상태에서 약한 +1 상태로 전환되고 영전압 임계치(1808)를 통한 늦은 전환(1816)을 야기하는 제2 차이 신호(1804)를 포함한다. 전환들(1814, 1816)은 종래의 C-PHY 인터페이스에 대한 최대 예상 스큐(1822)를 나타낸다.
[0129] 동일한 전환 차이 신호들(1802, 1804)이 C-PHY, PAM-4 인터페이스에서 상이하게 측정된다. 제1 차이 신호(1802)는 3개의 모든 전압 임계치들(1806, 1808, 1810)을 통해 전환되며, 첫 번째 전환(1812)은 C-PHY, PAM-4 심벌 경계의 첫 번째 표시를 제공한다. 제2 차이 신호(1804)는 3개의 모든 전압 임계치들(1806, 1808, 1810)을 통해 전환되며, 최종 전환(1818)은 C-PHY, PAM-4 심벌 경계의 마지막 표시를 제공한다. 예시된 예에서, 제1 차이 신호(1802)는 임계 레벨로부터 최소 전압 차를 갖는 전압 상태에서 시작하는 한편, 제2 차이 신호(1804)는 임계 레벨로부터 최대 전압 차를 갖는 전압 상태에서 시작된다. 첫 번째 전환(1812)과 최종 첫 번째 전환(1818) 사이의 시간 차가 C-PHY, PAM-4 인터페이스에 대한 최대 예상 스큐(1820)를 구성한다. 예시된 예에서, C-PHY, PAM-4 인터페이스에 대한 최대 예상 스큐(1820)는 종래의 C-PHY 인터페이스에 대한 최대 예상 스큐(1822)보다 대략 3배 더 크다. C-PHY, PAM-4 인터페이스에 대해 요구되는 더 큰 마스크 지연은 증가된 심벌 송신 시간을 요구함으로써 인터페이스의 데이터 레이트를 제한할 수 있다.
[0130] 본 개시내용의 특정 양상들은 PAM 인코딩된 C-PHY 인터페이스들에 요구되는 마스크 지연을 감소시킬 수 있는 클록 복구 회로에 관한 것이다. 본 개시내용의 특정 양상들에 따라 구성된 계층적 또는 다중 레벨 클록 복구 회로는 C-PHY 및 PAM 인코딩된 인터페이스에서 생성된 차이 신호들로부터의 심벌 정보를 디코딩하는 데 사용될 수 있는 수신 클록을 제공한다. 일부 예들에서, 계층적 클록 복구 회로는, 종래의 C-PHY 인터페이스에서 사용된 최대 마스크 지연의 지속기간을 상당히 초과하지 않는 지속기간을 갖는, PAM 인코딩된 C-PHY 인터페이스에서 사용되는 최대 마스크 지연을 제공할 수 있다.
[0131] 도 19는 본 명세서에 개시된 특정 양상들에 따라 PAM 인코딩된 C-PHY 인터페이스들에서 사용하도록 구성된 계층적 클록 복구 회로(1900)를 예시한다. 예시된 계층적 클록 복구 회로(1900)에서, 수신 클록 신호(1930)는 2개의 클록 복구 회로들(1906, 1908)을 사용하여 생성된다. 로컬 클록 복구 회로(1906)는 로컬 클록 신호들(1924a, 1924b, 1924c)로 지칭될 수 있는 제1 레벨 클록 신호들을 생성한다. 로컬 클록 신호들(1924a, 1924b, 1924c)은 로컬 클록 신호들(1924a-1924c)에 기초하여, 수신 클록 신호(1930)로 지칭될 수 있는 제2 레벨 클록 신호를 생성하는 글로벌 클록 복구 회로(1908)에 제공된다. 예시된 예는 PAM-4 인코딩된 C-PHY 신호들에 대해 구성된다. 일부 구현들에서, 계층적 클록 복구 회로(1900)는 PAM-3 및 PAM-8을 포함하는 다른 레벨들의 PAM을 사용하는 인코딩 방식들을 지원하도록 적응 또는 구성될 수 있다.
[0132] 예시된 계층적 클록 복구 회로(1900)는 선 차이 회로(1902) 및 다중 레벨 비교 회로(1904)를 포함하는 전환 검출 회로들을 이용한다. 선 차이 회로(1902)는 트리오(1910) 내의 선들의 각각의 쌍에서 전압 레벨의 차이, 또는 트리오(1910) 내의 선들의 쌍들 내의 각각의 선을 통한 전류 흐름의 차이를 나타내는 차이 신호들(1914a, 1914b, 1914c)을 생성하는 차동 수신기들(1912a, 1912b, 1912c)을 포함한다. 다중 레벨 비교 회로(1904)는 도 15의 다중 레벨 비교 회로(1532)에 대응하고, 상태 표시자들을 생성하도록 구성될 수 있는 ADC 회로들(1916a, 1916b, 1916c)을 포함하며, 각각의 상태 표시자는 대응하는 차이 신호(1914a, 1914b, 1914c)와 3개의 임계 전압 레벨들(1920) 중 하나의 비교 결과를 나타낸다. 일 예에서, 3개의 상태 표시자들은 ADC 회로들(1916a, 1916b, 1916c) 각각에 의해 멀티비트 차이 신호(1918a, 1918b, 1918c)로서 제공된다. 다른 예들에서, 상이한 수들의 상태 표시자들이 제공될 수 있다. 각각의 ADC 회로(1916a, 1916b, 1916c)는 3개의 임계 전압 레벨들(1920)에 대한 대응하는 차이 신호(1914a, 1914b 또는 1914c) 각각의 상태를 나타내는 멀티비트 차이 신호(1918a, 1918b 또는 1918c)를 생성한다. ADC 회로들(1916a-1916c)은 차이 신호들(1914a, 1914b, 1914c) 각각에 대한 한 세트의 비교기들을 사용하여 구현될 수 있으며, 각각의 세트 내의 비교기들은 대응하는 차이 신호(1914a, 1914b 또는 1914c)를 3개의 임계 전압 레벨들(1920)과 비교한다.
[0133] 로컬 클록 복구 회로(1906)는 본 개시내용의 특정 양상들에 따라 차이 신호들(1914a, 1914b, 1914c)의 임계치 교차들로부터 로컬 클록 신호들(1924a, 1924b, 1924c)을 생성하도록 구성된다. 차이 신호들(1914a, 1914b, 1914c)의 상태는 멀티비트 차이 신호들(1918a, 1918b 또는 1918c)에 의해 표현될 수 있다. 클록 복구 회로들(1922a, 1922b 또는 1922c) 각각은 멀티비트 차이 신호들(1918a, 1918b 또는 1918c) 중 하나를 수신하도록 그리고 각각의 심벌 경계에서 수신된 차이 신호(1914a, 1914b 또는 1914c)에서의 처음 검출된 전환에 대한 응답으로 대응하는 로컬 클록 신호(1924a, 1924b 또는 1924c)에서 클록 펄스를 개시하도록 구성된다. 각각의 클록 복구 회로(1922a, 1922b 또는 1922c)는 심벌 경계에서 첫 번째 전환이 검출된 후 수신된 차이 신호(1914a, 1914b 또는 1914c)에서 검출된 후속 전환들을 마스킹하도록 추가로 구성된다.
[0134] 로컬 클록 신호들(1924a, 1924b, 1924c)은 차이 신호들(1914a, 1914b, 1914c)의 지연된 버전들을 포함하는 심벌 정보를 샘플링하는 데 사용될 수 있는 수신 클록 신호(1930)를 생성하도록 구성되는 글로벌 클록 복구 회로(1908)에 제공된다. 로컬 클록 신호들(1924a, 1924b, 1924c)은 각각의 심벌 경계에 대해 하나 이하의 에지를 포함한다. 일 예에서, 심벌 경계에서 자신의 대응하는 차이 신호들(1914a, 1914b 또는 1914c)에서의 전환을 검출하는 클록 복구 회로(1922a, 1922b 및/또는 1922c) 각각에 의해 심벌 경계에서 단일 펄스가 생성된다. 글로벌 클록 복구 회로(1908)는 각각의 심벌 경계에서 로컬 클록 신호들(1924a, 1924b, 1924c)의 첫 번째 에지의 검출 시에 단일 펄스를 개시하도록 구성된다. 글로벌 클록 복구 회로(1908)는 심벌 경계에서 로컬 클록 신호들(1924a, 1924b, 1924c)의 후속 에지들을 마스킹하도록 추가로 구성된다.
[0135] 글로벌 클록 복구 회로(1908)에 의해 사용되는 마스크는, 차이 신호(1914a, 1914b 또는 1914c)의 가장 빠른 가능한 첫 번째 전환과 차이 신호(1914a, 1914b 또는 1914c)의 가장 느린 가능한 첫 번째 전환 사이의 타이밍의 차이에 대응하는 지연으로서 구성될 수 있다. 글로벌 클록 복구 회로(1908)에 의해 사용되는 마스크는 PAM 인코딩된 C-PHY 인터페이스들의 심벌 경계들에서의 신호 전환들과 연관된 스큐를 상당히 감소시킬 수 있다.
[0136] 도 20은 도 19에 예시된 계층적 클록 복구 회로(1900)와 연관된 타이밍의 특정 양상들을 예시하는 타이밍도(2000)이다. 타이밍도(2000)는 3선 직렬 버스에 대해 18개의 시그널링 상태들이 정의되는 C-PHY, PAM-4 인터페이스에 대응한다. 타이밍도(2000)는 2개의 연속적으로 송신되는 심벌들 사이의 경계에서 2개의 차이 신호들(2002, 2004)을 도시하는 스냅샷을 예시한다. 차이 신호들(2002, 2004)은 스큐 시간에 대해 "최악의 경우" 전환 타이밍을 표현한다. 차이 신호들(2002, 2004)은, 종래의 C-PHY 인터페이스들에서 사용되는, 양의 전압 임계치(2006)에 걸친 전환들, 음의 전압 임계치(2010)에 걸친 전환들 및 영전압 임계치(2008)에 걸친 전환들의 검출을 가능하게 하기 위해 모니터링된다.
[0137] AB 차이 신호(2002)는 3개의 모든 전압 임계치들(2006, 2008, 2010)을 통해 전환되며, 첫 번째 전환(2012)은 C-PHY, PAM-4 심벌 경계의 첫 번째 표시를 제공한다. BC 차이 신호(2004)는 3개의 모든 전압 임계치들(2006, 2008, 2010)을 통해 전환되며, 최종 전환(2018)은 C-PHY, PAM-4 심벌 경계의 마지막 표시를 제공한다. 예시된 예에서, AB 차이 신호(2002)는 임계 레벨로부터 최소 전압 차를 갖는 전압 상태에서 시작되는 한편, BC 차이 신호(2004)는 임계 레벨로부터 최대 전압 차를 갖는 전압 상태에서 시작된다. 첫 번째 전환(2012)과 최종 첫 번째 전환(2018) 사이의 시간 차가 C-PHY, PAM-4 인터페이스에 대한 전환들 간의 최대 예상 스큐를 구성한다. 도 16의 클록 복구 회로(1600)에 의해 생성된 RCLK(1620) 시그널링이 비교를 위해 제공된다.
[0138] 예시된 예에서, AB 차이 신호(2002)로부터 생성된 제1 로컬 클록 신호(1924a)는 AB 차이 신호(2002)의 임계 레벨에 걸쳐 첫 번째 전환(2012)의 검출 시에 생성된 상승 에지(2032)를 포함한다. 제1 로컬 클록 신호(1924a)의 다수의 펄스들을 방지하기 위해, 임계 레벨들에 걸쳐 전환들(2012, 2014) 사이의 그리고 전환들(2014, 2024) 사이의 지연의 합계에 대응하는 마스킹 지연이 사용된다. 임계 레벨들에 걸친 전환들(2012, 2014) 사이의 지연 및 전환들(2014, 2024) 사이의 지연은 명목상 동일하며, 차이 전환 지연(2020)으로 지칭될 수 있다. 마스킹 지연은 2x tD1로 설정될 수 있다.
[0139] BC 차이 신호(2004)로부터 생성된 제2 로컬 클록 신호(1924b)는 BC 차이 신호(2004)의 임계 레벨에 걸쳐 첫 번째 전환(2026)의 검출 시에 생성된 상승 에지(2034)를 포함한다. 예시된 예에서, 차이 전환 지연(2020)은 AB 차이 신호(2002) 및 BC 차이 신호(2004)에 대해 동일하고, 제2 로컬 클록 신호(1924b)의 다수의 펄스들을 방지하기 위해 전환들(2026, 2016) 사이의 그리고 전환들(2016, 2018) 사이의 지연의 합계에 대응하는 마스킹 지연이 사용된다. 마스킹 지연은 2x tD1로 설정될 수 있다.
[0140] 펄스(2044, 2046)를 생성하는 데 사용되는 마스킹 지연은 RCLK(1620)에서 펄스(2042)를 생성하기 위한 마스킹 지연보다 상당히 더 짧다.
[0141] 본 개시내용의 특정 양상들에 따르면, 글로벌 클록 복구 회로(1908)는 제1 로컬 클록 신호(1924a)의 상승 에지(2032)에 대한 응답으로 생성된 상승 에지(2038) 및 제2 로컬 클록 신호(1924b)의 상승 에지(2034)와 일치하는 하강 에지(2040)를 갖는 펄스(2036)를 수신 클록 신호(1930)에 제공할 수 있다. 에지들(2038, 2040) 사이의 타이밍의 차이는, 제1 로컬 클록 신호(1924a)의 상승 에지(2032) 이후 심벌 경계에서 발생하는 멀티비트 차이 신호들(1918a, 1918b)의 임계 레벨들에 걸친 모든 전환들을 마스킹하도록 구성되는 마스크 지연(tD2(2022))에 의해 제어된다. 수신 클록 신호(1930)의 펄스(2036)는 멀티비트 차이 신호들(1918a, 1918b)의 임계 레벨들에 걸친 모든 가능한 전환들 전에 종결된다.
[0142] 예시된 예에서, 제1 로컬 클록 신호(1924a)는 비-영전압 임계치들(2006, 2010) 모두의 전환들(2012, 2024) 사이의 최대 경과 시간을 커버하도록 개별적으로 그리고 동적으로 구성 또는 교정될 수 있는 마스크 지연을 사용하여 AB 차이 신호(2002)로부터 생성되고, 제2 로컬 클록 신호(1924b)는 비-영전압 임계치들(2006, 2010) 모두의 전환들(2026, 2018) 사이의 최대 경과 시간을 커버하도록 개별적으로 그리고 동적으로 구성 또는 교정될 수 있는 마스크 지연을 사용하여 BC 차이 신호(2004)로부터 생성된다.
[0143] 펄스(2036)를 생성하는 데 사용되는 마스킹 지연은 RCLK(1620)에서 펄스들(2042)을 생성하기 위한 마스킹 지연보다 상당히 더 짧다. 글로벌 클록 복구 회로(1908)는 로컬 클록 신호들(1924a-1924c)의 펄스들(2044, 2046)에서 상승 에지들(2032, 2034)에 기초하여 펄스들(2036)을 개시하고, 클록 복구 회로들(1922a-1922c)에 의해 마스킹되는 차이 신호들(1914a-1914c)에서 늦게 발생하는 전환들을 무시할 수 있다.
[0144] 도 21은 본 개시내용의 특정 양상들에 따라 구성된 CDR 회로의 제1 예의 로컬 클록 복구 회로(2100)를 예시한다. 로컬 클록 복구 회로(2100)는 도 19의 로컬 클록 복구 회로(1906)에 대응할 수 있고, ADC 회로(1916a)에 의해 제공된 멀티비트 차이 신호(1918a)를 수신하는 제1 로컬 클록 복구 회로(2102), ADC 회로(1916b)에 의해 제공되는 멀티비트 차이 신호(1918b)를 수신하는 제2 로컬 클록 복구 회로(2104), 및 ADC 회로(1916c)에 의해 제공된 멀티비트 차이 신호(1918c)를 수신하는 제3 로컬 클록 복구 회로(2106)를 갖는다.
[0145] 예시된 예에서, 각각의 멀티비트 차이 신호(1918a-1918c)는 3개의 신호들을 포함한다. 제1 멀티비트 차이 신호(1918a)는 0-볼트 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제1 신호(AB0), 음의 전압 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제2 신호(AB1), 및 양의 전압 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제3 신호(AB2)를 포함한다. 제2 멀티비트 차이 신호(1918b)는 0-볼트 임계치에 대한 BC 차이 신호(1914b)의 상태를 나타내는 제1 신호(BC0), 음의 전압 임계치에 대한 BC 차이 신호(1914b)의 상태를 나타내는 제2 신호(BC1), 및 양의 전압 임계치에 대한 BC 차이 신호(1914a)의 상태를 나타내는 제3 신호(BC2)를 포함한다. 제3 멀티비트 차이 신호(1918c)는 0-볼트 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제1 신호(CA0), 음의 전압 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제2 신호(CA1), 및 양의 전압 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제3 신호(CA2)를 포함한다.
[0146] 각각의 로컬 클록 복구 회로(2102, 2104, 2106)는 대응하는 로컬 클록 신호(2110a, 2110b, 2110c)를 구동하는 OR 게이트(2118a, 2118b, 2118c)를 갖는다. 각각의 로컬 클록 복구 회로(2102, 2104, 2106)는, 각각의 심벌 경계에서 각각의 대응하는 로컬 클록 신호(2110a, 2110b, 2110c)에서 단지 단일 펄스가 생성되는 것을 보장하는 데 사용되는 마스킹 지연(2x tD1)을 제공하는 지연 회로(2108a, 2108b, 2108c)를 갖는다.
[0147] 각각의 로컬 클록 복구 회로(2102, 2104, 2106)는 제1 세트의 플립플롭들(2112a-2112c) 및 제2 세트의 플립플롭들(2114a-2114c)을 갖는다. 각각의 로컬 클록 복구 회로(2102, 2104, 2106) 내의 플립플롭들(2112a-2112c, 2114a-2114c)의 클록 입력들은 멀티비트 차이 신호들(1918a-1918c)의 대응하는 신호들에 결합된다. AB 로컬 클록 복구 회로(2102)의 예에서, AB2 신호는 AB2 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2112a, 2114a)의 클록 입력들에 결합되고, AB0 신호는 AB0 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2112b, 2114b)의 클록 입력들에 결합되고, AB1 신호는 AB1 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2112c, 2114c)의 클록 입력들에 결합된다. AB2 신호의 전환은 고전압 상태가 플립플롭들(2112a 또는 2114a) 중 하나를 통해 클로킹되게 하고, AB 로컬 클록 복구 회로(2102)의 로직 회로는 OR 게이트(2118a)가 로컬 클록 신호(2110a)를 하이로 구동하게 함으로써 응답한다. AB0 신호의 전환은 고전압 상태가 플립플롭들(2112b 또는 2114b) 중 하나를 통해 클로킹되게 하고, AB 로컬 클록 복구 회로(2102)의 로직 회로는 OR 게이트(2118a)가 로컬 클록 신호(2110a)를 하이로 구동하게 함으로써 응답한다. AB1 신호의 전환은 고전압 상태가 플립플롭들(2112c 또는 2114c) 중 하나를 통해 클로킹되게 하고, AB 로컬 클록 복구 회로(2102)의 로직 회로는 OR 게이트(2118a)가 로컬 클록 신호(2110a)를 하이로 구동하게 함으로써 응답한다.
[0148] OR 게이트(2118a)의 출력은 지연 회로(2108a)를 통해 피드백되고, OR 게이트(2118a)의 출력에서의 하이 로직 상태는 지연 회로(2108a)에 의해 제공되는 지연 이후 AB 로컬 클록 복구 회로(2102)의 플립플롭들(2112a-2112c, 2114a-2114c) 모두를 리셋한다. 지연 회로(2108a)는 동일한 심벌 경계에서 AB 차이 신호(1914a)에 의해 후속 임계 전환들을 마스킹하도록 구성될 수 있다. 도 20에 예시된 예에서, 지연 회로(2108a)는 차이 전환 지연(2020)(2xtD1)의 2배인 지연을 제공하도록 구성 또는 교정될 수 있다.
[0149] BC 로컬 클록 복구 회로(2104)와 CA 로컬 클록 복구 회로(2106)는 AB 로컬 클록 복구 회로(2102)와 동일한 방식으로 동작한다. 각각의 심벌 경계에서, 로컬 클록 복구 회로들(2102, 2104, 2106) 각각은 자신의 대응하는 로컬 클록 신호(2110a, 2110b, 2110c)에서 어떠한 펄스도 생성하지 않거나 단일 펄스를 생성한다. 단일 펄스는 단일 상승 에지 다음에 단일 하강 에지를 특징으로 할 수 있다.
[0150] 도 22는 본 개시내용의 특정 양상들에 따라 구성된 CDR 회로의 제1 예의 글로벌 클록 복구 회로(2200)를 예시한다. 글로벌 클록 복구 회로(2200)는 도 21의 로컬 클록 복구 회로들(2102, 2104, 2106)에 의해 출력된 로컬 클록 신호들(2110a, 2110b, 2110c)에 응답한다. 로컬 클록 신호들(2110a, 2110b, 2110c)은 플립플롭(2204)의 클록 입력을 구동하는 OR 게이트(2202)를 사용하여 OR 연산된다. 로컬 클록 신호들(2110a, 2110b, 2110c)이 심벌 경계들 사이에서 로직 0 상태에 있다고 가정하면, 제1 로컬 클록 신호(2110a, 2110b, 또는 2110c)가 로직 1 상태로 전환될 때 OR 게이트(2202)의 출력은 로직 0 상태에서 로직 1 상태로 전환된다.
[0151] OR 게이트(2202)의 출력의 상승 에지는 플립플롭(2204)을 통해 고전압 상태가 클로킹되게 한다. C-PHY 인터페이스에 의해 제공되는 연속적인 심벌 송신 간격들에서 심벌들이 반복되지 않는다는 요건으로 인해, 모든 각각의 심벌 경계에서 로컬 클록 신호들(2110a, 2110b, 2110c) 중 적어도 하나에서 클록 펄스가 제공된다. 이에 따라, 플립플롭(2204)의 출력은 각각의 심벌 경계에서 하이 상태로 전환한다. 플립플롭(2204)의 출력은 플립플롭(2204)을 클리어하는 데 사용되는 리셋 신호(2208)의 타이밍을 제어하는 지연 회로(2206)에 제공된다. 지연 회로(2206)는 플립플롭(2204)으로부터 리셋 신호(2208)로의 하이 상태의 통과를 도 20에 예시된 tD2(2022)에 대응하는 지속기간만큼 지연시키도록 구성 또는 교정될 수 있다. 지연은 로컬 클록 신호들(2110a, 2110b, 2110c)의 임의의 후속 상승 에지들을 마스킹하기에 충분하다. 리셋 신호(2208)는 플립플롭(2204)의 출력이 로우 로직 상태로 리턴하게 하고, 이로써 펄스를 완료한다. 펄스는 글로벌 클록 복구 회로(2200)에 의해 출력된 수신 클록 신호(2210)에서 제공된다. 수신 클록 신호(2210)는 도 25에 예시된 데이터 복구 회로(2500), 도 26에 예시된 데이터 복구 회로(2600) 또는 도 27에 예시된 데이터 복구 회로(2700)에 제공될 수 있다.
[0152] 도 23은 본 개시내용의 특정 양상들에 따라 구성된 CDR 회로의 제2 예의 제1 레벨 클록 복구 회로(2300)를 예시한다. 이러한 예에서, 제1 레벨 클록 복구 회로(2300)는 계층적 클록 복구 회로에서 사용하기 위한 추가 레벨의 수신 클록들을 제공한다. 제1 레벨 클록 복구 회로(2300)는 ADC 회로(1916a)에 의해 제공된 멀티비트 차이 신호(1918a)를 수신하는 첫 번째 제1 레벨 클록 복구 회로(2302), ADC 회로(1916b)에 의해 제공되는 멀티비트 차이 신호(1918b)를 수신하는 두 번째 제1 레벨 클록 복구 회로(2312), 및 ADC 회로(1916c)에 의해 제공된 멀티비트 차이 신호(1918c)를 수신하는 세 번째 제1 레벨 클록 복구 회로(2322)를 갖는다.
[0153] 예시된 예에서, 각각의 멀티비트 차이 신호(1918a-1918c)는 3개의 신호들을 포함한다. 제1 멀티비트 차이 신호(1918a)는 0-볼트 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제1 신호(AB0), 음의 전압 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제2 신호(AB1), 및 양의 전압 임계치에 대한 AB 차이 신호(1914a)의 상태를 나타내는 제3 신호(AB2)를 포함한다. 제2 멀티비트 차이 신호(1918b)는 0-볼트 임계치에 대한 BC 차이 신호(1914b)의 상태를 나타내는 제1 신호(BC0), 음의 전압 임계치에 대한 BC 차이 신호(1914b)의 상태를 나타내는 제2 신호(BC1), 및 양의 전압 임계치에 대한 BC 차이 신호(1914a)의 상태를 나타내는 제3 신호(BC2)를 포함한다. 제3 멀티비트 차이 신호(1918c)는 0-볼트 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제1 신호(CA0), 음의 전압 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제2 신호(CA1), 및 양의 전압 임계치에 대한 CA 차이 신호(1914c)의 상태를 나타내는 제3 신호(CA2)를 포함한다.
[0154] 각각의 제1 레벨 클록 복구 회로(2302, 2312, 2322)는 자신의 대응하는 멀티비트 차이 신호(1918a-1918c)의 일부인 각각의 입력 신호에 대해 제1 레벨 클록 신호를 생성한다. 예시된 예에서, AB 제1 레벨 클록 복구 회로(2302)는 제1 세트의 플립플롭들(2304a-2304c) 및 제2 세트의 플립플롭들(2306a-2306c)을 포함한다. AB2 신호는 AB2 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2304a, 2306a)의 클록 입력들에 결합되고, AB0 신호는 AB0 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2304b, 2306b)의 클록 입력들에 결합되고, AB1 신호는 AB1 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2304c, 2306c)의 클록 입력들에 결합된다. AB2 신호의 전환은 고전압 상태가 플립플롭들(2304a 또는 2306a) 중 하나를 통해 클로킹되게 하여, OR 게이트(2308a)가 제1 레벨 클록 신호(2310c)를 하이로 구동하게 한다. AB0 신호의 전환은 고전압 상태가 플립플롭들(2304b 또는 2306b) 중 하나를 통해 클로킹되게 하여, OR 게이트(2308b)가 제1 레벨 클록 신호(2310a)를 하이로 구동하게 한다. AB1 신호의 전환은 고전압 상태가 플립플롭들(2304c 또는 2306c) 중 하나를 통해 클로킹되게 하여, OR 게이트(2308c)가 제1 레벨 클록 신호(2310b)를 하이로 구동하게 한다. OR 게이트들(2308a-2308c)의 출력은 플립플롭들(2304a/2306a, 2304b/2306b 또는 2304c/2306c)의 개개의 쌍들의 리셋 입력들에 피드백된다. 플립플롭들(2304a-2304c, 2306a-2306c)은 이들 개개의 리셋 입력들이 어서트된 직후에 클리어되어, 짧은 펄스들이 제1 레벨 클록 신호들(2310a-2310c)로 제공되게 한다. 펄스들은 플립플롭들(2304a, 2306a) 및 OR 게이트(2308a)와 연관된 전파 지연들에 대응하는 지속기간을 갖는다.
[0155] BC 제1 레벨 클록 복구 회로(2312)는 제1 세트의 플립플롭들(2314a-2314c) 및 제2 세트의 플립플롭들(2316a-2316c)을 포함한다. BC2 신호는 BC2 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2314a, 2316a)의 클록 입력들에 결합되고, BC0 신호는 BC0 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2314b, 2316b)의 클록 입력들에 결합되고, BC1 신호는 BC1 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2314c, 2316c)의 클록 입력들에 결합된다. BC2 신호의 전환은 고전압 상태가 플립플롭들(2314a 또는 2316a) 중 하나를 통해 클로킹되게 하여, OR 게이트(2318a)가 제1 레벨 클록 신호(2320c)를 하이로 구동하게 한다. BC0 신호의 전환은 고전압 상태가 플립플롭들(2314b 또는 2316b) 중 하나를 통해 클로킹되게 하여, OR 게이트(2318b)가 제1 레벨 클록 신호(2320a)를 하이로 구동하게 한다. BC1 신호의 전환은 고전압 상태가 플립플롭들(2314c 또는 2316c) 중 하나를 통해 클로킹되게 하여, OR 게이트(2318c)가 제1 레벨 클록 신호(2320b)를 하이로 구동하게 한다. OR 게이트들(2318a-2318c)의 출력은 플립플롭들(2314a/2316a, 2314b/2316b 또는 2314c/2316c)의 개개의 쌍들의 리셋 입력들에 피드백된다. 플립플롭들(2314a-2314c, 2316a-2316c)은 이들 개개의 리셋 입력들이 어서트된 직후에 클리어되어, 짧은 펄스들이 제1 레벨 클록 신호들(2320a-2320c)로 제공되게 한다. 펄스들은 플립플롭들(2314a, 2316a) 및 OR 게이트(2318a)와 연관된 전파 지연들에 대응하는 지속기간을 갖는다.
[0156] CA 제1 레벨 클록 복구 회로(2322)는 제1 세트의 플립플롭들(2324a-2324c) 및 제2 세트의 플립플롭들(2326a-2326c)을 포함한다. CA2 신호는 CA2 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2324a, 2326a)의 클록 입력들에 결합되고, CA0 신호는 CA0 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2324b, 2326b)의 클록 입력들에 결합되고, CA1 신호는 CA1 신호의 반대 전환들에 의해 트리거되는 플립플롭들(2324c, 2326c)의 클록 입력들에 결합된다. CA2 신호의 전환은 고전압 상태가 플립플롭들(2324a 또는 2326a) 중 하나를 통해 클로킹되게 하여, OR 게이트(2328a)가 제1 레벨 클록 신호(2330c)를 하이로 구동하게 한다. CA0 신호의 전환은 고전압 상태가 플립플롭들(2324b 또는 2326b) 중 하나를 통해 클로킹되게 하여, OR 게이트(2328b)가 제1 레벨 클록 신호(2330a)를 하이로 구동하게 한다. CA1 신호의 전환은 고전압 상태가 플립플롭들(2324c 또는 2326c) 중 하나를 통해 클로킹되게 하여, OR 게이트(2328c)가 제1 레벨 클록 신호(2330b)를 하이로 구동하게 한다. OR 게이트들(2328a-2328c)의 출력은 플립플롭들(2324a/2326a, 2324b/2326b 또는 2324c/2326c)의 개개의 쌍들의 리셋 입력들에 피드백된다. 플립플롭들(2324a-2324c, 2326a-2326c)은 이들 개개의 리셋 입력들이 어서트된 직후에 클리어되어, 짧은 펄스들이 제1 레벨 클록 신호들(2330a-2330c)로 제공되게 한다. 펄스들은 플립플롭들(2324a, 2326a) 및 OR 게이트(2328a)와 연관된 전파 지연들에 대응하는 지속기간을 갖는다.
[0157] 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)은 멀티비트 차이 신호들(1918a-1918c)의 개별 비트들을 캡처하기 위해 이용 가능한 샘플링 윈도우들을 최대화하는 데 사용될 수 있다.
[0158] 도 24는 CDR 회로의 제2 예에서 제공된 본 개시내용의 특정 양상들에 따라 구성된 제2 레벨 클록 복구 회로들(2402, 2412, 2422) 및 글로벌 클록 복구 회로(2440)를 포함하는 회로(2400)를 예시한다. 제2 레벨 및 글로벌 클록 복구 회로들(2400)은 도 23에 예시된 제1 레벨 클록 복구 회로들(2302, 2312, 2322)에 의해 출력된 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)에 응답한다. 제2 CDR 회로의 글로벌 클록 복구 회로(2440)는 제1 CDR 회로의 글로벌 클록 복구 회로(2200)에 대응한다(도 22 참조).
[0159] AB 클록 복구 회로(2402)는 제1 레벨 클록 복구 회로(2302)에 의해 생성된 제1 레벨 클록 신호들(2310a-2310c)을 수신하는 OR 게이트(2404)를 갖는다. OR 게이트(2404)의 출력은 플립플롭(2406)의 클록 입력에 제공된다. OR 게이트(2404)의 출력의 상승 에지는 플립플롭(2406)을 통해 고전압 상태가 클로킹되게 한다. 플립플롭(2406)의 출력은 AB 제2 레벨 클록 신호(2410)를 제공하고, 마스킹 지연을 제공하는 지연 회로(2408)를 통해 플립플롭(2406)의 리셋 입력에 피드백된다. 마스킹 지연은 각각의 심벌 경계에서 제1 레벨 클록 신호들(2310a-2310c)의 임의의 후속 상승 에지들을 억제하는 데 사용된다.
[0160] BC 클록 복구 회로(2412)는 제1 레벨 클록 복구 회로(2312)에 의해 생성된 제1 레벨 클록 신호들(2320a-2320c)을 수신하는 OR 게이트(2414)를 갖는다. OR 게이트(2414)의 출력은 플립플롭(2416)의 클록 입력에 제공된다. OR 게이트(2414)의 출력의 상승 에지는 플립플롭(2416)을 통해 고전압 상태가 클로킹되게 한다. 플립플롭(2416)의 출력은 BC 제2 레벨 클록 신호(2420)를 제공하고, 마스킹 지연을 제공하는 지연 회로(2418)를 통해 플립플롭(2416)의 리셋 입력에 피드백된다. 마스킹 지연은 각각의 심벌 경계에서 제1 레벨 클록 신호들(2320a-2320c)의 임의의 후속 상승 에지들을 억제하는 데 사용된다.
[0161] CA 클록 복구 회로(2422)는 제1 레벨 클록 복구 회로(2322)에 의해 생성된 제1 레벨 클록 신호들(2330a-2330c)을 수신하는 OR 게이트(2424)를 갖는다. OR 게이트(2424)의 출력은 플립플롭(2426)의 클록 입력에 제공된다. OR 게이트(2424)의 출력의 상승 에지는 플립플롭(2426)을 통해 고전압 상태가 클로킹되게 한다. 플립플롭(2426)의 출력은 CA 제2 레벨 클록 신호(2430)를 제공하고, 마스킹 지연을 제공하는 지연 회로(2428)를 통해 플립플롭(2426)의 리셋 입력에 피드백된다. 마스킹 지연은 각각의 심벌 경계에서 제1 레벨 클록 신호들(2330a-2330c)의 임의의 후속 상승 에지들을 억제하는 데 사용된다.
[0162] 제2 레벨 클록 신호들(2410, 2420, 2430)은 글로벌 클록 복구 회로(2440)의 OR 게이트(2442)의 입력들에 제공된다. OR 게이트(2442)의 출력의 상승 에지는 플립플롭(2444)을 통해 고전압 상태가 클로킹되게 한다. C-PHY 인터페이스에 의해 제공되는 연속적인 심벌 송신 간격들에서 심벌들이 반복되지 않는다는 요건으로 인해, 모든 각각의 심벌 경계에서 제2 레벨 클록 신호들(2410, 2420, 2430) 중 적어도 하나에서 클록 펄스가 제공된다. 이에 따라, 플립플롭(2444)의 출력은 각각의 심벌 경계에서 하이 상태로 전환한다. 플립플롭(2444)의 출력은 플립플롭(2444)을 클리어하는 데 사용되는 리셋 신호(2448)의 타이밍을 제어하는 지연 회로(2446)에 제공된다. 지연 회로(2446)는 플립플롭(2444)으로부터 리셋 신호(2448)로의 하이 상태의 통과를 도 20에 예시된 tD2(2022)에 대응하는 지속기간만큼 지연시키도록 구성 또는 교정될 수 있다. 지연은 제2 레벨 클록 신호들(2410, 2420, 2430)에서 임의의 후속 상승 에지들을 마스킹하기에 충분하다. 리셋 신호(2448)는 플립플롭(2444)의 출력이 로우 로직 상태로 리턴하게 하고, 이로써 펄스를 완료한다. 펄스는 글로벌 클록 복구 회로(2440)에 의해 출력된 수신 클록 신호(2450)에서 제공된다. 수신 클록 신호(2450)는 도 25에 예시된 데이터 복구 회로(2500), 도 26에 예시된 데이터 복구 회로(2600) 또는 도 27에 예시된 데이터 복구 회로(2700)에 제공될 수 있다.
[0163] 도 21 - 도 24에 예시된 클록 복구 회로들은 3선 직렬 버스에서 선들의 각각의 쌍의 시그널링 상태의 차이들을 표현하는 심벌들을 캡처하는 데 사용될 수 있는 다양한 클록 신호들을 생성한다. 일 예에서, 수신 클록 신호들(2210, 2450)은 C-PHY 인터페이스에서 심벌 캡처의 타이밍, 선 상태 디코딩 및 디매핑 컴포넌트들을 제어하는 데 사용될 수 있다. 다른 예에서, 중간 클록 신호들은 멀티비트 차이 신호의 상태가 디코딩을 위해 캡처되기 전에 멀티비트 차이 신호의 개별 차이 신호들의 상태를 독립적으로 캡처 및 유지하는 데 사용될 수 있다.
[0164] 도 25는 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로(2500)의 제1 예를 예시한다. 데이터 복구 회로(2500)는, 도 22의 글로벌 클록 복구 회로(2200)를 사용하여 생성된 수신 클록 신호(2210)에 응답하거나 도 24에 예시된 글로벌 클록 복구 회로(2400)를 사용하여 생성된 수신 클록 신호(2450)에 응답하도록 구성될 수 있는 회로들(2502, 2512, 2522)을 포함한다. 일 예에서, 데이터 복구 회로(2500)는 도 19의 ADC 회로들(1916a, 1916b, 1916c)에 의해 제공되는 멀티비트 차이 신호들(1918a, 1918b, 1918c)에서 3개의 상태 표시자들을 캡처한다.
[0165] 멀티비트 차이 신호들(1918a, 1918b, 1918c) 각각은 지연 엘리먼트(2504, 2514 또는 2524)에 제공된다. 지연 엘리먼트들(2504, 2514, 2524)은, 도 10의 타이밍도(1040)에 도시된 타이밍과 일치하게, 심벌 경계들 사이의 심벌들을 캡처하기 위해 클록 펄스들을 효과적으로 재포지셔닝하는 지연 값들로 구성될 수 있는 회로들을 포함할 수 있다. 지연된 상태 표시자들은 레지스터들(2508, 2518, 2528)을 사용하여 캡처된다. 다양한 예들에서, 각각의 레지스터(2508, 2518, 2528)는 공통 클록 신호에 의해 클로킹되는 3개 이상의 D-플립플롭들을 사용하여 구현될 수 있다. 일 예에서, 지연된 AB0, AB1 및 AB2 상태 표시자들은 수신 클록 신호(2540)의 상승 에지에 대한 응답으로 제1 레지스터(2508)를 통해 클로킹되고, 지연된 BC0, BC1 및 BC2 상태 표시자들은 수신 클록 신호(2540)의 상승 에지에 대한 응답으로 제2 레지스터(2518)를 통해 클로킹되고, 지연된 CA0, CA1 및 CA2 상태 표시자들은 수신 클록 신호(2540)의 상승 에지에 대한 응답으로 제3 레지스터(2528)를 통해 클로킹된다. 일 예에서, 수신 클록 신호(2540)는 도 22의 글로벌 클록 복구 회로(2200)에 의해 제공되는 수신 클록 신호(2210)에 대응할 수 있다. 다른 예에서, 수신 클록 신호(2540)는 도 24의 글로벌 클록 복구 회로(2440)에 의해 제공되는 수신 클록 신호(2450)에 대응할 수 있다.
[0166] 도 26은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로(2600)의 제2 예를 예시한다. 데이터 복구 회로(2600)는 도 23에 예시된 제1 레벨 클록 복구 회로들(2302, 2312, 2322)에 의해 제공되는 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c) 및 도 24에 예시된 글로벌 클록 복구 회로(2440)에 의해 제공되는 수신 클록 신호(2450)에 응답하도록 구성될 수 있는 데이터 캡처 회로들(2602, 2604, 2606)을 포함한다. 일 예에서, 데이터 복구 회로(2600)는 도 19의 ADC 회로들(1916a, 1916b, 1916c)에 의해 제공되는 멀티비트 차이 신호들(1918a, 1918b, 1918c) 각각에서 3개의 상태 표시자들을 캡처하기 위해 이러한 클록 신호들을 사용한다.
[0167] 멀티비트 차이 신호들(1918a, 1918b, 1918c) 각각은 데이터 캡처 회로들(2602, 2604, 2606) 중 대응하는 데이터 캡처 회로에 제공된다. 각각의 멀티비트 차이 신호(1918a, 1918b, 1918c)에서 각각의 상태 표시자를 나타내는 값은 도 23에 예시된 제1 레벨 클록 복구 회로들(2302, 2312, 2322)에 의해 생성된 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)을 사용하여 개별적으로 캡처된다.
[0168] 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)은 지연 엘리먼트들(2612a, 2612b 또는 2612c)에 제공된다. 지연 엘리먼트들(2612a-2612c)은, 도 10의 타이밍도(1040)에 도시된 타이밍과 일치하게, 심벌 경계들 사이에서 심벌들이 캡처될 수 있음을 보장하기 위해 각각의 제1 레벨 클록 신호(2310a-2310c, 2320a-2320c, 2330a-2330c)에서 클록 펄스들의 타이밍을 개별적으로 조정하도록 선택된 지연 값들로 구성될 수 있는 회로들을 포함할 수 있다. 도 26에 예시된 예에서, 각각의 상태 표시자는 대응하는 지연된 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)의 타이밍에 따라 제1 레벨 레지스터들(2614a, 2614b, 2614c)을 사용하여 캡처될 수 있고, 글로벌 클록 복구 회로(2440)에 의해 제공되는 수신 클록 신호(2450)의 타이밍에 따라 심벌 레지스터들(2616a, 2616b, 2616c)에 의해 제1 레벨 레지스터들(2614a, 2614b, 2614c)의 출력들이 캡처된다. 일부 예들에서, 지연 엘리먼트(2618)는 심벌 레지스터들(2616a, 2616b, 2616c)에 대한 적절한 셋업 시간들을 보장하기 위해 수신 클록 신호(2450)에서 펄스들의 타이밍을 조정하도록 구성될 수 있다.
[0169] 일 예에서, AB0, AB1 및 AB2 상태 표시자들 각각은 대응하는 제1 레벨 클록 신호(2310a, 2310b, 2310c)의 지연된 상승 에지에 대한 응답으로 제1 레벨 레지스터들(2614a)에서 대응하는 플립플롭을 통해 클로킹되고, BA0, BA1 및 BA2 상태 표시자들 각각은 대응하는 제1 레벨 클록 신호(2320a, 2320b, 2320c)에서의 지연된 상승 에지에 대한 응답으로 제1 레벨 레지스터들(2614b)에서 대응하는 플립플롭을 통해 클로킹되고, CA0, CA1 및 CA2 상태 표시자들 각각은 대응하는 제1 레벨 클록 신호(2330a, 2330b, 2330c)의 지연된 상승 에지에 대한 응답으로 제1 레벨 레지스터들(2614c)에서 대응하는 플립플롭을 통해 클로킹된다. 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)의 사용은 멀티비트 차이 신호들(1918a-1918c)의 개별 상태 표시자들을 캡처하기 위해 이용 가능한 샘플링 윈도우들을 최대화할 수 있다. 일부 예들에서, 각각의 제1 레벨 레지스터(2614a, 2614b, 2614c)는 3개 이상의 D-플립플롭들을 사용하여 구현될 수 있다.
[0170] 제1 레벨 레지스터들(2614a-2614c)의 출력들은 수신 클록 신호(2450) 또는 수신 클록 신호(2450)의 지연된 버전을 사용하여 캡처될 수 있다. 제1 레벨 레지스터들(2614a-2614c)의 출력들은 글로벌 클록 복구 회로(2440)에 의해 제공되는 수신 클록 신호(2450)의 상승 에지에 대한 응답으로 또는 지연 엘리먼트(2618)에 의해 제공되는 지연된 수신 클록 신호의 상승 에지에 의해 대응하는 심벌 레지스터들(2616a, 2616b, 2616c)을 통해 클로킹된다. 심벌 레지스터들(2616a-2616c)의 출력들은 디코더에 심벌 데이터(2610)로서 제공될 수 있다.
[0171] 도 27은 본 개시내용의 특정 양상들에 따라 구성되는 데이터 복구 회로(2700)의 제3 예를 예시한다. 데이터 복구 회로(2700)는 도 24에 예시된 제2 레벨 클록 복구 회로들(2402, 2412, 2422)에 의해 제공되는 제2 레벨 클록 신호들(2410, 2420, 2430)에 그리고 글로벌 클록 복구 회로(2440)에 의해 제공되는 수신 클록 신호(2450)에 응답하도록 구성될 수 있는 데이터 캡처 회로들(2702, 2704, 2706)을 포함한다.
[0172] 멀티비트 차이 신호들(1918a, 1918b, 1918c) 각각은 데이터 캡처 회로들(2702, 2704, 2706) 중 대응하는 데이터 캡처 회로에 제공된다. 각각의 멀티비트 차이 신호(1918a, 1918b, 1918c)를 나타내는 값은 대응하는 데이터 캡처 회로(2702, 2704, 2706)에 의해 캡처된다. 예시된 예에서, 데이터 캡처 회로들(2702, 2704, 2706) 각각은 대응하는 제2 레벨 클록 신호(2410, 2420, 2430)의 하강 에지들 및 수신 클록 신호(2450)의 하강 에지에 의해 제공되는 타이밍에 기초하여 멀티비트 차이 신호(1918a, 1918b, 1918c)의 상태를 캡처하도록 구성된다.
[0173] 일 예에서, AB 멀티비트 차이 신호(1918a)는 AB 제2 레벨 클록 신호(2410)의 하강 에지에 대한 응답으로 첫 번째 제1 레벨 레지스터(2712a)를 통해 클로킹되고, BC 멀티비트 차이 신호(1918b)는 BC 제2 레벨 클록 신호(2420)의 하강 에지에 대한 응답으로 두 번째 제1 레벨 레지스터(2712b)를 통해 클로킹되며, CA 멀티비트 차이 신호(1918a)는 CA 제2 레벨 클록 신호(2430)의 하강 에지에 대한 응답으로 세 번째 제1 레벨 레지스터(2712c)를 통해 클로킹된다. 제2 레벨 클록 신호들(2410, 2420, 2430)의 사용은 멀티비트 차이 신호들(1918a-1918c)을 캡처하기 위해 이용 가능한 샘플링 윈도우들을 최대화할 수 있다. 하강 에지들의 사용은 대응하는 제2 레벨 클록 신호들(2410, 2420, 2430)의 상승 에지들에서 멀티비트 차이 신호(1918a, 1918b, 1918c)에서 발생하는 전환들 후에 제1 레벨 레지스터들(2712a, 2712b, 2712c)에 대한 충분한 유지 시간을 제공할 수 있다. 다양한 예들에서, 각각의 제1 레벨 레지스터(2712a, 2712b, 2712c)는 공통 클록 신호에 의해 클로킹되는 3개 이상의 D-플립플롭들을 사용하여 구현될 수 있다.
[0174] 제1 레벨 레지스터들(2712a, 2712b, 2712c)의 출력들은 수신 클록 신호(2450)에 의해 제공되는 타이밍을 사용하여 캡처될 수 있다. 예시된 예에서, 제1 레벨 레지스터들(2712a, 2712b, 2712c)의 출력들은 수신 클록 신호(2450)의 하강 에지에 대한 응답으로 대응하는 심벌 레지스터들(2714a, 2714b, 2714c)을 통해 클로킹된다. 심벌 레지스터들(2714a, 2714b, 2714c)은 제1 레벨 레지스터(2712a, 2712b, 2712c)의 출력들에서의 전환들 후에 충분한 유지 시간을 제공하기 위해 자신들의 클록 입력들에서 하강 에지들에 응답하도록 구성될 수 있다. 심벌 레지스터들(2714a, 2714b, 2714c)의 출력들은 디코더에 심벌 데이터(2710)로서 제공될 수 있다.
[0175] 도 28은 본 개시내용의 특정 양상들에 따라 구성된 C-PHY 수신기에서 클록 생성 및 데이터 캡처의 특정 양상들을 예시하는 타이밍도들(2800, 2820, 2830, 2840)을 포함한다. 타이밍도들(2800, 2820, 2830, 2840)은 개념적이며, 반드시 절대적 타이밍을 묘사하는 것은 아니다. 타이밍도들(2800, 2820, 2830, 2840)은 정확한 비율들 또는 상대적 시간들을 제공하지 않으면서 특정 타이밍 관계들을 예시한다.
[0176] 제1 타이밍도(2800)는 도 23에 예시된 제1 레벨 클록 복구 회로(2300), 및 도 24에 예시된 제2 레벨 클록 복구 회로들(2402, 2412, 2422) 및 글로벌 클록 복구 회로(2440)에 관한 것이다. 제1 타이밍도(2800)의 특정 양상들은 또한 도 21에 예시된 제1 로컬 클록 복구 회로(2100) 및 도 22에 예시된 글로벌 클록 복구 회로(2200)에 관한 것이다. 제1 타이밍도(2800)는 3선 C-PHY 버스 상의 시그널링 상태(2804) 및 C-PHY 버스를 통해 송신된 연속적인 원시 심벌들 사이의 전환들로부터 도출된 특정 클록 신호들(2810, 2410, 2420, 2450)을 예시한다. 각각의 원시 심벌은 심벌 간격(2802) 동안 3선 버스의 시그널링 상태(2804)를 표현하거나 정의한다. 심벌들 사이의 전환 간격(2806)은 시그널링 상태(2804)에서 불안정성의 기간을 특징으로 한다. 전환 간격(2806) 동안 C-PHY 버스의 하나 이상의 선들이 전환되어, 멀티비트 차이 신호들(1918a, 1918b, 1918c) 에서의 변화들을 야기한다(도 19 참조).
[0177] 예시된 예에서, AB 차이 신호(1914a)는 3개의 측정 임계치들(1920)을 넘어, 제1 레벨 클록 복구 회로(2302)가 제1 레벨 클록 신호들(2310a-2310c)의 상이한 시간들에 펄스들을 생성하게 한다. 조합된 펄스들(2812)은 AB 클록 복구 회로(2402)의 OR 게이트(2404)에 의해 출력되고, 출력은 제1 타이밍도(2800)에서 RclkAB x (2810)로서 도시된다. AB 클록 복구 회로(2402)는 AB 제2 레벨 클록 신호(2410)에서 펄스(2814)를 생성하며, 이는 글로벌 클록 복구 회로(2440)가 수신 클록 신호(2450)에서 펄스(2818)를 개시하게 한다. BC 제2 레벨 클록 신호(2420)의 펄스(2816)는 전환 간격(2806)에서 나중에 발생하고, 글로벌 클록 복구 회로(2440)에 의해 효과적으로 무시된다. 현재 심벌(2808)(심벌 N)은 전환 간격(2806)이 종료된 후에 안정적인 것으로 간주될 수 있다.
[0178] 제2 타이밍도(2820)는 도 25에 예시된 데이터 복구 회로(2500)를 사용한 데이터 캡처의 예와 관련된다. 이러한 예에서, 시그널링 상태(2804)는 멀티비트 차이 신호들(1918a, 1918b, 1918c)을 지연 엘리먼트들(2504, 2514, 2524)에 제공함으로써 지연된다. 수신 클록 신호(2450)의 펄스들은 멀티비트 차이 신호들(1918a, 1918b, 1918c)의 지연된 상태를 캡처하는 데 사용된다. 데이터 복구 회로(2500)에 지연 엘리먼트들(2504, 2514, 2524)을 포함하는 것은, 멀티비트 차이 신호들(1918a, 1918b, 1918c)이 선행 심벌(N-1)을 나타낼 때, 현재 심벌(2808)의 시작에서 생성된 펄스가 멀티비트 차이 신호들(1918a, 1918b, 1918c)을 캡처하고, 다음 심벌과 연관된 전환들에 의해 생성된 수신 클록 신호(2450)의 제2 펄스(2828)가 현재 심벌(2824)을 나타내는 지연된 상태(2822)를 캡처하는 데 사용된다는 것을 의미한다. 일 예에서, 제2 펄스(2828)의 상승 에지(2826)는 지연된 현재 심벌(2824)의 캡처를 개시한다.
[0179] 제3 타이밍도(2830)는 도 26에 예시된 데이터 복구 회로(2600)를 사용한 데이터 캡처의 예와 관련된다. 이 예에서, 시그널링 상태(2804)는, 현재 심벌(2808)이 안정적인 동안 멀티비트 차이 신호들(1918a, 1918b, 1918c)의 상태를 캡처하기 위해 지연된 수신 클록 신호(2834)의 펄스들에 의해 제공된 타이밍을 사용하여 캡처된다. 지연된 제1 레벨 클록 신호들(2310a-2310c, 2320a-2320c, 2330a-2330c)을 사용하여 연관된 제1 레벨 레지스터들(2614a, 2614b, 2614c)에서 개별 멀티비트 차이 신호들(1918a, 1918b, 1918c)이 캡처된다. 데이터 캡처 회로들(2602, 2604, 2606) 내의 지연 엘리먼트들(2612a-2612c)은 제1 레벨 레지스터들(2614a, 2614b, 2614c)에 대한 셋업 시간을 보장하도록 구성될 수 있다. 제1 레벨 레지스터들(2614a, 2614b, 2614c)의 출력들(2832)은 심벌 레지스터들(2616a, 2616b, 2616c)에 의해 캡처된다. 일 예에서, 심벌 레지스터들(2616a, 2616b, 2616c)은 지연된 수신 클록 신호(2834)의 펄스들의 상승 에지(2836)에 의해 클로킹된다. 지연된 수신 클록 신호(2834)는 적절한 셋업 시간이 심벌 레지스터들(2616a, 2616b, 2616c)에 제공되는 것을 보장하도록 구성될 수 있는 지연 엘리먼트(2618)를 사용하여 획득된다.
[0180] 제4 타이밍도(2840)는 도 27에 예시된 데이터 복구 회로(2700)를 사용한 데이터 캡처의 예와 관련된다. 이 예에서, 현재 심벌(2808)이 안정적인 동안 멀티비트 차이 신호들(1918a, 1918b, 1918c)의 상태를 캡처하기 위해 수신 클록 신호(2450)의 펄스들에 의해 제공된 타이밍을 사용하여 시그널링 상태(2804)가 캡처된다. 제2 레벨 클록 신호들(2410, 2420, 2430)의 하강 에지들을 사용하여 연관된 제1 레벨 레지스터들(2712a, 2712b, 2712c)에서 개별 멀티비트 차이 신호들(1918a, 1918b, 1918c)이 캡처된다. 제2 레벨 클록 복구 회로들(2402, 2412, 2422)의 지연 회로들(2408, 2418, 2428)은 제1 레벨 레지스터들(2712a, 2712b, 2712c)에 대한 셋업 시간을 보장하는 펄스 폭들을 선택하도록 구성될 수 있다. 제1 레벨 레지스터들(2712a, 2712b, 2712c)의 출력들은 심벌 레지스터들(2714a, 2714b, 2714c)에 의해 캡처된다. 일 예에서, 심벌 레지스터들(2714a, 2714b, 2714c)은 수신 클록 신호(2450)의 펄스들의 하강 에지들(2844)에 의해 클로킹된다. 수신 클록 신호(2450)에서의 하강 에지들의 사용은 심벌 레지스터들(2714a, 2714b, 2714c)에 적절한 셋업 시간이 제공되는 것을 보장할 수 있다.
프로세싱 회로들 및 방법들의 예들
[0181] 도 29는 본 명세서에 개시된 하나 이상의 기능들을 수행하도록 구성될 수 있는 프로세싱 회로(2902)를 이용하는 장치에 대한 하드웨어 구현의 일례를 예시하는 개념도(2900)이다. 본 개시내용의 다양한 양상들에 따르면, 본 명세서에 개시된 바와 같은 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합이 프로세싱 회로(2902)를 사용하여 구현될 수 있다. 프로세싱 회로(2902)는 본 명세서에 개시된 다양한 인코딩 방식들을 지원하는 특정 디바이스들, 회로들 및/또는 로직을 포함할 수 있다. 프로세싱 회로(2902)는 도 19 및 도 21 - 도 27에 예시된 회로들 중 하나 이상을 포함, 구성 및/또는 관리할 수 있다. 일 예에서, 프로세싱 회로(2902)는, PAM과 C-PHY 인코딩의 조합을 사용하여 인코딩되고 그리고 직렬 버스의 선들에 대한 3개 이상의 전압 레벨들을 정의하는 심벌들의 샘플링 및 디코딩을 가능하게 하는 회로와 모듈들의 어떤 조합을 포함할 수 있다. 다른 예에서, 프로세싱 회로(2902)는 본 명세서에 개시된 특정 양상들에 따라 C-PHY와 PAM의 조합을 사용하여 인코딩되는 심벌들의 효율적인 캡처를 제어할 수 있는 클록 신호들의 생성을 가능하게 하는 회로와 모듈들의 어떤 조합을 포함할 수 있다. 프로세싱 회로(2902)는 본 명세서에 개시된 바와 같은 인코딩 및/또는 디코딩 프로세스들을 관리하는 상태 머신 또는 다른 타입의 프로세싱 디바이스를 포함할 수 있다.
[0182] 프로세싱 회로(2902)는, 하드웨어 및 소프트웨어 모듈들의 일부 조합에 의해 제어되는 하나 이상의 프로세서들(2904)을 포함할 수 있다. 프로세서들(2904)의 예들은 마이크로프로세서들, 마이크로컨트롤러들, DSP(digital signal processor)들, FPGA(field programmable gate array)들, PLD(programmable logic device)들, 상태 머신들, 시퀀서들, 게이티드 로직(gated logic), 이산 하드웨어 회로들, 및 본 개시내용 전반에 걸쳐 설명되는 다양한 기능을 수행하도록 구성된 다른 적당한 하드웨어를 포함한다. 하나 이상의 프로세서들(2904)은 특정 기능들을 수행하고 소프트웨어 모듈들(2916) 중 하나에 의해 구성, 증강 또는 제어될 수 있는 특수화된 프로세서들을 포함할 수 있다. 하나 이상의 프로세서들(2904)은 초기화 동안 로딩되는 소프트웨어 모듈들(2916)의 조합을 통해 구성될 수 있고, 동작 동안 하나 이상의 소프트웨어 모듈들(2916)을 로딩 또는 언로딩함으로써 추가로 구성될 수 있다.
[0183] 예시된 예에서, 프로세싱 회로(2902)는, 일반적으로 버스(2910)로 제시된 버스 아키텍처로 구현될 수 있다. 버스(2910)는 프로세싱 회로(2902)의 특정 애플리케이션 및 전체 설계 제약들에 따라 임의의 수의 상호 접속 버스들 및 브리지(bridge)들을 포함할 수 있다. 버스(2910)는, 하나 이상의 프로세서들(2904) 및 프로세서 판독 가능 저장 매체(2906)를 포함하는 다양한 회로들을 서로 링크한다. 프로세서 판독 가능 저장 매체(2906)는 메모리 디바이스들 및 대용량 저장 디바이스들을 포함할 수 있고, 본 명세서에서 컴퓨터 판독 가능 매체들 및/또는 프로세서 판독 가능 매체들로 지칭될 수 있다. 버스(2910)는 또한 타이밍 소스들, 타이머들, 주변 장치들, 전압 조정기들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크할 수 있다. 버스 인터페이스(2908)는 버스(2910)와 하나 이상의 트랜시버들(2912) 사이에 인터페이스를 제공할 수 있다. 프로세싱 회로에 의해 지원되는 각각의 네트워킹 기법에 대해 트랜시버(2912)가 제공될 수 있다. 일부 경우들에서, 다수의 네트워킹 기법들은 트랜시버(2912)에서 발견되는 회로 또는 프로세싱 모듈들 중 일부 또는 전부를 공유할 수 있다. 각각의 트랜시버(2912)는 송신 매체를 통해 다양한 다른 장치와 통신하기 위한 수단을 제공한다. 장치의 특성에 따라, 사용자 인터페이스(2918)(예컨대, 키패드(keypad), 디스플레이(display), 스피커(speaker), 마이크로폰(microphone), 조이스틱(joystick))가 또한 제공될 수 있고, 직접적으로 또는 버스 인터페이스(2908)를 통해 버스(2910)에 통신 가능하게 결합될 수 있다.
[0184] 프로세서(2904)는, 버스(2910)를 관리하는 것, 그리고 프로세서 판독 가능 저장 매체(2906)를 포함할 수 있는 프로세서 판독 가능 매체에 저장된 소프트웨어의 실행을 포함할 수 있는 일반적인 프로세싱을 담당할 수 있다. 이와 관련하여, 프로세서(2904)를 포함하는 프로세싱 회로(2902)는 본 명세서에 개시된 방법들, 기능들 및 기법들 중 임의의 것을 구현하는 데 사용될 수 있다. 프로세서 판독 가능 저장 매체(2906)는 소프트웨어를 실행할 때 프로세서(2904)에 의해 조작되는 데이터를 저장하는 데 사용될 수 있고, 소프트웨어는 본 명세서에 개시된 방법들 중 임의의 방법을 구현하도록 구성될 수 있다.
[0185] 프로세싱 회로(2902)의 하나 이상의 프로세서들(2904)은 소프트웨어를 실행할 수 있다. 소프트웨어는, 소프트웨어로 지칭되든, 펌웨어로 지칭되든, 미들웨어로 지칭되든, 마이크로코드로 지칭되든, 하드웨어 기술 언어로 지칭되든 또는 다른 식으로 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트화하고, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 객체들, 실행 파일(executable)들, 실행 스레드들, 프로시저들, 함수들, 알고리즘들 등을 의미하는 것으로 광범위하게 해석될 것이다. 소프트웨어는 프로세서 판독 가능 저장 매체(2906) 또는 다른 외부 프로세서 판독 가능 매체에 컴퓨터 판독 가능 형태로 상주할 수 있다. 프로세서 판독 가능 저장 매체(2906)는 비-일시적 프로세서 판독 가능 매체를 포함할 수 있다. 비-일시적 프로세서 판독 가능 매체는 예로서, 자기 저장 디바이스(예컨대, 하드 디스크(hard disk), 플로피 디스크(floppy disk), 자기 스트립(magnetic strip)), 광 디스크(예컨대, CD(compact disc) 또는 DVD(digital versatile disc)), 스마트 카드(card), 플래시(flash) 메모리 디바이스(예컨대, "플래시 드라이브," 카드, 스틱 또는 키 드라이브(key drive)), RAM(random access memory), ROM, PROM, EPROM(erasable PROM), EEPROM, 레지스터, 착탈식 디스크, 및 컴퓨터에 의해 액세스 및 판독될 수 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적당한 매체를 포함한다. 프로세서 판독 가능 저장 매체(2906)는 또한 예로서, 반송파, 송신 라인, 및 컴퓨터에 의해 액세스 및 판독될 수 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적당한 매체를 포함할 수 있다. 프로세서 판독 가능 저장 매체(2906)는 프로세싱 회로(2902)에 상주하거나, 프로세싱 회로(2902) 외부에 있는 프로세서(2904)에 상주하거나, 또는 프로세싱 회로(2902)를 포함하는 다수의 엔티티들에 걸쳐 분산될 수 있다. 프로세서 판독 가능 저장 매체(2906)는 컴퓨터 프로그램 제품으로 구현될 수 있다. 예로서, 컴퓨터 프로그램 제품은 패키징 재료들에 프로세서 판독 가능 매체를 포함할 수 있다. 당해 기술분야에서 통상의 지식을 가진 자들은 전체 시스템에 부과된 전체 설계 제약들 및 특정 애플리케이션에 따라 본 개시내용 전반에 제시된 설명되는 기능을 어떻게 최상으로 구현할지를 인식할 것이다.
[0186] 프로세서 판독 가능 저장 매체(2906)는 본 명세서에서 소프트웨어 모듈들(2916)로 지칭될 수 있는 로딩 가능 코드 세그먼트들, 모듈들, 애플리케이션들, 프로그램들 등으로 유지 및/또는 체계화된 소프트웨어를 유지할 수 있다. 소프트웨어 모듈들(2916) 각각은, 프로세싱 회로(2902) 상에 설치 또는 로딩되고 하나 이상의 프로세서들(2904)에 의해 실행될 때, 하나 이상의 프로세서들(2904)의 동작을 제어하는 런타임 이미지(2914)에 기여하는 명령들 및 데이터를 포함할 수 있다. 실행될 때, 특정 명령들은 프로세싱 회로(2902)로 하여금, 본 명세서에서 설명된 특정 방법들, 알고리즘들 및 프로세스들에 따라 기능들을 수행하게 할 수 있다.
[0187] 소프트웨어 모듈들(2916) 중 일부는 프로세싱 회로(2902)의 초기화 동안 로딩될 수 있고, 이러한 소프트웨어 모듈들(2916)은 본 명세서에 개시된 다양한 기능들의 수행을 가능하게 하도록 프로세싱 회로(2902)를 구성할 수 있다. 예를 들어, 일부 소프트웨어 모듈들(2916)은 프로세서(2904)의 내부 디바이스들 및/또는 로직 회로들(2922)을 구성할 수 있고, 트랜시버(2912), 버스 인터페이스(2908), 사용자 인터페이스(2918), 타이머들, 수학적 보조 프로세서들 등과 같은 외부 디바이스들에 대한 액세스를 관리할 수 있다. 소프트웨어 모듈들(2916)은 인터럽트 핸들러들 및 디바이스 드라이버들과 상호 작용하고 프로세싱 회로(2902)에 의해 제공되는 다양한 자원들에 대한 액세스를 제어하는 제어 프로그램 및/또는 운영 시스템을 포함할 수 있다. 자원들은 메모리, 프로세싱 시간, 트랜시버(2912)에 대한 액세스, 사용자 인터페이스(2918) 등을 포함할 수 있다.
[0188] 프로세싱 회로(2902)의 하나 이상의 프로세서들(2904)은 다기능일 수 있으며, 이로써 소프트웨어 모듈들(2916) 중 일부는 상이한 기능들 또는 동일한 기능의 상이한 인스턴스들을 수행하도록 로딩 및 구성된다. 하나 이상의 프로세서들(2904)은 추가로, 예를 들어 사용자 인터페이스(2918), 트랜시버(2912) 및 디바이스 드라이버들로부터의 입력들에 대한 응답으로 개시된 배경 작업들을 관리하도록 적응될 수 있다. 다수의 기능들의 성능을 지원하기 위해, 하나 이상의 프로세서들(2904)은 멀티태스킹 환경을 제공하도록 구성될 수 있으며, 이로써 복수의 기능들 각각은 필요에 따라 또는 원하는 대로 하나 이상의 프로세서들(2904)에 의해 서비스되는 한 세트의 작업들로서 구현된다. 일 예에서, 멀티태스킹 환경은 상이한 작업들 사이에서 프로세서(2904)의 제어를 전달하는 시분할 프로그램(2920)을 사용하여 구현될 수 있으며, 이로써 각각의 작업은 임의의 미해결 동작들의 완료 시에 그리고/또는 인터럽트와 같은 입력에 대한 응답으로 하나 이상의 프로세서들(2904)의 제어를 시분할 프로그램(2920)에 리턴한다. 작업이 하나 이상의 프로세서들(2904)의 제어를 할 때, 프로세싱 회로는 제어 작업과 연관된 기능에 의해 해결되는 목적들을 위해 효과적으로 전문화된다. 시분할 프로그램(2920)은 운영 시스템, 라운드 로빈 방식으로 제어를 전달하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들(2904)의 제어를 할당하는 기능, 및/또는 메인 루프는 하나 이상의 프로세서들(2904)의 제어를 핸들링 기능에 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동 메인 루프를 포함할 수 있다.
[0189] 도 30은 본 개시내용의 특정 양상들에 따라 다선 통신 링크에 결합된 수신기에서 클록 복구 회로를 구성하기 위한 방법의 흐름도(3000)이다. 일 예에서, 통신 링크는 3개의 선들을 가질 수 있고, 데이터는 3개의 선들 각각에서 상이한 위상들로 송신되는 신호의 위상 상태 및 진폭으로 인코딩될 수 있다. 블록(3002)에서, 복수의 다중 레벨 비교 회로들 내의 각각의 다중 레벨 비교 회로가 3선 통신 링크의 한 쌍의 선들에 결합될 수 있다. 블록(3004)에서, 복수의 제1 레벨 클록 복구 회로들 각각 내의 복수의 제1 레벨 플립플롭들이 복수의 다중 레벨 비교 회로들 중 하나로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 구성될 수 있다. 블록(3006)에서, 각각의 제1 레벨 클록 복구 회로 내의 제1 지연 회로가 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 구성될 수 있다. 블록(3008)에서, 제2 레벨 클록 복구 회로 내의 제2 레벨 플립플롭이 복수의 제1 레벨 클록 복구 회로들의 출력들에서의 전환들에 의해 클로킹되도록 구성될 수 있다. 블록(3010)에서, 제2 레벨 클록 복구 회로 내의 제2 지연 회로가 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 구성될 수 있다.
[0190] 일부 예들에서, 데이터 복구 회로 내의 제1 복수의 멀티비트 레지스터들은 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 구성될 수 있다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다. 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함할 수 있다. 데이터 복구 회로 내의 복수의 제1 지연 엘리먼트들 각각은 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성될 수 있다. 데이터 복구 회로 내의 제2 복수의 멀티비트 레지스터들 각각은 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신하도록 구성될 수 있다. 일부 경우들에서, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹될 수 있다. 일부 경우들에서, 데이터 복구 회로는 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 포함한다.
[0191] 일 예에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다. 일부 예들에서, 각각의 제1 레벨 클록 복구 회로 내의 출력 플립플롭은 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 구성될 수 있다. 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합될 수 있다. 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋될 수 있다.
[0192] 특정 예들에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다. 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다.
[0193] 도 31은 본 개시내용의 특정 양상들에 따라 다선 통신 링크에 결합된 수신기에서 수행될 수 있는 클록 복구 방법의 흐름도(3100)이다. 일 예에서, 통신 링크는 3개의 선들을 가질 수 있고, 데이터는 3개의 선들 각각에서 상이한 위상들로 송신되는 신호의 위상 상태 및 진폭으로 인코딩될 수 있다. 이 방법은 도 7에 예시된 수신기(722)에서 적어도 부분적으로 수행될 수 있다. 블록(3102)에서, 수신기(722)는 3선 통신 링크에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하도록 복수의 비교기들을 구성할 수 있다. 일부 예들에서, 복수의 비교기들은 하나 이상의 다중 레벨 비교 회로들을 포함한다. 복수의 비교기들은 제1 복수의 플립플롭들에 결합될 수 있다. 블록(3104)에서, 수신기(722)는 복수의 비교기들로부터 수신된 멀티비트 차이 신호의 전환들에 응답하는 펄스들을 생성하도록 복수의 제1 레벨 클록 복구 회로들을 구성할 수 있다. 블록(3106)에서, 수신기(722)는 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호의 펄스를 생성하도록 제2 레벨 클록 복구 회로를 구성할 수 있다. 일부 예들에서, 심벌은 3선 통신 링크의 각각의 선의 시그널링 상태를 표현한다. 블록(3108)에서, 수신기(722)는 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 캡처된 심벌 데이터를 출력하도록 제1 복수의 플립플롭들에 결합되는 제2 복수의 플립플롭들을 구성할 수 있다. 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합될 수 있다.
[0194] 특정 예들에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다. 일 예에서, 각각의 제1 레벨 클록 복구 회로는 3선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
[0195] 일부 예들에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제1 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함한다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다.
[0196] 일부 예들에서, 수신기(722)는 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지를 검출한 후 펄스를 개시하도록 복수의 제2 레벨 클록 복구 회로들 각각을 구성할 수 있다. 제2 레벨 클록 복구 회로는 복수의 제2 레벨 클록 복구 회로들에 의해 생성된 펄스의 처음 발생 펄스에 대한 응답으로 글로벌 수신 클록 신호의 펄스를 생성할 수 있다. 수신기(722)는 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처하도록 제2 복수의 플립플롭들을 구성할 수 있다. 제3 복수의 플립플롭들은 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합될 수 있다. 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹될 수 있다. 수신기(722)는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 리셋되도록 각각의 제2 레벨 클록 복구 회로를 구성할 수 있다. 각각의 제2 레벨 클록 복구 회로는 지연 회로를 포함할 수 있다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다. 일 예에서, 각각의 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
[0197] 도 32는 프로세싱 회로(3202)를 이용하는 장치(3200)에 대한 하드웨어 구현의 예를 예시하는 도면이다. 프로세싱 회로는 통상적으로, 하나 이상의 마이크로프로세서들, 마이크로컨트롤러들, 디지털 신호 프로세서들, 시퀀서들 및/또는 상태 머신들을 포함할 수 있는 프로세서(3216)를 갖는다. 프로세싱 회로(3202)는 일반적으로 버스(3212)로 표현된 버스 아키텍처로 구현될 수 있다. 버스(3212)는 프로세싱 회로(3202)의 특정 애플리케이션 및 전체 설계 제약들에 따라 임의의 수의 상호 접속 버스들 및 브리지들을 포함할 수 있다. 버스(3212)는 프로세서(3216), 모듈들 또는 회로들(3204, 3206, 3208, 3210), 3선 링크(2320)의 선들을 구동하도록 구성되는 라인 인터페이스 회로들(3214)(예를 들어, 도 23 참조) 및 프로세서 판독 가능 저장 매체(3218)로 표현되는 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함하는 다양한 회로들을 서로 링크한다. 버스(3212)는 또한, 당해 기술분야에 잘 알려져 있고 이에 따라 더는 설명되지 않을, 타이밍 소스들, 주변 장치들, 전압 조정기들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크할 수 있다.
[0198] 프로세서(3216)는 프로세서 판독 가능 저장 매체(3218) 상에 저장된 소프트웨어의 실행을 포함하여, 일반적인 처리를 담당한다. 소프트웨어는 프로세서(3216)에 의해 실행될 때, 프로세싱 회로(3202)로 하여금, 임의의 특정 장치에 대해 앞서 설명한 다양한 기능들을 수행하게 한다. 프로세서 판독 가능 저장 매체(3218)는 또한, 심벌 표 및 심벌 표들에 액세스하는 데 사용되는 중간 인덱스들을 포함하여, 소프트웨어를 실행할 때 프로세서(3216)에 의해 조작되는 데이터를 저장하는 데 사용될 수 있다. 프로세싱 회로(3202)는 모듈들(3204, 3206, 3208, 3210) 중 적어도 하나를 더 포함한다. 모듈들(3204, 3206, 3208, 3210)은 프로세서 판독 가능 저장 매체(3218)에 상주/저장되어 프로세서(3216)에서 실행되는 소프트웨어 모듈들, 프로세서(3216)에 결합된 하나 이상의 하드웨어 모듈들, 또는 이들의 어떤 조합으로서 구현될 수 있다. 모듈들(3204, 3206, 3208, 3210)은 마이크로컨트롤러 명령들, 상태 머신 구성 파라미터들, 또는 이들의 어떤 결합을 포함할 수 있다.
[0199] 일 구성에서, 장치(3200)는 다선 인터페이스를 통한 데이터 통신을 위해 구성될 수 있다. 장치(3200)는 라인 인터페이스 회로들(3214)로부터 수신된 선 상태로부터 차이 신호들을 생성하도록 구성되는 모듈 및/또는 회로(3204)를 포함할 수 있다. 일 예에서, 라인 인터페이스 회로들(3214)은 각각의 선 상에서 7개 이상의 시그널링 상태들을 검출할 수 있으며, 여기서 각각의 선은 3선 링크(3220)의 다른 선들과 상이한 시그널링 상태에 있다. 장치(3200)는 차이 신호들의 변화들의 검출에 응답하여 펄스들을 제공하도록 구성된 펄스 생성 모듈들 및/또는 회로들(3206)을 포함할 수 있다. 장치(3200)는 펄스 생성 모듈들 및/또는 회로들(3206)에 의해 생성된 펄스들에 응답하여 글로벌 수신 클록 신호를 생성하도록 구성된 글로벌 클록 생성 모듈들 및/또는 회로들(3208)을 포함할 수 있다. 장치(3200)는 글로벌 수신 클록 신호에 의해 제공되는 타이밍을 사용하여 심벌 데이터를 캡처하도록 구성된 심벌 캡처 모듈들 및/또는 회로들(3210)을 포함할 수 있다.
[0200] 일부 구현들에서, 장치(3200)는 각각의 다중 레벨 비교 회로가 3선 통신 링크에서 한 쌍의 선들에 결합되는 복수의 다중 레벨 비교 회로들을 갖는다. 각각의 다중 레벨 비교 회로는 멀티비트 신호를 출력으로서 제공하도록 구성될 수 있다. 장치(3200)는 로컬 클록 신호들을 복구하기 위한 복수의 제1 레벨 클록 복구 회로들 또는 다른 수단을 가질 수 있다. 일 예에서, 각각의 제1 레벨 클록 복구 회로는 복수의 비교기들 중 하나로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들, 및 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함한다. 장치(3200)는 글로벌 클록 신호를 복구하기 위한 제2 레벨 클록 복구 회로 또는 다른 수단을 가질 수 있다. 일 예에서, 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하도록 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함한다.
[0201] 일부 예들에서, 장치(3200)는 제1 복수의 멀티비트 레지스터들을 포함하는 데이터 복구 회로를 갖는다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 복수의 비교기들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 구성될 수 있고, 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다. 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함할 수 있다. 데이터 복구 회로는 복수의 비교기들에 의해 출력된 멀티비트 신호들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된 복수의 지연 회로들을 더 포함할 수 있다. 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함할 수 있으며, 제2 복수의 멀티비트 레지스터들의 각각의 멀티비트 레지스터는 입력으로서, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신한다. 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹될 수 있다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 대응하는 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 중 하나의 제1 레벨 플립플롭의 출력에 의해 클로킹될 수 있다.
[0202] 일 예에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
[0203] 일 예에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되는 출력 플립플롭을 포함한다. 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합될 수 있다. 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋될 수 있다.
[0204] 일 예에서, 제1 지연 회로는, 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
[0205] 일 예에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
[0206] 일부 구현들에서, 장치(3200)는 3선 링크(3220)와 클록 및 데이터 복구 회로에 장치를 결합하도록 구성된 복수의 라인 수신기들을 갖는다. 클록 및 데이터 복구 회로는 클록 신호들을 생성하고, 3선 링크(3220)로부터 심벌들을 캡처하고, 3선 링크(3220)를 통해 연속적으로 수신되는 2개의 심벌들 사이의 각각의 전환으로부터 데이터를 디코딩하도록 구성될 수 있으며, 연속적으로 송신된 심벌들의 각각의 쌍은 2개의 상이한 심벌들을 포함한다. 일 예에서, 각각의 심벌은, 3선 링크(3220)의 각각의 선이 연관된 심벌 송신 간격 동안 3선 링크(3220)의 다른 선들과 상이한 시그널링 상태에 있도록, 연관된 심벌 송신 간격 동안 3선 링크(3220)의 시그널링 상태들을 정의한다.
[0207] 장치(3200)는 복수의 비교기들, 복수의 제1 레벨 클록 복구 회로들, 제2 레벨 클록 복구 회로, 심벌 데이터를 캡처하는 데 사용되는 제1 복수의 플립플롭들, 및 심벌 데이터를 캡처하는 데 사용되는 제2 복수의 플립플롭들을 포함할 수 있다. 비교기들은 3선 링크(3220)에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하도록 구성될 수 있다. 제1 레벨 클록 복구 회로들 각각은 복수의 비교기들에 결합될 수 있고, 복수의 비교기들 중 하나로부터 수신된 멀티비트 차이 신호의 전환들에 대한 응답으로 펄스들을 생성하도록 구성될 수 있다. 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호의 펄스를 생성하도록 구성될 수 있다. 여기서, 심벌은 3선 링크(3220)의 각각의 선의 시그널링 상태를 표현한다. 제1 복수의 플립플롭들은 복수의 비교기들에 결합될 수 있고, 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합될 수 있다. 제2 복수의 플립플롭들은 제1 복수의 플립플롭들에 결합되며, 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 캡처된 심벌 데이터를 출력하도록 구성될 수 있다.
[0208] 특정 예들에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다. 일 예에서, 각각의 제1 레벨 클록 복구 회로는 3선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
[0209] 일부 예들에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제1 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 갖는다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다.
[0210] 일부 예들에서, 장치(3200)는 복수의 제2 레벨 클록 복구 회로들을 가지며, 각각의 제2 레벨 클록 복구 회로는 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지를 검출한 후 펄스를 개시하도록 구성된다. 제2 레벨 클록 복구 회로는 복수의 제2 레벨 클록 복구 회로들에 의해 생성된 펄스의 처음 발생 펄스에 대한 응답으로 글로벌 수신 클록 신호의 펄스를 생성할 수 있다. 제3 복수의 플립플롭들이 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합될 수 있다. 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹될 수 있다. 제2 복수의 플립플롭들은 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처할 수 있다. 각각의 제2 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제2 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함할 수 있다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다. 각각의 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함할 수 있다.
[0211] 일부 구현들에서, 프로세서 판독 가능 저장 매체(3218)는 도 30에 예시된 방법과 관련된 명령들 및 다른 정보를 저장한다. 예를 들어, 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 복수의 다중 레벨 비교 회로들 내의 각각의 다중 레벨 비교 회로를 3선 통신 링크의 한 쌍의 선들에 결합하게 하고, 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각 내의 복수의 제1 레벨 플립플롭들을 구성하게 하고, 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로에 제1 지연 회로를 구성하게 하고, 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로에 제2 레벨 플립플롭을 구성하게 하고, 그리고 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하게 하는 명령들을 포함할 수 있다.
[0212] 일부 예들에서, 데이터 복구 회로 내의 제1 복수의 멀티비트 레지스터들은 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 구성될 수 있다. 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다. 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함할 수 있다. 데이터 복구 회로 내의 복수의 지연 엘리먼트들은 복수의 다중 레벨 비교 회로들에 의해 출력된 멀티비트 신호들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성될 수 있다. 데이터 복구 회로 내의 제2 복수의 멀티비트 레지스터들 각각은 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신하도록 구성될 수 있다. 일부 경우들에서, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹될 수 있다. 일부 경우들에서, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 대응하는 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 중 하나의 제1 레벨 플립플롭의 출력에 의해 클로킹될 수 있다.
[0213] 일 예에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다. 일부 예들에서, 각각의 제1 레벨 클록 복구 회로 내의 출력 플립플롭은 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 구성될 수 있다. 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합될 수 있다. 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋될 수 있다.
[0214] 특정 예들에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다. 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다.
[0215] 일부 구현들에서, 프로세서 판독 가능 저장 매체(3218)는 도 31에 예시된 방법과 관련된 명령들 및 다른 정보를 저장한다. 예를 들어, 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 3선 통신 링크에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하도록 복수의 비교기들을 구성하게 하는 명령들을 포함할 수 있다. 복수의 비교기들은 제1 복수의 플립플롭들에 결합될 수 있다. 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 복수의 비교기들로부터 수신된 멀티비트 차이 신호의 전환들에 응답하여 펄스들을 생성하도록 복수의 제1 레벨 클록 복구 회로들을 구성하게 하고, 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호의 펄스를 생성하도록 제2 레벨 클록 복구 회로를 구성하게 하고, 그리고 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 캡처된 심벌 데이터를 출력하도록 제1 복수의 플립플롭들에 결합되는 제2 복수의 플립플롭들을 구성하게 하는 명령들을 포함할 수 있다. 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합될 수 있다. 일부 예들에서, 심벌은 3선 통신 링크의 각각의 선의 시그널링 상태를 표현한다.
[0216] 특정 예들에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다. 일 예에서, 각각의 제1 레벨 클록 복구 회로는 3선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
[0217] 일부 예들에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제1 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함한다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다.
[0218] 일부 예들에서, 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지를 검출한 후 펄스를 개시하도록 복수의 제2 레벨 클록 복구 회로들 각각을 구성하게 하는 명령들을 포함할 수 있다. 제2 레벨 클록 복구 회로는 복수의 제2 레벨 클록 복구 회로들에 의해 생성된 펄스의 처음 발생 펄스에 대한 응답으로 글로벌 수신 클록 신호의 펄스를 생성할 수 있다. 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처하도록 제2 복수의 플립플롭들을 구성하게 하는 명령들을 포함할 수 있다. 제3 복수의 플립플롭들은 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합될 수 있다. 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹될 수 있다. 프로세서 판독 가능 저장 매체(3218)는 프로세싱 회로(3202)로 하여금, 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 리셋되도록 각각의 제2 레벨 클록 복구 회로를 구성하게 하는 명령들을 포함할 수 있다. 각각의 제2 레벨 클록 복구 회로는 지연 회로를 포함할 수 있다. 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성될 수 있다. 일 예에서, 각각의 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
[0219] 일부 구현 예들은 다음과 같이 번호가 매겨진 조항들에서 설명된다:
1.
장치는, 복수의 다중 레벨 비교 회로들 ― 각각의 다중 레벨 비교 회로는 3선 통신 링크에서 한 쌍의 선들에 결합됨 ―; 복수의 제1 레벨 클록 복구 회로들 ― 각각의 제1 레벨 클록 복구 회로는 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 멀티비트 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들, 및 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함함 ―; 및 제2 레벨 클록 복구 회로를 가지며, 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하도록 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함한다.
2.
조항 1에서 설명되는 장치는, 제1 복수의 멀티비트 레지스터들을 포함하는 데이터 복구 회로를 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하고, 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
3.
조항 2에서 설명되는 장치에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
4.
조항 2 또는 조항 3에서 설명되는 장치에서, 데이터 복구 회로는 복수의 제1 지연 엘리먼트들을 더 포함하며, 각각의 제1 지연 엘리먼트는 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된다.
5.
조항 2 내지 조항 4 중 어느 한 조항에서 설명되는 장치에서, 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함하며, 제2 복수의 멀티비트 레지스터들의 각각의 멀티비트 레지스터는 입력으로서, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하고, 그리고 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
6.
조항 5에서 설명되는 장치는 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함한다.
7.
조항 1 내지 조항 6 중 어느 한 조항에서 설명되는 장치에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
8.
조항 1 내지 조항 6 중 어느 한 조항에서 설명되는 장치에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되는 출력 플립플롭을 더 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
9.
조항 1 내지 조항 8 중 어느 한 조항에서 설명되는 장치에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
10.
조항 1 내지 조항 9 중 어느 한 조항에서 설명되는 장치에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
11.
전자 디바이스는, 출력들로서 멀티비트 신호들을 제공하도록 구성된 복수의 다중 레벨 비교 회로들을 포함하는, 3선 통신 링크에서 선들의 쌍들의 시그널링 상태를 비교하기 위한 수단; 각각의 제1 레벨 플립플롭이 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들을 포함하고 그리고 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 구성된, 복수의 제1 레벨 클록 복구 회로들 각각 내의 제1 지연 회로를 더 포함하는, 3선 통신 링크로부터의 제1 레벨 클록 신호를 복구하기 위한 수단; 및 복수의 제1 레벨 클록 복구 회로들에 의해 제공되는 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭을 포함하고 그리고 제2 레벨 플립플롭에 제2 리셋 신호로서 제공되는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 구성된 제2 지연 회로를 더 포함하는 제2 레벨 클록 복구 회로를 포함하며, 제2 레벨 클록 신호를 복구하기 위한 수단을 포함한다.
12.
조항 11에서 설명되는 전자 디바이스는, 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 구성된 제1 복수의 멀티비트 레지스터들을 포함하는, 3선 통신 링크를 통해 송신된 정보를 캡처하기 위한 수단을 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
13.
조항 12에서 설명되는 전자 디바이스에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
14.
조항 12 또는 조항 13에서 설명되는 전자 디바이스에서, 데이터 복구 회로는 복수의 제1 지연 엘리먼트들을 더 포함하며, 각각의 제1 지연 엘리먼트는 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된다.
15.
조항 12 내지 조항 14 중 어느 한 조항에서 설명되는 전자 디바이스에서, 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함하며, 각각의 멀티비트 레지스터는 입력으로서, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하도록 구성되고, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
16.
조항 15에서 설명되는 전자 디바이스에서, 데이터 복구 회로는 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함한다.
17.
조항 11 내지 조항 16 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
18.
조항 11 내지 조항 16 중 어느 한 조항에서 설명되는 전자 디바이스에서, 각각의 제1 레벨 클록 복구 회로는, 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 구성된 출력 플립플롭을 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
19.
조항 11 내지 조항 18 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
20.
조항 11 내지 조항 19 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
21.
클록 복구 회로를 구성하기 위한 방법은, 복수의 다중 레벨 비교 회로들 각각을 3선 통신 링크의 한 쌍의 선들에 결합하는 단계; 복수의 다중 레벨 비교 회로들 중 하나로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각 내의 복수의 제1 레벨 플립플롭들을 구성하는 단계; 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로에 제1 지연 회로를 구성하는 단계; 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로 내의 제2 레벨 플립플롭을 구성하는 단계; 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하는 단계를 포함한다.
22.
조항 21에서 설명되는 방법은, 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 데이터 복구 회로 내의 제1 복수의 멀티비트 레지스터들을 구성하는 단계를 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
23.
조항 22에서 설명되는 방법에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
24.
조항 22 또는 조항 23에서 설명되는 방법은, 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 데이터 복구 회로 내의 복수의 지연 엘리먼트들을 구성하는 단계를 더 포함한다.
25.
조항 22 내지 조항 24 중 어느 한 조항에서 설명되는 방법은, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신하도록 데이터 복구 회로 내의 제2 복수의 멀티비트 레지스터들 각각을 구성하는 단계를 더 포함하며, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
26.
조항 25에서 설명되는 방법은, 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 데이터 복구 회로 내의 제2 지연 엘리먼트를 구성하는 단계를 더 포함한다.
27.
조항 21 내지 조항 26 중 어느 한 조항에서 설명되는 방법에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
28.
조항 21 내지 조항 26 중 어느 한 조항에서 설명되는 방법은, 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 각각의 제1 레벨 클록 복구 회로 내의 출력 플립플롭을 구성하는 단계를 더 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
29.
조항 21 내지 조항 28 중 어느 한 조항에서 설명되는 방법에서, 제1 지연 회로는 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
30.
조항 21 내지 조항 29 중 어느 한 조항에서 설명되는 방법에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
31.
데이터 통신을 위한 장치는, 3선 통신 링크에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하도록 구성된 복수의 비교기들; 복수의 비교기들에 결합된 복수의 제1 레벨 클록 복구 회로들 ― 각각의 제1 레벨 클록 복구 회로는 복수의 비교기들 중 대응하는 비교기로부터 수신된 멀티비트 차이 신호의 전환들에 응답하여 펄스들을 생성하도록 구성됨 ―; 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호의 펄스를 생성하도록 구성된 글로벌 클록 생성 회로 ― 심벌은 3선 통신 링크의 각각의 선의 시그널링 상태를 표현함 ―; 복수의 비교기들에 결합된 제1 복수의 플립플롭들 ― 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합됨 ―; 및 제1 복수의 플립플롭들에 결합되며, 글로벌 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 캡처된 심벌 데이터를 출력하도록 구성된 제2 복수의 플립플롭들을 포함한다.
32.
조항 31에서 설명되는 장치에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다.
33.
조항 31 또는 조항 32에서 설명되는 장치에서, 각각의 제1 레벨 클록 복구 회로는, 3선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 나타내는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
34.
조항 31 내지 조항 33 중 어느 한 조항에서 설명된 장치에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제1 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함한다.
35.
조항 34에서 설명되는 장치에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
36.
조항 31 내지 조항 35 중 어느 한 조항에서 설명되는 장치는, 복수의 제2 레벨 클록 복구 회로들을 더 포함하며, 각각의 제2 레벨 클록 복구 회로는 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지를 검출한 후 펄스를 개시하도록 구성되고, 글로벌 클록 생성 회로는 복수의 제2 레벨 클록 복구 회로들에 의해 생성된 펄스의 처음 발생 펄스에 대한 응답으로 글로벌 수신 클록 신호의 펄스를 생성한다.
37.
조항 36에서 설명되는 장치는, 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합된 제3 복수의 플립플롭들을 더 포함하며, 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹되고, 제2 복수의 플립플롭들은 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처한다.
38.
조항 36 또는 조항 37에서 설명되는 장치에서, 각각의 제2 레벨 클록 복구 회로는, 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제2 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함한다.
39.
조항 38에서 설명되는 장치에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
40.
조항 36 내지 조항 39 중 어느 한 조항에서 설명되는 장치에서, 각각의 제2 레벨 클록 복구 회로는, 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
41.
데이터 통신 장치는, 3선 통신 링크에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하기 위한 수단 ― 멀티비트 차이 신호들을 제공하기 위한 수단은 제1 복수의 플립플롭들에 결합된 복수의 비교기들을 포함함 ―; 복수의 비교기들로부터 수신된 멀티비트 차이 신호의 전환들에 응답하는 펄스들을 포함하는 하나 이상의 클록 신호들의 펄스들을 생성하기 위한 수단 ― 펄스들을 생성하기 위한 수단은 복수의 제1 레벨 클록 복구 회로들을 포함함 ―; 글로벌 수신 클록 신호를 생성하기 위한 수단 ― 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호에 펄스가 생성됨 ―; 및 글로벌 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 심벌 데이터를 캡처하기 위한 수단을 포함하며, 심벌 데이터를 캡처하기 위한 수단은 제1 복수의 플립플롭들에 결합된 제2 복수의 플립플롭들을 포함하고, 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합되고, 그리고 심벌은 3선 통신 링크의 각각의 선의 시그널링 상태를 표현한다.
42.
조항 41에서 설명되는 데이터 통신 장치에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다.
43.
조항 41 또는 조항 42에서 설명되는 데이터 통신 장치에서, 각각의 제1 레벨 클록 복구 회로는선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 나타내는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
44.
조항 41 내지 조항 43 중 어느 한 조항에서 설명되는 데이터 통신 장치에서, 펄스들을 생성하기 위한 수단은 지연 회로들을 포함하고, 각각의 지연 회로는 제1 레벨 클록 복구 회로들 중 하나의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 하나의 제1 레벨 클록 복구 회로를 리셋하도록 구성된다.
45.
조항 44에서 설명되는 데이터 통신 장치에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
46.
조항 41 내지 조항 45 중 어느 한 조항에서 설명되는 데이터 통신 장치에서, 복수의 제1 레벨 클록 복구 회로들을 포함하는 펄스들을 생성하기 위한 수단은, 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지가 검출된 후 생성된 펄스들을 포함하는 제2 레벨 클록 신호들의 펄스들을 생성하기 위한 수단을 포함하며, 글로벌 수신 클록 신호를 생성하기 위한 수단은 복수의 제2 레벨 클록 복구 회로들에 의한 처음 발생 펄스에 응답하는 글로벌 수신 클록 신호의 펄스를 생성하도록 구성된다.
47.
조항 46에서 설명되는 데이터 통신 장치에서, 제2 복수의 플립플롭들은 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합되는 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처하도록 구성되고, 그리고 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹된다.
48.
조항 46 또는 조항 47에서 설명되는 바와 같은 데이터 통신 장치에서, 각각의 제2 레벨 클록 복구 회로는 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 리셋되도록 구성되며, 각각의 제2 레벨 클록 복구 회로는 지연 회로를 포함한다.
49.
조항 48에서 설명되는 데이터 통신 장치에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
50.
조항 46 내지 조항 49 중 어느 한 조항에서 설명되는 데이터 통신 장치에서, 각각의 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
51.
데이터 통신을 위한 방법은, 3선 통신 링크에서 각각의 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호들을 제공하도록 복수의 비교기들을 구성하는 단계 ― 복수의 비교기들은 제1 복수의 플립플롭들에 결합됨 ―; 복수의 비교기들로부터 수신된 멀티비트 차이 신호의 전환들에 응답하는 펄스들을 생성하도록 복수의 제1 레벨 클록 복구 회로들을 구성하는 단계; 복수의 제1 레벨 클록 복구 회로들에 의해 생성된 처음 발생 펄스에 대한 응답으로 3선 통신 링크를 통해 연속적으로 송신되는 심벌들 사이의 각각의 경계에서 글로벌 수신 클록 신호의 펄스를 생성하도록 글로벌 클록 생성 회로를 구성하는 단계 ― 심벌은 3선 통신 링크의 각각의 선의 시그널링 상태를 표현함 ―; 및 글로벌 수신 클록 신호의 에지에 따라 제1 복수의 플립플롭들로부터 캡처된 심벌 데이터를 출력하도록 제1 복수의 플립플롭들에 결합되는 제2 복수의 플립플롭들을 구성하는 단계를 포함하며, 제1 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제1 레벨 클록 복구 회로들 중 제1 레벨 클록 신호에 대응하는 멀티비트 차이 신호의 하나 이상의 비트들을 캡처하는 데 사용되는 제1 레벨 클록 신호를 제공하는 제1 레벨 클록 복구 회로에 결합된다.
52.
조항 51에서 설명되는 방법에서, 각각의 제1 레벨 클록 복구 회로는 멀티비트 차이 신호들 중 하나의 멀티비트 차이 신호의 전환들에 기초하여 제1 레벨 클록 신호를 생성한다.
53.
조항 51 또는 조항 52에서 설명되는 방법에서, 각각의 제1 레벨 클록 복구 회로는 3선 통신 링크에서 한 쌍의 선들의 시그널링 상태의 차이를 표시하는 멀티비트 차이 신호에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
54.
조항 51 내지 조항 53 중 어느 한 조항에서 설명된 방법에서, 각각의 제1 레벨 클록 복구 회로는 각각의 제1 레벨 클록 복구 회로에 의해 생성된 제1 레벨 클록 신호의 지연된 버전을 사용하여 각각의 제1 레벨 클록 복구 회로를 리셋하도록 구성된 지연 회로를 포함한다.
55.
조항 54에서 설명되는 방법에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
56.
조항 51 내지 조항 55 중 어느 한 조항에서 설명되는 방법은, 한 쌍의 연속적으로 송신된 심벌들 사이의 경계에서 복수의 제1 레벨 클록 복구 회로들 중 하나에 의해 생성된 제1 레벨 클록 신호들에서 제1 에지를 검출한 후 펄스를 개시하도록 복수의 제2 레벨 클록 복구 회로들 각각을 구성하는 단계를 더 포함하며, 글로벌 클록 생성 회로는 복수의 제2 레벨 클록 복구 회로들에 의해 생성된 펄스의 처음 발생 펄스에 대한 응답으로 글로벌 수신 클록 신호의 펄스를 생성한다.
57.
조항 57에서 설명되는 방법은 제3 복수의 플립플롭들에 의해 제공되는 심벌 데이터의 버전을 캡처하도록 제2 복수의 플립플롭들을 구성하는 단계를 더 포함하며, 제3 복수의 플립플롭들은 제1 복수의 플립플롭들과 제2 복수의 플립플롭들 사이에 결합되고, 그리고 제3 복수의 플립플롭들 내의 각각의 플립플롭은 복수의 제2 레벨 클록 복구 회로들 중 하나에 의해 제공되는 제2 레벨 클록 신호에 의해 클로킹된다.
58.
조항 56 또는 조항 57에서 설명되는 방법은, 각각의 제1 레벨 클록 복구에 의해 생성된 제2 레벨 클록 신호의 지연된 버전을 사용하여 리셋되도록 각각의 제2 레벨 클록 복구 회로를 구성하는 단계를 더 포함하며, 레벨 클록 복구 회로는 지연 회로를 포함한다.
59.
조항 58에서 설명되는 방법에서, 지연 회로는 한 쌍의 연속적으로 송신되는 심벌들 사이의 경계에서, 대응하는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 시간 차에 대응하는 지연 지속기간으로 구성된다.
60.
조항 56 내지 조항 59 중 어느 한 조항에서 설명되는 방법에서, 각각의 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들 중 대응하는 제1 레벨 클록 복구 회로에 의해 생성된 3개의 제1 레벨 클록 신호들에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
61.
장치는, 복수의 다중 레벨 비교 회로들 ― 각각의 다중 레벨 비교 회로는 3선 통신 링크에서 한 쌍의 선들에 결합됨 ―; 복수의 제1 레벨 클록 복구 회로들 ― 각각의 제1 레벨 클록 복구 회로는 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 멀티비트 차이 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들, 및 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함함 ―; 및 제2 레벨 클록 복구 회로를 가지며, 제2 레벨 클록 복구 회로는 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하도록 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함한다.
62.
조항 61에서 설명되는 장치는, 제1 복수의 멀티비트 레지스터들을 포함하는 데이터 복구 회로를 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 차이 신호를 수신하고, 연관된 멀티비트 차이 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
63.
조항 62에서 설명되는 장치에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
64.
조항 62 또는 조항 63에서 설명되는 장치에서, 데이터 복구 회로는 복수의 제1 지연 엘리먼트들을 더 포함하며, 각각의 제1 지연 엘리먼트는 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된다.
65.
조항 62 내지 조항 64 중 어느 한 조항에서 설명되는 장치에서, 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함하며, 제2 복수의 멀티비트 레지스터들의 각각의 멀티비트 레지스터는 입력으로서, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하고, 그리고 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
66.
조항 65에서 설명되는 장치는, 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함한다.
67.
조항 61 내지 조항 66 중 어느 한 조항에서 설명되는 장치에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
68.
조항 61 내지 조항 66 중 어느 한 조항에서 설명되는 장치에서, 각각의 제1 레벨 클록 복구 회로는, 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되는 출력 플립플롭을 더 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
69.
조항 61 내지 조항 68 중 어느 한 조항에서 설명되는 장치에서, 제1 지연 회로는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
70.
조항 61 내지 조항 69 중 어느 한 조항에서 설명되는 장치에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 차이 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 차이 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
71.
전자 디바이스는, 출력들로서 멀티비트 차이 신호들을 제공하도록 구성된 복수의 다중 레벨 비교 회로들을 포함하는, 3선 통신 링크에서 선들의 쌍들의 시그널링 상태를 비교하기 위한 수단; 각각의 제1 레벨 플립플롭이 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 차이 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들을 포함하고 그리고 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 구성된, 복수의 제1 레벨 클록 복구 회로들 각각 내의 제1 지연 회로를 더 포함하는, 3선 통신 링크로부터의 제1 레벨 클록 신호를 복구하기 위한 수단; 및 복수의 제1 레벨 클록 복구 회로들에 의해 제공되는 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭을 포함하고, 제2 레벨 플립플롭에 제2 리셋 신호로서 제공되는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 구성된 제2 지연 회로를 더 포함하는 제2 레벨 클록 복구 회로를 포함하는, 제2 레벨 클록 신호를 복구하기 위한 수단을 포함한다.
72.
조항 71에서 설명되는 전자 디바이스는, 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 차이 신호를 수신하도록 구성된 제1 복수의 멀티비트 레지스터들을 포함하는, 3선 통신 링크를 통해 송신된 정보를 캡처하기 위한 수단을 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 차이 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
73.
조항 72에서 설명되는 전자 디바이스에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
74.
조항 72 또는 조항 73에서 설명되는 전자 디바이스에서, 데이터 복구 회로는, 복수의 제1 지연 엘리먼트들을 더 포함하며, 각각의 제1 지연 엘리먼트는 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 구성된다.
75.
조항 72 내지 조항 74 중 어느 한 조항에서 설명되는 전자 디바이스에서, 데이터 복구 회로는 제2 복수의 멀티비트 레지스터들을 더 포함하며, 각각의 멀티비트 레지스터는 입력으로서, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하도록 구성되고, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
76.
조항 75에서 설명되는 전자 디바이스에서, 데이터 복구 회로는, 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함한다.
77.
조항 71 내지 조항 76 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
78.
조항 71 내지 조항 76 중 어느 한 조항에서 설명되는 전자 디바이스에서, 각각의 제1 레벨 클록 복구 회로는, 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 구성된 출력 플립플롭을 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
79.
조항 71 내지 조항 78 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제1 지연 회로는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
80.
조항 71 내지 조항 79 중 어느 한 조항에서 설명되는 전자 디바이스에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 차이 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 차이 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
81.
클록 복구 회로를 구성하기 위한 방법은, 복수의 다중 레벨 비교 회로들 각각을 3선 통신 링크의 한 쌍의 선들에 결합하는 단계; 복수의 다중 레벨 비교 회로들 중 하나로부터 수신된 멀티비트 차 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각 내의 복수의 제1 레벨 플립플롭들을 구성하는 단계; 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 각각의 제1 레벨 클록 복구 회로에 제1 지연 회로를 구성하는 단계; 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로 내의 제2 레벨 플립플롭을 구성하는 단계; 및 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하는 단계를 포함한다.
82.
조항 81에서 설명되는 방법은, 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 차이 신호를 수신하도록 데이터 복구 회로 내의 제1 복수의 멀티비트 레지스터들을 구성하는 단계를 더 포함하며, 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 연관된 멀티비트 차이 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
83.
조항 82에서 설명되는 방법에서, 복수의 멀티비트 레지스터들 각각은 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함한다.
84.
조항 82 또는 조항 83에서 설명되는 방법은, 제1 레벨 클록 복구 회로의 출력들을 제1 복수의 멀티비트 레지스터들에 결합하도록 데이터 복구 회로 내의 복수의 지연 엘리먼트들을 구성하는 단계를 더 포함한다.
85.
조항 82 내지 조항 84 중 어느 한 조항에서 설명되는 방법은, 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신하도록 데이터 복구 회로 내의 제2 복수의 멀티비트 레지스터들 각각을 구성하는 단계를 더 포함하며, 제2 복수의 멀티비트 레지스터들 각각은 제2 레벨 클록 복구 회로의 출력에 의해 클로킹된다.
86.
조항 85에서 설명되는 방법은, 제2 레벨 클록 복구 회로의 출력을 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 데이터 복구 회로 내의 제2 지연 엘리먼트를 구성하는 단계를 더 포함한다.
87.
조항 81 내지 조항 86 중 어느 한 조항에서 설명되는 방법에서, 제1 리셋 신호는 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합된다.
88.
조항 81 내지 조항 86 중 어느 한 조항에서 설명되는 방법은, 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 각각의 제1 레벨 클록 복구 회로 내의 출력 플립플롭을 구성하는 단계를 더 포함하며, 제1 리셋 신호는 출력 플립플롭의 리셋 입력에 결합되고, 그리고 각각의 제1 레벨 클록 복구 회로 내의 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋된다.
89.
조항 81 내지 조항 88 중 어느 한 조항에서 설명되는 방법에서, 제1 지연 회로는 멀티비트 차이 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
90.
조항 81 내지 조항 89 중 어느 한 조항에서 설명되는 방법에서, 제2 지연 회로는 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 차이 신호의 처음 발생 전환과 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 차이 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성된다.
[0220] 개시된 프로세스 단계들의 특정 순서 또는 계층 구조는 예시적인 접근 실례인 것으로 이해되어야 한다. 설계 선호들을 기초로, 프로세스들의 단계들의 특정 순서 또는 계층 구조는 재배열될 수 있다고 이해된다. 또한, 일부 단계들은 조합되거나 생략될 수 있다. 첨부한 방법 청구항은 다양한 단계의 엘리먼트를 예시적인 순서로 제시하며, 제시된 특정 순서 또는 계층 구조로 한정되는 것으로 여겨지는 것은 아니다.
[0221] 상기의 설명은 당해 기술분야에서 통상의 지식을 가진 임의의 자가 본 명세서에서 설명한 다양한 양상들을 실시할 수 있게 하도록 제공된다. 이러한 양상들에 대한 다양한 변형들이 당해 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 일반 원리들은 다른 양상들에 적용될 수 있다. 따라서 청구항들은 본 명세서에 도시된 양상들로 한정되는 것으로 의도되는 것이 아니라 청구항 문언과 일치하는 전체 범위에 따르는 것이며, 여기서 엘리먼트에 대한 단수 언급은 구체적으로 그렇게 언급하지 않는 한 "하나 그리고 단 하나"를 의미하는 것으로 의도되는 것이 아니라, 그보다는 "하나 이상"을 의미하는 것이다. 구체적으로 달리 언급되지 않는 한, "일부"라는 용어는 하나 이상을 의미한다. 당해 기술분야에서 통상의 지식을 가진 자들에게 알려진 또는 나중에 알려지게 될 본 개시내용 전반에 걸쳐 설명된 다양한 양상들의 엘리먼트들에 대한 모든 구조적 그리고 기능적 등가물들은 인용에 의해 본 명세서에 명백히 포함되며, 청구항들에 의해 포괄되는 것으로 의도된다. 더욱이, 본 명세서에 개시된 내용은, 청구항들에 이러한 개시내용이 명시적으로 기재되어 있는지 여부에 관계없이, 공중이 사용하도록 의도되는 것은 아니다. 청구항 엘리먼트가 명백히 "~을 위한 수단"이라는 문구를 사용하여 언급되지 않는 한, 어떠한 청구항 엘리먼트도 수단 + 기능으로서 해석되어야 하는 것은 아니다.
Claims (30)
- 클록(clock) 복구 장치로서,
복수의 다중 레벨 비교 회로들 ― 각각의 다중 레벨 비교 회로는 3선(three-wire) 통신 링크에서 한 쌍의 선(wire)들에 결합됨 ―;
복수의 제1 레벨 클록 복구 회로들 ― 각각의 제1 레벨 클록 복구 회로는,
상기 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 멀티비트(multibit) 신호의 전환들에 의해 클로킹되는 복수의 제1 레벨 플립플롭들, 및
상기 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 상기 각각의 제1 레벨 클록 복구 회로의 출력을 지연시키는 제1 지연 회로를 포함함 ―; 및
제2 레벨 클록 복구 회로를 포함하며,
상기 제2 레벨 클록 복구 회로는,
상기 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭, 및
상기 제2 레벨 플립플롭에 제2 리셋 신호를 제공하기 위해 상기 제2 레벨 클록 복구 회로의 출력을 지연시키는 제2 지연 회로를 포함하는, 클록 복구 장치. - 제1 항에 있어서,
제1 복수의 멀티비트 레지스터들을 포함하는 데이터 복구 회로를 더 포함하며,
상기 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 상기 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하고, 상기 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 클록 복구 장치. - 제2 항에 있어서,
상기 복수의 멀티비트 레지스터들 각각은 상기 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함하는, 클록 복구 장치. - 제2 항에 있어서,
상기 데이터 복구 회로는,
복수의 제1 지연 엘리먼트들을 더 포함하며, 각각의 제1 지연 엘리먼트는 상기 제1 레벨 클록 복구 회로의 출력들을 상기 제1 복수의 멀티비트 레지스터들에 결합하도록 구성되는, 클록 복구 장치. - 제2 항에 있어서,
상기 데이터 복구 회로는,
제2 복수의 멀티비트 레지스터들을 더 포함하며,
상기 제2 복수의 멀티비트 레지스터들의 각각의 멀티비트 레지스터는 입력으로서, 상기 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하고, 그리고
상기 제2 복수의 멀티비트 레지스터들 각각은 상기 제2 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 클록 복구 장치. - 제5 항에 있어서,
상기 제2 레벨 클록 복구 회로의 출력을 상기 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함하는, 클록 복구 장치. - 제1 항에 있어서,
상기 제1 리셋 신호는 상기 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합되는, 클록 복구 장치. - 제1 항에 있어서,
각각의 제1 레벨 클록 복구 회로는,
상기 각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되는 출력 플립플롭을 더 포함하며,
상기 제1 리셋 신호는 상기 출력 플립플롭의 리셋 입력에 결합되고, 그리고
상기 각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋되는, 클록 복구 장치. - 제1 항에 있어서,
상기 제1 지연 회로는 상기 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 클록 복구 장치. - 제1 항에 있어서,
상기 제2 지연 회로는 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 클록 복구 장치. - 장치로서,
출력들로서 멀티비트 신호들을 제공하도록 구성된 복수의 다중 레벨 비교 회로들을 포함하는, 3선 통신 링크에서 와이어들의 쌍들의 시그널링 상태를 비교하기 위한 수단;
복수의 제1 레벨 플립플롭들을 포함하고 그리고 각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 구성된, 복수의 제1 레벨 클록 복구 회로들 각각 내의 제1 지연 회로를 더 포함하는, 상기 3선 통신 링크로부터의 제1 레벨 클록 신호를 복구하기 위한 수단 ― 각각의 제1 레벨 플립플롭이 상기 복수의 다중 레벨 비교 회로들 중 하나의 다중 레벨 비교 회로로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹됨―; 및
상기 복수의 제1 레벨 클록 복구 회로들에 의해 제공되는 출력들의 전환들에 의해 클로킹되는 제2 레벨 플립플롭을 포함하고 그리고 상기 제2 레벨 플립플롭에 제2 리셋 신호로서 제공되는 제2 레벨 클록 복구 회로의 출력을 지연시키도록 구성된 제2 지연 회로를 더 포함하는 상기 제2 레벨 클록 복구 회로를 포함하는 제2 레벨 클록 신호를 복구하기 위한 수단을 포함하는, 장치. - 제11 항에 있어서,
상기 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 구성된 제1 복수의 멀티비트 레지스터들을 포함하는 데이터 복구 회로를 포함하는, 상기 3선 통신 링크를 통해 송신된 정보를 캡처하기 위한 수단을 더 포함하며,
상기 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 상기 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 장치. - 제12 항에 있어서,
상기 복수의 멀티비트 레지스터들 각각은 상기 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함하는, 장치. - 제12 항에 있어서,
상기 데이터 복구 회로는,
복수의 제1 지연 엘리먼트들을 더 포함하며,
각각의 제1 지연 엘리먼트는 상기 제1 레벨 클록 복구 회로의 출력들을 상기 제1 복수의 멀티비트 레지스터들에 결합하도록 구성되는, 장치. - 제12 항에 있어서,
상기 데이터 복구 회로는,
제2 복수의 멀티비트 레지스터들을 더 포함하며,
각각의 멀티비트 레지스터는 입력으로서, 상기 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 수신하도록 구성되고,
상기 제2 복수의 멀티비트 레지스터들 각각은 상기 제2 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 장치. - 제15 항에 있어서,
상기 데이터 복구 회로는,
상기 제2 레벨 클록 복구 회로의 출력을 상기 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 구성된 제2 지연 엘리먼트를 더 포함하는, 장치. - 제11 항에 있어서,
상기 제1 리셋 신호는 상기 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합되는, 장치. - 제11 항에 있어서,
각각의 제1 레벨 클록 복구 회로는,
상기 각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 구성된 출력 플립플롭을 포함하며,
상기 제1 리셋 신호는 상기 출력 플립플롭의 리셋 입력에 결합되고, 그리고
상기 각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋되는, 장치. - 제11 항에 있어서,
상기 제1 지연 회로는 상기 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 장치. - 제11 항에 있어서,
상기 제2 지연 회로는 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 장치. - 클록 복구 회로를 구성하기 위한 방법으로서,
복수의 다중 레벨 비교 회로들 각각을 3선 통신 링크의 한 쌍의 선들에 결합하는 단계;
상기 복수의 다중 레벨 비교 회로들 중 하나로부터 수신된 멀티비트 신호의 전환들에 의해 클로킹되도록 복수의 제1 레벨 클록 복구 회로들 각각에 복수의 제1 레벨 플립플롭들을 구성하는 단계;
각각의 제1 레벨 클록 복구 회로를 리셋하는 제1 리셋 신호를 제공하도록 상기 각각의 제1 레벨 클록 복구 회로에 제1 지연 회로를 구성하는 단계;
상기 복수의 제1 레벨 클록 복구 회로들의 출력들의 전환들에 의해 클로킹되도록 제2 레벨 클록 복구 회로에 제2 레벨 플립플롭을 구성하는 단계; 및
상기 제2 레벨 플립플롭에 제2 리셋 신호를 제공하는 상기 제2 레벨 클록 복구 회로의 출력을 지연시키도록 상기 제2 레벨 클록 복구 회로에 제2 지연 회로를 구성하는 단계를 포함하는, 클록 복구 회로를 구성하기 위한 방법. - 제21 항에 있어서,
상기 복수의 다중 레벨 비교 회로들 중 하나에 의해 출력된 연관된 멀티비트 신호를 수신하도록 데이터 복구 회로에 제1 복수의 멀티비트 레지스터들을 구성하는 단계를 더 포함하며,
상기 제1 복수의 멀티비트 레지스터들 내의 각각의 멀티비트 레지스터는 상기 연관된 멀티비트 신호를 또한 수신하는 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 클록 복구 회로를 구성하기 위한 방법. - 제22 항에 있어서,
상기 복수의 멀티비트 레지스터들 각각은 상기 대응하는 제1 레벨 클록 복구 회로의 출력에 의해 클로킹되는 3개의 플립플롭들을 포함하는, 클록 복구 회로를 구성하기 위한 방법. - 제22 항에 있어서,
상기 제1 레벨 클록 복구 회로의 출력들을 상기 제1 복수의 멀티비트 레지스터들에 결합하도록 상기 데이터 복구 회로의 복수의 지연 엘리먼트들을 구성하는 단계를 더 포함하는, 클록 복구 회로를 구성하기 위한 방법. - 제22 항에 있어서,
상기 제1 복수의 멀티비트 레지스터들 중 하나의 멀티비트 레지스터의 출력을 입력으로서 수신하도록 상기 데이터 복구 회로에 제2 복수의 멀티비트 레지스터들 각각을 구성하는 단계를 더 포함하며,
상기 제2 복수의 멀티비트 레지스터들 각각은 상기 제2 레벨 클록 복구 회로의 출력에 의해 클로킹되는, 클록 복구 회로를 구성하기 위한 방법. - 제25 항에 있어서,
상기 제2 레벨 클록 복구 회로의 출력을 상기 제2 복수의 멀티비트 레지스터들 각각에 결합하도록 상기 데이터 복구 회로에 제2 지연 엘리먼트를 구성하는 단계를 더 포함하는, 클록 복구 회로를 구성하기 위한 방법. - 제21 항에 있어서,
상기 제1 리셋 신호는 상기 복수의 제1 레벨 플립플롭들 각각의 리셋 입력에 결합되는, 클록 복구 회로를 구성하기 위한 방법. - 제21 항에 있어서,
각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들의 하나 이상의 출력들의 전환들에 의해 클로킹되도록 상기 각각의 제1 레벨 클록 복구 회로에 출력 플립플롭을 구성하는 단계를 더 포함하며,
상기 제1 리셋 신호는 상기 출력 플립플롭의 리셋 입력에 결합되고, 그리고
상기 각각의 제1 레벨 클록 복구 회로 내의 상기 복수의 제1 레벨 플립플롭들 각각은 각자의 출력에 의해 리셋되는, 클록 복구 회로를 구성하기 위한 방법. - 제21 항에 있어서,
상기 제1 지연 회로는 상기 멀티비트 신호에서 처음 발생 전환과 마지막 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 클록 복구 회로를 구성하기 위한 방법. - 제21 항에 있어서,
상기 제2 지연 회로는 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 제1 전환 멀티비트 신호의 처음 발생 전환과 상기 복수의 다중 레벨 비교 회로들에 의해 출력된 마지막 전환 멀티비트 신호의 처음 발생 전환 사이의 최대 예상 시간 차에 대응하는 지연 지속기간으로 구성되는, 클록 복구 회로를 구성하기 위한 방법.
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