KR20160095682A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 복수의 워드 라인들 중 제1 워드 라인에 제1 전압을 인가하고 제2 워드 라인에 제2 전압을 인가하는 단계, 제1 워드 라인의 전압을 제1 레벨로 감소시키는 단계, 그리고 제2 워드 라인의 전압을 제1 레벨보다 높은 제2 레벨로 감소시키는 단계로 구성된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND METHOD OF OPERATING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 복수의 워드 라인들 중 제1 워드 라인에 제1 전압을 인가하고 제2 워드 라인에 제2 전압을 인가하는 단계; 상기 제1 워드 라인의 전압을 제1 레벨로 감소시키는 단계; 그리고 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 제2 레벨로 감소시키는 단계를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 위에서 행들 및 열들로 배열된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이; 워드 라인들을 통해 상기 복수의 셀 스트링들의 메모리 셀들에 연결되는 어드레스 디코더 회로; 그리고 비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 페이지 버퍼 회로를 포함하고, 상기 어드레스 디코더 회로는, 제1 구간에서 상기 워드 라인들 중 제1 워드 라인에 제1 전압을 인가하고 제2 워드 라인에 제2 전압을 인가하고, 제2 구간에서 상기 제1 워드 라인의 전압을 제1 레벨로 감소시키고 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 제2 레벨로 감소시키도록 구성된다.
본 발명의 실시 예들에 따르면, 프로그램 복원 동작 시에, 특정 시간 동안 선택된 워드 라인의 전압이 비선택된 워드 라인의 전압보다 높게 유지된다. 따라서, 메모리 셀들에 프로그램된 데이터의 신뢰성이 향상되므로, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 4는 도 3의 동작 방법에 따라 제1 워드 라인의 전압과 제2 워드 라인의 전압이 제어되는 제1 예를 보여주는 그래프이다.
도 5는 도 4의 동작 방법에 따른 메모리 셀의 전압 변화의 예를 보여준다.
도 6은 도 4의 동작 방법에 따른 메모리 셀들의 전압 변화의 예를 보여준다.
도 7은 도 3의 동작 방법에 따라 제1 워드 라인의 전압과 제2 워드 라인의 전압이 제어되는 제2 예를 보여주는 그래프이다.
도 8은 도 3의 동작 방법에 따라 제1 워드 라인의 전압과 제2 워드 라인의 전압이 제어되는 제3 예를 보여주는 그래프이다.
도 9는 도 3의 동작 방법에 따라 제1 워드 라인의 전압과 제2 워드 라인의 전압이 제어되는 제4 예를 보여주는 그래프이다.
도 10은 도 3의 동작 방법에 따라 제1 워드 라인의 전압과 제2 워드 라인의 전압이 제어되는 제5 예를 보여주는 그래프이다.
도 11은 불휘발성 메모리의 프로그램 시의 동작 방법의 제1 예를 보여주는 순서도이다.
도 12는 도 11의 동작 방법에 따라 전압 차이 또는 유지 시간이 조절되는 예를 보여주는 그래프이다.
도 13은 불휘발성 메모리의 프로그램 시의 동작 방법의 제2 예를 보여주는 순서도이다.
도 14는 도 12의 동작 방법에 따라 전압 차이 또는 유지 시간이 조절되는 예를 보여주는 그래프이다.
도 15는 불휘발성 메모리의 프로그램 시의 동작 방법의 제3 예를 보여주는 순서도이다.
도 16은 도 15의 동작 방법에 따라 전압 차이 또는 유지 시간이 조절되는 예를 보여주는 그래프이다.
도 17은 불휘발성 메모리의 프로그램 시의 동작 방법의 제4 예를 보여주는 순서도이다.
도 18은 워드 라인들의 전압 차이들 및 유지 시간들이 조절되는 제1 예를 보여준다.
도 19는 워드 라인들의 전압 차이들 및 유지 시간들이 조절되는 제2 예를 보여준다.
도 20은 도 2의 메모리 블록의 예시적인 구조를 보여주는 사시도이다.
도 21은 도 2의 메모리 블록의 다른 예시적인 구조를 보여주는 사시도이다.
도 22는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 23은 본 발명의 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(도 22에서 후술됨)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압들(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스 할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
제어 로직 회로(119)는 복원 제어 회로(RC, Recovery control Circuit)를 포함한다. 복원 제어 회로(RC)는 복원 동작 시에, 워드 라인들(WL)의 전압들을 제어하도록 구성된다. 복원 동작은 워드 라인들(WL)에 특정한 전압들이 인가된 후에, 워드 라인들(WL)의 전압들을 방전하는 동작을 가리킨다. 예를 들어, 복원 제어 회로(RC)는 프로그램 복원 동작(또는 읽기 복원 동작)을 제어할 수 있다. 즉, 프로그램 동작 시에(또는 읽기 동작 시에) 워드 라인들(WL)에 전압들이 인가된 후에, 복원 제어 회로(RC)는 워드 라인들(WL)의 전압들을 방전하는 것을 제어할 수 있다. 예를 들어, 복원 제어 회로(RC)는 어드레스 디코더 회로(113)를 통해 워드 라인들(WL)에 공급되는 전압들을 제어함으로써, 복원 동작을 제어할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S110 단계에서, 제1 워드 라인에 제1 전압이 인가되고, 제2 워드 라인에 제2 전압이 인가된다. 예를 들어, 제2 전압은 제1 전압보다 높은 레벨을 가질 수 있다. 예를 들어, 제2 전압은 프로그램 동작 시에 선택 워드 라인에 인가되는 프로그램 전압(VPGM) 또는 읽기 동작 시에 비선택 워드 라인에 인가되는 비선택 읽기 전압(VREAD)일 수 있다. 제1 전압은 프로그램 동작 시에 비선택 워드 라인에 인가되는 패스 전압(VPASS) 또는 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압(VRD)일 수 있다.
S120 단계 및 S130 단계는 복원 동작을 형성한다. S120 단계에서, 제1 워드 라인의 전압이 제1 레벨로 감소한다. S130 단계에서, 제2 워드 라인의 전압이 제1 레벨보다 높은 제2 레벨로 감소된다. 제1 워드 라인과 제2 워드 라인의 전압 차이는 특정한 시간 동안 유지될 수 있다.
도 4는 도 3의 동작 방법에 따라 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 제어되는 제1 예를 보여주는 그래프이다. 도 4에서, 점선은 제1 워드 라인(WL1)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 제2 워드 라인(WL2)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 4를 참조하면, 제1 시간(T1)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압은 초기 전압(VINT)일 수 있다.
제2 시간(T2)에, 제1 워드 라인(WL1)에 제1 전압(V1)이 인가되고, 제2 워드 라인(WL2)에 제2 전압(V2)이 인가된다. 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨로 상승하기 시작하고, 제2 워드 라인(WL2)의 전압은 제2 전압(V2)의 레벨로 상승하기 시작한다.
제3 시간(T3)에, 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨에 도달하고, 제2 워드 라인(WL2)의 전압은제2 전압(V2)의 레벨에 도달한다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압들은 제4 시간(T4)까지 유지될 수 있다.
예를 들어, 프로그램 동작 시에, 제2 전압(V2)은 프로그램 전압(VPGM)이고, 제1 전압(V1)은 패스 전압(VPASS)일 수 있다. 제2 전압(V2)이 인가되는 제2 워드 라인(WL2)에 연결된 메모리 셀들(MC2)이 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC2)의 제어 게이트들과 채널들 사이의 전압 차이로 인해 F-N 터널링(Fowler-Nordheim tunneling)이 발생하고, 메모리 셀들(MC2)의 채널들의 전자들이 메모리 셀들(MC2)의 전하 저장막들로 이동할 수 있다. 전하 저장막들로 이동된 전자들은 포획되고, 메모리 셀들(MC2)의 문턱 전압들을 상승시킬 수 있다.
그런데, 메모리 셀들(MC2)의 전하 저장막들로 이동된 전자들이 포획되는 데에 일정한 시간(예를 들어, 포획 시간)이 요구된다. 포획 시간이 경과할 때까지, 이동된 전자들은 안정화되지 않고 이동성을 갖는다.
통상적인 방법에 따라 제2 워드 라인(WL2)의 전압과 제1 워드 라인(WL1)의 전압이 동시에 방전되면, 제2 메모리 셀들(MC2)과 제1 메모리 셀들(MC1), 그리고 제2 메모리 셀들(MC2)과 제3 메모리 셀들(MC3) 사이에 전기장이 형성된다. 예를 들어, 제2 메모리 셀들(MC2)의 전하 저장막들로 이동된 전자들로 인해, 제1 메모리 셀들(MC1)로부터 제2 메모리 셀들(MC2)로 향하는 전기장과 제3 메모리 셀들(MC3)로부터 제2 메모리 셀들(MC2)로 향하는 전기장이 형성될 수 있다.
형성된 전기장으로 인해, 채널로부터 제2 메모리 셀들(MC2)의 전하 저장막들로 이동되었으나 아직 포획되지 않은 전자들이 제1 메모리 셀들(MC1) 또는 제3 메모리 셀들(MC3)의 방향으로 이동할 수 있다. 본 발명의 실시 예에 따르면, 이동성을 갖는 전자들을 포획된 전자들이 저장된 위치에 고정시키는 동작을 수행함으로써, 이동성을 갖는 전자들을 더 깊은 레벨로 포획하는 깊은 포획(deep trap)이 수행된다. 예를 들어, 본 발명의 실시 예에 따른 불휘발성 메모리(110)는 복원 동작 시에, 제2 워드 라인(WL2)의 전압을 제1 워드 라인(WL1)의 전압보다 적어도 유지 시간(THT, holding time) 동안 높게 유지하도록 구성된다.
더 상세하게는, 제4 시간(T4)에, 제1 워드 라인(WL1)의 전압이 제1 레벨로 감소된다. 제1 레벨은 접지 레벨 또는 접지 레벨과 유사한 음의 레벨 또는 양의 레벨일 수 있다. 제2 워드 라인(WL2)의 전압은 제1 레벨보다 높은 제2 레벨, 예를 들어 중간 레벨(VINT)로 감소된다. 예시적으로, 복원 제어 회로(RC)는 제4 시간(T4)에 제2 워드 라인(WL2)에 중간 레벨(VINT)을 갖는 전압이 인가되도록 어드레스 디코더(113)를 제어할 수 있다.
제5 시간(T5)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압들이 종료 전압(VED)으로 방전될 수 있다. 도 4에서, 종료 전압(VED)은 제1 레벨과 동일한 것으로 도시되어 있으나, 한정되지 않는다. 제1 워드 라인(WL1)의 전압은 제1 레벨로부터 제1 레벨과 다른 레벨을 갖는 종료 전압(VED)으로 방전될 수 있다. 또한, 도 4에서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 동일한 레벨로 방전되는 것으로 도시되어 있으나, 한정되지 않는다. 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 서로 다른 레벨들로 방전될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시 예에 따르면, 복원 동작 시에 제2 워드 라인(WL2)의 전압과 제1 워드 라인(WL1)의 전압의 전압 차이(VD)가 적어도 유지 시간(THT) 동안 유지된다.
예시적으로, 프로그램 복원 동작 시에, 제2 워드 라인(WL2)의 전압이 중간 레벨(VINT)로 감소되고, 제1 및 제3 워드 라인들(WL1, WL3)의 전압들이 중간 레벨(VINT)보다 전압 차이(VD)만큼 낮은 레벨로 감소할 수 있다. 전압 차이(VD)는 적어도 유지 시간(THT) 동안 유지될 수 있다. 제2 워드 라인(WL2)의 전압이 제1 및 제3 워드 라인들(WL1, WL3)의 전압들보다 높으므로, 제2 메모리 셀들(MC2)로부터 제1 메모리 셀들(MC1)로 향하는 전기장과 제2 메모리 셀들(MC2)로부터 제3 메모리 셀들(MC3)로 향하는 전기장이 형성될 수 있다. 형성된 전기장들로 인해, 채널로부터 제2 메모리 셀들(MC2)로 이동된 전자들은 제2 메모리 셀들(MC2)의 전하 저장막들로부터 이동하지 않는다. 유지 시간(THT)이 경과하는 동안, 제2 메모리 셀들(MC2)의 전하 저장막들로 이동된 전자들은 정상적으로 포획된다. 따라서, 유지 시간(THT)이 경과한 후에 제1 내지 제3 워드 라인들(WL1~WL3)의 전압들이 방전되어도, 제2 메모리 셀들(MC2)의 문턱 전압들은 변화하지 않는다. 즉, 제2 메모리 셀들(MC2)에 프로그램된 데이터의 신뢰성이 향상되며, 따라서 향상된 신뢰성을 갖는 불휘발성 메모리(110) 및 불휘발성 메모리(110)의 동작 방법이 제공된다.
도 4에서, 프로그램 동작을 참조하여 본 발명의 기술적 사상이 설명되었다. 그러나, 본 발명의 기술적 사상은 프로그램 동작으로 한정되지 않는다. 예를 들어, 워드 라인들(WL1~WL6)에 서로 다른 레벨들을 갖는 전압들이 인가된 후에 복원 동작이 수행될 때, 본 발명의 기술적 사상에 따른 전압 차이(VD) 및 유지 시간(THT)이 적용될 수 있다.
예를 들어, 읽기 동작 시에, 비선택 워드 라인들에 비선택 읽기 전압(VREAD)이 인가되고, 선택 워드 라인에 선택 읽기 전압(VRD)이 인가된다. 비선택 읽기 전압(VREAD)은 읽기 대상이 아닌 메모리 셀들에 연결된 워드 라인들에 인가되는 고전압일 수 있다. 선택 읽기 전압(VRD)은 읽기 대상인 메모리 셀들에 인가되며, 비선택 읽기 전압(VREAD)보다 낮은 레벨을 가질 수 있다. 비선택 읽기 전압(VREAD) 및 선택 읽기 전압(VRD)이 인가된 후 복원 동작이 수행될 때, 선택 읽기 전압(VRD)은 제1 레벨로 감소되고 비선택 읽기 전압(VREAD)은 제1 레벨보다 높은 제2 레벨로 감소될 수 있다.
도 5는 도 4의 동작 방법에 따른 메모리 셀의 전압 변화의 예를 보여준다. 도 5에서, 제1 그래프(DG1)는 선택 워드 라인과 비선택 워드 라인의 전압들이 동일한 레벨로 복원된 때의 메모리 셀의 전위들을 보여준다. 제2 그래프(DG2)는 선택 워드 라인의 전압이 비선택 워드 라인의 전압보다 높은 레벨로 복원된 때의 메모리 셀의 전위들을 보여준다.
제1 그래프(DG1)를 참조하면, 메모리 셀의 채널(CH), 터널 절연막(TI), 전하 포획막(CT), 블로킹 절연막(BI), 그리고 제어 게이트(G)의 전위들이 도시된다. 터널 절연막(TI) 및 블로킹 절연막(BI)은 전위 장벽으로 기능할 수 있다.
메모리 셀이 프로그램될 때, 메모리 셀의 전하 포획막(CT)에 전자들이 진입한다. 전하 포획막(CT)에 진입한 전자들이 전하 포획막(CT)에 포획되려면 소정의 시간이 경과하여야 한다. 예시적으로, 제1 그래프(DG1)에서, 포획된 전자들(E1) 및 아직 포획되지 않은 전자들(E2)이 도시되어 있다. 전자들(E2)이 포획되기 전에 복원 동작이 수행되면, 제1 그래프(DG1)에 도시된 형태의 에너지 밴드들이 형성되며, 아직 포획되지 않은 전자들(E2)이 채널(CH)로 이동할 수 있다.
본 발명의 실시 예에 따르면, 선택 워드 라인의 전압은 비선택 워드 라인의 전압보다 높은 레벨로 감소한다. 따라서, 복원 동작 시에 제2 그래프(DG2)에 도시된 형태의 에너지 밴드들이 형성되며, 아직 포획되지 않은 전자들(E2)이 전하 포획막(CT)에 고정된다. 시간이 흐름에 따라, 전하 포획막(CT)에 고정된 전자들(E2)은 전하 포획막(CT)에 포획된다. 본 발명의 실시 예에 따르면, 통상적인 프로그램 동작 및 복원 동작에 의해 전하 포획막(CT)에 포획되지 않는 전자들(E2)이 전하 포획막(CT)에 포획된다. 즉, 깊은 포획(deep trap)이 수행된다.
도 6은 도 4의 동작 방법에 따른 메모리 셀들의 전압 변화의 예를 보여준다. 도 6에서, 제3 그래프(DG3)는 선택 워드 라인과 비선택 워드 라인의 전압들이 동일한 레벨로 복원된 때의 메모리 셀들의 전위들을 보여준다. 제4 그래프(DG4)는 선택 워드 라인의 전압이 비선택 워드 라인의 전압보다 높은 레벨로 복원된 때의 메모리 셀들의 전위들을 보여준다.
제3 그래프(DG3)를 참조하면, 각 메모리 셀은 워드 라인(WL)(또는 제어 게이트), 블로킹 절연막(BI), 전하 포획막(CT), 터널 절연막(CT), 그리고 채널(CH)을 포함한다. 제1 내지 제3 워드 라인들(WL1~WL3) 중 제2 워드 라인(WL2)이 선택될 수 있다. 제1 및 제3 워드 라인들(WL1, WL3)에 대응하는 메모리 셀들(MC1, MC3)은 소거 상태(E)일 수 있다. 즉, 제1 및 제3 메모리 셀들(MC1, MC3)의 전하 포획막들(CT)에 홀들(H)이 존재할 수 있다. 제2 워드 라인(WL2)에 대응하는 제2 메모리 셀(MC2)은 소거 상태(E)보다 높은 문턱 전압을 갖는 프로그램 상태(P7)로 프로그램될 수 있다. 제2 메모리 셀(MC2)이 프로그램됨에 따라, 제2 메모리 셀(MC2)의 전하 포획막(CT2)에 전자들(E1)이 포획될 수 있다.
선택 워드 라인(WL2)과 비선택 워드 라인들(WL1, WL3)의 전압들이 동일한 레벨들로 방전되는 경우, 제3 그래프(DG3)에 도시된 바와 같이, 메모리 셀들(MC1~MC3)의 전하 포획막들(CT)의 전위들은 전하 포획막들(CT)에 포획된 전자들 또는 홀들에 의해 결정된다. 예를 들어, 소거 상태(E)이 메모리 셀들(MC1, MC3)의 전하 포획막들(CT)에 홀들(H)이 존재하고, 프로그램된 메모리 셀(MC2)의 전하 포획막(CT)에 전자들(E1, E2)이 존재하므로, 선택 메모리 셀(MC2)의 전하 포획막(CT)의 전위가 비선택 메모리 셀들(MC1, MC3)의 전하 포획막들(CT)의 전위보다 낮을 수 있다.
선택 메모리 셀(MC2)의 전하 포획막(CT)에 이미 포획된 전자들(E1)은 메모리 셀들(MC1~MC3)의 전하 포획막들(CT)의 전위들의 영향을 받지 않을 수 있다. 선택 메모리 셀(MC2)의 전하 포획막(CT)에 위치하며 아직 포획되지 않은 전자들(E2)은 메모리 셀들(MC1~MC3)의 전하 포획막들(CT)의 전위들의 영향을 받을 수 있다. 예를 들어, 제3 그래프(DG3)에 도시된 바와 같이, 선택 메모리 셀(MC2)의 전하 포획막(CT)에 위치하는 전자들(E2)은 비선택 메모리 셀들(MC1, MC3)의 전하 포획막들의 방향으로 이동할 수 있다.
본 발명의 실시 예에 따르면, 선택 워드 라인의 전압은 비선택 워드 라인의 전압보다 높은 레벨로 감소한다. 따라서, 제4 그래프(DG4)에 도시된 바와 같이, 선택 워드 라인(WL2)의 전압에 의해 발생하는 전기장에 의해, 선택 메모리 셀(MC2)의 전하 포획막(CT)의 전위가 비선택 메모리 셀들(MC1, MC3)의 전하 포획막들(CT)의 전위들보다 높게 유지되며, 아직 포획되지 않은 전자들(E2)은 선택 메모리 셀(MC2)의 전하 포획막(CT)에 고정된다. 시간이 흐름에 따라, 전하 포획막(CT)에 고정된 전자들(E2)은 전하 포획막(CT)에 포획된다. 본 발명의 실시 예에 따르면, 통상적인 프로그램 동작 및 복원 동작에 의해 전하 포획막(CT)에 포획되지 않는 전자들(E2)이 전하 포획막(CT)에 포획된다. 즉, 깊은 포획(deep trap)이 수행된다.
도 7은 도 3의 동작 방법에 따라 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 제어되는 제2 예를 보여주는 그래프이다. 도 7에서, 점선은 제1 워드 라인(WL1)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 제2 워드 라인(WL2)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 7을 참조하면, 제1 시간(T1)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압은 초기 전압(VINT)일 수 있다.
제2 시간(T2)에, 제1 워드 라인(WL1)에 제1 전압(V1)이 인가되고, 제2 워드 라인(WL2)에 제2 전압(V2)이 인가된다. 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨로 상승하기 시작하고, 제2 워드 라인(WL2)의 전압은 제2 전압(V2)의 레벨로 상승하기 시작한다.
제3 시간(T3)에, 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨에 도달하고, 제2 워드 라인(WL2)의 전압은제2 전압(V2)의 레벨에 도달한다.
제5 시간(T5)에, 제1 워드 라인(WL1)의 전압은 제1 레벨로 감소한다. 제5 시간(T5)보다 앞선 제4 시간(T4)에, 제2 워드 라인(Wl2)의 전압은 제1 레벨보다 높은 제2 레벨, 예를 들어 중간 레벨(VINT)로 감소한다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압 차이(VD)는 적어도 유지 시간(THT) 동안 유지될 수 있다.
이후에, 제6 시간(T6)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 종료 전압(VED)으로 감소한다.
도 4의 예와 비교하면, 제2 워드 라인(WL2)의 전압이 감소하기 시작한 후에 그리고 제2 워드 라인(WL2)의 전압이 중간 레벨(VINT)에 도달하기 전에, 제1 워드 라인(WL1)의 전압이 제1 전압(V1)으로부터 감소하기 시작한다.
도 8은 도 3의 동작 방법에 따라 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 제어되는 제3 예를 보여주는 그래프이다. 도 8에서, 점선은 제1 워드 라인(WL1)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 제2 워드 라인(WL2)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 8을 참조하면, 제1 시간(T1)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압은 초기 전압(VINT)일 수 있다.
제2 시간(T2)에, 제1 워드 라인(WL1)에 제1 전압(V1)이 인가되고, 제2 워드 라인(WL2)에 제2 전압(V2)이 인가된다. 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨로 상승하기 시작하고, 제2 워드 라인(WL2)의 전압은 제2 전압(V2)의 레벨로 상승하기 시작한다.
제3 시간(T3)에, 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨에 도달하고, 제2 워드 라인(WL2)의 전압은제2 전압(V2)의 레벨에 도달한다.
제5 시간(T5)에, 제1 워드 라인(WL1)의 전압은 제1 레벨로 감소한다. 제5 시간(T5)보다 앞선 제4 시간(T4)에, 제2 워드 라인(Wl2)의 전압은 제1 레벨보다 높은 제2 레벨, 예를 들어 중간 레벨(VINT)로 감소한다. 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압 차이(VD)는 적어도 유지 시간(THT) 동안 유지될 수 있다.
이후에, 제6 시간(T6)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 종료 전압(VED)으로 감소한다.
도 4의 예와 비교하면, 제2 워드 라인(WL2)의 전압이 중간 레벨(VINT)로 감소한 후에, 제1 워드 라인(WL1)의 전압이 제1 전압(V1)으로부터 감소하기 시작한다.
도 9는 도 3의 동작 방법에 따라 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 제어되는 제4 예를 보여주는 그래프이다. 도 9에서, 점선은 제1 워드 라인(WL1)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 제2 워드 라인(WL2)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 9를 참조하면, 제1 시간(T1)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압은 초기 전압(VINT)일 수 있다.
제2 시간(T2)에, 제1 워드 라인(WL1)에 제1 전압(V1)이 인가되고, 제2 워드 라인(WL2)에 제2 전압(V2)이 인가된다. 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨로 상승하기 시작하고, 제2 워드 라인(WL2)의 전압은 제2 전압(V2)의 레벨로 상승하기 시작한다.
제3 시간(T3)에, 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨에 도달하고, 제2 워드 라인(WL2)의 전압은제2 전압(V2)의 레벨에 도달한다.
제4 시간(T4)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 감소한다. 제1 워드 라인(WL1)의 전압은 제1 레벨로 감소하고, 제2 워드 라인(WL2)의 전압은 제1 레벨보다 높은 제2 레벨, 예를 들어 제1 중간 레벨(VINT1)로 감소할 수 있다. 제5 시간(T5)에 제2 워드 라인(WL2)의 전압은 제1 레벨보다 높고 제1 중간 레벨(VINT1)보다 낮은 제2 중간 레벨(VINT2)로 감소한다. 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압의 차이(VD)는 적어도 유지 시간(THT) 동안 유지될 수 있다.
이후에, 제6 시간(T6)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 종료 전압(VED)으로 감소한다.
도 4의 예와 비교하면, 제2 워드 라인(WL2)의 전압이 둘 이상의 중간 레벨들(VINT1, VINT2)을 거쳐 계단형으로 감소한다.
도 9에서, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 제4 시간(T4)에 동시에 감소하는 것으로 도시되어 있다. 그러나, 도 7을 참조하여 설명된 바와 같이, 제1 워드 라인(WL1)의 전압은 제2 워드 라인(WL2)의 전압이 제2 전압(V2)으로부터 감소하기 시작한 후에 그리고 제2 워드 라인(WL2)의 전압이 제1 중간 레벨(VINT1)에 도달하기 전에, 제1 전압(V1)으로부터 감소할 수 있다. 또한, 도 8을 참조하여 설명된 바와 같이, 제1 워드 라인(WL1)의 전압은 제2 워드 라인(WL2)의 전압이 제1 중간 레벨(VINT1)에 도달한 후에 제1 전압(V1)으로부터 감소할 수 있다.
도 10은 도 3의 동작 방법에 따라 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 제어되는 제5 예를 보여주는 그래프이다. 도 10에서, 점선은 제1 워드 라인(WL1)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 제2 워드 라인(WL2)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 10을 참조하면, 제1 시간(T1)에, 제1 워드 라인(WL1)과 제2 워드 라인(WL2)의 전압은 초기 전압(VINT)일 수 있다.
제2 시간(T2)에, 제1 워드 라인(WL1)에 제1 전압(V1)이 인가되고, 제2 워드 라인(WL2)에 제2 전압(V2)이 인가된다. 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨로 상승하기 시작하고, 제2 워드 라인(WL2)의 전압은 제2 전압(V2)의 레벨로 상승하기 시작한다.
제3 시간(T3)에, 제1 워드 라인(WL1)의 전압은 제1 전압(V1)의 레벨에 도달하고, 제2 워드 라인(WL2)의 전압은제2 전압(V2)의 레벨에 도달한다.
제4 시간(T4)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압이 감소한다. 제1 워드 라인(WL1)의 전압은 제2 중간 레벨(VINT2)로 감소하고, 제2 워드 라인(WL2)의 전압은 제2 중간 레벨(VINT2)보다 높은 제1 중간 레벨(VINT1)로 감소할 수 있다. 제5 시간(T5)에 제1 워드 라인(WL1)의 전압이 제2 중간 레벨(VINT2)로부터 감소된다. 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압의 차이(VD)는 적어도 유지 시간(THT) 동안 유지될 수 있다.
이후에, 제6 시간(T6)에, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 종료 전압(VED)으로 감소한다.
도 4의 예와 비교하면, 제1 워드 라인(WL1)의 전압이 제2 중간 레벨(VINT2)을 거쳐 종료 전압(VED)으로 계단형으로 감소한다.
도 10에서, 제1 워드 라인(WL1)의 전압과 제2 워드 라인(WL2)의 전압은 제4 시간(T4)에 동시에 감소하는 것으로 도시되어 있다. 그러나, 도 7을 참조하여 설명된 바와 같이, 제1 워드 라인(WL1)의 전압은 제2 워드 라인(WL2)의 전압이 제2 전압(V2)으로부터 감소하기 시작한 후에 그리고 제2 워드 라인(WL2)의 전압이 제1 중간 레벨(VINT1)에 도달하기 전에, 제1 전압(V1)으로부터 감소할 수 있다. 또한, 도 8을 참조하여 설명된 바와 같이, 제1 워드 라인(WL1)의 전압은 제2 워드 라인(WL2)의 전압이 제1 중간 레벨(VINT1)에 도달한 후에 제1 전압(V1)으로부터 감소할 수 있다.
도 11은 불휘발성 메모리(110)의 프로그램 시의 동작 방법의 제1 예를 보여주는 순서도이다. 도 1, 도 2 및 도 11을 참조하면, S210 단계에서, 프로그램 동작이 수행된다. 예를 들어, 메모리 셀들(MC)에 프로그램될 데이터에 따라, 비트 라인들(BL1, BL2)의 전압들이 조절될 수 있다. 프로그램될 메모리 셀들, 예를 들어 제2 메모리 셀들(MC2)에 연결된 제2 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 나머지 메모리 셀들, 예를 들어 제1 및 제3 내지 제6 메모리 셀들(MC1, MC3~MC6)에 연결된 제1 및 제3 내지 제6 워드라인들(WL1, WL3~WL6)에 패스 전압들(VPASS)이 인가될 수 있다.
이후에, 도 4 및 도 7 내지 도 10을 참조하여 설명된 방법들 중 적어도 하나에 따라, 워드 라인들(WL1~WL6)의 전압들이 복원될 수 있다. 예를 들어, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)의 전압들은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제1 전압(V1)과 같이 복원될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)의 전압은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제2 전압(V2)과 같이 복원될 수 있다.
S220 단계에서, 검증 동작이 수행된다. 예를 들어, 비트 라인들(BL1, BL2)에 전원 전압이 인가된 후에, 비트 라인들(BL1, BL2)이 플로팅될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)에 검증 전압들(VF)이 인가되고, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)에 비선택 읽기 전압(VREAD)이 인가될 수 있다.
예를 들어, 제2 메모리 셀들(MC2)은 복수의 프로그램 상태들 또는 소거 상태를 갖도록 프로그램될 수 있다. 복수의 프로그램 상태들은 서로 다른 문턱 전압 산포 범위들에 대응할 수 있다. 복수의 프로그램 상태들은 문턱 전압 산포 범위들의 하한 전압들이 검증 전압들(VF)로 사용될 수 있다. 복수의 프로그램 상태들로 프로그램되는 제2 메모리 셀들(MC2)은 각각 대응하는 검증 전압들(VF)을 이용하여 검증될 수 있다.
이후에, 비트 라인들(BL1, BL2)의 전압들의 변화 또는 비트 라인들(BL1, BL2)을 통해 흐르는 전류의 양에 따라, 제2 메모리 셀들(MC2)의 문턱 전압들이 식별될 수 있다.
S230 단계에서, 제2 메모리 셀들(MC2)의 문턱 전압들의 식별 결과에 따라, 프로그램 패스 또는 프로그램 페일이 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 프로그램되는 복수의 프로그램 상태들이 프로그램 패스되었는지 판별될 수 있다. 예를 들어, 제2 메모리 셀들(MC2)의 프로그램이 완료된 경우, 또는 제2 메모리 셀들(MC2) 중에서 프로그램이 완료되지 않은 메모리 셀들의 수가 기준값 이하인 경우, 프로그램 패스로 판별될 수 있다. 예를 들어, 특정한 프로그램되는 메모리 셀의 문턱 전압이 특정한 프로그램 상태에 대응하는 검증 전압(VF)보다 높은 경우, 해당 메모리 셀은 프로그램 완료된 것으로 식별될 수 있다. 프로그램 패스가 판별되면, 프로그램은 종료된다. 제2 메모리 셀들(MC2)의 프로그램이 완료되지 않은 경우, 또는 제2 메모리 셀들(MC2) 중에서 프로그램 완료되지 않은 메모리 셀들의 수가 기준값보다 큰 경우, 프로그램 페일이 판별될 수 있다. 프로그램 페일이 판별되면, S240 단계가 수행된다.
S240 단계에서, 프로그램 루프가 최대 루프인지 판별된다. 예를 들어, S210 단계의 프로그램 동작 및 S220 단계의 검증 동작은 프로그램 루프를 형성할 수 있다. 프로그램 루프가 수행된 횟수가 미리 정해진 임계값에 도달하면, 프로그램은 중지된다. 이후에, 프로그램 시에 에러가 발생한 것으로 처리될 수 있다. 프로그램 루프가 수행된 횟수가 임계값보다 적으면, S250 단계에서 프로그램 전압(VPGM)이 증가되고, S260 단계에서 전압 차이(VD) 또는 유지 시간(THT)이 조절(예를 들어 증가)된다. 이후에, S210 단계가 다시 수행된다.
도 12는 도 11의 동작 방법에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절되는 예를 보여주는 그래프이다. 도 12에서, 점선은 프로그램 동작 시에 선택된 워드 라인(예를 들어, WL2)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 프로그램 동작 시에 비선택된 워드 라인(예를 들어, WL1)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 12를 참조하면, 제1 프로그램 루프(PL1)에서 프로그램 동작 및 검증 동작이 수행된다. 프로그램 동작 시에, 선택된 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드 라인(WL1)에 패스 전압(VPASS)이 인가된다. 도 4 및 도 7 내지 도 10을 참조하여 설명된 것과 같이, 프로그램 복원 동작 시에, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제1 전압 차이(VD1) 및 제1 유지 시간(THT1)을 갖도록 감소될 수 있다.
검증 동작 시에, 제1 내지 제7 검증 전압들(VF1~VF7)이 순차적으로 인가될 수 있다. 예시적으로, 각 메모리 셀(MC)에 3비트들이 프로그램되는 경우, 제1 내지 제7 검증 전압들(VF1~VF7)이 사용된다. 각 메모리 셀(MC)에 프로그램되는 비트들의 수가 변경되면, 검증 전압들(VF)의 수 또한 변경될 수 있다.
제1 프로그램 루프(PL1)의 검증 동작의 결과가 프로그램 페일(program fail)이면, 제2 프로그램 루프(PL2)가 수행된다. 제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨은 제1 프로그램 루프(PL1)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 또한, 제2 프로그램 루프(PL2)에서, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제2 전압 차이(VD2) 및 제2 유지 시간(THT2)을 갖도록 감소될 수 있다. 제2 전압 차이(VD2)는 제1 전압 차이(VD1)보다 클 수 있다. 제2 유지 시간(THT2)은 제1 유지 시간(THT1)보다 길 수 있다.
제2 프로그램 루프(PL2)의 검증 동작의 결과가 프로그램 페일이면, 제3 프로그램 루프(PL3)가 수행된다. 제3 프로그램 루프(PL3)의 프로그램 전압(VPGM)의 레벨은 제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 또한, 제3 프로그램 루프(PL3)에서, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제3 전압 차이(VD3) 및 제3 유지 시간(THT3)을 갖도록 감소될 수 있다. 제3 전압 차이(VD3)는 제2 전압 차이(VD2)보다 클 수 있다. 제3 유지 시간(THT3)은 제2 유지 시간(THT2)보다 길 수 있다.
즉, 프로그램 루프가 반복될수록, 프로그램 복원 동작 시에 프로그램 전압(VPGM)과 패스 전압들(VPASS) 사이의 전압 차이(VD)가 증가되거나 또는 전압 차이(VD)가 유지되는 유지 시간(THT)이 증가될 수 있다.
도 11 및 도 12에서, 전압 차이(VD) 또는 유지 시간(THT)은 프로그램 루프가 반복될 때마다 조절되는 것으로 설명되었다. 그러나, 전압 차이(VD) 또는 유지 시간(THT)이 조절되는 빈도는 한정되지 않는다. 예를 들어, 전압 차이(VD) 또는 유지 시간(THT)은 프로그램 루프가 미리 정해진 횟수만큼 반복될 때마다 조절될 수 있다. 전압 차이(VD)는 프로그램 루프가 제1 값 만큼 수행될 때마다 조절되고, 유지 시간(THT)은 프로그램 루프가 제2 값 만큼 수행될 때마다 조절될 수 있다. 다른 예로서, 전압 차이(VD) 및 유지 시간(THT)은 번갈아 조절될 수 있다. 전압 차이(VD)가 조절될 때에는 유지 시간(THT)이 조절되지 않고, 유지 시간(THT)이 조절될 때에는 전압 차이(VD)가 조절되지 않을 수 있다.
도 13은 불휘발성 메모리(110)의 프로그램 시의 동작 방법의 제2 예를 보여주는 순서도이다. 도 1, 도 2 및 도 13을 참조하면, S310 단계에서, 프로그램 동작이 수행된다. 예를 들어, 메모리 셀들(MC)에 프로그램될 데이터에 따라, 비트 라인들(BL1, BL2)의 전압들이 조절될 수 있다. 프로그램될 메모리 셀들, 예를 들어 제2 메모리 셀들(MC2)에 연결된 제2 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 나머지 메모리 셀들, 예를 들어 제1 및 제3 내지 제6 메모리 셀들(MC1, MC3~MC6)에 연결된 제1 및 제3 내지 제6 워드라인들(WL1, WL3~WL6)에 패스 전압들(VPASS)이 인가될 수 있다.
이후에, 도 4 및 도 7 내지 도 10을 참조하여 설명된 방법들 중 적어도 하나에 따라, 워드 라인들(WL1~WL6)의 전압들이 복원될 수 있다. 예를 들어, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)의 전압들은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제1 전압(V1)과 같이 복원될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)의 전압은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제2 전압(V2)과 같이 복원될 수 있다.
S320 단계에서, 검증 동작이 수행된다. 예를 들어, 비트 라인들(BL1, BL2)에 전원 전압이 인가된 후에, 비트 라인들(BL1, BL2)이 플로팅될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)에 검증 전압들(VF)이 인가되고, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)에 비선택 읽기 전압(VREAD)이 인가될 수 있다. 이후에, 비트 라인들(BL1, BL2)의 전압들의 변화 또는 비트 라인들(BL1, BL2)을 통해 흐르는 전류의 양에 따라, 제2 메모리 셀들(MC2)의 문턱 전압들이 식별될 수 있다.
S330 단계에서, 제2 메모리 셀들(MC2)의 문턱 전압들의 식별 결과에 따라, 프로그램 패스 또는 프로그램 페일이 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 프로그램되는 복수의 프로그램 상태들 중 적어도 하나의 프로그램 상태가 프로그램 패스되었는지 판별될 수 있다. 프로그램 패스가 판별되면, S340 단계에서, 모든 프로그램 상태들이 프로그램 패스인지 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 7개의 프로그램 상태들을 갖도록 프로그램되는 경우, 7개의 프로그램 상태들이 모두 프로그램 패스인지 판별될 수 있다. 모든 프로그램 상태들이 프로그램 패스이면, 프로그램은 종료된다.
모든 프로그램 상태들이 프로그램 패스가 아니면, S350 단계가 수행된다. S350 단계에서, 패스된 프로그램 상태가 검증 대상으로부터 제거된다. 즉, 프로그램 패스된 프로그램 상태는 후속하는 프로그램 루프의 검증 동작으로부터 제외된다. 이후에, S360 단계에서, 전압 차이(VD) 또는 유지 시간(THT)이 조절된다.
S330 단계에서 프로그램 패스가 판별되지 않으면 또는 S360 단계 이후에, S370 단계가 수행된다. S370 단계에서, 프로그램 루프가 최대 루프인지 판별된다. 프로그램 루프가 최대 루프이면, 프로그램은 중지된다. 프로그램 루프가 최대 루프가 아니면, S380 단계에서 프로그램 전압(VPGM)이 증가된다. 이후에, S310 단계가 수행된다.
도 14는 도 13의 동작 방법에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절되는 예를 보여주는 그래프이다. 도 14에서, 점선은 프로그램 동작 시에 선택된 워드 라인(예를 들어, WL2)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 프로그램 동작 시에 비선택된 워드 라인(예를 들어, WL1)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 14를 참조하면, 제1 프로그램 루프(PL1)에서 프로그램 동작 및 검증 동작이 수행된다. 프로그램 동작 시에, 선택된 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드 라인(WL1)에 패스 전압(VPASS)이 인가된다. 도 4 및 도 7 내지 도 10을 참조하여 설명된 것과 같이, 프로그램 복원 동작 시에, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제1 전압 차이(VD1) 및 제1 유지 시간(THT1)을 갖도록 감소될 수 있다.
검증 동작 시에, 제1 내지 제7 검증 전압들(VF1~VF7)이 순차적으로 인가될 수 있다. 예시적으로, 각 메모리 셀(MC)에 3비트들이 프로그램되는 경우, 제1 내지 제7 검증 전압들(VF1~VF7)이 사용된다. 각 메모리 셀(MC)에 프로그램되는 비트들의 수가 변경되면, 검증 전압들(VF)의 수 또한 변경될 수 있다.
제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨은 제1 프로그램 루프(PL1)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 또한, 제2 프로그램 루프(PL2)에서, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제1 전압 차이(VD1) 및 제1 유지 시간(THT1)을 갖도록 감소될 수 있다. 제2 프로그램 루프(PL2)에서, 제1 검증 전압(VF1)을 이용한 검증 동작의 결과가 프로그램 패스로 판별될 수 있다.
제3 프로그램 루프(PL3)의 프로그램 전압(VPGM)의 레벨은 제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 제2 프로그램 루프(PL2)에서 제1 검증 전압(VF1)을 이용한 검증 동작의 결과가 프로그램 패스이므로, 제3 프로그램 루프(PL3)의 프로그램 복원 동작은 제2 전압 차이(VD2) 및 제2 유지 시간(THT2)에 기반하여 수행된다. 제2 전압 차이(VD2)는 제1 전압 차이(VD1)보다 클 수 있다. 제2 유지 시간(THT2)은 제1 유지 시간(THT1)보다 길 수 있다. 또한, 제1 검증 전압(VF1)에 대응하는 프로그램 상태가 검증 대상으로부터 제외되므로, 검증 동작 시에 제1 검증 전압(VF1)이 인가되지 않는다.
즉, 복수의 프로그램 상태들 중 적어도 하나의 프로그램 상태가 프로그램 패스로 판별될 때마다, 프로그램 복원 동작 시의 전압 차이(VD) 또는 유지 시간(THT)이 조절(예를 들어, 증가)될 수 있다.
도 15는 불휘발성 메모리(110)의 프로그램 시의 동작 방법의 제3 예를 보여주는 순서도이다. 도 1, 도 2 및 도 15를 참조하면, S410 단계에서, 프로그램 동작이 수행된다. 예를 들어, 메모리 셀들(MC)에 프로그램될 데이터에 따라, 비트 라인들(BL1, BL2)의 전압들이 조절될 수 있다. 프로그램될 메모리 셀들, 예를 들어 제2 메모리 셀들(MC2)에 연결된 제2 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 나머지 메모리 셀들, 예를 들어 제1 및 제3 내지 제6 메모리 셀들(MC1, MC3~MC6)에 연결된 제1 및 제3 내지 제6 워드라인들(WL1, WL3~WL6)에 패스 전압들(VPASS)이 인가될 수 있다.
S420 단계에서, 검증 동작이 수행된다. 예를 들어, 비트 라인들(BL1, BL2)에 전원 전압이 인가된 후에, 비트 라인들(BL1, BL2)이 플로팅될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)에 검증 전압들(VF)이 인가되고, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)에 비선택 읽기 전압(VREAD)이 인가될 수 있다. 이후에, 비트 라인들(BL1, BL2)의 전압들의 변화 또는 비트 라인들(BL1, BL2)을 통해 흐르는 전류의 양에 따라, 제2 메모리 셀들(MC2)의 문턱 전압들이 식별될 수 있다.
S430 단계에서, 제2 메모리 셀들(MC2)의 문턱 전압들의 식별 결과에 따라, 프로그램 패스 또는 프로그램 페일이 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 프로그램되는 복수의 프로그램 상태들 중 적어도 하나의 프로그램 상태가 프로그램 패스되었는지 판별될 수 있다. 프로그램 패스가 판별되면, S440 단계에서, 모든 프로그램 상태들이 프로그램 패스인지 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 7개의 프로그램 상태들을 갖도록 프로그램되는 경우, 7개의 프로그램 상태들이 모두 프로그램 패스인지 판별될 수 있다. 모든 프로그램 상태들이 프로그램 패스이면, 프로그램은 종료된다.
모든 프로그램 상태들이 프로그램 패스가 아니면, S450 단계가 수행된다. S450 단계에서, 패스된 프로그램 상태가 검증 대상으로부터 제거된다. 즉, 프로그램 패스된 프로그램 상태는 후속하는 프로그램 루프의 검증 동작으로부터 제외된다.
S460 단계에서, 목표 프로그램 상태가 프로그램 패스인지 판별된다. S430 단계에서 프로그램 패스로 판별된 프로그램 상태가 목표 프로그램 상태를 포함하면, S470 단계에서, 전압 차이(VD) 및 유지 시간(THT)이 적용된다. 예를 들어, 후속하는 프로그램 루프에서, 도 4 및 도 7 내지 도 10을 참조하여 설명된 방법들 중 적어도 하나에 따라 워드 라인들(WL1~WL6)의 전압들이 복원될 수 있다. 예를 들어, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)의 전압들은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제1 전압(V1)과 같이 복원될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)의 전압은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제2 전압(V2)과 같이 복원될 수 있다.
S430 단계에서 프로그램 패스가 판별되지 않으면, S460 단계에서 목표 프로그램 상태가 프로그램 패스가 아니면, 또는 S470 단계 이후에, S480 단계가 수행된다. S480 단계에서, 프로그램 루프가 최대 루프인지 판별된다. 프로그램 루프가 최대 루프이면, 프로그램은 중지된다. 프로그램 루프가 최대 루프가 아니면, S490 단계에서 프로그램 전압(VPGM)이 증가된다. 이후에, S410 단계가 수행된다.
도 16은 도 15의 동작 방법에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절되는 예를 보여주는 그래프이다. 도 16에서, 점선은 프로그램 동작 시에 선택된 워드 라인(예를 들어, WL2)의 전압의 시간의 흐름에 따른 변화를 보여주고, 실선은 프로그램 동작 시에 비선택된 워드 라인(예를 들어, WL1)의 전압의 시간의 흐름에 따른 변화를 보여준다. 도 2 및 도 16을 참조하면, 제1 프로그램 루프(PL1)에서 프로그램 동작 및 검증 동작이 수행된다. 프로그램 동작 시에, 선택된 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 비선택된 워드 라인(WL1)에 패스 전압(VPASS)이 인가된다.
검증 동작 시에, 제1 내지 제7 검증 전압들(VF1~VF7)이 순차적으로 인가될 수 있다. 예시적으로, 각 메모리 셀(MC)에 3비트들이 프로그램되는 경우, 제1 내지 제7 검증 전압들(VF1~VF7)이 사용된다. 각 메모리 셀(MC)에 프로그램되는 비트들의 수가 변경되면, 검증 전압들(VF)의 수 또한 변경될 수 있다.
제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨은 제1 프로그램 루프(PL1)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 제2 프로그램 루프(PL2)에서, 제1 검증 전압(VF1)을 이용한 검증 동작의 결과가 프로그램 패스로 판별될 수 있다.
제3 프로그램 루프(PL3)의 프로그램 전압(VPGM)의 레벨은 제2 프로그램 루프(PL2)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 제2 프로그램 루프(PL2)에서 제1 검증 전압(VF1)을 이용한 검증 동작의 결과가 프로그램 패스이므로, 제1 검증 전압(VF1)에 대응하는 프로그램 상태가 검증 대상으로부터 제외된다. 즉, 검증 동작 시에 제1 검증 전압(VF1)이 인가되지 않는다. 제3 프로그램 루프(PL3)에서. 제2 검증 전압(VF2)을 이용한 검증 동작의 결과가 프로그램 패스로 판별될 수 있다. 예시적으로, 제2 검증 전압(VF2)에 대응하는 프로그램 상태는 목표 프로그램 상태일 수 있다. 따라서, 제3 프로그램 루프(PL3)에 후속하는 프로그램 루프에서, 도 4 및 도 7 내지 도 10을 참조하여 설명된 전압 차이(VD) 또는 유지 시간(THT)이 적용될 수 있다.
제4 프로그램 루프(PL4)의 프로그램 전압(VPGM)의 레벨은 제3 프로그램 루프(PL3)의 프로그램 전압(VPGM)의 레벨보다 높게 설정된다. 도 4 및 도 7 내지 도 10을 참조하여 설명된 것과 같이, 프로그램 복원 동작 시에, 선택된 워드 라인(WL2)의 전압과 비선택된 워드 라인(WL2)의 전압은 제1 전압 차이(VD1) 및 제1 유지 시간(THT1)을 갖도록 감소될 수 있다.
제2 프로그램 루프(PL2)에서 제1 검증 전압(VF1)을 이용한 검증 동작의 결과가 프로그램 패스이므로, 제2 검증 전압(VF2)에 대응하는 프로그램 상태가 검증 대상으로부터 제외된다. 즉, 검증 동작 시에 제2 검증 전압(VF2)이 인가되지 않는다.
즉, 복수의 프로그램 상태들 중 목표 프로그램 상태가 프로그램 패스된 이후부터, 도 4 및 도 7 내지 도 10을 참조하여 설명된 프로그램 복원 동작이 수행될 수 있다.
도 11 및 도 12를 참조하여 설명된 제1 예, 도 13 및 도 14를 참조하여 설명된 제2 예, 그리고 도 15 및 도 16을 참조하여 설명된 제3 예는 서로 조합될 수 있다. 예를 들어, 도 15 및 도 16을 참조하여 설명된 제3 예와 같이, 목표 프로그램 상태가 프로그램 패스로 판별된 후에 도 4 및 도 7 내지 도 10을 참조하여 설명된 프로그램 복원 동작이 수행될 수 있다. 프로그램 복원 동작 시에, 도 11 및 도 12를 참조하여 설명된 제1 예와 같이 프로그램 루프가 수행됨에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절될 수 있다. 또한, 프로그램 복원 동작 시에, 도 13 및 도 12를 참조하여 설명된 제2 예와 같이 프로그램 패스가 판별됨에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절될 수 있다.
도 17은 불휘발성 메모리(110)의 프로그램 시의 동작 방법의 제4 예를 보여주는 순서도이다. 도 1, 도 2 및 도 17을 참조하면, S510 단계에서, 프로그램 동작이 수행된다. 예를 들어, 메모리 셀들(MC)에 프로그램될 데이터에 따라, 비트 라인들(BL1, BL2)의 전압들이 조절될 수 있다. 프로그램될 메모리 셀들, 예를 들어 제2 메모리 셀들(MC2)에 연결된 제2 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가되고, 나머지 메모리 셀들, 예를 들어 제1 및 제3 내지 제6 메모리 셀들(MC1, MC3~MC6)에 연결된 제1 및 제3 내지 제6 워드라인들(WL1, WL3~WL6)에 패스 전압들(VPASS)이 인가될 수 있다.
S520 단계에서, 검증 동작이 수행된다. 예를 들어, 비트 라인들(BL1, BL2)에 전원 전압이 인가된 후에, 비트 라인들(BL1, BL2)이 플로팅될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)에 검증 전압들(VF)이 인가되고, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)에 비선택 읽기 전압(VREAD)이 인가될 수 있다. 이후에, 비트 라인들(BL1, BL2)의 전압들의 변화 또는 비트 라인들(BL1, BL2)을 통해 흐르는 전류의 양에 따라, 제2 메모리 셀들(MC2)의 문턱 전압들이 식별될 수 있다.
S530 단계에서, 제2 메모리 셀들(MC2)의 문턱 전압들의 식별 결과에 따라, 프로그램 패스 또는 프로그램 페일이 판별된다. 예를 들어, 제2 메모리 셀들(MC2)이 프로그램되는 복수의 프로그램 상태들이 프로그램 패스되었는지 판별될 수 있다. 프로그램 패스가 판별되면, 프로그램은 종료된다. 프로그램 패스가 아니면, S540 단계가 수행된다.
S540 단계에서, 프로그램 루프가 최대 루프인지 판별된다. 프로그램 루프가 최대 루프이면, 프로그램은 중지된다. 프로그램 루프가 최대 루프가 아니면, S550 단계가 수행된다.
S550 단계에서, 프로그램 전압(VPGM)이 목표 레벨에 도달했는지 판별된다. 예를 들어, S510 단계의 프로그램 동작 시에 사용된 프로그램 전압(VPGM)의 레벨이 목표 레벨에 도달했는지 판별될 수 있다. 프로그램 전압(VPGM)의 레벨이 목표 레벨에 도달했으면, S560 단계에서, 전압 차이(VD) 및 유지 시간(THT)이 적용된다. 즉, 후속하는 프로그램 루프에서, 도 4 및 도 7 내지 도 10을 참조하여 설명된 방법들 중 적어도 하나에 따라 워드 라인들(WL1~WL6)의 전압들이 복원될 수 있다. 예를 들어, 패스 전압들(VPASS)이 인가된 제1 및 제3 내지 제6 워드 라인들(WL1, WL3~WL6)의 전압들은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제1 전압(V1)과 같이 복원될 수 있다. 프로그램 전압(VPGM)이 인가된 제2 워드 라인(WL2)의 전압은 도 4 및 도 7 내지 도 10을 참조하여 설명된 제2 전압(V2)과 같이 복원될 수 있다.
즉, 프로그램 전압(VPGM)이 목표 레벨에 도달하면, 도 4 및 도 7 내지 도 10을 참조하여 설명된 프로그램 복원 동작이 수행될 수 있다. 도 17의 동작 방법에 따른 그래프는 도 16과 유사한 형태로 나타나며, 따라서 생략된다.
도 11 및 도 12를 참조하여 설명된 제1 예, 도 13 및 도 14를 참조하여 설명된 제2 예, 그리고 도 17을 참조하여 설명된 제4 예는 서로 조합될 수 있다. 예를 들어, 도 17을 참조하여 설명된 제4 예와 같이, 프로그램 전압(VPGM)이 목표 레벨에 도달한 후에 도 4 및 도 7 내지 도 10을 참조하여 설명된 프로그램 복원 동작이 수행될 수 있다. 프로그램 복원 동작 시에, 도 11 및 도 12를 참조하여 설명된 제1 예와 같이 프로그램 루프가 수행됨에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절될 수 있다. 또한, 프로그램 복원 동작 시에, 도 13 및 도 12를 참조하여 설명된 제2 예와 같이 프로그램 패스가 판별됨에 따라 전압 차이(VD) 또는 유지 시간(THT)이 조절될 수 있다.
도 18은 워드 라인들(WL1~WL6)의 전압 차이들(VD) 및 유지 시간들(THT)이 조절되는 제1 예를 보여준다. 도 18을 참조하면, 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 전압 차이들(VD)의 초기값들은 각각 제1 내지 제6 전압 차이들(VD1~VD6)일 수 있다. 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 전압 차이들(VD)의 증분들은 각각 제1 내지 제6 전압 증분들(VDI1~VDI6)일 수 있다. 예를 들어, 프로그램 시에 제k 워드 라인(WLk, k는 양의 정수)이 선택될 수 있다. 제k 워드 라인(WLk)이 선택된 경우, 프로그램 복원 동작 시에 선택된 워드 라인(WLk)과 비선택된 워드 라인의 전압 차이(VD)의 초기값은 제k 전압 차이(VDk)일 수 있다. 또한, 도 11 및 도 12를 참조하여 설명된 제1 예 또는 도 13 및 도 14를 참조하여 설명된 제2 예에 따라 전압 차이(VD)가 조절될 때에, 선택된 워드 라인(WLk)과 비선택된 워드 라인의 전압 차이(VD)는 제k 전압 증분(VDIk) 만큼 조절될 수 있다.
또한, 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 유지 시간들(THT)의 초기값들은 제1 내지 제6 유지 시간들(THT1~THT6)일 수 있다. 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 유지 시간들(THT)의 증분들은 각각 제1 내지 제6 시간 증분들(THTI1~THTI6)일 수 있다. 예를 들어, 프로그램 시에 제k 워드 라인(WLk, k는 양의 정수)이 선택될 수 있다. 제k 워드 라인(WLk)이 선택된 경우, 프로그램 복원 동작 시에 선택된 워드 라인(WLk)과 비선택된 워드 라인의 전압 차이(VD)를 유지하는 유지 시간(THT)의 초기값은 제k 유지 시간(THTk)일 수 있다. 또한, 도 11 및 도 12를 참조하여 설명된 제1 예 또는 도 13 및 도 14를 참조하여 설명된 제2 예에 따라 유지 시간(THT)이 조절될 때에, 유지 시간(THT)은 제k 시간 증분(THTIk) 만큼 조절될 수 있다.
예시적으로, 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 제1 내지 제6 전압 차이들(VD1~VD6), 제1 내지 제6 전압 증분들(VDI1~VDI6), 제1 내지 제6 유지 시간들(THT1~THT6), 그리고 제1 내지 제6 시간 증분들(THTI1~THTI6)은 워드 라인들(WL1~WL6)에 연결된 제1 내지 제6 메모리 셀들(MC1~MC6)의 특성에 따라 결정될 수 있다. 예를 들어, 제1 내지 제6 전압 차이들(VD1~VD6), 제1 내지 제6 전압 증분들(VDI1~VDI6), 제1 내지 제6 유지 시간들(THT1~THT6), 그리고 제1 내지 제6 시간 증분들(THTI1~THTI6)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 사이즈, 프로그램 속도, 소거 속도 등과 같은 동작 특성에 따라 결정될 수 있다.
도 19는 워드 라인들(WL1~WL6)의 전압 차이들(VD) 및 유지 시간들(THT)이 조절되는 제2 예를 보여준다. 도 19를 참조하면, 제1 내지 제6 워드 라인들(WL1~WL6)은 워드 라인 그룹들로 그룹화될 수 있다. 예를 들어, 제1 및 제2 워드 라인들(WL1, WL2)이 제1 워드 라인 그룹을 형성하고, 제3 및 제4 워드 라인들(WL3, WL4)이 제2 워드 라인 그룹을 형성하고, 그리고 제5 및 제6 워드 라인들(WL5, WL6)이 제3 워드 라인 그룹을 형성할 수 있다. 전압 차이(VD)의 초기값, 전압 차이(VD)의 증분, 유지 시간(THT)의 초기값, 그리고 유지 시간(THT)의 증분은 워드 라인 그룹 별로 결정될 수 있다.
예를 들어, 제1 워드 라인 그룹의 제1 및 제2 워드 라인들(WL1, WL2)에 제1 전압 차이(VD1), 제1 전압 증분(VDI1), 제1 유지 시간(THT1), 그리고 제1 시간 증분(THTI1)이 적용될 수 있다. 제2 워드 라인 그룹의 제3 및 제4 워드 라인들(WL3, WL4)에 제2 전압 차이(VD2), 제2 전압 증분(VDI2), 제2 유지 시간(THT2), 그리고 제2 시간 증분(THTI2)이 적용될 수 있다. 제3 워드 라인 그룹의 제5 및 제6 워드 라인들(WL3, WL4)에 제3 전압 차이(VD3), 제3 전압 증분(VDI3), 제3 유지 시간(THT3), 그리고 제3 시간 증분(THTI3)이 적용될 수 있다.
예시적으로, 제1 내지 제6 워드 라인들(WL1~WL6)에 대응하는 제1 내지 제6 전압 차이들(VD1~VD6), 제1 내지 제6 증분들(VDI1~VDI6), 제1 내지 제6 유지 시간들(THT1~THT6), 그리고 제1 내지 제6 증분들(THTI1~THTI6)은 워드 라인들(WL1~WL6)에 연결된 제1 내지 제6 메모리 셀들(MC1~MC6)의 특성에 따라 결정될 수 있다. 예를 들어, 제1 내지 제6 전압 차이들(VD1~VD6), 제1 내지 제6 증분들(VDI1~VDI6), 제1 내지 제6 유지 시간들(THT1~THT6), 그리고 제1 내지 제6 증분들(THTI1~THTI6)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 사이즈, 프로그램 속도, 소거 속도 등과 같은 동작 특성에 따라 결정될 수 있다.
도 20은 도 2의 메모리 블록(BLKa)의 예시적인 구조를 보여주는 사시도이다. 도 2 및 도 20을 참조하면, 기판(SUB)에 행 방향을 따라 신장되고, 열 방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다. 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다. 예시적으로, 기판(SUB)은 P 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질(예를 들어, 실리콘)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')이 높이 방향(예를 들어, 기판(SUB)과 수직한 방향)을 따라 기판(SUB) 상에 순차적으로 적층된다. 복수의 절연층들(INS, INS')은 높이 방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 복수의 절연층들(INS, INS')은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연층들(INS, INS') 중 기판(SUB)과 접촉하는 절연층(INS')의 두께(예를 들어, 높이 방향에 따른 두께)는 다른 절연층들(INS) 각각의 두께(예를 들어, 높이 방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 행 방향과 열 방향을 따라 서로 이격되어 배치되며 높이 방향을 따라 복수의 절연층들(INS, INS')을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 복수의 절연층들(INS, INS')을 관통하여 기판(SUB) 상에 제공되는 실리콘층(EPI)과 접촉할 수 있다. 예를 들어, 실리콘층(EPI)은 선택적 에피택시 성장에 의해 기판(SUB)으로부터 성장될 수 있다. 실리콘층(EPI)은 필라들(PL)의 위치에서, 기판(SUB)으로부터 기판(SUB)과 수직한 방향으로 돌출될 수 있다. 실리콘층(EPI)은 진성(intrinsic) 또는 P 도전형일 수 있다.
복수의 필라들(PL) 각각은 절연막(INF2), 채널막(CH) 및 내부 물질(INN)을 포함할 수 있다. 절연막(INF2)은 실리콘 산화물, 실리콘 질화물 등과 같은 적어도 두 개의 서로 다른 절연막들을 포함할 수 있다. 채널막(CH)은 P 도전형을 갖는 실리콘 또는 진성(intrinsic) 실리콘을 포함할 수 있다. 내부 물질(INN)은 절연 물질 또는 에어갭(air gap)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 복수의 절연층들(INS, INS')의 상부면들과 하부면들, 그리고 필라들(PL)의 노출된 외부면들에 절연막들(INF1)이 제공된다. 절연층들(INS, INS') 중 가장 높은 높이에 위치한 절연 물질의 상부면에 제공되는 절연막들(INF)은 제거될 수 있다. 절연막들(INF)은 실리콘 산화물, 알루미늄 산화물 등과 같은 적어도 하나의 절연막을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연층들(INS, INS') 사이에서, 정보 저장막들(INF)의 노출된 외부면들에 도전 물질들(CM1~CM9)이 제공된다. 도전 물질들(CM1~CM9)은 금속성 도전 물질을 포함 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(DR)이 제공된다. 예시적으로, 드레인들(DR)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(DR)은 필라들(PL)의 채널막들(CH)의 상부면들과 접촉할 수 있다.
드레인들(DR) 상에, 열 방향을 따라 신장되고, 행 방향을 따라 서로 이격된 비트 라인들(BL1, BL2)이 제공된다. 비트 라인들(BL)은 드레인들(DR)과 연결된다. 예시적으로, 드레인들(DR) 및 비트 라인들(BL1, BL2)은 콘택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
복수의 필라들(PL)은 절연막들(INF1, INF2) 및 복수의 도전 물질들(CM1~CM10)과 함께 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 형성한다. 복수의 필라들(PL) 각각은 절연막들(INF1, INF2), 그리고 인접한 도전 물질들(CM1~CM9)과 함께 하나의 셀 스트링을 구성한다.
하나의 필라(PL) 및 그에 대응하는 하나의 도전 물질(CM)은 하나의 셀 트랜지스터를 형성할 수 있다. 예를 들어, 도전 물질(CM)은 제어 게이트로 동작할 수 있다. 도전 물질(CM)과 필라(PL)의 채널막(CH) 사이에 위치한 절연막들(INF1, INF2)은 ONO (Oxide-Nitride-Oxide) 또는 ONOA (Oxide-Nitride-Oxide-Aluminium) 구조를 형성할 수 있다. 절연막(INF1)은 블로킹 절연막을 형성할 수 있다. 절연막(INF2)의 실리콘 질화막은 전하 포획막을 형성할 수 있다. 절연막(INF2)의 실리콘 산화막은 터널링 절연막을 형성할 수 있다. 즉, 하나의 도전 물질(CM)과 그에 대응하는 필라(PL)는 하나의 전하 포획형 셀 트랜지스터를 형성할 수 있다.
제1 도전 물질들(CM)은 각각 접지 선택 트랜지스터들(GST)의 제어 게이트들로 동작할 수 있다. 제1 도전 물질들(CM1)에 대응하는 절연막들(INF1, INF2)은 접지 선택 트랜지스터들(GST)의 전하 포획층들을 형성할 수 있다. 제1 도전 물질들(CM1)에 대응하는 채널막들(CH)은 접지 선택 트랜지스터들(GST)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL1)을 형성할 수 있다. 제2 행의 제1 도전 물질(CM1)은 접지 선택 라인(GSL2)을 형성할 수 있다.
제2 내지 제7 도전 물질들(CM2~CM7)은 각각 제1 내지 제6 메모리 셀들(MC1~MC6)의 제어 게이트들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 절연막들(INF1, INF2)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 전하 포획층들로 동작할 수 있다. 제2 내지 제7 도전 물질들(CM2~CM7)에 대응하는 채널막들(CH)은 제1 내지 제6 메모리 셀들(MC1~MC6)의 수직 바디(vertical body)로 동작할 수 있다.
제2 도전 물질들(CM2)은 공통으로 연결되어 제1 워드 라인(WL1)을 형성할 수 있다. 제3 도전 물질들(CM3)은 공통으로 연결되어 제2 워드 라인(WL2)을 형성할 수 있다. 제4 도전 물질들(CM4)은 공통으로 연결되어 제3 워드 라인(WL3)을 형성할 수 있다. 제5 도전 물질들(CM5)은 공통으로 연결되어 제4 워드 라인(WL4)을 형성할 수 있다. 제6 도전 물질들(CM6)은 공통으로 연결되어 제5 워드 라인(WL5)을 형성할 수 있다. 제7 도전 물질들(CM7)은 공통으로 연결되어 제6 워드 라인(WL6)을 형성할 수 있다.
제8 및 제9 도전 물질들(CM8, CM9)은 각각 스트링 선택 트랜지스터들(SSTa, SSTb)의 제어 게이트들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 절연막들(INF1, INF2)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 전하 포획층들로 동작할 수 있다. 제8 및 제9 도전 물질들(CM8, CM9)에 대응하는 채널막들(CH)은 스트링 선택 트랜지스터들(SSTa, SSTb)의 수직 바디(vertical body)로 동작할 수 있다.
제1 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL1a)을 형성할 수 있다. 제1 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL1b)을 형성할 수 있다. 제2 행의 제8 도전 물질(CM8)은 스트링 선택 라인(SSL2a)을 형성할 수 있다. 제2 행의 제9 도전 물질(CM9)은 스트링 선택 라인(SSL2b)을 형성할 수 있다.
도 21은 도 2의 메모리 블록(BLKa)의 다른 예시적인 구조를 보여주는 사시도이다. 도 2 및 도 21을 참조하면, 기판(SUB) 상에 행 방향 및 열 방향을 따라 신장되는 평면 형태의 도전 물질(CM_BG)이 제공된다. 도전 물질(CM_BG)은 기판(SUB)과 전기적으로 분리될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 신장되며 열 방향을 따라 서로 이격되어 배치되는 제1 및 제2 그룹의 도전 물질들이 제공된다. 제1 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM6~CM10)을 포함한다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM6~CM10)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
제2 그룹의 도전 물질들은 기판(SUB) 상에서 기판(SUB)과 수직한 방향으로 적층되는 복수의 도전 물질들(CM1~CM5)을 포함한다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 서로 이격될 수 있다. 복수의 도전 물질들(CM1~CM5)은 높이 방향을 따라 도전 물질(CM_BG)로부터 이격될 수 있다.
도전 물질 상의 각 행에서, 행 방향을 따라 서로 이격된 필라들(PL)이 제공된다. 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제1 내지 제5 도전 물질들(CM1~CM5)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 또한, 각 필라(PL)는 기판(SUB)과 수직한 높이 방향을 따라 제6 내지 제10 도전 물질들(CM6~CM10)을 관통하여 도전 물질(CM_BG)의 내부의 공간으로 신장될 수 있다. 각 필라(PL)는 도전 물질(CM_BG)의 내부의 공간에서 열 방향으로 신장되어, 도전 물질들(CM1~CM5)을 관통한 부분과 도전 물질들(CM6~CM10)을 관통한 부분이 서로 연결될 수 있다.
각 필라(PL)는 절연막(INF) 및 채널막(CH)을 포함한다. 절연막(INF)은 전하 포획층을 형성할 수 있다. 절연막(INF)은 ONO 또는 ONOA를 포함할 수 있다. 채널막(CH)은 활성 영역을 형성할 수 있다.
각 필라(PL)에서, 도전 물질들(CM1~CM5)을 관통한 부분은, 높이 방향을 따라, 소스 영역(SR)을 통해 공통 소스 영역(CSR)에 연결될 수 있다. 소스 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
각 필라(PL)에서, 도전 물질들(CM6~CM10)을 관통한 부분은, 높이 방향을 따라, 드레인 영역(DR) 및 콘택(CT)을 통해 비트 라인(BL)에 연결될 수 있다. 드레인 영역(SR)은 N 도전형을 갖는 반도체, 예를 들어 실리콘을 포함할 수 있다. 공통 소스 영역(CSR)은 금속 물질 또는 반도체를 포함할 수 있다.
도 20을 참조하여 설명된 바와 같이, 공통 소스 영역(CSR)은 공통 소스 라인(CSL)을 형성할 수 있다. 각 필라(PL)에서, 제1 내지 제10 도전 물질들(CM1~CM10) 각각은 접지 선택 라인(GSL), 워드 라인(WL) 또는 스트링 선택 라인(SSL)에 대응할 수 있다. 예를 들어, 공통 소스 영역(CSR)에 가장 인접한 적어도 하나의 도전 물질은 접지 선택 라인을 형성할 수 있다. 드레인 영역(DR)에 가장 인접한 적어도 하나의 도전 물질은 스트링 선택 라인을 형성할 수 있다. 적어도 하나의 스트링 선택 라인을 형성하는 도전 물질과 적어도 하나의 접지 선택 라인을 형성하는 도전 물질 사이에 위치하는 도전 물질들은 워드 라인들을 형성할 수 있다. 적어도 하나의 접지 선택 라인은 필라(PL)와 함께 적어도 하나의 접지 선택 트랜지스터를 형성할 수 있다. 적어도 하나의 스트링 선택 라인은 필라(PL)와 함께 적어도 하나의 스트링 선택 트랜지스터를 형성할 수 있다. 워드 라인들은 필라(PL)와 함께 각각 메모리 셀들을 형성할 수 있다. 도전 물질(CM_BG)는 각 필라(PL)의 꺾인 부분에 채널을 형성하는 패스 게이트로 동작할 수 있다.
도 22는 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 22를 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 채널(CH1)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 채널(CH1)은 입출력 채널일 수 있다. 제어 신호(CTRL)는 제2 채널(CH2)을 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 채널(CH2)는 제어 채널일 수 있다.
불휘발성 메모리(110)는 도 1 내지 도 19를 참조하여 설명된 프로그램 복원 동작을 수행하도록 구성될 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 에러 정정 블록(124)을 포함할 수 있다. 에러 정정 블록(124)은 불휘발성 메모리(110)에 기입되는 제1 데이터(DATA1)에 기반하여 패리티를 생성할 수 있다. 생성된 패리티는 제1 데이터(DATA1)와 함께 불휘발성 메모리(110)에 기입될 수 있다. 패리티를 생성하는 동작은 에러 정정 인코딩 동작일 수 있다. 에러 정정 블록(124)은 불휘발성 메모리(110)로부터 제1 데이터(DATA1) 및 패리티를 수신할 수 있다. 에러 정정 블록(124)은 수신된 패리티를 이용하여 제1 데이터(DATA1)의 에러를 정정할 수 있다. 에러를 정정하는 동작은 에러 정정 디코딩 동작일 수 있다.
예시적으로, 에러 정정 디코딩 시에, 에러 정정 블록(124)은 간소화된 에러 정정 또는 완전 에러 정정을 수행할 수 있다. 간소화된 에러 정정은 감소된 에러 정정 시간을 갖는 에러 정정일 수 있다. 완전 에러 정정은 향상된 신뢰성을 갖는 에러 정정일 수 있다. 에러 정정 블록(124)은 간소화된 에러 정정 또는 완전 에러 정정을 선택적으로 수행함으로써, 스토리지 장치(100)의 동작 속도 및 신뢰성을 향상시킬 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 23은 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다. 도 23을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 24를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리
111; 메모리 셀 어레이 113; 어드레스 디코더 회로
115; 페이지 버퍼 회로 117; 데이터 입출력 회로
119; 제어 로직 회로 120; 메모리 컨트롤러
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 컨트롤 회로
127; 메모리 인터페이스 130; 랜덤 액세스 메모리
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (20)

  1. 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 복수의 워드 라인들 중 제1 워드 라인에 제1 전압을 인가하고 제2 워드 라인에 제2 전압을 인가하는 단계;
    상기 제1 워드 라인의 전압을 제1 레벨로 감소시키는 단계; 그리고
    상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 제2 레벨로 감소시키는 단계를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계 및 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계는 동시에 수행되는 동작 방법.
  3. 제1 항에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계는 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계보다 늦게 수행되는 동작 방법.
  4. 제3 항에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계는, 상기 제2 워드 라인의 전압이 상기 제2 레벨에 도달하기 전에 수행되는 동작 방법.
  5. 제3 항에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계는, 상기 제2 워드 라인의 전압이 상기 제2 레벨에 도달한 후에 수행되는 동작 방법.
  6. 제1 항에 있어서,
    상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계 이후에, 상기 제2 워드 라인의 전압은 일정 시간 동안 상기 제1 워드 라인의 전압보다 높게 유지되는 동작 방법.
  7. 제1 항에 있어서,
    상기 제2 워드 라인의 전압이 상기 제2 레벨에 도달한 후에, 상기 제2 워드 라인의 전압을 상기 제2 레벨보다 낮고 상기 제1 레벨보다 높은 제3 레벨로 감소시키는 단계를 더 포함하는 동작 방법.
  8. 제1 항에 있어서,
    상기 제1 워드 라인의 전압이 상기 제1 레벨에 도달한 후에, 상기 제1 워드 라인의 전압을 상기 제1 레벨보다 낮은 제3 레벨로 감소시키는 단계를 더 포함하는 동작 방법.
  9. 제1 항에 있어서,
    상기 제1 전압은 프로그램 동작 시에 비선택된 워드 라인에 인가되는 패스 전압이고, 상기 제2 전압은 상기 프로그램 동작 시에 선택된 워드 라인에 인가되는 프로그램 전압인 동작 방법.
  10. 제9 항에 있어서,
    상기 프로그램 동작 및 검증 동작은 하나의 프로그램 루프를 형성하고, 상기 프로그램 루프는 상기 프로그램 전압의 레벨을 증가시키며 반복적으로 수행되는 동작 방법.
  11. 제10 항에 있어서,
    상기 프로그램 루프가 미리 정해진 횟수만큼 반복될 때마다, 상기 제1 레벨과 상기 제2 레벨의 차이가 증가되는 동작 방법.
  12. 제10 항에 있어서,
    상기 프로그램 루프가 미리 정해진 횟수만큼 반복될 때마다, 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계 이후에 상기 제2 워드 라인의 전압을 상기 제1 워드 라인의 전압보다 높게 유지하는 시간이 증가 또는 감소되는 동작 방법.
  13. 제10 항에 있어서,
    상기 검증 동작 시에 적어도 하나의 프로그램 상태에 대응하는 검증 결과가 패스를 가리킬 때, 상기 제1 레벨과 상기 제2 레벨의 차이가 증가되는 동작 방법.
  14. 제10 에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계 및 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계는, 미리 정해진 프로그램 상태에 대응하는 검증 결과가 패스된 후에 각 프로그램 루프에서 수행되는 동작 방법.
  15. 제14 항에 있어서,
    상기 미리 정해진 프로그램 상태에 대응하는 검증 결과가 패스되기 전에, 각 프로그램 루프에서, 상기 제1 워드 라인의 전압과 상기 제2 워드 라인의 전압은 동일한 레벨로 감소되는 동작 방법.
  16. 제10 항에 있어서,
    상기 제1 워드 라인의 전압을 상기 제1 레벨로 감소시키는 단계 및 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 상기 제2 레벨로 감소시키는 단계는, 상기 프로그램 전압의 레벨이 목표 레벨에 도달한 후에 수행되는 동작 방법.
  17. 제1 항에 있어서,
    상기 제2 워드 라인의 위치가 제1 위치일 때, 상기 제1 레벨과 상기 제2 레벨의 차이는 제1 차이이고,
    상기 제2 워드 라인의 위치가 제2 위치일 때, 상기 제1 레벨과 상기 제2 레벨의 차이는 제2 차이인 동작 방법.
  18. 제1 항에 있어서,
    상기 불휘발성 메모리 장치는 기판 위에서 행들 및 열들로 배열된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 스트링 선택 트랜지스터를 포함하는 동작 방법.
  19. 제1 항에 있어서,
    상기 제1 전압은 읽기 동작 시에 비선택 워드 라인에 인가되는 비선택 읽기 전압이고, 상기 제2 전압은 상기 읽기 동작 시에 선택 워드 라인에 인가되는 선택 읽기 전압인 동작 방법.
  20. 기판 위에서 행들 및 열들로 배열된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층된 적어도 하나의 접지 선택 트랜지스터, 메모리 셀들 및 적어도 하나의 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 셀 스트링들의 메모리 셀들에 연결되는 어드레스 디코더 회로; 그리고
    비트 라인들을 통해 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 어드레스 디코더 회로는, 제1 구간에서 상기 워드 라인들 중 제1 워드 라인에 제1 전압을 인가하고 제2 워드 라인에 제2 전압을 인가하고, 제2 구간에서 상기 제1 워드 라인의 전압을 제1 레벨로 감소시키고 상기 제2 워드 라인의 전압을 상기 제1 레벨보다 높은 제2 레벨로 감소시키도록 구성되는 불휘발성 메모리 장치.
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