KR20160078454A - 발광 디바이스들의 웨이퍼의 분리 - Google Patents

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코닌클리케 필립스 엔.브이.
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Abstract

발명의 실시예들은 발광 디바이스들의 웨이퍼를 분리시키는 방법에 관한 것이다. 방법은 웨이퍼 상의 다이싱 스트리트 상에 제1 홈을 스크라이브하는 단계 및 웨이퍼 상의 피처에 대한 제1 홈의 위치를 사용하여 웨이퍼의 정렬을 체크하는 단계를 포함한다. 정렬을 체크한 후, 제2 홈이 다이싱 스트리트 상에 스크라이브된다.

Description

발광 디바이스들의 웨이퍼의 분리{SEPARATING A WAFER OF LIGHT EMITTING DEVICES}
본 발명은 발광 디바이스들의 웨이퍼를 개별 발광 디바이스들 또는 발광 디바이스들의 그룹들로 분리시키는 방법들에 관한 것이다.
발광 다이오드(LED)들, 공진 공동 발광 다이오드(RCLED)들, 수직 공동 레이저 다이오드(VCSEL)들, 및 발광 레이저들을 포함하는 반도체 발광 디바이스들은 현재 이용가능한 가장 효율적인 광원들이다. 가시 스펙트럼에 걸쳐 동작할 수 있는 높은 밝기의 발광 디바이스들의 제조에서 현재 관심 대상인 물질 시스템들은 III-V족 반도체, 특히, III-질화물 물질들이라고도 지칭되는 질소, 인듐, 알루미늄 및 갈륨의 2가, 3가 및 4가 합금들을 포함한다. 통상적으로, III-질화물 발광 디바이스들은 금속-유기 화학적 기상 증착법(MOCVD), 분자 빔 에피텍시(MBE) 또는 다른 에피텍셜 기법들에 의해 사파이어, 실리콘 탄화물, III-질화물 또는 다른 적절한 기판 상에 상이한 조성물들 및 도펀트 농도의 반도체층들의 스택을 에피텍셜방식으로 성장시킴으로써 제조된다. 스택은 종종 기판 위에 형성되는, 예를 들어, Si로 도핑되는 하나 이상의 n-타입 층들, n-타입 층 또는 층들 위에 형성되는 활성 영역 내의 하나 이상의 발광 층들, 및 활성 영역 위에 형성되는, 예를 들어, Mg로 도핑되는 하나 이상의 p-타입 층들을 포함한다. 전기적 접촉들(electrical contacts)이 n-타입 영역 및 p-타입 영역 상에 형성된다.
US 2011/0132885는 반도체 디바이스들의 웨이퍼의 싱귤레이팅(singulating)을 기술한다. 문단 4는 "반도체 웨이퍼로부터 제조되는 개별 디바이스들(또는 다이들)이 서로 분리되도록 반도체 웨이퍼의 다이싱 프로세스에서 레이저가 종종 사용된다. 웨이퍼 상의 다이들은 스트리트들에 의해 분리되고 레이저는 스트리트들을 따라 웨이퍼를 절단하기 위해 사용될 수 있다. 레이저는 웨이퍼를 완전히 통과하여, 또는 천공점에서 웨이퍼를 자름으로써 분리되는 웨이퍼의 나머지 부분을 가지는 웨이퍼를 부분적으로 통과하여 절단하기 위해 사용될 수 있다. 발광 다이오드(LED)들을 제조할 때, 웨이퍼 상의 개별 다이들은 LED들에 대응한다"라고 교시하고 있다.
수율을 개선할 수 있는 LED들의 웨이퍼의 다이싱 방법들을 제공하는 것이 발명의 목적이다.
발명의 실시예들은 발광 디바이스들의 웨이퍼를 분리시키는 방법에 관한 것이다. 방법은 웨이퍼 상의 다이싱 스트리트 상에 제1 홈을 스크라이브하는 단계 및 웨이퍼 상의 피처에 대한 제1 홈의 위치를 사용하여 웨이퍼의 정렬을 체크하는 단계를 포함한다. 정렬을 체크한 이후, 제2 홈이 다이싱 스트리트 상에 스크라이브된다.
발명의 실시예들은 발광 디바이스들의 웨이퍼를 분리시키는 방법에 관한 것이다. 웨이퍼는 스트리트들에 의해 분리되는 복수의 행들에 배치되는 복수의 발광 디바이스들을 포함한다. 방법은 스트리트를 따라 웨이퍼를 잘라서 웨이퍼의 나머지 부분으로부터 섹션을 분리시키는 단계를 포함한다. 섹션 및 웨이퍼의 나머지 부분은 각각 발광 디바이스들의 적어도 2개 행들을 포함한다. 방법은 발광 디바이스들의 적어도 2개 행들 사이에 배치되는 스트리트를 따라 섹션을 자르는 단계를 더 포함한다.
도 1은 III-질화물 LED의 일 예를 예시한다.
도 2는 기판 상에 형성되는 LED들의 웨이퍼의 일부분을 예시한다.
도 3은 LED들의 웨이퍼를 스크라이브하고 개별 LED들로 자르는 것을 예시한다.
도 4는 2개의 LED들의 2개 그룹들 사이에 배치되는 레이저-스크라이브 커프(kerf)를 포함하는 웨이퍼의 일부분의 평면도이다.
도 5a는 싱귤레이션 홈(singulation groove)을 가지는 스크라이브된 스트리트 및 파일럿 홈들을 가지는 스크라이브된 스트리트를 포함하는 웨이퍼의 평면도이다.
도 5b는 더 상세하게 예시된 5a의 웨이퍼의 일부분의 평면도이다.
도 5c는 도 5a에 예시된 웨이퍼의 단면도이다.
도 6a는 파일럿 홈 위에 싱귤레이션 홈을 스크라이브한 이후 그리고 추가적인 싱귤레이션 홈들을 스크라이브한 이후 도 5a의 웨이퍼의 평면도이다.
도 6b는 더 상세하게 예시된 6a의 웨이퍼의 일부분의 평면도이다.
도 6c는 도 6a에 예시된 웨이퍼의 단면도이다.
도 7은 웨이퍼를 자름으로써 야기되는 측벽 오프셋들을 예시한다.
도 8 및 도 9는 웨이퍼의 순차적 라인별 자르기를 예시한다.
도 10은 웨이퍼의 비-순차적 자르기를 예시한다.
도 11은 웨이퍼를 영역들로 분할하는 것을 예시한다.
도 12는 도 11에 예시된 웨이퍼의 영역에 대한 다이싱 스트리트들을 결정하는 것을 예시한다.
하기 예들에서 반도체 발광 디바이스들이 블루 또는 UV 광을 방출하는 III-질화물 LED들이지만, 레이저 다이오드들과 같은 LED들 이외의 반도체 발광 디바이스들 및 다른 III-V 물질들, III-인화물, III-비화물, II-VI 물질들, ZnO, 또는 Si-기반 물질들과 같은 다른 물질 시스템들로 만들어지는 반도체 발광 디바이스들이 사용될 수 있다.
도 1은 본 발명의 실시예들에서 사용될 수 있는 III-질화물 LED를 예시한다. 임의의 적절한 반도체 발광 디바이스가 사용될 수 있고, 발명의 실시예들은 도 1에 예시되는 디바이스에 제한되지 않는다. 도 1의 디바이스는 본 기술분야에 공지된 바와 같이 성장 기판(10) 상에 III-질화물 반도체 구조체(12)를 성장시킴으로써 형성된다. 성장 기판은 종종 사파이어이지만, 예를 들어, SiC, Si, GaN, 또는 복합 기판과 같은 임의의 적절한 기판이 사용될 수 있다. 반도체 구조체는 n-타입 영역과 p-타입 영역 사이에 끼이는 발광 또는 활성 영역을 포함한다. n-타입 영역(16)이 먼저 성장될 수 있고, 예를 들어, 버퍼층들 또는 핵발생층들과 같은 준비층들, 및/또는 n-타입이거나 또는 고의도 도핑되지 않을 수 있는 성장 기판의 제거를 용이하게 하도록 설계된 층들, 및 발광 영역이 효율적으로 광을 방출하기에 바람직한 광학적, 물질적 또는 전기적 특징들을 위해 설계되는 n-타입 또는 심지어 p-타입 디바이스 층들을 포함하는, 상이한 조성들 및 도펀트 농도의 다수의 층들을 포함할 수 있다. 발광 또는 활성 영역(18)은 n-타입 영역 위에 성장된다. 적절한 발광 영역들의 예들은 단일의 두꺼운 또는 얇은 발광층, 또는 장벽층들에 의해 분리되는 다수의 얇은 또는 두꺼운 발광층들을 포함하는 다수의 양자 우물 발광 영역을 포함한다. p-타입 영역(20)이 이후 발광 영역 위에 성장될 수 있다. n-타입 영역과 마찬가지로, p-타입 영역은, 고의도 도핑되지 않은 층들, 또는 n-타입 층을 포함하는, 상이한 조성, 두께 및 도펀트 농도의 다수의 층들을 포함할 수 있다.
성장 이후, p-접촉이 p-타입 영역의 표면 상에 형성된다. p-접촉(21)은 종종 반사성 금속 및 반사성 금속의 전기적 이동(electromigration)을 방지하거나 감소시킬 수 있는 가드 금속과 같은 다수의 전도성 층들을 포함한다. 반사성 금속은 종종 은이지만, 임의의 적절한 물질 또는 물질들이 사용될 수 있다. p-접촉(21)을 형성한 이후, p-접촉(21), p-타입 영역(20), 및 활성 영역(18)의 일부가 제거되어 n-접촉(22)이 형성되는 n-타입 영역(16)의 일부를 노출시킨다. n-접촉 및 p-접촉(22 및 21)은 실리콘의 산화물 또는 임의의 다른 적절한 물질과 같은 유전체(24)로 채워질 수 있는 갭(25)에 의해 서로 전기적으로 격리된다. 다수의 n-접촉 비아들이 형성되며; n-접촉 및 p-접촉(22 및 21)은 도 1에 예시되는 배열에 제한되지 않는다. 본 기술분야에 공지된 바와 같이, n-접촉 및 p-접촉은 유전체/금속 스택을 가지는 결합 패드들을 형성하도록 재배포될 수 있다.
LED에 대한 전기적 접속들을 형성하기 위해, 하나 이상의 상호접속들(26 및 28)이 n-접촉 및 p-접촉(22 및 21) 상에 형성되거나 n-접촉 및 p-접촉(22 및 21)에 전기적으로 접속된다. 상호접속(26)은 도 1의 n-접촉(22)에 전기적으로 접속된다. 상호접속(28)은 p-접촉(21)에 전기적으로 접속된다. 상호접속들(26 및 28)은 n-접촉 및 p-접촉(22 및 21)으로부터 그리고 유전체(24 및 27)에 의해, 서로 전기적으로 격리된다. 상호접속들(26 및 28)은, 예를 들어, 땜납, 스터드 범프, 금 층들, 또는 임의의 다른 적절한 구조일 수 있다. 하기에 기술되는 바와 같이, 많은 개별 LED들이 단일 웨이퍼 상에 형성되고 이후 디바이스들의 웨이퍼로부터 다이싱된다. 상호접속들(26 및 28)은 블록(14)에 의해 후속하는 도면들에 표현된다. 반도체 구조체 및 n-접촉 및 p-접촉(22 및 21)은 블록 12에 의해 후속하는 도면들에 표현된다.
하기 실시예들이 웨이퍼를 개별 LED들로 분리시키는 것을 기술하지만, 기술되는 기법들은 웨이퍼를 LED들의 그룹들로 분리시키기 위해 사용될 수 있다. 하기 실시예들이 사파이어 성장 기판을 참조하지만, 기술되는 기법들은 임의의 적절한 성장 기판에 적용될 수 있다.
도 2 및 도 3은 웨이퍼를 스크라이브하고 잘라서 개별 LED들로 분리하는 것을 예시한다. 도 2에서, 웨이퍼(1)는 상호접속들(14)이 위로 대향하도록 다이싱 프레임(30)에 부착된다. 웨이퍼는 LED들 사이에서 다이싱 스트리트들(32)을 따라 레이저 빔을 도파(guiding)시킴으로써 레이저 스크라이브된다(laser scribed). 레이저 스크라이브는 반도체 구조체(12) 및 기판(10)의 두께의 일부에 홈들을 생성한다. 반도체 구조체(12) 내의 홈들은 구조(12)를 다수의 디바이스들로 그린다(delineate).
도 3에서, 웨이퍼는 도 2에 형성되는 스크라이브된 홈들을 따라 잘린다. 웨이퍼는 지지대(34)를 향해 아래로 대향하는 상호접속들을 가지고 지지대(34) 상에 배치된다. 웨이퍼 커버(38)가 웨이퍼(1)와 지지대(34) 사이에 배치되어, 자르는 동안 상호접속들(14)과 반도체 구조체(12)를 보호할 수 있다. 웨이퍼는 이후 길로틴식(Guillotine-like) 다이 자르기 설정을 거치며, 여기서 다이싱 프레임(30) 상에 배치되는 날(40)에 힘(42)이 인가되어, 레이저-스크라이브된 홈들(32)에 맞춰 정렬된다. 날(40)은 웨이퍼 지지대(34) 내의 갭(36)에 맞춰 정렬된다. 날(40) 상의 힘(42)은 레이저 스크라이브된 홈들(32)로부터 웨이퍼(1)의 나머지 두께를 통한 파열 전파(44)를 야기하여, 분리를 초래한다.
도 2에 예시된 바와 같은 레이저 스크라이브은 웨이퍼의 스트레스 상태들을 변경시키고 머신 컴포넌트들을 가열할 수 있는데, 이는 웨이퍼가 오정렬되도록 할 수 있다. 따라서, 홈이 스크라이브되는 위치에 대한 정정이 웨이퍼의 레이저 스크라이브동안 주기적으로 이루어져서 웨이퍼 상의 LED들의 손상을 회피해야 한다. 홈이 스크라이브되는 위치를 체크하는 것은 통상적으로 자동화된 프로세스이며, 여기서, 도 4에 예시된 바와 같이, 레이저 스크라이브 위치의 중심은, 이미지 프로세싱 알고리즘 및 웨이퍼 상에 형성되는 기점 타겟들을 사용하여, LED들의 이웃 행들(또한 본원에서 다이싱 스트리트들이라 지칭됨) 사이의 영역의 중심에 매치된다. 기점 타겟은 웨이퍼 상에 형성되는 참조 마크(reference mark)이다.
도 4는 각각의 LED 상에 형성되는 기점 타겟들(52)을 가지는 4개의 LED들(50)을 예시한다. 스크라이브된 홈(56)은 2개의 LED들의 2개의 세트들(50) 사이에 각각 진행한다. 스크라이브된 홈(56)의 중심은 점선(54)으로 표시된다. 스크라이브된 홈(56)은 바람직하게는 다이싱 스트리트(57)의 중심에 위치된다. 홈(56)의 위치를 체크하기 위해(또한 본원에서 커프 위치 체크라고도 지칭됨), 이미지(예를 들어 도 4에 예시된 4개의 LED들(50)의 이미지)가 캡처되고, 그것의 픽셀들은 그레이 스케일로 분석된다. 스크라이브 라인 주위의 컬러 스케일에서의 급격한(sharp) 대비는 홈 경계들을 정의함으로써 머신이 홈(56)의 중심(54)을 추론하기 위해 필요한 신호를 생성한다. 조명 조건들은 스크라이브된 홈(56)의 내부에 대부분 블랙인 픽셀들을 그리고 스크라이브된 홈(56)의 외부에 밝은 컬러의 픽셀들을 생성하도록 최적화된다. 기점들(52)의 위치들은 웨이퍼가 로딩되기 전에 머신 내에 프로그래밍된다. 커프 위치는, 캡쳐된 이미지에서 이전에 프로그래밍된 인식 부호(fiducial mark)(52)를 찾고, 이후 웨이퍼 위치를, 예를 들어, 도 4에 예시된 바와 같이 기점(52)으로부터 스크라이브된 홈(56)의 중심(54)까지의 거리(58), 또는 2개의 LED들(50) 사이의 거리(60)와 같은 하나 이상의 공지된 거리들에 매치하도록 조정시킴으로써 머신에 의해 조정된다.
더 두꺼운 성장 기판(10)은 더 얇은 웨이퍼에 비해 더 깊은 레이저 스크라이브된 홈 깊이를 요구한다. 예를 들어, 200 마이크론 초과의 두께(예를 들어, 230 마이크론 및 250 마이크론 사이의 두께)의 사파이어 성장 기판은 적어도 50 마이크론 및 기껏해야 60 마이크론의 홈 깊이를 요구할 수 있는 반면, 100 마이크론 및 120 마이크론 사이의 두께의 사파이어 기판은 단지 30 마이크론 내지 35 마이크론의 홈 두께를 요구할 수 있다. 스크라이브된 홈이 깊이는 레이저 스크라이브의 펄스 피크 파워를 증가시킴으로써 더 깊게 만들어질 수 있다. 홈 깊이가 더 깊을수록, 스크라이브된 홈의 표면 개구가 더 넓어지는데, 즉 커프의 최상부는 더 얕은 홈에 대해서보다는 더 깊은 홈에 대해 더 넓다.
종래의 이미지 프로세싱 알고리즘은 더 깊은 스크라이브에 의해 야기되는 더 넓은 홈들을 인지하지 않을 수도 있다. 홈들을 50 내지 60 마이크론 깊이로 스크라이브한 이후, 광택 슬래그가 홈들에서 관측될 수 있다. 레이저 스크라이브 머신 비전 소프트웨어는 광택 슬래그를 화이트 픽셀로서 분석할 수 있다. 스크라이브된 라인들 내의 이러한 화이트 픽셀들은 이미지 알고리즘이 홈들의 경계들을 인지하는 것을 막을 수 있다.
발명의 실시예들에서, 스크라이브 라인 또는 커프 위치 검출을 위해 사용되는 얕은 파일럿 홈(shallow pilot groove)이 먼저 형성된다. 웨이퍼의 위치의 검출 및 정정 이후, 웨이퍼 싱귤레이션을 위해 사용되는 깊은 홈이 스크라이브된다.
도 5 및 6은 얕은 파일럿 홈 및 깊은 싱귤레이션 홈의 스크라이브을 예시한다. 도 5a, 5b 및 5c는 커프 위치 정정을 위한 얕은 파일럿 홈의 형성을 예시한다. 도 6a, 6b 및 6c는 커프 위치 정정을 위한 깊은 싱귤레이션 홈의 형성을 예시한다. 도 5a 및 6a는 웨이퍼의 최상부 뷰들이다. 도 5b 및 6b는 각자 도 5a 및 6a에 예시된 웨이퍼들의 일부분들을 더 상세하게 예시한다. 도 5c 및 6c는 각자 도 5a 및 6a에 예시된 웨이퍼들의 측면 뷰들이다.
도 5a, 5b 및 5c에 예시된 웨이퍼 상에서, 스트리트(63) 앞에 스트리트(61)가 스크라이브된다. 스트리트(61)는, 그 중심이 62A에 표시되는, 깊은 싱귤레이션 홈(62)을 가지고 스크라이브된다. 스트리트(63)는 커프 위치 검출 및 정정을 위해 사용되는 얕은 파일럿 홈(64)을 가지고 스크라이브된다. 파일럿 홈(64)의 중심은 64A에 표시된다. 도 5c에 예시된 바와 같이, 스트리트(63) 내의 파일럿 홈(64)은 스트리트(61) 내의 싱귤레이션 홈(62)보다 더 얕다.
파일럿 홈(64)은 일부 실시예들에서 싱귤레이션 홈(62)의 깊이의 15% 이하, 일부 실시예들에서는 싱귤레이션 홈의 깊이의 20% 이하, 및 일부 실시예들에서는 싱귤레이션 홈의 깊이의 30% 이하일 수 있다. 일 예에서, 파일럿 홈은 10 ㎛의 깊이를 가지고, 싱귤레이션 홈(62)은 60 ㎛의 깊이를 가진다.
도 5b에 예시된 바와 같이, 파일럿 홈(64)은 싱귤레이션 홈(62)보다 더 좁을 수 있다. 파일럿 홈(64)은 일부 실시예들에서 싱귤레이션 홈(62)의 폭의 50% 이하, 일부 실시예들에서 싱귤레이션 홈(62)의 60% 이하, 일부 실시예들에서 싱귤레이션 홈(62)의 70% 이하일 수 있다. 일 실시예에서, 파일럿 홈(64)은 14 ㎛의 폭을 가지며, 싱귤레이션 홈은 26 ㎛의 폭을 가진다. 일 예에서, 스트리트(63)에 스크라이브되는 파일럿 홈(64)은 레이저 스크라이브의 프로세스 파워의 10% 미만으로 형성될 수 있는 반면, 스트리트(61)에서 스크라이브되는 싱귤레이션 홈(62)은 레이저 스크라이브의 프로세스 파워의 100%로 형성될 수 있다. 스트리트(63)에 스크라이브되는 파일럿 홈(64)은 머신에 의해 수행되는 커프 위치 검출 알고리즘에 의해 홈으로서 인지가능한 반면, 스트리트(61)에 스크라이브되는 싱귤레이션 홈(62)은 홈으로서 인지가능하지 않다.
도 5a, 5b 및 5c에서 스트리트(63) 내의 파일럿 홈(64)이 스크라이브된 이후, 웨이퍼를 이동시켜 거리들(58 및/또는 60)에 대한 미리 결정된 값들에 따라 웨이퍼를 재정렬하는 것에 선행하여, 전술된 바와 같이, 예를 들어, 기점들(52)을 검출하고, 거리들(58 및 60)을 결정함으로써, 커프 위치 정정이 착수된다.
도 6a, 6b 및 6c에서, 스트리트(63)가 싱귤레이션 홈(66)을 가지고 다시 스크라이브된다. 싱귤레이션 홈(66)은 이전에-형성된 파일럿 홈(64)을 파괴한다. 싱귤레이션 홈(66)은 레이저 스크라이브의 프로세스 파워의 100%로 형성될 수 있다. 스트리트(68)로 시작하는 후속하는 스트리트들은 이후, 다음 커프 검출 및 정정 스트리트가 도달될 때까지, 싱귤레이션 홈들을 가지고 스크라이브된다. 전술된 저전력 및 고전력 파일럿 및 싱귤레이션 홈들을 형성하는 프로세스는 각각의 나머지 커프 검출 및 정정 위치에서 반복된다. 전술된 커프 검출 및 정정 프로세스는 표준 레이저 스크라이브 장비를 사용할 수 있고, 완전히 자동화될 수 있다.
전체 웨이퍼가 레이저 스크라이브된 이후, 개별 LED들 또는 LED들의 그룹들은, 전술된 바와 같이 그리고 하기에 더 상세하게 기술되는 바와 같이, 자름으로써 싱귤레이트될 수 있다.
또한 다이싱이라 명명되는 웨이퍼 분리 이전에, 다이싱 프레임(30)이 웨이퍼(1)에 부착된다. 다이싱 프레임(30)은 늘일 수 있는 다이싱 테이프일 수 있다. 전술된 바와 같이 웨이퍼 커버(38)는 웨이퍼(1)와 지지대(34) 사이에 배치되어, 자르기 프로세스 동안 상호접속들(14)과 반도체 구조체(12)를 보호할 수 있다.
웨이퍼들은 힘(42)을 인가하여 웨이퍼(1)를 자름으로써 개별 LED들 또는 LED들의 그룹들로 통상적으로 분리된다. 웨이퍼 내의 균열들 간의 LED들의 그룹들은 하나의 LED 폭, 또는 다수의 LED 폭일 수 있다. 대안으로, 그룹들은, 디바이스들의 정사각형 블록들 또는 L-형 그룹들을 포함하는 임의의 적절한 배열에서 단일 디바이스 또는 몇몇 디바이스들로 구성될 수 있다. 도 7에 예시된 바와 같이, 통상적으로 웨이퍼는 순차적으로 행별로, 하나의 디바이스 폭으로 분리된다. 행 분리 이후, 각각의 행은 개별 디바이스들 또는 디바이스들의 그룹들로 분리될 수 있다. 웨이퍼(1)는, 지지대(34) 및 지지대(34) 내의 갭(36)에 맞춰 정렬되는 날(40)을 따라 움직인다.
도 7에서, 행(76)은 행(76)과 행(74) 사이에서 웨이퍼를 자름으로써 웨이퍼로부터 먼저 분리되고, 이후 행(74)은 웨이퍼로부터 분리되고, 이후 행(72)이 분리되는 등의 식이다. 자르기 이후, 행들(72, 74 및 76)은 다이싱 프레임(30)과 웨이퍼 커버 분리기(38)에 부착된 채 유지된다. 절단 날(40)의 어느 한 측 상의 웨이퍼 바디들은 동일한 굽힘 모멘트(bending moment)들을 가지지 않는데, 왜냐하면, 한 측(행들(76, 74, 및 72))이 이미 잘린 영역들로 구성되는 반면 다른 측(웨이퍼(70)의 나머지)은 아직 잘리지 않은 부분적 웨이퍼 피스로 구성되기 때문이다. 자르는 동안 파열이 전개됨에 따라, 행들(72, 74 및 76)에 예시된 바와 같이, 굽힘 모멘트에서의 비대칭성은 측벽 오프셋을 초래하는 균열 전파에서의 바이어스를 생성할 수 있다. 일부 행들에서의 디바이스들의 측벽들은 자르기 프로세스 동안 동일하지 않은 힘들의 결과로서 기울어질 수 있다.
또한, 다이싱 프레임(30) 및 웨이퍼 커버 분리기(38)는 웨이퍼가 잘릴 때 늘어날 수 있다. 자르기 이후 다이싱 프레임(30) 및 웨이퍼 커버 분리기(38)의 후속적인 복원 시에, 나머지 웨이퍼 피스들 및/또는 다이들의 위치들은 다이싱 프레임(30) 및 웨이퍼 커버 분리기(38)의 움직임들로 인해 약간 시프트될 수 있다. 나머지 웨이퍼 피스들 및/또는 다이들의 위치들에서의 시프트를 야기하는 움직임은 자르기 동안, 또는 자르기 이후 복원 동안 발생할 수 있다. 웨이퍼를 따라 자르기가 진행됨에 따라, 다이싱 레인들과 머신의 축 사이의 오정렬이 유입될 수 있고, 점점 더 악화될 수 있다.
예를 들어, 도 8 및 도 9는 웨이퍼(1)의 순차적인 라인별 자르기를 예시한다. 도 8에서, 날(40)(도 3 및 도 7에 도시됨)은 축(78)을 따라 정렬되어, 방향(80)으로 웨이퍼를 따라 진행하여, 도면에 도시되는 점선 수평선들에서 순차적으로 웨이퍼를 자른다. (후속하는 도면들에서, 날이 움직이거나 진행하는 것으로서 기술되지만, 날 또는 웨이퍼가 움직일 수 있도록 날과 웨이퍼의 상대적 움직임만이 관련된다는 것이 이해되어야 한다. 종종 웨이퍼는 움직이는 반면, 날은 한 장소에 머무른다.)
도 9에서, 날이 축(82)을 따라 정렬되고 방향(84)으로 진행하여, 도면에 도시된 점선의 수직선들에서 웨이퍼를 순차적으로 자른다. 도 8에서 잘린 행들(86)(86은 모든 행을 지칭함)은 테이프 프레임(30)과 웨이퍼 커버 분리기(38)의 늘어남으로 인해 오정렬될 수 있다. 예를 들어, 그룹들(86a 및 86b)은 수평의 파쇄선들에 대해 기울어진다. 웨이퍼가 수직 파쇄선들을 따라 잘릴 때, 그룹들(86a 및 86b) 내의 디바이스 중 일부는 오정렬로 인해 잘못된 곳에서 잘릴 수 있는데, 이는 수율을 감소시킬 수 있다.
발명의 실시예들에서, 웨이퍼는 비순차적으로 잘리는데, 이는 측벽 오프셋들을 감소시킬 수 있고, 수율을 개선할 수 있다. 도 10은 웨이퍼의 비순차적 자르기를 예시한다. 도 10에서, 웨이퍼는 먼저 스트리트(96)에서 잘려서, LED들의 4개 행들의 그룹(98)을 형성한다. 웨이퍼는 이후 스트리트(92)에서 잘려서, LED들의 2개 행들의 2개 그룹들(100 및 102)을 형성한다. 웨이퍼는 이후 스트리트(90)에서 잘려서, LED들의 개별 행들(108 및 110)을 형성한다. 웨이퍼는 이후 스트리트(94)에서 잘려서 LED들의 개별 행들(104 및 106)을 형성한다. 웨이퍼를 먼저 LED들의 4개 행들을 포함하는 섹션으로 자르는 것은 (도 7에 예시된) 날의 어느 한 측 상의 굽힘 모멘트의 차이를 감소시킬 수 있는데, 이는 LED들 상의 측벽 오프셋들을 감소시킬 수 있고, 도 9에 예시된 오정렬을 감소시킬 수 있다.
웨이퍼를 도 10에 예시된 패턴으로 자르기 위해, 축(78)을 따라 정렬되는 날은 스트리트(96)를 자르기 위해 방향(80)으로 웨이퍼(1)에 대해 전방으로 진행하고, 이후 스트리트(92)를 자르기 위해 방향(112)으로 웨이퍼(1)에 대해 후방으로, 이후 스트리트(90)를 자르기 위해 방향(112)으로 웨이퍼(1)에 대해 후방으로, 이후, 스트리트(94)를 자르기 위해 방향(80)으로 웨이퍼(1)에 대해 전방으로 이동한다. 제1 스트리트(스트리트(96))가 잘리고, 이후 제2 스트리트(스트리트(92))가 잘리고, 이후 제1 스트리트와 제2 스트리트 사이에 있는 제3 스트리트(스트리트(94))가 잘린다. 웨이퍼가, 예를 들어, 스트리트(92)에서 그리고 스트리트들(90 및 94)에서 잘릴 때, 절단점의 어느 한 측 상의 웨이퍼의 일부의 폭은 실질적으로 동일하다.
임의의 적절한 비순차적 자르기 패턴이 사용될 수 있으며, 발명은 도 10에 예시된 특별한 4-2-1 자르기 패턴에 제한되지 않는다. 동일한 또는 상이한 비순차적 자르기 패턴은 도 9에 예시된 바와 같이 웨이퍼를 좌에서 우로 자르기 위해 사용될 수 있거나, 또는 순차적인 라인별 자르기 패턴이 웨이퍼를 좌에서 우로 자르기 위해 사용될 수 있다.
일부 실시예들에서, 도 1에 예시되는 성장 기판(10)은 LED들의 웨이퍼로부터 제거된다. LED들이 통상적으로 압박되어(strained) 성장되는 III-질화물 LED들인 경우, 기판 제거 프로세스 동안, 시스템으로부터 압박이 풀린다. 기판 제거 동안의 압박의 풀림은 웨이퍼 상의 각각의 LED의 원래 좌표들에 비해 LED들의 위치에서의 시프트를 초래할 수 있다. LED들은 다이싱 스트리트들이 비선형이며 서로 평행하지 않게 되도록 불규칙한 어레이들 내에 시프트될 수 있다. 다이싱 스트리트들이 직선이며 평행하다고 가정하는 종래의 다이싱 정렬 알고리즘의 사용은, 다이싱 스트리트들에서보다는 디바이스 영역들에서 절단함으로써 수율을 감소시킬 수 있다.
발명의 실시예들에서, LED들의 어레이 내의 위치 불규칙성들을 가지는 웨이퍼는 영역들로 분할되고, 이후, 위치-특정적, 최적-적합 라인 정렬 알고리즘이 다이싱 스트리트들을 결정하기 위해 사용된다.
도 11은 웨이퍼(1)를 영역들(124)로 분할하는 것을 예시한다. 도 11에 예시된 웨이퍼(1)가 17개의 영역들로 분할되지만, 더 많거나 더 적은 영역들이 사용될 수 있다. LED들의 n개 행들을 가지는 웨이퍼에 대해, 각각의 영역은, 예를 들어 일부 실시예들에서 LED들의 1개 초과의 행, 일부 실시예들에서 LED들의 n개 미만의 행들, 일부 실시예들에서 LED들의 적어도 5개의 행들, 일부 실시예들에서 LED들의 50개 이하의 행들, 일부 실시예들에서 LED들의 적어도 10개의 행들, 및 일부 실시예들에서 LED들의 30개 이하의 행들을 포함할 수 있다.
일부 실시예들에서, 각각의 영역은 이웃하는 기점들(130) 사이에 배치되는 다수의 행들을 포함한다. 예를 들어, 기점들(130)이 웨이퍼 상에서 LED들의 20개 행들마다 배치되는 경우, 각각의 영역은 LED들의 20개의 행들을 포함할 수 있다. (도 11에 예시되는 기점들(130)은, 이들이 영역의 폭의 절반을 점유하는 것으로 도면에 나타남에 따라, 축척에 맞게 그려지지 않지만, 실제로, 이들은 예를 들어, 10개 초과의 행들을 포함할 수 있는 영역의 단일 행에만 위치될 것이다.) 위치-특정적 최적-적합 다이싱 스트리트 정렬이 도 11에 예시된 각각의 영역에서 수행된다.
통상적으로, 웨이퍼를 직사각형(120)으로 다루는 블록-기반 정렬 알고리즘은 다이싱 스트리트들의 정렬을 체크하기 위해 사용된다. 블록-기반 알고리즘은, 어떠한 디바이스도 위치되지 않는 존재하지 않는 코너들(122)에 대해 프로세싱 시간이 낭비됨에 따라 둥근 웨이퍼에 대해서는 부적합하다. 발명의 실시예들에서, 모든 영역들의 경계들이 추가되어 실질적으로 전체 웨이퍼가 분리된다. 예를 들어, 웨이퍼의 최상부 근처에 있는 영역(126)은 웨이퍼의 중심 근처에 있는 영역(128)보다 더 좁다. 영역들의 합산이 실질적으로 웨이퍼와 동일한 형상이며 직사각형이 아니기 때문에, 어떠한 빈 영역도 분석되거나 다이싱되지 않는데, 이는 낭비되는 프로세스 시간을 없앰으로서 웨이퍼의 프로세싱 비용을 감소시킬 수 있다.
영역들을 정의하기 위해, 사용자는 먼저 기점들(130)의 대략적 위치를 이용하여 스크라이브 머신을 프로그래밍한다. 영역들(124)의 경계들은, 기점들(130)의 위치에 기초하여 사용자-정의될 수 있다. 기점들(130)은 일부 실시예들에서 영역(124)의 경계에, 또는 일부 실시예들에서 영역의 경계로부터 공지된 고정된 거리에서 맞을 수 있다(right). 웨이퍼들은 실질적으로 동일한 배향을 가지고 스크라이브 머신 내에 로딩된다. 따라서, 새로운 웨이퍼가 로딩될 때, 스크라이브 머신은 사용자-정의된 위치들에서 기점들을 탐색하고, 특정 웨이퍼 상의 기점들의 위치들이 발견될 때까지 나선형 패턴으로 바깥쪽으로 탐색한다. 웨이퍼-특정 기점 위치들이 정정되며, 정렬이 시작된다.
도 12는 LED들의 불규칙적 어레이에 대한 다이싱 스트리트들에 대해 적절한 위치를 결정하기 위해 가장 잘 맞는(best-fitting) 라인들을 사용하는 것을 예시한다. 발명의 실시예들에서의 다이싱 스트리트 정렬은, 통상적으로 이루어지는 바와 같이, 다이싱 스트리트 내에서 2개의 포인트들만을 정렬하기보다는, 최적-적합 라인을 사용한다. 적절한 알고리즘이 상업적으로 이용가능하다. 도 12는 웨이퍼 상의 3개의 영역들인 영역들(132, 134 및 136)을 예시한다. 도 12에 예시된 실시예에서, 각각의 영역은 영역의 하나의 경계(도 12에 도시된 배향에서 각각의 영역의 최상부)에 있는 기점들(150)을 포함한다. 다시 말해, 웨이퍼 상의 기점들의 각각의 세트는 새로운 영역의 시작을 정의한다. 일부 실시예들에서, 기점들은 영역의 경계들에서가 아니라, 영역 내에 위치된다.
정렬 동안, 스크라이브 머신은 영역(132)의 최상부 경계에서 라인(138)을 따르는 기점 위치들을 사용하여 최적-적합 라인(138)을 식별한다. 이후, 스크라이브 머신은 영역(134)의 최상부 경계에서 라인(140)을 따르는 기점 위치들을 사용하여 최적-적합 라인(140)을 식별한다. 라인(142)에 대해, 그리고 웨이퍼 상의 모든 나머지 기점 위치들에 대해 프로세스가 반복된다. 최적-적합 라인을 결정하기 위한 알고리즘은 상업적으로 이용가능하다. 예를 들어, 최적-적합 라인들은, 라인 당 2개의 기점들 또는 그 이상을 사용하는, 최소 제곱 피트(Least Square fit)들을 사용하여 식별될 수 있다.
2개의 최적-적합 라인들 사이의 스크라이브 라인들(144)의 위치는 최적-적합 라인들 사이에서 보간함으로써 결정된다. 특히, 영역(132) 내의 2개의 인접한 최적-적합 라인들(138 및 140) 사이의 스크라이브 라인들(144)의 위치를 식별하기 위해, 라인들(138 및 140)의 Y-절편들 사이의 거리(예를 들어, 맞는 스크라이브 라인들에 대해 직교하는 Y축(160)과 같은 적어도 하나의 위치)는 라인들(138 및 140) 사이에 배치된 LED들의 다수의 행들에 의해 분할되어, 라인들(144)의 Y-축들 각각 사이의 거리를 결정한다. 스크라이브 라인들(144)의 각각에 대해, 라인(140) 위의 제1 스크라이브 라인(144)의 Y-축의 위치는 계산된 거리를 라인(140)의 Y-절편에 더함으로서 결정되고; 라인(140) 위의 제2 스크라이브 라인(144)의 Y-절편의 위치는 계산된 거리를 라인(140) 위의 제1 스크라이브 라인(144)의 Y-절편에 더함으로써 결정되는 등의 식이다.
각각의 스크라이브(140)의 기울기 조정은 유사하게, 라인들(138 및 140)의 기울기들 사이의 차이를 라인들(138 및 140) 사이에 배치된 LED들의 행들의 수로 나누고, 이후 계산된 기울기 조정을 라인(140)의 기울기에 더하여 라인(140)의 제1 스크라이브 라인(144)의 기울기를 결정하는 등의 식으로 결정될 수 있다.
프로세스는 최적-적합 라인들(140 및 142)의 Y-절편들 및 기울기들을 사용하여 영역(134)에 대해 반복되고, 이런 식으로 각각의 연속하는 영역에 대해 반복된다.
스트리트들의 최적-적합 위치가 결정된 이후, 웨이퍼는, 예를 들어, 톱날 또는 레이저를 이용한 절단, 또는 스크라이브 및 자르기를 포함하는, 임의의 적절한 기법에 의해 스트리트들을 따라 절단될 수 있다.
발명을 상세하게 기술했지만, 본 기술분야의 통상의 기술자는, 본 개시내용이 주어지면, 본원에 기술된 발명의 개념의 사상으로부터 벗어나지 않고 발명에 대해 수정들이 이루어질 수 있음을 이해할 것이다. 따라서, 발명의 범위는 예시되고 기술된 특정 실시예들에 제한되는 것으로 의도되지 않는다.

Claims (15)

  1. 발광 디바이스들의 웨이퍼를 분리시키는 방법으로서,
    상기 웨이퍼 상의 다이싱 스트리트(dicing street) 상에 제1 홈(groove)을 스크라이브(scribe)하는 단계;
    상기 웨이퍼 상의 피처(feature)에 대한 상기 제1 홈의 위치를 사용하여 상기 웨이퍼의 정렬을 체크하는 단계; 및
    상기 정렬을 체크한 이후, 상기 다이싱 스트리트 상에 제2 홈을 스크라이브하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 홈은 상기 제1 홈보다 더 깊은 방법.
  3. 제1항에 있어서, 상기 제2 홈은 상기 제1 홈보다 더 넓은 방법.
  4. 제1항에 있어서, 상기 제2 홈은 상기 제1 홈 위에 스크라이브되는 방법.
  5. 제1항에 있어서, 상기 제2 홈을 따라 상기 웨이퍼를 자르는(break) 단계를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 제1 홈 및 상기 제2 홈은 사파이어 기판 내에 형성되는 방법.
  7. 제6항에 있어서, 상기 사파이어 기판은 적어도 200 마이크론 두께인 방법.
  8. 제1항에 있어서, 상기 제1 홈의 깊이는 상기 제2 홈의 깊이의 30% 이하인 방법.
  9. 제1항에 있어서, 상기 제1 홈의 폭은 상기 제2 홈의 폭의 70% 이하인 방법.
  10. 제1항에 있어서, 상기 제2 홈을 스크라이브하는 단계는 상기 제1 홈을 파괴(destroy)하는 방법.
  11. 제1항에 있어서, 상기 다이싱 스트리트는 제1 다이싱 스트리트이고, 상기 방법은:
    제2 다이싱 스트리트 상에 제3 홈을 스크라이브하는 단계;
    제3 다이싱 스트리트 상에 제4 홈을 스크라이브하는 단계 ― 상기 제2 다이싱 스트리트는 상기 제1 다이싱 스트리트와 상기 제3 다이싱 스트리트 사이에 배치됨 ― ;
    상기 제4 홈에서 상기 웨이퍼를 자르는 단계;
    상기 제2 홈에서 상기 웨이퍼를 자르는 단계; 및
    상기 제4 홈에서 상기 웨이퍼를 자르고 상기 제2 홈에서 상기 웨이퍼를 자른 이후, 상기 제3 홈에서 상기 웨이퍼를 자르는 단계
    를 더 포함하는 방법.
  12. 발광 디바이스들의 웨이퍼를 분리시키는 방법으로서,
    상기 웨이퍼는 스트리트들에 의해 분리되는 복수의 행들에 배치되는 복수의 발광 디바이스들을 포함하고, 상기 방법은:
    스트리트를 따라 상기 웨이퍼를 잘라서 상기 웨이퍼의 나머지 부분으로부터 섹션을 분리시키는 단계 ― 상기 섹션 및 상기 웨이퍼의 나머지 부분은 각각 발광 디바이스들의 적어도 2개의 행들을 포함함 ― ; 및
    상기 발광 디바이스들의 적어도 2개의 행들 사이에 배치되는 스트리트를 따라 상기 섹션을 자르는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 섹션은 발광 디바이스들의 4개 행들을 포함하고;
    상기 발광 디바이스들의 적어도 2개의 행들 사이에 배치되는 스트리트를 따라 상기 섹션을 자르는 단계는 상기 섹션을 발광 디바이스들의 2개 행들의 2개의 서브섹션들로 자르는 단계를 포함하고;
    상기 방법은 상기 2개의 서브섹션들을 발광 디바이스들의 개별 행들로 자르는 단계를 더 포함하는 방법.
  14. 발광 디바이스들의 웨이퍼를 분리시키는 방법으로서,
    상기 웨이퍼는 스트리트들에 의해 분리되는 복수의 부분들에 배치되는 복수의 발광 디바이스들을 포함하고, 상기 방법은:
    제1 스트리트, 제2 스트리트 및 제3 스트리트를 스크라이브하는 단계; 및
    상기 제1 스트리트, 제2 스트리트 및 제3 스트리트를 스크라이브하는 것과는 상이한 순서로 상기 제1 스트리트, 제2 스트리트 및 제3 스트리트에서 상기 웨이퍼를 자르는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 제1 스트리트, 제2 스트리트 및 제3 스트리트를 스크라이브하는 단계는, 상기 제1 스트리트를 스크라이브하고, 이후 상기 제2 스트리트를 스크라이브하고, 이후 상기 제3 스트리트를 스크라이브하는 단계를 포함하고; 그리고
    상기 웨이퍼를 자르는 단계는 상기 제1 스트리트 및 제3 스트리트에서 상기 웨이퍼를 자르기 이전에 상기 제2 스트리트에서 상기 웨이퍼를 자르는 단계를 포함하는 방법.
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Publication number Priority date Publication date Assignee Title
JP6574176B2 (ja) * 2013-10-29 2019-09-11 ルミレッズ ホールディング ベーフェー 発光デバイスのウエハを分離する方法
WO2015098595A1 (ja) * 2013-12-27 2015-07-02 旭硝子株式会社 脆性板の加工方法、および脆性板の加工装置
CN104820302B (zh) * 2015-05-19 2018-05-18 合肥京东方光电科技有限公司 取向膜检测装置及方法
JP7339509B2 (ja) * 2019-08-02 2023-09-06 日亜化学工業株式会社 発光素子の製造方法
JP6912745B1 (ja) * 2019-09-27 2021-08-04 株式会社東京精密 ダイシング装置及び方法
US11658103B2 (en) * 2020-09-11 2023-05-23 Qualcomm Incorporated Capacitor interposer layer (CIL) chiplet design with conformal die edge pattern around bumps
CN114188820A (zh) * 2022-02-14 2022-03-15 常州承芯半导体有限公司 垂直腔面发射激光器的形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211671A (ja) * 1994-01-17 1995-08-11 Tokyo Seimitsu Co Ltd ダイシング方法及び装置
JP2001284291A (ja) * 2000-03-31 2001-10-12 Toyoda Gosei Co Ltd 半導体ウエハーのチップ分割方法
JP2011096941A (ja) * 2009-10-30 2011-05-12 Mitsuboshi Diamond Industrial Co Ltd ブレイク装置
KR20120098869A (ko) * 2009-12-07 2012-09-05 제이피 서셀 어소시에트, 인코퍼레이티드 레이저 가공과 스크라이빙 시스템 및 방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0007805B1 (en) * 1978-07-29 1983-02-16 Fujitsu Limited A method of coating side walls of semiconductor devices
US4237601A (en) * 1978-10-13 1980-12-09 Exxon Research & Engineering Co. Method of cleaving semiconductor diode laser wafers
JPS60167351A (ja) 1984-02-09 1985-08-30 Mitsubishi Electric Corp 混成集積回路装置の製造方法
US20050263854A1 (en) * 1998-10-23 2005-12-01 Shelton Bryan S Thick laser-scribed GaN-on-sapphire optoelectronic devices
JP2001284491A (ja) 2000-03-31 2001-10-12 Sumitomo Metal Electronics Devices Inc プラスチック基板
TWI257711B (en) * 2000-03-31 2006-07-01 Toyoda Gosei Kk Method for dicing semiconductor wafer into chips
JP3795298B2 (ja) * 2000-03-31 2006-07-12 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
JP4640715B2 (ja) * 2000-07-14 2011-03-02 株式会社ディスコ アライメント方法及びアライメント装置
JP3763753B2 (ja) * 2001-06-05 2006-04-05 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体素子及びその製造方法
JP4238041B2 (ja) * 2003-02-06 2009-03-11 アドバンスト ダイシング テクノロジース リミテッド ダイシング装置、ダイシング方法及び半導体装置の製造方法
JP4536407B2 (ja) * 2004-03-30 2010-09-01 浜松ホトニクス株式会社 レーザ加工方法及び加工対象物
JP2006086516A (ja) * 2004-08-20 2006-03-30 Showa Denko Kk 半導体発光素子の製造方法
KR100826274B1 (ko) * 2006-09-11 2008-05-16 (주)네온테크 반도체 웨이퍼 쏘잉 장치를 이용한 부채꼴 패턴의 홈 가공방법
CN100527450C (zh) * 2007-01-09 2009-08-12 广镓光电股份有限公司 半导体光电组件及其切割方法
US8143081B2 (en) * 2007-02-13 2012-03-27 Huga Optotech Inc. Method for dicing a diced optoelectronic semiconductor wafer
JP5179068B2 (ja) 2007-02-14 2013-04-10 昭和電工株式会社 化合物半導体素子の製造方法
JP4998210B2 (ja) * 2007-10-31 2012-08-15 三菱電機株式会社 半導体発光素子の製造方法
JP5151400B2 (ja) * 2007-11-04 2013-02-27 日亜化学工業株式会社 半導体素子の製造方法
US7863159B2 (en) * 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
JP2010274630A (ja) * 2009-06-01 2010-12-09 Daitron Technology Co Ltd 基板分割方法及び基板分割装置
US8148239B2 (en) * 2009-12-23 2012-04-03 Intel Corporation Offset field grid for efficient wafer layout
TWI467798B (zh) * 2009-12-28 2015-01-01 Hon Hai Prec Ind Co Ltd 發光二極體晶片之製備方法
JP5573192B2 (ja) * 2010-01-22 2014-08-20 三菱電機株式会社 半導体装置の製造方法
US8313964B2 (en) * 2010-06-18 2012-11-20 Soraa, Inc. Singulation method and resulting device of thick gallium and nitrogen containing substrates
EP2622630A1 (en) * 2010-09-30 2013-08-07 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
KR101265203B1 (ko) * 2011-02-14 2013-05-24 미쓰보시 다이야몬도 고교 가부시키가이샤 스크라이브 장치 및 스크라이브 방법
CN102653115B (zh) * 2011-03-04 2015-01-14 三星钻石工业股份有限公司 刻划装置及刻划方法
US8399281B1 (en) * 2011-08-31 2013-03-19 Alta Devices, Inc. Two beam backside laser dicing of semiconductor films
KR101909633B1 (ko) * 2011-12-30 2018-12-19 삼성전자 주식회사 레이저 스크라이빙을 이용한 발광소자 칩 웨이퍼의 절단 방법
KR20130081949A (ko) * 2012-01-10 2013-07-18 삼성전자주식회사 웨이퍼 다이싱 방법 및 이를 사용하는 발광 소자 칩의 제조 방법
FR2986175A1 (fr) * 2012-01-31 2013-08-02 St Microelectronics Tours Sas Procede et dispositif de decoupe d'une plaquette
JP6574176B2 (ja) * 2013-10-29 2019-09-11 ルミレッズ ホールディング ベーフェー 発光デバイスのウエハを分離する方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211671A (ja) * 1994-01-17 1995-08-11 Tokyo Seimitsu Co Ltd ダイシング方法及び装置
JP2001284291A (ja) * 2000-03-31 2001-10-12 Toyoda Gosei Co Ltd 半導体ウエハーのチップ分割方法
JP2011096941A (ja) * 2009-10-30 2011-05-12 Mitsuboshi Diamond Industrial Co Ltd ブレイク装置
KR20120098869A (ko) * 2009-12-07 2012-09-05 제이피 서셀 어소시에트, 인코퍼레이티드 레이저 가공과 스크라이빙 시스템 및 방법

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