KR20160040565A - 반도체 기판의 제조 방법 - Google Patents

반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR20160040565A
KR20160040565A KR1020167003236A KR20167003236A KR20160040565A KR 20160040565 A KR20160040565 A KR 20160040565A KR 1020167003236 A KR1020167003236 A KR 1020167003236A KR 20167003236 A KR20167003236 A KR 20167003236A KR 20160040565 A KR20160040565 A KR 20160040565A
Authority
KR
South Korea
Prior art keywords
layer
amorphous layer
substrate
amorphous
bonding
Prior art date
Application number
KR1020167003236A
Other languages
English (en)
Other versions
KR101846299B1 (ko
Inventor
코 이마오카
모토키 고바야시
히데츠구 우치다
쿠니아키 야기
타카미츠 가와하라
나오키 핫타
아키유키 미나미
토요카즈 사카타
토모아츠 마키노
히데키 다카기
유우이치 구라시마
Original Assignee
가부시키가이샤 도요다 지도숏키
가부시키가이샤 사이콕스
고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도요다 지도숏키, 가부시키가이샤 사이콕스, 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 filed Critical 가부시키가이샤 도요다 지도숏키
Publication of KR20160040565A publication Critical patent/KR20160040565A/ko
Application granted granted Critical
Publication of KR101846299B1 publication Critical patent/KR101846299B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02065—Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

기판 표면의 평탄화가 곤란한 기판에 대해서도, 접합 계면에 있어서의 산화막의 형성을 수반하는 일 없이, 또한 접합 강도가 높은 접합면을 구비하고 있는 반도체 기판의 제조 방법을 제공한다. 반도체 기판의 제조 방법은, 지지 기판의 표면을 개질하여 제1 비정질층을 형성함과 함께, 반도체의 단결정층의 표면을 개질하여 제2 비정질층을 형성하는 비정질층 형성 공정을 구비한다. 또한, 제1 비정질층과 제2 비정질층을 접촉시키는 접촉 공정을 구비한다. 또한, 제1 비정질층과 제2 비정질층이 접촉하고 있는 상태의 지지 기판 및 단결정층을 열처리하는 열처리 공정을 구비한다.

Description

반도체 기판의 제조 방법{MANUFACTURING METHOD FOR SEMICONDUCTOR SUBSTRATE}
본 출원은, 2013년 7월 5일에 출원된 일본특허출원 제2013-142151호에 기초하는 우선권을 주장한다. 그 출원의 모든 내용은 본 명세서 중에 참조에 의해 원용되어 있다. 본 명세서에서는, 접합 강도가 높은 접합면을 구비하고 있는 반도체 기판의 제조 방법에 관한 기술을 개시한다.
차기 파워 디바이스의 기판 재료의 후보로서 탄화 규소(이하 SiC라고 기재함)를 들 수 있지만, 기판 자신의 제조 비용이 비싸, 실용화의 장해가 되고 있다. 이에 대하여, 디바이스 형성층부만 품질이 좋은 단결정 SiC를 이용하여 그것을 지지 기판(디바이스 제조 공정에 견딜 수 있는 강도·내열성·청정도를 갖는 재료: 예를 들면 Poly-SiC)에 무언가의 방법으로 고정할 수 있다면, 저비용(지지 기판부)과 고품질(SiC부)을 겸비한 기재를 만드는 것이 가능해진다. 상기 구조를 실현하기 위해 적용 가능한 기존 기술로서, 기판 접합이 있다. 기판 접합은, 반도체 집적회로 제작 기술이나 MEMS 제작 기술로서 사용되고, 주로 실리콘 기판끼리 또는 실리콘 기판과 이종(異種) 재료의 기판을 접합하기 위해 이용되고 있다. 이 기판 접합은, 접착재·금속 등의 이물을 개재하는 「간접 접합」과, 이들을 개재하지 않는 「직접 접합」으로 대별되지만, 반도체 디바이스 재료 용도의 기판에 대해서는, 접착재나 금속 등에 의한 오염의 영향을 피하기 위해, 「직접 접합」을 이용하는 편이 바람직하다. 직접 접합의 관련 기술에 대해서는, 예를 들면 이하의 것이 개시되어 있다. 일본공개특허공보 2009-117533호에서는, 접합 전의 SiC 기판 표면에 플라즈마 활성화 처리를 행한 후에 기판 표면끼리를 접촉시키고, 그 후에 가열 처리를 행함으로써 접합을 형성한다는, 접합 기판의 제조법을 개시하고 있다. 이 경우, 접촉 전의 기판 표면은 친수성을 갖고 있기 때문에, 접합 형성 후의 접합 계면에는, 도입된 물에 기인하는 산화막이 형성된다. 한편, Applied Physics Letters, Vol. 64, No. 5, 31 1994에서는, 접합 전의 Si 기판 표면에 희석된 불화 수소 수용액을 이용한 소수화 처리를 행한 후에 기판 표면끼리를 접촉시키고, 그 후에 가열 처리를 행함으로써 접합을 형성한다는, 기판 접합법을 보고하고 있다. 이 경우, 접합 계면에는 물이 존재하지 않기 때문에, 접합 계면에 있어서의 산화막 형성을 수반하지 않고 접합 기판을 얻을 수 있다.
그러나, 일본공개특허공보 2009-117533호에 따른 제조법을 이용하여 접합 기판을 제작하는 경우, 접합 계면에 형성된 산화막의 영향으로, 종형 파워 반도체 디바이스 용도에 있어서는, 기판 수직 방향의 전기 저항이 증대되는 등의 문제를 갖는다. 또한 SiC의 디바이스 제작 프로세스에 있어서의 가열 처리 온도(＞1200℃)에 대하여, 계면 구조가 불안정하다 등의 문제를 갖는다. 한편, Applied Physics Letters, Vol. 64, No. 5, 31 1994에 따른 기판 접합 수법을 이용하여 접합 기판을 제작하는 경우, 접합시키는 기판 표면의 소수화가 필수이지만, SiC는 화합물 반도체이기 때문에, 단일 원소로 구성되어 있는 Si와는 상이하고, 기판 표면에 노출되는 원자의 종류에 따라 기판 표면의 전하 상태가 상이하다. 그 때문에, Applied Physics Letters, Vol. 64, No. 5, 31 1994에서 이용되고 있는 수법으로는, 기판 표면의 광범위에 있어서 일률적인 소수성을 얻는 것이 곤란하다. 또한, 접합 형성에 중간층을 개재하는 간접 접합과는 상이하여, 직접 접합에서는 접합 형성 전의 기판 표면 형상(거칠기)이 유효 접합 면적에 직접적인 영향을 미친다. 그 때문에 접합면의 표면 거칠기를 매우 작게 할 필요가 있는 등의 제한이 존재한다. 그러나, SiC 기판의 표면 평탄화에 관해서는, 전술한 기판 표면의 전하 상태의 불균일성에 더하여, 기판 내에 포함되는 결정 결함의 영향으로, Si 기판과 비교한 경우에 표면 평탄성은 낮다. 그 때문에 유효 접합 면적이 저하되고, 결과 반도체 프로세스에 견딜 수 있는 접합 강도를 얻는 것이 곤란하다.
본 명세서에서는, 반도체 기판의 제조 방법을 개시한다. 이 반도체 기판의 제조 방법은, 지지 기판의 표면을 개질하여 제1 비정질층을 형성함과 함께, 반도체의 단결정층의 표면을 개질하여 제2 비정질층을 형성하는 비정질층 형성 공정을 구비한다. 또한, 제1 비정질층과 제2 비정질층을 접촉시키는 접촉 공정을 구비한다. 또한, 제1 비정질층과 제2 비정질층이 접촉하고 있는 상태의 지지 기판 및 단결정층을 열처리하는 열처리 공정을 구비한다.
상기 방법에서는, 비정질층 형성 공정에 의해, 지지 기판의 표면에 제1 비정질층을 형성함과 함께, 단결정층의 표면에 제2 비정질층을 형성할 수 있다. 비정질층은, 원자가 결정 구조와 같은 규칙성을 갖지 않는 상태로 되어 있는 층이다. 제1 비정질층과 제2 비정질층이 접촉하고 있는 상태에서 열처리 공정을 행함으로써, 제1 비정질층 및 제2 비정질층을 재결정화시킬 수 있다. 제1 비정질층과 제2 비정질층이 일체가 되어 재결정화되기 때문에, 지지 기판과 단결정층은 공유 결합에 의해 강고하게 접합시킬 수 있다. 이에 따라, 접합 계면에 있어서의 산화막의 형성을 수반하지 않고 지지 기판과 단결정층의 접합 계면의 불연속성을 소멸시킬 수 있다.
또한 예를 들면, 소위 직접 접합 등의 방법은, 원자간력 등의 기판 표면간 인력을 이용하기 때문에, 접합시키는 원자끼리를 수 나노미터 이내에 접근시킬 필요가 있어, 접합면의 표면 거칠기를 매우 작게 할 필요가 있다. 한편, 상기 방법에서는, 접합면을 비정질층으로 개질하고 있다. 비정질층은, 미결합손을 갖는 원자가 존재하기 때문에, 미결합손을 갖지 않는 결정층에 비해 원자의 유동성이 높다. 따라서, 비정질층을 형성하고 있는 원자가 유동함으로써, 제1 비정질층과 제2 비정질층의 접촉면에 형성되어 있는 공간을 메운 후에, 당해 비정질층을 재결정화시킬 수 있다. 즉 상기 방법에서는, 접합에 표면간 인력을 필요로 하지 않기 때문에, 직접 접합법에 요구되는 접합면의 표면 거칠기보다도 표면 거칠기가 큰 경우에 있어서도, 반도체 프로세스 등에 견딜 수 있는 접합 강도를 얻는 것이 가능해진다.
본 명세서에 개시되어 있는 기술에 의하면, 기판 표면의 평탄화가 곤란한 기판에 대해서도, 접합 계면에 있어서의 산화막의 형성을 수반하는 일 없이, 또한 접합 강도가 높은 접합면을 구비하고 있는 반도체 기판의 제조 방법을 제공할 수 있다.
도 1은 접합 기판의 제조 방법을 나타내는 플로우도이다.
도 2는 접합 기판의 사시도이다.
도 3은 접합 기판의 제조 공정의 설명도이다.
도 4는 접합 기판의 제조 공정의 설명도이다.
도 5는 접합 기판의 제조 공정의 설명도이다.
도 6은 접합 기판의 제조 공정의 설명도이다.
도 7은 접합 기판의 제조 공정의 설명도이다.
도 8은 접합 기판의 제조 공정의 설명도이다.
도 9는 접합 계면의 TEM상이다.
도 10은 표면 거칠기의 분석 데이터도이다.
(발명을 실시하기 위한 형태)
이하, 본 명세서에서 개시하는 실시예의 기술적 특징의 몇 개를 기재한다. 또한, 이하에 기재하는 사항은, 각각 단독으로 기술적인 유용성을 갖고 있다.
(특징 1) 상기 반도체 기판의 제조 방법에서는, 단결정층은 단결정 SiC이고, 지지 기판은, 다결정 SiC라도 좋다. 다결정 SiC는 단결정 SiC에 비해 염가이기 때문에, 단결정 SiC만으로 형성된 기판에 비해 제조 비용이 저감된 SiC 기판을 제조하는 것이 가능해진다.
(특징 2) 제1 비정질층 및 제2 비정질층은, Si와 C를 함유한 것이라도 좋다. 이에 따라, 예를 들면 그 조성 비율이 거의 1:1인 경우, 제1 비정질층 및 제2 비정질층을 재결정화시키는 경우에, SiC 결정을 형성시키는 것이 가능해진다.
(특징 3) 상기 반도체 기판의 제조 방법에서는, 비정질층 형성 공정은, 진공 중에서 원자 레벨의 입자를 조사함으로써 행해져도 좋다. 비정질층 형성 공정이 행해진 진공 중에 있어서, 접촉 공정이 계속해서 행해져도 좋다. 진공 중에서 원자 레벨의 입자를 조사함으로써, 지지 기판의 표면이나 반도체의 단결정층의 표면에 존재하는 산화막이나 흡착층을 제거할 수 있다. 또한, 진공 중에 있어서 접촉 공정을 행함으로써, 산화막이나 흡착층이 제거된 청정한 면끼리를 접합시킬 수 있다. 이에 따라, 열처리 공정 후에 있어서 기재가 되는 기판끼리의 공유 결합의 형성이 가능해져, 지지 기판과 단결정층의 접합 계면의 불연속성을 소멸시킬 수 있다.
(특징 4) 비정질층의 두께가 두꺼워질수록, 제1 비정질층과 제2 비정질층의 접촉면에 형성되어 있는 공간을 메우는 능력을 향상시킬 수 있다. 한편, 비정질층의 두께가 두꺼워질수록, 비정질층의 재결정화에 필요한 서멀 버짓이 증대한다. 상기 반도체 기판의 제조 방법에서는, 지지 기판의 표면 거칠기 및 단결정층의 표면 거칠기에 따라서, 제1 비정질층 및 제2 비정질층의 두께를 결정하는 비정질층 두께 결정 공정을 추가로 구비하고 있어도 좋다. 비정질층 형성 공정은, 두께 결정 공정에서 결정된 두께를 갖는 제1 비정질층 및 제2 비정질층을 형성해도 좋다. 이에 따라, 접촉면에 형성되어 있는 공간을 메우기 위해 적절한 두께로, 제1 비정질층 및 제2 비정질층의 두께를 제어하는 것이 가능해진다. 따라서, 서멀 버짓의 증대를 억제할 수 있다.
(특징 5) 상기 반도체 기판의 제조 방법에서는, 제1 비정질층의 두께는, 지지 기판의 표면의 산술 평균 거칠기의 1배∼20배의 범위 내라도 좋다. 제2 비정질층의 두께는, 단결정층의 표면의 산술 평균 거칠기의 1배∼20배의 범위 내라도 좋다. 이에 따라, 제1 및 제2 비정질층을 형성하고 있는 원자의 유동성을 확보할 수 있다.
(특징 6) 상기 반도체 기판의 제조 방법에서는, 지지 기판의 표면으로부터 미소량의 부스러기(chip)를 기계적으로 제거함으로써, 지지 기판의 표면을 평탄화하는 기계 연마와 같은 평탄화 공정를 추가로 구비하고 있어도 좋다. 비정질층 형성 공정은, 평탄화 공정에 의해 평탄화된 표면을 개질하여 제1 비정질층을 형성해도 좋다. 지지 기판의 표면에 대한 CMP(Chemical Mechanical Polishing) 등의 연마 공정을 생략할 수 있기 때문에, 반도체 기판의 제조 비용을 저감시키는 것이 가능해진다.
(특징 7) 상기 반도체 기판은, 다결정 SiC의 제1층과, 제1층 상에 배치되어 있는 단결정 SiC의 제2층을 구비하고 있고, 제1층과 제2층의 계면에 형성되어 있는 산화 막두께가 1원자층 미만이라도 좋다. 또는, 제1층과 제2층의 계면에 존재하는 산소 원자 밀도가, SiC 표면의 원자 밀도인 1.2E15㎝-2 미만이라도 좋다.
실시예
＜접합 기판의 구성＞
도 2에, 본 실시예에 따른 접합 기판(10)의 사시도를 나타낸다. 접합 기판(10)은 대략 원반 형상으로 형성되어 있다. 접합 기판(10)은, 하측에 배치된 지지 기판(11)과, 지지 기판(11)의 상면에 접합된 반도체층(13)을 구비하고 있다. 반도체층(13)은, 예를 들면, 화합물 반도체(예: 6H-SiC, 4H-SiC, GaN, AlN)의 단결정에 의해 형성되어 있어도 좋다. 또한 예를 들면, 단원소 반도체(예: Si, C)의 단결정에 의해 형성되어 있어도 좋다.
지지 기판(11)에는, 각종의 재료를 이용할 수 있다. 지지 기판(11)은, 반도체층(13)에 적용되는 각종의 열프로세스에 대한 내성을 갖는 것이 바람직하다. 또한 지지 기판(11)은, 반도체층(13)과의 열팽창률의 차가 작은 재료인 것이 바람직하다. 예를 들면, 반도체층(13)에 SiC를 이용하는 경우에는, 지지 기판(11)에는, 단결정 SiC, 다결정 SiC, 단결정 Si, 다결정 Si, 사파이어, GaN, 카본 등을 이용하는 것이 가능하다. 다결정 SiC에는, 여러 가지 폴리 타입의 SiC 결정이 혼재하고 있어도 좋다. 여러 가지 폴리 타입이 혼재하는 다결정 SiC는, 엄밀한 온도 제어를 행하는 일 없이 제조할 수 있기 때문에, 지지 기판(11)을 제조하는 비용을 저감시키는 것이 가능해진다. 지지 기판(11)의 두께 T11은, 후공정 가공에 견딜 수 있는 기계적 강도가 얻어지도록 정하면 좋다. 두께 T11은, 예를 들면, 지지 기판(11)의 직경이 100(㎜)인 경우에는, 100(㎛) 정도라도 좋다.
＜접합 기판의 제조 방법＞
본 실시예에 따른 접합 기판(10)의 제조 방법을, 도 1의 플로우와, 도 3∼도 8의 개략도를 이용하여 설명한다. 도 3∼도 8은, 접합 기판(10)을 제조하는 각 공정에 있어서의, 부분 단면도이다. 또한, 도 3∼도 8에서는, 보기 쉽기 위해, 해칭을 생략하고 있다. 본 실시예에서는, 예로서, 지지 기판(11)이 다결정 SiC이고, 반도체층(13)이 단결정 SiC인 경우를 설명한다. 또한, 반도체층(13)을 형성하기 위해, 수소 원자의 어블레이션(ablation)에 의한 박리 기술(스마트 컷(등록상표)이라고도 불림)을 이용하는 경우를 설명한다.
우선, 도 3에 나타내는 지지 기판(11), 및, SiC 단결정 기판(20)이 준비된다. 스텝 S0에 있어서, 평탄화 공정이 행해진다. 평탄화 공정에서는, 지지 기판(11)의 표면(11a)이 평탄화된다. 지지 기판(11)의 표면(11a)은, 연삭, 절삭 또는 랩핑 등의 기계 연마에 의해 평탄화된다. 연삭 또는 절삭에서는, 미소량의 부스러기를 기계적으로 제거함으로써, 평탄화가 행해진다. 연삭 또는 절삭으로 평탄화된 표면은, CMP법 등의 연마법으로 평탄화된 표면에 비해, 표면 거칠기가 커진다. 또한, 기계 연마로 평탄화된 표면은, 표면 거칠기는 충분히 작게 할 수 있기는 하지만, 가공 변질층이 수 ㎚ 정도 잔류한다. 그러나, 후술하는 바와 같이, 본 명세서에 기재된 방법에서는, 접합면의 표면 거칠기가 커도 접합할 수 있기 때문에, 연삭이나 절삭 후의 표면을 접합면에 이용하는 것이 가능해진다. 또한, 가공 변질층이 잔류하고 있어도, 그 영역은 후술하는 바와 같이 비정질층을 형성하기 때문에, 기계 연마 후의 표면을 접합면에 이용하는 것이 가능해진다.
또한, 지지 기판(11)은 다결정 SiC이지만, 다결정 SiC는 CMP에 의한 평탄화가 곤란하다. 이는, 다결정 SiC에서는 여러 가지 면방위가 표면에 표출되어 있기 때문이다. CMP를 행하는 경우, 에칭 속도가 면방위에 따라서 변화하기 때문에 결정립의 영향을 크게 받아 버려, 평탄도가 저하되어 버린다. 그러나 본 명세서에 기재의 방법에서는, CMP에서 접합면의 표면 거칠기가 커져도 접합할 수 있다. 또한, 가공 변질층이 수 ㎚ 정도 잔류하고 있어도 접합할 수 있기 때문에, 연마 속도의 면방위 의존성이 작은 다이아몬드의 유리 지립 등을 이용한 기계 연마를 다결정 SiC 기판의 평탄화에 이용할 수도 있다.
또한 평탄화 공정에서는, SiC 단결정 기판(20)의 표면(13a)이 평탄화된다. 표면(13a)은, 연삭이나 절삭에 의해 평탄화해도 좋고, CMP법에 따라 평탄화해도 좋다. SiC 단결정 기판(20)은, 상이한 방위를 갖는 결정립이 기판면 내에 존재하지 않기 때문에, CMP에 의해 평탄화하는 것이 가능하다. 그리고, 평탄화 후의 표면(13a)으로부터 수소 이온을 주입하는, 이온 주입 공정이 행해진다. 이에 따라, 도 4의 개략도에 나타내는 바와 같이, 표면(13a)으로부터 소정 깊이로, 수소 이온 주입층(21)이 형성된다. 도 4에서는, 들어간 수소 이온을 흰색의 동그라미로 의사적으로 나타내고 있다. 수소 원자의 어블레이션에 의한 박리 기술에 의해 박리되는 반도체층(13)의 두께 T31은, 이온 주입하는 수소 이온의 에너지에 의해 제어할 수 있다. 두께 T31은, 0.5∼1.0(㎛)의 범위라도 좋다. 또한, 수소 이온의 주입 방법은, 주지의 방법으로 좋기 때문에, 여기에서는 설명을 생략한다.
스텝 S1에 있어서, 비정질층 두께 결정 공정이 행해진다. 비정질층 두께 결정 공정은, 지지 기판의 표면 거칠기 및 단결정층의 표면 거칠기에 따라서, 지지 기판(11)의 비정질층(11b)의 두께 T11과, SiC 단결정 기판(20)의 비정질층(13b)의 두께 T13을 결정하는 공정이다.
구체적으로 설명한다. 우선, 지지 기판(11)의 표면(11a)의 표면 거칠기, 및, 반도체층(13)의 표면(13a)의 표면 거칠기가 측정된다. 표면 거칠기에는, 산술 평균 거칠기(Ra)나 표면 요철의 고저차인 PV값(Peak to Valley), 최소 제곱 평균 평방근 거칠기(RMS) 등 각종의 지표를 이용해도 좋다. 본 명세서 내에서는 산술 평균 거칠기(Ra)를 이용하고 있다. 또한 표면 거칠기의 측정에는, 각종의 방식을 이용해도 좋다. 예를 들면, 촉침 방식, 레이저 센서 방식, 광간섭 방식 등을 이용해도 좋다. 또한, 주사형 프로브 현미경(SPM)을 표면 거칠기의 측정에 이용해도 좋다.
다음으로, 측정된 표면 거칠기에 기초하여, 두께 T11 및 T13이 결정된다. 본 실시예에서는, 두께 T11은, 표면(11a)의 산술 평균 거칠기(Ra 11)의 1배∼20배의 범위 내로 결정된다. 또한, 두께 T13은, 표면(13a)의 산술 평균 거칠기(Ra 13)의 1배∼20배의 범위 내로 결정된다. 예를 들면, 본 실시예에서는, Ra=1㎚의 표면 거칠기에 대하여, 두께 약 2㎚의 비정질층을 형성하고 있다. 또한, 표면 거칠기에 PV값을 이용하는 경우에는, 두께 T11은, 표면(11a)의 PV값의 1배∼2배의 범위 내로 결정된다. 또한, 두께 T13은, 표면(13a)의 PV값의 1배∼2배의 범위 내로 결정된다. 예를 들면, 본 실시예에서는, PV값=1.5㎚의 표면 거칠기에 대하여, 두께 약 2㎚의 비정질층을 형성하고 있다.
스텝 S2에 있어서, 비정질층 형성 공정이 행해진다. 비정질층 형성 공정은, 지지 기판(11)의 표면을 개질하여 비정질층(11b)을 형성함과 함께, 반도체층(13)의 표면을 개질하여 비정질층(13b)을 형성하는 공정이다. 비정질층이란, 원자가 결정 구조와 같은 규칙성을 갖지 않는 상태로 되어 있는 층을 가리킨다. 비정질층(11b) 및 비정질층(13b)의 두께는, 비정질층 두께 결정 공정(스텝 S1)에서 결정된 두께가 된다.
구체적으로 설명한다. 도 5에 나타내는 바와 같이, SiC 단결정 기판(20)과 지지 기판(11)을, 챔버(101) 내에 세트한다. 다음으로, SiC 단결정 기판(20)과 지지 기판(11)의 상대 위치의 위치 맞춤을 행한다. 위치 맞춤은, 후술하는 접촉 공정에서 양기판이 바른 위치 관계에서 접촉할 수 있도록 행해진다. 다음으로, 챔버(101) 내를 진공 상태로 한다. 챔버(101) 내의 진공도는, 예를 들면, 1×10-4∼1×10-6(Pa) 정도라도 좋다.　
도 6에 나타내는 바와 같이, 지지 기판(11)의 표면(11a) 및 반도체층(13)의 표면(13a)에 FAB건(고속 원자 빔: Fast　Atom　Beam)(102)을 이용하여, 아르곤의 중성 원자 빔을 조사한다. 이에 따라, 표면(11a 및 13a)의 결정 구조를, 표면으로부터 일정한 깊이로 파괴할 수 있다. 그 결과, 기판 표면에, Si와 C를 포함하고 있는 비정질층(11b 및 13b)을 형성할 수 있다. 또한, Si와 C의 함유 비율이 1:1이 되도록, 비정질층(11b 및 13b)을 형성할 수 있다. 이에 따라, 비정질층(11b 및 13b)을 재결정화시키는 경우에, SiC 결정을 형성시키는 것이 가능해진다. 도 6에서는, 비정질층(11b 및 13b)을, 해칭으로 의사적으로 나타내고 있다. 비정질층(11b)의 두께 T11 및, 비정질층(13b)의 두께 T13은, FAB건(102)으로부터 조사되는 아르곤 원자의 에너지에 의해 제어할 수 있다. 아르곤의 조사량(atoms/㎝2)은, 형성하는 비정질층의 두께와 스퍼터 레이트를 이용하여 산출하는 것으로 해도 좋다. 또한 입사 에너지는, 예를 들면 1.5(keV) 정도라도 좋다.
또한, 비정질층 형성 공정에서는, 표면(11a 및 13a)의 산화막이나 흡착층을 제거하여 결합손을 표출시킬 수 있기 때문에, 표면(11a 및 13a)을 활성화할 수 있다. 또한 비정질층 형성 공정은 진공 중에서의 처리이기 때문에, 표면(11a 및 13a)은, 산화 등 되지 않고 활성 상태를 보존유지할 수 있다.
스텝 S3에 있어서, 접촉 공정이 행해진다. 접촉 공정에서는, 도 7에 나타내는 바와 같이, 지지 기판(11)의 비정질층(11b)과, SiC 단결정 기판(20)의 비정질층(13b)을, 챔버(101) 내에서, 진공 중에서 접촉시킨다. 또한, 접촉 후에 지지 기판(11)과 SiC 단결정 기판(20)이 분리되지 않도록, 도시하지 않은 지그(jig) 등을 이용하여 고정해도 좋다.
스텝 S4에 있어서, 열처리 공정이 행해진다. 열처리 공정에서는, 비정질층(11b와 13b)이 접촉하고 있는 상태로, 지지 기판(11) 및 SiC 단결정 기판(20)을 열처리한다. 열처리 공정은, 챔버(101) 내에서 감압하로 행해져도 좋고, 챔버(101) 이외의 다른 로 내에서 행해져도 좋다.
열처리 공정에서는, 지지 기판(11) 및 SiC 단결정 기판(20)이, 소정 온도(예를 들면 1000℃ 정도)로 가열된다. 이에 따라, 비정질층(11b 및 13b)에, 유동성을 갖게 할 수 있다. 비정질층(11b와 13b)의 접촉면에는, 공간이 형성되는 경우가 있다. 형성되는 공간의 체적은, 비정질층(11b나 13b)의 표면 거칠기가 커질수록 커진다. 그래서 열처리 공정을 행함으로써, 비정질층(11b 및 13b)을 형성하고 있는 원자를 유동시킬 수 있기 때문에, 비정질층(11b와 13b)의 접촉면에 형성되어 있는 공간을 메울 수 있다. 또한 열처리 공정에 의해, SiC 단결정 기판(20)을 수소 이온 주입층(21)에서 파단시킬 수 있다. 따라서, 반도체층(13)의 상방에 위치하고 있던 SiC 단결정 기판(20)을 제거할 수 있다.
또한 열처리 공정에 의해, 비정질층(11b 및 13b)을, 원자 배열에 규칙성이 없는 상태로부터, 원자 배열에 규칙성을 갖는 상태로 재결정화시킬 수 있다. 비정질층(13b)의 재결정화는, 비정질층(13b)과 반도체층(13)의 계면 F1(도 7 참조)로부터 비정질층(13b)의 내부(도 7의 하측)를 향하여, 반도체층(13)의 결정 구조(단결정 SiC)를 모방한 원자 배열이 되도록 행해진다. 또한 비정질층(11b)의 재결정화는, 비정질층(11b)과 지지 기판(11)의 계면 F2(도 7 참조)로부터 비정질층(11b)의 내부(도 7의 상측)를 향하여, 지지 기판(11)의 결정 구조(다결정 SiC)를 모방한 원자 배열이 되도록 행해진다. 따라서 재결정화가 완료되면, 도 8에 나타내는 바와 같이, 비정질층(11b 및 13b)이 소멸되고, 반도체층(13)과 지지 기판(11)이 직접 접합되어 있는 접합 기판(10)이 형성된다. 비정질층(11b와 13b)이 일체가 되어 재결정화되기 때문에, 반도체층(13)과 지지 기판(11)을 공유 결합에 의해 강고하게 접합시킬 수 있다.
＜TEM상에 의한 분석(그 1)＞
도 9에, 본 명세서에 기재되어 있는 접합 방법으로 작성된 접합 기판(10)의, 지지 기판(11)과 반도체층(13)의 접합 계면의 TEM(Transmission Electron Microscope) 사진을 나타낸다. 관찰에 이용된 접합 기판(10)은, 지지 기판(11)이 다결정 SiC이고, 반도체층(13)이 단결정의 4H-SiC이다. 비정질층 형성 공정에서는, 1.5(keV)의 입사 에너지로, 60(sec) 동안, 아르곤 원자를 조사했다. 열처리 공정의 최고 온도는 1100℃이다.
도 9의 TEM 사진에서는, 이온 밀링에 의해 박화된 TEM 시료를 관찰하고 있다. 도 9에 있어서, L-L선 부분을 경계선으로 한 경우의 하측의 영역이 지지 기판(11)(다결정 SiC)이고, 상측의 영역이 반도체층(13)(단결정 SiC)이다. 도 9의 L-L선 부분에 나타내는 접합 계면의 영역에는, 접합 계면의 영역의 전반에 걸쳐, 원자의 주기성을 확인할 수 있다. 따라서, 계면에 비정질층이 존재하고 있지 않은 것을 알 수 있다. 또한, 불필요한 중간층이 존재하지 않아, 다결정 SiC와 단결정 SiC가 원자 레벨로 직접 접합하고 있는 것을 알 수 있다. 또한, 본 접합 기판에 대하여 SIMS(Secondary Ion-microprobe Mass Spectrometer)에 의한 산소 농도 분석을 행한 결과, 지지 기판(11)과 반도체층(13)의 계면에 존재하는 산소 원자 밀도가 2.2E14㎝-2였다. 이것은, SiC 표면의 원자 밀도인 1.2E15㎝-2보다도 낮은 값이다. 이것으로부터, 본 명세서에 개시되어 있는 기술에 의해 형성된 접합 계면에 존재하는 산화 막두께가, 1원자층 미만인 것을 알 수 있다. 또한, 지지 기판(11)과 반도체층(13)의 접합 계면의 일부에, 비정질층이 존재하고 있는 경우가 있는 것에 유의해야 한다. 이것은, 비정질층(11b 및 13b)을 형성하고 있는 원자가 유동함으로써 비정질층(11b와 13b)의 접촉면에 형성되어 있는 공간을 메우기 때문에, 재결정화시킬 필요가 있는 비정질층의 두께가 일정하지 않기 때문이다. 또한, 지지 기판(11)과 반도체층(13)의 접합 계면의 일부에, 1원자층 이상의 산화막이 존재하고 있는 경우가 있는 것에 유의해야 한다.
또한, 종래 알려져 있는 직접 접합법이나 상온 접합법에서는, 다결정 SiC와 단결정 SiC가 원자 레벨로 직접 접합하고 있음과 함께, 접합 계면의 영역의 전반에 걸쳐 원자의 주기성을 확인할 수 있는 TEM상을 얻을 수 없다. 이것은, 대기압 중에서 접합하는 직접 접합법에서는, 산화막이나 흡착층이 접합 계면에 존재하기 때문이다. 또한, 상온 접합법에서는, 진공 내에서의 이온 건에 의한 표면 활성화시에 접합 계면의 원자 배열이 흩뜨러져 버려, 그 후의 처리에서 원자 배열을 정돈할 수 없기 때문이다. 환언하면, 접합 계면의 TEM상에 의해, 접합 기판이 본 명세서에 기재되어 있는 접합 방법으로 작성되었는지 아닌지를 확인하는 것이 가능하다.
＜표면 거칠기 및 접합 강도의 분석＞
도 10에, 도 9에서 분석을 행한 접합 기판(10)을 제조할 때에 행해진 평탄화 공정(스텝 S0)에 있어서의, 표면 거칠기의 분석 데이터를 나타낸다. 측정 대상은, CMP에 의해 평탄화된 지지 기판(11)의 표면이다. 즉 도 10은, 지지 기판(11) 표면의 단면 프로파일이다. 측정 기기는, 히타치 하이테크 사이언스사(등록상표)의 원자간력 현미경(AFM) 장치(형번(型番) SPA500＆SPI3800)이다. 횡축은 측정 범위를 나타내고 있으며, 약 27㎛이다. 도 10에 나타낸 측정 범위에 있어서의 지지 기판(11)의 PV값는 1.5㎚, 산술 평균 거칠기는 Ra=1㎚였다. 이 표면 거칠기는, 종래의 직접 접합법을 행할 수 없는 정도로 큰 값이다.
또한, 표면 거칠기 측정 후의 시료를 이용하여 접합 기판을 작성하고, 인장 시험을 행했다. 장치의 상한인 20(MPa)을 더해도, 접합면은 박리되지 않았다. 이에 따라, 접합면이, 종래의 직접 접합법에서는 접합할 수 없는 정도로 큰 표면 거칠기를 갖고 있는 경우에 있어서도, 본 명세서에 기재되어 있는 접합 방법을 이용함으로써, 반도체 프로세스 등에 견딜 수 있는 충분한 접합 강도로 접합시킬 수 있는 것을 알 수 있다.
＜효과＞
지지 기판과 반도체의 단결정층을, 수지나 합금 등의 중간재를 개재하지 않고 직접 접합하는, 소위 직접 접합 기술에서는, 표면간 인력을 이용하여 접합을 행하기 때문에, 접합면끼리를 수 나노미터 이내에 접근시킬 필요가 있어, 접합면의 표면 거칠기를 매우 작게 할 필요가 있다(예를 들면, 산술 평균 거칠기(Ra)로 0.3(㎚) 정도가 요구되는 경우가 있음). 또한, 접합면의 표면 거칠기가 어느 정도 커지는 것을 허용하기 위해, 접합면의 SiC 결정에 유동성을 갖게 하는 방법을 생각할 수 있다. 그러나 SiC 결정은, 2000℃를 초과하면 승화하는(즉, 고체로부터 직접 기화함) 성질을 갖기 때문에, 용융되어 액화하는 경우가 없어, 유동성을 갖게 하는 것이 곤란하다.
한편, 본 명세서에 기재되어 있는 접합 방법에서는, 접합면을, Si와 C를 포함한 비정질층(11b 및 13b)으로 개질하고 있다. 비정질층은, 미결합손을 갖는 원자가 존재하기 때문에, 미결합손을 갖지 않는 결정층에 비해, 원자의 유동성을 높일 수 있다. 즉, SiC 결정의 승화 온도(약 2500℃)에 비해 충분히 낮은 온도인, 1000도 이하 정도의 온도에서, 비정질층(11b 및 13b)에 유동성을 갖게 할 수 있다. 따라서, 승화를 방지하면서, 접합면을 형성하는 재료에 유동성을 갖게 할 수 있다. 이에 따라, 비정질층(11b 및 13b)을 형성하고 있는 원자가 유동함으로써, 비정질층(11b와 13b)의 접촉면에 형성되어 있는 공간을 메운 후에, 당해 비정질층(11b 및 13b)을 재결정화시킬 수 있다. 즉 상기 방법에서는, 접합에 표면간 인력을 필요로 하지 않기 때문에, 직접 접합법에 요구되는 접합면의 표면 거칠기보다도 표면 거칠기가 큰 경우에 있어서도, 반도체 프로세스 등에 견딜 수 있는 접합 강도로 기판을 접합하는 것이 가능해진다.
본 명세서에 기재되어 있는 접합 방법에서는, 직접 접합법 등에 비해 접합면의 표면 거칠기가 커도 기판을 접합할 수 있다. 따라서 평탄화 공정(스텝 S0)에서는, 접합면이 되는 지지 기판(11)의 표면(11a)을, 연삭 또는 절삭에 의해 평탄화할 수 있다. 이에 따라, 지지 기판(11)의 표면에 대하여, CMP(Chemical Mechanical Polishing) 등의 연마 공정을 적용할 필요성을 없앨 수 있기 때문에, 반도체 기판의 제조 비용을 저감시키는 것이 가능해진다.
비정질층(11b)의 두께 T11이나 비정질층(13b)의 두께 T13이 두꺼워질수록, 비정질층(11b 및 13b)의 유동성을 높게 할 수 있기 때문에, 비정질층(11b와 13b)의 접촉면에 형성되어 있는 공간을 메우는 능력을 향상시킬 수 있다. 한편, 두께 T11이나 T13이 두꺼워질수록, 비정질층(11b 및 13b)의 재결정화에 필요한 서멀 버짓이 증대된다. 본 명세서에 기재되어 있는 접합 방법에서는, 비정질층 두께 결정 공정(스텝 S1)에 의해, 지지 기판(11)의 표면 거칠기 및 반도체층(13)의 표면 거칠기에 따라서, 두께 T11이나 T13을 결정할 수 있다. 이에 따라, 표면(11a와 13a)의 접촉면에 형성되어 있는 공간을 메우기 위해 적절한 두께로, 두께 T11이나 T13을 제어하는 것이 가능해진다. 따라서, 서멀 버짓의 증대를 억제할 수 있다.
접촉 공정(스텝 S3)에서는, 비정질층 형성 공정(스텝 S2)에서 산화막이나 흡착층이 제거된 표면(11a)과 표면(13a)을, 진공 중에 있어서 접촉시키기 때문에, 청정한 면끼리를 접합시킬 수 있다. 이에 따라, 도 9의 TEM 사진에 나타내는 바와 같이, 불필요한 중간층이 존재하지 않아, 다결정 SiC와 단결정 SiC가 원자 레벨로 직접 접합하고 있는 구조를 형성할 수 있다. 따라서, 접합 기판(10)을 이용하여 종형 디바이스를 작성하는 경우에, 지지 기판(11)과 반도체층(13)의 계면을 가로지르도록 전류 경로상이 형성되는 경우에 있어서도, 당해 계면의 존재에 의해 디바이스의 성능이 저하(예: 온 저항의 증가)되어 버리는 것을 방지할 수 있다. 본 명세서에 기재되어 있는 접합 방법에서는, 종형 디바이스의 제조에 적합한 접합 기판(10)을 제조하는 것이 가능해진다.
지지 기판(11)과 반도체층(13)을, 직접 접합하는 경우에는, 접합면에 있어서 원자 배열의 어긋남이 발생하고, 그 어긋남을 완화할 수 없기 때문에, 응력이 발생한다. 한편, 본 명세서에 기재되어 있는 접합 방법에서는, 지지 기판(11)과 반도체층(13)을, 비정질층(11b 및 13b)을 개재하여 접합하는 구성을 갖고 있다. 열처리 공정에서는, 열에너지에 의해, 비정질층(11b 및 13b) 내의 Si 원자 및 C 원자가 서서히 움직여 재결정화가 일어난다. 이에 따라, 비정질층(13b)과 반도체층(13)의 계면 F1(도 7 참조)에서의 반도체층(13)의 원자 배열과, 비정질층(11b)과 지지 기판(11)의 계면 F2(도 7 참조)에서의 지지 기판(11)의 원자 배열의 사이에서 어긋남이 발생하고 있는 경우에 있어서도, 계면 F1과 계면 F2의 사이에 개재하는 비정질층(11b 및 13b)이, 이들 어긋남을 완화하도록 재결정화한다. 즉, 비정질층(11b 및 13b)을, 열처리 공정에 의해 소멸시키는 것이 가능한, 응력 완화층으로서 이용할 수 있다. 이상으로부터, 지지 기판(11)과 반도체층(13)의 계면에서 발생하는 내부 응력을 완화할 수 있기 때문에, 지지 기판(11)의 상방에 위치하고 있는 반도체층(13)에 있어서도, 내부 응력이 완화되게 된다. 따라서, 열처리 공정에 의해 반도체층(13)의 내부 응력을 완화함과 함께, 반도체층(13) 내에서 결함의 이동 및 재배열을 시킬 수 있기 때문에, 내부 응력에 기인하여 반도체층(13)에 존재하는 각종 결함의 밀도를 저감시킬 수 있다.
지지 기판(11)과 반도체층(13)을, 비정질층(11b 및 13b)을 형성하지 않고 직접 접합한 경우에는, 접합 후의 기판에 큰 응력이 발생하는 경우가 있다. 이것은, 지지 기판(11)이 다결정 SiC이기 때문에, 여러 가지 면방위가 지지 기판(11)의 표면에 표출되어 있어, 면방위에 따라서 열팽창 계수가 근소하게 상이한 경우가 있기 때문이다. 본 명세서에 기재되어 있는 접합 방법에서는, 지지 기판(11)과 반도체층(13)을, 비정질층(11b 및 13b)을 개재하여 접합하는 구성을 갖고 있다. 접합 후의 열처리에 있어서, 면방위에 따른 열팽창 계수차에 의해 내부 응력이 발생하는 경우에도, 이 내부 응력을 완화하도록 비정질층(11b 및 13b)이 서서히 유동하면서 재결정화된다. 따라서, 지지 기판(11)과 반도체층(13)의 계면에서 발생하는 내부 응력을 완화할 수 있다.
본 명세서에 기재되어 있는 접합 방법에서는, 지지 기판(11)과 반도체층(13)의 사이에, 비정질층(11b 및 13b)을 개재시킬 수 있다. 이 비정질층(11b 및 13b)에 의해, 지지 기판(11)의 표면에 표출되어 있는 각종의 결함이, 반도체층(13)에 영향을 주어 버리는 것을 방지할 수 있다. 즉, 열처리 공정에 있어서, 반도체층(13)의 원자의 재배열이 행해지는 경우에, 지지 기판(11)의 표면에 존재하는 각종의 결함의 영향을 받아, 재배열 후의 반도체층(13)에 결함이 형성되어 버리는 사태를 방지할 수 있다. 따라서, 반도체층(13)의 결함 밀도를 저감시키는 것이 가능해진다.
이상, 본 발명의 실시예에 대해서 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구의 범위를 한정하는 것은 아니다. 특허 청구의 범위에 기재된 기술에는, 이상에 예시한 구체예를 여러 가지로 변형, 변경한 것이 포함된다.
＜변형예＞
비정질층 형성 공정(스텝 S2)에 있어서, 비정질층을 형성하는 방법은, 아르곤의 중성 원자 빔 조사로 한정되지 않는다. 예를 들면, He, 수소, Ar, Si, C 등의, 원자 또는 분자 또는 이온 등을 주입하는 방법이라도 좋다.
열처리 공정(스텝 S4)에 있어서, 처리 시간에 대한 온도 변화의 실시 형태는, 여러 가지라도 좋다.
지지 기판(11)에 사용되는 재료는, 다결정 SiC로 한정되지 않는다. 반도체층(13)에 적용되는 각종의 열프로세스에 대한 내성을 갖는 재료이면, 어느 재료라도 좋다. 예를 들면, 세라믹 재료의 혼합 재료에 의해 형성되어 있는 소결체라도 좋다. 사용하는 세라믹 재료는, 각종의 재료라도 좋고, 예를 들면, SiC, Si, AlN, Al2O3, GaN, Si3N4, SiO2, Ta2O5, 등 중 적어도 1종류의 재료라도 좋다.
본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종의 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항 기재의 조합으로 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성 할 수 있는 것이며, 그 중의 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (8)

  1. 반도체 기판의 제조 방법으로서,
    지지 기판의 표면을 개질하여 제1 비정질층을 형성함과 함께, 반도체의 단결정층의 표면을 개질하여 제2 비정질층을 형성하는 비정질층 형성 공정과,
    상기 제1 비정질층과 상기 제2 비정질층을 접촉시키는 접촉 공정과,
    상기 제1 비정질층과 상기 제2 비정질층이 접촉하고 있는 상태의 상기 지지 기판 및 상기 단결정층을 열처리하는 열처리 공정을 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 단결정층은 단결정 SiC이고,
    상기 지지 기판은, 다결정 SiC인 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 비정질층 및 상기 제2 비정질층은, Si와 C를 함유하고 있는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비정질층 형성 공정은, 진공 중에서 원자 레벨의 입자를 조사함으로써 행해지고, 상기 비정질층 형성 공정이 행해진 진공 중에 있어서, 상기 접촉 공정이 계속해서 행해지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 지지 기판의 표면 거칠기 및 상기 단결정층의 표면 거칠기에 따라서, 상기 제1 비정질층 및 상기 제2 비정질층의 두께를 결정하는 비정질층 두께 결정 공정을 추가로 구비하고,
    상기 비정질층 형성 공정은, 상기 두께 결정 공정에서 결정된 두께를 갖는 상기 제1 비정질층 및 상기 제2 비정질층을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 비정질층의 두께는, 상기 지지 기판의 표면의 산술 평균 거칠기의 1배∼20배의 범위 내이고,
    상기 제2 비정질층의 두께는, 상기 단결정층의 표면의 산술 평균 거칠기의 1배∼20배의 범위 내인 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 지지 기판의 표면으로부터 미소량의 부스러기(chip)를 기계적으로 제거함으로써, 상기 지지 기판의 표면을 평탄화하는 평탄화 공정을 추가로 구비하고,
    상기 비정질층 형성 공정은, 상기 평탄화 공정에 의해 평탄화된 표면을 개질하여 상기 제1 비정질층을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 다결정 SiC의 제1층과,
    상기 제1층 상에 배치되어 있는 단결정 SiC의 제2층을 구비하고,
    상기 제1층과 상기 제2층의 계면에 존재하는 산화 막두께가 1원자층 미만인 것을 특징으로 하는 반도체 기판.
KR1020167003236A 2013-07-05 2014-07-03 반도체 기판의 제조 방법 KR101846299B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-142151 2013-07-05
JP2013142151A JP6061251B2 (ja) 2013-07-05 2013-07-05 半導体基板の製造方法
PCT/JP2014/067777 WO2015002266A1 (ja) 2013-07-05 2014-07-03 半導体基板の製造方法

Publications (2)

Publication Number Publication Date
KR20160040565A true KR20160040565A (ko) 2016-04-14
KR101846299B1 KR101846299B1 (ko) 2018-05-18

Family

ID=52143835

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167003236A KR101846299B1 (ko) 2013-07-05 2014-07-03 반도체 기판의 제조 방법

Country Status (6)

Country Link
US (1) US9761479B2 (ko)
EP (1) EP3018696B8 (ko)
JP (1) JP6061251B2 (ko)
KR (1) KR101846299B1 (ko)
CN (1) CN105474354B (ko)
WO (1) WO2015002266A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6210152B2 (ja) 2014-04-10 2017-10-11 富士電機株式会社 半導体基板の処理方法及び該処理方法を用いる半導体装置の製造方法
JP2016139655A (ja) * 2015-01-26 2016-08-04 富士通株式会社 半導体装置及び半導体装置の製造方法
DE112016001023T5 (de) 2015-03-04 2017-11-30 Mtec Corporation Verfahren zur Herstellung eines Halbleitersubstrats und Halbleitersubstrat
JP6572694B2 (ja) 2015-09-11 2019-09-11 信越化学工業株式会社 ＳｉＣ複合基板の製造方法及び半導体基板の製造方法
JP6544166B2 (ja) * 2015-09-14 2019-07-17 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6582779B2 (ja) 2015-09-15 2019-10-02 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6515757B2 (ja) 2015-09-15 2019-05-22 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
KR20180114927A (ko) * 2016-02-16 2018-10-19 쥐-레이 스위츨란드 에스에이 접합된 경계면들에 걸친 전하 운반을 위한 구조물, 시스템 및 방법
JP6619874B2 (ja) 2016-04-05 2019-12-11 株式会社サイコックス 多結晶ＳｉＣ基板およびその製造方法
CN107958839B (zh) * 2016-10-18 2020-09-29 上海新昇半导体科技有限公司 晶圆键合方法及其键合装置
US10971365B2 (en) * 2017-02-21 2021-04-06 Ev Group E. Thallner Gmbh Method and device for bonding substrates
US11346018B2 (en) 2017-03-02 2022-05-31 Shin-Etsu Chemical Co., Ltd. Silicon carbide substrate production method and silicon carbide substrate
JP7061747B2 (ja) 2017-07-10 2022-05-02 株式会社タムラ製作所 半導体基板、半導体素子、及び半導体基板の製造方法
US20190019472A1 (en) * 2017-07-13 2019-01-17 Vanguard International Semiconductor Corporation Display system and method for forming an output buffer of a source driver
JP6854516B2 (ja) * 2017-07-19 2021-04-07 株式会社テンシックス 化合物半導体基板及びその製造方法
US11450578B2 (en) * 2018-04-27 2022-09-20 Tokyo Electron Limited Substrate processing system and substrate processing method
JP7024668B2 (ja) * 2018-09-05 2022-02-24 株式会社Sumco Ｓｏｉウェーハ及びその製造方法
DE102018132447B4 (de) 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
CN109986191A (zh) * 2019-04-15 2019-07-09 上海交通大学 一种应用于金属/高分子连接的表面处理方法
JP6737378B2 (ja) * 2019-05-09 2020-08-05 信越化学工業株式会社 ＳｉＣ複合基板
US11515683B2 (en) 2019-06-18 2022-11-29 Inter-University Research Institute Corporation National Institutes Of Natural Sciences Method for manufacturing optical element and optical element
JP6818964B1 (ja) 2020-06-01 2021-01-27 三菱電機株式会社 複合基板、複合基板の製造方法、半導体装置および半導体装置の製造方法
JP2023061509A (ja) 2021-10-20 2023-05-02 株式会社サイコックス 多結晶炭化珪素基板の製造方法
FR3134228A1 (fr) 2022-03-30 2023-10-06 Mersen France Gennevilliers Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH05251292A (ja) * 1992-03-06 1993-09-28 Nec Corp 半導体装置の製造方法
JP2791429B2 (ja) 1996-09-18 1998-08-27 工業技術院長 シリコンウェハーの常温接合法
US6251754B1 (en) * 1997-05-09 2001-06-26 Denso Corporation Semiconductor substrate manufacturing method
US6013563A (en) * 1997-05-12 2000-01-11 Silicon Genesis Corporation Controlled cleaning process
JP2000091176A (ja) * 1998-09-10 2000-03-31 Toyota Central Res & Dev Lab Inc 基板張り合わせ方法
US6534381B2 (en) 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
US6881644B2 (en) * 1999-04-21 2005-04-19 Silicon Genesis Corporation Smoothing method for cleaved films made using a release layer
JP4450126B2 (ja) * 2000-01-21 2010-04-14 日新電機株式会社 シリコン系結晶薄膜の形成方法
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6497763B2 (en) * 2001-01-19 2002-12-24 The United States Of America As Represented By The Secretary Of The Navy Electronic device with composite substrate
US7192841B2 (en) * 2002-04-30 2007-03-20 Agency For Science, Technology And Research Method of wafer/substrate bonding
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
JP3929983B2 (ja) * 2004-03-03 2007-06-13 富士通メディアデバイス株式会社 接合基板、弾性表面波素子および弾性表面波デバイス並びにその製造方法
US8138061B2 (en) * 2005-01-07 2012-03-20 International Business Machines Corporation Quasi-hydrophobic Si-Si wafer bonding using hydrophilic Si surfaces and dissolution of interfacial bonding oxide
JP4934966B2 (ja) * 2005-02-04 2012-05-23 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
JP2008263087A (ja) * 2007-04-12 2008-10-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
FR2921749B1 (fr) 2007-09-27 2014-08-29 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant un substrat et une couche deposee sur l'une de ses faces.
JP2009117533A (ja) 2007-11-05 2009-05-28 Shin Etsu Chem Co Ltd 炭化珪素基板の製造方法
US8871610B2 (en) * 2008-10-02 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
FR2938120B1 (fr) * 2008-10-31 2011-04-08 Commissariat Energie Atomique Procede de formation d'une couche monocristalline dans le domaine micro-electronique
KR20120052160A (ko) * 2010-11-15 2012-05-23 엔지케이 인슐레이터 엘티디 복합 기판 및 복합 기판의 제조 방법
JP5712100B2 (ja) * 2011-09-29 2015-05-07 富士フイルム株式会社 反射防止フィルムの製造方法、反射防止フィルム、塗布組成物
CN103958182B (zh) * 2011-11-24 2015-07-29 柯尼卡美能达株式会社 气体阻隔膜及电子设备
FR2983342B1 (fr) * 2011-11-30 2016-05-20 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue
EP2822026B1 (en) * 2012-02-29 2018-03-14 Kyocera Corporation Composite substrate

Also Published As

Publication number Publication date
EP3018696B1 (en) 2021-11-17
JP6061251B2 (ja) 2017-01-18
EP3018696B8 (en) 2022-02-23
CN105474354A (zh) 2016-04-06
KR101846299B1 (ko) 2018-05-18
CN105474354B (zh) 2018-04-17
US20160204023A1 (en) 2016-07-14
JP2015015401A (ja) 2015-01-22
US9761479B2 (en) 2017-09-12
EP3018696A4 (en) 2017-03-15
WO2015002266A1 (ja) 2015-01-08
EP3018696A1 (en) 2016-05-11

Similar Documents

Publication Publication Date Title
KR101846299B1 (ko) 반도체 기판의 제조 방법
TWI364777B (en) Multilayered semiconductor wafer and process for manufacturing the same
RU2726283C2 (ru) КОМПОЗИТНАЯ SiC-ПОДЛОЖКА И СПОСОБ ЕЕ ИЗГОТОВЛЕНИЯ
JP6070954B2 (ja) 補剛層を有するガラス上半導体基板及びその作製プロセス
RU2728484C2 (ru) СПОСОБ ИЗГОТОВЛЕНИЯ СОСТАВНОЙ ПОДЛОЖКИ ИЗ SiC
EP1936679A1 (en) Method for manufacturing an SOI substrate
US11373863B2 (en) Method of manufacturing a silicon carbide device and wafer composite including laser modified zones in a handle substrate
JP5360639B2 (ja) 表面改質単結晶ＳｉＣ基板、エピ成長層付き単結晶ＳｉＣ基板、半導体チップ、単結晶ＳｉＣ成長用種基板及び単結晶成長層付き多結晶ＳｉＣ基板の製造方法
KR20130029110A (ko) 절연체 기판상의 실리콘 마감을 위한 방법
US7790571B2 (en) SOQ substrate and method of manufacturing SOQ substrate
EP2359399A1 (en) Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
JP5926401B2 (ja) 複合基板およびその製造方法
TW202121505A (zh) 用於製作複合結構之方法，該複合結構包含一單晶ＳｉＣ薄層在多晶ＳｉＣ製載體底材上
JP7318580B2 (ja) Ｓｏｉウェーハの製造方法
JP2008251579A (ja) 静電チャックおよび半導体装置の製造方法
JP2008263010A (ja) Ｓｏｉ基板の製造方法
WO2021200861A1 (ja) 接合基板
JP2004288790A (ja) Ｓｏｉ基板の製造方法及びｓｏｉ基板
TW202331791A (zh) 用於製作在多晶碳化矽載體底材上包括單晶碳化矽薄層之複合結構之方法
Liao Heterogeneous Integration of Wafer Bonded Wide Bandgap Semiconductors
JP2014195026A (ja) 複合基板
JP2002289819A (ja) Ｓｉｍｏｘ基板
JP2008159667A (ja) Ｓｏｉ基板及びｓｏｉ基板の製造方法
JP2013211509A (ja) 複合基板
JP2011138956A (ja) シリコン半導体基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant