FR3134228A1 - Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu - Google Patents

Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu Download PDF

Info

Publication number
FR3134228A1
FR3134228A1 FR2202858A FR2202858A FR3134228A1 FR 3134228 A1 FR3134228 A1 FR 3134228A1 FR 2202858 A FR2202858 A FR 2202858A FR 2202858 A FR2202858 A FR 2202858A FR 3134228 A1 FR3134228 A1 FR 3134228A1
Authority
FR
France
Prior art keywords
less
polycrystalline sic
sic
plate according
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR2202858A
Other languages
English (en)
Inventor
Alexandre Potier
Marc Ferrato
Pablo LEFEVRE
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mersen France Gennevilliers SAS
Original Assignee
Mersen France Gennevilliers SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mersen France Gennevilliers SAS filed Critical Mersen France Gennevilliers SAS
Priority to FR2202858A priority Critical patent/FR3134228A1/fr
Priority to PCT/IB2023/053082 priority patent/WO2023187645A1/fr
Publication of FR3134228A1 publication Critical patent/FR3134228A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02376—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02444—Carbon, e.g. diamond-like carbon

Abstract

Procédé de fabrication d’une plaque en SiC polycristallin par dépôt chimique en phase vapeur sur une surface en graphite, dans lequel on introduit dans une enceinte chauffée un mélange de gaz de manière à créer une phase gazeuse comprenant : - au moins un précurseur gazeux de silicium et/ou de carbone, - au moins un gaz dopant comprenant au moins un atome d’azote, - un gaz porteur, ledit mélange de gaz se décomposant sur la surface en graphite pour former une couche de SiC polycristallin, et ledit procédé étant caractérisé en ce que la température dans le réacteur est comprise entre 1450 K et 1650 K et la pression partielle totale desdits précurseurs gazeux est inférieure à 350 mbar. Ladite plaque est caractérisée en ce que : (i) son coefficient de texture C422 est inférieur à 30 %, et (ii.a) son coefficient de texture C220 est supérieur à 60 %, ou (ii.b) la somme des coefficients de texture C111+C222+C511 est supérieure à 70 %.

Description

PROCEDE DE FABRICATION DE CARBURE DE SILICIUM POLYCRISTALLIN UTILISABLE POUR LA FABRICATION DE SUBSTRATS DE CIRCUITS INTEGRES, ET CARBURE DE SILICIUM AINSI OBTENU
L’invention relève du domaine de la science des matériaux, et plus particulièrement du domaine des matériaux utilisables pour la fabrication de substrats pour des circuits intégrés, et des procédés permettant d’élaborer ces matériaux. Elle concerne plus précisément le carbure de silicium polycristallin. Ce matériau, comme tous les matériaux pour substrats microélectroniques, est mis en œuvre sous la forme de tranches minces (pour lesquelles l’homme du métier utilise, en français, souvent le terme anglais « wafer »), typiquement circulaires. Le SiC se prête particulièrement à la fabrication de substrats pour utilisation dans des composants électronique de puissance. Les tranches de SiC doivent répondent à un cahier de charges très strict pour ce qui concerne leur planéité, l’homogénéité de leurs propriétés, l’absence de défauts.
La présente invention présente un nouveau type de tranches en SiC polycristallin utilisables pour la fabrication de substrats de circuits intégrés ; ces tranches présentent des caractéristiques cristallographiques particulières.
Sachant que les circuits intégrés sont déposés en règle générale sur des surfaces d’un semi-conducteur monocristallin, dans le cas d’une tranche de carbure de silicium polycristallin, la surface électroniquement active (i.e. la surface sur laquelle on dépose les circuits intégrés) doit être spécialement préparée par le transfert d’une couche de SiC monocristalline. Ce procédé de préparation par transfert d’une couche de SiC monocristalline ne fait pas partie de la présente invention.
La présente invention concerne également un nouveau procédé de fabrication d’une telle tranche de carbure de silicium polycristallin susceptible de recevoir, dans une étape de fabrication ultérieure, le transfert d’une couche de SiC monocristallin.
 Etat de la technique
Depuis le début de la microélectronique, la très grande majorité des circuits microélectroniques est fabriquée sur un substrat monocristallin de silicium. Pour certaines applications spécifiques, le silicium semi-conducteur n’est pas le substrat idéal, mais il est utilisé faute de mieux. Le carbure de silicium (abrégé SiC), quant à lui, est un matériau semi-conducteur remarquable. Il possède une large bande interdite, un champ de claquage élevé, une grande mobilité des porteurs de charge à saturation et une forte conductivité thermique. Cette combinaison de propriétés physiques exceptionnelles lui donne une excellente tenue en tension, ainsi qu’au passage de très fortes densités de courant, même à haute température. L’article« Composants de puissance en SiC – Technologie »par D. Tournier, paru en 2007 comme partie D-3120 dans la collection Techniques de l’Ingénieur, donne une introduction au sujet.
Le SiC est donc un matériau parfaitement adapté pour la fabrication de composants de puissance nécessaires à la conversion efficace d’énergie électrique dans des applications telles que la distribution de puissance électrique, les énergies renouvelables, le véhicule électrique. L’utilisation du SiC permet de remplacer avantageusement les transistors à base de silicium tel les IGBT par des composants de puissance tels que les transistors MOSFET avec une tenue en tension de l’ordre du kilo-Volt et des pertes énergétiques bien plus faibles en commutation. Dans ces composants de puissance, la tenue en tension et la tenue en température peuvent devenir des facteurs limitants lors de la conception des composants électroniques et des cartes électroniques sur lesquelles ces composants sont implantés. Le développement récent du véhicule électrique bénéficierait fortement de l’utilisation de tels composants de puissance en SiC pour améliorer l’efficacité énergétique lors de la conversion du courant continu des batteries en courant alternatif utilisable par le moteur. Le coût et la disponibilité de ces composants restent néanmoins des freins à l’adoption de cette technologie, et pour cette raison le silicium est encore largement utilisé comme substrat dans des applications spécifiques pour lesquelles le SiC présenterait des avantages techniques.
Selon l’état de la technique, les substrats de carbure de silicium destinés à recevoir le dépôt de circuits microélectroniques se présentent comme des plaquettes (« wafers ») de forme généralement circulaires. Ils sont fabriqués de manière industrielle grâce au procédé PVT (Physical Vapor Transfer), qui consiste à sublimer à haute température (> 2200°C) une poudre de SiC et d’en condenser les vapeurs sur un germe pour obtenir un lingot ou « boule » de SiC monocristallin. De ce lingot monocristal sont alors tranchés des substrats (wafers) monocristallins de SiC. Une couche de SiC cristalline est déposée par épitaxie sur l’une des faces de ce substrat, afin d’obtenir un cristal avec le moins de défauts possible. Après épitaxie, ces wafers seront prêts pour accueillir la fabrication de composants électroniques.
L’amélioration du procédé industriel PVT au cours des 30 dernières années a réduit fortement la densité des principaux défauts cristallins dans ces substrats, comme les dislocations et les micro-pipes qui impactaient fortement la fiabilité des composants en SiC. En outre, elle a permis d’augmenter la taille des substrats (wafers) jusqu’à un diamètre de 150 mm en standard, évoluant très prochainement vers 200 mm. Malgré les efforts industriels, le procédé PVT demeure complexe à maîtriser, peu productif et consommant une quantité d’énergie importante car il exige de maintenir un four à très haute température pendant une centaine d’heures.
En outre, pour les composants de puissance, une résistance Ronla plus faible possible en mode passant est un critère déterminant pour améliorer l’efficacité énergétique du système en limitant l’échauffement par effet joule lors du passage du courant. Dans ces applications, le SiC monocristallin est dopé à la fois pour permettre de fabriquer les jonctions P/N du composant et pour réduire sa résistivité au contact du drain. L’ajout d’azote permet de doper le substrat pendant la croissance du cristal. En standard, les wafers dopés « n » ont une résistivité de l’ordre de 20 mOhm.cm. Il devient très difficile de réduire la résistivité en dessous de ce seuil sans dégrader la qualité du cristal, car un dopage trop important crée des contraintes favorisant des dislocations supplémentaires du cristal.
Une nouvelle technologie en cours de développement permettrait de combiner l’utilisation d’un substrat (wafer) SiC à bas coût aux performances électriques améliorées et d’une couche mince de SiC monocristallin de haute qualité dans laquelle serait fabriqué le composant microélectronique. La couche de SiC monocristallin est rapportée sur le substrat par un procédé de collage moléculaire tel que décrit dans WO 01/18873 (Commissariat à l‘Energie Atomique), permettant en outre de garantir une résistance de contact minimale entre le substrat et la couche monocristalline rapportée. Le document EP 3 018 696 A1 décrit un mode de réalisation d’un tel procédé, qui aboutit à une couche de SiC monocristallin rapportée sur un substrat de SiC polycristallin (noté ici « P-SiC » ou « Wafer P-SiC »).
Ces substrats de P-SiC doivent répondre à des exigences strictes de résistance électrique, conductivité thermique et planéité. On trouve aujourd’hui sur le marché des produits prototypes « Dummy wafers » vendus par des entreprises, comme par exemple la société Ferrotec. Ces wafers de diamètre 150 mm et d’épaisseur 750 µm en standard servent à équilibrer une charge complète de wafers SiC monocristallins dans certains procédés pour en améliorer l’uniformité.
Selon l’état de la technique on obtient des wafers P-SiC en déposant du SiC polycristallin par CVD sur un substrat de graphite de forme cylindrique. Après avoir éliminé par usinage la couche de SiC déposée sur le pourtour du cylindre jusqu’à accéder au graphite, on peut séparer deux disques de SiC à partir des deux faces du cylindre par oxydation sous air du graphite. Cela est décrit dans les demandes de brevet JP 1994 340994 et JP 1997 296361.
Néanmoins, il est vite apparu que les disques (wafers) ainsi obtenus présentaient une déformation (Bow et Warp) inacceptable pour l’application visée. Le paramètres Bow et Warp représentent la planéité d’un wafer destiné à l’industrie des semi-conducteurs et sont connus de l’homme du métier des substrats semi-conducteurs pour microélectronique (on n’utilise que les mots anglais pour ces paramètres, que nous écrivons ici avec une lettre majuscule) ; ils seront décrits en plus grand détail ci-dessous et peuvent être mesurés selon la norme SEMI MF1390. Les procédés décrits dans les deux documents japonais cités ci-dessus trouvent une solution au problème, grâce à la répétition de plusieurs étapes de dépôt de faibles épaisseurs inférieures à 100 µm. En effet, pour un dépôt suffisamment épais, l’accroissement du diamètre des grains génère une contrainte interne de compression. Les grains de forme conique se repoussent les uns, les autres, au fur et à mesure de la croissance. Ce mécanisme physique est démontré par P. Chaudhari dans la publication« Grain growth and Stress relief in thin films », parue dans Journal of Vacuum Science and Technology 9, 520 (1972), qui est un document de base pour tout spécialiste du dépôt de couches à partir d’une phase vapeur. Le procédé décrit dans JP 1994 340994 et JP 1997 296361 permet d’obtenir des couches épaisses de P-SiC de plusieurs centaines de microns en limitant l’accroissement des contraintes internes de compression et donc permet d’en limiter les déformations une fois détachées du graphite.
Le brevet japonais JP 3648 112 B2 décrit un procédé similaire qui permet d’alterner le dépôt de couches présentant des contraintes en tension et compression, afin d’annuler le moment des contraintes intégré sur toute l’épaisseur du dépôt. Ce moment mécanique est en effet à l’origine de la déformation observée quand le disque de P-SiC est retiré de son substrat en graphite.
Il est cependant important de noter que les procédés tels que décrits ci-dessus ne sont pas favorables pour atteindre une faible résistivité et une bonne conductivité thermique au travers de l’épaisseur du wafer à cause des multiples interfaces séparant les couches dans son épaisseur. La recherche d’une solution monocouche au problème serait plus favorable.
Le brevet US 10,934,634 B2 décrit l’obtention d’un wafer P-SiC avec une excellente planéité à partir d’une monocouche de SiC déposée par CVD sur un substrat en graphite. Un dépôt suffisamment épais, typiquement 2 mm, présente une partie supérieure où la variation du diamètre des grains est stabilisée. La contrainte de compression n’évoluant plus dans cette partie (comme démontré dans la publication citée de Chaudhari), il est alors possible d’en extraire par usinage une tranche d’une épaisseur de 350 µm qui présente un gradient de contrainte quasi nul à l’instar des tailles de grains dans l’épaisseur et donc d’intégrer sur l’épaisseur un moment mécanique quasi nul. L’effet attendu est une très faible déformation du wafer. Cependant, le coût et l’énergie dépensé par un tel procédé est probablement défavorable, puisqu’il faut éliminer par rectification et polissage environ 1,65 mm de la couche de 2 mm déposée par CVD pour obtenir le wafer à l’épaisseur souhaitée 350 µm avec la planéité souhaitée.
Pour réduire les coûts de fabrication, il serait optimal de faire croître par CVD à vitesse élevée une couche de P-SiC d’épaisseur la plus proche possible de l’épaisseur finale avec une taille de grains très rapidement stabilisée après le début de la croissance de la couche, pour éviter toute surépaisseur inutile qui deviendrait nécessaire pour réduire ou éliminer le gradient de taille de grains.
Lors de la conférence Transducers & Eurosensors 2007, X.A. Fu et al. ont publié un article intitulé« Nitrogen doped polycristalline 3C-SiC films deposited by LPCVD for MEMS applications ». Dans cet article, les auteurs étudient le dépôt de SiC pour des niveaux de gaz dopants (NH3) variant de 2% à 12% en fraction molaire du précurseur de silicium (Dichlorosilane). Pour obtenir une résistivité en dessous de 20 mohm.cm dans ces conditions, le taux de dopant doit dépasser 5%. Un taux de dopant plus élevé entraine une hausse de la contrainte résiduelle sans pour autant accroitre le gradient de contrainte. Dans cette étude, le dépôt est réalisé à basse température 900°C et basse pression favorisant une croissance cristalline exclusivement selon l’axe (111), mais avec une vitesse de dépôt extrêmement lente de 0,6 µm/h. Un dopage important ne semble pas modifier dans ces conditions l’orientation cristalline de la couche mince déposée, mesurée par analyse de la diffraction de rayons X (DRX).
Dans la publication de H.K.E. Lathaet alparue en 2014 dans la revue Mater. Res. Express 1 015902, on étudie les effets d’un fort dopage du 3C-SiC obtenu par CVD en utilisant le méthyltrichlorosilane (MTCS) comme précurseur de silicium et de carbone, et le NH3comme agent dopant. Les conditions de dépôt sont de 1040°C à basse pression. La vitesse de croissance du dépôt atteint 5 µm/h environ, bien supérieure au cas précédent, mais toujours très insuffisante pour produire de fortes épaisseurs (plusieurs centaines de microns) de manière économiquement viable. Une influence du niveau dopage sur l’orientation cristalline et la taille de grains est observée dans ces conditions. Un fort niveau de dopage s’accompagne d’un grossissement de la taille des grains et leur axe d’orientation cristalline est modifiée selon l’analyse de diffraction de rayons X (DRX).
La demande de brevet WO 2021/060515 (Tokai Carbon) propose un procédé pour obtenir un substrat P-SiC d’épaisseur comprise entre 500 µm et 6 mm, à une température de dépôt élevée proche de 1500°C. Le temps de dépôt se situe entre 5 h à 15 h, soit des vitesses de dépôt au-delà de 100 µm/h, particulièrement adaptées à une production industrielle. Le dopage du P-SiC est obtenu en ajoutant du diazote dans le mélange. Pour obtenir un substrat suffisamment plan, le brevet propose un procédé qui fait varier la concentration de précurseur de SiC au cours du dépôt, afin de réduire le gradient de taille de grain trop prononcé dans le dépôt. Ce procédé est proposé pour des concentrations massiques d’azote comprises entre 200 ppm (2.8 x 1019atm/cm3) et 1000 ppm (1.38 x 1020atm/cm3). Au-delà de 1000 ppm, il est noté qu’une concentration excessive d’azote dans le P-SiC génèrerait des défauts importants dans les cristaux et une déformation du substrat.
Ainsi, une concentration importante de dopant azote dans le matériau P-SiC est potentiellement un facteur limitant pour obtenir une bonne planéité, mais elle est souhaitable pour obtenir une faible résistivité électrique. Il faut prendre en compte ces tendances contradictoires lorsque l’on cherche à fabriquer un substrat brut P-SiC par CVD avec une résistivité faible (par exemple < 10 mOhm.cm) et une planéité suffisante pour pouvoir usiner par rectification un wafer P-SiC en enlevant une épaisseur de matière aussi faible que possible. En ce qui concerne la planéité du substrat brut obtenu par CVD, on doit garder à l’esprit que l’enlèvement de matière par rectification d’une surface aussi dure que celle du SiC est un procédé long et couteux, et en plus, toute épaisseur de matière enlevée par rectification correspond à de la matière qui est perdue. En effet, le coût de fabrication du wafer P-SiC doit atteindre un niveau suffisamment bas pour pouvoir servir de substrat combiné avec une couche mince de SiC polycristallin dans des applications d’électronique de puissance.
Selon l’état de la technique industrielle, l’épaisseur nominale du wafer P-SiC fini est 350 µm pour un diamètre nominal de 150 mm. Un produit brut (ébauche brute) plus épais est fabriqué à partir d’un procédé de dépôt CVD sur un substrat de graphite. Pour des raisons économiques, une fois décollée du graphite, l’ébauche en P-SiC ne doit pas dépasser une épaisseur de 1 mm ; on vise typiquement 750 µm et préférentiellement 600 µm, afin d’obtenir un temps du dépôt CVD raisonnable et de réduire l’épaisseur devant être éliminée en rectification et polissage, à respectivement un maximum de 650 µm, typiquement 400 µm, préférentiellement 250 µm.
Le Warp d’un wafer d’épaisseur 350 µm de diamètre six pouces doit être inférieur à 50 µm après rectification et polissage pour être conforme aux standards de la microélectronique. Pour atteindre cet objectif, il faut d’abord préparer par rectification à partir de l’ébauche brute décollée du graphite une ébauche intermédiaire, qui servira ensuite comme point de départ pour préparer, par rectification fine suivie d’un polissage, le wafer de P-SiC sur lequel sera ensuite transférée une couche monocristalline de SiC. La différence entre l’épaisseur initiale de l’ébauche brute et la déformation mesurée sur ladite ébauche brute ne doit pas être inférieure à l’épaisseur de l’ébauche intermédiaire. Cela signifie que le volume de l’ébauche (cylindrique) intermédiaire rectifiée doit être inclus dans le volume de l’ébauche brute (voir ).
Dans la présente invention, les inventeurs ont cherché à optimiser la fabrication d’un substrat SiC brut présentant un fort taux de dopant N typiquement supérieur à 5 x 1019atomes/cm3, préférentiellement supérieur à 1020atomes/cm3, pour atteindre typiquement une résistivité du matériau inférieure à 15 mOhm.cm et préférentiellement inférieure à 10 mOhm.cm. La conductivité thermique du matériau devrait être typiquement supérieure à 200 W/mK, mais on préfère une valeur supérieure à 250 W/m/K, malgré un fort taux de dopant N qui peut affecter la conductivité thermique en générant des défauts cristallins supplémentaires nuisibles à la propagation des phonons. On cherche également un substrat qui présente en surface une excellente homogénéité de sa taille de grains, et de préférence un grain fin.
Objets de l’invention
Il résulte des travaux menés par les inventeurs de la présente demande qu’une plaque massive de SiC polycristallin (noté ici « P-SiC ») peut être obtenu par un dépôt chimique en phase vapeur (CVD) opérant dans une plage de température allant d’environ 1300 K à environ 1800 K sur un substrat comprenant une surface en graphite. Dans ce procédé, qui forme le premier objet de la présente invention, on introduit dans une enceinte chauffée un mélange de gaz de manière à créer une phase gazeuse comprenant au moins un précurseur gazeux de silicium et/ou de carbone, au moins un gaz dopant comprenant au moins un atome d’azote, et un gaz porteur, ledit mélange de gaz se décomposant sur la surface dudit substrat en graphite pour former une couche de SiC polycristallin sur ladite surface en graphite dudit substrat, et ledit procédé étant caractérisé en ce que la température dans le réacteur est comprise entre 1450 K et 1650 K et la pression partielle totale desdits précurseurs gazeux est inférieure à 350 mbar, et de préférence inférieure à 300 mbar. Ce dépôt se fait sur la surface en graphite d’un substrat comprenant une surface en graphite ; ledit substrat peut être une plaque en graphite. Ce substrat, et plus particulièrement cette plaque en graphite, est avantageusement circulaire, de manière à permettre l’obtention directe d’un disque circulaire en SiC.
Selon un mode de réalisation avantageux, ladite phase gazeuse comprend du trichlorométhylsilane au titre de précurseur de silicium et de carbone, et de préférence ne comprend pas d’autres précurseurs de silicium et/ou de carbone. Ledit gaz dopant est avantageusement sélectionné dans le groupe formé par : NH3, N2H4, N2, H2NCH3.
Ce produit permet de déposer une couche de carbure de silicium polycristallin (P-SiC) qui peut ensuite être séparé de la surface en graphite sur laquelle est a été formée ; on obtient ainsi un disque en P-SiC dont l’épaisseur peut être réduite par rectification, puis polissage des deux faces.
Ainsi on peut produire une plaque en SiC polycristallin, qui représente un autre objet de la présente invention. Cette plaque peut être une ébauche brute, qui peut ensuite subir des étapes de rectification pour devenir une ébauche intermédiaire pour la fabrication d’un substrat en SiC polycristallin apte à recevoir un transfert d’une couche de SiC monocristallin pour former un wafer utilisable pour la fabrication d’un substrat pour le dépôt de circuits intégrés. Ladite plaque, ladite ébauche brute et ladite ébauche intermédiaire représentent d’autres objets de la présente invention, comme cela sera expliqué par la suite. Elles présentent avantageusement une microstructure et une texture cristallographique particulières, comme cela sera expliqué ci-dessous.
Ladite plaque en SiC polycristallin présente une texture cristallographique particulière, qui peut être obtenue pour des caractéristiques de dopage et de conductivité particulières. Ainsi, un deuxième objet de l’invention est une plaque en SiC polycristallin, caractérisée en ce que : (i) son coefficient de texture C422est inférieur à 30%, et (ii.a) son coefficient de texture C220est supérieur à 60% et de préférence supérieur à 80 %, ou (ii.b) la somme des coefficients de texture C111+C222+C511est supérieure à 70 % ; et de préférence supérieure à 80 %. Avantageusement son coefficient de texture C422est inférieur 20 %, de préférence inférieur à 15 %, et de préférence inférieur à 10 %.
Avantageusement, la résistivité électrique de cette plaque en SiC polycristallin est inférieure à 20 mOhm.cm, de préférence inférieure à 15 mOhm.cm, et encore plus préférentiellement inférieure à 10 mOhm.cm, et/ou son taux d’azote est supérieur à 5 x 1019atomes/cm3, de préférence supérieur à 1 x 1020atomes/cm3, et encore plus préférentiellement supérieur à 1.5 x 1020atomes/cm3. De manière habituelle dans le domaine des substrats pour microélectronique, le taux de dopage (en l’occurrence le taux d’azote) peut être déterminé par spectrométrie de masse des ions secondaires (Secondary Ion Mass Spectroscopie, SIMS).
Un mode de réalisation particulièrement préféré de ce deuxième objet de l’invention est une plaque en SiC polycristallin, dopée à l’azote avec un taux d’azote, mesuré par spectroscopie de masse des ions secondaires, supérieur à 5 x 1019atomes/cm3, ladite plaque présentant une résistivité électrique inférieure à 15 mOhm.cm et une orientation cristalline préférentielle, ladite plaque étant caractérisée en ce que : (i) son coefficient de texture C422est inférieur à 20%, et (ii.a) son coefficient de texture C220est supérieur à 80%, ou (ii.b) la somme des coefficients de texture C111+C222+C511est supérieur à 80 %.
Ladite plaque en SiC polycristallin possède typiquement la forme d’un disque circulaire. Elle est caractérisée par une bonne planéité, et présente avantageusement soit un diamètre compris entre 140 mm et 165 mm soit un diamètre compris entre 185 mm et 210 mm ; ces deux plages de diamètre comprennent les tailles actuellement habituelles en industrie des semi-conducteurs, à savoir 6 pouces et 8 pouces.
Ladite plaque en SiC polycristallin peut être une ébauche brute issue d’un procédé de dépôt par phase vapeur. Il peut aussi s’agir d’une ébauche intermédiaire pour la fabrication d’un wafer obtenue par rectification d’une telle ébauche brute. Dans un mode de réalisation, la plaque en SiC polycristallin selon l’invention présente une épaisseur inférieure à 550 µm, de préférence inférieure à 500 µm, plus préférentiellement inférieure à 450 µm, et encore plus préférentiellement comprise entre 355 µm et 420 µm ; ce mode de réalisation convient particulièrement pour les plaques d’un diamètre compris entre 140 mm et 165 mm. Dans un autre mode de réalisation, la plaque en SiC polycristallin selon l’invention présente une épaisseur inférieure à 850 µm, de préférence inférieure à 800 µm, plus préférentiellement inférieure à 750 µm, et encore plus préférentiellement comprise entre 510 µm et 650 µm ; ce mode de réalisation convient particulièrement pour des plaques d’un diamètre compris entre185 mm et 210 mm.
Dans un autre mode de réalisation, la plaque en SiC polycristallin selon l’invention présente un diamètre compris entre 140 mm et 165 mm, une épaisseur comprise entre 350 µm et 450 µm et une déformation caractérisée par un Warp inférieur à 50 µm, de préférence inférieur à 40 µm et encore plus préférentiellement inférieur à 30 µm. Son épaisseur est de préférence comprise entre 350 µm et 400 µm. A titre d’exemple, ladite plaque peut présenter une épaisseur comprise entre 350 µm et 400 µm et un Warp inférieur à 40 (et de préférence inférieur à 30 µm), ou son épaisseur peut être comprise entre 400 µm et 450 µm et son Warp peut alors être inférieur à 50 µm (et de préférence inférieur à 40 µm).
Dans encore un autre mode de réalisation, la plaque en SiC polycristallin selon l’invention présente un diamètre compris entre 185 mm et 210 mm, une épaisseur comprise entre 500 µm et 650 µm et une déformation caractérisée par un Warp inférieur à 70 µm, de préférence inférieur à 50 µm et encore plus préférentiellement inférieur à 40 µm. Son épaisseur est de préférence comprise entre 500 µm et 600 µm. A titre d’exemple, ladite plaque peut présenter une épaisseur comprise entre 500 µm et 600 µm et un Warp inférieur à 50 (et de préférence inférieur à 40 µm), ou son épaisseur peut être comprise entre 600 µm et 650 µm et son Warp peut alors être inférieur à 70 µm (et de préférence inférieur à 50 µm).
 Figures
Les figures 1 à 12 illustrent différents aspects de l’invention.
montre de manière schématique la mesure du paramètre appelé « Warp » qui exprime un aspect particulier du défaut de planéité d’un wafer semi-conducteur.
montre une image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale d’une couche de P-SiC obtenue par un procédé selon l’exemple 1.
montre une image obtenue par microscopie électronique à balayage en mode direct, d’une section transversale d’une couche de P-SiC similaire à l’exemple 1.
montre une image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale d’une couche de P-SiC obtenue par un procédé selon l’exemple 2.
montre une image obtenue par microscopie électronique à balayage en mode direct, d’une section transversale d’une couche de P-SiC similaire à l’exemple 2.
montre une image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale d’une couche de P-SiC obtenue par un procédé selon l’exemple 3.
montre une image obtenue par microscopie électronique à balayage en mode direct, d’une section transversale d’une couche de P-SiC similaire à l’exemple 3.
montre une image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale d’une couche de P-SiC obtenue par un procédé selon l’exemple 4.
montre une image obtenue par microscopie électronique à balayage en mode direct, d’une section transversale d’une couche de P-SiC similaire à l’exemple 4.
montre une image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale d’une couche de P-SiC obtenue par un procédé selon l’exemple 5.
montre une image obtenue par microscopie électronique à balayage en mode direct, d’une section transversale d’une couche de P-SiC similaire à l’exemple 5.
montre de manière schématique et simplifiée une coupe transversale verticale à travers un réacteur selon l’invention qui permet de fabriquer une ébauche pour un substrat en SiC polycristallin selon l’invention.
Les repères numériques suivants sont utilisés sur la et dans la description :
1 : Réacteur selon l’invention
2 : Enceinte
3 : Espace réactionnel
4 : Espace de chauffe
5 : Espace d’évacuation
6 : Elément de chauffage
7 : Suscepteur en graphite
8 : Entrée gaz précurseurs
9 : Sortie gaz réactionnels
10 : Embout de sortie
11 : Injecteur
12 : Disques graphite (substrats)
 Description détaillée
L’homme du métier des substrats semi-conducteurs pour microélectronique connaît les différentes manières pour caractériser la planéité globale des wafers : ces différents paramètres sont connus sous les termes ou sigles Bow (la distance entre la surface et le plan correspondant au meilleur ajustement au centre du wafer non fixé, voir la norme ASTM F534« Standard Test Method for Bow of Silicon Wafers »point 3.1.2), Warp (la somme des déviations maximales positives et négatives par rapport au plan correspondant au meilleur ajustement pour un wafer non fixé, voir la norme ASTM F1390« Standard test Method for Measuring Warp on Silicon Wafers by Automated Non-Contact Scanning »), TTV (Total Thickness Variation, i.e. la différence entre les valeurs maximales et minimales d’épaisseur pour un wafer fixé, voir la norme ASTM F657« Standard Test Method for Measuring Warp and Total Thickness Variation on Silicon Slices and Wafers by a Non-contact Scanning Method »), TIR (Total Indicated Reading, i.e. la somme des déviations maximales positives et négatives par rapport au plan correspondant au meilleur ajustement pour un wafer fixé), SRAD (Spherical Reference Measurement, exprimant un rayon de courbure pour la sphère correspondant au meilleur ajustement) ; d’autres sigles expriment des paramètres pour caractériser la planéité locale des wafers, en particulier : LFPD (Local Focal Plane Deviation, i.e. la distance maximale entre la surface du wafer et le plan correspondant au meilleur ajustement (au-dessus ou au-dessous de la surface du wafer non fixé), pour une zone donnée) et LTV (Local Thickness Variation, i.e. la différence entre les valeurs maximales et minimales d’épaisseur du wafer non fixé, pour une zone donnée).
Dans le cadre de la présente invention la planéité des wafers est caractérisée par le paramètre appelé couramment « Warp ». Ce paramètre se réfère à la différence algébrique des déviations du wafer par rapport à un plan de référence. La illustre schématiquement la détermination de ce paramètre à partir d’un profil de surface par la différence algébrique des ordonnées B et C du disque posé sur un plan de base.
On pourrait aussi déterminer à partir du profil de la surface un plan médian (typiquement en faisant intervenir un algorithme mettant en œuvre une méthode des moindres carrés) et calculer le Warp à partir des déviations par rapport au plan médian ce qui donne le même résultat tant que le plan médian est parallèle au plan de base. Si le plan médian n’est pas parallèle au plan de base alors la méthode de mesure par rapport au plan de base majore celle par rapport au plan médian.
Nous décrivons maintenant le procédé selon l’invention qui permet de résoudre le problème posé.
Le procédé selon l’invention utilise la technique de dépôt chimique en phase vapeur (CVD, Chemical Vapor Deposition), mise en œuvre dans une enceinte chauffée. Le procédé fait intervenir un mélange gazeux comprenant au moins un gaz précurseur de silicium (tel qu’un silane ou un chlorosilane) et/ou au moins un gaz précurseur de carbone (tel qu’un alcane ou un alcène), et/ou au moins un gaz précurseur de silicium et de carbone (tel que le méthyltrichlorosilane, abrégé MTCS), et au moins un gaz dopant comprenant de l’azote (par exemple le NH3, le N2H4,, le N2). Ledit gaz dopant peut aussi être un précurseur de carbone et/ou de silicium (par exemple une amine telle que le H2NCH3). Ces gaz peuvent être dilués dans un gaz porteur, qui peut être un gaz réducteur tel que l’hydrogène et/ou un gaz inerte tel que l’argon.
A titre d’exemple, une composition gazeuse pour mettre en œuvre le procédé selon l’invention peut comprendre un précurseur de carbone, un précurseur de silicium, un gaz dopant, le gaz porteur. Un autre exemple est une composition gazeuse qui comprend un précurseur de silicium et de carbone, un précurseur de silicium, un précurseur de carbone, un gaz dopant, le gaz porteur.
Ce mélange gazeux est admis dans un réacteur se trouvant à haute température où les gaz précurseurs sont décomposés et réagissent à la surface pour former le polytype 3C-SiC. Ce matériau est particulièrement adapté pour être combiné avec une couche de SiC monocristallin, de par ses propriétés de résistance mécanique et thermique, sa compatibilité en dilatation thermique et sa pureté. Il peut par ailleurs être dopé avec de l’azote jusqu’à des niveaux très élevés, typiquement 1020atomes/cm3et présenter une résistivité très inférieure à 20 Ohm.cm, sans dégradation de la qualité du substrat qui serait préjudiciable à la fabrication de composants de puissance. Enfin, c’est un matériau capable de résister ultérieurement aux procédés à haute température que devra subir le wafer pendant la fabrication du composant électronique.
La température du réacteur lors du dépôt par CVD du SiC doit se situer entre environ 1300 K et environ 1800 K, et de préférence entre environ 1350 K et environ 1700 K, plus préférentiellement entre environ 1400 K et environ 1650 K, et encore plus préférentiellement entre environ 1450 K et environ 1650 K. La pression totale dans le réacteur ne dépasse avantageusement pas 350 mbar, et de préférence ne dépasse pas 300 mbar.
Dans un mode réalisation avantageux du procédé de fabrication du wafer P-SiC selon l’invention, on effectue le dépôt par la voie CVD sur une surface en graphite d’un substrat. De manière très avantageuse, ledit substrat est un substrat en graphite isostatique à grain fin et purifié, ceci pour éviter toutes contaminations et dégazage d’impuretés lors du dépôt. A titre d’exemple, pour obtenir un wafer de diamètre 150 mm, le dépôt est réalisé sur un cylindre de graphite en forme de disque, de diamètre approchant un nominal de 150 mm et d’épaisseur supérieur à 2 mm pour assurer une planéité suffisante du substrat. Le réacteur peut comprendre une pluralité de ces disques, dont le diamètre peut être identique ou différent. Les deux faces des disques ont de préférence une planéité < 15 µm, obtenue par un usinage suffisamment précis. Le coefficient de dilatation thermique du graphite isostatique est choisi judicieusement pour être compatible avec la couche de SiC lors du refroidissement après dépôt. Un substrat commercialisé par la société MERSEN sous la désignation « grade 2303 » peut être utilisé.
On décrit maintenant le déroulement d’un mode de réalisation typique du procédé selon l’invention, et on décrit d’abord en relation avec la , à titre d’exemple, un réacteur dans lequel le procédé selon l’invention peut être exécuté. Le procédé selon l’invention se déroule dans un réacteur 1 de type particulier. Il comprend une enceinte réactionnelle 2, qui renferme un espace réactionnel 3, un espace de chauffe 4 et un espace d’évacuation 5 des gaz réactionnels. Ladite enceinte 2 est conçue pour pouvoir atteindre des basses pressions jusqu’à un minimum de quelques dizaines de milli-bar par pompage des gaz jusqu’à un dispositif de traitement des effluents (non montré sur la figure). Les gaz précurseurs sont admis dans l’espace réactionnel 3 du réacteur 1 à travers une pluralité d’injecteurs 11 alimentés par une ligne de gaz 8 dite entrée gaz précurseurs. Les gaz réactionnels quittent l’espace réactionnel 3 vers l’espace d’évacuation 5, d’où ils sont aspirés à travers un embout de sortie 10 dans la ligne de gaz 9 dite sortie des gaz réactionnels. L’espace de chauffe 4 comporte une pluralité d’éléments de chauffage 6, typiquement des solénoïdes. Des cylindres ou disques en graphite 12, appelée ici aussi substrats, sont chargés dans l’enceinte 2 ; pour simplifier la ne montre pas les supports qui maintiennent lesdits substrats 12 dans le réacteur 1.
L’enceinte 2 de dépôt est chauffée par induction d’un champ magnétique dans un suscepteur en graphite 7 à l’intérieur duquel vont circuler les gaz précurseurs (par exemple des silanes, alcanes et/ou methyl-chlorosilanes), les gaz porteurs (par exemple l’hydrogène et/ou l’argon), le gaz dopant (par exemple le NH3, des amines et/ou le N2). Les substrats de graphite 12 sont en équilibre thermique à l’intérieur de l’espace réactionnel 3 chauffé par le suscepteur 7 à une température généralement comprise entre 1300 K et 1700 K (mesurée par un thermocouple), et plus préférentiellement entre 1350 K et 1650 K. Le mélange gazeux est introduit par des buses ou injecteurs 11 permettant une répartition homogène du flux de gaz dans l’enceinte 2. Dans cette plage de température, les vitesses de dépôt peuvent évoluer dans des plages assez larges, du µm/h à plus de 100 µm/h. La pression partielle totale desdits précurseurs gazeux est avantageusement inférieure à 350 mbar, et de préférence inférieure à 300 mbar.
Pour atteindre une épaisseur de dépôt de P-SiC minimale d’environ 600 µm, le temps d’injection des gaz peut évoluer de quelques heures à plusieurs dizaines, voire centaines d’heures en fonction des conditions choisies. Les paramètres de contrôle indiqués ci-dessus peuvent être ajustés pour obtenir le produit selon l’invention, comme cela sera expliqué en plus grand détail en relation avec les exemples. Ainsi il est possible d’obtenir des plaques de P-SiC de grande qualité à des conditions économiquement satisfaisantes, permettant de les utiliser dans des applications en électronique substituant du SiC monocristallin produit par le procédé traditionnel PVT.
Quand l’épaisseur de dépôt sur la surface du substrat en graphite 12 est atteinte, l’injection des gaz précurseurs dans le four est arrêtée et l’enceinte est refroidie jusqu’à la température ambiante pour être déchargée. Les disques en graphite 12 revêtus par une épaisse couche de dépôt de SiC sont ensuite usinés, puis oxydés à l’air typiquement à 900°C pour éliminer tout résidu de graphite. Un disque de SiC brut est récupéré pour chaque face.
La déformation du disque, ébauche brute, est mesurée grâce à un capteur confocal en lumière blanche qui scanne la surface du disque en SiC qui était en contact avec le graphite. Pour réaliser cette mesure, le face du disque côté dépôt CVD est posée sur un support. On mesure la différence entre l’élévation maximale et minimale de la surface scannée par le capteur par rapport au plan support de l’outil de mesure. La surface côté graphite était une référence plane avant d’être détachée du graphite. Après détachement du graphite, cette surface devient gauche du fait de la relaxation des contraintes de la couche déposée. Cette surface gauche peut être interpolée par un plan médian, par la méthode des moindres carrés. Si ce plan médian est parallèle au plan support, la mesure de déformation est égale au Warp. Cette méthode de mesure de la déformation majore la mesure du Warp dans le cas général.
Si la mesure de déformation sur l’ébauche brute est conforme à l’objectif fixé ci-dessous, celle-ci peut être rectifié jusqu’à une épaisseur légèrement supérieure au nominal de 350 µm et pour obtenir un Warp final inférieur à 50 µm pour un wafer de taille standard de 6 pouces.
En effet, il faut d’abord préparer par rectification à partir de l’ébauche brute décollée du graphite une ébauche intermédiaire, qui servira ensuite comme point de départ pour préparer, par rectification fine suivie d’un polissage, le wafer de P-SiC sur lequel sera ensuite transférée une couche monocristalline de SiC. La différence entre l’épaisseur initiale de l’ébauche brute et la déformation mesurée sur ladite ébauche brute ne doit pas être inférieure à l’épaisseur de l’ébauche intermédiaire. Cela signifie que le volume de l’ébauche (cylindrique) intermédiaire rectifiée doit être inclus dans le volume de l’ébauche brute (voir ). L’étape de rectification visera, en outre, à éliminer une épaisseur suffisante du côté de la face en contact avec le graphite. On retire ainsi la zone de croissance initiale des cristaux ce qui permet d’éliminer les contraintes fortes que génèrent cette évolution du dépôt.
Sur la plage de température 1373 K à 1673 K, l’orientation de la croissance cristalline du P-SiC a été étudiée par So et Chun dans l’article« Growth and structure of chemical vapor deposited silicon carbide from methyltrichlorosilane and hydrogen in the temperature range of 1100 to 1400°C »(Journal of Vacuum Science & Technology A 6, 5 (1988)). La de ce document fait apparaître pour cette zone de température une transition du coefficient de texture de l’orientation préférentielle (111) à basse température vers l’orientation (220) à haute température. Le coefficient de texture a été mesuré grâce à la méthode décrite dans la publication de G.B. Harris (1952)« X. Quantitative measurement of preferred orientation in rolled uranium bars”, parue dans la revue Philosophical Magazine Series 7, 43:336, 113-123.
Le produit obtenu par le procédé selon l’invention présente non seulement une excellente planéité (caractérisée par une faible valeur du paramètre Warp), une faible résistance électrique et une bonne conductivité thermique, mais encore il présente à sa surface haute (i.e. la surface éloignée du substrat de croissance, obtenue par enlèvement de matière par polissage) une faible taille de grains et une bonne homogénéité de la taille de grain.
Exemples
Les exemples 1 à 5 illustrent certains aspects de l’invention, mais ne limitent pas sa portée.
Dans ces exemples, des pics de diffractions ont été collectés par un diffractomètre au rayons X du type PANalytical X’Pert PRO MPD par la méthode θ-2θ sur une plage d’angle allant de 10° à 135° (échelle 2 θ). Sur cette plage on a pris en compte pour le SiC 3C les dix pics de diffraction figurant dans le tableau 1, classés selon des indices de Miller (hkl) croissants :
Tableau 1 : Pics de diffraction pris en compte
hkl Position 2θ des pics [°] Intensité I [%] théorique
(Source ICDD)
111 [34,940 ° - 36,345 °] 100
200 [41,230 ° - 41,584 °] 23
220 [59,494 ° - 60,452 °] 57
311 [71,167 ° - 72,348 °] 48
222 [75,303 ° - 75,749 °] 10
400 [89,575 ° - 90,298 °] 12
331 [100,250 ° - 101,537 °] 25
420 [104,045 ° - 104,885 °] 13
422 [119,276 ° - 120,418 °] 14
511 [132,367 ° - 134,021 °] 15
Un coefficient de texture Chkl(pour N=10 pics) est calculé à partir de l’intensité du pic Ihklproportionnel à l’aire sous le pic de l’échantillon et de l’intensité théorique I0 hkld’une poudre qui peut être obtenu à partir des % théoriques édités par l’ICDD (International Centre for Diffraction Data).
Chkl= (Ihkl/I0 hkl)/ (1/N xΣ (Ihkl/I0 hkl)).
Le coefficient de texture dans ce cas évolue sur une plage de 0 à 10. On peut aussi l’exprimer en %. Il permet de quantifier l’orientation préférentielle moyenne des cristallites de la couche déposée par rapport à la normale à la surface de l’échantillon.
Dans ces exemples, la source de carbone et la source de silicium étaient la même molécule, à savoir le méthyl trichlorosilane (abrégé MTCS). Le gaz dopant source d’azote était le NH3. En modifiant les quelques paramètres clés du procédé CVD (température, pression partielle du précurseur, % de gaz dopant). Il est possible de faire évoluer l’orientation de la couche déposée et sa texture. Celle-ci aura un impact sur le gradient de contraintes intrinsèques du dépôt permettant d’obtenir un Warp sur l’ébauche brute conforme à l’objectif.
Exemple 1: Texture gros grain conique d’orientation préférentielle (422)
On a déposé une couche de 650 µm sur un substrat en graphite en opérant à une température de 1550 K, une pression partielle de 23 mbar de MTCS et une fraction molaire de NH3de 3%.
La montre l’image obtenue par microscopie électronique à balayage des électrons rétrodiffusés d’une section transversale de la couche de P-SiC obtenue ; le substrat est en bas et la barre noire correspond à une longueur de 100 µm. En bas est indiqué le triangle de texture sur lequel sont indiqués à titre d’information certaines facettes marquées de quatre symboles blancs différents. La montre une image similaire obtenue par microscopie électronique à balayage en mode direct, à un grandissement plus important ; la barre blanche correspond à une longueur de 20 µm. Dans ces deux micrographies, le substrat est en bas.
L’orientation observée est une texturation orientée préférentiellement (422) avec des coefficients de texture rassemblés dans le tableau 2 :
Tableau 2 : Coefficients de texture du P-SiC selon l’exemple 1
C111+C222+C511 C220 C422
9% 1% 80%
On a observé sur les figures 2 et 3 une augmentation continue du diamètre des grains sur les 200 premiers microns. Cette augmentation de la taille des grains peut être évaluée pour chaque ordonnée du repère en comptant le nombre d’intersection d’une ligne horizontale d’ordonnée constante avec les joints de grains sur l’image EBSD.
La couche obtenue contient une concentration d’azote mesuré par SIMS de 8 x 1019atomes d’azote par cm3et une résistivité électrique mesurée à 16 mohm.cm par la méthode des quatre pointes. On déduit la conductivité thermique de la couche du résultat d’une mesure de diffusivité thermique grâce à la méthode de flash laser. On a obtenu la valeur de 210 W/m/K.
Malgré des propriétés physiques conformes à l’objectif visé, la déformation mesurée sur le disque brut est très supérieur à l’objectif visé. Sur un total de 16 disques produits, la déformation moyenne est 850 µm avec un écart type de 140µm. On ne pourra pas produire par rectification un wafer P-SiC à partir d’un disque brut d’épaisseur inférieure à 1000 µm.
Après plusieurs dépôts selon ces conditions, la texturation observée est très orientée préférentiellement (422) avec un coefficient de texture C422> 75%.
Exemple 2: Texture à grain fin orienté (111)
On a déposé une couche de 650 µm sur un substrat en graphite en opérant à une température de 1550 K, une pression partielle de 8 mbar de MTCS et une fraction molaire de NH3de 6%. Les figures 4 et 5 sont des micrographies analogues aux figures 2 et 3 de l’exemple 1 (la barre blanche de la correspond à une longueur de 50 µm).
L’orientation observée est une texturation orientée préférentiellement (111) avec des coefficients de texture rassemblés dans le tableau 3.
Tableau 3 : Coefficients de texture du P-SiC selon l’exemple 2
C111+C222+C511 C220 C422
86% 1% 8%
On observe sur la des grains dont la taille n’augmente pas au fur et à mesure que la croissance de la couche de P-SiC progresse ; il s’agit de grains sous la forme de baguettes fines très orientées selon la normale au plan du substrat. La taille des grains peut être évaluée pour chaque ordonnée du repère en comptant le nombre d’intersection d’une ligne horizontale d’ordonnée constante avec les joints de grains sur l’image EBSD.
Le dépôt obtenu contient une concentration d’azote mesuré par SIMS de 7 1020atomes d’azote par cm3et une résistivité électrique mesurée à 1,1 mOhm.cm par la méthode 4 pointes. On déduit la conductivité thermique de la couche par une mesure de diffusivité thermique grâce à la méthode de flash laser. On obtient 52 W/m/K ce qui est très en dessous de l’objectif visé. La structure à grain fin semble limiter fortement la conductivité thermique.
La déformation mesurée sur le disque brut est en revanche très bonne. Sur un total de 16 disques produits, la déformation moyenne est de 190 µm avec un écart type de 72 µm. Cela permettrait de produire par rectification des wafers P-SiC à partir d’un disque brut d’épaisseur inférieur à 1000 µm à un coût raisonnable.
Après plusieurs dépôts selon ces conditions, l’orientation observée est une texturation très orientée préférentiellement (111) avec la somme de coefficient de texture C111+C222+C511> 80%.
Exemple 3: Texture à grain fin orientée (220)
On a déposé une couche de 650 µm sur un substrat en graphite en opérant à une température de 1550 K, une pression partielle de 16 mbar de MTCS et une fraction molaire de NH3de 4%.
Les figures 6 et 7 sont des micrographies analogues aux figures 2 et 3 de l’exemple 1.
L’orientation observée est une texturation orientée préférentiellement (220) avec des coefficients de texture rassemblés dans le tableau 4 :
Tableau 4 : Coefficients de texture du P-SiC selon l’exemple 3
C111+C222+C511 C220 C422
2% 93% 3%
Le dépôt obtenu contient une concentration d’azote mesuré par SIMS de 1,8 x 1020atomes d’azote par cm3et une résistivité électrique mesurée à 5 mohm.cm par la méthode 4 pointes. On déduit la conductivité thermique de la couche par une mesure de diffusivité thermique grâce à la méthode flash laser. On obtient 270 W/m/K ce qui est au-dessus de l’objectif visé. Malgré des grains de petites dimensions, la texture arborescente semble favoriser une bonne conductivité thermique, malgré un dopage élevé.
La déformation mesurée sur le disque brut est également très bonne. Sur un total de 16 disques produits, la déformation moyenne est de 210 µm avec un écart type de 82 µm. Cela permet de produire par rectification des wafers P-SiC à partir d’un disque brut d’épaisseur inférieur à 1000 µm à un coût raisonnable.
Après plusieurs dépôts selon ces conditions, la texture observée est très orientée préférentiellement (220) avec le coefficient de texture C220> 90% et C422< 10%
Exemple 4: Texture à grain fin majoritaire orientée (220) majoritaire mélangé avec des gros grains orientés (422)
Les figures 8 et 9 sont des micrographies analogues aux figures 2 et 3 de l’exemple 1.
On a déposé une couche de 800 µm sur un substrat en graphite en opérant à une température de 1600 K, une pression partielle de 16 mbar de MTCS et une fraction molaire de NH3de 4%. On observe une texturation orientée préférentiellement (220) présentant de gros grains orientés préférentiellement (422) selon les coefficients de texture rassemblés dans le tableau 5 :
Tableau 5 : Coefficients de texture du P-SiC selon l’exemple 4
C111+C222+C511 C220 C422
8% 65% 18%
On observe sur la figure deux populations de grains de dimensions différentes. Les grains orientés (220) ont un diamètre compris entre 1 µm et 10 µm. Les autres grains majoritairement orientés (422) ont une forme conique dont le diamètre peut croître jusque 50µm. La taille des grains peut être évaluée pour chaque ordonnée du repère en comptant le nombre d’intersection d’une ligne horizontale d’ordonnée constante avec les joints de grains sur l’image EBSD. Ici, la croissance de la taille moyenne des grains se stabilise rapidement, car les gros grains restent minoritaires dans la texture.
Le dépôt obtenu contient une concentration d’azote mesuré par SIMS de 2,2 x 1020atomes d’azote par cm3et une résistivité électrique mesurée à 3,3 mohm.cm par la méthode 4 pointes. On déduit la conductivité thermique de la couche par une mesure de diffusivité thermique grâce à la méthode flash laser. On obtient 215 W/m/K ce qui est au-dessus de l’objectif visé.
La déformation mesurée sur le disque brut est également très bonne. Sur un total de 16 disques produits, La déformation moyenne est de 235 µm avec un écart type de 90 µm. Cela permet de produire par rectification des wafers P-SiC à partir d’un disque brut d’épaisseur inférieur à 1000 µm à un coût raisonnable.
Après plusieurs dépôts selon ces conditions, la texture observée reste orientée préférentiellement (220) avec le coefficient de texture C220> 60% et C422< 20%
Exemple 5: Texture à gros grains majoritaires orientée (422) majoritaire mélangé avec une fine texture des petits grains orientés (220)
On a déposé une couche de 800 µm sur un substrat en graphite en opérant à une température de 1600 K, une pression partielle de 16 mbar de MTCS et une fraction molaire de NH3de 6%.
Les figures 10 et 11 sont des micrographies analogues aux figures 2 et 3 de l’exemple 1.
On observe une texturation orientée préférentiellement (422) présentant de très gros grains orientés selon les coefficients de texture rassemblés dans le tableau 6 :
Tableau 6 : Coefficient de texture du P-SiC selon l’exemple 5
C111+C222+C511 C220 C422
20% 7 % 54%
On observe sur la figure de très gros grains orientés (422) majoritairement ou (111) minoritairement, de forme conique avec des diamètres pouvant atteindre jusqu’à 100 µm. quelques petits grains (220) de taille inférieure à 10 µm sont très minoritaires. On observe sur la figure une croissance continue du diamètre des grains sur les 500 premiers microns. Cette croissance de la taille des grains peut être évaluée pour chaque ordonnée du repère en comptant le nombre d’intersection d’une ligne horizontale d’ordonnée constante avec les joints de grains sur l’image EBSD.
Le dépôt obtenu contient une concentration d’azote mesuré par SIMS de 6,8 1020atomes d’azote par cm3et une résistivité électrique mesurée à 0,9 mohm.cm par la méthode 4 pointes, bien en dessous de la limite supérieure visée. On déduit également la conductivité thermique de la couche par une mesure de diffusivité thermique grâce à la méthode flash laser. On obtient 130 W/m/K ce qui est en dessous de l’objectif visé.
Sur un total de 16 disques produits, La déformation moyenne est de 650 µm avec un écart type de 178 µm. On ne pourra pas produire par rectification un wafer P-SiC à partir d’un disque brut d’épaisseur inférieur à 1000 µm.
Après plusieurs dépôts selon ces conditions, la texture observée reste orientée préférentiellement (422) avec le coefficient de texture C422> 50% et C111+C222+C511> 15% et C220< 10%
Comparaison des exemples 1 à 5
Les principaux résultats obtenus en relation avec exemples présentés ci-dessus sont rassemblés dans le tableau 7 ci-dessous :
Tableau 7 : Principaux résultats des exemples 1 à 5 ci-dessus
Ex Temp
[K]		 MTCS [mbar] NH3
[%]		 % C220 %C111+
C222+C511 		% C422 N
[atm/
cm3]		 Res
[mOhm.
cm]		 TC
[W/
m/K]		 Défor-mation
1 1550 23 3 1 9 80 8 x1019 16 210 NOK
2 1550 8 6 1 86 8 7 x1020 1,1 52 OK
3 1550 16 4 93 2 3 1,8 x1020 5 270 OK
4 1600 16 4 65 8 18 2,2x1020 3,3 215 OK
5 1600 16 6 7 20 54 6,8x1020 0,9 130 NOK
Les exemples 2, 3 et 4 montrent une texture très orientée selon les 2 axes possibles (111) et (220) (C220> 60 % ou C111+C222+C511> 80%). Elle est constituée d’une succession de grains fins de forme allongée. Le grain se stabilise en diamètre à 10 µm maximum pour une longueur pouvant atteindre jusqu’à 100 µm.

Claims (16)

  1. Plaque en SiC polycristallin présentant une orientation cristalline préférentielle,
    ladite plaque étant caractérisée en ce que :
    (i) son coefficient de texture C422est inférieur à 30 %, et
    (ii.a) son coefficient de texture C220est supérieur à 60 %, et de préférence supérieur à 80 %, ou
    (ii.b) la somme des coefficients de texture C111+C222+C511est supérieure à 70 %, et de préférence supérieure à 80 %.
  2. Plaque en SiC polycristallin selon la revendication 1, caractérisée en ce que sa résistivité électrique est inférieure à 20 mOhm.cm, de préférence inférieure à 15 mOhm.cm, et encore plus préférentiellement inférieure à 10 mOhm.cm.
  3. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 2, caractérisée en ce qu’elle est dopée à l’azote avec un taux d’azote, mesuré par spectroscopie de masse des ions secondaires, supérieur à 5 x 1019atomes/cm3, de préférence supérieur à 1 x 1020atomes/cm3, et encore plus préférenciellement supérieur à 1,5 x 1020atomes/cm3.
  4. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 3, caractérisée en ce que son coefficient de texture C422est inférieur à 20 %, de préférence inférieure à 15 %, et encore plus préférentiellement inférieur à 10 %.
  5. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 4, dopée à l’azote avec un taux d’azote, mesuré par spectroscopie de masse des ions secondaires, supérieur à 5 x 1019atomes/cm3, ladite plaque présentant une résistivité électrique inférieure à 15 mOhm.cm et une orientation cristalline préférentielle,
    et ladite plaque étant caractérisée en ce que :
    (i) son coefficient de texture C422est inférieur à 20 %, et
    (ii.a) son coefficient de texture C220est supérieur à 60 %, et de préférence supérieur à 80 %, ou
    (ii.b) la somme des coefficients de texture C111+C222+C511est supérieure à 80 %.
  6. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 5, caractérisée en ce qu’il s’agit d’une ébauche brute issue d’un procédé de dépôt par phase vapeur.
  7. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 5, caractérisée en ce qu’il s’agit d’une ébauche intermédiaire pour la fabrication d’un wafer obtenue par rectification d’une ébauche brute selon la revendication 6.
  8. Plaque en SiC polycristallin selon la revendication 7, caractérisée en ce que son épaisseur est inférieure à 550 µm, de préférence inférieure à 500 µm, plus préférentiellement inférieure à 450 µm, et encore plus préférentiellement comprise entre 355 µm et 420 µm.
  9. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 8, caractérisée en ce qu’elle présente un diamètre compris entre 140 mm et 165 mm, une épaisseur comprise entre 350 µm et 450 µm et une déformation caractérisée par un Warp inférieur à 50 µm, de préférence inférieur à 40 µm et encore plus préférentiellement inférieur à 30 µm.
  10. Plaque en SiC polycristallin selon la revendication 9, caractérisée en ce qu’elle présente une épaisseur comprise entre 350 µm et 400 µm.
  11. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 7, caractérisée en ce qu’elle présente un diamètre compris entre 185 mm et 210 mm, une épaisseur comprise entre 500 µm et 650 µm et une déformation caractérisée par un Warp inférieur à 70 µm, de préférence inférieur à 50 µm et encore plus préférentiellement inférieur à 40 µm.
  12. Plaque en SiC polycristallin selon la revendication 11, caractérisée en ce qu’elle présente une épaisseur comprise entre 500 µm et 600 µm.
  13. Plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 13, caractérisée en ce qu’elle a été obtenue par un procédé de CVD.
  14. Procédé de fabrication d’une plaque en SiC polycristallin selon l’une quelconque des revendications 1 à 13 comprenant une étape de dépôt chimique en phase vapeur d’une couche de SiC polycristallin sur la surface en graphite d’un substrat (12) comprenant une surface en graphite, dans lequel on introduit dans une enceinte (2) chauffée un mélange de gaz de manière à créer une phase gazeuse comprenant :
    - au moins un précurseur gazeux de silicium et/ou de carbone,
    - au moins un gaz dopant comprenant au moins un atome d’azote,
    - un gaz porteur,
    ledit mélange de gaz se décomposant sur la surface dudit substrat (12) en graphite pour former une couche de SiC polycristallin sur ladite surface en graphite dudit substrat,
    et ledit procédé étant caractérisé en ce que la température dans ladite enceinte chauffée (2) est comprise entre 1450 K et 1650 K et la pression partielle totale desdits précurseurs gazeux est inférieure à 350 mbar, et de préférence inférieure à 300 mbar.
  15. Procédé selon la revendication 14, caractérisé en ce que ladite phase gazeuse comprend du trichlorométhylsilane, et de préférence ne comprend pas d’autres précurseurs de silicium et/ou de carbone.
  16. Procédé selon l’une quelconque des revendications 14 et 15, caractérisé en ce que ledit gaz dopant est sélectionné dans le groupe formé par : NH3, N2H4, N2, H2NCH3.
FR2202858A 2022-03-30 2022-03-30 Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu Pending FR3134228A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2202858A FR3134228A1 (fr) 2022-03-30 2022-03-30 Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu
PCT/IB2023/053082 WO2023187645A1 (fr) 2022-03-30 2023-03-28 Procédé de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integrés, et carbure de silicium ainsi obtenu

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2202858 2022-03-30
FR2202858A FR3134228A1 (fr) 2022-03-30 2022-03-30 Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu

Publications (1)

Publication Number Publication Date
FR3134228A1 true FR3134228A1 (fr) 2023-10-06

Family

ID=82100182

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2202858A Pending FR3134228A1 (fr) 2022-03-30 2022-03-30 Procede de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integres, et carbure de silicium ainsi obtenu

Country Status (2)

Country Link
FR (1) FR3134228A1 (fr)
WO (1) WO2023187645A1 (fr)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038539A (zh) * 2023-10-10 2023-11-10 杭州海乾半导体有限公司 一种碳化硅外延旧载盘的再生处理方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648112B2 (fr) 1980-04-16 1989-02-13 Freudenberg Carl
JPH06340994A (ja) 1993-06-01 1994-12-13 Deitsupusoole Kk 錫−ビスマス合金めっき浴及びそれを使用するめっき方法
JPH09296361A (ja) 1996-05-01 1997-11-18 Mareyoshi Sawaguchi 琥珀組成物担持繊維又は該繊維使用の布或いは編み物及び該繊維又は布或いは編み物の製造方法
WO2001018873A1 (fr) 1999-09-09 2001-03-15 Infineon Technologies Ag Transistor mos et son procede de production
EP3018696A1 (fr) 2013-07-05 2016-05-11 Kabushiki Kaisha Toyota Jidoshokki Procédé de fabrication d'un substrat semi-conducteur
WO2019227395A1 (fr) * 2018-05-31 2019-12-05 Ibiden Co., Ltd. Films de 3c-sic épais à grains fins et procédé pour la préparation de ceux-ci
US10934634B2 (en) 2016-04-05 2021-03-02 Sicoxs Corporation Polycrystalline SiC substrate and method for manufacturing same
WO2021060515A1 (fr) 2019-09-27 2021-04-01 東海カーボン株式会社 Corps moulé en sic polycristallin et procédé de fabrication associé

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS648112B2 (fr) 1980-04-16 1989-02-13 Freudenberg Carl
JPH06340994A (ja) 1993-06-01 1994-12-13 Deitsupusoole Kk 錫−ビスマス合金めっき浴及びそれを使用するめっき方法
JPH09296361A (ja) 1996-05-01 1997-11-18 Mareyoshi Sawaguchi 琥珀組成物担持繊維又は該繊維使用の布或いは編み物及び該繊維又は布或いは編み物の製造方法
WO2001018873A1 (fr) 1999-09-09 2001-03-15 Infineon Technologies Ag Transistor mos et son procede de production
EP3018696A1 (fr) 2013-07-05 2016-05-11 Kabushiki Kaisha Toyota Jidoshokki Procédé de fabrication d'un substrat semi-conducteur
US10934634B2 (en) 2016-04-05 2021-03-02 Sicoxs Corporation Polycrystalline SiC substrate and method for manufacturing same
WO2019227395A1 (fr) * 2018-05-31 2019-12-05 Ibiden Co., Ltd. Films de 3c-sic épais à grains fins et procédé pour la préparation de ceux-ci
WO2021060515A1 (fr) 2019-09-27 2021-04-01 東海カーボン株式会社 Corps moulé en sic polycristallin et procédé de fabrication associé

Non-Patent Citations (7)

* Cited by examiner, † Cited by third party
Title
G.B. HARRIS: "X. Quantitative measurement of preferred orientation in rolled uranium bars", PHILOSOPHICAL MAGAZINE SERIES, vol. 43, no. 336, 1952, pages 113 - 123
H.K.E. LATHA ET AL., MATER. RES. EXPRESS, 2014, pages 015902
KUO D H ET AL: "THE EFFECT OF CH4 ON CVD B-SIC GROWTH", JOURNAL OF THE ELECTROCHEMICAL SOCIETY, vol. 137, no. 11, November 1990 (1990-11-01), pages 3688 - 3692, XP000161445, ISSN: 0013-4651 *
P. CHAUDHARI: "Grain growth and Stress relief in thin films", JOURNAL OF VACUUM SCIENCE AND TECHNOLOGY, vol. 9, 1972, pages 520
SO M G ET AL: "Growth and structure of chemical vapor deposited silicon carbide from methyltrichlorosilane and hydrogen in the temperature range of 1100 to 1400[deg.]C", vol. 6, no. 1, 1988, pages 5 - 8, XP009541349, ISSN: 0734-2101, Retrieved from the Internet <URL:https://avs.scitation.org/doi/pdf/10.1116/1.574969> DOI: 10.1116/1.574969 *
SOCHUN: "Growth and structure of chemical vapor deposited silicon carbide from methyltrichlorosilane and hydrogen in the temperature range of 1100 to 1400°C", JOURNAL OF VACUUM SCIENCE & TECHNOLOGY A, vol. 6, 1988, pages 5
X.A. FU ET AL.: "Nitrogen doped polycristalline 3C-SiC films deposited by LPCVD for MEMS applications", 2007, TRANSDUCERS & EUROSENSORS

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038539A (zh) * 2023-10-10 2023-11-10 杭州海乾半导体有限公司 一种碳化硅外延旧载盘的再生处理方法
CN117038539B (zh) * 2023-10-10 2024-01-16 杭州海乾半导体有限公司 一种碳化硅外延旧载盘的再生处理方法

Also Published As

Publication number Publication date
WO2023187645A1 (fr) 2023-10-05

Similar Documents

Publication Publication Date Title
JP4987792B2 (ja) エピタキシャル炭化珪素単結晶基板の製造方法
KR101333337B1 (ko) 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
TWI750634B (zh) 碳化矽晶圓、碳化矽晶錠、碳化矽晶錠製造方法以及碳化矽晶圓製造方法
US7879695B2 (en) Thin silicon wafer and method of manufacturing the same
WO2023187645A1 (fr) Procédé de fabrication de carbure de silicium polycristallin utilisable pour la fabrication de substrats de circuits integrés, et carbure de silicium ainsi obtenu
CN113322521A (zh) 晶片、外延片及其制造方法
CN113322519A (zh) 外延片、晶片及其制造方法
RU2363067C1 (ru) Способ изготовления изделия, содержащего кремниевую подложку с пленкой из карбида кремния на ее поверхности
CN1757115A (zh) Soi晶片及其制造方法
CN117144472A (zh) SiC基板和SiC外延晶片
CN105658847B (zh) 外延碳化硅晶片的制造方法
Ma et al. Transparent β-Si3N4 and γ-Si3N4 compacts synthesized with mixed-size precursor under high pressure and high temperature
KR102236395B1 (ko) 탄화규소 잉곳 제조방법, 탄화규소 웨이퍼 및 탄화규소 웨이퍼 제조방법
WO2014045252A1 (fr) Procede de formation d&#39;une couche de silicium epitaxiee
TWI508208B (zh) Semiconductor manufacturing fixture and manufacturing method thereof
CN113322520A (zh) 晶片及其制造方法
CN117438391B (zh) 一种高热导率3C-SiC多晶基板及其制备方法
WO2023186498A1 (fr) Structure composite comprenant une couche mince monocristalline sur un substrat support en carbure de silicium poly-cristallin et procede de fabrication associe
KR102236394B1 (ko) 탄화규소 웨이퍼 및 이를 적용한 반도체 소자
KR102236397B1 (ko) 탄화규소 웨이퍼 및 이를 적용한 반도체 소자
CN117418309B (zh) 一种3C-SiC单晶体的制备方法
TWI780898B (zh) 碳化矽晶圓、其製造方法以及半導體裝置
WO2021025086A1 (fr) PROCÉDÉ DE FABRICATION DE SUBSTRAT EN SiC
CN107662921B (zh) 用以制造硅锭的容器及其制造方法及结晶硅锭的制造方法
WO2019194275A1 (fr) CIBLE DE PULVÉRISATION CATHODIQUE EN ALLIAGE Cu-Ga

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20231006

PLFP Fee payment

Year of fee payment: 3