KR20160019525A

KR20160019525A - 전자부품 및 그 제조방법

Info

Publication number: KR20160019525A
Application number: KR1020167000781A
Authority: KR
Inventors: 모토지 츠다
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2013-07-17
Filing date: 2013-07-17
Publication date: 2016-02-19
Also published as: US9654081B2; CN105379116B; KR101804496B1; CN105379116A; WO2015008351A1; US20160126931A1

Abstract

전자부품 단체로 전자 실드성이 우수하면서 전자부품 자체의 소형화를 도모할 수 있는 전자부품 및 그 제조방법을 제공한다. 압전기판(1) 등으로 이루어지는 회로기판의 한쪽 면에 기능 회로와, 기능 회로에 전기적으로 접속되는 신호 배선(3a)과, 기능 회로에 전기적으로 연결되어 있고, 그라운드 전위에 전기적으로 접속되는 그라운드 배선(3b)이 형성되어 있으며, 회로기판의 제1 주면의 바깥 둘레 가장자리와의 사이에 영역을 확보하도록, 또한 기능 회로를 둘러싸도록 틀 부재(7)가 마련되어 있고, 그라운드 배선(3b)이 틀 부재(7)의 내측으로부터 외측에 이르고, 회로기판의 제2 주면으로부터 측면을 거쳐 제1 주면의 상기 영역에 이르도록 실드 부재(10)가 마련되어 있으며, 틀 부재(7)의 외측의 상기 영역에서 그라운드 배선(3b)에 전기적으로 접속되어 있는 전자 부품(1).

Description

전자부품 및 그 제조방법{ELECTRONIC COMPONENT AND METHOD FOR PRODUCING SAME}

본 발명은 회로기판상에 기능 회로가 형성되어 있는 전자(電子)부품 및 그 제조방법에 관한 것이고, 보다 상세하게는 전자(電磁) 실드 구조가 포함된 전자부품 및 그 제조방법에 관한 것이다.

종래, 전자기기의 소형화를 도모하기 위해서 실장기판에 전자부품을 플립 칩 본딩(flip chip bonding) 등에 의해 실장하는 방법이 다용되고 있다. 예를 들면, 하기의 특허문헌 1에는 이러한 전자부품의 일례로서 탄성표면파 장치가 개시되어 있다.

특허문헌 1에 기재된 탄성표면파 장치에서는 압전기판상에 IDT(InterDigital Tranceducer)를 포함하는 전극구조가 형성되어 있다. 이 전극구조에 의해, 탄성표면파 소자로서 기능하기 위한 기능 회로가 실현되고 있다.

그런데 특허문헌 1에 기재된 전자부품은 실장기판에 플립 칩 본딩에 의해 실장된다. 이 경우, 압전기판의 기능 회로가 구성되어 있는 면이 실장기판과 대향하도록 배치된다.

일본국 공개특허공보 2005-117151호

특허문헌 1에 기재된 전자부품에 있어서, 상기 기능 회로를 전자 실드하는 것이 강하게 요구된다. 이 전자부품에서는 압전기판의 기능 회로가 형성되어 있는 면이 실장기판에 대향하도록 배치된다. 따라서 종래, 실장기판에 기능 회로를 전자 실드하기 위한 실드 부재를 형성할 필요가 있었다.

한편, 전자부품을 덮도록 도전성을 가지는 수지 재료에 의해 봉지층을 형성하는 방법도 알려져 있다. 이 경우에는 전자부품측에 있어서, 전자부품 내의 기능 회로 부분을 전자 실드할 수 있다. 그러나 전자 실드 기능을 다하기 위한 상기 도전성을 가지는 수지 재료층을 형성해야 한다. 따라서 전자부품의 외측 치수, 특히 두께가 증대한다는 문제가 있었다.

본 발명의 목적은 전자부품 단체로 전자 실드성이 우수하면서 전자부품 자체의 소형화를 도모할 수 있는 전자부품 및 그 제조방법을 제공하는 것이다.

본 발명에 따른 전자부품은 회로기판과, 기능 회로와, 신호 배선과, 그라운드 배선과, 틀 부재와, 실드 부재를 포함한다. 회로기판은 서로 대향하는 제1 및 제2 주면과, 제1 및 제2 주면을 접속하고 있는 측면을 가진다. 기능 회로는 상기 회로기판의 제1 주면에 형성되어 있다. 신호 배선은 상기 회로기판의 제1 주면에 형성되어 있고, 상기 기능 회로에 전기적으로 접속되어 있다.

그라운드 배선은 상기 회로기판의 제1 주면에 형성되어 있는 배선 부분을 가지고, 상기 기능 회로에 전기적으로 접속되어 있으며, 그라운드 전위에 전기적으로 접속된다.

틀 부재는 상기 회로기판의 상기 제1 주면의 바깥 둘레 가장자리와의 사이에 영역을 확보하도록, 또한 상기 기능 회로를 둘러싸도록 마련되어 있다.

본 발명에서는 그라운드 배선이 틀 부재의 내측으로부터 외측에 이르도록 마련되어 있다. 또한, 상기 실드 부재는 상기 회로기판의 제2 주면으로부터 측면을 거쳐 상기 회로기판의 제1 주면의 상기 틀 부재의 외측의 상기 영역에 이르도록 마련되어 있으면서 상기 틀 부재의 외측의 상기 영역에서 상기 그라운드 배선에 전기적으로 접속되어 있고, 도전성 재료를 포함한다.

본 발명에 따른 전자부품의 어느 특정한 국면에서는 상기 틀 부재의 바깥 둘레로부터 상기 제1 주면의 바깥 둘레 가장자리를 향해서 연장되도록 마련된 칸막이벽이 더 포함되어 있다. 상기 칸막이벽에 의해, 상기 틀 부재의 외측의 상기 영역이 제1 구획과 제2 구획으로 분할되어 있다. 상기 제1 구획에 상기 그라운드 배선이 배치되어 있고, 상기 신호 배선이 상기 제2 구획에 연속하도록 마련되어 있다.

본 발명에 따른 전자부품의 다른 특정한 국면에서는 상기 실드 부재가 상기 회로기판의 제2 주면 및 상기 측면의 전면을 피복하도록 마련되어 있다.

본 발명에 따른 전자부품의 더 다른 특정한 국면에서는 상기 틀 부재의 개구부를 폐쇄하도록 상기 틀 부재에 접합되어 있는 덮개부재가 더 포함되어 있다.

본 발명에 따른 전자부품의 다른 특정한 국면에서는 상기 틀 부재가 상기 신호 배선이 향하는 제1 관통 구멍과, 상기 그라운드 배선이 향하는 제2 관통 구멍을 가지고, 상기 제1 및 제2 관통 구멍에 충전된 제1 및 제2 도전부재가 더 포함되어 있다.

본 발명에 따른 전자부품의 다른 특정한 국면에서는 상기 덮개부재가 상기 제1 및 제2 관통 구멍에 연결되는 제3 및 제4 관통 구멍을 가지고, 상기 제1 및 제2 도전부재가 상기 제3 및 제4 관통 구멍에 각각 연결되도록 형성되어 있다.

본 발명에 따른 전자부품의 제조방법은 이하의 공정을 포함한다.

(A) 서로 대항하는 제1 및 제2 주면과, 제1 및 제2 주면을 접속하고 있는 측면을 가지는 회로기판을 준비하는 공정과,

(B) 상기 회로기판의 상기 제1 주면상에 기능 회로를 형성하는 공정과,

(C) 상기 회로기판의 상기 제1 주면상에 기능 회로와 전기적으로 접속되는 신호 배선 및 기능 회로와 전기적으로 접속되면서 그라운드 전위에 접속되는 그라운드 배선을 형성하는 공정과,

(D) 상기 회로기판의 상기 제1 주면에 상기 기능 회로를 둘러싸도록 하면서 상기 회로기판의 바깥 둘레 가장자리와의 사이에 영역을 확보하도록 틀 부재를 형성하는 공정과,

(E) 상기 회로기판의 제2 주면으로부터 상기 측면을 거쳐, 상기 제1 주면의 틀 부재의 외측 영역에 이르도록, 또한 상기 그라운드 배선에 전기적으로 접속되도록 도전성 재료를 포함하는 실드 부재를 형성하는 공정.

본 발명에 따른 전자부품의 제조방법의 어느 특정한 국면에서는 공정(A)~공정(E)를 머더 회로기판(mother circuit substrate)에 있어서 실시하고, 머더 회로기판상에 복수의 전자부품 형성용 부분을 실드 부재가 서로 인접하는 전자부품 구성 부분 사이에 이르도록 마련하여 형성하고, 상기 복수의 전자부품 형성용 부분이 구성되어 있는 머더 회로기판과 상기 실드 부재를 절단하면서 각각의 전자부품으로 절단한다.

본 발명에 따른 전자부품의 제조방법의 더 다른 특정한 국면에서는 상기 틀 부재의 개구를 폐쇄하도록 덮개부재를 형성하는 공정이 더 포함되어 있다.

본 발명에 따른 전자부품의 제조방법의 다른 특정한 국면에서는 상기 틀 부재로부터 상기 회로기판의 상기 제1 주면의 바깥 둘레 가장자리측을 향해서 연장되는 칸막이벽을 상기 칸막이벽에 의해 상기 영역을 제1 및 제2 공간으로 구획하도록 형성하는 공정이 더 포함되어 있다. 상기 제1 구획에 상기 그라운드 배선이, 상기 제2 구획에 상기 신호 배선이 위치하도록 상기 칸막이벽을 형성한다.

본 발명에 따른 전자부품에서는 기능 회로를 둘러싸도록 틀 부재가 마련되어 있고, 실드 부재가 상기한 바와 같이, 제2 주면으로부터 측면을 거쳐 틀 부재의 외측의 영역에 이르도록 마련되어 있기 때문에 전자부품의 대형화를 초래할 일이 없고, 기능 회로를 효과적으로 전자 실드할 수 있다. 따라서 실장기판측에 있어서, 전자부품을 전자 실드하기 위한 실드 부재를 마련할 필요도 없다.

도 1(a)는 본 발명 제1 실시형태의 제조 공정을 설명하기 위한 평면도이며, 도 1(b) 및 도 1(c)는 도 1(a) 중의 B1-B1선 및 C1-C1선을 따른 각 단면도이다.
도 2(a)는 본 발명 제1 실시형태의 제조 공정을 설명하기 위한 평면도이며, 도 2(b) 및 도 2(c)는 도 2(a) 중의 B2-B2선 및 C2-C2선을 따른 각 단면도이다.
도 3(a)는 본 발명의 제1 실시형태의 제조 공정을 설명하기 위한 평면도이며, 도 3(b)는 도 3(a) 중의 B3-B3선을 따른 부분의 단면도이다.
도 4(a) 및 도 4(b)는 본 발명의 제1 실시형태의 전자부품의 제조방법의 각 공정을 설명하기 위한 정면 단면도이다.
도 5(a) 및 도 5(b)는 본 발명의 제1 실시형태의 전자부품의 제조방법의 각 공정을 설명하기 위한 정면 단면도이다.
도 6(a) 및 도 6(b)는 본 발명의 제1 실시형태의 전자부품의 제조방법의 각 공정을 설명하기 위한 정면 단면도이다.
도 7은 본 발명의 제1 실시형태의 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 8(a) 및 도 8(b)는 도 7 중의 A4-A4선 및 B4-B4선을 따른 단면도이다.
도 9는 본 발명의 제1 실시형태의 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 10(a)는 본 발명의 제1 실시형태에 따른 전자부품의 제조 공정을 설명하기 위한 평면도이며, 도 10(b) 및 도 10(c)는 도 10(a) 중의 B5-B5선 및 C5-C5선을 따른 각 단면도이다.
도 11(a)는 본 발명의 제2 실시형태에 따른 전자부품의 제조 공정을 설명하기 위한 평면도이며, 도 11(b) 및 도 11(c)는 도 11(a) 중의 B6-B6선 및 C6-C6선을 따른 각 단면도이다.
도 12(a)는 본 발명에 따른 제2 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이며, 도 12(b) 및 도 12(c)는 도 12(a) 중의 B7-B7선 및 C7-C7선을 따른 각 단면도이다.
도 13은 본 발명의 제2 실시형태에 따른 전자부품의 제조 공정을 설명하기 위한 단면도이다.
도 14(a) 및 도 14(b)는 본 발명의 제2 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 각 정면 단면도이다.
도 15(a) 및 도 15(b)는 본 발명의 제2 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 각 정면 단면도이다.
도 16(a) 및 도 16(b)는 본 발명의 제2 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 각 정면 단면도이다.
도 17(a) 및 도 17(b)는 본 발명의 제2 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 각 정면 단면도이다.
도 18(a)는 본 발명의 제3 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이며, 도 18(b) 및 도 18(c)는 도 18(a) 중의 B8-B8선 및 C8-C8선을 따른 각 단면도이다.
도 19는 본 발명의 제4 실시형태의 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 20(a)~도 20(c)는 도 19 중의 A9-A9선, B9-B9선 및 C9-C9선을 따른 각 단면도이다.
도 21은 본 발명의 제4 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 22(a)~도 22(c)는 도 21 중의 A10-A10선, B10-B10선 및 C10-C10선을 따른 각 단면도이다.
도 23은 본 발명의 제4 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 24(a)~도 24(c)는 도 23 중의 A11-A11선, B11-B11선 및 C11-C11선을 따른 각 단면도이다.
도 25는 본 발명의 제4 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 26은 본 발명의 제5 실시예에 따른 전자부품의 제조방법을 설명하기 위한 평면도이다.
도 27(a)~도 27(c)는 도 26 중의 A12-A12선, B12-B12선 및 C12-C12선을 따른 각 단면도이다.
도 28(a)는 본 발명의 제5 실시형태에 따른 전자부품의 제조방법을 설명하기 위한 평면도이며, 도 28(b) 및 도 28(c)는 (a) 중의 B13-B13선 및 C13-C13선을 따른 각 단면도이다.

이하, 도면을 참조하면서 본 발명의 구체적인 실시형태를 설명함으로써 본 발명을 명확하게 한다.

도 1~도 10을 참조하여 본 발명의 전자부품의 제조방법 및 전자부품을 설명한다.

본 실시형태에서는 후술하는 바와 같이, 도 10에 나타내는 탄성표면파 장치가 전자부품으로서 작성된다.

도 1(a)에 나타내는 바와 같이, 머더 압전기판(1)을 준비한다. 압전기판(1)으로서는 LiTaO₃ 등의 적절한 압전재료로 이루어지는 압전기판을 이용할 수 있다.

머더 압전기판(1)의 제1 주면인 상부면에 Al 등으로 이루어지는 금속막을 전면에 성막(成膜)하고, 포토리소그래피에 의해 패터닝한다. 그에 의해, 도 1(a)~(c)에 나타내는 전극구조를 형성한다. 이 전극구조는 한 쌍의 빗살형 전극으로 이루어지는 IDT2와, 배선 전극(3)과, 패드 전극(4a, 4b)을 포함한다. 배선 전극(3)에는 신호 배선(3a)과 그라운드 배선(3b)을 포함한다. 또한, 이 단계에서는 기능 회로로서 복수의 IDT2를 포함하는 하나의 탄성표면파 소자 부분을 둘러싸도록 실드 배선(5)이 형성되어 있다. 패드 전극(4a, 4b)상에는 후술하는 바와 같이, 범프(bumps)로서 이용되는 제1, 제2 도전부재(8a, 8b)가 형성된다. 즉, 패드 전극(4a, 4b)은 언더범프메탈층이 되는 접합층으로서 기능한다.

다음으로, 압전기판(1)의 상부면에 감광성 수지를 도포하고, 포토리소그래피에 의해 패터닝한다. 감광성 수지로서는 감광성 폴리이미드 수지 등의 적절한 감광성 수지를 이용할 수 있다. 이 패터닝에 의해, 도 2(a)~(c)에 나타내는 틀 부재(7)를 형성한다. 틀 부재(7)는 직사각형 틀 형상의 가진다. 틀 부재(7)의 코너 부분에는 제1 관통 구멍(7a) 및 제2 관통 구멍(7b)이 형성되어 있다. 제1 관통 구멍(7a)의 내부에는 패드 전극(4a)의 적어도 일부가 노출하고 있다. 패드 전극(4a)은 배선 전극(3) 중, 신호 전위에 접속되는 신호 배선(3a)에 연결되어 있다. 한편, 제2 관통 구멍(7b)의 내부에는 패드 전극(4b)의 적어도 일부가 노출하고 있다. 패드 전극(4b)은 그라운드 전위에 접속되는 그라운드 배선(3b)에 접속되어 있다.

다음으로, 상기 제1, 제2 관통 구멍(7a, 7b) 이외의 부분을 레지스트로 피복한다. 그리고 나서 도금에 의해 제1, 제2 관통 구멍(7a, 7b)에 금속을 충전한다. 금속으로서는 Ni나 Cu를 주성분으로 하는 합금 등의 적절한 금속을 이용할 수 있다. 그리고 나서 레지스트를 박리한다.

상기와 같이 하여, 도 3(a), (b)에 나타내는 바와 같이, 제1, 제2 관통 구멍(7a, 7b)의 내부에 범프 또는 언더범프메탈층으로서 기능하는 제1, 제2 도전부재(8a, 8b)가 형성된다. 범프로서 기능시킬 경우, 틀 부재(7)의 높이보다도 도전부재(8a, 8b)의 높이가 높아지도록 제1, 제2 도전부재(8a, 8b)를 형성하는 것이 바람직하다. 그에 의해, 최종적으로 얻어지는 전자부품의 플립 칩 본딩에 의한 실장을 용이하게 할 수 있다.

다음으로, 도 4(a)에 나타내는 바와 같이, 압전기판(1)의 상부면측으로부터 다이싱 테이프(dicing tape)(9)를 부착한다. 도 4(a)에서는 도 3(b)에 나타내는 단면 부분과 동일한 부분이 표시되어 있다. 또한, 도 4(b)에서는 도 2(c)를 따른 부분에 상당하는 단면 부분이 도시되어 있다.

다이싱 테이프(9)로서는 주면의 한쪽인 하부면이 점착면인 주지의 다이싱 테이프를 이용할 수 있다. 상기 다이싱 테이프(9)의 하부면이 제1, 제2 도전부재(8a, 8b) 및 틀 부재(7)에 부착된다. 도 4(a) 및 (b)에 나타내는 바와 같이, 이 상태로 다이싱 테이프(9)의 하부면과, 머더 압전기판(1)과 틀 부재(7) 사이에는 공간 X 및 공간 Y가 형성된다.

다음으로, 다이싱 테이프(9)를 다이싱하지 않고, 머더 압전기판(1)을 각각의 전자부품 단위로 다이싱한다. 다이싱에 의해, 내부에 IDT2를 포함하는 공간 X의 봉지는 유지하지만, 공간 Y에는 개구부가 생긴다. 또한, 도 5(a) 및 (b)에 나타내는 바와 같이, 머더 압전기판이 각각의 전자부품 단위의 압전기판(1A)으로 분할된다. 또한, 압전기판(1A)이 회로기판에 상당한다.

다음으로, 다이싱 테이프(9)를 박리하지 않고, 압전기판(1A)의 하부면측으로부터 도전 페이스트를 도포하고, 공간 Y 및 압전기판(1A)의 다이싱면 및 제2 주면인 하부면에 도전 페이스트에 배치한 후, 가열 또는 냉각 등에 의해 경화시킨다. 이렇게 하여, 도 6(a) 및 (b)에 나타내는 바와 같이, 복수 전자부품의 소정의 위치에 실드 부재(10)를 한번에 형성할 수 있다.

상기 도전 페이스트로서는 열경화형 수지, 열가소성 수지 또는 각종 화학 경화성 수지에 도전성 재료가 포함되어 있는 조성물을 이용할 수 있다.

도 6(a) 및 (b)는 도 5(a) 및 (b)에 상당하는 부분의 각 단면도이다. 실드 부재(10)는 압전기판(1A)의 제2 주면으로서의 하부면을 덮고 있다. 또한, 실드 부재(10)는 서로 인접하는 압전기판(1A, 1A) 사이의 공극에 충전되어 있다. 따라서 실드 부재(10)는 압전기판(1A)의 하부면으로부터 측면을 거쳐 상부면(1a)에 이르고 있다. 실드 부재(10)는 압전기판(1A)의 제1 주면으로서의 상부면(1a)에 있어서, 틀 부재(7)가 마련되어 있는 부분의 외측의 영역(1c)에 이르고 있다. 단, 틀 부재(7)보다도 내측의 영역(1d)에는 실드 부재(10)는 이르지 않았다.

상기 실드 부재(10)의 형성에 의해, 실드 부재(10)는 그라운드 전위에 접속되는 그라운드 배선(3b) 및 실드 배선(5)에 전기적으로 접속된다. 한편, 신호 배선(3a)에 접속되는 패드 전극(4a)은 틀 부재(7)의 외측인 공간 Y에서의 노출이 없고, 실드 부재(10)와 전기적으로 접속되지 않았다.

다음으로, 각각의 전자부품 단위로 상기 실드 부재(10)의 일부를 다이싱한다. 이 경우, 바람직하게는 다이싱 테이프(9)를 전자부품으로부터 박리하지 않는다. 즉, 도 8(a) 및 (b)에 나타내는 바와 같이, 서로 인접하는 압전기판(1A, 1A) 사이에 있어서, 실드 부재(10)를 다이싱한다. 이렇게 하여, 각각의 전자부품 단위의 실드 부재(10A)가 형성된다.

한편, 도 7은 다이싱 테이프(9)를 생략하고, 도 6(a) 및 (b)에 나타내는 바와 같이, 실드 부재(10)가 형성되어 있는 상태를 나타내는 모식적 평면도이다.

도 9는 상기 실드 부재(10)를 복수의 실드 부재(10A)에 다이싱한 후의 상태를 모식적으로 나타내는 평면도이다. 여기서는 다이싱 테이프(9)의 도시는 생략하고 있다.

그리고 나서 다이싱 테이프(9)로부터 전자부품을 박리한다. 이렇게 하여, 도 10(a)~(c)에 나타내는 제1 실시형태의 전자부품(11)을 얻을 수 있다.

전자부품(11)에서는 회로기판으로서의 압전기판(1A)의 상부면(1a)상에 복수의 IDT2를 가지는 기능 회로가 구성되어 있다. 본 실시형태에서는, 래더형 회로 구성의 필터가 형성되어 있다. 한편, 전자부품(11)에서는 실드 부재(10A)가 기능 회로가 구성되어 있는 압전기판(1A)의 상부면에서 압전기판(1A)의 제2 주면인 하부면(1b)의 전면을 덮고 있다. 또한, 압전기판(1A)의 4개의 측면의 전체도 실드 부재(10A)에 의해 피복되어 있다. 덧붙여 압전기판(1A)의 상부면(1a)상에 있어서, 영역(1c)에 이르도록 실드 부재(10A)가 형성되어 있다. 따라서 기능 회로를 실드 부재(10A)에 의해 외부에 대하여 확실히 전자 실드할 수 있다.

한편, 전자부품(11)의 실장에 즈음해서는, 전자부품(11)을 도 10(b) 및 (c)에 나타내는 방향으로부터 반전하고, 실장기판상에 플립 칩 본딩 공법에 의해 실장할 수 있다. 이 경우, 실장기판측에 실드 부재를 마련하지 않고도 실장 상태에 있어서, 기능 회로가 실드 부재(10A)로 둘러싸이게 된다. 따라서 실장기판으로서 복잡한 구조의 실장기판을 준비할 필요가 없고, 전자부품(11)과는 별도로 전자부품(11)을 덮는 실드 부재를 마련할 필요가 없다.

게다가 실드 부재(10A)는 압전기판(1A)의 기능 회로가 형성되어 있는 면측에서는 상기 틀 부재(7)의 상단보다도 낮게 형성되어 있다. 따라서 실드 부재(10A)를 마련했다고 한들, 전자부품(11)의 두께는 그다지 증대하지 않는다. 따라서 전자부품(11)의 저배화(低背化; a low profile)를 달성할 수 있다.

도 11(a)는 본 발명의 제2 실시형태의 평면도, 도 11(b) 및 (c)는 각각 도 11(a) 중의 B6-B6선 및 C6-C6선을 따른 단면도이다. 본 실시형태의 전자부품(21)에서는, 압전기판(1A)의 위쪽에 덮개부재(22)가 형성되는 것이다. 여기서는 실드 부재(10B)는 압전기판(1A)의 상부면(1a) 측에 있어서, 제1 실시형태와 동일하게 영역(1c)에 이르도록 마련되어 있다. 단, 실드 부재(10B)는 압전기판(1A)의 측면을 덮고 있는 부분으로부터 위쪽에 돌출된 돌출 틀(10B1)을 가지도록 형성되어 있다. 이 돌출 틀(10B1)로 둘러싸인 영역에 덮개부재(22)가 형성되어 있다.

덮개부재(22)는, 그 상부면은 제1, 제2 도전부재(8a, 8b)의 상단보다도 낮게 되어 있다. 또한, 덮개부재(22)의 하부면은 틀 부재(7)의 상단에 접촉하고 있다. 덮개부재(22)는 절연성 수지로 이루어진다. 압전기판(1), 틀 부재(7) 및 덮개부재(22)에 의해 둘러싸인 봉지 공간이 마련되어 있기 때문에, 본 실시형태에서는 전자부품(21)에서의 내습성 등을 향상시킬 수 있고, 봉지 공간 내의 기능 회로의 전기 특성을 안정시킬 수 있다.

또한, IDT 등의 가동 시에 발열원이 되는 소자를 포함하는 기능 회로의 경우, 발열에 의해 압전기판의 온도가 상승하고, 전자부품(11)의 전기 특성이 변동하는 문제가 있다. 특히, 압전기판(1A), 틀 부재(7) 및 덮개부재(22)에 의해 봉지된 봉지 공간 내에 소자가 배치될 경우, 발열에 의한 압전기판의 온도 상승이 커진다. 그러나 그라운드 배선(3b)이 봉지된 공간의 내측부터 외측까지 압전기판(1A)의 제1 주면상에 연속해서 형성되어 있기 때문에, 봉지 공간 내의 열이 그라운드 배선(3b)을 통해서 봉지 공간의 외측에 전해진다. 이 그라운드 배선(3b)에 의한 열전달에 의해, 압전기판(1A)의 제1 주면상에 형성된 기능 회로의 온도 상승을 억제할 수 있고, 전자부품(11)의 온도에 의한 전기 특성의 변동을 안정시킬 수 있다. 이 경우 그라운드 배선(3b)의 열전도율이 압전기판(1A)의 열전도율보다 높은 것이 바람직하다.

그 밖의 구조는 제1 실시형태와 동일하다. 제2 실시형태의 전자부품(21)에 있어서도, 제1 실시형태와 동일하게 저배화를 진척시키면서 양호한 전자 실드 기능을 달성할 수 있다.

도 12~도 17을 참조하여 제2 실시형태의 전자부품(21)의 제조방법을 설명한다.

도 12(a)~(c)에 나타내는 바와 같이, 머더 압전기판(1)상에 있어서, 제1 실시형태와 동일하게 전극구조 및 틀 부재(7)를 형성한다. 그리고 나서 감광성 수지 시트를 틀 부재(7)상에 접착하고, 포토리소그래피에 의해 패터닝한다. 그에 의해, 덮개부재(22)를 형성할 수 있다. 한편, 덮개부재(22)에 있어서도, 상술한 제1, 제2 관통 구멍(7a, 7b)에 연결되는 제3 및 제4 관통 구멍(22a, 22b)(도 13 참조)을 형성하도록 상기 패터닝을 실시한다.

그리고 나서 제1 실시형태와 동일하게 도금법에 의해 제1, 제2 관통 구멍(7a, 7b)에 금속을 충전한다. 이렇게 하여, 도 13에 나타내는 바와 같이, 제1, 제2 도전부재(8a, 8b)를 형성할 수 있다.

다음으로, 도 14(a) 및 (b)에 나타내는 바와 같이, 다이싱 테이프(9)를 상부면에 부착한다. 그리고 나서 다이싱 테이프(9)를 다이싱하지 않고, 압전기판(1)을 각각의 전자부품 단위에 다이싱한다. 이렇게 하여, 도 15(a) 및 (b)에 나타내는 바와 같이, 머더 압전기판이 복수의 압전기판(1A)으로 분할된다. 다음으로, 도 16(a) 및 (b)에 나타내는 바와 같이, 실드 부재(10)를 압전기판(1A)의 하부면측에서 도포하고, 경화시킨다. 그리고 나서 도 17(a) 및 (b)에 나타내는 바와 같이, 다이싱에 의해 각각의 전자부품 단위로 분할한다. 마지막으로 다이싱 테이프(9)로부터 전자부품을 박리한다. 이렇게 하여 제2 실시형태의 전자부품(21)을 얻을 수 있다.

도 18(a)는 본 발명의 제3 실시형태에 따른 전자부품(31)을 나타내는 평면도, 도 18(b) 및 (c)는 각각 도 18(a) 중의 B8-B8선 및 C8-C8선을 따른 단면도이다.

본 실시형태가 제2 실시형태와 다른 곳은 덮개부재(32)가 전자부품(31)의 바깥 둘레 가장자리까지 연장되어 있는 것이다. 즉, 제2 실시형태에서는 실드 부재(10B)가 돌출 틀(10B1)을 가지고 있고, 상기 돌출 틀(10B1) 내에 덮개부재(22)가 배치되어 있었다. 이에 대해, 돌출 틀(10B1)이 형성되지 않았다. 바꿔 말하면, 제1 실시형태의 전자부품 1에 있어서, 상기 덮개부재(32)를 추가한 구조에 상당한다.

제3 실시형태의 전자부품(31)의 제조 공정은 제2 실시형태와 거의 동일하게 실시할 수 있다. 단, 실드 부재(10)를 다이싱에 의해 각각의 전자부품 단위의 실드 부재(10B)에 다이싱하는 것에 즈음하여 머더의 덮개부재도 다이싱하고, 상기 덮개부재(32)를 형성한다. 본 실시형태에서는 외부와 전기적으로 접속되는 제1, 제2 도전부재(8a, 8b)의 측면이 덮개부재(32)로 덮여 있기 때문에, 소망이 아닌 단락을 억제할 수 있다.

도 19~도 25를 참조해서 제4 실시형태의 전자부품(41)의 제조방법을 설명한다. 도 19는 제4 실시형태의 전자부품(41)을 나타내는 평면도이며, 도 20(a)~(c)는 도 19 중의 A9-A9선, B9-B9선 및 C9-C9선을 따른 단면도이다. 전자부품(41)의 제조방법을 도 21~도 25를 참조해서 먼저 설명한다.

우선, 머더 압전기판상에 제1 실시형태와 동일하게 하여 전극구조를 형성한다. 도 21에 나타내는 바와 같이, 이 전극구조는 복수의 IDT2와, 신호 배선(3a)과, 그라운드 배선(3b)과, 패드 전극(4a, 4b)을 가진다.

게다가 본 실시형태에서는 전극구조로서, 직사각형 틀 형상의 급전 라인(42c)이 형성되어 있다. 직사각형 틀 형상의 급전 라인(42c)으로부터 신호 단자가 되는 패드 전극(4a)에 접속되도록 신호 급전 라인(42a)이 형성되어 있다. 또한, 그라운드 전위에 접속되는 패드 전극(4b)을 향하여 급전 라인(42c)으로부터 그라운드 급전 라인(42b)이 연장되어 있다.

게다가 그라운드 급전 라인(42b)에 전기적으로 접속되도록 인출 전극(43)이 형성되어 있다. 한편, 신호 급전 라인(42a)은 인출 전극(43)에 급전 라인(42c) 및 그라운드 급전 라인(42b)을 통해서 전기적으로 접속되어 있다.

또한, 상기 인출 전극(43)은 직사각형 틀 형상의 급전 라인(42c)이 서로 대항하는 한 쌍의 변에 평행하게 연장되어 있다. 인출 전극(43)이 연장되는 방향을 Y방향이라 하고, Y방향에 직교하는 압전기판면 내의 방향을 X방향이라 한다. 이 서로 대항하는 한 쌍의 변측에 신호 급전 라인(42a)은 마련되어 있지 않다. 즉, 신호 급전 라인(42a)은 나머지 한 쌍의 변에 위치하고 있는 급전 라인(42c)의 일부에 전기적으로 접속되어 있다.

상기 신호 급전 라인(42a), 그라운드 급전 라인(42b) 및 인출 전극(43)을 포함하는 전극구조는 제1 실시형태와 동일하게 포토리소그래피에 의해 패터닝함으로써 형성할 수 있다.

다음으로, 도 23 및 도 24(a)~(c)에 나타내는 바와 같이, 제1 실시형태와 동일하게 하여 감광성 수지의 패터닝에 의해 틀 부재(7C)를 형성한다. 틀 부재(7C)는 직사각형 틀 형상의 틀 부재 본체를 가진다. 이 직사각형 틀 형상의 틀 부재 본체는 기능 회로를 둘러싸도록 마련되어 있다. 또한, 이 직사각형 틀 형상의 틀 부재 본체의 코너부에는 제1 실시형태와 동일하게 제1, 제2 관통 구멍(7a, 7b)이 형성되어 있다. 단, 본 실시형태에서는 Y방향으로 돌출하는 칸막이벽(7C1)이 형성되어 있다. 칸막이벽(7C1)은 직사각형 틀 형상의 틀 부재 본체의 코너부로부터 머더 압전기판(1)의 에지(edges)에 이르도록 연장되어 있다.

칸막이벽(7C1)이 마련되어 있기 때문에 틀 부재(7)의 틀 부재 본체의 외측 영역이 제1 영역(D)과 제2 영역(E)으로 구획되게 된다. 여기서 제1 영역(D)이란, Y방향으로 연장되는 칸막이벽(7C1, 7C1) 사이의 영역이다. 제2 영역(E)이란, Y방향으로 연장되는 칸막이벽(7C1)의 외측 영역이다. 제2 영역(E)에는 상술한 그라운드 전위에 접속되는 인출 전극(43)이 배치되어 있다. 즉, 제2 영역(E)에 있어서, 그라운드 급전 라인(42b)과 인출 전극(43)이 전기적으로 접속되어 있다. 바꿔 말하면, 그라운드 전위에 접속되는 배선 부분은 틀 부재(7C)의 내측으로부터 외측에 이르도록 형성되어 있게 된다.

상기 칸막이벽(7C1)이 마련되어 있기 때문에 후술하는 바와 같이, 도전성 재료를 포함하는 실드 부재(10)가 제1 영역(D)에는 이르지 않는다. 그 때문에, 소망이 아닌 단락을 방지할 수 있다.

본 실시형태의 제조방법에 있어서도 상기 전극구조를 형성한 뒤, 제2 및 제3 실시형태와 동일하게 하여 틀 부재(7)를 형성한다. 단, 상기 칸막이벽(7C1)을 포함하는 틀 부재(7)를 형성한다. 다음으로, 신호 급전 라인(42a) 및 그라운드 급전 라인(42b)을 이용하고, 전계 도금법에 의해 제1, 제2 도전부재(8a, 8b)를 형성한다. 이 전계 도금법을 이용하기 위해서, 두께가 두꺼운 제1, 제2 도전부재(8a, 8b)를 용이하게 형성할 수 있다. 다음으로, 다이싱 테이프를 상부면부터 붙인다.

그리고 나서 머더 압전기판을 다이싱한다. 이 머더 압전기판의 다이싱에 즈음해서는, 도 25의 파선(F1, F2)으로 둘러싸인 부분 중 일점 쇄선(G1, G2)으로 둘러싸인 영역에 포함되지 않는 부분은 다이싱을 실시하지 않는다. 또 다이싱에 즈음해서는, 일점 쇄선(G1, G2)에 둘러싸인 영역을 다이싱에 의해 제거한다. 즉, 서로 인접하는 전자부품의 서로 인접하는 인출 전극(43) 사이의 부분을 제거한다. 다이싱된 절단면에 인출 전극(43)이 노출하는 것이 된다.

상기 다이싱 후, 다이싱 테이프로부터 박리하지 않는 상태로 제1~제3 실시형태와 동일하게 도전 페이스트를 하부면측부터 도포하고, 경화시킨다. 이렇게 하여 실드 부재를 형성한다. 그리고 나서 다이싱에 의해, 서로 인접하는 전자부품 사이의 실드 부재 부분 및 덮개부재를 절단한다. 상기와 같이 하여, 도 19 및 도 20에 나타낸 전자부품(41)을 얻을 수 있다.

본 실시형태의 전자부품(41)에 있어서도, 덮개부재가 마련되어 있기 때문에 제1, 제2 도전부재(8a, 8b)의 소망이 아닌 단락을 효과적으로 방지할 수 있다. 또한, 실드 부재(10)는 본 실시형태에 있어서도, 제1 실시형태와 동일하게 형성되어 있기 때문에 기능 회로를 확실하게 전자 실드할 수 있다. 단, 도 20(c)에 나타내는 바와 같이, 상술한 X방향으로 연장되는 측면측에 있어서는 실드 부재(10)는 형성되어 있지 않게 된다. 그 경우라도 다른 2개의 측면이 실드 부재(10)에 의해 피복되어 있기 때문에, 기능 회로를 충분히 전자 실드하는 것은 가능하다.

도 26 및 도 27(a)~(c)는 본 발명의 제5 실시형태에 따른 전자부품(51)을 나타내는 평면도, 도 26 중의 A12-A12선, B12-B12선, C12-C12선을 따른 각 단면도이다. 본 실시형태에 있어서도, 제4 실시형태와 동일하게 전계 도금에 의해 제1, 제2 도전부재(8a, 8b)를 형성할 수 있다.

본 실시형태의 제조방법에 대해서 도 28을 참조하면서 설명한다. 머더 압전기판(1)상에 제1 실시형태와 동일하게 하여 전극구조를 형성한다. 단, 본 실시형태에서는 도 28(a)~(c)에 나타내는 바와 같이, 복수의 IDT2에 신호 배선(3a), 그라운드 배선(3b), 패드 전극(4a, 4b) 뿐만아니라, 급전 라인(52) 및 인출 전극(53)이 형성되어 있다. 본 실시형태에서는 인출 전극(53)이 급전 라인(52)의 일부도 겸하고 있다. 즉, 인출 전극(53)은 도 28(a)의 Y방향 상단에 이르도록 형성되어 있다. 또한, 인출 전극(53)은 서로 인접하는 전자부품 사이에 걸쳐지도록 형성되어 있다. 급전 라인(52)은 X방향으로 연장되는 급전 라인 부분(52a)을 가진다. 급전 라인 부분(52a)의 한 단이 한 쌍의 인출 전극(53)을 접속하도록 마련되어 있다. 그에 의해, 급전 라인 부분(52a)과 인출 전극(53)에 의해 직사각형 틀 형상의 급전 라인이 구성되어 있다. 급전 라인 부분(52a)에는 신호 급전 라인(42a)이 접속되어 있다. 이는 제4 실시형태의 경우와 동일하다. 한편, 인출 전극(53)에는 그라운드 급전 라인(42b)이 접속되어 있다.

제5 실시형태는 급전 라인의 구조가 상기와 같이, 다른 것을 제외하고는 제4 실시형태와 동일하다.

본 실시형태의 제조방법에 있어서도, 상기 전극구조를 형성한 뒤에, 제4 실시형태와 동일하게 하여 틀 부재(7C)를 형성한다. 본 실시형태에 있어서도, 제4 실시형태와 동일하게 칸막이벽(7C1)을 가지도록 틀 부재(7C)를 형성한다.

다음으로, 감광성 수지를 이용하여 포토리소그래피에 의해 틀 부재를 제4 실시형태와 동일하게 하여 형성한다. 다음으로, 본 실시형태에서는 패드 전극(4a, 4b)과 인출 전극(53)에 도금법에 의해 금속을 퇴적시킨다. 그에 의해, 제1, 제2 도전부재(8a, 8b)를 형성한다. 게다가 인출 전극(53)상에 도 27(a) 및 (b)에 나타내는 금속막(54)을 도금 공정에 있어서 형성한다.

그리고 나서 제1, 제2 도전부재(8a, 8b)가 위치하고 있는 부분 이외를 레지스트로 피복하고, 또한 제1, 제2 도전부재(8a, 8b)의 막후를 두껍게 하여 도금 금속막을 적층한다. 도 27(a)에서는, 이 도금 금속막은 특별히 도시는 하지 않는다.

그리고 나서 다이싱 테이프를 상부면부터 붙이고, 머더 압전기판을 제4 실시형태와 동일하게 하여 다이싱한다. 다이싱에 즈음해서는, 서로 인접하는 전자부품 사이에 걸쳐있는 인출 전극(53)의 일부를 제거하도록 다이싱을 실시한다. 따라서 절단면에 인출 전극(53A)이 노출하게 된다.

그리고 나서 제1~제4 실시형태와 동일하게 하부면측부터 도전 페이스트를 도포하고, 열경화시켜서 실드 부재를 형성한다. 그리고 나서 다이싱에 의해, 서로 인접하는 전자부품 사이의 실드 부재 부분 및 덮개부재를 절단한다. 이렇게 하여 본 실시형태의 전자부품을 얻을 수 있다.

본 실시형태에 있어서도, 제4 실시형태와 동일하게 전계 도금에 의해, 제1, 제2 도전부재(8a, 8b)를 형성할 수 있다.

한편, 상술한 제1~제5 실시형태에서는, 기능 회로는 래더형 필터를 구성하도록 마련되어 있었지만, 본 발명에 있어서, 기능 회로는 이러한 필터에 한하지 않고, 종결합 공진자형 필터나 횡결합 공진자형 필터 등을 적절히 조합시킨 필터여도 되고, 또한, 탄성표면파 등의 탄성파를 이용한 기능 회로 부분에 한정되는 것이 아니다. 즉, 전자 실드가 필요한 여러 가지 기능 회로를 가지는 부분에 본 발명을 적용할 수 있다.

또한, 회로기판으로서 상기 압전기판(1)에 한하지 않고, 절연성 기판이나 반도체 기판을 이용한 전자부품에도 본 발명을 적용할 수 있다.

1: 압전기판
1A: 압전기판
1a: 상부면
1b: 하부면
1c: 영역
1d: 영역
2: IDT
3: 배선 전극
3a: 신호 배선
3b: 그라운드 배선
4a, 4b: 패드 전극
5: 실드 배선
7: 틀 부재
7C: 틀 부재
7C1: 칸막이벽
7a, 7b: 제1, 제2 관통 구멍
8a, 8b: 제1, 제2 도전부재
9: 다이싱 테이프
10, 10A, 10B: 실드 부재
10B1: 돌출 틀
11, 21: 전자부품
22: 덮개부재
22a, 22b: 제3, 제4 관통 구멍
31: 전자부품
32: 덮개부재
41: 전자부품
42a: 신호 급전 라인
42b: 그라운드 급전 라인
42c: 급전 라인
43: 인출 전극
52: 급전 라인
52a: 급전 라인 부분
53: 인출 전극
53A: 인출 전극
54: 금속막

Claims

서로 대항하는 제1 및 제2 주면과, 상기 제1 및 제2 주면을 접속하고 있는 측면을 가지는 회로기판과,
상기 회로기판의 제1 주면에 형성되어 있는 기능 회로와,
상기 회로기판의 제1 주면에 형성되어 있고, 상기 기능 회로에 전기적으로 접속되는 신호 배선과,
상기 회로기판의 제1 주면에 형성되어 있는 배선 부분을 가지고, 상기 기능 회로에 전기적으로 접속되어 있으며, 그라운드 전위에 전기적으로 접속되는 그라운드 배선과,
상기 회로기판의 제1 주면의 바깥 둘레 가장자리와의 사이에 영역을 확보하도록, 또한 상기 기능 회로를 둘러싸도록 마련된 틀 부재를 포함하고,
상기 그라운드 배선이 상기 틀 부재의 내측으로부터 외측에 이르도록 마련되어 있으며,
상기 회로기판의 제2 주면으로부터 측면을 거쳐 상기 회로기판의 제1 주면의 상기 틀 부재의 외측의 상기 영역에 이르도록 마련되어 있으면서 상기 틀 부재의 외측의 상기 영역에서 상기 그라운드 배선에 전기적으로 접속되어 있는 도전성 재료를 포함하는 실드 부재를 포함하는 전자부품.
제1항에 있어서,
상기 틀 부재의 바깥 둘레 가장자리로부터 상기 제1 주면의 바깥 둘레 가장자리를 향해서 연장되도록 마련된 칸막이벽을 더 포함하고,
상기 칸막이벽에 의해 상기 틀 부재의 외측의 상기 영역이 제1 구획과 제2 구획으로 분할되어 있고, 상기 제1 구획에 상기 그라운드 배선이 배치되어 있으며, 상기 신호 배선이 상기 제2 구획에 연결되도록 마련되어 있는 전자부품.
제1항 또는 제2항에 있어서,
상기 실드 부재가 상기 회로기판의 제2 주면 및 상기 측면의 전면을 피복하도록 마련되어 있는 전자부품.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 틀 부재의 개구부를 폐쇄하도록 상기 틀 부재에 접합되어 있는 덮개부재를 더 포함하는 전자부품.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 틀 부재가 상기 신호 배선이 향하는 제1 관통 구멍과, 상기 그라운드 배선이 향하는 제2 관통 구멍을 가지고, 상기 제1 및 제2 관통 구멍에 충전된 제1 및 제2 도전부재를 더 포함하는 전자부품.
제4항에 있어서,
상기 덮개부재가 상기 제1 및 제2 관통 구멍에 연결되는 제3 및 제4 관통 구멍을 가지고, 상기 제1 및 제2 도전부재가 상기 제3 및 제4 관통 구멍에 각각 연결되도록 형성되어 있는 전자부품.
(A) 서로 대항하는 제1 및 제2 주면과, 제1 및 제2 주면을 접속하고 있는 측면을 가지는 회로기판을 준비하는 공정과,
(B) 상기 회로기판의 상기 제1 주면상에 기능 회로를 형성하는 공정과,
(C) 상기 회로기판의 상기 제1 주면상에 기능 회로와 전기적으로 접속되는 신호 배선 및 기능 회로와 전기적으로 접속되면서 그라운드 전위에 접속되는 그라운드 배선을 형성하는 공정과,
(D) 상기 회로기판의 상기 제1 주면에 상기 기능 회로를 둘러싸도록 하면서 상기 회로기판의 바깥 둘레 가장자리와의 사이에 영역을 확보하도록 틀 부재를 형성하는 공정과,
(E) 상기 회로기판의 제2 주면으로부터 상기 측면을 거쳐, 상기 제1 주면의 틀 부재의 외측 영역에 이르도록, 또한 상기 그라운드 배선에 전기적으로 접속되도록 도전성 재료를 포함하는 실드 부재를 형성하는 공정을 포함하는 전자부품의 제조방법.
제7항에 있어서,
상기 공정(A)~공정(E)를 머더 회로기판에 있어서 실시하고, 머더 회로기판상에 복수의 전자부품 형성용 부분을 실드 부재가 서로 인접하는 전자부품 구성 부분 사이에 이르도록 마련하여 형성하고,
상기 복수의 전자부품 형성용 부분이 구성되어 있는 머더 회로기판과 상기 실드 부재를 절단하면서 각각의 전자부품으로 절단하는 전자부품의 제조방법.
제7항 또는 제8항에 있어서,
상기 틀 부재의 개구를 폐쇄하도록 덮개부재를 형성하는 공정을 더 포함하는 전자부품의 제조방법.
제7항 내지 제9항 중 어느 한 항에 있어서,
상기 틀 부재로부터 상기 회로기판의 상기 제1 주면의 바깥 둘레 가장자리측을 향해서 연장되는 칸막이벽을 상기 칸막이벽에 의해 상기 영역을 제1 및 제2 공간으로 구획하도록 형성하는 공정을 더 포함하고,
상기 제1 구획에 상기 그라운드 배선이, 상기 제2 구획에 상기 신호 배선이 위치하도록 상기 칸막이벽을 형성하는 전자부품의 제조방법.