KR20150099820A - 반도체 패키지 및 반도체 패키지를 위한 베이스를 제조하기 위한 방법 - Google Patents

반도체 패키지 및 반도체 패키지를 위한 베이스를 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 반도체 패키지(500b), 및 반도체 패키지(500b)를 위한 베이스(200)를 제조하기 위한 방법을 제공한다. 반도체 패키지(500b)는 베이스(200)에 임베딩된 전도성 트레이스(202b)를 포함한다. 반도체 디바이스(301)가 전도성 구조물(222)을 통해 전도성 트레이스(202b)에 장착된다.

Description

반도체 패키지 및 반도체 패키지를 위한 베이스를 제조하기 위한 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING BASE FOR SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지를 위한 베이스를 제조하기 위한 방법에 관한 것으로, 구체적으로, 고밀도 반도체 패키지를 위한 베이스에 관한 것이다.
전자 제품 또는 통신 디바이스의 소형화 및 멀티 기능을 보장하기 위해서, 반도체 패키지는 멀티 핀 접속을 지원하고, 높은 속도를 지원하며, 높은 기능을 지원하기 위해 크기가 작도록 요구된다. 증가하는 입출력(I/O) 핀 수 및 고성능 IC에 대한 요구는 플립 칩 패키지의 개발로 이어졌다.
플립 칩 기술은 패키지 기판에 상호 접속하기 위해 칩 상에 범프를 이용한다. 플립 칩은 가장 짧은 경로를 통해 패키지 기판에 엎어져 본딩된다. 이용되는 기술은 단일 칩 패키지뿐만 아니라, 패키지가 더욱 커지고 더욱 큰 기능 유닛을 형성하기 위해 여러 개의 칩들을 수용하는 보다 정교한 기판과 함께 패키징되는 고차 또는 통합 레벨의 패키징에도 적용될 수 있다. 면적 어레이(area array)를 이용하는 플립 칩 기술은 디바이스들과 고밀도 상호 접속을 달성하고, 패키징과 매우 낮은 인덕턴스 상호 접속을 달성할 수 있다. 그러나, 이것은 위해서 PCB(printed circuit board; 인쇄 회로 기판) 제조자가 라인 폭 및 공간을 최소화하거나, 또는 DCA(direct chip attach; 직접 칩 부착) 반도체를 개발하도록 요구한다. 이에 따라, 멀티 기능 플립 칩 패키지의 증가된 양의 입출력 접속은, 예를 들어, 방열, 크로스 토크, 신호 전파 지연, RF 회로의 전자기 간섭 등의 문제와 같은, 열 전기 문제를 유발할 수 있다. 열 전기 문제는 제품의 신뢰성 및 품질에 영향을 미칠 수 있다.
따라서, 새로운 고밀도 플립 칩 패키지 및 고밀도 플립 칩 패키지를 위한 인쇄 회로 기판이 바람직하다.
반도체 패키지, 및 반도체 패키지를 위한 베이스를 제조하기 위한 방법이 제공되다. 반도체 패키지의 예시적인 실시예는 베이스에 임베딩된 전도성 트레이스를 포함한다. 반도체 디바이스가 전도성 구조물을 통해 전도성 트레이스에 장착된다.
반도체 패키지의 다른 예시적인 실시예는 베이스에 연결된 측벽의 적어도 일부분 및 하부 표면을 갖는, 전도성 트레이스를 포함한다. 반도체 디바이스가 전도성 구조물을 통해 전도성 트레이스 상에 장착된다.
반도체 패키지를 위한 베이스를 제조하기 위한 방법의 예시적인 실시예는 캐리어의 상부 표면 및 하부 표면 상에 전도성 시드층들을 갖는 캐리어를 제공하는 단계를 포함한다. 제 1 전도성 트레이스들이 캐리어의 상부 표면 및 하부 표면 상에 각각 형성되어, 전도성 시드층들에 연결한다. 제 1 베이스 물질층 및 제 2 베이스 물질층이 캐리어의 상부 표면 및 하부 표면 상에 각각 라미네이팅되어, 제 1 전도성 트레이스들을 커버한다. 제 2 전도성 트레이스들이 제 1 베이스 물질층 및 제 2 베이스 물질층의 제 1 표면들 상에 각각 형성되고, 제 1 베이스 물질층 및 제 2 베이스 물질층의 제 1 표면들은 캐리어의 상부 표면 및 하부 표면으로부터 각각 떨어져 있다. 제 1 및 제 2 전도성 트레이스들을 포함하는 제 1 베이스 물질층 및 제 1 및 제 2 전도성 트레이스들을 포함하는 제 2 베이스 물질층은 캐리어로부터 분리되어, 제 1 베이스 및 제 2 베이스를 형성한다.
반도체 패키지를 제조하기 위한 방법의 다른 예시적인 실시예는 베이스를 제공하는 단계, 베이스 상에 전도성 트레이스를 형성하는 단계, 베이스 상에 추가의 절연 물질을 또한 형성하는 단계, 및 추가의 절연 물질 상에 패턴을 또한 정의하는 단계를 포함하고, 패턴은 적어도 하나의 전도성 트레이스 상에 형성된다.
상세한 설명이 첨부 도면들을 참조하여 다음의 실시예들에 제공된다.
본 발명은 첨부된 도면들을 참조하면서 후속하는 상세한 설명과 예시들을 읽음으로써 보다 완전하게 이해될 수 있다.
도 1 내지 도 4는 본 발명의 반도체 패키지의 다양한 예시적인 실시예들의 횡단면을 도시한다.
도 5a 내지 도 5e는 본 발명의 반도체 패키지를 위한 베이스를 제조하기 위한 방법의 일 예시적인 실시예를 도시하는 횡단면이다.
도 6a 내지 도 6e는 본 발명의 반도체 패키지를 제조하기 위한 방법의 다른 예시적인 실시예를 도시하는 횡단면이다.
이하의 설명은 본 발명을 수행하기 위한 모드이다. 본 설명은 본 발명의 일반적인 원리들을 설명할 목적으로 기술된 것이며, 제한하는 의미로 받아들여서는 안 된다. 본 발명의 범위는 첨부된 청구항들에 대한 참조에 의해 최상으로 결정된다. 가능하다면, 동일하거나 유사한 부분들을 나타내기 위해 동일한 참조 번호들이 도면 및 설명에 이용된다.
본 발명은 특정한 실시예들에 관하여 기술될 것이고, 특정한 도면들을 참조하여 기술될 것이지만, 본 발명은 그것들로 제한되지 않고 오직 청구항들에 의해서만 제한된다. 기술된 도면들은 오직 개략적인 것으로 비제한적이다. 도면에서, 요소들 일부의 크기는 과장될 수 있고, 예시를 목적으로 실척도로 도시되지 않을 수 있다. 치수 및 상대적인 치수는 본 발명의 실시를 위한 실제 치수에 대응하지 않는다.
도 1 내지 도 4는 본 발명의 반도체 패키지의 다양한 예시적인 실시예들의 횡단면을 도시한다. 이 실시예에서, 반도체 패키지는 반도체 디바이스를 베이스에 연결하는 전도성 구조물, 예를 들어, 구리 기둥 범프를 이용하는 플립 칩 패키지일 수 있다. 대안적으로, 반도체 패키지는 반도체 디바이스를 베이스에 연결하기 위해 와이어 본딩 기술을 이용하는 패키지일 수 있다. 도 1은 본 발명의 반도체 패키지(500a)의 일 예시적인 실시예의 부분적 횡단면을 도시한다. 도 1을 참조하면, 반도체 패키지(500a)는 디바이스 부착 표면(214)을 갖는 베이스(200)를 포함한다. 일 실시예에서, 베이스(200), 예를 들어, 인쇄 회로 기판(PCB)은 폴리프로필렌(polypropylene; PP)으로 형성될 수 있다. 베이스(200)는 단일 층이거나 또는 다층 구조물일 수 있다는 것을 또한 유념해야 한다. 복수의 전도성 트레이스들(202a)이 베이스(200)에 임베딩된다. 일 실시예에서, 전도성 트레이스들(202a)은 신호 트레이스 세그먼트 또는 접지 트레이스 세그먼트를 포함할 수 있고, 이들은 베이스(200) 상에 직접 장착된 반도체 디바이스(300)의 입출력(I/O) 접속을 위해 이용된다. 그러므로, 전도성 트레이스들(202a) 각각은 베이스(200)의 패드 영역의 역할을 하는 부분을 갖는다. 이 실시예에서, 전도성 트레이스들(202a)은 5 ㎛보다 큰 폭을 갖도록 설계된다. 그러나, 전도성 트레이스들의 폭에 대한 어떠한 제한도 없다는 것을 유념해야 한다. 상이한 설계의 경우, 전도성 트레이스들의 폭은 필요하다면 5 ㎛보다 작을 수 있다.
반도체 디바이스(300)는 본딩 공정에 의해 베이스(200)를 마주보는 반도체 디바이스(300)의 활성 표면을 이용하여 베이스(200)의 디바이스 부착 표면(214) 상에 장착된다. 일 실시예에서, 반도체 디바이스(300)는 다이, 수동 컴포넌트, 패키지 또는 웨이퍼 레벨 패키지를 포함할 수 있다. 이 실시예에서, 반도체 디바이스(300)는 플립 칩 패키지이다. 반도체 디바이스(300)의 회로가 활성 표면 상에 배치되고, 금속 패드(304)는 그 회로의 상부에 배치된다. 반도체 디바이스(300)의 회로는 반도체 디바이스(300)의 활성 표면 상에 배치된 복수의 전도성 구조물들(222)을 통해 베이스(200)의 회로에 상호 접속된다. 그러나, 도 1에 도시된 전도성 구조물들(222)은 단지 예시적인 것으로서 본 발명에 대한 제한이 아닌 것임을 유념해야 한다.
도 1에 도시된 바와 같이, 반도체 디바이스(300)는 반도체 바디(301), 반도체 바디(301) 위에 놓인 금속 패드(304), 및 금속 패드(304)를 커버하는 절연층(302)을 포함할 수 있다. 이 실시예에서, 반도체 바디(301)는 반도체 기판, 반도체 기판의 주표면 상에 제조된 회로 요소, 층간 유전체(inter-layer dielectric; ILD) 층 및 상호 접속 구조물을 포함할 수 있지만, 이들로 제한되는 것은 아니다. 일 실시예에서, 상호 접속 구조물은 반도체 기판 상의 유전체층들을 통해 형성된 복수의 비아들 및 금속층들을 이용하여 교대로 적층된 복수의 금속층들, 복수의 유전체층들을 포함할 수 있다. 금속 패드(304)는 상호 접속 구조물의 금속층들 중 가장 높은 금속층을 포함한다. 일 실시예에서, 절연층(302)은 단일 층 구조물 또는 다층 구조물일 수 있고, 절연층(302)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 폴리이미드 또는 이들의 임의의 조합을 포함할 수 있지만 이들로 제한되는 것은 아니다. 또한, 절연층(302)은 응력 버퍼링 및 절연 기능을 가질 수 있다. 일 실시예에서, 금속 패드(304)는 알루미늄, 구리, 또는 이들의 합금을 포함할 수 있지만 이들로 제한되는 것은 아니다. 복수의 개구부들이 절연층(302)에 형성될 수 있다. 개구부들 각각은 금속 패드들(304) 중 하나의 적어도 일부분을 노출한다.
도 1에 도시된 바와 같이, 전도성 구조물(222)은 구리 범프 또는 솔더 범프 구조물과 같은 전도성 범프 구조물, 전도성 와이어 구조물, 또는 전도성 페이스트 구조물을 포함할 수 있다. 이 실시예에서, 전도성 구조물(222)은 UBM(under bump metallurgy; 범핑 하지 금속) 층(306), 도금화된 구리층과 같은 구리층(216), 전도성 버퍼층(218), 및 솔더 캡(220)을 포함하는 금속 스택으로 구성된 구리 범프 구조물일 수 있다. 일 실시예에서, UBM 층(306)은 스퍼터링 또는 도금 방법과 같은 퇴적 방법 및 후속의 이방성 에칭 공정에 의해 개구부 내에 노출된 금속 패드(304) 상에 형성될 수 있다. 이방성 에칭 공정은 전도성 기둥을 형성한 이후에 수행된다. UBM 층(306)은 또한 절연층(302)의 상부 표면 상으로 연장될 수 있다. 이 실시예에서, UBM 층(306)은 티타늄, 구리 또는 이들의 조합을 포함할 수 있다. 전기 도금된 구리층과 같은 구리층(216)이 UBM 층(306) 상에 형성될 수 있다. 개구부는 구리층(216) 및 UBM 층(306)으로 충전될 수 있고, 개구부 내의 구리층(216) 및 UBM 층(306)은 전도성 구조물(222)의 필수적인 플러그를 형성할 수 있다. 구리층(216)의 형성 위치는 드라이 필름 포토레지스트 또는 액상 포토레지스트 패턴(도시되지 않음)에 의해 정의된다.
솔더 캡(220)이 패턴화된 포토레지스트층으로 솔더를 전기 도금함으로써 또는 스크린 인쇄 공정 및 후속의 솔더 리플로우 공정에 의해 구리층(216) 상에 형성될 수 있다. Ni로 형성된 전도성 버퍼층(218)이 전기 도금 방법에 의해 구리층(216)과 솔더 캡(220) 사이에 형성될 수 있다. 전도성 버퍼층(218)은 그 위에 형성된 솔더 캡(220)을 위한 시드층, 접착층 및 장벽층의 역할을 할 수 있다. 이 실시예에서, 전도성 기둥 구조물과 같은 전도성 구조물(222)은 금속 패드(304)를 위한 솔더 조인트로서 이용되고, 금속 패드는 그것 상에 형성된 반도체 디바이스(300)의 입출력(I/O), 접지 또는 전력 신호를 전송시킨다. 그러므로, 전도성 구조물(222)의 구리층(216)은 범프 구조물의 기계적 강도를 증가시키는데 도움을 줄 수 있다. 일 실시예에서, 언더필 물질 또는 언더필(230)이 반도체 디바이스(300)와 베이스(200) 사이의 간극에 도입될 수 있다. 일 실시예에서, 언더필(230)은 모세관 언더필(capillary underfill; CUF), 성형된 언더필(molded underfill; MUF) 또는 이들의 조합을 포함할 수 있다.
일 실시에에서, 전도성 트레이스들은 고밀도 반도체 패키지를 위해 라우팅 능력을 개선시키기 위해서 베이스의 표면 위 또는 아래에 배치되거나 베이스의 표면을 따라 정렬된 상부 표면을 가질 수 있다. 도 1에 도시된 바와 같이, 전도성 트레이스(202a)는 베이스(200)의 디바이스 부착 표면(214) 아래에 배치된 상부 표면(212a)을 갖는다. 다시 말해서, 전도성 트레이스(202a)의 측벽(204a)의 적어도 일부분 및 하부 표면(206a)이 베이스(200)에 연결되도록 설계된다. 이 실시예에서, 전도성 구조물(222)의 솔더 캡(220)은 베이스(200)의 일부분과 접촉하고 전도성 트레이스(202a)의 상부 부분(212a)에만 연결하도록 배치된다. 전도성 트레이스의 상부 부분이 베이스(200)의 디바이스 부착 표면(214)으로부터 리세스되기 때문에, 범프 대 트레이스 공간은 증가되고, 범프 대 트레이스 브리징의 문제를 효과적으로 피할 수 있다.
도 2는 본 발명의 반도체 패키지(500b)의 다른 예시적인 실시예의 부분적 횡단면을 도시한다. 도 1을 참조하여 이전에 기술된 것과 같거나 유사한 실시예들의 요소들은 간결함을 위해 이하에 반복되지 않는다. 이 실시예에서, 베이스(200)에 임베딩된 반도체 패키지(500b)의 전도성 트레이스(202b)는 고밀도 반도체 패키지를 위해 라우팅 능력을 개선시키기 위해서 베이스(200)의 디바이스 부착 표면(214)에 정렬되도록 설계된 상부 표면(212b)을 가질 수 있다. 다시 말해서, 전도성 트레이스(202b)의 측벽(204b) 및 하부 표면(206b)이 베이스(200)에 완전히 연결되도록 설계된다. 그러므로, 전도성 구조물(222)의 솔더 캡(220)은 베이스(200)의 디바이스 부착 표면(214) 상에 배치되어, 전도성 트레이스(202b)의 상부 표면(212b)에만 접촉한다.
도 3은 본 발명의 반도체 패키지(500c)의 또 다른 예시적인 실시예의 부분적 횡단면을 도시한다. 도 1 및 도 2를 참조하여 이전에 기술된 것과 같거나 유사한 실시예들의 요소들은 간결함을 위해 이하에 반복되지 않는다. 이 실시예에서, 베이스(200)에 임베딩된 반도체 패키지(500c)의 전도성 트레이스(202c)는 고밀도 반도체 패키지를 위해 라우팅 능력을 개선시키기 위해서 베이스(200)의 디바이스 부착 표면(214) 위에 설계된 상부 표면(212c)을 가질 수 있다. 다시 말해서, 전도성 트레이스(202c)의 측벽(204c)의 오직 일부분 및 하부 표면(206c)이 베이스(200)에 연결되도록 설계된다. 그러므로, 전도성 구조물(222)의 솔더 캡(220)은 베이스(200)의 디바이스 부착 표면(214) 상에 배치되어, 전도성 트레이스(202c)의 측벽(204c)의 오직 일부분 및 상부 표면(212c)을 랩핑(wrapping)한다.
도 4는 본 발명의 반도체 패키지(500d)의 여전히 또 다른 예시적인 실시예의 부분적 횡단면을 도시한다. 도 1 내지 도 3을 참조하여 이전에 기술된 것과 같거나 유사한 실시예들의 요소들은 간결함을 위해 이하에 반복되지 않는다. 일 실시예에서, 베이스는 도 1 내지 도 3에 도시된 바와 같은 단일 층 구조물을 포함할 수 있다. 대안적으로, 베이스는 다층 구조물을 포함할 수 있다. 이 실시예에서, 베이스 부분(200a)에 임베딩된 반도체 패키지(500d)의 전도성 트레이스(202d)는 고밀도 반도체 패키지를 위해 라우팅 능력을 개선시키기 위해서 베이스 부분(200a)의 표면(214)에 정렬되도록 설계된 상부 표면(212d)을 가질 수 있다. 다시 말해서, 전도성 트레이스(202d)의 측벽(204d) 및 하부 표면(206d)이 베이스 부분(200a)에 연결되도록 설계된다. 또한, 개구부(210)를 갖는 절연층(208)이 베이스 부분(200a) 상에 배치된다. 절연층(208)은 전도성 트레이스(202d)의 디바이스 부착 표면(214) 위에 배치된다. 이 실시예에서, 베이스 부분(200a) 및 절연층(208)은 집합적으로 다층 베이스의 역할을 한다. 도 4에 도시된 바와 같이, 전도성 트레이스(202d)는 개구부(210) 내에 노출된다. 그러므로, 전도성 구조물(222)의 솔더 캡(220)은 절연층(208)의 일부분을 통해 형성되고, 전도성 트레이스(202d)의 상부 표면(212d)에만 접촉한다. 절연층(208)이 전도성 트레이스(202d)의 측벽(204d)과 정렬할 필요는 없다는 것을 유념해야 한다. 대신에, 도 4에 도시된 바와 같은 전도성 트레이스(202d)의 측벽(204d)으로부터 바깥쪽으로 또는 안쪽으로 이격되도록 설계될 수 있다.
도 5a 내지 도 5d는 본 발명의 반도체 패키지를 위한 두 개의 베이스(200c 및 200d)를 제조하기 위한 방법의 일 예시적인 실시예를 도시하는 횡단면이다. 이 실시예에서, 반도체 패키지를 위한 베이스를 제조하기 위한 방법은 또한 양면 베이스 제조 공정이라 한다. 도 1 내지 도 4를 참조하여 이전에 기술된 것과 같거나 유사한 실시예들의 요소들은 간결함을 위해 이하에 반복되지 않는다. 도 5a에 도시된 바와 같이, 상부 표면(401) 및 하부 표면(403) 상에 전도성 시드층(402a 및 402b)을 갖는 캐리어(400)가 제공된다. 일 실시예에서, 캐리어(400)는 FR4 글래스 에폭시 또는 스테인리스 스틸을 포함할 수 있다. 또한, 전도성 시드층(402a 및 402b)은 캐리어(400)의 상부 표면(401) 및 하부 표면(403) 상에 베이스의 후속적으로 형성되는 상호 접속 전도성 트레이스들을 위한 시드층으로서 이용된다. 일 실시예에서, 전도성 시드층(402a 및 402b)은 구리를 포함할 수 있다.
다음으로, 도 5b에 도시된 바와 같이, 제 1 전도성 트레이스(404a 및 404b)가 캐리어(400)의 상부 표면(401) 및 하부 표면(403) 상에 각각 형성된다. 제 1 전도성 트레이스(404a 및 404b)의 하부 부분은 전도성 시드층(402a 및 402b)의 상부 부분에 연결한다. 일 실시예에서, 제 1 전도성 트레이스(404a 및 404b)는 도금 공정 및 이방성 에칭 공정에 의해 형성될 수 있다. 도금 공정 및 이방성 에칭 공정은 캐리어(400)의 상부 표면(401) 및 하부 표면(403) 상에 동시에 수행된다. 일 실시예에서, 도금 공정은 전기 도금 공정을 포함할 수 있다. 일 실시예에서, 제 1 전도성 트레이스(404a 및 404b)는 구리를 포함할 수 있다. 일 실시예에서, 제 1 전도성 트레이스(404a 및 404b)는 5 ㎛보다 큰 폭을 갖도록 설계된다. 그러나, 전도성 트레이스의 폭에 대한 어떠한 제한도 없다는 것을 유념해야 한다. 상이한 설계의 경우, 전도성 트레이스의 폭은 필요하다면 5 ㎛보다 작을 수 있다. 이 실시예에서, 이방성 에칭 공정은 제 1 전도성 트레이스(404a 및 404b)의 폭을 정확하게 제어할 수 있다.
다음으로, 도 5c에 도시된 바와 같이, 라미네이팅 공정이 캐리어(400)의 상부 표면(401) 및 하부 표면(403) 상에 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b)을 각각 배치하도록 수행되고, 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b)은 제 1 전도성 트레이스(404a 및 404b)를 각각 커버한다. 이 실시예에서, 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b)의 라미네이팅 공정은 캐리어(400)의 상부 표면(401) 및 하부 표면(403) 상에 동시에 수행된다. 일 실시예에서, 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b)은 폴리프로필렌(PP)을 포함할 수 있다.
다음으로, 도 5c를 다시 참조하면, 드릴링 공정이 후속적으로 형성되는 비아(408a 및 408b)의 형성 위치를 정의하기 위해 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b)을 통해 개구부(도시되지 않음)를 형성하도록 수행된다. 일 실시예에서, 드릴링 공정은 레이저 드릴링 공정, 에칭 드릴링 공정 또는 기계적 드릴링 공정을 포함할 수 있다. 다음으로, 도금 공정이 제 1 전도성 트레이스(404a 및 404b)를 후속하는 제 2 전도성 트레이스(410a 및 410b)에 상호 접속하기 위한 비아(408a 및 408b)를 형성하기 위해 개구부 내에 전도성 물질을 충전하도록 수행된다. 이 실시예에서, 드릴링 공정 및 도금 공정은 각각 제 1 베이스 물질층(406a) 및 제 2 베이스 물질층(406b) 상에 동시에 수행된다.
다음으로, 도 5c를 다시 참조하면, 복수의 제 2 전도성 트레이스(410a 및 410b)가 제 1 베이스 물질층(406a)의 제 1 표면(412) 및 제 2 베이스 물질층(406b)의 제 1 표면(414) 상에 각각 형성된다. 도 5c에 도시된 바와 같이, 제 1 베이스 물질층(406a)의 제 1 표면(412) 및 제 2 베이스 물질층(406b)의 제 1 표면(414)은 각각 캐리어(400)의 상부 표면(401) 및 하부 표면(403)으로부터 멀리 떨어져 있다. 제 2 전도성 트레이스(410a 및 410b)는 도금 공정 및 이방성 에칭 공정에 의해 형성된다. 도금 공정 및 이방성 에칭 공정은 제 1 베이스 물질층(406a)의 제 1 표면(412) 및 제 2 베이스 물질층(406b)의 제 1 표면(414) 상에 동시에 수행된다. 일 실시예에서, 도금 공정은 전기 도금 공정을 포함할 수 있다. 일 실시예에서, 제 2 전도성 트레이스(410a 및 410b)는 구리를 포함할 수 있다. 일 실시예에서, 제 2 전도성 트레이스(410a 및 410b)는 5 ㎛보다 큰 폭을 갖도록 설계된다. 그러나, 전도성 트레이스의 폭에 대한 어떠한 제한도 없다는 것을 유념해야 한다. 상이한 설계의 경우, 전도성 트레이스의 폭은 필요하다면 5 ㎛보다 작을 수 있다. 이 실시예에서, 이방성 에칭 공정은 제 2 전도성 트레이스(410a 및 410b)의 폭을 정확하게 제어할 수 있다.
다음으로, 도 5d에 도시된 바와 같이, 제 1 전도성 트레이스(404a) 및 제 2 전도성 트레이스(410a)를 갖는 제 1 베이스 물질층(406a) 및 제 1 전도성 트레이스(404b) 및 제 2 전도성 트레이스(410b)를 갖는 제 2 베이스 물질층(406b)은 캐리어(400)의 상부 표면(401) 및 하부 표면(403)으로부터 각각 분리되어 서로 분리된 제 1 베이스(200c) 및 제 2 베이스(200d)를 형성한다. 다음으로, 도 5d에 또한 도시된 바와 같이, 전도성 시드층(402a 및 402b)은 제 1 베이스(200c) 및 제 2 베이스(200d)로부터 각각 제거된다.
도 5d 및 도 5e에 도시된 바와 같이, 제 1 전도성 트레이스(404a 및 404b)는 제 1 표면(412 및 414)에 각각 대향하는 제 1 베이스(200c) 및 제 2 베이스(200d)의 제 2 표면(416 및 418)에 정렬된다. 이 실시예에서, 제 1 베이스(200c) 및 제 2 베이스(200d)는 양면 베이스 제조 공정에 의해 대향 표면[상부 표면(401) 및 하부 표면(403)] 상에 동시에 제조된다.
대안적으로, 개구부를 갖는 두 개의 패시베이션 또는 절연층(도시되지 않음)이, 도 5d 및 도 5e에 도시된 바와 같이 제 1 베이스(200c) 및 제 2 베이스(200d)의 분리 이후에, 제 1 베이스(200c)의 제 2 표면(416) 및 제 2 베이스(200d)의 제 2 표면(418) 상에 각각 선택적으로 형성될 수 있다. 이 실시예에서, 제 1 베이스(200c) 및 제 2 베이스(200d)의 제 1 전도성 트레이스(404a 및 404b)는 개구부 내에 노출된다. 도 5d/도 5e에 도시된 바와 같은 제 1 전도성 트레이스(404a/404b) 및 개구부를 갖는 절연층의 위치는 도 4에 도시된 바와 같은 전도성 트레이스(202d) 및 개구부(210)를 갖는 절연층과 유사할 수 있다. 또한, 이 실시예에서, 제 1 베이스(200a)/제 2 베이스(200b) 및 절연층(208)은 집합적으로 다층 베이스의 역할을 한다.
도 6a 내지 도 6e는 본 발명의 반도체 패키지를 제조하기 위한 방법의 다른 예시적인 실시예를 도시하는 횡단면이다. 또한, 도 6e는 본 발명의 반도체 패키지(500e)의 다른 예시적인 실시예의 횡단면을 도시한다. 도 1 내지 도 4 및 도 5a 내지 도 5e를 참조하여 이전에 기술된 것과 같거나 유사한 실시예들의 요소들은 간결함을 위해 이하에 반복되지 않는다. 대안적으로, 베이스는 다층 구조물을 가질 수 있다. 도 6a에 도시된 바와 같이, 상부 표면(451)을 갖는 베이스(450)가 제공된다. 다음으로, 도 6b에 도시된 바와 같이, 적어도 하나의 전도성 트레이스(454)가 베이스(450)의 상부 표면(451) 상에 형성된다. 일 실시예에서, 전도성 트레이스(454)는 도금 공정 및 이방성 에칭 공정에 의해 형성될 수 있다. 일 실시예에서, 도금 공정은 전기 도금 공정을 포함할 수 있다. 일 실시예에서, 전도성 트레이스(454)는 구리를 포함할 수 있다. 일 실시예에서, 전도성 트레이스(454)는 5 ㎛보다 큰 폭을 갖도록 설계된다. 그러나, 전도성 트레이스의 폭에 대한 어떠한 제한도 없다는 것을 유념해야 한다. 상이한 설계의 경우, 전도성 트레이스의 폭은 필요하다면 5 ㎛보다 작을 수 있다. 이 실시예에서, 이방성 에칭 공정은 전도성 트레이스(454)의 폭을 정확하게 제어할 수 있다.
다음으로, 도 6c에 도시된 바와 같이, 라미네이팅 공정이 베이스(450)의 상부 표면(451) 상에 추가의 절연 물질(456)을 배치하도록 수행된다. 또한, 추가의 절연 물질(456)은 전도성 트레이스(454)의 상부 표면(460) 및 측벽(462)을 커버한다.
다음으로, 도 6d를 참조하면, 드릴링 공정이 후속적으로 형성되는 전도성 구조물, 예를 들어, 구리 범프 구조물 또는 솔더 범프 구조물의 위치를 정의하기 위해 추가의 절연 물질(456)을 통해 적어도 하나의 개구부(458)를 형성하도록 수행된다. 일 실시예에서, 드릴링 공정은 레이저 드릴링 공정, 에칭 드릴링 공정 또는 기계적 드릴링 공정을 포함할 수 있다. 이 실시예에서, 전도성 트레이스(454)의 상부 표면(460)은 추가의 절연 물질(456)의 개구부(458) 내에 노출된다.
다음으로, 도 6e에 도시된 바와 같이, 본딩 공정이 전도성 구조물(222)을 통해 베이스(450) 상에 반도체 디바이스(300)를 장착하도록 수행된다. 도 1 내지 도 4를 참조하여 이전에 기술된 것과 같거나 유사한 반도체 디바이스(300) 및 전도성 구조물(222)의 요소들은 간결함을 위해 이하에 반복되지 않는다. 본딩 공정 이후에, 전도성 구조물(222)은 추가의 절연 물질(456)의 개구부(458)을 통해 배치되어, 전도성 트레이스(454)의 상부 표면(460)에만 접촉한다. 다음으로, 언더필 물질 또는 언더필(230)이 반도체 디바이스(300)와 추가의 절연 물질(4456) 사이의 간극에 도입될 수 있다. 일 실시예에서, 언더필(230)은 모세관 언더필(CUF), 성형된 언더필(MUF) 또는 이들의 조합을 포함할 수 있다. 마지막으로, 베이스(450), 추가의 절연 물질(456), 반도체 디바이스(300), 전도성 트레이스(454), 및 전도성 구조물(222)은 집합적으로 반도체 패키지(500e)를 형성한다.
예시적인 실시예들은 반도체 패키지를 제공한다. 반도체 패키지는 베이스, 예를 들어, 인쇄 회로 기판(PCB)에 임베딩된 전도성 트레이스를 포함하도록 설계된다. 전도성 트레이스는 고밀도 반도체 패키지를 위해 라우팅 능력을 개선시키기 위해서 베이스의 표면 위 또는 아래에 배치되거나 베이스의 표면을 따라 정렬된 상부 표면을 가질 수 있다. 또한, 전도성 트레이스는 5 ㎛보다 큰 폭을 갖도록 설계된다. 게다가, 베이스는 단일 층 구조물 또는 다층 구조물을 포함할 수 있다. 예시적인 실시예들은 또한 반도체 패키지를 위한 베이스를 제조하기 위한 방법을 제공한다. 일 실시예에서, 방법은 캐리어의 양측 상에 두 개의 베이스를 동시에 제조할 수 있다. 또한, 전도성 트레이스는 베이스에 임베딩될 수 있다. 게다가, 전도성 트레이스는 도금 공정 및 이방성 에칭 공정에 의해 형성될 수 있고, 이방성 에칭 공정은 전도성 트레이스의 폭을 정확하게 제어할 수 있다. 대안적으로, 방법은 설계 능력을 개선시키기 위해서 단일 층 구조물 또는 다층 구조물을 포함하는 베이스를 제조할 수 있다.
본 발명은 예시를 통해, 바람직한 실시예 측면에서 설명되었지만, 본 발명은 개시된 실시예들로 한정되지 않는다는 것을 이해하여야 한다. 이와는 달리, 본 발명은 (본 발명분야의 당업자에게 자명할) 다양한 변형들과 유사한 배치들을 커버하도록 의도되었다. 그러므로, 첨부된 청구항들의 범위는 이와 같은 변형들과 유사 배치들을 모두 포함하도록 하는 가장 폭넓은 해석과 일치되어야 한다.

Claims (26)

  1. 반도체 패키지에 있어서,
    베이스에 임베딩된 전도성 트레이스; 및
    전도성 구조물을 통해 상기 전도성 트레이스에 장착된 반도체 디바이스
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 전도성 트레이스는 5 ㎛보다 큰 폭을 갖는 것인, 반도체 패키지.
  3. 제 1 항에 있어서, 상기 전도성 트레이스는 상기 베이스의 표면 위에, 아래에 또는 상기 베이스의 표면에 정렬된 상부 표면을 갖는 것인, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 반도체 디바이스와 상기 베이스 사이의 언더필
    을 더 포함하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 전도성 트레이스의 상부 표면 위에, 상기 베이스 상에 배치된 개구부를 갖는 절연층을 더 포함하고, 상기 전도성 트레이스는 상기 개구부 내에 노출되는 것인, 반도체 패키지.
  6. 제 1 항에 있어서, 상기 전도성 구조물은 상기 전도성 트레이스에 접촉하는 것인, 반도체 패키지.
  7. 제 1 항에 있어서, 상기 전도성 구조물은 상기 전도성 트레이스의 상부 표면에만 접촉하는 것인, 반도체 패키지.
  8. 제 1 항에 있어서, 상기 전도성 구조물은 상기 전도성 트레이스의 상부 표면 및 측벽의 일부분 주변을 랩핑(wrapping)하는 것인, 반도체 패키지.
  9. 제 1 항에 있어서, 상기 전도성 구조물은 상기 베이스의 적어도 일부분에 연결되는 것인, 반도체 패키지.
  10. 제 1 항에 있어서, 상기 전도성 구조물은 전도성 기둥 구조물, 전도성 와이어 구조물, 또는 전도성 페이스트 구조물을 포함하는 것인, 반도체 패키지.
  11. 제 10 항에 있어서, 상기 전도성 기둥 구조물은 범핑 하지 금속(under bump metallurgy; UBM) 층, 구리층, 및 솔더 캡을 포함하는 금속 스택으로 구성된 것인, 반도체 패키지.
  12. 제 11 항에 있어서, 상기 전도성 기둥 구조물은 상기 구리층과 상기 솔더 캡 사이에 전도성 버퍼층을 더 포함하는 것인, 반도체 패키지.
  13. 제 4 항에 있어서, 상기 언더필은 모세관 언더필(capillary underfill; CUF), 성형된 언더필(molded underfill; MUF), 비전도성 페이스트(nonconductive paste; NCP), 비전도성 필름(nonconductive film; NCF) 또는 이들의 조합을 포함하는 것인, 반도체 패키지.
  14. 제 1 항에 있어서, 상기 반도체 디바이스는 다이, 수동 컴포넌트, 패키지 또는 웨이퍼 레벨 패키지를 포함하는 것인, 반도체 패키지.
  15. 제 1 항에 있어서, 상기 전도성 구조물은 구리 범프 또는 솔더 범프 구조물을 포함하는 것인, 반도체 패키지.
  16. 제 1 항에 있어서, 상기 베이스는 단일 층 구조물 또는 다층 구조물을 포함하는 것인, 반도체 패키지.
  17. 반도체 패키지에 있어서,
    베이스에 연결된 측벽의 적어도 일부분 및 하부 표면을 갖는 전도성 트레이스; 및
    전도성 구조물을 통해 상기 전도성 트레이스 상에 장착된 반도체 디바이스
    를 포하하는 반도체 패키지.
  18. 반도체 패키지를 위한 베이스를 제조하기 위한 방법에 있어서,
    캐리어의 상부 표면 및 하부 표면 상에 전도성 시드층(seed layer)들을 갖는 캐리어를 제공하는 단계;
    상기 전도성 시드층들 상에 각각 제 1 전도성 트레이스들을 형성하는 단계;
    제 1 베이스 물질층 및 제 2 베이스 물질층을 각각 상기 전도성 시드층들 상에 라미네이팅(laminating)하여 상기 제 1 전도성 트레이스들을 커버하는, 상기 라미네이팅하는 단계;
    상기 제 1 베이스 물질층 및 상기 제 2 베이스 물질층의 제 1 표면들 상에 각각 제 2 전도성 트레이스들을 형성하는 단계로서, 상기 제 1 베이스 물질층 및 상기 제 2 베이스 물질층의 상기 제 1 표면들은 상기 캐리어의 상기 상부 표면 및 상기 하부 표면으로부터 각각 떨어져 있는 것인, 제 2 전도성 트레이스들을 형성하는 단계; 및
    제 1 베이스 및 제 2 베이스를 형성하기 위해서, 상기 제 1 및 제 2 전도성 트레이스들을 포함하는 상기 제 1 베이스 물질층 및 상기 제 1 및 제 2 전도성 트레이스들을 포함하는 상기 제 2 베이스 물질층을 상기 캐리어로부터 분리시키는 단계
    를 포함하는 반도체 패키지를 위한 베이스 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 베이스 물질층 및 상기 제 2 베이스 물질층을 통해 개구부를 형성하기 위해 드릴링 공정을 수행하는 단계; 및
    상기 제 2 전도성 트레이스들을 형성하는 단계 전에, 상기 제 1 전도성 트레이스들을 상기 제 2 전도성 트레이스들에 상호 접속시키기 위한 비아를 형성하기 위해 상기 개구부 내에 전도성 물질을 충전하도록 도금 공정을 수행하는 단계
    를 더 포함하는 반도체 패키지를 위한 베이스 제조 방법.
  20. 제 19 항에 있어서, 상기 드릴링 공정은 레이저 드릴링 공정, 에칭 드릴링 공정 또는 기계적 드릴링 공정을 포함하고, 상기 도금 공정은 전기 도금 공정을 포함하는 것인, 반도체 패키지를 위한 베이스 제조 방법.
  21. 제 18 항에 있어서, 상기 제 1 전도성 트레이스들 및 상기 제 2 전도성 트레이스들은 도금 공정 및 이방성 에칭 공정에 의해 형성되는 것인, 반도체 패키지를 위한 베이스 제조 방법.
  22. 제 18 항에 있어서,
    상기 제 1 베이스 및 상기 제 2 베이스로부터 상기 전도성 시드층들을 제거하는 단계
    를 더 포함하는 반도체 패키지를 위한 베이스 제조 방법.
  23. 제 18 항에 있어서,
    상기 제 1 및 제 2 베이스 상에 각각 개구부들을 갖는 절연층들을 형성하는 단계를 더 포함하고,
    상기 제 1 및 제 2 베이스의 상기 제 1 전도성 트레이스들은 상기 개구부들 내에 노출되는 것인, 반도체 패키지를 위한 베이스 제조 방법.
  24. 제 18 항에 있어서, 상기 제 1 및 제 2 베이스의 상기 제 1 전도성 트레이스들은 상기 제 1 및 제 2 베이스의 제 2 표면들에 정렬되고, 상기 제 2 표면들은 상기 제 1 및 제 2 베이스의 상기 제 1 표면들에 각각 대향하는 것인, 반도체 패키지를 위한 베이스 제조 방법.
  25. 제 18 항에 있어서, 상기 제 1 전도성 트레이스들은 5 ㎛보다 큰 폭을 갖는 것인, 반도체 패키지를 위한 베이스 제조 방법.
  26. 반도체 패키지를 제조하기 위한 방법에 있어서,
    베이스를 제공하는 단계;
    상기 베이스 상에 적어도 하나의 전도성 트레이스를 형성하는 단계;
    상기 베이스 상에 추가의 절연 물질을 형성하는 단계; 및
    상기 추가의 절연 물질 상에 패턴을 정의하는 단계로서, 상기 패턴은 적어도 하나의 전도성 트레이스 상에 형성되는 것인, 패턴 정의 단계
    를 포함하는 반도체 패키지 제조 방법.
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