KR20150079541A - 칩 장치, 칩 패키지 및 칩 장치 제조 방법 - Google Patents

칩 장치, 칩 패키지 및 칩 장치 제조 방법 Download PDF

Info

Publication number
KR20150079541A
KR20150079541A KR1020150089959A KR20150089959A KR20150079541A KR 20150079541 A KR20150079541 A KR 20150079541A KR 1020150089959 A KR1020150089959 A KR 1020150089959A KR 20150089959 A KR20150089959 A KR 20150089959A KR 20150079541 A KR20150079541 A KR 20150079541A
Authority
KR
South Korea
Prior art keywords
chip
cavity
electronic device
rdl
encapsulation layer
Prior art date
Application number
KR1020150089959A
Other languages
English (en)
Other versions
KR102073443B1 (ko
Inventor
안드레아스 볼테르
토르스텐 메이어
Original Assignee
인텔 모바일 커뮤니케이션스 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 모바일 커뮤니케이션스 게엠베하 filed Critical 인텔 모바일 커뮤니케이션스 게엠베하
Publication of KR20150079541A publication Critical patent/KR20150079541A/ko
Application granted granted Critical
Publication of KR102073443B1 publication Critical patent/KR102073443B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/0023—Packaging together an electronic processing unit die and a micromechanical structure die
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/07—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/09—Packages
    • B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
    • B81B2207/094—Feed-through, via
    • B81B2207/096—Feed-through, via through the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0785—Transfer and j oin technology, i.e. forming the electronic processing unit and the micromechanical structure on separate substrates and joining the substrates
    • B81C2203/0792—Forming interconnections between the electronic processing unit and the micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

칩 장치는 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하기 위하고 전자 디바이스를 수용하도록 구성되고 캐비티를 포함하는 수용 영역을 가지는 인캡슐레이션 층; 및 수용 영역 내에 배치되는 전자 디바이스를 포함할 수 있다.

Description

칩 장치, 칩 패키지 및 칩 장치 제조 방법{CHIP ARRANGEMENTS, CHIP PACKAGES, AND A METHOD FOR MANUFACTURING A CHIP ARRANGEMENT}
다양한 양태들은 칩 장치들, 칩 패키지들 및 칩 장치를 제조하는 방법에 관한 것이다.
집적 회로(integrated circuit; IC)들을 제조할 때, 칩들 또는 다이(die)들로서 또한 칭해질 수 있는 IC들은 배선 및/또는 다른 전자 어셈블리(assembly)들과의 통합 전에 패키징(packaging)될 수 있다. 이 패키징은 칩들을 재료 내에 캡슐화(encapsulating)하고 칩과의 인터페이스를 제공하기 위해 패키지의 외부에 전기 컨택(contact)들을 제공하는 것을 포함할 수 있다. 무엇보다도, 칩 패키징은 주변 대기 또는 오염 물질들로부터의 보호를 제공하고, 기계적 지지를 제공하고, 열을 소산하고, 기계적 손상을 감소시킬 수 있다.
더 큰 케이퍼빌리티(capability)들 및 피처(feature)의 IC들에 대한 요구가 증가함에 따라, 예를 들어 센서들, 오실레이터(oscillator)들 및 마이크로-전기기계 시스템(micro-electromechanical system; MEMS)들을 포함하는 칩들이 IC 패키지들 내에 포함될 수 있다. 그와 같은 칩들은 예를 들어 적절히 기능을 하도록 자유 헤드룸(free headroom)을 필요로 할 수 있고/있거나 IC 패키지 내의 응력(예를 들어, 기계적 응력)에 의해 좋지 않은 영향을 받을 수 있다. 따라서, 현재의 IC 패키지들은 그와 같은 칩들에 적합하지 않을 수 있고 그와 같은 칩들을 패키징하는 새로운 방법들이 필요할 수 있다.
본 발명의 목적은 상술한 문제를 해결하는 것이다.
칩 장치가 제공되고, 상기 칩 장치는 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화(encapsulating)하기 위한 인캡슐레이션 층(encapsulation layer)으로서, 인캡슐레이션 층은 전자 디바이스를 수용하도록 구성되는 수용 영역을 가지고, 수용 영역은 캐비티(cavity)를 포함하는, 인캡슐레이션 층; 및 수용 영역 내에 배치되는 전자 디바이스를 포함할 수 있다.
칩 패키지가 제공되고, 상기 칩 패키지는 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 층; 인캡슐레이션 층 내에 배치되는 캐비티; 캐비티 내에 배치되고 반도체 칩에 전기적으로 결합되는 전자 디바이스를 포함할 수 있다.
칩 패키지가 제공되고, 상기 칩 패키지는 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 층; 인캡슐레이션 층 내에 배치되는 캐비티; 캐비티 위에 배치되고 캐비티를 밀봉하도록 구성되고 반도체 칩에 전기적으로 결합되는 전자 디바이스를 포함할 수 있다.
칩 장치를 제조하는 방법이 제공되고, 상기 방법은 반도체 칩을 제공하는 단계; 반도체 칩을 적어도 부분적으로 캡슐화하기 위해 인캡슐레이션 층을 형성하는 단계; 인캡슐레이션 층 내에 캐비티를 형성하는 단계; 및 캐비티 내에 또는 위에 전자 디바이스를 배치하는 단계를 포함할 수 있다.
도면들에서, 동일한 참조 문자들은 일반적으로 상이한 뷰들에 걸쳐 동일한 부분들을 칭한다. 도면들은 반드시 축적대로인 것은 아니며 대신 일반적으로 본 발명의 원리들을 설명하는 것이 강조된다. 다음의 설명에서, 본 발명의 다양한 양태들은 다음의 도면들을 참조하여 기술된다.
도 1은 임베디드 웨이퍼 레벨 볼 그리드 어레이(embedded wafer level ball grid array; eWLB) 패키지의 단면도를 도시하는 도면이다.
도 2는 칩 장치의 단면도를 도시하는 도면이다.
도 3은 캐비티(cavity) 내에 완전히 배치되는 재배선 층을 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 4는 캐비티 내에 배치되고 전자 디바이스를 재배선 층에 결합시키는 적어도 하나의 플립 칩 상호 접속을 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 5는 반도체 칩 및 캐비티 사이의 인캡슐레이션 층 내에 적어도 하나의 쓰루-몰드-비아(through-mold-via)를 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 6은 반도체 칩의 면과 컨택될 수 있는 적어도 하나의 플립 칩 상호접속부를 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 7은 인캡슐레이션 층의 동일한 측에 배치되는 반도체 칩 및 캐비티를 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 8은 캐비티 위에 배치되는 전자 디바이스를 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 9는 전자 디바이스를 캐비티 위에 배치하기 전에, 밀봉 층(sealing layer)으로 도포되는 인캡슐레이션 층, 이방질 전도성 접착제(an anisotropic conductive adhesive) 및 캐비티의 평면도를 도시하는 도면이다.
도 10은 전자 디바이스 및 적어도 하나의 쓰루-몰드-비아를 접속하는 적어도 하나의 본딩 와이어를 포함하는 칩 장치의 단면도를 도시하는 도면이다.
도 11은 칩 장치를 제조하는 방법을 도시하는 도면이다.
다음의 상세한 설명은 예를 통해 본 발명이 실행될 수 있는 특정한 세부사항들 및 양태들을 도시하는 첨부 도면들을 참조한다. 이 양태들은 당업자가 본 발명을 실시하는 것이 가능하도록 충분히 상세하게 기술된다. 다른 양태들이 이용될 수 있고, 본 발명의 범위를 벗어나지 않고 구조, 논리 및 전기 변화들이 행해질 수 있다. 다양한 양태들은 일부 양태들인 새로운 양태들을 형성하기 위하여 하나 이상의 다른 양태들과 결합될 수 있으므로 반드시 상호 배타적인 것은 아니다. 구조들 또는 디바이스들에 대해 다양한 양태들이 기술되고, 방법들에 대해 다양한 양태들이 기술된다. 구조들 또는 디바이스들과 관련하여 기술되는 하나 이상(예를 들어, 모든) 양태들은 마찬가지로 상기 방법들에 적용 가능하고, 이 역도 마찬가지이다.
단어 “예시적인”은 본원에서 “예, 인스턴스(instance) 또는 실례의 역할을 하는”을 의미하는데 이용된다. 본원에서 “예시적인”으로 기술되는 임의의 양태 또는 설계는 반드시 다른 실시예들 또는 설계들보다 바람직하거나 유리한 것으로 해석되어야 하는 것은 아니다.
피처(feature), 예를 들어 층을 측 또는 면 “위”에 형성하는 것을 기술하는 데 사용되는 단어 “위에”는 상기 피처, 예를 들어 층이 “상에 직접적으로” 예를 들어 수반되는 측 또는 면에 직접 접촉하여 형성될 수 있다는 것을 의미하는데 사용될 수 있다. 피처, 예를 들어 층을 측 또는 면 “위”에 형성하는 것을 기술하는 데 사용되는 단어 “위에”는 수반되는 측 또는 면 및 형성되는 층 사이에 하나 이상의 층들이 배열될 상태로 상기 피처, 예를 들어 층이 수반되는 측 또는 면 “상에 간접적으로” 형성될 수 있다는 것을 의미하는데 사용될 수 있다.
마찬가지로, 다른 것 위에 배치되는 피처, 예를 들어 측 또는 면을 “커버(cover)”하는 층을 기술하는 데 본원에서 사용되는 단어 “커버하다”는 상기 피처, 예를 들어 층이 수반되는 측 또는 면 위에 그리고 직접적으로 접촉하여 배치될 수 있음을 의미하는 데 사용될 수 있다. 다른 것 위에 배치되는 피처, 예를 들어 측 또는 면을 “커버”하는 층을 기술하는 데 본원에서 사용되는 단어 “커버하다”는 상기 피처, 예를 들어 층이 수반되는 측 또는 면 및 커버하는 층 사이에 하나 이상의 추가 층들이 배열된 상태로 상기 측 또는 면 위에 그리고 간접적으로 접촉하여 배치될 수 있음을 의미하는데 사용될 수 있다.
적어도 하나의 다른 수반되는 피처와 접속되는 피처를 기술하기 위해 본원에서 사용되는 용어들 “결합되다” 및/또는 “전기적으로 결합되다” 및/또는 “접속되다” 및/또는 “전기적으로 접속되다”는 상기 피처 및 상기 적어도 하나의 다른 수반되는 피처가 서로 직접적으로 결합 또는 접속되어야만 한다는 것을 의미하도록 의도되지 않는다; 상기 피처 및 적어도 하나의 다른 수반되는 피처 사이에 개재하는 피처들이 제공될 수 있다.
예를 들어 “위의”, “아래의”, “상부”, “하부”, “좌측”, “우측” 등과 같은 방향 용어들은 기술되는 피처(들)의 방위를 참조하여 사용될 수 있다. 피처(들)의 구성요소들이 다수의 상이한 방위들로 포지셔닝할 수 있으므로, 방향 용어는 설명을 위해 이용되며 결코 제한하는 것은 아니다. 구조 또는 논리 변경들은 본 발명의 범위를 벗어나지 않고 행해질 수 있음이 이해되어야만 한다.
칩들(또한 “다이들”로 칭해질 수 있는)은 배선 및/또는 회로 보드들(예를 들어 인쇄 회로 기판들), 다른 칩들 및/또는 다른 칩 패키지들과 같은 다른 전자 디바이스들과의 통합 전에 패키징되어야 할 수 있다. 칩(또는 다이)을 패키징하는 것은 칩을 재료(예를 들어 플라스틱 재료)를 캡슐화하고 칩 패키지의 표면(예를 들어 외부면)에서 전기 컨택들(예를 들어 솔더 볼들)을 제공하는 것을 포함할 수 있다. 칩 패키지의 면에 제공되는 전기 컨택들(예를 들어 솔더 볼들)은 칩에 대한 인터페이스를 제공할 수 있다. 예를 들어, 패키지는 전기 컨택들(예를 들어, 솔더 볼들)에 의해 인쇄 회로 기판(Printed circuit board; PCB)에 접속될 수 있다. 다른 예로서, 다른 칩 패키지들 및/또는 전자 디바이스들은 전기 컨택들(예를 들어 솔더 볼들)을 통해 칩에 접속(예를 들어 전기적으로 접속)될 수 있다.
도 1은 임베디드 웨이퍼 레벨 볼 그리드 어레이(embedded wafer level ball grid array; eWLB) 패키지(100)의 단면도를 도시한다.
eWLB 패키지(100)는 칩(102)(또는 다이), 복수의 솔더 볼들(106), 재배선 층(108) 및 인캡슐레이션(112)을 포함할 수 있다.
칩(102)(또는 다이)은 칩(102)의 면(예를 들어 전면측 또는 하부면) 상에 형성될 수 있는 복수의 도전성 패드들(104)을 포함할 수 있다. 칩(102)은 재배선 층(redistribution layer; RDL)(108)에 의해 복수의 솔더 볼들(106) 중 적어도 하나의 솔더 볼에 전기적으로 접속될 수 있다. 예를 들어, RDL(108)은 복수의 도전성 패드들(104)로부터 복수의 솔더 볼들(106)(또한 솔더 볼들(106)의 볼 그리드 어레이(BGA)로서 칭해질 수 있다)로의 전기 접속들을 재배선 및/또는 재 매핑(re-mapping)할 수 있다.
eWLB 패키지(100)는 eWLB 패키지(100)의 면(100a)(예를 들어 전면측)을 절연(예를 들어 전기적으로 절연)하도록 구성될 수 있는 절연 층(110)(예를 들어 유전체 층)을 포함할 수 있다. RDL(108)은 예를 들어 절연 층(110) 내에 완전히 또는 부분적으로 배치될 수 있다. 절연 층(110)은 칩(102) 및 RDL(108) 사이에 배치될 수 있는 유전체 층을 포함할 수 있다. 절연 층(110)은 RDL(108)의 면 및 칩(102)으로부터 멀어지게 향하는 유전체 층의 면에 배치될 수 있는 솔더 정지 층을 포함할 수 있다. 절연 층(110)의 유전체 층은 절연 층(110)의 솔더-정지 층과 상이할 수 있는 적어도 하나의 재료를 포함할 수 있거나 상기 재료로 구성될 수 있다. 인캡슐레이션(112)(예를 들어 몰딩 재료, 예를 들어 폴리머 재료를 포함하거나 몰딩 재료로 구성되는)은 칩(102) 주위에 형성(또는 몰딩)될 수 있다. 예를 들어, 인캡슐레이션(112)은 RDL(108)로부터 멀어지게 향하는 칩(102)의 면들에 형성될 수 있고 칩(102)을 캡슐화할 수 있다. 예를 들어, 인캡슐레이션(112)은 RDL(108)로부터 멀어지게 향하는 칩(102)의 면 위에, 그리고 칩(102)의 적어도 하나의 측벽에 또는 측벽 위에 형성될 수 있다. 예를 들어, 인캡슐레이션(112)은 도 1에 도시되는 바와 같이, 칩(102)을 둘러쌀 수 있다. 다른 예로서, 인캡슐레이션(112)은 RDL(108)로부터 멀어지게 향하는 칩(102)의 면으로부터 그리고 칩(102)의 모든 측벽들로부터 칩(102)을 둘러쌀 수 있다. 즉, 칩(102)은 인캡슐레이션(112) 내에서 자체의 측벽들 중 5개로부터 둘러싸일 수 있다.
eWLB 패키지(100)는 솔더 볼들(106)의 BGA에 의해 제공되는 인터페이스를 가질 수 있는 단일 패키지를 형성할 수 있다. 예를 들어, 솔더 볼들(106)의 BGA를 통해 eWLB 패키지의 칩(102)과 전기 신호들 및/또는 전위들이 교환될 수 있다. 솔더 볼들(106)의 BGA는 예를 들어 인쇄 회로 기판(PCB)와 같은 회로 보드에 전기적으로 결합(예를 들어 솔더링(soldering))될 수 있다. 즉, eWLB 패키지(100)는 회로 보드(예를 들어, PCB) 상에 더 큰 회로 및/또는 디바이스의 일부로서 배치될 수 있다.
인캡슐레이션(112)은 예를 들어 주위 대기에 존재할 수 있는 오염물들 및/또는 습기로부터 eWLB 패키지(100)의 칩(102)을 보호할 수 있다. 추가로, 때는 대안으로, 인캡슐레이션(112)은 예를 들어 eWLB 패키지(100) 상에 가해질 수 있는 힘에 의해 발생될 수 있는 기계적 손상으로부터 칩(102)을 보호할 수 있다.
그러나, eWLB 패키지(100) 내에서는 열-기계적 응력들이 발생할 수 있다. 예를 들어, eWLB 패키지(100)의 칩(102) 및/또는 다른 구성요소들은 eWLB 패키지(100)의 제조 중에 열-기계적 응력을 받을 수 있다. 예를 들어, eWLB 패키지(100)의 제작 중에(예를 들어 인캡슐레이션(112)의 폴리머의 가교(cross-linking) 중에) 발생할 수 있는 체적 변화들은 칩(102) 상에 기계적 응력들을 유발할 수 있다.
다른 예로서, eWLB 패키지(100)를 제조하는 데에는 고온들을 사용할 것이 요구되고, 이는 칩(102)에 열 응력들이 가해지게 할 수 있다.
다른 예로서, eWLB 패키지(100)의 수명에 걸친 재료(예를 들어 인캡슐레이션(112)의 재료)의 노화에 의한 응력들은 칩(102) 상에 응력들을 유발할 수 있다.
더욱이, eWLB 패키지(100)는 회로 보드(예를 들어, PCB) 상에 배치(예를 들어 솔더링)될 수 있고 예를 들어 회로 보드에 가해지는 외력들에 의해 유발되는 열 기계적 응력들을 받을 수 있다.
인캡슐레이션(112)은 높은 영률(Young’s modulus)을 가질 수 있는 재료를 포함할 수 있거나 그러한 재료로 구성될 수 있다. 즉, 인캡슐레이션(112)은 견고할 수 있고 쉽게 구부러지지 않을 수 있다. 또 다른 방식으로 진술하면, 인캡슐레이션(112)은 컴플라이언트(compliant)하지 않을 수 있다. 그러므로, 인캡슐레이션(112)은 칩(102) 상에 가해지는 상술한 열기계적 응력들을 보상 가능하지 않을 수 있고 이것은 칩(102)의 손상으로 이어질 수 있고 칩(102)의 성능의 저하로 이어질 수 있다.
칩(102)은 예를 들어 칩(102)의 적절한 기능을 보장하기 위해, 자체의 면들 중 하나에 자유 헤드룸(headroom)(예를 들어 갭)을 필요로 할 수 있는 전자 디바이스를 포함할 수 있거나 전자 디바이스일 수 있다. 예를 들어, 자유 헤드룸(예를 들어 갭)은 칩(102) 내에 포함되는 기계적 부분들의 자유 이동을 가능하게 할 수 있다. 다른 예로서, 자유 헤드룸(예를 들어 갭)는 eWLB 패키지(100)의 다른 구성요소들로부터 칩(102)을 결합 해제(예를 들어 기계적 그리고/또는 음향적으로 결합 해제)할 수 있다.
하나의 실례로서, 칩(102)은 하나 이상의 발진 수정 진동자들 및/또는 탄성 표면파(surface acoustic wave; SAW) 구조들 및/또는 체적 탄성파(bulk acoustic wave; BAW) 구조들을 포함할 수 있는 기계적 오실레이터를 포함할 수 있거나 그러한 오실레이터 발진기일 수 있다. 칩(102)(예를 들어 기계적 오실레이터)은 발진 수정 진동자들 및/또는 SAW 구조들 및/또는 BAW 구조들의 자유로운 이동이 가능하도록 자유 헤드룸을 필요로 할 수 있다. 더욱이, 상술한 바와 같이, 자유 헤드룸은 칩(102)(예를 들어 기계식 오실레이터)을 다른 구조들 및/또는 디바이스들과 탄성적으로 결합 해제하여, 발진 주파수의 시프트(shift) 및/또는 댐핑(damping)을 실질적으로 감소 또는 제거할 수 있다.
eWLB 패키지(100)의 인캡슐레이션(112)이 칩(102)를(예를 들어 자체의 측들 중 5개로부터) 둘러쌀 수 있으므로(완전하게 둘러쌀 수 있으므로), wWLB 패키지(100)는 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 칩의 패키징에 적합하지 않을 수 있다. 더욱이 또는 대안으로, eWLB 패키지(100)는 자신에게 가해지는 기계적 응력들에 감응할 수 있는 칩을 패키징하는 데 적합하지 않을 수 있다. 더욱이 또는 대안으로, eWLB 패키지(100)는 적절하게 기능하기 위해 기계적 및/또는 음향 결합 해제를 필요로 할 수 있는 칩을 패키징하는 데 적합하지 않을 수 있다.
eWLB 패키지(100)가 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있고/있거나 기계적 응력들에 감응할 수 있고/있거나 적절한 기능을 위해 기계 및/또는 음향 결합해제를 필요로 할 수 있는 칩을 패키징하는데 적합하지 않을 수 있으므로, 그와 같은 칩들(또한 감응성 칩들로 칭해질 수 있다)은 별개로 패키징될 수 있다. 예를 들어, 감응성 칩들을 별개로 패키징하는 개방 캐비티 패키지는 예를 들어 기계적 커플 해제 및/또는 헤드룸을 제공하는 데 사용될 수 있다. 다른 예로서, 감응성 칩의 감응성 구조(예를 들어 발진 수정 진동자들 및/또는 SAW 구조들 및/또는 BAW 구조들)는 감응성 칩의 몸체로부터 결합 해제될 수 있다(하나 이상의 에어 갭들에 의해). 별개로 패키징되는 감응성 칩은 후속해서, 별개로 패키징되는 감응성 칩 및 적어도 하나의 다른 디바이스들 및/또는 칩을 인쇄 회로 기판(PCB) 상에 조립하고 이것들을 전기 상호접속을 통해 접속함으로써 적어도 하나의 다른 디바이스 및/또는 칩과 통합될 수 있다.
위에서 밝힌 방법은 더 높은 제조 비용들로 이어질 수 있다. 예를 들어, 감응성 칩을 별개로 패키징하는 것은 전체 제조 비용을 증가시킬 수 있다. 다른 예로서, 감응성 칩에 대한 개방 캐비티 패키지는 그것 자체로 비용이 많이 들 수 있고/있으나 제조하는 데 더 많은 프로세스 단계들을 요구할 수 있다.
위에서 밝힌 방법은 불량한 전기 성능으로 이어질 수 있다. 예를 들어, PCB 또는 모듈 보드 상에서 별개로 패키징되는 감응성 칩을 적어도 하나의 다른 디바이스 및/또는 칩과 접속(예를 들어, 전기적으로 접속)시킬 수 있는 전기 상호 접속은 예를 들어 시스템 인 패키지(system in package; SiP)보다 더 길 수 있다. 이것은 전기 상호접속들의 더 낮은 신뢰성으로 이어질 수 있다. 더욱이, 더 긴 전기 상호접속은 증가되는 저항 및/또는 용량 및/또는 유도율을 가지므로 불량한 전기 성능을 가질 수 있다.
위에서 밝힌 방법은 실면적 사용의 증가로 이어질 수 있다. 예를 들어, 별개로 패키징되는 감응성 칩을 적어도 하나의 다른 디바이스 및/또는 칩과 통합하기 위해서 PCB 또는 모듈 보드 상에 더 많은 면적이 요구될 수 있다. 이것은 실면적 사용을 최소화하기 위해 그리고 단일 IC 패키지 내에 더 큰 케이퍼빌리티들 및 피처(feature)들을 제공하기 위해 산업계의 요구들과 대립될 수 있다.
감응성 칩을 별개로 패키징하는 상술한 바람직하지 않은 효과들의 측면에서, 다음의 필요성들이 확인될 수 있다:
예를 들어 SiP(시스템-인-패키지)를 실현하기 위해 칩 장치(예를 들어 eWLB 패키지)에서 열 기계적 응력들에 감응할 수 있고/있거나 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 칩을 패키징하고/하거나 상기 칩을 적어도 하나의 다른 디바이스와 통합될 필요성이 있을 수 있다.
열 기계적 응력들에 감응할 수 있고/있거나 칩 장치(예를 들어 eWLB 패키지) 내에 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 칩을 통합할 수 있는 칩 패키지 및/또는 칩 장치에 대한 필요성이 있을 수 있다.
열 기계적 응력들에 감응할 수 있고/있거나 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 칩에 대해 가해질 수 있는 칩 장치 내의 기계적 응력들을 실질적으로 감소 또는 제거하는 것이 가능할 수 있는 칩 패키지 및/또는 칩 장치에 대한 필요성이 있을 수 있다.
열 기계적 응력들에 감응할 수 있고/있거나 칩에 해가 될 수 있는 주변 대기 내에 존재할 수 있는 물, 습기, 오염물 또는 다른 요소들에 대비하여 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 칩 장치 내(예를 들어 eWLB 패키지 내)에서 칩을 보호 및/또는 밀봉할 필요성이 있을 수 있다.
도 2는 칩 장치(200)의 단면도를 도시한다.
칩 장치(200)는 예를 들어 칩 패키지로서 구성될 수 있다. 칩 장치(200)는 예를 들어 임베디드 웨이퍼 레벨 볼 그리드 어레이(embedded wafer level ball grid array; eWLB) 패키지로서 구성될 수 있다. 칩 장치(200)는 예를 들어 시스템-인-패키지(SiP)로서 구성될 수 있다.
칩 장치(200)는 반도체 칩(202), 인캡슐레이션 층(204) 및 전자 디바이스(206)를 포함할 수 있다.
예로서 단 하나의 제 1 반도체 칩(202)만이 도시되지만, 반도체 칩들(202)의 수는 하나보다 더 클 수 있고, 예를 들어 2, 3, 4, 5 등일 수 있다. 동일한 방식으로, 예로서 단 하나의 전자 디바이스(206)만이 도시되지만, 전자 디바이스들(206)의 수는 하나보다 더 클 수 있고, 예를 들어 2, 3, 4, 5 등일 수 있다.
반도체 칩(202)은 논리 애플리케이션들 및/또는 메모리 애플리케이션들 및/또는 전력 애플리케이션들에서 사용하기 위한 칩(또는 다이)를 포함할 수 있거나 칩(또는 다이)일 수 있으나, 다른 애플리케이션들에서 사용되는 칩 또한 가능할 수 있다. 반도체 칩(202)은 반도체 재료를 포함할 수 있거나 반도체 재료로 구성될 수 있는 반도체 기판을 포함할 수 있다. 반도체 재료는 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료일 수 있고, 상기 그룹은: 실리콘, 게르마늄, 질화 갈륨, 비화 갈륨 및 탄화 규소로 구성되지만, 다른 재료들 또한 가능할 수 있다.
반도체 칩(202)은 제 1 면(202a)(예를 들어 후면측 또는 상부 면), 제 1 면(202a)에 대향하는 제 2 면(202b)(예를 들어 전면측 또는 하부 면) 및 적어도 하나의 측벽(202c)을 포함할 수 있다. 반도체 칩(202)은 예를 들어 제 2 면(202b)(예를 들어 전면측 또는 하부 면)에 형성되는 적어도 하나의 패드(202d)를 포함할 수 있다. 다른 예에서, 적어도 하나의 패드(202d)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에 형성(예를 들어 추가적으로 형성)될 수 있다(도시되지 않고 예를 들어 도 5를 참조할 것). 반도체 칩(202)의 적어도 하나의 패드(202d)는 예를 들어 반도체 칩(202)에 대한 인터페이스(예를 들어 전기적 인터페이스)를 제공할 수 있다. 즉, 적어도 하나의 패드(202d)를 통해 반도체 칩(202)과 신호들(예를 들어, 전기 신호들, 전원장치 전위들, 접지 전위들 등)이 교환될 수 있다.
칩 장치(200)는 제 1 재배선 층(RDL)(210-1)을 포함할 수 있다. 제 1 RDL(210-1)은 예를 들어 칩 장치(200)의 전면측 RDL일 수 있다. 반도체 칩(202)은 도 2에 도시되는 바와 같이, 제 1 RDL(210-1) 위에 배치될 수 있다. 예를 들어, 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면)은 제 1 RDL(210-1)(예들 들어 전면측 RDL)을 향할 수 있다. 제 1 RDL(210-1)(예를 들어 전면측 RDL)은 예를 들어 반도체 칩(202)의 적어도 하나의 패드(202d)에 접속(예를 들어 전기적으로 접속)될 수 있다.
제 1 RDL(210-1)은 적어도 하나의 전기 도전성 재료를 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 금속 또는 금속 합금으로 구성될 수 있으나, 다른 전기 도전성 재료들 또한 가능할 수 있다. 예를 들어, 제 1 RDL(210-1)은 구리, 알루미늄, 티타늄, 텅스텐, 니켈, 팔라듐, 금 또는 다음 금속들 중 하나 이상의 포함하는 금속 합금을 포함할 수 있거나 이들로 구성될 수 있다: 구리, 알루미늄, 티타늄, 텅스텐, 니켈, 팔라듐 및 금.
제 1 RDL(210-1)은 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 스퍼터링, 레지스트 증착(resist deposition), 레지스트 구조화(resist structuring), 레지스트 도금(resist plating), 레지스트 스트리핑(resist stripping), 에칭, 무전해 도금, 디스펜싱(dispensing) 및 프린팅, 그러나 다른 프로세스들 또한 가능할 수 있다.
칩 장치(200)는 복수의 솔더 볼들(212)을 포함할 수 있다. 복수의 솔더 볼들(212)은 또한 솔더 볼들(212)의 볼 그리드 어레이(ball grid array)로서 칭해질 수 있다. 복수의 솔더 볼들(212)은 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 수행되는 솔더 볼들의 적용; 프린팅(예를 들어 솔더 페이스트 프린팅 프로세스), 솔더-제팅(jetting) 및 디스펜싱, 그러나 다른 프로세스들 또한 가능할 수 있다.
반도체 칩(202)은 제 1 RDL(210-1)(예를 들어 전면측 RDL)에 의해 복수의 솔더 볼들(212)의 적어도 하나의 솔더 볼에 접속(예를 들어 전기적으로 접속)될 수 있다. 예를 들어, 제1 RDL(210-1)(예를 들어 전방 측 RDL)은 전기 접속들을 반도체 칩(202)의 적어도 하나의 패드(202b)로부터 복수의 솔더 볼들(212) 중 적어도 하나의 솔더 볼로 재배선 및/또는 재매핑할 수 있다.
칩 장치(200)는 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면)에 형성되는 절연 층(214)(예를 들어 유전체 층)을 포함할 수 있다. 제 1 RDL(210-1)(예를 들어 전방 RDL)은 예를 들어 절연 층(214)(예를 들어 유전체 층) 내에 완전히 또는 부분적으로 배치될 수 있다. 반도체 칩(202)으로부터 멀어지게 향하는 절연 층(214)의 면(214a)(예를 들어 하부 면)은 예를 들어 칩 장치(200)의 한 측일 수 있다. 예를 들어, 도 2에 도시되는 절연 층(214)의 면(214a)은 칩 장치(200)의 전면측일 수 있다. 그와 같은 예에서, 절연 층(214)은 예를 들어 칩 장치(200)의 전면측 절연 층(예를 들어 전면측 유전체 층)으로 칭해질 수 있다.
칩 장치(200)는 인캡슐레이션 층(encapsulation layer)(204)을 포함할 수 있다. 반도체 칩(202)은 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)에 배치될 수 있다. 예를 들어, 반도체 칩(202)은 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면)이 도 2에 도시되는 바와 같이 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)과 적어도 실질적으로 높이가 동일할 수 있도록 절연 층(204) 내에 배치될 수 있다. 예를 들어, 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면) 및 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)은 제 1 RDL(210-1)의 형성(예를 들어 하나 이상의 웨이퍼 프로세스들에 의한)이 가능하도록 충분히 같은 높이일 수 있다. 다른 예로서, 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면)은 약 -5μm에서 약 15μm의 범위, 예를 들어 약 -5μm, 예를 들어 약 5μm, 예를 들어 약 15μm의 거리만큼 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)으로부터 오프셋(offset)될 수 있다. 양의 값의 거리는 반도체 칩(202)가 인캡슐레이션 층(204)으로부터 돌출하는 것을 나타낼 수 있고, 반면에 음의 값의 거리는 반도체 칩(202)이 인캡슐레이션 층에서 이 거리만큼 리세스(recess)되는 것을 나타낼 수 있다.
인캡슐레이션 층(204)은 반도체 칩(202)을 캡슐화(예를 들어 부분적으로 또는 완전히 캡슐화)할 수 있다. 예를 들어, 인캡슐레이션 층(204)는 제 1 면(202a)(예를 들어 후면측 또는 상부 면) 및 반도체 칩(202)의 적어도 하나의 측벽(202c)에 또는 위에 형성될 수 있다. 예를 들어, 인캡슐레이션 층(204)는 제 1 면(202a)(예를 들어 후면측 또는 상부 면) 및 반도체 칩(202)의 모든 네 측벽들(202c)에 또는 위에 형성될 수 있다. 따라서, 인캡슐레이션 층(204)은 제 1 면(202a)(예를 들어 후면측 또는 상부 면)으로부터 그리고 적어도 하나의 측벽(202c)으로부터 (예를 들어 모든 네 측벽들(202c)로부터) 반도체 칩(202)을 둘러쌀 수 있다.
인캡슐레이션 층(204)은 몰딩 재료를 포함할 수 있거나 몰딩 재료로 구성될 수 있다. 즉, 인캡슐레이션 층(204)은 몰딩될 수 있는(예를 들어 몰딩 프로세스에 의해) 재료를 포함할 수 있거나 그러한 재료로 구성될 수 있다. 인캡슐레이션 층(204)은 반도체 칩과 상이한 재료를 포함할 수 있거나 상이한 재료로 구성될 수 있다.
인캡슐레이션 층(204)은 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료일 수 있고, 상기 그룹은: 플라스틱 재료, 세라믹 재료, 실리콘 및 유리 재료로 구성되지만, 다른 재료들 또한 가능할 수 있다. 하나의 예로서, 인캡슐레이션 층(204)은 플라스틱 재료, 예를 들어 열경화성 폴리머, 예를 들어 에폭시 수지 또는 충전 에폭시 수지, 예를 들어 몰드 컴파운드, 또는 열경화성 몰드 컴파운드를 포함할 수 있거나, 플라스틱 재료로 구성될 수 있다. 예로서, 인캡슐레이션 층(204)은 플라스틱 재료(예를 들어, 고순도 불소중합체와 같은, 예를 들어 열가소성 수지)를 포함할 수 있거나 플라스틱 재료로 구성될 수 있다.
인캡슐레이션 층(204)은 디바이스(예를 들어 전자 디바이스)를 수용하도록 구성될 수 있는 수용 영역(204-R)을 가질 수 있다. 인캡슐레이션 층(204)의 수용 영역(204-R)은 캐비티(204-RC)를 포함할 수 있다. 수용 영역(204-R)의 캐비티(204-RC)는 도 2에 도시되는 바와 같이, 예를 들어 제 1 측(204a)(예를 들어, 전면측 또는 하부 면)에 대향하는 인캡슐레이션 층(204)의 제 2 측(204b)(예를 들어 후면측 또는 상부 면)에 배치될 수 있다.
상술한 바와 같이, 반도체 칩(202)은 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)에 배치될 수 있다. 결과적으로, 인캡슐레이션 층(204)의 제 2 측(204b)(예를 들어 후면측 또는 상부 면)에 배치될 수 있는 캐비티(204-RC)는 도 2에 도시되는 바와 같이, 예를 들어 반도체 칩(202) 위에(또는 적어도 부분적으로 위에) 배치될 수 있다. 그러나, 캐비티(204-RC)는 또한 반도체 칩(202)에 측방향으로 인접하게 배치될 수 있다(예를 들어 도 7과 관련하여 아래 설명을 참조할 것).
칩 장치(200)는 수용 영역(204-R) 내에 배치될 수 있는 전자 디바이스(206)를 포함할 수 있다. 예를 들어, 전자 디바이스(206)는 도 2에 도시되는 바와 같이, 인캡슐레이션 층(204)의 수용 영역(204-R)의 캐비티(204-RC) 내에 배치될 수 있다.
전자 디바이스(206)는 예를 들어 오실레이터(예를 들어 기계적 오실레이터)를 포함할 수 있거나 오실레이터일 수 있다. 전자 디바이스(206)는 예를 들어 마이크로 전기기계 시스템 칩(MEMS 칩)를 포함할 수 있거나 MEMS 칩일 수 있다. 전자 디바이스(206)는 예를 들어 센서를 포함할 수 있거나 센서일 수 있다. 전자 디바이스(206)는 예를 들어 반도체 칩(또는 다이)을 포함할 수 있거나 반도체 칩(또는 다이)일 수 있다. 전자 디바이스(206)는 예를 들어, 적절하게 기능하기 위해 응력(예를 들어 기계적 응력)에 감응할 수 있거나 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 디바이스를 포함할 수 있거나 그러한 디바이스일 수 있다. 전자 디바이스(206)는 수동 전기 구성요소(예를 들어 저항 및/또는 커패시터 및/또는 인덕터)를 포함할 수 있거나 수동 전기 구성요소일 수 있다.
수용 영역(204-R)의 캐비티(204-RC) 내에 배치되는 전자 디바이스(206)는 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW)로부터 이격될 수 있다. 즉, 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW) 및 전자 디바이스(206) 사이에 갭(예를 들어 에어 갭)이 있을 수 있다. 예를 들어, 도 2에 도시되는 바와 같이, 전자 디바이스(206)는 캐비티(204-RC)의 하나 이상의 측벽(204-RCW)로부터, 예를 들어 캐비티(204-RC)의 모든 측벽들로부터 이격될 수 있다. 전자 디바이스(206)를 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW)로부터 이격시킴으로써 전자 디바이스(206)는 인캡슐레이션 층(204)으로부터 결합 해제(예를 들어 기계적으로 결합 해제)될 수 있다. 즉, 전자 디바이스(206) 및 인캡슐레이션 층(204) 사이에 간격(예를 들어 에어 갭)을 제공함으로써 인캡슐레이션 층(204) 내에서 발생할 수 있는 응력들(예를 들어 기계적 응력들)로부터 전자 디바이스(206)가 지켜질 수 있다(예를 들어 차폐 또는 보호).
수용 영역(204-R)의 캐비티(204-RC) 내에 배치되는 전자 디바이스(206)는 인캡슐레이션 층(204)으로부터 더 결합 해제될 수 있다. 예를 들어, 전자 디바이스(206)는 기계적 결합 해제 재료(mechanically decoupling material)(216)에 의해 캐비티(204-RC)의 벽에 부착될 수 있다. 즉, 전자 디바이스(206) 및 캐비티(204-RC)의 벽 사이에 개재되는 기계적 결합 해제 재료(216)는 인캡슐레이션 층(204) 내에서 발생할 수 있는 기계적 응력들로부터 전자 디바이스(206)를 지킬 수 있다. 본원에서 사용되는 바와 같이, 캐비티(204-RC)의 벽은 캐비티(204-RC)의 면(204-RCS)(예를 들어 바닥 및/또는 천장) 및/또는 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW)을 포함할 수 있다. 예를 들어, 도 2에 도시되는 바와 같이, 전자 디바이스(206)는 기계적 결합 해제 재료(216)를 통해 캐비티(204-RC)의 면(205-RCS)(예를 들어 바닥)에 부착될 수 있다.
기계적 결합 해제 재료(216)는 접착제(예를 들어 연질 접착제)를 포함할 수 있거나, 접착제일 수 있다. 기계적 결합 해제 재료(216)(예를 들어, 접착제, 예를 들어 연질 접착제)는 다음의 프로세스들 중 적어도 하나에 의해 캐비티(204-RC)의 벽(예를 들어 면(204-RCS))에 형성(예를 들어 벽에 인가)될 수 있다: 라미네이팅(laminating), 프린팅(printing) 및 디스펜싱(dispensing), 그러나 다른 프로세스들 또한 가능할 수 있다.
대안으로, 또는 이에 추가하여, 기계적 결합 해제 재료(216)(예를 들어 접착제, 예를 들어 연질 접착제)는 예를 들어 전자 디바이스(206)의 측(206b)에 형성(예를 들어, 인가 또는 증착)될 수 있다. 기계적 결합 해제 재료(216)를 가지는 전자 디바이스(206)는 후속해서 캐비티(206-RC) 내에 배치될 수 있다.
칩 장치(200)는 인캡슐레이션 층(204)에 부착될 수 있는(예를 들어, 접착제(220), 예를 들어 연질 접착제를 통해) 리드(lid)(218)를 포함할 수 있다. 접착제(220)의 재료는 기계적 결합 해제 재료(216)와 동일할 수 있거나 상이할 수 있다. 리드(218)는 수용 영역(204-R)의 캐비티(204-RC)를 폐쇄(예를 들어 밀봉)할 수 있고 예를 들어 캐비티(204-RC) 내에 배치되는 전자 디바이스(206)를 밀봉할 수 있다. 리드(218)는 예를 들어 전자 디바이스(206)에 해가 될 수 있는 주변 대기 내에 존재할 수 있는 물, 습기, 오염물들 또는 다른 원소들에 대비하여 전자 디바이스(206)를 밀봉(예를 들어 전자 디바이스(206)를 보호)할 수 있다. 다른 예로서, 리드(218)는 예를 들어, 전자 디바이스(206)에 밀폐하는 밀봉물(즉, 기밀성 밀봉물)을 제공할 수 있다. 또 다른 예로서, 리드(218)는 예를 들어 칩 장치(200)의 전기 테스트 동안, 그리고/또는 칩 장치(200)의 보드 어셈블리 시에, 그리고/또는 칩 장치(200)를 제조하는 동안 발생할 수 있는 후속 프로세스 플로우 단계들 동안 발생할 수 있는 기계적 손상으로부터 전자 디바이스(206)를 보호할 수 있다.
상술한 바와 같이, 전자 디바이스(206)는 적절하게 기능하기 위해(예를 들어, 기계 부품들이 자유로이 이동하도록 하기 위해) 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 디바이스(예를 들어 기계적 오실레이터)일 수 있다. 예를 들어, 전자 디바이스(206)는 전자 디바이스(206)의 활성 측(206a)에 형성되는 활성 영역에 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있다. 따라서, 전자 디바이스(206)의 활성 측(206a)은 리드(218)를 향할 수 있고, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a)) 및 리드(218) 사이에 배치되는 갭(G)이 있을 수 있다. 즉, 캐비티(204-RC)는 예를 들어 리드(218) 및 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a)) 사이에 갭(G)이 존재할 수 있도록 리드(218)에 의해 폐쇄(예를 들어 밀봉)될 수 있다. 전자 디바이스(206) 및 리드(218) 사이에 갭(G)(예를 들어 에어 갭)을 제공함으로써 전자 디바이스(206)로의 기계적 결합 해제가 제공될 수 있다. 즉, 갭(G)은 리드(218)에서 발생할 수 있는 기계적 응력들에 대한 쿠션 역할을 할 수 있다.
상술한 바와 같이, 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW) 및 전자 디바이스(206) 사이에는 갭(예를 들어 에어 갭)이 있을 수 있다. 예를 들어, 전자 디바이스(206)는 캐비티(204-RC)의 모든 측벽들로부터 분리 이격될 수 있다. 그와 같은 예에서, 전자 디바이스(206)의 모든 4개의 측벽들에는 갭(예를 들어 에어 갭)이 있을 수 있다. 더욱이, 전자 디바이스(206) 및 리드(218) 사이에는 갭(G)(예를 들어 에어 갭)이 있을 수 있다. 그와 같은 예에서, 전자 디바이스(206)의 활성 측(206a)에는 갭(예를 들어 에어 갭)이 있을 수 있다. 활성 측(206a)에서 그리고 전자 디바이스(206)의 모든 네 측벽들에서의 갭(예를 들어 에어 갭)은 전자 디바이스(206)의 5개의 측들에서 기계적 결합 해제를 제공할 수 있다. 더욱이, 전자 디바이스(206) 및 캐비티(204-RC)의 벽 사이에 개재되는 기계적 결합 해제 재료(216)는 전자 디바이스(206)의 제 6 측(예를 들어 측(206b))에서 기계적 결합 해제를 제공할 수 있다.
리드(218)는 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료일 수 있고, 상기 그룹은: 유리 재료, 세라믹 재료, 폴리머 재료 및 금속 또는 금속 합금으로 구성되지만, 다른 재료들 또한 가능할 수 있다. 예를 들어, 리드(218)는 리드(218)가 밀폐 밀봉물(예를 들어 기밀성 밀봉물) 역할을 하는 것이 가능할 수 있는 전자 디바이스(206)에 대한 유리 재료, 세라믹 재료 및 금속 또는 금속 합금을 포함할 수 있거나 이들로 구성될 수 있다.
리드(218)에 의해 제공되는 밀봉 외에도, 또는 밀봉 대신, 캐비티(204-RC)의 적어도 하나의 벽은 적어도 부분적으로 밀봉 층 또는 밀봉 재료로 도포될 수 있다. 예를 들어, 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW) 및/또는 면(204-RCS)(예를 들어 바닥)은 밀봉 재료(밀봉 재료는 도 2에 도시되지 않는다)로 도포(예를 들어 부분적으로 또는 완전히 도포)될 수 있다. 밀봉 재료는 예를 들어 물 및 습기에 대하여 전자 디바이스(206)를 보호할 수 있는 비침투성 또는 고밀도 재료(예를 들어 방수 재료)를 포함하거나 비침투성 또는 고밀도 재료일 수 있다. 밀봉 재료는 캐비티(204-RC)를 더 양호하게 밀봉하고 예를 들어 캐비티(204-RC) 내의 전자 디바이스(206)를 더 양호하게 캡슐화할 수 있다.
밀봉 재료(또는 밀봉 층)는 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료로 구성될 수 있고, 상기 그룹은: 세라믹 재료, 폴리머 재료, 금속 또는 금속 합금 및 액정 폴리머 재료(liquid crystal polymer; LCP)로 구성되지만, 다른 재료들 또한 가능할 수 있다. 예를 들어, 밀봉 층은 금속(예를 들어 구리)을 포함할 수 있거나 금속으로 구성될 수 있다. 그와 같은 예에서, 밀봉 층에서 전기 쇼트 회로들이 방지될 필요가 있다. 따라서, 밀봉 층은 예를 들어 절연 층 위에 또는 내에 완전히 또는 부분적으로 배치되는 RDL(예를 들어 단일 층 RDL 또는 다수-층 RDL)을 포함할 수 있거나 RDL일 수 있다. 다른 예로, 밀봉 층은 폴리머(예를 들어, 파릴렌(parylene), 예를 들어 약 1μm의 두께를 가지는 파릴렌 층)를 포함할 수 있거나 폴리머로 구성될 수 있다.
칩 장치(200)는 제 2 RDL(210-2a, 210-2b)을 포함할 수 있다. 제 2 RDL(210-2a, 210-2b)은 예를 들어 칩 장치(200)의 후면측 RDL일 수 있다.
제 2 RDL(210-1a, 210-2b)(예를 들어 후면측 RDL)은 적어도 부분적으로 캐비티(204-RC) 내에 배치될 수 있다. 예를 들어, 도 2에 도시되는 바와 같이, 제 2 RDL(210-2a, 210-2b)의 제 1 부분(210-2a)은 캐비티(204-RC) 내에 배치될 수 있고, 제 2 RDL(210-2a, 210-2b)의 제 2 부분(210-2b)은 캐비티(204-RC)의 외부에 있을 수 있는 인캡슐레이션 층(204)의 제 2 측(204b)(예를 들어 후면측 또는 상부 면) 위에 배치될 수 있다. 즉, 칩 장치(200) 에서 도시되는 제 2 RDL(210-2a, 210-2b)은 부분적으로 캐비티(204-RC) 내에 배치될 수 있다.
제 2 RDL(210-2a, 210-2b)은 적어도 하나의 전기 도전성 재료를 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 금속 또는 금속 합금으로 구성될 수 있으나, 다른 전기 도전성 재료들 또한 가능할 수 있다. 예를 들어, 제 2 RDL(210-2)은 구리, 알루미늄, 티타늄, 텅스텐, 니켈, 팔라듐, 금 또는 다음 금속들 중 하나 이상의 포함하는 금속 합금을 포함할 수 있거나 이들로 구성될 수 있다: 구리, 알루미늄, 티타늄, 텅스텐, 니켈, 팔라듐 및 금.
제 2 RDL(210-2a, 210-2b)은 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 스퍼터링, 레지스트 증착, 레지스트 구조화, 전해 도금, 레지스트 스트리핑, 에칭, 무전해 도금, 디스펜싱 및 프린팅, 그러나 다른 프로세스들 또한 가능할 수 있다.
제 2 RDL(210-2a, 210-2b)은 예를 들어 캐비티(204-RC) 내에 배치될 수 있는 적어도 하나의 본딩 와이어(221)를 통해 전자 디바이스(206)에(예를 들어 전자 디바이스(206)의 활성 측(206a)에) 결합(예를 들어 전기적으로 결합)될 수 있다.
적어도 하나의 본딩 와이어(221)는 적어도 하나의 전기 도전성 재료, 예를 들어 금속 및/또는 금속 합금을 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 알루미늄, 구리 및 금으로 구성되지만, 다른 전기 도전성 재료 또한 가능할 수 있다.
적어도 하나의 본딩 와이어(221)를 통해 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))을 제 2 RDL(210-2a, 210-2b)에 접속(예를 들어 전기적으로 접속)시킴으로써 예를 들어 전자 디바이스(206)가 자신을 둘러싸고 있는 것들로부터(예를 들어 인캡슐레이션 층(204) 및/또는 제 2 RDL(210-2a, 210-2b)로부터) 양호하게 기계적 결합 해제될 수 있다.
상술한 바와 같이, 접착제(220)(예를 들어 연질 접착제)는 인캡슐레이션 층(204)을 리드(218)(예를 들어 금속 또는 금속 합금을 포함하거나 금속 또는 금속 합금으로 구성되는)에 부착시킬 수 있다. 접착제(220)는 예를 들어 또한 절연(예를 들어 전기적 절연) 역할을 할 수 있다. 예를 들어, 도 2에 도시된 접착제(220)는 캐비티(204-RC) 외부에서 리드(218)(예를 들어 금속 또는 금속 합금을 포함하거나 금속 또는 금속 합금으로 구성되는)를 제 2 RDL(210-2a, 210-2b)로부터 절연(예를 들어 전기적으로 절연)시킬 수 있다. 따라서, 접착제(220)는 예를 들어 비도전성 접착제일 수 있다.
칩 장치(200)는 인캡슐레이션 층(204) 내에 배치되는 적어도 하나의 쓰루-비아(through-via)(222)를 포함할 수 있다. 이후에, 인캡슐레이션 층(204)은 몰딩 재료(몰딩 컴파운드)를 포함하거나 몰딩 재료로 만들어지는 것으로 가정된다. 그러므로, 인캡슐레이션 층(204) 내에 배치되는 적어도 하나의 쓰루-비아(222)는 또한 이후에 쓰루-몰드 비아(TMV)(222)로서 칭해질 수 있다(유사하게, 도 3 및 도 5에 도시되는 쓰루-비아들(322, 522)은 또한 TMV들로서 칭해질 수 있다). 그러나, 용이하게 이해되고 상술한 바와 같이, 인캡슐레이션 층(204)은 다른 재료들을 포함할 수 있거나 다른 재료들로 만들어질 수 있다.
적어도 하나의 TMV(222)는 적어도 하나의 전기 도전성 재료, 예를 들어 금속 및/또는 금속 합금을 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 알루미늄, 구리, 금, 티타늄, 텅스텐, 팔라듐, 은 및 솔더 합금(예를 들어 Sn-Ag-Cu 솔더 합금)으로 구성되지만, 다른 전기 도전성 재료들 또한 가능할 수 있다. 적어도 하나의 전기 도전성 재료는 도전성 페이스트 또는 도전성 접착제를 포함할 수 있거나 도전성 페이스트 또는 도전성 접착제일 수 있다. 예를 들어, 도전성 페이스트 또는 도전성 접착제는 전기 도전성 입자들, 예를 들어 금속 입자들, 예를 들어 은 입자들로 충전될 수 있는 적어도 하나의 폴리머를 포함할 수 있거나 그러한 폴리머로 구성될 수 있다.
적어도 하나의 TMV(222)는 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 드릴링(예를 들어 레이저 및/또는 기계적 드릴링) 및 에칭(예를 들어 건식 및/또는 습식 에칭). 적어도 하나의 TMV(222)는 예를 들어 도금 프로세스(예를 들어 전해도금 및/또는 무전해 도금 프로세스), 프린팅 프로세스, 디스펜싱 프로세스 및 볼 드롭 및 리플로우 프로세스에 의해 위에 확인된 전기 도전성 재료들 중 적어도 하나로 충전될 수 있으나, 다른 프로세스들 또한 가능할 수 있다. 예를 들어, 프린팅 및/또는 디스펜싱 프로세스는 적어도 하나의 TMV(222)가 도전성 페이스트 또는 도전성 접착제를 포함하거나 도전성 페이스트 또는 도전성 접착제로 구성되는 경우에 수행될 수 있다. 다른 예로, 볼 드롭 및 리플로우 프로세스는 적어도 하나의 TMV(222)가 수행되는 솔더 볼들로서 구성되는 솔더 합금을 포함하거나 그러한 솔더 합금으로 구성되는 경우 수행될 수 있다.
인캡슐레이션 층(204) 내에 배치되는 적어도 하나의 TMV(222)는 도 2에 도시되는 바와 같이, 제 1 측(204a)(예를 들어 전면측 또는 하부 면)에서부터 인캡슐레이션 층(204)의 제 2 측(204b)(예를 들어 후면측 또는 상부 면)으로 연장될 수 있다. 적어도 하나의 TMV(222)는 제 2 RDL(210-2a, 210-2b)(예를 들어 후면측 RDL)에 결합(예를 들어 전기적으로 결합)될 수 있다. 예를 들어, 도 2에 도시되는 적어도 하나의 TMV(222)는 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)으로부터 캐비티(204-RC)의 외부에 있을 수 있는 인캡슐레이션 층(204)의 제 2 측(204b)(예를 들어 후면측 또는 상부 면) 위에 배치될 수 있는 제 2 RDL(210-2a, 210-2b)(예를 들어 후면측 RDL)의 제 2 부분(210-2b)으로 연장될 수 있다.
제 1 RDL(210-1)(예를 들어 전면측 RDL) 및 제 2 RDL(210-2a, 210-2b)(예를 들어 후면측 RDL)은 적어도 하나의 TMV(222)를 통해 접속(예를 들어 전기적으로 접속)될 수 있다. 결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 본딩 와이어(221), 제 2 RDL(210-2a, 210-2b)(예를 들어 후면측 RDL), 적어도 하나의 TMV(222) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
칩 장치(200)에 의해 제공되는 효과는 칩 패키지(예를 들어 eWLB 패키지) 내에서 열 기계적 응력들에 감응할 수 있고/있거나 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 디바이스(예를 들어 전자 디바이스(206))를 패키징하고/하거나 통합하는 능력일 수 있다.
칩 장치(200)에 의해 제공되는 효과는 예를 들어 시스템-인-패키지(system-in-package; SiP)를 실현하기 위해 칩 패키지(예를 들어 eWLB 패키지) 내에서 열 기계적 응력들에 감응할 수 있고/있거나 자유 헤드룸(예를 들어 갭)을 요구할 수 있는 디바이스(예를 들어 전자 디바이스(206))를 적어도 하나의 다른 디바이스(예를 들어 반도체 칩(202))로 패키징하고/하거나 통합하는 능력일 수 있다.
칩 장치(200)에 의해 제공되는 효과는 열 기계적 응력들에 감응할 수 있고/있거나 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 디바이스(예를 들어 전자 디바이스(206))에 대해 가해질 수 있는 칩 패키지(예를 들어 eWLB 패키지) 내의 기계적 응력들의 실질적인 감소 또는 제거일 수 있다.
칩 장치(200)에 의해 제공되는 효과는 열 기계적 응력들에 감응할 수 있고/있거나 디바이스에 해가 될 수 있는 주변 대기 내에 존재할 수 있는 물, 습기, 오염물 또는 다른 요소들에 대비하는 자유 헤드룸(예를 들어 갭)을 필요로 할 수 있는 디바이스(예를 들어 전자 디바이스(206))의 보호 및/또는 밀봉일 수 있다.
도 3은 캐비티(204-RC) 내에 완전히 배치될 수 있는 제 2 RDL(210-2)을 포함하는 칩 장치(300)의 단면도를 도시한다.
도 2에서와 동일한 도 3의 참조 부호들은 도 2에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 2에 도시된 칩 장치(200)에 관하여 상술한 다양한 효과들은 도 3에 도시된 칩 장치(300)에 대해서 유사하게 유효할 수 있다. 도 3 및 도 2의 차이들이 후술된다.
도 3에 도시되는 바와 같이, 제 2 RDL(210-2)은 캐비티(204-RC) 내에 배치(예를 들어 완전히 배치)될 수 있다. 즉, 제 2 RDL(210-2)은 캐비티(204-RC) 외부에 배치될 수 있는 부분을 가지지 않을 수 있다.
도 3에 도시되는 적어도 하나의 TMV(322)는 제 2 RDL(210-2)(예를 들어 후면측 RDL)에 결합(예를 들어 전기적으로 결합)될 수 있다. 제 2 RDL(210-2)이 캐비티(204-RC) 내에 배치(예를 들어 완전히 배치)될 수 있으므로, 칩 장치(300)의 적어도 하나의 TMV(322)는 밀봉 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)으로부터 캐비티(204-RC)로 연장될 수 있다. 예를 들어, 도 3에 도시되는 적어도 하나의 TMV(322)는 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)으로부터 캐비티(204-RC) 내에 배치(완전히 배치)될 수 있는 제 2 RDL(210-2)(예를 들어 후면측 RDL)으로 연장될 수 있다.
적어도 하나의 TMV(322)는 적어도 하나의 전기 도전성 재료, 예를 들어 금속 및/또는 금속 합금을 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 알루미늄, 구리, 금, 티타늄, 텅스텐, 팔라듐, 은 및 솔더 합금(예를 들어 Sn-Ag-Cu 솔더 합금)으로 구성되지만, 다른 전기 도전성 재료들 또한 가능할 수 있다. 적어도 하나의 전기 도전성 재료는 도전성 페이스트 또는 도전성 접착제를 포함할 수 있거나 도전성 페이스트 또는 도전성 접착제일 수 있다. 예를 들어, 도전성 페이스트 또는 도전성 접착제는 전기 도전성 입자들, 예를 들어 금속 입자들, 예를 들어 은 입자들로 충전되는 적어도 하나의 폴리머를 포함할 수 있거나 그러한 폴리머로 구성될 수 있다.
적어도 하나의 TMV(322)는 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 드릴링(예를 들어 레이저 및/또는 기계적 드릴링) 및 에칭(예를 들어 건식 및/또는 습식 에칭). 적어도 하나의 TMV(322)는 예를 들어 도금 프로세스(예를 들어 전해도금 및/또는 무전해 도금 프로세스), 프린팅 프로세스, 디스펜싱 프로세스 및 볼 드롭 및 리플로우 프로세스에 의해 위에 확인된 전기 도전성 재료들 중 적어도 하나로 충전될 수 있으나, 다른 프로세스들 또한 가능할 수 있다. 예를 들어, 프린팅 및/또는 디스펜싱 프로세스는 적어도 하나의 TMV(322)가 도전성 페이스트 또는 도전성 접착제를 포함하거나 도전성 페이스트 또는 도전성 접착제로 구성되는 경우에 수행될 수 있다. 다른 예로, 볼 드롭 및 리플로우 프로세스는 적어도 하나의 TMV(322)가 수행되는 솔더 볼들로서 구성되는 솔더 합금을 포함하거나 그러한 솔더 합금으로 구성되는 경우 수행될 수 있다.
제 2 RDL(210-2)이 캐비티(204-RC) 내에 배치(예를 들어 완전히 배치)된 결과로서, 칩 장치(300)의 적어도 하나의 TMV(322)는 칩 장치(200)의 적어도 하나의 TMV(222)에 비해 더 짧은 높이(H)를 가질 수 있다. 본원에서 사용되는 바와 같이, 적어도 하나의 TMV(322) 또는 TMV(222)의 높이(H)는 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)에 수직인 방향으로 측정될 수 있다.
제 2 RDL(210-2)이 캐비티(204-RC) 내에 배치(예를 들어 완전히 배치)된 결과로서, 칩 장치(300)의 적어도 하나의 TMV(322)는 칩 장치(200)의 적어도 하나의 TMV(222)에 비해 더 작은 종횡비(H)를 가질 수 있다. TMV의 종횡비는 TMV의 높이(H) 대 TMV의 폭(W)의 비로서 계산될 수 있다. 즉, TMV의 종횡비는 H:W로서 계산될 수 있다.
칩 장치(300)의 적어도 하나의 TMV(322)의 종횡비(H:W)가 더 작고/작거나 높이(H)가 더 짧으면 제 1 RDL(210-1)(예를 들어 전면측 RDL) 및 제 2 RDL(210-2)(예를 들어 후면측 RDL) 사이에 더 신뢰성 있는 접속(예를 들어 전기 접속)이 제공될 수 있다. 더욱이, 칩 장치(300)의 적어도 하나의 TMV(322)는 칩 장치(200)의 적어도 하나의 TMV(222)에 비해 제조하는 데(예를 들어 전해도금에 의해) 더 용이할 수 있다. 예를 들어, 칩 장치(300)의 적어도 하나의 TMV(322)를 충전(예를 들어 금속 또는 금속 합금, 예를 들어 구리)하는 것은 칩 장치(200)의 적어도 하나의 TMV(222)에 비해 더 용이할 수 있다.
결과적으로, 도 3에 도시되는 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 본딩 와이어(221), 제 2 RDL(210-2)(예를 들어 후면측 RDL), 적어도 하나의 TMV(322)(예를 들어 더 짧은 높이(H) 및/또는 더 작은 종횡비(H:W)를 가지는) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 2에 관하여 상술한 바와 같이, 접착제(220)(예를 들어 연질 접착제)는 예를 들어 캐비티(204-RC) 외부에 있는 제 2 RDL(210-2)의 제 2 부분(210-2b)을 리드(218)(예를 들어 금속 또는 금속 합금을 포함하거나 금속 또는 금속 합금으로 구성되는)와 절연(예를 들어 전기적으로 절연)시킬 수 있다. 도 3에 도시되는 칩 장치(300)에서, 제 2 RDL(210-2)은 캐비티(204-RC) 내에 완전히 배치될 수 있다. 따라서, 접착제(220)는 예를 들어 절연(예를 들어 전기 절연)을 위해 필요하지 않을 수 있다. 그와 같은 예에서, 리드(218)는 접착제(220)를 사용하지 않고 인캡슐레이션 층(204)에 부착되고 캐비티(204-RC)를 밀봉할 수 있다. 대안으로, 접착제(220)는 도 2의 칩 장치(200)에서와 유사하게 리드(218)를 부착하기 위해 제공될 수 있다.
도 4는 캐비티(204-RC) 내에 배치되는 적어도 하나의 플립 칩 상호접속부(421)를 포함하고 전자 디바이스(206)를 제 2 RDL(210-2a, 210-2b)에 결합하는 칩 장치(400)의 단면도를 도시한다.
도 2에서와 동일한 도 4의 참조 부호들은 도 2에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 2에 도시된 칩 장치(200)에 관하여 상술한 다양한 효과들은 도 4에 도시된 칩 장치(400)에 대해서 유사하게 유효할 수 있다. 도 4 및 도 2의 차이들이 후술된다.
도 2에 도시되는 칩 장치(200)와는 대조적으로, 도 4에 도시되는 칩 장치(400)는 제 2 RDL(210-2a, 210-2b)은 예를 들어 캐비티(204-RC) 내에 배치될 수 있는 적어도 하나의 플립 칩 상호접속를 통해 전자 디바이스(206)에(예를 들어, 전자 디바이스(206)의 활성 측(206a)에) 결합(예를 들어 전기적으로 결합)될 수 있다. 즉, 칩 장치(200)의 적어도 하나의 본딩 와이어(221)는 적어도 하나의 플립 칩 상호접속부(421)에 의해 대체될 수 있다.
적어도 하나의 플립 칩 상호접속부(421)는 전기 도전성 재료들의 그룹으로부터 선택되는 적어도 하나의 전기 도전성 재료를 포함할 수 있거나 전기 도전성 재료로 구성될 수 있고, 상기 그룹은: 금속 또는 금속 합금으로 구성된다. 예를 들어, 적어도 플립 칩 상호접속부(421)는 솔더 금속(예를 들어, 주석, 은 및 구리의 합금)으로 구성될 수 있다. 다른 예로서, 적어도 하나의 플립 칩 상호접속부(421)는 예를 들어 솔더로 덮힐 수 있는 필러(pillar)(예를 들어 금속 또는 금속 합금 필러, 예를 들어 구리 필러)를 포함할 수 있다. 또 다른 예로서, 적어도 하나의 플립 칩 상호접속부(421)는 스터드 범프(stud bump)(예를 들어 금속 스터드 범프, 예를 들어 금 스터드 범프)를 포함할 수 있다.
적어도 하나의 플립 칩 상호접속부(421)는 예를 들어 활성 측(206a)에 대향하는 전자 디바이스(206)의 측(206b)에 형성될 수 있다. 적어도 하나의 플립 칩 상호접속부(421)가 스터드 범프(예를 들어 금속 스터드 범프, 예를 들어 금 스터드 범프)를 포함하거나 스터드 범프인 하나의 예에서, 플립 칩 접속은 비도전성 접착제(nonconductive adhesive; NCA), 등방성 도전성 접착체(isotropic-conductive adhesive; ICA) 및 이방질 전도성 접착제(anisotropic conductive adhesive; ACA) 중 적어도 하나에 의해 달성될 수 있다. 적어도 하나의 플립 칩 상호접속부(421)를 가지는 전자 디바이스(206)는 전자 디바이스(206)의 활성 영역(206a)이 리드(328)를 향하도록 후속해서 캐비티(204-RC) 내에 배치(예를 들어 캐비티(204-RC) 내에 배치되는 제 2 RDL(210-2a, 210-2b)의 제 1 부분(210-2a) 위에 배치)될 수 있다. 예를 들어, 적어도 하나의 플립 칩 상호접속부(421)는 솔더링 프로세스에 의해 제 2 RDL(210-2a, 210-2b)의 제 1 부분(210-2a)에 부착될 수 있다. 그와 같은 예에서, 플럭스 또는 솔더 페이스트는 제 2 RDL(210-2a, 210-2b)의 제 1 부분(210-2a)에 인가될 수 있다. 다른 예로, 플립 칩 접속은 NCA, ICA 또는 ACA에 의한 접착 본딩에 의해 제조될 수 있다.
대안으로, 적어도 하나의 플립 칩 상호접속부(421)는 예를 들어 전자 디바이스(206)를 캐비티(204-RC) 내에 넣기 전에 캐비티(204-RC)(예를 들어 캐비티(204-RC) 내에 배치되는 제 2 RDL(210-2)의 제 1 부분(210-2a) 위에 배치되는) 내에 배치될 수 있다. 전자 디바이스(206)는 후속해서 전자 디바이스(206)의 활성 영역(206a)이 리드(218)를 향하도록 캐비티(204-RC) 내에 그리고 적어도 하나의 플립 칩 상호접속부(421) 위에 배치(예를 들어 놓일) 수 있다.
적어도 하나의 플립 칩 상호접속부(421)는 활성 측(206a)에 대향하는 전자 디바이스(206)의 측(206b)에 형성되는 적어도 하나의 플립 칩 인터페이스(423)를 통해 전자 디바이스(206)에 접속(예를 들어 전기적으로 접속)될 수 있다. 적어도 하나의 쓰루-비아(425)(예를 들어 쓰루-실리콘 비아(TSV) 및/또는 TMV)는 전자 디바이스(206)의 활성 측(206a)을 적어도 하나의 플립 칩 인터페이스(423)로 접속(예를 들어 전기적으로 접속)시킬 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 쓰루-비아(425), 적어도 하나의 플립 칩 상호접속부(421), 제 2 RDL(210-2a, 210-2b)(예를 들어 후면측 RDL), 적어도 하나의 TMV(222) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 4에 도시되는 바와 같이, 칩 장치(400)는 캐비티(204-RC) 내에 배치되어 적어도 하나의 플립 칩 상호접속부(421) 및 제 2 RDL(210-2a, 210-2b) 사이에 형성되는 접속을 절연(예를 들어 전기적으로 절연)시킬 수 있는 절연 층(427)을 포함할 수 있다.
도 5는 인캡슐레이션 층(204) 내에서 반도체 칩(202) 및 캐비티(204-RC) 사이에 배치되는 적어도 하나의 TMV(522)를 포함하는 칩 장치(500)의 단면도를 도시한다.
도 4에서와 동일한 도 5의 참조 부호들은 도 4에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 4에 도시된 칩 장치(400)에 관하여 상술한 다양한 효과들은 도 5에 도시된 칩 장치(500)에 대해서 유사하게 유효할 수 있다. 도 5 및 도 4의 차이들이 후술된다.
도 5에 도시되는 바와 같이, 제 2 RDL(210-2)이 캐비티(204-RC) 내에 배치(예를 들어 완전히 배치)될 수 있다. 즉, 도 2 RDL(210-2)은 캐비티(204-RC) 외부에 배치될 수 있는 부분을 가지지 않을 수 있다.
상술한 바와 같이, 제 2 RDL(210-2)은 예를 들어 적어도 하나의 플립 칩 상호접속부(421)를 통해 전자 디바이스(206)에 결합(예를 들어 전기적으로 결합)될 수 있다. 게다가, 제 2 RDL(210-2)은 인캡슐레이션 층(204)에 배치될 수 있는 적어도 하나의 TMV(522)에 결합(예를 들어 전기적으로 결합)될 수 있다. 도 5에 도시되는 바와 같이, 적어도 하나의 TMV(522)는 반도체 칩(202) 및 캐비티(204-RC) 사이에서 인캡슐레이션 층(204) 내에 배치될 수 있다.
적어도 하나의 TMV(522)는 적어도 하나의 전기 도전성 재료, 예를 들어 금속 및/또는 금속 합금을 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 알루미늄, 구리, 금, 티타늄, 텅스텐, 팔라듐, 은 및 솔더 합금(예를 들어 Sn-Ag-Cu 솔더 합금)으로 구성되지만, 다른 전기 도전성 재료들 또한 가능할 수 있다. 적어도 하나의 전기 도전성 재료는 도전성 페이스트 또는 도전성 접착제를 포함할 수 있거나 도전성 페이스트 또는 도전성 접착제일 수 있다. 예를 들어, 도전성 페이스트 또는 도전성 접착제는 전기 도전성 입자들, 예를 들어 금속 입자들, 예를 들어 은 입자들로 충전되는 적어도 하나의 폴리머를 포함할 수 있거나 그러한 폴리머로 구성될 수 있다.
적어도 하나의 TMV(522)는 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 드릴링(예를 들어 레이저 및/또는 기계적 드릴링) 및 에칭(예를 들어 건식 및/또는 습식 에칭). 적어도 하나의 TMV(522)는 예를 들어 도금 프로세스(예를 들어 전해도금 및/또는 무전해 도금 프로세스), 프린팅 프로세스, 디스펜싱 프로세스 및 볼 드롭 및 리플로우 프로세스에 의해 위에 확인된 전기 도전성 재료들 중 적어도 하나로 충전될 수 있으나, 다른 프로세스들 또한 가능할 수 있다. 예를 들어, 프린팅 및/또는 디스펜싱 프로세스는 적어도 하나의 TMV(322)가 도전성 페이스트 또는 도전성 접착제를 포함하거나 도전성 페이스트 또는 도전성 접착제로 구성되는 경우에 수행될 수 있다. 다른 예로, 볼 드롭 및 리플로우 프로세스는 적어도 하나의 TMV(322)가 수행되는 솔더 볼들로서 구성되는 솔더 합금을 포함하거나 그러한 솔더 합금으로 구성되는 경우 수행될 수 있다.
적어도 하나의 TMV(522)는 전자 디바이스(206) 및 반도체 칩(202) 사이에 접속(예를 들어 전기 접속)을 제공할 수 있다. 상술한 바와 같이, 적어도 하나의 패드(202e)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에 형성(예를 들어 추가적으로 형성)될 수 있다. 그러므로, 적어도 하나의 TMV(522)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에 형성되는 적어도 하나의 패드(202e)를 통해 반도체 칩(202)에 결합(예를 들어 전기적으로 결합)될 수 있다.
반도체 칩(202)은 도 5에 도시되는 바와 같이, 반도체 칩(202) 내에 형성되는 적어도 하나의 쓰루-비아(527)를 포함할 수 있다. 이후에, 반도체 칩(202)이 실리콘 칩이라고 가정된다. 그러므로, 적어도 하나의 쓰루-비아(527)는 또한 이후에 쓰루-실리콘 비아(through-silicon via; TSV)(527)로 칭해질 수 있다. 그러나, 용이하게 이해되고 상술한 바와 같이, 반도체 칩(202)은 다른 재료들을 포함할 수 있거나 다른 재료들로 만들어질 수 있다.
적어도 하나의 TSV(527)는 적어도 하나의 전기 도전성 재료, 예를 들어 금속 및/또는 금속 합금을 포함할 수 있거나 전기 도전성 재료로 구성될 수 있다. 적어도 하나의 전기 도전성 재료는 전기 도전성 재료들의 그룹으로부터 선택될 수 있고, 상기 그룹은: 알루미늄, 구리, 금, 티타늄 및 텅스텐으로 구성되지만, 다른 전기 도전성 재료 또한 가능할 수 있다.
적어도 하나의 TSV(527)는 예를 들어 다음의 프로세싱들 중 적어도 하나에 의해 형성될 수 있다: 드릴링(예를 들어 레이저 및/또는 기계적 드릴링) 및 에칭(예를 들어 건식 및/또는 습식 에칭). 적어도 하나의 TSV(527)는 예를 들어 도금 프로세서(예를 들어 전해 도금 및/또는 무전해 도금 프로세스)에 의해 위에서 확인된 전기 도전성 재료들 중 하나로 충전될 수 있다.
적어도 하나의 TSV(527)는 반도체 칩(202)의 제 1 면(예를 들어 후면측 또는 상부 면)에 형성되는 적어도 하나의 패드(202e) 및 반도체 칩(202)의 제 2 면(202b)(예를 들어 전면측 또는 하부 면)에 형성되는 적어도 하나의 패드(202d)를 접속(예를 들어 전기적으로 접속)시킬 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 쓰루-비아(425), 적어도 하나의 플립 칩 상호접속부(421), 제 2 RDL(210-2)(예를 들어 후면측 RDL), 적어도 하나의 TMV(522), 적어도 하나의 TSV(527) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 6은 반도체 칩(202)의 제 1 면(예를 들어 후면측 또는 상부 면)과 컨택될 수 있는 적어도 하나의 플립 칩 상호접속부(421)를 포함하는 칩 장치(600)의 단면도를 도시한다.
도 5에서와 동일한 도 6의 참조 부호들은 도 5에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 5에 도시된 칩 장치(500)에 관하여 상술한 다양한 효과들은 도 6에 도시된 칩 장치(600)에 대해서 유사하게 유효할 수 있다. 도 6 및 도 5의 차이들이 후술된다.
칩 장치(600)는 접속(예를 들어 전기 접속), 예를 들어 적어도 하나의 플립 칩 상호접속부(421) 및 반도체 칩(202) 사이의 직접 접속을 포함할 수 있다. 예를 들어, 적어도 하나의 플립 칩 상호접속부(421)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)과 컨택될 수 있다. 예를 들어, 적어도 하나의 플립 칩 상호접속부(421)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에 형성되는 적어도 하나의 패드(202e)와 컨택될 수 있다. 따라서, 도 6에 도시된 칩 장치(600)로 인해 제 2 RDL(210-2 및/또는 적어도 하나의 TMV(522))는 전기 접속들을 적어도 하나의 플립 칩 상호접속부(421)로부터 반도체 칩(202)으로 재배선 및/또는 재 매핑할 필요가 없을 수 있다. 인캡슐레이션 층(204) 내에 형성되는(예를 들어 드릴링, 예를 들어 레이저 드릴링) 하나 이상의 개구들(예를 들어 작은 개구들)은 적어도 하나의 플립 칩 상호접속부(421)가 예를 들어 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에서 형성되는 적어도 하나의 패드(202e)와 컨택되는 것을 가능하게 한다. 예를 들어, 하나 이상의 개구들이 캐비티(204-RC)의 벽(예를 들어 면(204-RCS)(예를 들어 바닥))에 형성될 수 있고 이 하나 이상의 개구들을 통해 적어도 하나의 플립 칩 상호접속부(421)는 반도체 칩(202)의 제 1 면(202a)(예를 들어 후면측 또는 상부 면)에 형성되는 적어도 하나의 패드(202e)에 컨택할 수 있다. 하나 이상의 개구들이 높은 종횡비, 예를 들어 적어도 약 0.3의 종횡비, 예를 들어 약 0.5의 종횡비, 예를 들어 약 0.7의 종횡비를 가지는 예에서, 이 하나 이상의 개구들은 예를 들어 볼 드롭(ball drop) 및 리플로우 프로세스에서 솔더로 채워질 수 있다. 다른 예로, 높은 종횡비를 가지는 하나 이상의 개구들은 예를 들어 페이스트 디스펜싱 및 리플로우 프로세스에서 솔더 페이스트로 채워질 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 쓰루-비아(425), 적어도 하나의 플립 칩 상호접속부(421), 적어도 하나의 TSV(527) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 7은 인캡슐레이션 층(204)의 동일한 측에 배치되는 반도체 칩(202) 및 캐비티(204-RC)를 포함하는 칩 장치(700)의 단면도를 도시한다.
도 2에서와 동일한 도 7의 참조 부호들은 도 2에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 2에 도시된 칩 장치(200)에 관하여 상술한 다양한 효과들은 도 7에 도시된 칩 장치(700)에 대해서 유사하게 유효할 수 있다. 도 7 및 도 2의 차이들이 후술된다.
상술한 바와 같이, 반도체 칩(202)은 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부면)에 배치될 수 있고 인캡슐레이션 층(204)은 캐비티(204-RC)를 포함할 수 있는 수용 영역(204-R)을 가질 수 있다.
도 2에 도시된 칩 장치(200)와는 대조적으로, 칩 장치(700)의 수용 영역(204-R)의 캐비티(204-RC)는 예를 들어 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어, 전면측 또는 하부 면)에 배치될 수 있다. 즉, 반도체 칩(202) 및 캐비티(204-RC)는 인캡슐레이션 층(204)의 동일한 측(예를 들어, 제 1 측(204a), 예를 들어 전면측 또는 하부 면)에 배치될 수 있다. 예를 들어, 칩 장치(700)의 캐비티(204-RC)는 반도체 칩(202)에 측방향으로 인접하게 배치될 수 있다.
상술한 바와 같이, 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)은 예를 들어 반도체 칩(202)에 접속(예를 들어 전기적으로 접속)될 수 있다. 반도체 칩(202) 및 캐비티(204-RC)가 인캡슐레이션 층(204)의 동일한 측(예를 들어 전면측)에 배치되는 결과로서, 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)은 예를 들어 전자 디바이스(206)를 예를 들어 반도체 칩(202) 및/또는 복수의 솔더 볼들(212)에 접속(예를 들어 전기적으로 접속)시키는 데 이용될 수 있다. 즉, 제 2 RDL(210-2)(예를 들어 후면측 RDL) 및 적어도 하나의 TMV(222)는 반도체 칩(202)을 전자 디바이스(206)에 결합(예를 들어 전기적으로 결합)시키는 데 필요하지 않을 수 있다.
제 1 RDL(210-1a, 210-1b)은 적어도 부분적으로 캐비티(204-RC) 내에 배치될 수 있고 전자 디바이스(206)에 전기적으로 결합될 수 있다. 예를 들어, 도 7에 도시되는 바와 같이, 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)은 캐비티(204-RC) 내에 배치될 수 있는 제 1 부분(210-1a) 및 캐비티(204-RC) 외부에 배치될 수 있는 제 2 부분(210-1b)을 포함할 수 있다. 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)의 제 1 부분(210-1a)은 전자 디바이스(206)에 결합(전기적으로 결합)될 수 있다.
도 7에 도시되는 바와 같이, 제 1 RDL(210-1a, 210-1b)(예를 들어 제 1 RDL(210-1a, 210-1b)의 제 1 부분(210-1a))은 예를 들어 캐비티(204-RC) 내에 배치될 수 있는 적어도 하나의 본딩 와이어(221)를 통해 전자 디바이스(206)에(예를 들어, 전자 디바이스(206)의 활성 측(206a)에) 결합(예를 들어 전기적으로 결합)될 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 본딩 와이어(221) 및 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
대안으로, 제 1 RDL(210-1a, 210-1b)(예를 들어 제 1 RDL(210-1a, 210-1b)의 제 1 부분(210-1a))은 예를 들어 캐비티(204-RC) 내에 배치될 수 있는 적어도 하나의 플립 칩 상호접속부(도 7에 도시되지 않음)를 통해 전자 디바이스(206)에(예를 들어, 전자 디바이스(206)의 활성 측(206a)에) 결합(예를 들어 전기적으로 결합)될 수 있다. 그와 같은 예에서, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 플립 칩 상호접속부 및 제 1 RDL(210-1a, 210-1b)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다. 캐비티(204-RC)는 인캡슐레이션 층(204)의 제 1 측(204a)(예를 들어 전면측 또는 하부 면)에서 개방될 수 있다. 예를 들어, 리드(218)는 칩 장치(700)에서 제외될 수 있다.
도 8은 캐비티(204-RC) 위에 배치되는 전자 디바이스(206)를 포함하는 칩 장치(800)의 단면도를 도시한다.
도 2에서와 동일한 도 8의 참조 부호들은 도 2에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 2에 도시된 칩 장치(200)에 관하여 상술한 다양한 효과들은 도 8에 도시된 칩 장치(800)에 대해서 유사하게 유효할 수 있다. 도 8 및 도 2의 차이들이 후술된다.
캐비티(204-RC) 내에 배치되는 대신, 전자 디바이스(206)는 도 8에 도시되는 바와 같이, 예를 들어 캐비티(204-RC) 위에 배치될 수 있고 캐비티(204-RC)를 밀봉하도록 구성될 수 있다. 즉, 전자 디바이스는 캐비티(204-RC)에 대한 리드(lid) 역할을 할 수 있다.
전자 디바이스(206)의 활성 측(206a)은 예를 들어 캐비티(204-RC)를 향할 수 있다. 그러므로, 전자 디바이스(206)의 활성 측(206a)은 손상(예를 들어 캐비티(204-RC))에 대비하여 밀봉될 수 있다. 상술한 바와 같이, 캐비티(204-RC)의 적어도 하나의 벽은 전자 디바이스(206)를 캡슐화(예를 들어 보호)하기 위해 적어도 부분적으로 밀봉 재료(예를 들어 금속 또는 금속 합금)로 도포될 수 있다. 예를 들어, 캐비티(204-RC)(예를 들어 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW) 및 면(204-RCS))는 전자 디바이스(206)를 캡슐화(보호)하기 위해 밀봉 재료(702)(예를 들어 액정 폴리머(LCP) 또는 파릴렌 또는 금속 또는 금속 합금, 예를 들어 구리 또는 구리 합금)로 도포될 수 있다. 밀봉 재료(702)는 캐비티(204-RC)를 밀봉하고/하거나 캐비티(204-RC) 내의 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))을 캡슐화하는 것을 더 양호하게 제공할 수 있다.
캐비티(204-RC) 위에 배치되는 전자 디바이스(206)는 예를 들어 캐비티(204-RC)의 주위를 따라 인캡슐레이션 층(204)에 부착될 수 있다.
전자 디바이스(206)는 전자 디바이스(206)의 면(예를 들어 활성 측(206a))에서 형성되는 적어도 하나의 범프(705)를 포함할 수 있다. 적어도 하나의 범프(705)는 예를 들어 전자 디바이스(206)의 활성 측(206a)에 형성될 수 있는 회로소자에 접속(예를 들어 전기적으로 접속)될 수 있다. 적어도 하나의 범프(705)는 제 2 RDL(210-2)에 결합될 수 있다. 적어도 하나의 범프(705)는 전자 디바이스(206) 및 제 2 RDL(210-2) 사이의 플립 칩 상호접속부의 일부일 수 있다. 플립 칩 상호접속부는 접착제(703)를 더 포함할 수 있다. 접착제(703)는 적어도 하나의 범프(705)를 측방향으로 둘러쌀 수 있다.
접착제(703)는 이방질 전도성 접착제(anisotropic conductive adhesive; ACA)일 수 있다. 이 경우에, 접착제(703)의 일부는 도 8에 도시되는 바와 같이, 적어도 하나의 범프(705) 및 제 2 RDL(210-2) 사이에 배치될 수 있다. 적어도 하나의 범프(705) 및 제 2 RDL(210-2) 사이에 배치되는 접착제(703)는 전자 디바이스(206)를 캐비티(204-RC) 위에 배치할 때 적어도 하나의 범프(705)에 의해 압착되었을 수 있고, 여기서 압착 또는 열압착으로 인해 적어도 하나의 범프(705) 및 제 2 RDL(210-2) 사이에 배치되는 접착제(703)의 부분이 적어도 하나의 범프(705) 및 제 2 RDL(210-2) 사이를 전기적으로 컨택하게 한다.
다른 예에서, 접착제(703)는 비도전성 접착제(non-conducting adhesive; NCA)일 수 있다. 이 경우에, 적어도 하나의 범프(705)는 적어도 하나의 범프(705) 및 제 2 RDL(210-2) 사이에 어떠한 접착제(703)의 재료도 배치되지 않은 채로 제 2 RDL(210-2)에 컨택, 예를 들어 직접적으로 물리적 컨택될 수 있다(도 8에 도시되지 않음).
예를 들어, 적어도 하나의 범프(705)는 솔더링에 의해 제 2 RDL(210-2)에 부착되었던 솔더 범프일 수 있고 캐비티(204-RC)의 주위를 따르는 전자 디바이스(206) 및 인캡슐레이션 층(204) 사이의 갭은 예를 들어 디스펜싱에 의해 접착제(703)로 언더필(underfill)되었을 수 있다.
캐비티(204-RC)의 주위를 따라 디스펜싱되는 접착제(703)의 양(예를 들어 체적)은 접착제(703)가 캐비티(204-RC) 내에 배치되거나 캐비티(204-RC)를 채우는 것을 방지할 만큼 충분히 작을 수 있다.
칩 장치(800)는 제 2 RDL(210-2)의 적어도 일부분 위에 그리고 인캡슐레이션 층(204)의 제 2 측(204b)의 적어도 일부분 위에 형성되는 절연 층(720)을 포함할 수 있다. 절연 층(720)은 예를 들어 제 2 RDL(210-2) 및/또는 적어도 하나의 TMV(222)를 절연(예를 들어 전기적으로 절연)시킬 수 있다.
도 9는 전자 디바이스(206)를 캐비티(204-RC) 위에 배치하기 전에 인캡슐레이션 층(204), 접착제(703) 및 밀봉 층(702)으로 도포되는 캐비티(204-RC)를 포함하는 도 8의 칩 장치의 예의 평면도(900)를 도시한다.
도 8에 도시되는 예에 따르면, 접착제(703)는 이방질 전도성 접착제(anisotropic conductive adhesive; ACA)이다.
캐비티(204-RC)의 면(204-RCS)(예를 들어 플로어) 및/또는 캐비티(204-RC)의 적어도 하나의 측벽(204-RCW)은 전자 디바이스(206)를 캐비티(204-RC) 위에 배치하기 전에 밀봉 층(702)으로 도포될 수 있다.
접착제(703)는 도 8에 도시되는 바와 같이, 캐비티(204-RC)의 주변을 따라 그리고 인캡슐레이션 층(204)의 제 2 측(204b)에 그리고 캐비티(204-RC)의 외부에 배치될 수 있는 제 2 RDL(210-2)의 적어도 일부 위에 형성(예를 들어, 증착 및/또는 디스펜싱)될 수 있다. 제 2 RDL(210-2)은 도 8에 도시되는 적어도 하나의 TMV(222)에 결합(예를 들어 전기적으로 결합)될 수 있다. 전자 디바이스(206)를 캐비티(204-RC) 위에 배치할 때, 접착제(703)(이방질 전도성 접착제)의 부분은 적어도 하나의 범프(705)에 의해 압착 또는 열압착될 수 있고 압착된 부분은 적어도 하나의 범프(705)를 제 2 RDL(210-2)에 그러므로 적어도 하나의 TMV(222)에 전기적으로 접속할 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 범프(705), 접착제(703), 제 2 RDL(210-2)(예를 들어 후면측 RDL), 적어도 하나의 TMV(222) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 10은 전자 디바이스(206) 및 적어도 하나의 TMV(222)를 접속하는 적어도 하나의 본딩 와이어(1021)를 포함하는 칩 장치(1000)의 단면도를 도시한다.
도 8에서와 동일한 도 10의 참조 부호들은 도 8에서와 동일하거나 유사한 요소들을 표기한다. 그러므로, 상기 요소들은 여기서 다시 상세하게 기술되지 않을 것이다; 상기 설명에 대한 참조가 행해진다. 도 8에 도시된 칩 장치(800)에 관하여 상술한 다양한 효과들은 도 10에 도시된 칩 장치(1000)에 대해서 유사하게 유효할 수 있다. 도 10 및 도 8의 차이들이 후술된다.
예를 들어 전자 디바이스(206)를 적어도 하나의 TMV(222)에 접속(예를 들어 전기적으로 접속)시킬 수 있는 칩 장치(800)의 적어도 하나의 범프(705)는 도 10에 도시되는 바와 같이, 적어도 하나의 본딩 와이어(1021)에 의해 대체될 수 있다. 따라서, 적어도 하나의 본딩 와이어(1021)는 전자 디바이스(206)에 그리고 적어도 하나의 TMV(222)에 결합(예를 들어 전기적으로 결합)될 수 있다. 예를 들어, 적어도 하나의 본딩 와이어(1021)는 전자 디바이스(206) 내에 형성되는 적어도 하나의 쓰루-비아(예를 들어 TSV)(1025)에 의해 전자 디바이스(206)에(예를 들어 전자 디바이스(206)의 활성 측(206a)에) 결합(예를 들어 전기적으로 결합)될 수 있다. 다른 예로서, 적어도 하나의 본딩 와이어(1021)는 도 10에 도시되는 바와 같이, 인캡슐레이션 층(204)의 제 2 측(204b)에 그리고 캐비티(204-RC)의 외부에 배치될 수 있는 제 2 RDL(210-2)에 의해 적어도 하나의 TMV(222)에 결합(예를 들어 전기적으로 결합)될 수 있다.
결과적으로, 전자 디바이스(206)(예를 들어 전자 디바이스(206)의 활성 측(206a))은 예를 들어 적어도 하나의 쓰루-비아(예를 들어 TSV)(1025), 적어도 하나의 본딩 와이어(1021), 제 2 RDL(210-2)(예를 들어 후면측 RDL), 적어도 하나의 TMV(222) 및 제 1 RDL(210-1)(예를 들어 전면측 RDL)을 통해 반도체 칩(202)에 그리고 복수의 솔더 볼들(212)에 결합(예를 들어 전기적으로 결합)될 수 있다.
도 2 내지 도 10에 도시되는 상술한 칩 장치들은 예를 들어 서로 결합되어 다른 칩 장치들을 형성할 수 있다. 예를 들어, 칩 장치는 캐비티(204-RC) 내에 배치되는 제 1 전자 디바이스 및 캐비티(204-RC) 위에 배치되고 캐비티(204-RC)(및 결과적으로 캐비티(204-RC) 내에 배치되는 제 1 전자 디바이스)를 밀봉하도록 구성될 수 있는 제 2 전자 디바이스를 포함할 수 있다.
도 11은 칩 장치를 제조하는 방법(1100)을 도시한다.
상기 방법(1100)은 예를 들어 도 2 내지 도 10에 도시되는 칩 장치들 및/또는 도 2 내지 도 10에 도시되는 칩 장치들의 특징들을 결합함으로써 획득될 수 있는 다른 칩 장치들 중 적어도 하나를 제조하는 데 사용될 수 있다.
칩 장치를 제조하기 위한 방법(1100)은: 반도체 칩을 제공하고(1102); 반도체 칩을 적어도 부분적으로 캡슐화하기 위해 인캡슐레이션 층을 형성하고(1104); 인캡슐레이션 층에 캐비티를 형성하고(1106); 캐비티 내에 또는 위에 전자 디바이스를 배치하는(1108) 것을 포함할 수 있다.
도 2 내지 도 10과 관련하여 기술되는 바와 같이, 인캡슐레이션 층은 몰딩 재료(즉, 몰딩될 수 있는 재료)를 포함할 수 있거나 몰딩 재료일 수 있다. 따라서, 1104에서 인캡슐레이션 층을 형성하는 것은 몰딩 프로세스를 포함할 수 있다.
캐비티는 예를 들어, 1104에서 인캡슐레이션 층을 형성하는 동안 형성될 수 있다. 예를 들어, 캐비티는 몰딩 프로세스 동안 적절하게 형상화되는 몰드 툴, 예를 들어 적절하게 형상화된 돌출부가 있는 몰드 툴을 사용하여 형성될 수 있다. 즉, 인캡슐레이션 층에 캐비티를 형성하는 것은 미리 결정된 몰드 툴을 사용하여 몰딩 프로세싱 동안 캐비티를 형성하는 것을 포함하고, 여기서 몰드 툴은 캐비티의 형상에 대한 역형상을 가질 수 있다.
다른 예로서, 캐비티는 인캡슐레이션 층을 형성한 후에 재료를 제거함으로써 형성될 수 있다. 즉, 캐비티를 형성하는 것은 공제 프로세스(subtractive process)를 포함할 수 있거나, 공제 프로세스일 수 있다. 예를 들어 인캡슐레이션 층 내에 캐비티를 형성하는 것은 인캡슐레이션 층을 형성한 후에 인캡슐레이션 층의 재료를 제거함으로써 캐비티를 형성하는 것을 포함할 수 있다. 인캡슐레이션 층의 재료는 예를 들어 다음의 프로세스 중 적어도 하나에 의해 제거될 수 있다: 절삭(예를 들어 레이저 절삭), 밀링, 드릴링(예를 들어 레이저 및/또는 기계적 드릴링), 에칭(예를 들어, 건식 및/또는 습식 에칭), 그러나 다른 프로세스들 또한 가능할 수 있다.
또 다른 예로서, 캐비티는 인캡슐레이션 층을 형성할 때(예를들어, eWLB 재구성 동안) 희생 재료(sacrificial material)를 인캡슐레이션 층 내에 임베딩하고 후속해서 예를 들어 캐비티를 개방하기 위해 희생 재료를 제거함으로써 인캡슐레이션 층 내에 형성될 수 있다. 예를 들어, 희생 재료는 캐비티의 형상을 가질 수 있다. 희생 재료는 예를 들어 인캡슐레이션 층이 손상되지 않은 채로 유지되도록 희생 재료를 용해(예를 들어 선택적으로 용해)함으로써 제거될 수 있다.
본원에서 설명되는 다양한 예들에 따르면, 칩 장치가 제공될 수 있다. 칩 장치는: 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 층으로서, 상기 인캡슐레이션 층은 전자 디바이스를 수용하도록 구성되는 수용 영역을 가지고, 수용 영역은 캐비티를 포함하는, 상기 인캡슐레이션 층; 및 수용 영역 내에 배치되는 전자 디바이스를 포함할 수 있다.
전자 디바이스는 캐비티 내에 배치될 수 있다.
칩 장치는 인캡슐레이션 층에 부착되고 캐비티를 밀봉하는 리드(lid)를 더 포함할 수 있다.
리드는 접착제를 통해 인캡슐레이션 층에 부착될 수 있다.
리드는 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료일 수 있고, 상기 그룹은: 유리 재료, 세라믹 재료; 금속 또는 금속 합금; 및 폴리머 재료로 구성된다.
전자 디바이스의 활성 영역은 리드를 향할 수 있다.
칩 장치는 전자 디바이스 및 리드 사이에 배치되는 갭을 더 포함할 수 있다.
전자 디바이스는 캐비티의 적어도 하나의 측벽으로부터 분리 이격될 수 있다.
전자 디바이스는 캐비티의 측벽들로부터 분리 이격될 수 있다.
전자 디바이스는 기계적 결합 해제 재료를 통해 캐비티의 벽에 부착될 수 있다.
기계적 결합 해제 재료는 접착제를 포함할 수 있거나, 접착제일 수 있다.
전자 디바이스는 캐비티 위에 배치될 수 있고 캐비티를 밀봉하도록 구성될 수 있다.
전자 디바이스의 활성 측은 캐비티를 향할 수 있다.
전자 디바이스는 반도체 칩에 전기적으로 결합될 수 있다.
캐비티는 반도체 칩 위에 배치될 수 있다.
인캡슐레이션 층은 반도체 칩과 상이한 재료를 포함할 수 있거나 상이한 재료로 구성될 수 있다.
인캡슐레이션 층은 몰딩 재료를 포함할 수 있거나 몰딩 재료로 구성될 수 있다.
캐비티의 적어도 하나의 벽은 적어도 부분적으로 밀봉 재료로 도포될 수 있다.
밀봉 재료는 다음의 재료들의 그룹으로부터 선택되는 적어도 하나의 재료를 포함할 수 있거나 적어도 하나의 재료일 수 있고, 상기 그룹은: 세라믹 재료; 금속 또는 금속 합금; 및 폴리머 재료로 구성된다.
반도체 칩은 인캡슐레이션 층의 제 1 측에 배치될 수 있고 캐비티는 제 1 측에 대향하는 인캡슐레이션 층의 제 2 측에 배치될 수 있다.
반도체 칩 및 캐비티는 인캡슐레이션 층의 동일한 측에 배치될 수 있다.
칩 장치는 전자 디바이스에 전기적으로 결합되는 재배선 층을 더 포함할 수 있다.
재배선 층은 적어도 부분적으로 캐비티 내에 배치될 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 본딩 와이어를 더 포함할 수 있다.
칩 장치는 인캡슐레이션 층에 배치되고 재배선 층에 전기적으로 결합되는 적어도 하나의 쓰루-비아를 더 포함할 수 있다.
반도체 칩은 인캡슐레이션 층의 제 1 측에 배치될 수 있고, 캐비티는 제 1 측에 대향하는 인캡슐레이션 층의 제 2 측에 배치될 수 있고, 전자 디바이스는 캐비티 내에 배치될 수 있고, 칩 장치는 캐비티 내에 적어도 부분적으로 배치되고 전자 디바이스에 전기적으로 결합되는 재배선 층 및 인캡슐레이션 층에 배치되고 재배선 층에 전기적으로 결합되는 적어도 하나의 쓰루-비아를 더 포함할 수 있다.
적어도 하나의 쓰루-비아는 인캡슐레이션 층의 제 1 측으로부터 인캡슐레이션 층의 제 2 측으로 연장될 수 있다.
재배선 층의 제 1 부분은 캐비티 내에 배치될 수 있고, 재배선 층의 제 2 부분은 캐비티 외부에서 인캡슐레이션 층의 제 2 측 위에 배치될 수 있고 적어도 하나의 쓰루-비아는 인캡슐레이션 층의 제 1 측으로부터 재배선 층의 제 2 부분으로 연장될 수 있다.
적어도 하나의 쓰루-비아는 인캡슐레이션 층의 제 1 측으로부터 캐비티로 연장될 수 있다.
재배선 층은 캐비티 내에 배치될 수 있고, 적어도 하나의 쓰루-비아는 인캡슐레이션 층의 제 1 측으로부터 캐비티 내에 배치되는 재배선 층으로 연장될 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 본딩 와이어를 더 포함할 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 플립 칩 상호접속부를 더 포함할 수 있다.
반도체 칩은 인캡슐레이션 층의 제 1 측에 배치될 수 있고, 캐비티는 제 1 측에 대향하는 인캡슐레이션 층의 제 2 측에 배치될 수 있고, 전자 디바이스는 캐비티 내에 배치될 수 있고, 칩 장치는 반도체 칩 및 캐비티 사이의 인캡슐레이션 층 내에 배치되고 반도체 칩 및 전자 디바이스에 전기적으로 결합되는 적어도 하나의 쓰루-비아를 더 포함할 수 있다.
칩 장치는 캐비티 내에 배치되고 적어도 하나의 쓰루-비아 및 전자 디바이스에 전기적으로 결합되는 재배선 층을 더 포함할 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 플립 칩 상호접속부를 더 포함할 수 있다.
반도체 칩은 인캡슐레이션 층의 제 1 측에 배치될 수 있고, 캐비티는 제 1 측에 대향하는 인캡슐레이션 층의 제 2 측에 배치될 수 있고, 전자 디바이스는 캐비티 내에 배치될 수 있고, 칩 장치는 반도체 칩 및 전자 디바이스 사이에 배치되고 전자 디바이스를 반도체 칩에 전기적으로 결합시키는 적어도 하나의 플립 칩 상호 접속을 더 포함할 수 있다.
적어도 하나의 플립 칩 상호 접속은 반도체 칩의 후면측과 컨택될 수 있다.
캐비티는 반도체 칩에 측방향으로 인접하게 배치될 수 있다.
반도체 칩 및 캐비티는 인캡슐레이션 층의 동일한 측에 배치될 수 있고, 전자 디바이스는 캐비티 내에 배치될 수 있고, 칩 장치는 캐비티 내에 적어도 부분적으로 배치되고 전자 디바이스에 전기적으로 결합되는 재배선 층을 더 포함할 수 있다.
재배선 층은 반도체 칩에 전기적으로 결합될 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 본딩 와이어를 더 포함할 수 있다.
칩 장치는 캐비티 내에 배열되고 전자 디바이스를 재배선 층에 전기적으로 결합시키는 적어도 하나의 플립 칩 상호접속부를 더 포함할 수 있다.
전자 디바이스는 캐비티의 주변을 따라 인캡슐레이션 층에 부착될 수 있다.
전자 디바이스는 이방질 전도성 접착제에 의해 캐비티의 주변을 따라 인캡슐레이션 층에 부착될 수 있다.
전자 디바이스는 적어도 하나의 솔더 플립 칩 상호접속부, 예를 들어 캐비티의 주변을 따라 배치될 수 있는 복수의 솔더 플립 칩 상호 접속부에 의해 재배선 층에 접속될 수 있다.
언더필 층은 전자 디바이스 및 인캡슐레이션 층 사이에서 캐비티의 주위를 따라 배치될 수 있다. 언더필 층은 전자 디바이스 및 인캡슐레이션 층 사이의 갭을 채울 수 있다. 적어도 하나의 솔더 플립 칩 상호 접속은 언더 필 층에 의해 둘러싸일 수 있다.
반도체 칩은 인캡슐레이션 층의 제 1 측에 배치될 수 있고, 캐비티는 제 1 측에 대향하는 인캡슐레이션 층의 제 2 측에 배치될 수 있고, 칩 장치는 인캡슐레이션 층에 배치되고 인캡슐레이션 층의 제 1 측으로부터 인캡슐레이션 층의 제 2 측으로 연장되는 적어도 하나의 쓰루-비아 및 전자 디바이스 및 적어도 하나의 쓰루-비아에 전기적으로 결합되는 적어도 하나의 본딩 와이어를 더 포함할 수 있다.
칩 장치는 인캡슐레이션 층의 제 2 측 위에 배치되고 적어도 하나의 본딩 와이어 및 적어도 하나의 쓰루-비아에 전기적으로 결합되는 재배선 층을 더 포함할 수 있다.
상기 전자 디바이스는 다음 중 적어도 하나를 포함하거나 하나일 수 있다: 반도체 칩; 마이크로-전기기계 시스템; 오실레이터; 및 센서.
칩 장치는 칩 패키지로서 구성될 수 있다.
칩 장치는 임베디드 웨이퍼 레벨 볼 그리드 어레이 패키지로서 구성될 수 있다.
본원에서 설명되는 다양한 예들에 따르면, 칩 패키지가 제공될 수 있다. 칩 패키지는: 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 층; 인캡슐레이션 층에 배치되는 캐비티; 및 캐비티에 배치되고 반도체 칩에 전기적으로 결합되는 전자 디바이스를 포함할 수 있다.
반도체 칩은 칩 패키지의 전면측에 배치될 수 있고 캐비티는 칩 패키지의 후면측에 배치될 수 있다.
반도체 칩 및 캐비티는 패키지의 전면측에 배치될 수 있다.
칩 패키지는 캐비티의 주변을 따라 인캡슐레이션 층에 부착되는 리드(lid)를 더 포함할 수 있다.
칩 패키지는 임베디드 웨이퍼 레벨 볼 그리드 어레이 패키지로서 구성될 수 있다.
본원에서 설명되는 다양한 예들에 따르면, 칩 패키지가 제공될 수 있다. 칩 패키지는: 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 층; 인캡슐레이션 층에 배치되는 캐비티; 및 캐비티 위에 배치되고 캐비티를 밀봉하도록 구성되고, 반도체 칩에 전기적으로 결합되는 전자 디바이스를 포함할 수 있다.
전자 디바이스의 활성 측은 캐비티를 향할 수 있다.
반도체 칩은 칩 패키지의 전면측에 배치될 수 있고 캐비티는 칩 패키지의 후면측에 배치될 수 있다.
캐비티의 적어도 하나의 벽은 적어도 부분적으로 밀봉 재료로 도포될 수 있다.
칩 패키지는 임베디드 웨이퍼 레벨 볼 그리드 어레이 패키지로서 구성될 수 있다.
본원에 기술되는 다양한 예들에 따르면, 웨이퍼 레벨 볼 그리드 어레이(eWLB) 패키지가 제공될 수 있다. eWLB 패키지는: 반도체 칩; 반도체 칩을 적어도 부분적으로 캡슐화하는 인캡슐레이션 재료; 인캡슐레이션 재료에 배치되는 캐비티; 및 캐비티에 배치되고 반도체 칩에 전기적으로 결합되는 전자 디바이스를 포함할 수 있다.
본원에서 기술되는 다양한 예들에 따르면, 반도체 장치를 제조하는 방법이 제공될 수 있다. 상기 방법은: 반도체 칩을 제공하고; 반도체 칩을 적어도 부분적으로 캡슐화하기 위해 인캡슐레이션 층을 형성하고; 인캡슐레이션 층에 캐비티를 형성하고; 캐비티 내에 또는 위에 전자 디바이스를 배치하는 것을 포함할 수 있다.
인캡슐레이션 층을 형성하는 것은 몰딩 프로세스를 포함할 수 있거나 몰딩 프로세스로 구성될 수 있다.
인캡슐레이션 층 내에 캐비티를 형성하는 것은 미리 결정 가능한 몰딩 툴을 사용하여 몰딩 프로세스 동안 캐비티를 형성하는 것을 포함할 수 있거나 이로 구성될 수 있다.
인캡슐레이션 층 내에 캐비티를 형성하는 것은 인캡슐레이션 층을 형성한 후에 인캡슐레이션 층의 재료를 제거함으로써 캐비티를 형성하는 것을 포함할 수 있거나 그와 같이 캐비티를 형성하는 것으로 구성될 수 있다.
인캡슐레이션 층 내에 캐비티를 형성하는 것은 인캡슐레이션 층을 형성하고 후속하여 희생 재료를 제거할 때 인캡슐레이션 층 내에 희생 재료를 임베딩하는 것을 포함할 수 있거나 그와 같이 임베딩하는 것으로 구성될 수 있다.
희생 재료는 캐비티의 형상을 가질 수 있다.
본원에서 기술되는 칩 장치들 및 칩 패키지들 또는 방법들 중 하나의 상황에서 기술되는 다양한 예들 및 양태들은 본원에서 기술되는 다른 칩 장치들 또는 칩 패키지들 또는 방법들에 대해 유사하게 유효할 수 있다.
다양한 양태들이 특히 본 발명의 상기 양태들을 참조하여 도시되고 기술되었을지라도, 첨부된 청구항들에 의해 규정되는 바와 같은 본 발명의 정신 및 범위를 벗어나지 않고도 그 안에서 형태 및 세부사항들에서의 다양한 변경들이 행해질 수 있음이 당업자에 의해 이해되어야 한다. 그러므로 본 발명의 범위는 첨부된 청구항들에 의해 나타나고 청구항들의 등가의 의미 및 범위 내에 해당하는 모든 변경들은 따라서 포함되는 것으로 의도된다.

Claims (1)

  1. 칩 장치로서,
    반도체 칩과,
    상기 반도체 칩을 적어도 부분적으로 캡슐화(encapsulating)하기 위한 인캡슐레이션 층 - 상기 인캡슐레이션 층은 전자 디바이스를 수용하도록 구성되는 수용 영역을 가지고, 상기 수용 영역은 캐비티(cavity)를 포함함 - 과,
    상기 수용 영역 내에 배치되는 전자 디바이스를 포함하고,
    상기 반도체 칩은 상기 인캡슐레이션 층의 제 1 측에 배치되는
    칩 장치.
KR1020150089959A 2013-03-15 2015-06-24 칩 장치, 칩 패키지 및 칩 장치 제조 방법 KR102073443B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/832,200 US20140264808A1 (en) 2013-03-15 2013-03-15 Chip arrangements, chip packages, and a method for manufacturing a chip arrangement
US13/832,200 2013-03-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020140029878A Division KR20140113479A (ko) 2013-03-15 2014-03-13 칩 장치, 칩 패키지 및 칩 장치 제조 방법

Publications (2)

Publication Number Publication Date
KR20150079541A true KR20150079541A (ko) 2015-07-08
KR102073443B1 KR102073443B1 (ko) 2020-02-04

Family

ID=51504029

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020140029878A KR20140113479A (ko) 2013-03-15 2014-03-13 칩 장치, 칩 패키지 및 칩 장치 제조 방법
KR1020150089959A KR102073443B1 (ko) 2013-03-15 2015-06-24 칩 장치, 칩 패키지 및 칩 장치 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020140029878A KR20140113479A (ko) 2013-03-15 2014-03-13 칩 장치, 칩 패키지 및 칩 장치 제조 방법

Country Status (3)

Country Link
US (1) US20140264808A1 (ko)
KR (2) KR20140113479A (ko)
CN (1) CN104051364B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180103661A (ko) * 2017-03-10 2018-09-19 삼성전자주식회사 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8828807B1 (en) 2013-07-17 2014-09-09 Infineon Technologies Ag Method of packaging integrated circuits and a molded substrate with non-functional placeholders embedded in a molding compound
KR101488608B1 (ko) * 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9099454B2 (en) 2013-08-12 2015-08-04 Infineon Technologies Ag Molded semiconductor package with backside die metallization
US8912641B1 (en) * 2013-09-09 2014-12-16 Harris Corporation Low profile electronic package and associated methods
US9443789B2 (en) 2013-09-11 2016-09-13 Harris Corporation Embedded electronic packaging and associated methods
US9275878B2 (en) 2013-10-01 2016-03-01 Infineon Technologies Ag Metal redistribution layer for molded substrates
TWI620707B (zh) * 2014-03-11 2018-04-11 立錡科技股份有限公司 微機電模組以及其製造方法
KR20150139660A (ko) * 2014-06-03 2015-12-14 삼성전자주식회사 전자소자 패키지
US9718678B2 (en) 2014-09-25 2017-08-01 Infineon Technologies Ag Package arrangement, a package, and a method of manufacturing a package arrangement
CN105590869A (zh) 2014-10-24 2016-05-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN104538373B (zh) * 2014-12-30 2017-05-03 华天科技（昆山）电子有限公司 三维集成传感芯片封装结构及封装方法
CN104495741B (zh) * 2014-12-30 2018-05-01 华天科技（昆山）电子有限公司 表面传感芯片封装结构及制作方法
KR101688077B1 (ko) * 2015-01-08 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
CN104600058B (zh) * 2015-02-03 2017-02-22 华天科技（昆山）电子有限公司 多芯片半导体封装结构及制作方法
DE102015102535B4 (de) 2015-02-23 2023-08-03 Infineon Technologies Ag Verbundsystem und Verfahren zum haftenden Verbinden eines hygroskopischen Materials
US9679873B2 (en) * 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
CN205542769U (zh) * 2015-11-30 2016-08-31 奥特斯(中国)有限公司 电子装置和电子设备
US9868632B2 (en) * 2016-03-24 2018-01-16 Infineon Technologies Ag Molded cavity package with embedded conductive layer and enhanced sealing
US20170283247A1 (en) * 2016-04-04 2017-10-05 Infineon Technologies Ag Semiconductor device including a mems die
US10446504B2 (en) * 2017-05-18 2019-10-15 Xintec Inc. Chip package and method for forming the same
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
US11476182B2 (en) * 2017-10-10 2022-10-18 Shenzhen Chipuller Chip Technology Co., Ltd Assembly of flexible and integrated module packages with leadframes
US11536800B2 (en) 2017-12-22 2022-12-27 Hrl Laboratories, Llc Method and apparatus to increase radar range
US11527482B2 (en) 2017-12-22 2022-12-13 Hrl Laboratories, Llc Hybrid integrated circuit architecture
KR102530319B1 (ko) * 2018-12-07 2023-05-09 삼성전자주식회사 전도성 필라를 갖는 반도체 패키지 및 그 제조 방법
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法
WO2020166550A1 (ja) * 2019-02-14 2020-08-20 株式会社村田製作所 電子部品モジュールの製造方法、及び電子部品モジュール
JP7406314B2 (ja) * 2019-06-24 2023-12-27 キヤノン株式会社 電子モジュール及び機器
US11383970B2 (en) * 2019-07-09 2022-07-12 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and related methods
DE102019120886A1 (de) * 2019-08-02 2021-02-04 Infineon Technologies Ag Halbleitergehäuse mit einem Hohlraum in seinem Gehäusekörper
US11410902B2 (en) 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11942386B2 (en) * 2020-08-24 2024-03-26 Texas Instruments Incorporated Electronic devices in semiconductor package cavities
EP4315409A1 (en) * 2021-03-26 2024-02-07 Hrl Laboratories, Llc Hybrid integrated circuit architecture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091499A (ja) * 1998-09-11 2000-03-31 Hitachi Ltd パワー半導体モジュール並びにそれを用いた電動機駆動システム
KR20080098333A (ko) * 2007-05-04 2008-11-07 스태츠 칩팩 엘티디 쏘우 스트리트 상의 관통-홀 비어 다이를 사용하는패키지-온-패키지
JP2012175099A (ja) * 2011-02-17 2012-09-10 Samsung Electronics Co Ltd スルー基板ビアを有するインターポーザを含む半導体パッケージ及びその製造方法
KR20120139230A (ko) * 2011-06-17 2012-12-27 삼성전기주식회사 전력 모듈 패키지 및 이를 구비한 시스템 모듈

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861670A (en) * 1979-10-04 1999-01-19 Fujitsu Limited Semiconductor device package
US4965227A (en) * 1987-05-21 1990-10-23 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
JPH07335783A (ja) * 1994-06-13 1995-12-22 Fujitsu Ltd 半導体装置及び半導体装置ユニット
US5666272A (en) * 1994-11-29 1997-09-09 Sgs-Thomson Microelectronics, Inc. Detachable module/ball grid array package
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
US6717819B1 (en) * 1999-06-01 2004-04-06 Amerasia International Technology, Inc. Solderable flexible adhesive interposer as for an electronic package, and method for making same
JP3414696B2 (ja) * 2000-05-12 2003-06-09 日本電気株式会社 半導体装置のキャリア基板の電極構造
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US8937393B2 (en) * 2007-05-03 2015-01-20 Stats Chippac Ltd. Integrated circuit package system with device cavity
KR100945285B1 (ko) * 2007-09-18 2010-03-03 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
US8362607B2 (en) * 2009-06-03 2013-01-29 Honeywell International Inc. Integrated circuit package including a thermally and electrically conductive package lid
US8350381B2 (en) * 2010-04-01 2013-01-08 Infineon Technologies Ag Device and method for manufacturing a device
GB2485830A (en) * 2010-11-26 2012-05-30 Cambridge Silicon Radio Ltd Stacked multi-chip package using encapsulated electroplated pillar conductors; also able to include MEMS elements
US8513057B2 (en) * 2011-09-16 2013-08-20 Stats Chippac Ltd. Integrated circuit packaging system with routable underlayer and method of manufacture thereof
CN202423279U (zh) * 2011-12-29 2012-09-05 日月光半导体制造股份有限公司 多芯片晶圆级半导体封装构造
CN102983125B (zh) * 2012-11-27 2015-07-01 北京半导体照明科技促进中心 Led封装、其制作方法及包含其的led系统
EP2769956B1 (en) * 2013-02-20 2016-08-24 Harman Becker Automotive Systems GmbH Circuit board comprising spatial light modulator
JP6356450B2 (ja) * 2014-03-20 2018-07-11 株式会社東芝 半導体装置および電子回路装置
US9252127B1 (en) * 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
US9548289B2 (en) * 2014-09-15 2017-01-17 Mediatek Inc. Semiconductor package assemblies with system-on-chip (SOC) packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091499A (ja) * 1998-09-11 2000-03-31 Hitachi Ltd パワー半導体モジュール並びにそれを用いた電動機駆動システム
KR20080098333A (ko) * 2007-05-04 2008-11-07 스태츠 칩팩 엘티디 쏘우 스트리트 상의 관통-홀 비어 다이를 사용하는패키지-온-패키지
JP2012175099A (ja) * 2011-02-17 2012-09-10 Samsung Electronics Co Ltd スルー基板ビアを有するインターポーザを含む半導体パッケージ及びその製造方法
KR20120139230A (ko) * 2011-06-17 2012-12-27 삼성전기주식회사 전력 모듈 패키지 및 이를 구비한 시스템 모듈

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180103661A (ko) * 2017-03-10 2018-09-19 삼성전자주식회사 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20140113479A (ko) 2014-09-24
KR102073443B1 (ko) 2020-02-04
CN104051364A (zh) 2014-09-17
CN104051364B (zh) 2018-05-15
US20140264808A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
KR102073443B1 (ko) 칩 장치, 칩 패키지 및 칩 장치 제조 방법
KR101683688B1 (ko) 집적 회로 패키지 및 집적 회로 패키지 제조 방법
CN107799499B (zh) 半导体封装结构及其制造方法
KR101640076B1 (ko) 웨이퍼 레벨의 칩 적층형 패키지 및 이의 제조 방법
US8426246B2 (en) Vented die and package
US9401338B2 (en) Electronic devices with embedded die interconnect structures, and methods of manufacture thereof
US9312198B2 (en) Chip package-in-package and method thereof
KR20160032718A (ko) 칩 장치 및 칩 장치를 제조하기 위한 방법
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
TWI584446B (zh) 半導體封裝及其製造方法
EP2575164A2 (en) 3d integrated electronic device structure including increased thermal dissipation capabilities
WO2017123398A1 (en) Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8963318B2 (en) Packaged semiconductor device
KR20090004775A (ko) 반도체 장치 패키지용의 인터­커넥팅 구조물 및 그 방법
TW201709477A (zh) 用以製造具有多層模製導電基板和結構之半導體封裝的方法
US10515883B2 (en) 3D system-level packaging methods and structures
KR20140104473A (ko) Mems 칩 스케일 패키지
KR101624850B1 (ko) 적층형 반도체 패키지
KR100836642B1 (ko) 전자 패키지 및 그 제조방법
KR20160031523A (ko) 피막을 통과하여 연장되는 커넥터에 의하여 커플링되는 적층 단자를 가지는 마이크로전자 어셈블리
KR20100078958A (ko) 플립 칩 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant