KR20180103661A - 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법 - Google Patents

웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20180103661A
KR20180103661A KR1020170106246A KR20170106246A KR20180103661A KR 20180103661 A KR20180103661 A KR 20180103661A KR 1020170106246 A KR1020170106246 A KR 1020170106246A KR 20170106246 A KR20170106246 A KR 20170106246A KR 20180103661 A KR20180103661 A KR 20180103661A
Authority
KR
South Korea
Prior art keywords
chip
layer
base substrate
passive element
recess
Prior art date
Application number
KR1020170106246A
Other languages
English (en)
Other versions
KR102422242B1 (ko
Inventor
펑 장
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20180103661A publication Critical patent/KR20180103661A/ko
Application granted granted Critical
Publication of KR102422242B1 publication Critical patent/KR102422242B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

웨이퍼 레벨 팬-아웃 패키지의 제조 방법은, 표면 및 상기 표면으로부터 돌출하는 돌출부를 갖는 베이스 기판을 준비하는 단계, 상기 돌출부로부터 인접하고 이격된 상기 베이스 기판의 표면 상에 칩을 제공하는 단계, 상기 칩 및 상기 돌출부를 밀봉하도록 상기 베이스 기판 상에 봉지층을 형성하는 단계; 상기 칩의 표면을 노출시키고 상기 돌출부에 대응하는 리세스를 상기 봉지층에 형성하도록 상기 베이스 기판을 제거하는 단계, 및 상기 리세스 내에 수동 소자를 제공하는 단계를 포함한다. 이 방법은 수동 소자가 상기 봉지층이 형성된 후에 상기 패키지 내에 통합되기 때문에 상기 봉지층이 형성되는 동안 봉지층의 열 팽창에 의한 상기 수동 소자의 변위 문제를 방지한다.

Description

웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법 {WAFER LEVEL FAN-OUT PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 디바이스 패키징 기술들에 관한 것이다. 특히, 본 발명의 기술적 사상은 수동 소자와 집적된 웨이퍼 레벨 팬-아웃 패키지 및 상기 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법에 관한 것이다.
최근, 수동 소자가 집적된 웨이퍼 레벨 팬-아웃(fan-out) 패키지에서, 상기 웨이퍼 레벨 팬-아웃 패키지 내의 요소들의 상이한 열 팽창 계수들(CTE)로 인해, 수동 소자의 변위가 웨이퍼 레벨 팬-아웃 패키지에서 발생하기 쉽고, 상기 수동 소자 상에 순차적으로 형성된 회로층과 상기 수동 소자 사이의 불량한 전기적 연결이 이루어진다.　 예를 들어, 반도체 칩들과 상기 수동 소자가 에폭시 레진 등의 밀봉재로 밀봉된 경우, 상기 밀봉재의 열 팽창 및 수축에 의해 상기 수동 소자의 변위가 발생할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 팬-아웃 패키지의 제조 방법을 도시하는 단면도들이다.
도 1a를 참조하면, 칩(120) 및 상기 칩(120)과 이격되어 배치된 수동 소자(130)가 베이스 기판(110) 상에 형성되고, 봉지층(140)이 상기 칩(120)과 상기 수동 소자(130)를 밀봉하도록 상기 베이스 기판(110) 상에 형성된다.
도 1b를 참조하면, 상기 칩(120)과 상기 수동 소자(130)의 표면들을 노출시키도록 상기 칩(120)과 상기 수동 소자(130)로부터 상기 베이스 기판(110)을 제거한다.
다음으로, 도 1c를 참조하면, 상기 칩(120)과 상기 수동 소자(130)의 노출된 표면들 상에 회로층(150)이 형성된다.
마지막으로, 도 1d를 참조하면, 상기 회로층(150) 상에 솔더볼들(160)이 형성된다.
상기 칩(120)과 수동 소자(130)를 밀봉하도록 상기 봉지층(140)을 형성할 때, 상기 봉지층(140)의 물질들의 열 팽창 및 수축으로 인해 상기 수동 소자(130)의 변위가 발생할 수 있어, 상기 수동 소자 상에 형성된 상기 회로층(150)과 상기 수동 소자(130) 사이의 전기적 연결이 불량하게 된다.
본 발명의 사상에 따르면, 표면 및 상기 표면으로부터 돌출된 돌출부를 갖는 베이스 기판을 제공하는 단계, 상기 베이스 기판의 상기 표면 상에, 상기 돌출부에 인접하고 측 방향으로 이격된 칩을 세팅하는 단계, 상기 칩 및 상기 돌출부를 밀봉하도록 상기 베이스 기판 상에 봉지층을 형성하는 단계, 상기 칩의 표면을 노출시키고 상기 봉지층의 상기 돌출부에 대응하는 리세스를 형성하도록 상기 베이스 기판을 제거하는 단계, 및 상기 리세스 내에 수동 소자를 제공하는 단계를 포함하는 웨이퍼 레벨 팬-아웃 패키지의 제조 방법이 제공된다.
본 발명의 사상에 따르면, 상기 수동 소자가 상기 리세스 내에 제공되기 전에, 상기 칩의 상기 노출된 표면 및 상기 리세스 상에 회로층을 형성하는 단계를 더 포함한다.
본 발명의 사상에 따르면 상기 수동 소자가 상기 리세스 내에 제공된 후에 상기 회로층 상에 솔더 볼들을 제공하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 사상에 따르면, 상기 리세스 내에 상기 수동 소자를 제공하는 단계는 리플로우 솔더링을 포함한다.
본 발명의 사상에 따르면, 상기 돌출부의 상면과 상기 베이스 기판의 표면 사이의 거리는 50 내지 100 ㎛이다.
본 발명의 사상에 따르면, 상기 봉지층은 에폭시 레진을 포함하는 물질로 형성된다.
본 발명의 다른 양상에 따르면, 상부 표면, 상기 상부 표면에 대향하는 하부 표면 및 단부들을 갖는 칩, 상기 칩의 상기 상부 표면 및 상기 단부들을 덮고 상기 칩의 하부 표면을 노출시키는 봉지층을 포함하되, 상기 봉지층은 상기 봉지층의 측면 상의 상기 봉지층의 표면에 제공된, 상기 칩의 하면과 동일한 방향을 향하는 개구를 갖는 상기 봉지층, 상기 칩의 상기 하부 표면을 따라 상기 개구 내에서 연장되는 회로층, 및 상기 개구 내에 위치하고 상기 회로층에 전기적으로 도전적으로 연결된 수동 소자를 포함하고, 상기 회로층은 상기 수동 소자와 상기 밀봉층 사이에 개재된 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지가 제공된다.
제7항에 있어서,
본 발명의 사상에 따르면, 웨이퍼 레벨 팬-아웃 패키지는 상기 회로층 상에 배치된 솔더볼들을 더 포함한다.
본 발명의 사상에 따르면, 상기 수동 소자는 상기 회로층에 솔더링에 의해 연결된다.
본 발명의 사상에 따르면, 상기 개구는 상기 봉지층 내에서 50 내지 100㎛의 깊이를 갖는다.
본 발명의 사상에 따르면, 칩 및 베이스 기판을 서로 대향 배치하는 단계로서, 상기 칩 및 베이스 기판을 서로 대향 배치하는 단계는, 상기 칩의 활성 표면을 상기 베이스 기판에 대향시키는, 상기 칩 및 베이스 기판을 서로 대향 배치하는 단계, 상기 베이스 기판 상에 봉합재를 형성하여 상기 칩을 밀봉하는 단계, 상기 칩의 상기 활성 표면 및 상기 칩에 인접한 상기 봉합재의 표면을 노출시키도록 상기 베이스 기판을 제거하는 단계, 상기 칩의 상기 활성 표면 및 상기 칩에 인접한 상기 봉합재의 상기 표면 상에 배선 구조를 형성하는 단계, 및 이어서 수동 전자 부품을 장착하고 상기 수동 전자 부품을 상기 배선 구조에 전기적으로 연결시키는 단계를 포함하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법이 또한 제공된다.
상기 배선 구조를 형성하는 단계는, 상기 리세스의 부분을 채우지 않고 상기 리세스를 라이닝하는 도전층을 형성하는 단계를 포함하고, 상기 수동 전자 부품은 상기 수동 전자 부품이 상기 배선 구조상에 실장되고 상기 배선 구조에 전기적으로 연결되는 상기 리세스의 상기 부분 내에 세팅되는 것을 특징으로 하는 전자 장치.
본 발명의 사상에 따르면, 상기 리세스는 50 내지 100 ㎛ 범위의 깊이로 형성된다.
본 발명의 사상에 따르면, 상기 리세스는 그 위에 상기 봉합재가 형성되는 돌출부를 갖는 상기 베이스기판을 제공하는 것에 의해 형성되고, 상기 돌출부를 갖는 상기 베이스 기판의 제거는 상기 봉합재 내에 상기 리세스를 남기고, 상기 리세스는 상기 돌출부의 모양과 상보적인 모양을 갖는다.
본 발명의 사상에 따르면, 상기 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법은 상기 수동 전자 부품이 상기 리세스 내에 세팅된 후에 상기 배선 구조 상에 솔더볼들을 제공하는 단계를 더 포함하고, 상기 수동 전자 부품을 상기 배선 구조에 실장하고 상기 수동 전자 부품을 상기 배선 구조에 전기적으로 연결하는 단계는, 리플로우 솔더링 공정을 포함한다.
본 발명의 사상에 따르면, 봉합재에 칩을 봉입하는 단계로서, 상기 칩의 활성 표면은 노출되고, 상기 칩의 상기 활성 표면에 인접하여 상기 봉합재의 표면에 리세스가 정의되는 상기 봉합재에 칩을 밀봉하는 단계, 상기 리세스의 부분을 채우지 않은 채 상기 리세스를 라이닝하는, 상기 칩의 활성 표면 위로 연장되는 배선 구조를 형성하는 단계, 상기 리세스의 채우지 않은 된 부분 내에 수동 전자 소자를 세팅하고 상기 패시브 전자 소자를 상기 리세스 내의 상기 배선 구조 상에 실장하고 상기 수동 전자 소자를 상기 배선 구조에 전기적으로 연결하는 단계를 포함하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법이 또한 제공된다.
본 발명의 사상에 따르면, 상기 칩을 밀봉하는 단계는, 상기 칩과, 표면 및 상기 표면으로부터 돌출된 돌출부를 갖는 베이스 기판을 서로 대향하게 배치하는 단계로서, 상기 칩의 상기 활성 표면은 상기 베이스 기판을 대향하고 상기 베이스 기판의 상기 돌출부는 상기 칩에 인접하게 배치되는 상기 칩과 상기 베이스기판을 배치하는 단계, 및 상기 칩 및 상기 돌출부를 덮도록 상기 베이스 기판 상에 봉합재 물질을 퇴적하는 단계를 포함한다.
본 발명의 사상에 따르면, 상기 봉합재 재료는 에폭시 레진을 포함한다.
본 발명의 사상에 따르면, 상기 리세스는 50 ~ 100㎛ 범위의 깊이로 형성된다.
본 발명의 사상에 따르면, 상기 수동 전자 부품이 상기 리세스 내에 세팅된 후에 상기 회로층 상에 솔더볼들을 제공하는 단계를 더 포함하고, 상기 수동 전자 부품을 상기 배선 구조에 실장하고 상기 수동 전자 부품을 상기 배선 구조에 전기적으로 연결하는 단계는 리플로우 솔더링 공정을 포함한다.
본 발명의 사상에 따르면, 불량한 전기적 연결이 감소된 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법을 제공할 수 있다.
본 발명의 사상들의 이들 및/또는 다른 양상들은 첨부된 도면들과 관련하여 취해진 본 발명의 개념들의 예들의 다음의 상세한 설명으로부터 더욱 명백해지고 쉽게 이해될 것이다.
도 1a 내지 도 1d는 웨이퍼 레벨 팬-아웃 패키지의 제조 과정 동안의 단면도들이고, 종래 기술들의 패키지 제조 방법을 도시한다;
도 2는 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 일 예의 단면의 개략도이다;
도 3, 4, 5, 6, 7 및 8은 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 제조 과정 단면도들이고, 함께 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 제조 방법의 예를 도시한다;
또한, 도 9는 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 회로층을 구성하는 배선 구조를, 개략적으로, 도시하기 위한 도 2의 A 부분의 확대도이다; 그리고
도 10은 본 발명의 사상에 따른 반도체 패키지를 제조하는 웨이퍼 레벨 팬-아웃 방법의 일 예의 플로우 차트이다.
본 발명의 사상은 본 발명의 사상의 예가 도시된 첨부된 도면을 참조하여보다 완전하게 설명될 것이다. 그러나, 본 발명의 사상은 많은 다른 형태들로 구체화될 수 있으며, 여기에 개시된 예에 한정되는 것으로 해석되어서는 안되며; 오히려, 이 예는 본 개시가 철저하고 완전하게 이루어질 수 있도록 제공되며, 본 발명의 사상을 숙련된 기술자에게 완전히 전달할 것이다.
도 2 및 도 9를 참조하면, 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지(200)는 상부 표면과 상기 상부 표면과 반대인 하부 표면을 및 단부들을 갖는 칩(220), 및 상기 칩(220)의 상기 상부 표면 및 단부들을 덮고 상기 칩(220)의 하부 표면을 노출시키는 봉지층(240)을 포함한다. 상기 봉지층(240)은 상기 칩(220)의 하부 표면과 동일한 면, 즉 봉지층의 측면 상에 상기 칩의 상기 하부 표면과 동일한 방향을 향하는 개구(또는 리세스)(241)를 정의한다.　회로층(250)은 칩(220)의 상기 하부 표면을 따라 연장되고 상기 리세스(241)를 라이닝한다.　상기 칩(220)의 상기 하부 표면 상에 그리고 상기 개구(241) 내에 상기 회로층(250)을 형성하는 것은 다양한 배선 기술을 이용하여 수행될 수 있다.　예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB)(예를 들어, 플렉서블 PCB 필름)이 부착될 수 있으며, 또는 반도체 제조 프로세스들에서 유전막들 및 배선 패턴들에 대한 증착 및 패터닝 기술이 사용될 수 있으나, 본 발명의 사상은 이에 제한되지 않는다. 상기 회로층(250)은, 도 9에 도시되었듯, 배선 패턴들(271, 273) 및 상기 배선 패턴들(271, 273)에 연결되는 배선 비아들(272)을 포함하는 재배선 배선층(270)을 가질 수 있다.
상기 웨이퍼 레벨 팬-아웃 패키지(200)는 또한 상기 개구(241)에 배치되고 상기 개구(241) 내에서 상기 회로층(250)에 전기적으로 도전적으로 연결되는 수동 소자(또는 "수동 전자 부품")(230)를 포함한다. 본 기술 분야에서 잘 알려져 있듯, 수동 전자 부품들은 저항들, 커패시터들, 인덕터들 등을 포함한다.
상기 칩(220)은 본 기술 분야에 잘 알려진 유형일 수 있으며, 따라서 더 상세히 설명되지 않을 것이다. 상기 칩(220)은 상기 수동 소자(230)를 수용하는 상기 개구(241)로부터 측방향으로 이격되어있다. 본 발명의 사상의 본 실시 예에서, 상기 봉지층(240)은 에폭시 레진을 포함한다. 그러나, 다른 물질들이 상기 봉지층으로 사용될 수 있다. 본 발명의 예들에서, 상기 개구(241)는 상기 봉지층(240)에서 50 내지 100㎛ 깊이, 즉 수직 방향 또는 상기 칩의 상부 표면에 수직인 방향으로 50 내지 100㎛의 치수를 가질 수 있다. 그러나, 본 발명의 사상은 이에 한정되지 않으며, 상기 개구(241)는 수동 소자를 수용하기에 적절한 임의의 깊이를 가질 수 있다.
상기 수동 소자(230)는 상기 회로층(250)과 접할 수 있다. 본 발명의 사상의 일 예에서, 상기 수동 소자(230)는 리플로우 솔더링을 통해 회로층(250) 상에 형성될 수 있지만, 본 발명의 사상은 상기 리세스(240) 내에 상기 수동 소자(230)를 제공하는 방식 등에 제한되지 않는다. 어쨌든, 상기 회로층(250)은 상기 수동 소자(230)와 상기 봉지층(240) 사이에 개재된다.
본 개시의 일 실시예에 따른 웨이퍼 레벨 팬-아웃(fan-out) 패키지의 제조 방법을 이하에서 도 3-8을 참조하여 상세히 설명한다.
도 3 내지 도 8은 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 제조 방법의 일례를 도시한다.
도 3을 참조하면, 첫째로, 돌출부(211)를 갖는 베이스 기판(210)이 준비되고, 그 후 칩(220)이 상기 베이스 기판(210)의 표면에 제공되고, 상기 칩(220)이 수평적으로 상기 돌출부(211)의 옆에 배치되고 상기 돌출부와 이격(211)되며, 상기 돌출부(211)가 제공된 상기 베이스 기판(210)에 부착된다. 상기 칩의 활성면이 베이스 기판(210)의 상기 돌출부(211)에 인접한 표면에 대면하도록, 상기 칩(220) 및 상기 베이스 기판(210)은 서로 대향하여 배치될 수 있다.
본 발명의 사상의 예들에서, 상기 돌출부(211)의 상부 표면과 상기 돌출부(211)가 연장되는 상기 베이스 기판(210)의 상부 표면 사이의 거리가 50 ~ 100㎛이다. 또한, 상기 베이스 기판(210)과 상기 돌출부(211)는 일체형일 수 있다; 하지만 본 발명의 사상은 이에 한정되지 않는다.　예를 들어, 상기 돌출부(211)는 상기 베이스 기판(210) 상에 개별적으로 형성될 수 있지만 상기 베이스 기판(210)과 통합될 수 있다.
또한, 본 발명의 사상에 따른 웨이퍼 레벨의 제조 방법(도 10)에서, 비록 베이스 기판(210)에 하나의 칩(220)만이 실장되었으나, 상기 베이스 기판(210)에 다수의 칩(220)을 실장할 수 있다. S10에서, 상기 베이스 기판(210)은 각각 칩(220)에 인접하게 배치되고 연관된 돌출부들(211)을 포함한다.
도 4를 참조하면, 이어서, 상기 칩(220) 및 상기 돌출부(211)를 밀봉하도록 상기 베이스 기판(210) 상에 봉지층(240) 또는 단순히 "봉합재(encapsulant)"가 형성된다. 본 발명의 사상의 일 예에서, 봉지층(240)은 에폭시 레진으로 형성되고; 그러나, 다른 물질들이 대신 사용될 수 있다. 또한, 봉지층(240)은 해당 분야에서 봉합재를 형성하기 위한 해당 기술 분야에서 알려진 임의의 방법에 의해 형성될 수 있다.
또한, 여기에 도시되고 설명된 상기 몰딩 프로세스는 상기 베이스 기판(210)에 부착된 복수의 상기 칩들(220)을 가로질러 웨이퍼 레벨에서 적용될 수 있다. 즉, 도 10의 단계 S20에서 상기 봉지층(240)은 다수의 상기 칩들(220) 및 연관된 돌출부들(211)를 덮도록 형성될 수 있다.
다음으로, 도 5를 참조하면, 상기 베이스 기판(210)은 상기 칩(220)의 표면을 노출시키고 상기 봉지층(240)에 함몰 또는 개구(241)(이하, "리세스"라 지칭함)를 형성하도록 상기 봉지층(240)으로부터 제거된다. 상기 돌출부(211)를 갖는 상기 베이스 기판(210)이 상기 봉지층(240)으로부터 제거되기 때문에, 상기 칩(220)의 상기 표면을 노출시키면서 리세스(241)가 형성된다. 따라서, 상기 리세스는 상기 봉지층(240)의 상기 돌출부(211)와 상보적인 형상을 갖는다.
도 10의 S30에서, 복수의 칩들에 대한 웨이퍼 레벨에서, 복수의 이러한 리세스들이 형성된다.
이후, 도 6을 참조하면, 회로층(250)은 상기 칩(220)의 노출된 표면 상에 그리고 상기 리세스(241) 내에 형성된다. 상기　회로층(250)은 기술 분야에 알려진 임의의 기술들에 의해 형성된 배선 구조일 수 있다.　예를 들어, 웨이퍼 레벨 팬-아웃 패키징 기술에서 알려진 바와 같이, 상기 회로층(250)은 절연층의 반대면들에 입출력들을 포함하는 재배선 배선층(270)(도 9 참조)일 수 있다. 예를 들어, 재배선 배선층(270)의 형태인 배선 구조의 예의 개략적인 도시를 위해, 다시 도 9를 참조하라.
도 10의 S40에서 상기 회로층(250)은 상기 봉지층(240)에 매립된 복수의 칩들(220)의 상기 표면을 가로질러, 그리고 복수의 상기 리세스들(241) 중에 대응하는 것들 내에 형성될 수 있다.
다음으로, 도 7을 참조하면, 수동 소자(230)는 상기 리세스(241)에 제공된다. 본 발명의 사상에서, 상기 수동 소자(230)는 상기 회로층(250)과 접촉하는 상기 리세스(241)에 제공된다. 본 발명의 사상의 예에서, 수동 소자(230)는 리플로우 솔더링에 의해 상기 회로층(250)에 연결될 수 있다.
도 10의 S50에서, 또한, 복수의 칩들(220)이 상기 봉지층(240) 내에 매립되고, 상기 칩들(220)과 관련하여 복수의 리세스들(240)이 상기 봉지층(240)에 형성되어있는 예들에서는, 수동 소자들(230)이, 각각, 상기 리세스들(241)에 제공될 수 있으며, 이들 각각은 상기 회로층(250)에 전기적으로 도전적으로 연결된다.
마지막으로, 도 8을 참조하면, 솔더 볼들(260)은 상기 회로층(250) 상에 제공된다. 상기 솔더볼들(260)은 외부 컨택들을 형성하기 위한 반도체 패키징 기술에서 알려진 임의의 방법에 의해 형성될 수 있다. 상기 솔더볼들(260)은 상기 패키지(200)를 외부 디바이스에 연결하기 위한 외부 단자들을 제공하고, 그 자체로, 예를 들어, 도전성 배선들을 포함하는 재배선 배선층(270)을 통해 칩(들)(220)에 전기적으로 연결될 수 있다.
웨이퍼 레벨 팬-아웃 패키지를 완성하는데 필요한 임의의 다른 단계들은 통상의 기술자에게 용이하게 이해되고 알려져 있고, 따라서, 상세히 설명되지 않을 것이다. 예를 들어, 상술한 바와 같이, 복수의 칩들(220) 및 수동 소자들(230)은 각각 상기 봉지층(240)과 리세스들(241) 내에 제공된 바와 같이 형성될 수 있다. 그 다음, 도10의 S60에서, 이러한 구조를 도 2를 참조하여 설명되고 도시된 유형의 개별 패키지로 나눠지거나 "단일화"하도록 다이싱 공정이 수행될 수 있다.
전술한 바와 같이 본 발명의 기술적 사상에 의하면, 상기 봉지층이 형성된 후에 상기 수동 소자를 상기 패키지 내에 제공하기 때문에, 상기 봉지층의 열팽창에 의한 상기 수동 소자의 변위를 방지할 수 있다. 따라서, 상기 수동 소자와 상기 회로층 사이에서 단락이 발생하지 않는다.
또한, 본 발명의 사상에 따른 웨이퍼 레벨 팬-아웃 패키지의 제조 방법은 상기 회로층을 형성한 후 상기 수동 소자를 형성함으로써 제조 정밀도가 크게 향상될 수 있다; 또한, 수율을 향상시키기 위해 상기 패키지의 형성 중에 상기 수동 소자를 재-제조할 수 있다.
본 발명의 개념이 그 실시 예들을 참조하여 구체적으로 도시되고 기술되었지만, 통상의 기술자들은 첨부된 청구 범위에서 한정된 본 발명의 개념의 사상 및 범위를 벗어나지 않고 형태들 및 세부 사항들에서 다양한 변형들이 이러한 예들에서 이루어질 수 있음을 이해할 것이다.

Claims (10)

  1. 표면 및 상기 표면으로부터 돌출하는 돌출부를 갖는 베이스 기판을 제공하는 단계;
    상기 돌출부로부터 인접하고 측 방향으로 이격된 상기 베이스 기판의 표면 상에 칩을 세팅하는 단계;
    상기 칩 및 상기 돌출부를 밀봉하도록 상기 베이스 기판 상에 봉지층을 형성하는 단계;
    상기 칩의 표면을 노출시키고 상기 봉지층 내에 상기 돌출부에 대응하는 리세스를 형성하도록, 상기 베이스 기판을 제거하는 단계; 및
    상기 리세스 내에 수동 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃(fan-out) 패키지를 제조하는 방법.
  2. 제1항에 있어서,
    상기 수동 소자가 상기 리세스 내에 제공되기 전에, 상기 칩의 상기 노출된 표면 및 상기 리세스 상에 회로층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법.
  3. 제2항에 있어서,
    상기 수동 소자가 상기 리세스 내에 제공된 후에 상기 회로층 상에 솔더 볼들을 제공하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법.
  4. 제1항에 있어서,
    상기 리세스 내에 상기 수동 소자를 제공하는 단계는 리플로우 솔더링을 포함하는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법.
  5. 제1항에 있어서,
    상기 돌출부의 상면과 상기 베이스 기판의 상기 표면 사이의 거리는 50 내지 100 ㎛인 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법.
  6. 제1항에 있어서,
    상기 봉지층은 에폭시 레진을 포함하는 물질로 형성되는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지를 제조하는 방법.
  7. 상부 표면, 상기 상부 표면에 대향하는 하부 표면 및 단부들을 갖는 칩;
    상기 칩의 상기 상부 표면 및 상기 단부들을 덮고 상기 칩의 하부 표면을 노출시키는 봉지층을 포함하되, 상기 봉지층은 상기 봉지층의 측면 상의 상기 봉지층의 표면에 제공된, 상기 칩의 하면과 동일한 방향을 향하는 개구를 갖는 상기 봉지층;
    상기 칩의 하부면을 따라서 그리고 상기 개구 내에서 연장되는 회로층; 및
    상기 개구 내에 위치되고 상기 회로층에 전기적으로 도전적으로 연결된 수동 소자를 포함하고, 상기 회로층은 상기 수동 소자와 상기 봉지층 사이에 개재되는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지.
  8. 제7항에 있어서,
    상기 회로층 상에 배치된 솔더볼들을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지.
  9. 제7항에 있어서,
    상기 수동 소자는 상기 회로층에 솔더링에 의해 연결되는 것을 특징으로 하는 웨이퍼 레벨 팬-아웃 패키지.
  10. 제7항에 있어서,
    상기 개구는 상기 봉지층 내에서 50 내지 100㎛의 깊이를 갖는 것을 특징으로하는 웨이퍼 레벨 팬-아웃 패키지.
KR1020170106246A 2017-03-10 2017-08-22 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법 KR102422242B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
CN201710144202.7 2017-03-10
CN201710144202.7A CN106876290A (zh) 2017-03-10 2017-03-10 晶圆级扇出型封装件及其制造方法
US15/677,049 US10461044B2 (en) 2017-03-10 2017-08-15 Wafer level fan-out package and method of manufacturing the same
US15/677,049 2017-08-15

Publications (2)

Publication Number Publication Date
KR20180103661A true KR20180103661A (ko) 2018-09-19
KR102422242B1 KR102422242B1 (ko) 2022-07-18

Family

ID=59170110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170106246A KR102422242B1 (ko) 2017-03-10 2017-08-22 웨이퍼 레벨 팬-아웃 패키지 및 그 제조 방법

Country Status (3)

Country Link
US (2) US10461044B2 (ko)
KR (1) KR102422242B1 (ko)
CN (1) CN106876290A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659267B (zh) * 2018-12-21 2021-04-23 中芯集成电路（宁波）有限公司 半导体器件制作方法
CN113749295A (zh) * 2020-06-02 2021-12-07 Itm半导体有限公司 电子烟的控制电路模块封装件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113479A (ko) * 2013-03-15 2014-09-24 인텔 모바일 커뮤니케이션스 게엠베하 칩 장치, 칩 패키지 및 칩 장치 제조 방법
US20140353836A1 (en) * 2013-06-04 2014-12-04 David O'Sullivan Chip arrangements and a method for manufacturing a chip arrangement

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6330164B1 (en) * 1985-10-18 2001-12-11 Formfactor, Inc. Interconnect assemblies and methods including ancillary electronic component connected in immediate proximity of semiconductor device
US6576493B1 (en) * 2000-10-13 2003-06-10 Bridge Semiconductor Corporation Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
US6476476B1 (en) * 2001-08-16 2002-11-05 Amkor Technology, Inc. Integrated circuit package including pin and barrel interconnects
JP6293918B2 (ja) 2014-03-12 2018-03-14 インテル コーポレイション 受動マイクロ電子デバイスをパッケージ本体内部に配置したマイクロ電子パッケージ
US9318429B2 (en) 2014-03-31 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated structure in wafer level package
CN103972217B (zh) 2014-04-26 2016-08-24 华进半导体封装先导技术研发中心有限公司 集成无源电容扇出型晶圆级封装结构及制作方法
KR20150131769A (ko) * 2014-05-16 2015-11-25 삼성전기주식회사 압전 패키지
US9431335B2 (en) 2014-10-24 2016-08-30 Dyi-chung Hu Molding compound supported RDL for IC package
TWI607539B (zh) 2015-02-16 2017-12-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9711488B2 (en) 2015-03-13 2017-07-18 Mediatek Inc. Semiconductor package assembly
US9659907B2 (en) 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113479A (ko) * 2013-03-15 2014-09-24 인텔 모바일 커뮤니케이션스 게엠베하 칩 장치, 칩 패키지 및 칩 장치 제조 방법
KR20150079541A (ko) * 2013-03-15 2015-07-08 인텔 모바일 커뮤니케이션스 게엠베하 칩 장치, 칩 패키지 및 칩 장치 제조 방법
US20140353836A1 (en) * 2013-06-04 2014-12-04 David O'Sullivan Chip arrangements and a method for manufacturing a chip arrangement

Also Published As

Publication number Publication date
KR102422242B1 (ko) 2022-07-18
US20200013731A1 (en) 2020-01-09
CN106876290A (zh) 2017-06-20
US10580742B2 (en) 2020-03-03
US10461044B2 (en) 2019-10-29
US20180261553A1 (en) 2018-09-13

Similar Documents

Publication Publication Date Title
US6020629A (en) Stacked semiconductor package and method of fabrication
US7871925B2 (en) Stack package and method for manufacturing the same
KR100431181B1 (ko) 표면 탄성파 필터 패키지 제조방법
KR101858952B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101015726B1 (ko) 반도체 장치 및 전자 장치 제조 방법
KR20090034081A (ko) 적층형 반도체 패키지 장치 및 이의 제작 방법
KR101374145B1 (ko) 반도체 패키지 및 그 제조 방법
CN113130437B (zh) 封装结构及其制造方法
CN103050462A (zh) 半导体器件封装件及方法
JP2008288610A (ja) 回路モジュールの製造方法
US20150171064A1 (en) Package assembly and method for manufacturing the same
WO2006097779A1 (en) Substrate, electronic component, electronic configuration and methods of producing the same
CN106816416B (zh) 半导体嵌入式混合封装结构及其制作方法
US10580742B2 (en) Wafer level fan-out package and method of manufacturing the same
KR100271676B1 (ko) 반도체장치용패키지및반도체장치와그들의제조방법
CN110071048B (zh) 半导体封装以及制造该半导体封装的方法
KR101494814B1 (ko) 팬 아웃 반도체 패키지 및 그 제조 방법
KR100826393B1 (ko) 전도성 패턴을 갖는 실링 라인으로 구비된 웨이퍼 레벨디바이스 패키지 및 그 패키징 방법
KR100850213B1 (ko) 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
TWI663663B (zh) 電子封裝構件及其製作方法
KR100871379B1 (ko) 반도체 패키지의 제조방법
KR20170124769A (ko) 전자 소자 모듈 및 그 제조 방법
KR102205195B1 (ko) 반도체 칩 적층 패키지 및 그 제조 방법
KR20150000174A (ko) 전자 소자 모듈 및 그 제조 방법
TWI748189B (zh) 系統模組封裝結構及系統模組封裝方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant