KR20150065610A - 직사각형 프로파일을 갖는 스페이서 및 그 형성 방법 - Google Patents

직사각형 프로파일을 갖는 스페이서 및 그 형성 방법 Download PDF

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Abstract

방법은 패터닝된 특징부의 상부면 및 측벽 상에 스페이서층을 형성하는 단계를 포함하고, 상기 패터닝된 특징부는 베이스층 위에 있다. 스페이서층의 상부면 및 측벽면과 접촉하도록 보호층이 형성된다. 보호층의 수평 부분은 제거되고, 상기 제거 후에 보호층의 수직 부분이 남아 있다. 스페이서층은 스페이서층의 수평 부분을 제거하도록 에칭되고, 스페이서층의 수직 부분은 스페이서의 부분을 형성하도록 남아 있다.

Description

직사각형 프로파일을 갖는 스페이서 및 그 형성 방법{SPACERS WITH RECTANGULAR PROFILE AND METHODS OF FORMING THE SAME}
본 개시는 직사각형 프로파일을 갖는 스페이서 및 그 형성 방법에 관한 것이다.
스페이서는 집적 회로의 제조에 사용되는 흔한 특징부이고, 트랜지스터의 형성을 포함하는 라인 프로세스의 전방 단부와, 트랜지스터들을 접속하는 금속 연결부의 형성을 포함하는 라인 프로세스의 후방 단부 모두에 사용된다. 예컨대, 트랜지스터들은 트랜지스터의 게이트 전극 상에 게이트 스페이서를 갖는 경우가 많다. 게이트 스페이서는 게이트 전극을 다른 도전성 특징부로부터 전기적으로 절연시킨다. 더욱이, 게이트 스페이서는 트랜지스터의 소스와 드레인 구역의 위치를 정하도록 사용된다.
본 발명은 종래의 문제점을 제거 또는 경감하기 위한 것이다.
실시예 및 그 이점을 보다 완벽하게 이해하기 위하여, 이하, 첨부 도면과 함께 취한 아래의 설명을 참조한다.
도 1 내지 도 8은 직사각형 프로파일이 형성되는, 몇몇 예시적인 실시예에 따른 집적 회로 구조체의 제조시에 중간 스테이지의 단면도이고,
도 9는 몇몇 예시적인 실시예에 따른 트랜지스터의 단면도를 예시하는데, 트랜지스터는 직사각형 단면 형상을 갖는 게이트 스페이서를 구비한다.
본 개시의 실시예의 제조 및 이용이 아래에서 상세하게 논의된다. 그러나, 실시예는 광범위한 특정한 상황에서 실현될 수 있는 많은 적용 가능한 개념을 제공한다는 것을 알아야 한다. 논의된 특정한 실시예는 예시적이고, 본 개시의 범위를 제한하지 않는다.
다양한 예시적인 실시예에 따라 직사각형 스페이서를 갖는 집적 회로 구조체와 그 형성 방법이 제공된다. 집적 회로 구조체를 형성하는 중간 스테이지가 예시되어 있다. 실시예들의 변형이 논의된다. 다양한 도면 및 예시적인 실시예에 걸쳐서, 동일한 요소를 가리키도록 동일한 참조 번호가 사용된다.
도 1은 베이스층(22)과, 이 베이스층(22) 위의 패터닝된 특징부(24)를 포함하는 웨이퍼(100)의 일부를 예시한다. 몇몇 예시적인 실시예에서, 베이스층(22)은 유전체층이다. 예컨대, 베이스층(22)은 약 3.0보다 낮은 k 값을 갖는 로우-k 유전체 재료를 포함할 수 있고, 이 로우-k 유전체 재료는 탄소를 함유할 수 있으며 공극을 가질 수 있다. 이들 실시예에서, 베이스층(22)은 반도체 기판(25) 위에 남아 있을 수 있고, 반도체 기판은 실리콘 기판, 실리콘 탄소 기판, III-V족 화합물 반도체 기판 등일 수 있다. 집적 회로 디바이스(27; 트랜지스터 등)는 반도체 기판(25)의 상부면에 형성될 수 있다. 패터닝된 특징부(24)는 이들 실시예에서 유전체 패턴일 수 있다. 예컨대, 패터닝된 특징부(24)는 비정질 실리콘으로 구성된다. 패터닝된 특징부(24)의 형성은 베이스층(22) 위에 블랭킷층을 형성한 다음, 블랭킷층을 패터닝하는 것을 포함할 수 있다. 패터닝된 특징부(24)는 실질적으로 수직 측벽을 가질 수 있다.
변형예에서, 베이스층(22)은 실리콘 기판, 실리콘 탄소 기판, III-V족 화합물 반도체 기판 등일 수 있는 반도체 기판이다. 이들 실시예에서, 패터닝된 특징부(24)는 트랜지스터의 게이트 스택일 수 있다. 예컨대, 패터닝된 특징부(24)는 게이트 유전체(26)와, 게이트 유전체(26) 위의 게이트 전극(28)을 포함할 수 있다.
도 2를 참조하면, 패터닝된 특징부(24)의 상부면 위에 그리고 측벽 상에 스페이서층(30)이 형성된다. 몇몇 실시예에서, 스페이서층(30)은, 산화물(실리콘 산화물과 티타늄 산화물 등), 질화물(실리콘 질화물과 티타늄 질화물 등), 또는 다른 유전체 재료일 수 있는 유전체 재료 또는 금속 스페이서로 형성된다. 스페이서층(30)은 균질한 구조체를 가질 수 있고, 이런 이유로 전체 스페이서층(30)은 상부에서 저부까지 동일한 재료로 형성된다. 스페이서층(30)은 등각층을 형성하도록 구성되는 증착법을 이용하여 형성될 수 있고, 이 증착법은 원자층 증착(ALD; Atomic Layer Deposition), 화학 기상 증착(CVD; Chemical Vapor Deposition), 금속 유기 화학 기상 증착(MOCVD; Metal Organic Chemical Vapor Deposition) 등으로부터 선택될 수 있다. 이런 이유로, 결과적인 스페이서층(30)은 등각일 수 있다. 예컨대, 수직 부분의 두께(T1)는 수평 부분의 두께(T2)에 가깝고, T1과 T2 간의 차이의 절대값은 양 T1과 T2의 약 25%보다 작다. 몇몇 예시적인 실시예에서, 두께(T1과 T2)는 약 5 nm 내지 약 500 nm의 범위 내에 있다. 그러나, 설명 전체에 걸쳐서 언급된 값은 단순히 예이고, 상이한 값으로 변경될 수 있다는 것을 알아야 한다.
도 3은 스페이서층(30)의 수직 부분과 수평 부분 상에 블랭킷층을 형성하는, 보호층(32)의 형성을 예시한다. 보호층(32)은 스페이서층(30)의 재료와 상이한 재료를 포함한다. 예컨대, 스페이서층(30)이 산화물층인 실시예에서, 보호층은 질화물 함유층일 수 있고, 산소를 더 포함할 수 있거나, 산소가 없을 수 있다. 스페이서층(30)이 질화물층인 실시예에서, 보호층은 산화물 함유층일 수 있고, 질소를 더 포함할 수 있거나, 질소가 없을 수 있다. 보호층(32)과 아래의 산화물층(30) 간의 차이는 상당히 충분하므로, 후속하는 에칭 프로세스에서 적절한 에칭액이 보호층(32)과 아래의 산화물층(30) 중 하나를 공격하고 다른 하나는 공격하지 않도록 선택될 수 있다.
보호층(32)은 등각층으로서 형성되므로, 보호층(32)의 수직 부분과 수평 부분이 유사한 두께를 갖는다. 몇몇 실시예에서, 보호층(32)의 두께(T3)는 약 5Å 내지 약 50Å의 범위 내에 있지만, 더 크거나 작은 두께가 사용될 수 있다.
몇몇의 예시적인 실시예에서, 보호층(32)은 프로세스 가스가 제공되는 프로세스 챔버 또는 용광로 내에서 형성된다. 프로세스 가스는 스페이서층(30)의 재료 및 보호층(32)의 원하는 재료에 따라 질소(N2), 산소(O2), CH4와 질소(N2)의 조합된 가스, CH2F2 등으로부터 선택될 수 있다.
보호층(32)의 형성은 표면층이 보호층(32)으로 변환되도록 스페이서층(30)의 표면층을 프로세스 가스와 반응시키는 것을 포함할 수 있다. 예컨대, 스페이서층(30)이 실리콘 산화물 등의 산화물(질소가 없을 수 있음)을 포함할 때에, N2 등의 질소 함유 가스는 스페이서층(30)의 표면층을 질소 함유층으로 변환시키기 위해 질화를 수행하도록 사용될 수 있다. 결과적인 보호층(32)은 스페이서층(30)의 재료의 질화물을 포함한다. 예컨대, 보호층(32)은 몇몇 예시적인 실시예에서 실리콘 산질화물을 포함한다. 이들 실시예에서, 스페이서층(30)은 산소 원자의 갯수에 대한 실리콘 원자의 비율이고 보호층(32)에서의 실리콘 대 산소 비율과 동일한 실리콘 대 산소 비율을 갖는다.
스페이서층(30)이 실리콘 질화물 등의 질화물(산소가 없을 수 있음)을 포함할 때에, O2 등의 산소 함유 가스는 스페이서층(30)의 표면층을 산화물로 변환시키기 위해 산화를 수행하도록 사용될 수 있다. 결과적인 보호층(32)은 스페이서층(30)의 재료의 산화물을 포함한다. 예컨대, 보호층(32)은 몇몇 예시적인 실시예에서 실리콘 산질화물을 포함한다. 이들 실시예에서, 스페이서층(30)은 산소 원자의 갯수에 대한 실리콘 원자의 비율이고 보호층(32)에서의 실리콘 대 질소 비율과 동일한 실리콘 대 질소 비율을 갖는다. 보호층(32)이 반응을 통해 형성되는 실시예에서, 보호층(32)의 두께는 균일하고 수직 부분과 수평 부분은 동일한 두께(T3)를 갖는다.
보호층(32)의 형성은 증착 프로세스를 통해 달성될 수 있다. 예컨대, CH4와 N2의 조합된 가스가 사용될 때에, 결과적인 보호층(32)은 도 2에서 스페이서층(30) 상에 증착되는 탄소와 질소(CN) 함유층일 수 있다. CN 함유층은 폴리머층일 수 있다. CH2F2가 프로세스 가스로서 사용되는 몇몇의 다른 예시적인 실시예에서, 결과적인 보호층(32)은 도 2에서 스페이서층(30) 상에 증착되는 탄소와 불소(CF) 함유 폴리머층일 수 있다.
예시적인 프로세스에서, 보호층(32)의 형성 시에, 웨이퍼(10)는 가열되거나 가열되지 않을 수 있다. 예컨대, 보호층(32)의 형성은 약 10℃ 내지 약 500℃ 범위의 온도로 수행될 수 있다. 형성 중에, 플라즈마는 턴온될 수 있다(또는 턴온되지 않을 수 있다). 플라즈마가 턴온될 때에, 전력은 약 10 와트 내지 약 2,000 와트 범위 내에 있을 수 있다. 인가되는 바이어스 전압이 없거나 실질적으로 없으므로, 웨이퍼(100)는 공격받지 않는다. 보호층(32)의 형성이 프로세스 챔버 내에서 형성될 때에, 프로세스 챔버의 압력은 약 0.1 mtorr 내지 약 50 mtorr일 수 있다. 프로세스 가스의 유량은 약 1 sccm 내지 약 2,000 sccm일 수 있다.
도 4를 참조하면, 보호층(32)의 형성 후에, 이방성 에칭이 보호층(32)의 수평 부분을 제거하도록 수행되고, 보호층(32)의 수직 부분이 에칭되지 않은 상태로 남게 된다. 스페이서층(30)이 또한 에칭되지 않는다. 에칭은 건식 에칭일 수 있고, 에칭액 가스는 보호층(32)과 스페이서층(30)의 에칭 선택도(이하, 제1 에칭 선택도로서 지칭됨)가 높도록 선택된다. 제1 에칭 선택도는 스페이서층(30)의 에칭률에 대한 보호층(32)의 에칭률의 비율이다. 예컨대, 제1 에칭 선택도는 약 4보다 높을 수 있다. 스페이서층(30)이 산화물을 포함하는 실시예에서, 보호층(32)은 질화물을 포함하고, 에칭액 가스는 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 이들의 조합을 포함할 수 있다. 스페이서층(30)이 질화물을 포함하는 실시예에서, 보호층(32)은 산화물을 포함하고, 에칭액 가스는 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 이들의 조합을 포함할 수 있다. 스페이서층(30)이 CN 함유 폴리머를 포함하는 실시예에서, 에칭액 가스는 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 이들의 조합을 포함할 수 있다. 스페이서층(30)이 CF 함유 폴리머를 포함하는 실시예에서, 에칭액 가스는 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 이들의 조합을 포함할 수 있다. 에칭 선택도는 사용되는 화학 물질의 유량 비율을 조정함으로써 조절될 수 있다.
보호층(32)의 에칭 후에, 스페이서층(30)이 패터닝된다. 도 5를 참조하면, 스페이서층(30)과 보호층(32)의 결과적인 나머지 부분은 이후에 스페이서(34)로서 지칭된다. 에칭은 보호층(32)을 에칭하기 위한 것인 도 4에 도시된 단계에 사용되는 에칭액과 상이한 에칭액을 이용하여 수행된다. 에칭은 또한 이방성 에칭(등방성 효과가 포함되거나 포함되지 않음)일 수 있다. 스페이서층(30)의 패터닝 시에, 스페이서층(30)의 수평 부분이 제거되고, 스페이서층(30)의 수직 부분이 에칭되지 않은 상태로 남게 된다. 에칭은 건식 에칭일 수 있고, 에칭액 가스는 스페이서층(30)과 보호층(32)의 에칭 선택도(이하, 제2 에칭 선택도로서 지칭됨)가 높도록 선택되고, 제2 에칭 선택도는 보호층(32)의 에칭률에 대한 스페이서층(30)의 에칭률의 비율이다. 예컨대, 제2 에칭 선택도는 약 4보다 높을 수 있다. 스페이서층(30)이 산화물을 포함하는 실시예에서, 보호층은 질화물을 포함하고, 에칭액은 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 다른 탄소와 불소 함유 가스를 포함할 수 있다. 스페이서층(30)이 질화물을 포함하는 실시예에서, 보호층은 산화물을 포함하고, 에칭액은 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy, 또는 다른 탄소와 불소 함유 가스를 포함할 수 있다. 보호층(32)이 CN 함유 폴리머를 포함하는 실시예에서, 에칭액은 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy를 포함할 수 있다. 보호층(32)이 CF 함유 폴리머를 포함하는 실시예에서, 에칭액은 또한 CF4, Cl2, CH4, N2, O2, H2, CxFy를 포함할 수 있다.
스페이서층(30)의 패터닝 동안에, 보호층(32)은 스페이서층(30)의 측벽 부분을 보호한다. 그 결과, 결과적인 스페이서(34)의 외부 에지는 실질적으로 수직이고, 스페이서(34)는 단면도에서 직사각형 형상을 갖는다. 비교로서, 보호층(32)이 채택되지 않으면, 결과적인 스페이서의 외부 측벽은 더 곡선형이 되는데, 상부가 하부보다 좁게 증가한다. 직사각형 스페이서(34)는 상부에서 저부까지 실질적으로 균일한 폭을 갖는다[보호층(32)은 스페이서층(30)의 두께보다 훨씬 작은 두께를 갖는다].
몇몇 실시예에서, 예컨대 패터닝된 특징부(24)가 맨드릴인 경우[스페이서(34)를 형성하도록 희생 패턴이 형성됨], 패터닝된 특징부(24)가 제거되고 스페이서(34)가 남게 된다. 도 6은 결과적인 구조체를 예시한다. 그런 이유로, 스페이서(34)의 평균 피치는 패터닝된 특징부(24)의 피치의 절반 만큼 작다. 스페이서를 형성하도록 맨드릴을 사용함으로써, 스페이서(34)의 피치가 포토리소그래피 프로세스가 달성할 수 있는 것보다 작은 값으로 감소될 수 있다.
도 7은 에칭 마스크로서 스페이서(34)를 이용하는 베이스층(20)의 에칭을 예시하는데, 이에 의해 베이스층(20)의 상부면으로부터 베이스층(20) 내로 연장하도록 리세스(36)가 형성된다. 이들 실시예에서, 베이스층(20)은 유전체층, 실리콘 기판 등일 수 있다. 다음에, 도 8에 도시된 바와 같이, 베이스층(22)의 재료와 상이한 재료로 형성되는 특징부(38)가 형성되어 도 7에서의 리세스(36)를 충전한다. 특징부(38)는 베이스층(20)의 재료와 상이한 재료로 형성된다. 예컨대, 베이스층(20)이 반도체 기판인 경우, 특징부(38)는 유전체 특징부일 수 있다. 베이스층(20)이 로우-k 유전체층 등의 유전체층인 경우, 특징부(38)는 구리 라인 등의 금속 라인일 수 있다. 도 7에 도시된 스페이서(34)는 도 8에 도시된 바와 같이 제거된다.
도 9는 변형예에 따른 집적 회로 구조체의 단면도를 예시하는데, 여기서, 패터닝된 특징부(24)는 게이트 유전체(26)와 게이트 전극(28)을 포함하는 게이트 스택이다. 이들 실시예에서, 스페이서(34)는 반도체 기판인 베이스층(20)의 소스 및 드레인 구역(42)을 더 포함하는 결과적인 트랜지스터(40)의 게이트 스페이서이다. 결과적인 구조체에서, 게이트 스페이서(34)는 남아 있는 스페이서층(30)을 균질한 내부로서 포함하고, 보호층(32)은 게이트 스페이서(34)의 외부를 형성하며, 각 스페이서층(30) 각각은 게이트 전극(28)의 에지와 접촉하는 내부 에지와, 보호층(32)과 접촉하는 외부 에지를 갖는다. 보호층(32)은 예시적인 실시예에서 어떠한 수평 부분도 갖지 않는다.
도 9는 또한 접촉 에칭 중지층(CESL; Contact Etch Stop Layer)과, CESL 위의 층간 유전체(ILD; Inter-Layer Dieletric)를 포함할 수 있다. 유전체층(44)은 보호층(32)의 재료와 상이한 재료로 형성될 수 있다. 예컨대, 유전체층(44)은 인-실리케이트 유리(PSG; Phospho-Silicate glass), 붕소-실리케이트 유리(BSG; Boro-Silicate Glass), 붕소 도핑된 인-실리케이트 유리(BPSG; Boron-Doped Phospho-Silicate Glass), 테트라에틸 오소실리케이트(TEOS; Tetraethyl Orthosilicate) 산화물, TiN, SiOC, 또는 다른 적용 가능한 재료를 포함할 수 있다. 보호층(32)의 저부면은 기판(20)[및/또는 소스/드레인 구역(42)]의 상부면보다 높고 이 상부면으로부터 떨어져 있으며, 유전체층(44)은 보호층(32)의 저부면을 기판(20)[및/또는 소스/드레인 구역(42)]으로부터 분리시킨다.
보호층(32)은 스페이서층(30)과 유전체층(44) 사이에 있는 수직 박막을 형성한다. 상단부로부터 저단부까지, 보호층(32)의 두께는 실질적으로 균일할 수 있다. 예컨대, 보호층(32)의 하부 90%는 약 5%보다 작은 변동률을 갖는 균일한 두께를 갖는다.
본 개시의 실시예는 몇몇의 유리한 특징부를 갖는다. 보호층(32)을 형성하고 보호층(32)의 수직 부분을 제거함으로써, 스페이서(30)가 수직 프로파일을 갖도록 형성될 수 있다. 예컨대, 직사각형 프로파일을 갖는 스페이서의 패턴을 아래의 층으로 전사할 때에, 아래에 있는 특징부의, 스페이서에 의해 정해지는 패터닝 폭이 보다 균일하다.
몇몇 실시예에 따르면, 방법은 패터닝된 특징부의 상부면 및 측벽 상에 스페이서층을 형성하는 단계를 포함하고, 상기 패터닝된 특징부는 베이스층 위에 있다. 스페이서층의 상부면 및 측벽면과 접촉하도록 보호층이 형성된다. 보호층의 수평 부분은 제거되고, 상기 제거 후에 보호층의 수직 부분이 남아 있다. 스페이서층은 스페이서층의 수평 부분을 제거하도록 에칭되고, 스페이서층의 수직 부분은 스페이서의 부분을 형성하도록 남아 있다.
다른 실시예에 따르면, 패터닝된 특징부의 상부면 및 측벽 상에 스페이서층을 형성하는 단계로서, 상기 패터닝된 특징부는 베이스층 위에 있는 것인 단계, 및 보호층을 발생시키도록 스페이서층의 상부면을 프로세스 가스와 반응시키는 단계를 포함한다. 스페이서층의 저부면은 상기 프로세스 가스와 반응하지 않은 상태로 남아 있다. 보호층의 수평 부분은 제1 에칭액 가스를 이용하여 제거되고, 상기 제거 후에 보호층의 수직 부분이 남아 있다. 이때에, 스페이서층은 제1 에칭액 가스와 상이한 제2 에칭액 가스를 이용하여 스페이서층의 수평 부분을 제거하도록 에칭되고, 스페이서층의 수직 부분은 스페이서의 부분을 형성하도록 남아 있다.
또 다른 실시예에 따르면, 디바이스는 반도체 기판, 반도체 기판 위의 게이트 스택, 및 게이트 스택의 측벽 상의 게이트 스페이서를 포함한다. 게이트 스택은 게이트 스택의 측벽과 접촉하는 내부 측벽을 갖는 내부, 및 외부를 포함하고, 상기 외부는 상기 내부의 외부 에지와 접촉하는 내부 에지를 포함한다. 내부와 외부는 상이한 재료를 포함한다. 외부는 실질적으로 균일한 두께를 갖고, 반도체 기판 위에 있고 반도체 기판으로부터 떨어져 있는 저부면을 갖는다. 디바이스는 게이트 스페이서에 인접한 소스/드레인 구역을 더 포함한다.
본 발명의 실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다. 또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다. 게다가, 각 청구항 별개의 실시예를 구성하고, 다양한 청구항들 및 실시예들의 조합이 본 개시의 범위 내에 있다.

Claims (20)

  1. 패터닝된 특징부의 상부면 및 측벽 상에 스페이서층을 형성하는 단계로서, 상기 패터닝된 특징부는 베이스층 위에 있는 것인 단계;
    상기 스페이서층의 상부면 및 측벽면과 접촉하는 보호층을 형성하는 단계;
    상기 보호층의 수평 부분을 제거하는 단계로서, 상기 제거 후에 보호층의 수직 부분이 남아 있는 것인 단계; 및
    상기 스페이서층의 수평 부분을 제거하도록 스페이서층을 에칭하는 단계로서, 상기 스페이서층의 수직 부분이 스페이서의 부분을 형성하도록 남아 있는 것인 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 보호층을 형성하는 단계는, 스페이서층의 표면층을 보호층으로 변환시키도록 질화를 수행하는 단계를 포함하는 것인 방법.
  3. 제1항에 있어서,
    상기 보호층을 형성하는 단계는, 스페이서층의 표면층을 보호층으로 변환시키도록 산화를 수행하는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서,
    상기 보호층을 형성하는 단계는, 상기 스페이서층 위에 보호층을 증착하는 것을 포함하고, 상기 증착을 위한 프로세스 가스는 CH4 및 N2를 포함하는 것인 방법.
  5. 제1항에 있어서,
    상기 보호층을 형성하는 단계는, 상기 스페이서층 위에 보호층을 증착하는 것을 포함하고, 상기 증착을 위한 프로세스 가스는 CH2F2를 포함하는 것인 방법.
  6. 제1항에 있어서,
    상기 스페이서층을 에칭한 후에, 상기 패터닝된 특징부를 제거하는 단계;
    상기 베이스층 내에 트렌치를 형성하도록 베이스층을 에칭하는 단계로서, 상기 스페이서가 에칭 마스크로서 사용되는 것인 단계; 및
    상기 트렌치 내에 특징부를 형성하도록 상기 베이스층의 재료와 상이한 재료를 충전시키는 단계
    를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 패터닝된 특징부는 게이트 유전체와, 상기 게이트 유전체 위의 게이트 전극을 포함하고, 상기 베이스층은 반도체 기판을 포함하는 것인 방법.
  8. 패터닝된 특징부의 상부면 및 측벽 상에 스페이서층을 형성하는 단계로서, 상기 패터닝된 특징부는 베이스층 위에 있는 것인 단계;
    보호층을 발생시키도록 상기 스페이서층의 상부면을 프로세스 가스와 반응시키는 단계로서, 상기 스페이서층의 저부면은 상기 프로세스 가스와 반응하지 않은 상태로 남아 있는 것인 단계;
    제1 에칭액 가스를 이용하여 상기 보호층의 수평 부분을 제거하는 단계로서, 상기 제거 후에 보호층의 수직 부분이 남아 있는 것인 단계; 및
    상기 제1 에칭액 가스와 상이한 제2 에칭액 가스를 이용하여 상기 스페이서층의 수평 부분을 제거하도록 스페이서층을 에칭하는 단계로서, 상기 스페이서층의 수직 부분이 스페이서의 부분을 형성하도록 남아 있는 것인 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 스페이서층을 에칭한 후에, 상기 보호층의 수직 부분은 스페이서층의 수직 부분을 갖는 스페이서를 형성하도록 남아 있는 것인 방법.
  10. 제8항에 있어서,
    상기 스페이서층의 표면층을 프로세스 가스와 반응시키는 단계는, 산소 함유 프로세스 가스에서 스페이서층의 표면층을 산화시키는 것을 포함하고, 상기 보호층은 스페이서층의 산화물을 포함하는 것인 방법.
  11. 제8항에 있어서,
    상기 스페이서층의 표면층을 프로세스 가스와 반응시키는 단계는, 질화물 함유 프로세스 가스에서 스페이서층의 표면층을 질화시키는 것을 포함하고, 상기 보호층은 스페이서층의 질화물을 포함하는 것인 방법.
  12. 제8항에 있어서,
    상기 보호층의 수평 부분을 제거하는 동안에, 상기 보호층의 제1 에칭률은 상기 스페이서층의 제2 에칭률보다 높고, 상기 스페이서층을 에칭하는 동안에, 상기 보호층의 제3 에칭률은 상기 스페이서층의 제4 에칭률보다 낮은 것인 방법.
  13. 제8항에 있어서,
    상기 보호층의 수평 부분을 제거하는 것과 상기 스페이서층을 에칭하는 것은 모두 이방성 에칭을 포함하는 것인 방법.
  14. 제8항에 있어서,
    상기 스페이서층을 에칭한 후에, 패터닝된 특징부를 제거하는 단계;
    상기 베이스층 내에 트렌치를 형성하도록 베이스층을 에칭하는 단계로서, 상기 스페이서는 에칭 마스크로서 사용되는 단계; 및
    상기 트렌치 내에 특징부를 형성하도록 상기 베이스층의 재료와 상이한 재료를 충전시키는 단계
    를 더 포함하는 방법.
  15. 반도체 기판;
    상기 반도체 기판 위의 게이트 스택;
    상기 게이트 스택의 측벽 상의 게이트 스페이서; 및
    상기 게이트 스페이서에 인접한 소스/드레인 구역
    을 포함하고, 상기 게이트 스택은,
    게이트 스택의 측벽과 접촉하는 내부 측벽을 갖는 내부; 및
    외부를 가지며, 상기 외부는,
    상기 내부의 외부 에지와 접촉하는 내부 에지; 및
    상기 반도체 기판 위에 있고 반도체 기판으로부터 떨어져 있는 저부면
    을 포함하고, 상기 내부와 외부는 상이한 재료를 포함하며, 상기 외부는 실질적으로 균일한 두께를 갖는 것인 디바이스.
  16. 제15항에 있어서,
    상기 내부는 상기 반도체 기판의 상부면과 접촉하는 저부면을 갖고, 상기 외부의 저부면은 내부의 저부면보다 높은 것인 디바이스.
  17. 제15항에 있어서,
    상기 게이트 스페이서의 내부는 산화물을 포함하고, 상기 게이트 스페이서의 외부는 산화물에 더하여 질소를 포함하는 것인 디바이스.
  18. 제15항에 있어서,
    상기 게이트 스페이서의 내부는 질화물을 포함하고, 상기 게이트 스페이서의 외부는 질화물에 더하여 산소를 포함하는 것인 디바이스.
  19. 제15항에 있어서,
    상기 게이트 스페이서의 외부는 탄소와 질소 함유 폴리머를 포함하는 것인 디바이스.
  20. 제15항에 있어서,
    상기 게이트 스페이서의 외부는 탄소와 불소 함유 폴리머를 포함하는 것인 디바이스.
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