KR19990061081A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비아콘택 식각시 콘택홀내에 발생하는 폴리머를 제거시킴으로서 콘택저항을 감소시키는 기술에 관한 것이다.

이를 위해 본 발명은 반도체 기판 상부에 형성된 금속배선과 TiN막을 패터닝한 후 전표면에 폴리실리콘막을 형성하고 산소분위기에서 폴리실리콘막을 산화시켜 TiN막의 Ti원자와 폴리실리콘막의 Si원자가 반응하여 Ti_xSi_y막을 형성시킴과 더불어 금속배선 측벽에 실리콘산화막을 형성한 다음,콘택식각시 플로린계 가스를 첨가하여 플로린계의 F 기가 Ti_xSi_y막의 Si 기와 반응시켜 SiF₆의 휘발성 성분으로 증발하게 되어 콘택홀내 폴리머의 잔류량을 감소시킴으로써 디바이스의 특성을 개선시켜 소자의 생산수율을 향상시키는 반도체 소자의 제조방법을 제공한다.

Description

반도체 소자의 제조방법

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비아콘택 식각시 콘택홀내에 발생하는 폴리머를 제거시킴으로서 콘택저항이 감소하여 디바이스의 특성 및 공정 안정화를 향상시키는 기술에 관한 것이다.

일반적으로, 반도체 소자는 각각의 소자들을 형성한 후, 소자의 최상층에는 각각의 소자에 전압을 인가하는 금속배선이 형성된다.

이러한 금속배선으로는 다른 재료들에 비해 증착 공정이 간단하고, 저저항의 특성을 갖는 Al 계열 금속이 주로 사용되는데, Al 계열 금속배선 콘택의 경우에는 금속층과 접촉되는 부분에서의 스파이크나 불순물의 확산을 방지하기 위하여 콘택면과 금속배선의 사이에 Ti/TiN/Al 적층 구조의 금속배선층을 형성하여 사용한다.

또한, 반도체 소자에서 상하의 도전배선을 연결하는 콘택홀은 자체의 크기와 주변 배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)는 증가한다.

따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.

도 1은 종래 기술에 따른 반도체 소자의 제조공정도이다.

먼저, 반도체 기판(10) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 산화막으로 이루어진 절연막(도시 않됨)을 형성한다.

다음, 상기 절연막 상부에 식각장벽층(12)과, Al막 또는 W막으로 이루어진 하부 금속배선(14) 및 반사방지막으로 TiN막(16)을 순차적으로 형성한다.

그 다음, 상기 TiN막(16)과 금속배선(14) 및 식각장벽층(12)을 패터닝한 다음 상기 박막들을 둘러싸는 층간절연막(18)을 형성한다.

다음, 상기 구조의 전표면에 평탄화막(20)으로 에스.오.지(Spin On Glass 이하, SPG)막을 일정 두께로 형성한다.

그 다음, 상기 평탄화막(20)에서 콘택용 식각마스크로 건식식각하여 상기 금속배선(14)이 노출되는 콘택홀(22)을 형성한다.

이 때, 상기 콘택홀(22)내에는 폴리머(24)가 형성된다.(도 1 참조)

상기와 같은 종래 기술에 따르면, 반도체 장치 중 디.엠.디(Double Metal Device)구조에서 비아 콘택홀을 형성하기 위해 건식공정으로 콘택식각시 W 또는 Al으로 이루어진 하부 금속배선 상부에 반사방지막으로 TiN막이 형성되어 있는 경우에 효과적인 제거방법으로 화학적인 반응 보다는 이온(Ion)에 의한 물리적인 반응으로 식각층을 제거하는데 물리적인 이온 충격에서도 효과적으로 제거가 되지 않기 때문에 필요이상으로 오버에칭(Over etching)을 실시하게 된다.

따라서, 과도한 오버에칭에 의해 다량의 폴리머가 발생하고 이러한 폴리머는 후속공정의 세정공정으로도 완벽하게 제거가 되지 않으며, 콘택홀의 버툼(Bottom)에 미세하게 잔류하여 콘택저항을 상승시키는 요인으로 작용하게 된다.

또한, 비아 콘택홀의 크기가 수축됨에 따라 콘택저항은 계속 상승함과 더불어 콘택홀 버툼의 폴리머 역시 더욱 많은 분포로 남게되어 콘택저항에 악영향을 미치게 되며, 후속공정에서 파티클 등의 소오스(Source)가 되어 디바이스 특성 및 공정안정화를 저해시켜 소자의 생산수율을 떨어뜨리는 문제점이 발생된다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판 상부에 형성된 금속배선과 TiN막을 패터닝한 후 전표면에 폴리실리콘막을 형성하고 산소분위기에서 폴리실리콘막을 산화시켜 TiN막의 Ti원자와 폴리실리콘막의 Si원자가 반응하여 Ti_xSi_y막을 형성시킴과 더불어 금속배선 측벽에 실리콘산화막을 형성한 다음,콘택식각시 플로린계 가스를 첨가하여 플로린계의 F 기가 Ti_xSi_y막의 Si 기와 반응시켜 SiF₆의 휘발성 성분으로 증발하게 되어 콘택홀내 폴리머의 잔류량을 감소시킴으로써 디바이스의 특성을 개선시켜 소자의 생산수율을 향상시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 따른 반도체 소자의 제조공정도

도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 제조공정도

도면의 주요 부분에 대한 부호의 설명

10, 30 : 반도체 기판 12, 32 : 식각장벽층

14, 34 : 금속배선 16, 36 : TiN막

18, 44 : 층간절연막 20, 42 : 평탄화막

22, 48 : 콘택홀 24 : 폴리머

38 : 폴리실리콘막 40 : Ti_xSi_y막

39 : 실리콘산화막 46 : 감광막패턴

상기 목적을 달성하기 위해 본 발명에 따르면,

하부구조물을 구비하는 반도체 기판 상부에 식각장벽층과 금속배선, TiN막을 순차적으로 형성하는 공정과,

상기 TiN막과 금속배선, 식각장벽층을 순차적으로 패터닝하는 공정과,

상기 구조의 전표면에 폴리실리콘막을 형성하는 공정과,

상기 폴리실리콘막을 산소분위기에서 산화시켜 상기 TiN막의 Ti원자와 폴리실리콘막의 Si원자가 반응하여 Ti_xSi_y막을 형성함과 더불어 금속배선 측벽에 실리콘산화막을 형성하는 공정과,

상기 구조의 전표면에 평탄화막과 층간절연막, 콘택용 감광막패턴을 순차적으로 형성하는 공정과,

상기 감광막패턴을 식각마스크로 이용하여 건식식각하되 플로린계 가스를 사용하여 상기 금속배선 표면이 노출되는 콘택홀을 형성함과 더불어 폴리머를 제거하는 공정을 구비한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 제조공정도이다.

먼저, 반도체 기판(30) 상부에 소정의 하부 구조물들, 예컨대 소자분리 산화막과, 모스 전계효과 트랜지스터, 비트선, 캐패시터등을 형성하고, 상기 구조의 전표면에 산화막 재질로 이루어진 절연막(도시 않됨)을 형성한다.

다음, 상기 절연막 상부에 도전막의 재질로 이루어진 식각장벽층(32)과, Al막 또는 W막으로 이루어진 하부 금속배선(34), 반사방지막으로 TiN막(36)을 순차적으로 형성한다.

그 다음, 상기 TiN막(36)과 금속배선(34), 식각장벽층(32)을 순차적으로 패터닝한 후, 상기 박막들을 둘러싸는 폴리실리콘막(38)을 형성한다.

이 때, 상기 폴리실리콘막(38)은 500 ∼ 1500Å 두께로 형성한다.(도 2a 참조)

그 다음, 상기 폴리실리콘막(38)을 300 ∼ 800℃ 온도로 O₂분위기에서 산화시켜 상기 TiN막(36)의 Ti원자와 폴리실리콘막(38)의 Si원자가 반응하여 Ti_xSi_y막(40)을 형성한다.

이 때, 상기 금속배선(34) 측벽의 폴리실리콘막(38)은 산소가스와의 반응에 의해 실리콘산화막(39)으로 변형된다.(도 2b 참조)

다음, 상기 구조의 전표면에 평탄화막(42)으로 SOG막을 형성하고, 산화막재질로 이루어진 층간절연막(44)을 형성한 다음 콘택용 감광막패턴(46)을 형성한다.

여기서, 통상적으로 층간절연막을 한번 더 형성하게 되는데, 상기 금속배선(34) 측벽에 실리콘산화막(39)의 형성으로 인해 층간절연막 형성공정을 생략할 수 있다.(도 2c 참조)

그 다음, 상기 감광막패턴(46)을 마스크로 건식식각하여 상기 금속배선(34)의 표면이 노출되는 콘택홀(48)을 형성한다.

여기서, 콘택식각시 플로린(F)계 가스를 사용하게 되면 콘택홀(48)내에 형성되는 폴리머을 제거할 수 있다.

즉, 건식식각시 플로린(F)계 가스를 사용하는 경우 플로린계의 F 기가 Ti_xSi_y막(40)의 Si 기와 반응하여 SiF₆의 휘발성 성분으로 증발하게 되어 종래 기술과 같이 이온에 의한 물리적인 반응으로 많은 폴리머를 생성시키지 않고서도 콘택홀(48)내의 폴리머 잔류량이 감소하게 되어 콘택저항을 감소시키게 된다.

이 때, 건식식각시 플로린계 가스로는 CF₄, CHF_3,NF₃, C₂F₆가스가 사용되며, 유량은 50 ∼ 150 Sccm 이고, 다른 혼합가스와의 유량비는 1 : 1 이며, 전원은 50 ∼ 100W인 범위에서 실시한다.(도 2d 참조)

상기한 바와같이 본 발명에 따르면, 반도체 기판 상부에 형성된 금속배선과 TiN막을 패터닝한 후 전표면에 폴리실리콘막을 형성하고 산소분위기에서 폴리실리콘막을 산화시켜 Ti_xSi_y막을 형성시킴과 더불어 금속배선 측벽에 실리콘산화막을 형성한 다음, 콘택식각시 플로린계 가스를 사용하여 플로린계의 F 기가 Ti_xSi_y막의 Si 기와 반응시켜 SiF₆의 휘발성 성분으로 증발하게 되어 콘택홀내 폴리머의 잔류량을 감소시킴으로써 콘택저항을 감소시키며 디바이스의 특성을 개선시켜 소자의 생산수율을 향상시키는 이점이 있다.

Claims (5)

1. 하부구조물을 구비하는 반도체 기판 상부에 식각장벽층과 금속배선, TiN막을 순차적으로 형성하는 공정과,

   상기 TiN막과 금속배선, 식각장벽층을 순차적으로 패터닝하는 공정과,

   상기 구조의 전표면에 폴리실리콘막을 형성하는 공정과,

   상기 폴리실리콘막을 산소분위기에서 산화시켜 상기 TiN막의 Ti원자와 폴리실리콘막의 Si원자가 반응하여 Ti_xSi_y막을 형성함과 더불어 금속배선 측벽에 실리콘산화막을 형성하는 공정과,

   상기 구조의 전표면에 평탄화막과 층간절연막, 콘택용 감광막패턴을 순차적으로 형성하는 공정과,

   상기 감광막패턴을 식각마스크로 이용하여 건식식각하되 플로린계 가스를 사용하여 상기 금속배선 표면이 노출되는 콘택홀을 형성함과 더불어 폴리머를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 폴리실리콘막은 300 ∼ 800℃ 에서 산화시키는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 폴리실리콘막은 500 ∼ 1500Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 플로린계 가스로는 CF₄, CHF_3,NF₃, C₂F₆가스로 이루어진 군에서 임의로 선택되는 하나의 가스가 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1 항 또는 제 4 항에 있어서, 상기 건식식각시 플로린계 가스를 사용하는 경우 유량은 50 ∼ 150 Sccm 이고, 다른 혼합가스와의 유량비는 1 : 1 이며, 전원은 50 ∼ 100W인 것을 특징으로 하는 반도체 소자의 제조방법.