KR20150053979A - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

적층 세라믹 전자부품 및 그 제조방법 Download PDF

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Abstract

외부전극의 둘레 가장자리 단부의 근방에 있어서의 적층 세라믹 소자의 강도 저하나 그에 기인하는 신뢰성의 저하 등을 일으키지 않는 신뢰성이 높은 적층 세라믹 전자부품 및 그 제조방법을 제공한다.
외부전극(35a,35b)이 적어도 Si를 함유하는 무기 물질을 포함하고, 외부전극의 둘레 가장자리 단부(44a,44b)에 있어서의, 적층 세라믹 소자(33)를 구성하는 세라믹층(32)과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상(C)이 형성되어 있으면서, 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 세라믹층과의 계면에 형성된 결정상(C)의 면적과 유리상(G)의 면적의 관계를 나타내는 결정상 면적 비율의 값이 75~98%의 범위가 되도록 한다.
결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100

Description

적층 세라믹 전자부품 및 그 제조방법{LAMINATED CERAMIC ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING SAME}
본 발명은, 예를 들면 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품 및 그 제조방법에 관한 것으로서, 상세하게는 내부전극을 포함한 적층 세라믹 소자의 표면에, 상기 내부전극과 도통하도록 배치된 외부전극을 포함한 적층 세라믹 전자부품 및 상기 적층 세라믹 전자부품의 제조방법에 관한 것이다.
예를 들면, 적층 세라믹 전자부품의 대표적인 것의 하나인 적층 세라믹 콘덴서는, 복수의 내부전극이 세라믹층을 통해 적층된 적층 세라믹 소자와, 내부전극과 도통하도록 적층 세라믹 소자의 표면에 배치된 외부전극을 포함한 구조를 가지고 있다.
그리고, 이러한 적층 세라믹 전자부품의 외부전극으로서, 예를 들면 세라믹 소결체로 이루어지는 베어칩의 표면에 접하는 제1층과, 이 제1층에 적층 형성된 제2층으로 이루어지는 2층 구조를 가지며, 제1층을 금속 레지네이트(resinate)를 유기 바인더 및 유기 용제에 분산시킨 도전성 페이스트를 사용하여 형성하고, 제2층을 금속 분말을 열경화성 수지 및 유기 용제에 분산시킨 도전성 페이스트를 사용하여 형성한 외부전극이 제안되어 있다(특허문헌 1 참조).
또한 다른 외부전극으로서, 세라믹 소결체로 이루어지는 베어칩의 표면에 접하는 외부전극으로서, 금속 레지네이트를 유기 바인더 및 유기 용제에 분산시킨 도전성 페이스트를 사용하여 형성한 외부전극이 제안되어 있다(특허문헌 2 참조).
그리고, 이들 외부전극은, 도금층을 형성할 때의 내도금액성이 양호하고, 이들 외부전극을 포함한 전자부품은 뛰어난 전기적 특성, 신뢰성, 기계적 특성을 실현할 수 있다고 되어 있다.
그러나 금속 레지네이트를 사용한 도전성 페이스트는 일반적으로 고가여서, 제품의 비용의 증대를 초래하는 등의 문제가 있다.
한편, 이들 금속 레지네이트를 포함하는 도전성 페이스트와는 달리, 예를 들면 도전 성분인 금속 분말과, 유리 프릿과, 유기 비히클을 포함하는 도전성 페이스트를 사용하여 형성되는 외부전극도, 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품에 널리 제공되고 있다.
그런데, 예를 들면, 도 3에 나타내는 바와 같이, 표면 실장형의 적층 세라믹 콘덴서(130)는, 일반적으로 복수의 내부전극(131a,131b)이 세라믹층(132)을 통해 적층된 소결된 적층 세라믹 소자(133)(세라믹 콘덴서 소자)의 양 단면(134a,134b)에, 내부전극(131a,131b)과 도통하도록 외부전극(135a,135b)이 배치된 구조를 가지고 있다.
그리고, 외부전극(135a,135b)은, 적층 세라믹 소자(133)의 양 단면(134a,134b)으로부터, 적층 세라믹 소자(133)의 측면(136)으로 연장되도록(going-around) 형성되어 있다. 또한 직방체 형상의 세라믹 소체(133)는 4개의 측면을 포함하고 있고, 외부전극(135a,135b)은 양 단면(134a,134b)의 각각으로부터 4개의 측면으로 연장되어 있다.
또한 외부전극(135a,135b)에는, 솔더링시의 침출(leaching)(외부전극의 솔더에의 용해)을 방지하기 위해 Ni 도금막을 형성하거나, 또한 솔더링성을 확보하기 위해 Ni 도금막상에 Sn 도금막을 형성하는 것이 행해지는 경우가 많다.
그러나 외부전극(135a,135b)상에 도금막을 형성하는 공정(도금 공정)에서, 외부전극(135a,135b)의 연장 부분(going-around portion)의 선단부(연장 선단부)(144a,144b)로부터, 적층 세라믹 소자(133)와 외부전극(135a,135b) 사이에 도금액이 침입하여 세라믹 성분이 용출한다. 그 결과, 외부전극(135a,135b)의 연장 선단부(144a,144b)의 근방에 있어서의 적층 세라믹 소자(133)의 강도가 저하하여 리플로우시에 크랙을 발생시키거나, 휨 강도가 불충분해져 신뢰성이 저하한다는 문제점이 있다.
일본국 공개특허공보 평9-190950호 일본국 공개특허공보 평9-266129호
본 발명은, 상기 과제를 해결하는 것으로서, 외부전극의 둘레 가장자리 단부의 근방에 있어서의 적층 세라믹 소자의 강도 저하나 그에 기인하는 신뢰성의 저하 등을 일으키지 않는, 신뢰성이 높은 적층 세라믹 전자부품 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 적층 세라믹 전자부품은,
내부전극과 세라믹층이 적층된 구조를 가지는 적층 세라믹 소자에, 상기 내부전극과 전기적으로 도통하도록 외부전극이 배치되어 이루어지는 적층 세라믹 전자부품으로서,
상기 외부전극이 적어도 Si를 함유하는 무기 물질을 포함하고,
상기 외부전극의 둘레 가장자리 단부에 있어서의, 상기 적층 세라믹 소자를 구성하는 상기 세라믹층과의 계면에 적어도 Si, Ti, 및 Ba를 포함하는 결정상이 형성되어 있으면서,
상기 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 상기 세라믹층과의 계면에 형성된 상기 결정상의 면적과 유리상의 면적의 관계를 나타내는 하기 결정상 면적 비율의 값이 75~98%의 범위에 있는 것을 특징으로 하고 있다.
결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100
또한 본 발명의 적층 세라믹 전자부품의 제조방법은,
내부전극과 세라믹층이 적층된 구조를 가지는 적층 세라믹 소자에, 상기 내부전극과 전기적으로 도통하도록 외부전극이 배치되어 이루어지는 적층 세라믹 전자부품의 제조방법으로서,
상기 적층 세라믹 소자에, 적어도 Si를 함유하는 외부전극 형성용의 도전성 페이스트를 부여하여, 상기 적층 세라믹 소자와 상기 도전성 페이스트의 계면에 Si와, Ti와, Ba가 존재하는 상태로 하는 공정과,
상기 도전성 페이스트를 베이킹함으로써 상기 외부전극을 형성하는 공정과,
산소 기전력 650~850mV의 분위기 중에서 탑 온도 850~1000℃의 조건하에서 열처리를 실시함으로써, 상기 외부전극의 둘레 가장자리 단부에 있어서의, 상기 적층 세라믹 소자를 구성하는 상기 세라믹층과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상을 생성시키는 동시에, 상기 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 상기 결정상의 면적과 유리상의 면적의 관계를 나타내는 하기 결정상 면적 비율이 75~98%의 범위가 되도록 상기 결정상을 생성시키는 공정을 포함하고 있는 것을 특징으로 하고 있다.
결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100
본 발명의 적층 세라믹 전자부품은, 상술과 같이 외부전극이 적어도 Si를 함유하는 무기 물질을 포함하고, 외부전극의 둘레 가장자리 단부에 있어서의, 적층 세라믹 소자를 구성하는 세라믹층과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상을 형성하는 동시에, 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 세라믹층과의 계면에 형성된 결정상의 면적과 유리상의 면적의 관계를 나타내는 결정상 면적 비율의 값이 75~98%의 범위가 되도록 하고 있으므로, 외부전극의 표면에 도금막을 형성할 경우에, 도금액이 외부전극의 둘레 가장자리 단부와, 적층 세라믹 소자를 구성하는 세라믹층의 계면에 침입하기 어려우면서, 가령 외부전극의 둘레 가장자리 단부와 세라믹층의 계면에 도금액이 침입했다고 해도, Si, Ti, 및 Ba를 포함하는 결정상이 내도금액성이 뛰어나기 때문에, 도금액의 더욱 안쪽으로의 침입을 억제, 방지하는 것이 가능해진다.
그 결과, 외부전극의 둘레 가장자리 단부의 근방에 있어서의, 세라믹층으로부터의 세라믹 구성 성분의 용출을 억제하는 것이 가능해져, 적층 세라믹 소자의 강도 저하나 그에 기인하는 신뢰성의 저하 등을 일으킬 우려가 적은 신뢰성이 높은 적층 세라믹 전자부품을 얻을 수 있게 된다.
또한 본 발명의 적층 세라믹 전자부품의 제조방법은, 상술과 같이 도전성 페이스트를 베이킹하여 외부전극을 형성한 후, 상술의 소정의 조건으로 열처리를 실시함으로써, 외부전극의 둘레 가장자리 단부에 있어서의, 적층 세라믹 소자를 구성하는 세라믹층과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상을 생성시키는 동시에, 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 결정상의 면적과 유리상의 면적의 관계를 나타내는 결정상 면적 비율이 75~98%의 범위가 되도록 결정상을 생성시키도록 하고 있으므로, 외부전극의 표면에 도금막을 형성하는 경우에도, 도금액이 외부전극의 둘레 가장자리 단부와, 세라믹층의 계면에 침입하기 어렵고, 외부전극의 연장 선단부의 근방에 있어서의, 세라믹 구성 성분의 용출이나, 그에 기인하는 적층 세라믹 소자의 강도 저하 등을 일으키지 않는 신뢰성이 높은 적층 세라믹 전자부품을 확실하게 제조할 수 있다.
도 1은 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품의 구성을 모식적으로 나타내는 사시도(斜視圖)이다.
도 2는 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품의 구성을 모식적으로 나타내는 단면도이다.
도 3은 일반적인 적층 세라믹 전자부품(적층 세라믹 콘덴서)의 구성을 나타내는 단면도이다.
이하에 본 발명의 실시형태를 나타내어, 본 발명의 특징으로 하는 바를 더욱 상세하게 설명한다.
[적층 세라믹 콘덴서]
도 1은 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품(여기서는 적층 세라믹 콘덴서)을 나타내는 사시도, 도 2는 도 1의 A-A선 단면도이다.
도 1, 2에 나타내는 바와 같이, 적층 세라믹 콘덴서(30)는, 복수의 내부전극(31a,31b)이 세라믹층(32)을 통해 적층된 소결된 적층 세라믹 소자(33)(세라믹 콘덴서 소자)를 포함하고 있다.
또한 적층 세라믹 소자(33)의 양 단면(34a,34b)에 내부전극(31a,31b)의 일단측이 교대로 인출되어 있다.
그리고, 각 내부전극(31a,31b)과 도통하도록 적층 세라믹 소자(33)의 양 단면(34a,34b)에는 한 쌍의 외부전극(35a,35b)이 배치되어 있다.
외부전극(35a,35b)은, 적층 세라믹 소자(33)의 양 단면(34a,34b)으로부터 적층 세라믹 소자(33)의 측면(36)에 연장되도록 형성되어 있다. 또한 직방체 형상의 세라믹 소체(33)는 4개의 측면(36)을 포함하고 있고, 외부전극(35a,35b)은 양 단면(34a,34b)의 각각으로부터 4개의 측면(36)으로 연장되어 있다.
또한 이 적층 세라믹 콘덴서(30)에 있어서는, 외부전극(35a,35b)의 연장 부분의 선단부(둘레 가장자리 단부)(44a,44b)와, 적층 세라믹 소자(33)를 구성하는 세라믹층(32)의 계면에, 도 2에 모식적으로 나타내는 바와 같이, 적어도 Si, Ti, 및 Ba를 포함하는 결정상(C)과, 유리상(G)이 소정의 비율로 존재하도록 구성되어 있다.
즉, 외부전극(35a,35b)의 연장 부분의 선단부(둘레 가장자리 단부)(44a,44b)로부터 5㎛ 이내의 영역(R)(도 2)에 있어서의, 외부전극(35a,35b)과 적층 세라믹 소자(33)를 구성하는 세라믹층(32)의 계면에 형성된 결정상(C)의 면적과 유리상(G)의 면적의 관계를 나타내는 결정상 면적 비율(결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100)의 값이 75~98%의 범위가 되도록 구성되어 있다.
또한 이 적층 세라믹 콘덴서(30)에 있어서, 세라믹층(32)은 Ba 및 Ti를 주성분으로 하는 페로브스카이트 구조를 가지는 유전체 세라믹으로 형성되어 있고, 또한 내부전극(31a,31b)은 Ni로 이루어지는 비금속 전극이다.
또한 외부전극(35a,35b)은 Cu 분말을 도전 성분으로 하여, 이것에 유리 프릿 등을 배합한 도전성 페이스트를 도포하여 베이킹함으로써 형성된 Cu 베이킹 전극층이다.
또한 외부전극(35a,35b)상에는 Ni 도금막(36a,36b)이 형성되고, 또한 Ni 도금막(36a,36b)상에 Sn 도금막(37a,37b)이 형성되어 있다.
[적층 세라믹 콘덴서의 제조방법]
다음으로, 본 발명의 실시형태에 따른 적층 세라믹 콘덴서(30)의 제조방법에 대하여 설명한다.
(1)우선, Ba, Ti를 포함하는 페로브스카이트형 화합물로 이루어지는 세라믹 유전체 분말에 대하여, 유기 바인더, 유기 용제, 가소제, 및 분산제를 소정의 비율로 배합하고 혼합하여 세라믹 슬러리를 조제한다.
(2)그리고나서, 이 세라믹 슬러리를, 수지 필름상에, 건조 후의 두께가 4.0㎛가 되도록 시트 성형하여 세라믹 그린시트를 제작한다.
(3)다음으로, 이 세라믹 그린시트에, 소성 후의 적층 세라믹 소자의 크기(폭: 3.2mm, 길이: 1.6mm)에 대응하는 패턴으로, 내부전극 형성용의 도전성 페이스트를 건조 후의 두께가 2㎛가 되도록 스크린 인쇄한다.
또한 내부전극 형성용의 도전성 페이스트에 사용되는 도전 성분(금속 성분)에 특별한 제약은 없지만, 비금속 분말인 Ni, Ni 합금, Cu, Cu 합금 등을 사용한 것을 적절히 사용할 수 있다.
이 실시형태에서는, 평균 입경 0.3㎛의 Ni 분말 50중량부와, 부틸카르비톨에 에틸셀룰로오스 10중량부를 용해한 수지 용액 45중량부와, 잔부(殘部)의 분산제 및 증점제를 배합하여 이루어지는 도전성 페이스트를 사용하였다.
(4)그리고나서, 도전성 페이스트를 스크린 인쇄한 세라믹 그린시트를 수지 필름으로부터 박리 후, 350장 포개어 압착함으로써 적층체를 형성하고, 이 적층체를 소정의 크기로 컷트하여 개개의 미소성의 적층 세라믹 소자(칩)로 분할한다.
(5)그리고, 분할된 개개의 적층 세라믹 소자를, 질소 분위기 중에서 400℃, 10hr의 조건으로 탈지 처리한 후, 질소-수소-수증기 혼합 분위기 중에서 탑 온도 1200℃, 산소 분압 10-9~10-10MPa의 조건으로 소성한다.
(6)다음으로, 얻어진 소성 후의 적층 세라믹 소자에, Cu 분말 70중량부, 붕규산아연계 유리 프릿과 석영을 8:2로 혼합한 유리 프릿 10중량부, 부틸카르비톨에 에틸셀룰로오스 20중량부를 녹인 수지 용액 20중량부를 함유하는 도전성 페이스트(외부전극 페이스트)를, 건조 후의 두께가 50㎛가 되도록 딥법에 의해 도포하여 건조시킨다. 또한 도포한 도전성 페이스트의 두께는 적층 세라믹 소자(33)의 양 단면(34a,34b)에 있어서의 두께이다.
(7)그 후, 질소-Air-수증기 혼합 분위기 혹은 질소-수소-수증기 혼합 분위기 중에서 탑 온도 800℃, 산소 기전력이 280mV인 조건으로 소성함으로써, 외부전극(Cu 베이킹 전극층)을 형성한다.
(8)그리고나서, 외부전극(Cu 베이킹 전극층)을 형성한 후의 적층 세라믹 소자를, 표 1에 나타내는 조건으로 열처리하고, 외부전극의 둘레 가장자리 단부에 있어서의, 세라믹층과의 계면에, 적어도 Si와, Ti와, Ba를 포함하는 결정상과, 유리상을 소정의 비율로 생성시킨다.
또한 표 1의 시험번호 1 및 2의 시료는, 열처리 조건이 본 발명의 요건을 만족하지 않는 비교예의 시료이며, 시험번호 3~8은 열처리 조건이 본 발명의 요건을 만족하는 실시예의 시료이다.
(9)다음으로, 외부전극(Cu 베이킹 전극층)상에 Ni 도금을 실시하여 외부전극을 덮도록 Ni 도금막을 형성하고, 또한 Ni 도금막상에 Sn 도금을 실시하여 Ni 도금막을 덮도록 Sn 도금막을 형성한다.
이것에 의해, 도 1, 2에 나타내는 바와 같은 구조를 가지는 적층 세라믹 콘덴서가 얻어진다.
[특성의 평가]
상술과 같이 하여 제작한 시료(적층 세라믹 콘덴서)에 대하여, 외부전극(35a,35b)의 연장 부분의 선단부(둘레 가장자리 단부)(44a,44b)로부터 5㎛ 이내의 영역(R)(도 2)에 있어서의, 외부전극(35a,35b)과 적층 세라믹 소자(33)를 구성하는 세라믹층(32)의 계면에 형성된 결정상(C)(도 2)과 유리상(G)(도 2)의 생성 상태(결정상 면적 비율), 결정상의 원소 특성을 조사하는 동시에 휨 시험을 행하였다. 이하에 설명을 행한다.
(1)결정상 및 유리층의 생성 상태
외부전극의 연장 부분의 선단부(둘레 가장자리 단부)로부터 5㎛ 이내의 영역에 있어서의, 세라믹층과의 계면에 있어서의 결정상 및 유리상의 생성 상태를 조사하기 위해, 적층 세라믹 콘덴서의 폭(W)방향 중앙부를, 길이(L)방향을 따라, 두께(T)방향으로 절단한 단면(도 2 참조)의 네 귀퉁이의 외부전극(35a,35b)의 둘레 가장자리 단부(44a,44b)로부터 5㎛ 이내의 영역(R)을, FIB(Focused Ion Beam)를 사용하여 연마 처리한 후 SIM(Secondary Ion Microscopy)을 사용하여 관찰하였다.
관찰한 SIM상의 채널링 콘트라스트의 차이 때문에, 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 세라믹층과의 계면에 있어서의 결정상 및 유리상의 면적의 관계를 조사하였다.
또한 결정상이라고 판정한 개소에 대해서는, 그 개소를 FIB 가공으로 잘라내고, TEM(Transmission Electron Microscope)을 사용하여 스팟 회절을 행하여 결정 피크가 있는 것을 확인하였다.
또한 유리상이라고 판정한 개소에 대해서도, 마찬가지로 그 개소를 FIB 가공으로 잘라내고, TEM을 사용하여 스팟 회절을 행하여 결정 피크가 없는 것을 확인하였다.
또한 SIM상으로부터 판단한 결정상 및 유리상을 마킹하고, 화상 처리에 의해 각각의 면적을 산출하여, 하기식에 의해 결정상 면적 비율의 평균을 구하였다(소수점 이하는 사사오입하여 산출).
결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100
그 결과를 표 1에 함께 나타낸다.
(2)결정상의 원소 특성
외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의 외부전극과, 세라믹층의 계면에 있어서의 결정상의 조성을 조사하기 위해, 적층 세라믹 콘덴서의 폭(W)방향 중앙부를, 길이(L)방향을 따라, 두께(T)방향으로 절단한 단면(도 2 참조)의 네 귀퉁이의, 외부전극과 세라믹층의 계면을 FIB를 사용하여 연마 처리한 후, FE-WDX(Field-Emission Wavelength-Dispersive X-ray Spectrometry)를 사용하여 정성(定性) 분석을 행하여 Si, Ba, Ti 원소의 존재를 조사하였다. 그 결과를 표 1에 함께 나타낸다.
Figure pct00001
(3)휨 시험
유리 에폭시 기판에 상술과 같이 하여 제작한 적층 세라믹 콘덴서(시료)를 솔더 실장하고, 1.0mm/s의 속도로 하중을 더하여 휨량이 1.5mm에 달하고나서 5±1s간 유지하였다. 그 후, 적층 세라믹 콘덴서를 단면 연마하고, 연마면을 관찰하여 크랙의 발생의 유무를 조사하였다. 그리고, 시험에 제공한 시료에 대한 크랙의 발생이 인정된 시료의 수로부터 크랙의 발생율을 산출하였다(n=20). 그 결과를 표 1에 함께 나타낸다.
표 1에 나타내는 바와 같이, 외부전극(Cu 베이킹 전극층)을 형성한 후의 열처리(결정상을 생성시키기 위한 열처리)를 행하고 있지 않은 시험번호 1의 시료와, 열처리는 행하고 있지만, 열처리시의 조건(탑 온도 및 분위기의 산소 기전력)이 본 발명의 요건을 만족하지 않는 시험번호 2의 시료의 경우, 휨 시험에 있어서, 높은 비율로 크랙이 발생하는 것이 확인되었다.
한편, 본 발명의 요건을 만족하는 조건하에서 열처리를 행한, 시험번호 3~8의 시료는, 외부전극의 연장 부분의 선단부(둘레 가장자리 단부)로부터 5㎛ 이내의 영역에 있어서의, 외부전극과 세라믹층의 계면의 결정상 면적 비율이 75~98%의 범위에 있는 것, 및 휨 시험의 결과가 양호한 것이 확인되었다.
또한 상기 결정상은 적어도 Si, Ba, 및 Ti를 포함하는 결정상인 것이 확인되었다. 또한 이 결정상은 Ni 도금액에 용출하지 않기 때문에, 결정상이 늘어남으로써, 결과적으로 외부전극의 연장 부분의 선단부(둘레 가장자리 단부)의 내Ni 도금액성이 향상하여 강도가 향상한다.
또한 이 실시형태에서는, 결정상 면적 비율의 상한이 98%로 되어 있는데, 이것은 이 실시형태의 제작방법에서는, 결정상 면적 비율이 98%까지의 시료밖에 제작할 수 없었던 것에 의한 것이다.
상기 실시형태에서는, 결정상에 포함되는 Si가 도전성 페이스트(외부전극 페이스트)로부터 공급되고, Ti와 Ba가 적층 세라믹 소자를 구성하는 세라믹층으로부터 공급될 경우(즉, 도전성 페이스트에 유래하는 Si와, 세라믹층에 유래하는 Ti와 Ba를 포함하는 결정상이 형성될 경우)를 예로 들어 설명했는데, 본 발명에 있어서는, 결정상을 구성하는 Si, Ti, 및 Ba는 외부전극 형성용 재료(외부전극 페이스트)에 포함되어 있어도 되고, 또한 적층 세라믹 소자를 구성하는 세라믹층에 포함되어 있어도 된다.
또한 Si, Ti, 및 Ba의 임의의 일부가 외부전극 형성용 재료(외부전극 페이스트)에 포함되어 있고, 나머지가 세라믹층에 포함되어 있어도 된다.
예를 들면, 구체적인 예로서, Si, Ti 및 Ba의 전부가 외부전극 형성용 재료(외부전극 페이스트)를 구성하는 유리 성분에 포함되어 있어도 된다. 외부전극 페이스트의 특성을 개선할 목적으로, 외부전극 페이스트를 구성하는 유리 재료로서, Ti나 Ba를 첨가한 붕규산계 유리를 사용하는 경우 등에 있어서는, 적층 세라믹 소자를 구성하는 세라믹층으로서, Ti나 Ba를 포함하지 않는 세라믹 재료를 사용하는 것이 가능하다.
본 발명은 또한 그 밖의 점에 있어서도, 상기 실시형태에 한정되는 것은 아니며, 적층 세라믹 전자부품을 구성하는 내부전극이나 외부전극의 구체적인 배치 양태나 도금막을 형성할 경우의 구체적인 조건 등에 관하여, 발명의 범위 내에 있어서 다양한 응용, 변형을 가하는 것이 가능하다.
30: 적층 세라믹 콘덴서
31a, 31b: 내부전극
32: 세라믹층
33: 소결된 적층 세라믹 소자
34a, 34b: 세라믹 콘덴서 소자의 양 단면
35a, 35b: 외부전극
36: 적층 세라믹 소자의 측면
36a, 36b: Ni 도금막
37a, 37b: Sn 도금막
44a, 44b: 외부전극의 연장 부분의 선단부(둘레 가장자리 단부)
C: 결정상
G: 유리상
R: 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역
L: 적층 세라믹 콘덴서의 길이
T: 적층 세라믹 콘덴서의 두께
W: 적층 세라믹 콘덴서의 폭

Claims (2)

  1. 내부전극과 세라믹층이 적층된 구조를 가지는 적층 세라믹 소자에, 상기 내부전극과 전기적으로 도통하도록 외부전극이 배치되어 이루어지는 적층 세라믹 전자부품으로서,
    상기 외부전극이 적어도 Si를 함유하는 무기 물질을 포함하고,
    상기 외부전극의 둘레 가장자리 단부에 있어서의, 상기 적층 세라믹 소자를 구성하는 상기 세라믹층과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상이 형성되어 있으면서,
    상기 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 상기 세라믹층과의 계면에 형성된 상기 결정상의 면적과 유리상의 면적의 관계를 나타내는 하기 결정상 면적 비율의 값이 75~98%의 범위에 있는 것을 특징으로 하는 적층 세라믹 전자부품.
    결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100
  2. 내부전극과 세라믹층이 적층된 구조를 가지는 적층 세라믹 소자에, 상기 내부전극과 전기적으로 도통하도록 외부전극이 배치되어 이루어지는 적층 세라믹 전자부품의 제조방법으로서,
    상기 적층 세라믹 소자에, 적어도 Si를 함유하는 외부전극 형성용의 도전성 페이스트를 부여하여, 상기 적층 세라믹 소자와 상기 도전성 페이스트의 계면에 Si와, Ti와, Ba가 존재하는 상태로 하는 공정과,
    상기 도전성 페이스트를 베이킹함으로써 상기 외부전극을 형성하는 공정과,
    산소 기전력 650~850mV의 분위기 중에서 탑 온도 850~1000℃의 조건하에 열처리를 실시함으로써, 상기 외부전극의 둘레 가장자리 단부에 있어서의, 상기 적층 세라믹 소자를 구성하는 상기 세라믹층과의 계면에, 적어도 Si, Ti, 및 Ba를 포함하는 결정상을 생성시키는 동시에, 상기 외부전극의 둘레 가장자리 단부로부터 5㎛ 이내의 영역에 있어서의, 상기 결정상의 면적과 유리상의 면적의 관계를 나타내는 하기 결정상 면적 비율이 75~98%의 범위가 되도록 상기 결정상을 생성시키는 공정을 포함하고 있는 것을 특징으로 하는 적층 세라믹 전자부품의 제조방법.
    결정상 면적 비율(%)={결정상 면적/(결정상 면적+유리상 면적)}×100
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