KR101953655B1 - 적층 세라믹 전자부품 - Google Patents

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노부야스 하마모리
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

기판에 실장된 상태에 있어서 열충격 등에 의해 기판에 휘어짐이 생겨도, 휘어짐에 기초하는 응력이 적층체에 전해지는 것을 억제하여 크랙을 방지할 수 있는 적층 세라믹 전자부품을 제공한다.
적층 세라믹 콘덴서(100)는 제1 단면(105) 상에 위치하는 제1 하지전극층(132) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 B와, 제1 주면(101) 상 및 제2 주면(102) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면(101) 상 및 제2 주면(102) 상에 직접적으로 위치하는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B이다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 콘덴서, 인덕터 및 레지스터 등의 적층 세라믹 전자부품에 관한 것이다.
종래부터 다양한 전자장치에, 콘덴서, 인덕터 및 레지스터 등의 적층 세라믹 전자부품이 이용되고 있다.
일반적으로 이들의 전자부품은 적층방향으로 마주 보는 2개의 주면(主面)과, 적층방향에 직교하는 폭방향으로 마주 보는 2개의 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주 보는 2개의 단면(端面)을 가지는 적층체를 포함하고 있다.
적층체의 외면(外面)에는 2개 이상의 외부전극이 마련되어 있다. 외부전극은 단면 및 주면의 일부, 단면 및 측면의 일부, 또는 단면 및 측면과 주면의 일부에 형성되어 있다. 외부전극의 적층방향을 따른 단면(斷面)형상은 대략 コ자 형상 또는 대략 L자 형상을 가지고 있다.
이러한 적층 세라믹 전자부품은 각 외부전극의 주로 주면 혹은 측면 상에 형성되는 부분을, 솔더 등의 접합재를 통해서 기판의 랜드에 전기적으로 접속함으로써 기판에 실장된다.
그러나, 이 실장구조는 열충격 등에 의해 기판에 휘어짐이 생기면 휘어짐에 기초하는 응력이 랜드, 접합재 및 외부전극을 통해서 적층체에 전해져서 적층체의 세라믹부나 내부전극부에 크랙이나 변형 등을 발생시킨다. 그 결과, 적층 세라믹 전자부품의 성능 저하나 신뢰성 저하가 일어날 우려가 있다.
그러므로, 특허문헌 1에는 상기 응력에 의해 세라믹 소체에 크랙이 발생하는 것을 방지하기 위해서, 외부단자전극의 랩어라운드부(wraparound parts) 및 외부단자전극의 랩어라운드부에 각각 세라믹 소체의 주면과 이간한 선단(先端) 이간부 및 주면과 이간한 선단 이간부를 마련한 것이 개시되어 있다.
일본 공개특허공보 2010-109238호
그러나, 특허문헌 1의 외부단자전극의 랩어라운드부 및 외부단자전극의 랩어라운드부는 각각 세라믹 소체의 주면과 접합한 기단측 접합부 및 주면과 접합한 기단측 접합부를 가지고 있다. 따라서, 상기 응력이 기단측 접합부 및 기단측 접합부, 그리고 외부단자전극 및 외부단자전극을 통해서 세라믹 소체에 전해지는 것이 우려되어서 크랙을 충분히 억제하는 것이 곤란했다.
그러므로, 본 발명의 주된 목적은 상기 문제점을 감안하여 이루어진 것으로서, 기판에 실장된 상태에 있어서 열충격 등에 의해 기판에 휘어짐이 생겨도, 휘어짐에 기초하는 응력이 적층체에 전해지는 것을 억제하여 크랙을 방지할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명에 따른 적층 세라믹 전자부품은, 적층된 복수의 유전체층과 적층된 복수의 내부전극을 포함하고, 적층방향으로 마주 보는 제1 주면 및 제2 주면과, 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 적층방향 및 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면 및 제2 단면을 가지고 있는 적층체와, 내부전극에 접속되고 제1 단면 상에 배치되며 단부가 제1 주면, 제2 주면, 제1 측면 및 제2 측면으로 연장되고 있는 제1 외부전극과, 내부전극에 접속되고 제2 단면 상에 배치되며 단부가 제1 주면, 제2 주면, 제1 측면 및 제2 측면으로 연장되고 있는 제2 외부전극을 포함하고, 제1 외부전극은, 도전성 금속 및 유리 성분을 포함하는 제1 하지전극층과, 제1 하지전극층을 덮도록 배치되는 유기 규소 화합물을 포함하는 제1 유기층과, 제1 유기층 상에 배치되는 제1 도금층을 가지고, 제2 외부전극은, 도전성 금속 및 유리 성분을 포함하는 제2 하지전극층과, 제2 하지전극층을 덮도록 배치되는 유기 규소 화합물을 포함하는 제2 유기층과, 제2 유기층 상에 배치되는 제2 도금층을 가지고, 제1 유기층은 제1 하지전극층 상으로부터 적층체의 표면을 덮도록 배치되어 있고, 제2 유기층은 제2 하지전극층 상으로부터 적층체의 표면을 덮도록 배치되어 있으며, 제1 도금층의 선단부는 제1 유기층에 접촉하고, 제2 도금층의 선단부는 제2 유기층에 접촉하며, 제1 단면 상에 위치하는 제1 하지전극층 상에 배치되는 제1 유기층의 Cu에 대한 Si의 원자농도비 B와, 제1 주면 상 및 제2 주면 상에 위치하는 제1 하지전극층 상에 배치되는 제1 유기층의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면 상 및 제2 주면 상에 직접적으로 위치하는 제1 유기층의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B이고, 제2 단면 상에 위치하는 제2 하지전극층 상에 배치되는 제2 유기층의 Cu에 대한 Si의 원자농도비 B와, 제1 주면 상 및 제2 주면 상에 위치하는 제2 하지전극층 상에 배치되는 제2 유기층의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면 상 및 제2 주면 상에 직접적으로 위치하는 제2 유기층의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B인 것을 특징으로 하는 적층 세라믹 전자부품이다.
또한, 본 발명에 따른 적층 세라믹 전자부품은 적층체와 제1 하지전극층의 밀착 강도가 제1 유기층과 제1 도금층의 밀착 강도보다도 크고, 적층체와 제2 하지전극층의 밀착 강도가 제2 유기층과 제2 도금층의 밀착 강도보다도 큰 것이 바람직하다.
또한, 본 발명에 따른 적층 세라믹 전자부품은, 적층체와 제1 유기층의 밀착 강도가 제1 유기층과 제1 도금층의 밀착 강도보다도 크고, 적층체와 제2 유기층의 밀착 강도가 제2 유기층과 제2 도금층의 밀착 강도보다도 큰 것이 바람직하다.
또한, 본 발명에 따른 적층 세라믹 전자부품은, 제1 유기층 및 제2 유기층은 다관능 알콕시실란 Si-(CnH2n + 1)3의 구조를 가지며, N원소를 함유하는 유기 규소 화합물인 것이 바람직하다.
또한, 본 발명에 따른 적층 세라믹 전자부품은, 제1 유기층의 표면의 Cu 농도 및 Si 농도에 있어서 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하이고, 제2 유기층의 표면의 Cu 농도 및 Si 농도에 있어서 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하인 것이 바람직하다.
또한, 본 발명에 따른 적층 세라믹 전자부품은 적층 세라믹 콘덴서인 것이 바람직하다.
본 발명에 따른 적층 세라믹 전자부품에 따르면, 제1 단면 상에 위치하는 제1 하지전극층 상에 배치되는 제1 유기층의 Cu에 대한 Si의 원자농도비 B와, 제1 주면 상 및 제2 주면 상에 위치하는 제1 하지전극층 상에 배치되는 제1 유기층의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면 상 및 제2 주면 상에 직접적으로 위치하는 제1 유기층의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B이고, 제2 단면 상에 위치하는 제2 하지전극층 상에 배치되는 제2 유기층의 Cu에 대한 Si의 원자농도비 B와, 제1 주면 상 및 제2 주면 상에 위치하는 제2 하지전극층 상에 배치되는 제2 유기층의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면 상 및 제2 주면 상에 직접적으로 위치하는 제2 유기층의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B임으로 인해, 제1 유기층 및 제2 유기층의 박리는 제1 측면 및 제2 측면에서 멈출 수 있어서 신뢰성의 저하를 회피할 수 있다.
또한, 본 발명에 따른 적층 세라믹 전자부품에 따르면, 적층체와 제1 하지전극층의 밀착 강도가 제1 유기층과 제1 도금층의 밀착 강도보다도 크고, 적층체와 제2 하지전극층의 밀착 강도가 제2 유기층과 제2 도금층의 밀착 강도보다도 크게 함으로써 적층 세라믹 전자부품의 신뢰성 등의 문제가 한층 더 억제된다.
또한, 본 발명에 따른 적층 세라믹 전자부품에 따르면, 적층체와 제1 유기층의 밀착 강도가 제1 유기층과 제1 도금층의 밀착 강도보다도 크고, 적층체와 제2 유기층의 밀착 강도가 제2 유기층과 제2 도금층의 밀착 강도보다도 크게 함으로써, 적층 세라믹 전자부품이 기판에 실장된 상태에 있어서, 가령 열충격 등에 의해 기판에 휘어짐이 생기면 이 휘어짐에 기초하는 응력에 의해 제1 외부전극의 제1 하지전극층과 제1 도금층의 사이를 박리시키거나, 동일하게 제2 외부전극의 제2 하지전극층과 제2 도금층의 사이를 박리시키는 것을 한층 더 합리적으로 실시할 수 있다. 그렇기 때문에, 상기 응력이 한층 더 분산되어서 적층 세라믹 전자부품의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 한층 더 억제할 수 있다. 그 결과, 적층 세라믹 전자부품의 신뢰성을 한층 더 향상시킬 수 있다.
또한, 본 발명에 따른 적층 세라믹 전자부품에 따르면, 제1 유기층 및 제2 유기층은 다관능 알콕시실란 Si-(CnH2n + 1)3의 구조를 가지며 N원소를 함유하는 유기 규소 화합물로 함으로써, 적층체나 제1 외부전극의 제1 하지전극층 등의 표면에 확실하게 형성되기 때문에 신뢰성이 향상된다.
또한, 본 발명에 따른 적층 세라믹 전자부품에 따르면, 제1 유기층의 표면의 Cu 농도 및 Si 농도에 있어서, Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하이고, 제2 도금층의 선단부는 제2 유기층에 접촉하며, 제2 유기층의 표면의 Cu 농도 및 Si 농도에 있어서, Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하임으로 인해, 적층 세라믹 전자부품의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 억제할 수 있을 뿐만 아니라, 도금 불량이나 적층 세라믹 전자부품의 이탈을 억제할 수 있다.
본 발명에 따르면, 적층체의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 억제할 수 있어서 적층 세라믹 전자부품의 성능이나 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품의 외관을 나타내는 사시도(斜視圖)이다.
도 2는 한 실시형태에 따른 적층 세라믹 전자부품의 단면도로서, 도 1의 II-II선 화살표방향에서 본 도면이다.
도 3은 한 실시형태에 따른 적층 세라믹 전자부품의 단면도로서, 도 2의 외부전극의 일부 확대도이다.
도 4는 한 실시형태에 따른 적층 세라믹 전자부품의 변형예를 나타내는 단면도이다.
이하, 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품에 대해서 도면을 참조하여 상세하게 설명한다. 한편, 이하에 나타내는 실시형태에 있어서는 적층 세라믹 전자부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다. 한편, 동일 또는 상당하는 부분에 대하여 도면 중 동일한 부호를 첨부하고, 그 설명은 반복하지 않는다.
(적층 세라믹 콘덴서)
도 1은 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서의 외관을 나타내는 사시도이다. 도 2는 한 실시형태에 따른 적층 세라믹 콘덴서의 단면도로서, 도 1의 II-II선 화살표방향에서 본 도면이다. 도 3은 한 실시형태에 따른 적층 세라믹 전자부품의 단면도로서, 도 2의 외부전극의 일부 확대도이다.
본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 직방체형상을 가지고, 후술하는 길이방향(L)의 치수가 후술하는 폭방향(W)의 치수보다 크다. 직방체형상에는 적층 세라믹 콘덴서(100)의 모서리부 및 능선부가 둥그스름한 것, 그리고 적층 세라믹 콘덴서(100)의 표면에 단차 또는 요철이 마련된 것 등이 포함된다.
적층 세라믹 콘덴서(100)는 적층체(110)와, 제1 외부전극(120)과, 제2 외부전극(130)을 포함하고 있다.
적층체(110)는 복수의 유전체층의 적층방향(H)으로 마주 보는 제1 주면(101) 및 제2 주면(102)과, 적층방향(H)에 직교하는 폭방향(W)으로 마주 보는 제1 측면(103) 및 제2 측면(104)과, 적층방향(H) 및 폭방향(W)에 직교하는 길이방향(L)으로 마주 보는 제1 단면(105) 및 제2 단면(106)을 가지고 있다.
여기서, 적층체(110)의 유전체층의 겹친 방향을 적층방향(H)으로 정의하고, 해당 적층방향(H)과 직교하는 방향 중 적층 세라믹 콘덴서(100)의 제1 외부전극(120)과 제2 외부전극(130)을 잇는 방향을 적층체(110)의 길이방향(L)으로 정의하고, 상기 적층방향(H) 및 상기 길이방향(L) 모두에 직교하는 방향을 적층체(110)의 폭방향(W)으로 정의하여, 이하의 설명에서는 이들 용어를 사용한다.
적층체(110)는 번갈아 적층된 복수의 유전체층(200) 및 복수의 내부전극으로 구성되어 있다. 적층체(110)는 직방체형상을 가지고 있다. 복수의 유전체층(200) 및 복수의 내부전극의 적층방향(H)은 높이방향에 일치하고 있다.
적층체(110)는 다른 층에 번갈아 배치되어 있는 복수의 제1 내부전극(211)과 복수의 제2 내부전극(212)을 포함한다.
제1 내부전극(211)은 적층방향(H)으로부터 보아, 직사각형상의 제1 대향부(211a)와, 제1 대향부(211a)로부터 적층체(110)의 제1 단면(105)에 인출된 제1 인출부(211b)를 가지고 있다. 제1 인출부(211b)의 단면은 제1 단면(105)에 노출되어 있다.
제2 내부전극(212)은 적층방향(H)으로부터 보아, 직사각형상의 제2 대향부(212a)와, 제2 대향부(212a)로부터 적층체(110)의 제2 단면(106)에 인출된 제2 인출부(212b)를 가지고 있다. 제2 인출부(212b)의 단면은 제2 단면(106)에 노출되어 있다.
도 2에 도시하는 바와 같이, 제1 내부전극(211)의 제1 대향부(211a)와 제2 내부전극(212)의 제2 대향부(212a)는 유전체층(200)을 사이에 끼고 대향함으로써 정전용량이 형성되어 있다.
유전체층(200)은, 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3, PbTiO3 또는 Pb(Zr,Ti)O3 등을 주성분으로 하는 유전체 세라믹 재료로 형성되어 있다. 또한, 유전체층(200)은 부성분으로서, Mn화합물, Fe화합물, Cr화합물, Co화합물 또는 Ni화합물 등을 포함하고 있어도 된다. 유전체층(200)의 두께는 0.5㎛ 이상 10㎛ 이하인 것이 바람직하다.
제1 내부전극(211) 및 제2 내부전극(212)은, 예를 들면, Ni, Cu, Ag, Pd 또는 Au 등의 금속이나, 이들의 금속 중 적어도 1종을 포함하는 합금(예를 들면, Ag-Pd 합금) 등, 적절한 도전재료로 구성할 수 있다. 제1 내부전극(211) 및 제2 내부전극(212)의 각각의 두께는 0.2㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
제1 외부전극(120)은 적층체(110)의 제1 단면(105) 상에 배치되며, 단부가 제1 주면(101) 및 제2 주면(102) 및 제1 측면(103) 및 제2 측면(104)으로 연장되고 있다. 제1 외부전극(120)은 제1 내부전극(211)과 전기적으로 접속되어 있다.
제2 외부전극(130)은 적층체(110)의 제2 단면(106) 상에 배치되며, 단부가 제1 주면(101) 및 제2 주면(102) 및 제1 측면(103) 및 제2 측면(104)으로 연장되고 있다. 제2 외부전극(130)은 제2 내부전극(212)과 전기적으로 접속되어 있다. 제1 외부전극(120) 및 제2 외부전극(130)은 적층체(110)의 길이방향(L)에 있어서 서로 이격되어 있다.
제1 외부전극(120)은 도전성 금속 및 유리 성분을 포함하는 제1 하지전극층(122)과, 제1 하지전극층(122)을 덮도록 배치되는 유기 규소 화합물을 포함하는 제1 유기층(140)과, 제1 유기층(140) 상에 배치되는 제1 도금층(123)을 가지고 있다. 동일하게, 제2 외부전극(130)은 도전성 금속 및 유리 성분을 포함하는 제2 하지전극층(132)과, 제2 하지전극층(132)을 덮도록 배치되는 유기 규소 화합물을 포함하는 제2 유기층(150)과, 제2 유기층(150) 상에 배치되는 제2 도금층(133)을 가지고 있다.
제1 하지전극층(122)은 적층체(110)의 제1 단면(105) 상에 배치되며, 단부가 제1 주면(101) 및 제2 주면(102) 및 제1 측면(103) 및 제2 측면(104)으로 연장되어 형성되어 있다.
제2 하지전극층(132)은 적층체(110)의 제2 단면(106) 상에 배치되며, 단부가 제1 주면(101) 및 제2 주면(102) 및 제1 측면(103) 및 제2 측면(104)으로 연장되어 형성되어 있다.
제1 하지전극층(122) 및 제2 하지전극층(132)은, 예를 들면 도전성 금속과 유리 성분을 포함하는 도전성 페이스트를 도포하여 베이킹함으로써 형성된다. 제1 하지전극층(122) 및 제2 하지전극층(132)의 도전성 금속으로는, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금 또는 Au 등이 이용된다. 제1 하지전극층(122) 및 제2 하지전극층(132)의 유리 성분으로는, 예를 들면 B, Si, Ba, Mg, Al 또는 Li 등을 포함하는 유리가 이용된다.
제1 하지전극층(122) 및 제2 하지전극층(132)은 내부전극과 동시 소성한 것이나, 소성 후의 적층체(110)의 표면에 도전성 페이스트를 도포하여 베이킹한 것이다. 제1 하지전극층(122) 및 제2 하지전극층(132)의 각각의 두께는 가장 두꺼운 부분에서 10㎛ 이상 50㎛ 이하인 것이 바람직하다.
제1 도금층(123)은 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)을 덮도록 형성된다. 구체적으로는, 제1 도금층(123)은 적층체(110)의 제1 단면(105) 상에 배치되는 제1 유기층(140) 상에 배치되며, 거기에서 연장되어서 적층체(110)의 제1 주면(101), 제2 주면(102), 제1 측면(103) 및 제2 측면(104) 상에 배치되는 제1 유기층(140) 상에도 이르도록 배치되는 것이 바람직하다.
제2 도금층(133)은 제2 하지전극층(132) 상에 배치되는 제2 유기층(150)을 덮도록 형성된다. 구체적으로는, 제2 도금층(133)은 적층체(110)의 제2 단면(106) 상에 배치되는 제2 유기층(150) 상에 배치되며, 거기에서 연장되어서 적층체(110)의 제1 주면(101), 제2 주면(102), 제1 측면(103) 및 제2 측면(104) 상에 배치되는 제2 유기층(150) 상에도 이르도록 배치되는 것이 바람직하다.
제1 도금층(123) 및 제2 도금층(133)은, 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 또는 Sn 등으로부터 선택되는 적어도 1개로 형성되어 있다. 제1 도금층(123)은 복수층으로 형성되어 있어도 되고, 바람직하게는 Ni도금층(124)과 Sn도금층(126)의 2층 구조이다. 제2 도금층(133)은 복수층으로 형성되어 있어도 되고, 바람직하게는 Ni도금층(134)과 Sn도금층(136)의 2층 구조이다. 도금층 한층 당 두께는 1㎛ 이상 15㎛ 이하인 것이 바람직하다.
제1 도금층(123)의 Ni도금층(124)은 제1 외부전극(120)의 제1 하지전극층(122)의 표면을 덮는 제1 유기층(140)을 덮도록 마련된다. 이로 인해, 제1 유기층(140)이나 제1 하지전극층(122)이 적층 세라믹 콘덴서(100)를 실장할 때의 솔더에 의해 침식되는 것을 방지할 수 있다.
제2 도금층(133)의 Ni도금층(134)은 제2 외부전극(130)의 제2 하지전극층(132)의 표면을 덮는 제2 유기층(150)을 덮도록 마련된다. 이로 인해, 제2 유기층(150)이나 제2 하지전극층(132)이 적층 세라믹 콘덴서(100)를 실장할 때의 솔더에 의해 침식되는 것을 방지할 수 있다.
또한, 제1 외부전극(120)의 Ni도금층(124) 상에 Sn도금층(126)을 더 형성함으로써 제1 외부전극(120)의 솔더 젖음성이 향상된다. 마찬가지로, 제2 외부전극(130)의 Ni도금층(134) 상에 Sn도금층(136)을 더 형성함으로써 제2 외부전극(130)의 솔더 젖음성이 향상된다. 그 결과, 적층 세라믹 콘덴서(100)의 실장이 용이해진다.
제1 유기층(140)은 제1 하지전극층(122)을 덮도록 배치되며, 거기서 연장되어서 적층체(110)의 표면을 덮도록 배치된다. 즉, 제1 유기층(140)은 제1 하지전극층(122)의 단부(220)를 덮도록 배치된다. 제1 유기층(140)은 적층체(110)에 접촉하는 부분이 적층체(110)의 제1 단면(105)에 가까운 위치에 있고, 적층체(110)의 표면을 주회(周回)하도록 제1 주면(101), 제2 주면(102), 제1 측면(103) 및 제2 측면(104)에 배치되어 있다. 제1 유기층(140) 중 적층체(110)에 접촉하는 부분의 한쪽 단부(140a)는 제1 외부전극(120)의 제1 하지전극층(122)의 단부(220)를 덮도록 접촉하고 있다. 제1 유기층(140) 중 적층체(110)에 접촉하는 부분은 제1 하지전극층(122)의 단부(220)로부터 적층체(110)의 적어도 일부의 표면에까지 연장되도록 배치되며, 그 다른 쪽 단부(140b)는 제1 도금층(123)의 단부(230)보다도 제2 단면(106)측에 위치하여 노출되고 있다. 또한, 제1 외부전극(120)의 제1 도금층(123)의 단부(230)는 제1 유기층(140) 중 적층체(110)에 접촉하는 부분의 한쪽 단부(140a)의 표면에 접촉하고 있는 것이 바람직하다.
제2 유기층(150)은 제2 하지전극층(132)을 덮도록 배치되며, 거기서 연장되어서 적층체(110)의 표면을 덮도록 배치된다. 즉, 제2 유기층(150)은 제2 하지전극층(132)의 단부(320)을 덮도록 배치된다. 제2 유기층(150)은 적층체(110)에 접촉하는 부분이 적층체(110)의 제2 단면(106)에 가까운 위치에 있고, 적층체(110)의 표면을 주회하도록 제1 주면(101), 제2 주면(102), 제1 측면(103) 및 제2 측면(104)에 배치되어 있다. 제2 유기층(150) 중 적층체(110)에 접촉하는 부분의 한쪽 단부(150a)는 제2 외부전극(130)의 제2 하지전극층(132)의 단부(320)를 덮도록 접촉하고 있다. 제2 유기층(150) 중 적층체(110)에 접촉하는 부분은 제2 하지전극층(132)의 단부(320)로부터 적층체(110)의 적어도 일부의 표면에까지 연장되도록 배치되며, 그 다른 쪽 단부(150b)는 제2 도금층(133)의 단부(330)보다도 제1 단면(105)측에 위치하여 노출되어 있다. 또한, 제2 외부전극(130)의 제2 도금층(133)의 단부(330)는 제2 유기층(150) 중 적층체(110)에 접촉하는 부분의 한쪽 단부(150a)의 표면에 접촉하고 있는 것이 바람직하다.
이상의 구성에 의해, 적층 세라믹 콘덴서(100)가 기판에 실장된 상태에 있어서, 가령 열충격 등에 의해 기판에 휘어짐이 생기면 이 휘어짐에 기초하는 응력에 의해 제1 외부전극(120)의 제1 하지전극층(122)과 제1 도금층(123) 사이를 박리시키거나, 제2 외부전극(130)의 제2 하지전극층(132)과 제2 도금층(133) 사이를 박리시킬 수 있다. 그렇기 때문에, 상기 응력이 분산되어서 적층 세라믹 콘덴서(100)의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 억제할 수 있다. 그 결과, 적층 세라믹 콘덴서(100)의 신뢰성을 향상시킬 수 있다. 여기서 크랙이란, 외부전극 단부를 기점으로 해서 외층부에서 내부전극층부를 향하여 진전되는 균열이라고 정의한다.
도 3에 도시하는 바와 같이, 제1 유기층(140) 중 적층체(110)에 접촉한 부분의 길이방향(L)에서의 치수(d1)(즉, 제1 하지전극층(122)의 선단(222)으로부터, 제1 유기층(140)의 제2 단면(106)측의 선단(142)까지의 길이방향(L)에서의 치수)는 5㎛ 이상 100㎛ 이하인 것이 바람직하다. 한편, 제2 유기층(150)의 경우도 마찬가지이다. 이로 인해, 솔더 부착성 불량 등의 문제를 일으키지 않고, 하지전극층과 도금층 사이를 확실하게 박리시킬 수 있다.
적층체(110) 상에 배치되는 부분의 제1 유기층(140)의 두께는 제1 하지전극층(122) 상에 배치되는 부분의 제1 유기층(140)의 두께보다도 두꺼운 것이 바람직하다. 이로 인해, 제1 하지전극층(122)과 제1 도금층(123)을 확실하게 박리시킬 수 있다. 마찬가지로, 적층체(110) 상에 배치되는 부분의 제2 유기층(150)의 두께는 제2 하지전극층(132) 상에 배치되는 부분의 제2 유기층(150)의 두께보다도 두꺼운 것이 바람직하다. 이로 인해, 제2 하지전극층(132)과 제2 도금층(133)을 확실하게 박리시킬 수 있다. 제1 유기층(140) 및 제2 유기층(150) 중 적층체(110)의 제1 주면(101) 및 제2 주면(102) 상에 배치되는 부분의 두께는 5㎚ 이상 100㎚ 이하인 것이 바람직하다. 또한, 제1 유기층(140) 중 제1 하지전극층(122)의 단부(220)(선단위치에서의 부분)의 두께, 및 제2 유기층(150) 중 제2 하지전극층(132)의 단부(320)(선단위치에서의 부분)의 두께는 5㎚ 이상 500㎚ 이하인 것이 바람직하다. 이로 인해, 적층체(110)의 크랙이 효과적으로 억제될 뿐만 아니라, 도금 불량이나 적층 세라믹 콘덴서(100)의 이탈이 억제된다.
제1 유기층(140) 및 제2 유기층(150)은 유기 규소 화합물을 포함한다. 유기 규소 화합물로는, 예를 들면 데실트리메톡시실란, n-프로필트리메톡시실란, 옥틸트리에톡시실란 등이 이용된다. 특히, 제1 유기층(140) 및 제2 유기층(150)으로서 다관능 알콕시실란 Si-(CnH2n + 1)3의 구조를 가지며, N원소를 함유하는 유기 규소 화합물이 이용되는 것이 바람직하다.
또한, 적층 세라믹 콘덴서(100)의 제1 외부전극(120)과 제2 외부전극(130) 사이에는 유기층이 존재하지 않는 부분이 있다. 이로 인해, 유기층이 적층체(110)의 표면에 형성됨으로써 생길 수 있는 신뢰성의 저하를 억제할 수 있다.
또한, 제1 외부전극(120)의 제1 하지전극층(122)과 적층체(110) 사이의 밀착 강도가, 제1 유기층(140)과 제1 외부전극(120)의 제1 도금층(123) 사이의 밀착 강도보다 큰 것이 바람직하다. 마찬가지로, 제2 외부전극(130)의 제2 하지전극층(132)과 적층체(110) 사이의 밀착 강도가, 제2 유기층(150)과 제2 외부전극(130)의 제2 도금층(133) 사이의 밀착 강도보다 큰 것이 바람직하다.
또한, 적층체(110)와 제1 유기층(140) 사이의 밀착 강도가, 제1 유기층(140)과 제1 도금층(123) 사이의 밀착 강도보다 큰 것이 바람직하다. 마찬가지로, 적층체(110)와 제2 유기층(150) 사이의 밀착 강도가, 제2 유기층(150)과 제2 도금층(133) 사이의 밀착 강도보다 큰 것이 바람직하다.
또한, 제1 유기층(140) 및 제2 유기층(150)의 표면의 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하이다.
또한, 제1 단면(105) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비를 B라고 하고, 제1 주면(101) 상 및 제2 주면(102) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비를 A라고 하며, 그리고 제1 주면(101) 상 및 제2 주면(102) 상에 직접적으로 위치하는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비를 A라고 했을 때, 관계식 A>B를 만족하는 것이 바람직하다. 마찬가지로, 제2 단면(106) 상에 위치하는 제2 하지전극층(132) 상에 배치되는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비를 B라고 하고, 제1 주면(101) 상 및 제2 주면(102) 상에 위치하는 제2 하지전극층(132) 상에 배치되는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비를 A라고 하며, 그리고 제1 주면(101) 상 및 제2 주면(102) 상에 직접적으로 위치하는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비를 A라고 했을 때, 관계식 A>B를 만족하는 것이 바람직하다.
이로 인해, 제1 유기층(140) 및 제2 유기층(150)의 박리는 제1 측면(103) 및 제2 측면(104)에서 멈출 수 있어서 신뢰성의 저하를 회피할 수 있다.
한편, 제1 측면(103) 상 및 제2 측면(104) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비, 그리고 제1 측면(103) 상 및 제2 측면(104) 상에 직접적으로 위치하는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비에 있어서도, A와 동일한 값인 것이 바람직하고, 관계식 A>B를 만족하는 것이 바람직하다.
상기 원자농도비의 측정은 XPS(X선 광전자 분광)으로 측정된다. 보다 구체적으로는, 상기 원자농도비는 칩 측면부 및 단면부의 중앙부에 150㎛×150㎛ 정도의 절단 홈을 만들고, 이 부분의 제1 도금층(123) 또는 제2 도금층(133)을 벗겨서 그 표면을 XPS(X선 광전자 분광) 분석하고, Cu2p, Si2p의 각 피크 면적 및 측정 장치의 감도계수에 기초해서 그 원자농도비를 산출함으로써 구할 수 있다. 또한, XPS에 따른 상세한 측정 조건은 아래와 같다.
·장치명: ULVAC-PHI제품 VersaProbe
·X선: 단색화 Al-Kα선
·X선 직경: 빔 반값 폭으로 100㎛
·광전자의 추출각 :45°
·측정한 스펙트럼: Si2p, Cu2p
·측정시의 대전의 보상 방법: 전자선과 이온 빔을 조사
본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 제1 단면(105) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 B와, 제1 주면(101) 상 및 제2 주면(102) 상에 위치하는 제1 하지전극층(122) 상에 배치되는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면(101) 상 및 제2 주면(102) 상에 직접적으로 위치하는 제1 유기층(140)의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B이고, 제2 단면(106) 상에 위치하는 제2 하지전극층(132) 상에 배치되는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비 B와, 제1 주면(101) 상 및 제2 주면(102) 상에 위치하는 제2 하지전극층(132) 상에 배치되는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비 A, 그리고 제1 주면(101) 상 및 제2 주면(102) 상에 직접적으로 위치하는 제2 유기층(150)의 Cu에 대한 Si의 원자농도비 A는 관계식 A>B이다. 이로 인해, 제1 유기층(140) 및 제2 유기층(150)의 박리는 제1 측면(103) 및 제2 측면(104)에서 멈출 수 있어서 신뢰성의 저하를 회피할 수 있다.
또한, 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 제1 외부전극(120)의 제1 하지전극층(122)과 적층체(110) 사이의 밀착 강도가, 제1 유기층(140)과 제1 외부전극(120)의 제1 도금층(123) 사이의 밀착 강도보다 큰 것이 바람직하다. 마찬가지로, 제2 외부전극(130)의 제2 하지전극층(132)과 적층체(110) 사이의 밀착 강도가, 제2 유기층(150)과 제2 외부전극(130)의 제2 도금층(133) 사이의 밀착 강도보다 큰 것이 바람직하다. 이로 인해, 제1 유기층(140) 및 제2 유기층(150)과 제1 도금층(123) 및 제2 도금층(133) 사이에서 박리시킬 수 있고, 한편 적층체와 제1 유기층(140) 및 제2 유기층(150) 사이에서는 밀착을 유지할 수 있기 때문에 수분 등의 침입을 확실하게 억제할 수 있다. 따라서, 적층 세라믹 콘덴서(100)의 신뢰성 등의 불량이 한층 더 억제된다.
또한, 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 적층체(110)와 제1 유기층(140) 사이의 밀착 강도가, 제1 유기층(140)과 제1 도금층(123) 사이의 밀착 강도보다 큰 것이 바람직하다. 마찬가지로, 적층체(110)와 제2 유기층(150) 사이의 밀착 강도가, 제2 유기층(150)과 제2 도금층(133) 사이의 밀착 강도보다 큰 것이 바람직하다. 이로 인해, 적층 세라믹 콘덴서(100)가 기판에 실장된 상태에 있어서 가령 열충격 등에 의해 기판에 휘어짐이 생기면 이 휘어짐에 기초하는 응력에 의해 제1 외부전극(120)의 제1 하지전극층(122)과 제1 도금층(123) 사이를 박리시키거나, 마찬가지로 제2 외부전극(130)의 제2 하지전극층(132)과 제2 도금층(133) 사이를 박리시키는 것을 한층 더 합리적으로 실시할 수 있다. 그렇기 때문에, 상기 응력이 한층 더 분산되어서 적층 세라믹 콘덴서(100)의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 한층 더 억제할 수 있다. 그 결과, 적층 세라믹 콘덴서(100)의 신뢰성을 한층 더 향상시킬 수 있다.
또한, 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 제1 유기층(140) 및 제2 유기층(150)으로서 다관능 알콕시실란 Si-(CnH2n + 1)3의 구조를 가지며, N원소를 함유하는 유기 규소 화합물이 이용되는 것이 바람직하다. 이로 인해, 적층체(110)나 제1 외부전극(120)의 제1 하지전극층(122) 등의 표면에 확실하게 형성되기 때문에 제1 유기층(140) 및 제2 유기층(150)의 작용에 의해 적층체(110)의 크랙이 효과적으로 억제되어서 신뢰성이 향상된다.
또한, 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)는 제1 유기층(140) 및 제2 유기층(150)의 표면의 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하임으로 인해, 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 억제할 수 있을 뿐만 아니라, 도금 불량이나 적층 세라믹 콘덴서(100)의 이탈을 억제할 수 있다.
(제조방법)
다음으로, 본 발명의 한 실시형태에 따른 적층 세라믹 콘덴서(100)의 제조방법에 대해서 설명한다.
우선, 제1 내부전극(211) 및 제2 내부전극(212)을 가지는 적층체(110)가 준비된다. 구체적으로는 세라믹 분말을 포함하는 세라믹 페이스트가, 예를 들면 스크린 인쇄법 등에 의해 시트형상으로 도포되고, 건조시킴으로써 머더 세라믹 그린 시트가 제작된다.
다음으로, 머더 세라믹 그린 시트 상에, 예를 들면 스크린 인쇄 등에 의해 소정의 패턴으로 내부전극 형성용 도전성 페이스트가 인쇄되어, 제1 내부전극(211)의 내부전극 형성용 도전 패턴이 형성된다. 마찬가지로, 다른 머더 세라믹 그린 시트 상에, 예를 들면 스크린 인쇄 등에 의해 소정의 패턴으로 내부전극 형성용 도전성 페이스트가 인쇄되어, 제2 내부전극(212)의 내부전극 형성용 도전 패턴이 형성된다.
이렇게 하여, 제1 내부전극(211)의 내부전극 형성용 도전 패턴이 형성된 머더 세라믹 그린 시트와, 제2 내부전극(212)의 내부전극 형성용 도전 패턴이 형성된 머더 세라믹 그린 시트와, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 머더 세라믹 그린 시트가 준비된다. 한편, 세라믹 페이스트나 내부전극 형성용 도전성 페이스트에는 예를 들면 주지의 바인더나 용매가 포함되어 있어도 된다.
다음으로, 머더 적층체가 제작된다. 머더 적층체는 하기와 같이 제작된다. 내부전극 형성용 도전 패턴이 인쇄되어 있지 않은 외층용 머더 세라믹 그린 시트가 소정 매수 적층되고, 그 위에 제1 내부전극(211)의 내부전극 형성용 도전 패턴이 인쇄된 머더 세라믹 그린 시트와 제2 내부전극(212)의 내부전극 형성용 도전 패턴이 인쇄된 머더 세라믹 그린 시트가 번갈아 순차 적층된다. 또한 그 위에 내부전극 형성용 도전 패턴이 인쇄되어 있지 않은 외층용 머더 세라믹 그린 시트가 소정 매수 적층되어서 머더 적층체가 제작된다. 머더 적층체는 필요에 따라서 정수압 프레스 등의 수단에 의해 적층방향으로 프레스되어도 된다.
다음으로, 머더 적층체가 소정의 위치에서 절단되고, 소정 사이즈의 소성 전의 적층체(110)가 복수 개 절단된다. 이때, 배럴 연마 등에 의해 소성 전의 적층체(110)의 모서리부나 능선부가 둥그스름하게 되어 있어도 된다.
다음으로, 소성 전의 적층체(110)가 소성됨으로써 제1 내부전극(211) 및 제2 내부전극(212)이 내부에 배치되며, 제1 내부전극(211)의 제1 인출부(211b)가 제1 단면(105)에 노출되고, 제2 내부전극(212)의 제2 인출부(212b)가 제2 단면(106)에 노출된 적층체(110)가 얻어진다. 소성온도는 세라믹 재료 및 도전재료의 종류에 따라서 적절히 설정되며, 예를 들면 900℃ 이상 1300℃ 이하의 범위 내에서 설정된다.
다음으로, 소성 후의 적층체(110)의 양 단부에 외부전극의 하지전극층이 형성된다. 소성 후의 적층체(110)의 양 단부에 외부전극용 도전성 페이스트가 도포되고 베이킹되어서 제1 외부전극(120)의 제1 하지전극층(122)과 제2 외부전극(130)의 제2 하지전극층(132)이 형성된다. 베이킹 온도는 700℃ 이상 900℃ 이하인 것이 바람직하다.
다음으로, 제1 유기층(140) 및 제2 유기층(150)이 형성된다. 제1 유기층(140) 및 제2 유기층(150)은 하기와 같이 제작된다.
제1 외부전극(120)의 제1 하지전극층(122), 제2 외부전극(130)의 제2 하지전극층(132) 및 적층체(110)의 소정의 표면을 덮도록 유기 처리액이 도포 또는 침지되어서 제1 유기층(140) 및 제2 유기층(150)이 형성된다. 제1 유기층(140) 및 제2 유기층(150)이 형성되는 공정은 2회로 나눠서 유기 처리액이 도포된다.
구체적으로는 제1 외부전극(120)의 제1 하지전극층(122) 및 제2 외부전극(130)의 제2 하지전극층(132)을 베이킹한 적층체(110)는 길이방향으로 나열되고, 제1 유기층(140)이 덮는 단부(220) 및 제2 유기층(150)이 덮는 단부(320)를 남기고 제1 외부전극(120) 및 제2 외부전극(130)의 표면이 첫 번째 유기 처리액에 침지된다. 그 후, 적층체(110)는 100℃ 이상 200℃ 이하의 온도에서 건조되고, 제1 외부전극(120) 및 제2 외부전극(130)의 표면에 제1 유기층(140)이 덮는 단부(220) 및 제2 유기층(150)이 덮는 단부(320)을 남기고 제1 유기층(140) 중 제1 하지전극층(122) 상을 덮는 부분이 형성되며, 유기층(150) 중 제2 하지전극층(132) 상을 덮는 부분이 형성된다. 첫 번째 유기 처리액은 단관능의 실란 커플링재로 이루어지고, 구체적으로는 데실트리메톡시실란, n-프로필트리메톡시실란, 옥틸트리에톡시실란 등이 이용되며, 알코올 용매에 유기 처리액이 3중량% 이하로 희석된 것이다.
다음으로, 적층체(110)는 제1 외부전극(120)의 제1 하지전극층(122), 제2 외부전극(130)의 제2 하지전극층(132), 및 적층체(110)의 소정의 표면이 두 번째 유기 처리액에 침지된다. 이때, 두 번째 유기 처리액에 의해 형성되는 유기막은 첫 번째 유기 처리액에 의해 형성된 유기막 위에는 형성되기 어렵기 때문에, 제1 하지전극층(122)의 단부(220)와 제2 하지전극층(132)의 단부(320)와 적층체(110)의 소정의 표면에 형성된다. 그 후, 적층체(110)는 100℃ 이상 200℃ 이하의 온도에서 건조되어, 제1 하지전극층(122)의 단부(220) 및 제2 하지전극층(132)의 단부(320)를 덮도록 제1 유기층(140) 및 제2 유기층(150)이 형성된다. 두 번째 유기 처리액은 다관능 알콕시실란 Si-(CnH2n + 1)3이 이용되고, 알코올 용매에 유기 처리액이 1중량% 이상 10% 이하로 희석된 것이다. 첫 번째 유기 처리액과 두 번째 유기 처리액은 유기 규소 화합물인 것이 바람직하다.
첫 번째 유기 처리액과 두 번째 유기 처리액이 다름으로 인해, 첫 번째는 단부(220) 및 단부(320)를 남기고 제1 하지전극층(122) 및 제2 하지전극층(132)의 표면에 제1 유기층(140) 및 제2 유기층(150)이 형성된다. 그리고, 두 번째는 첫 번째에 형성된 제1 유기층(140) 및 제2 유기층(150) 상에 부착되기 어려워서, 제1 유기층(140) 및 제2 유기층(150)의 두께가 두터워지도록 형성하는 것이 가능해진다. 그 결과, 크랙의 기점이 되는 제1 외부전극(120)의 제1 하지전극층(122)의 단부(220)에 제1 유기층(140)을 충분히 형성하는 것이 가능해지고, 마찬가지로, 크랙의 기점이 되는 제2 외부전극(130)의 제2 하지전극층(132)의 단부(320)에 제2 유기층(150)을 충분히 형성하는 것이 가능해지기 때문에 본 발명의 크랙 억제의 효과를 보다 현저한 것으로 할 수 있다.
다음으로, 적층체(110)의 양 단부의 외부전극의 도금층이 형성된다. 제1 외부전극(120)의 제1 도금층(123)은 제1 외부전극(120)의 제1 하지전극층(122)의 표면을 거의 덮으며, 제1 도금층(123)의 단부(230)의 단면은 제1 유기층(140)의 한쪽 단부(140a)의 표면을 덮도록 형성된다. 마찬가지로, 제2 외부전극(130)의 제2 도금층(133)은 제2 외부전극(130)의 제2 하지전극층(132)의 표면을 거의 덮으며, 제2 도금층(133)의 단부(330)의 단면은 제2 유기층(150)의 한쪽 단부(150a)의 표면을 덮도록 형성된다.
다음으로, 형성된 제1 유기층(140)의 일부 및 제2 유기층(150)의 일부는 필요에 따라서 제거해도 된다.
이상의 방법으로, 적층체(110)의 세라믹부나 내부전극부에 크랙이나 변형 등이 발생하는 것을 억제할 수 있고, 성능이나 신뢰성을 향상시킬 수 있는 적층 세라믹 콘덴서(100)를 용이하게 제조할 수 있다.
(실험예 1)
이하, 본 발명의 효과를 확인하기 위해서 발명자들이 실시한 실험예 1에 대해서 설명한다. 실험예 1에서는 상기 한 실시형태의 제조방법에 의해 적층 세라믹 콘덴서(100)가 제작되고, 적층 세라믹 콘덴서의 크랙의 발생률, 도금 불량의 발생률 및 신뢰성(내습 부하)에 대해서 확인했다.
적층 세라믹 콘덴서(100)의 사양은 아래와 같다.
·사이즈: 길이(L)가 1.0㎜, 폭(W)이 0.5㎜, 높이(H)가 0.5㎜
·세라믹 재료: BaTiO3
·용량: 10nF
·정격 전압: 16V
제1 외부전극(120) 및 제2 외부전극(130)의 사양은 아래와 같다.
·하지전극층 재료: 도전성 금속(Cu)과 유리 성분을 포함하는 재료
·하지전극층의 두께: 단면 중앙부에서 30㎛
·유기층
단면 상에 위치하는 하지전극층 상에 형성되는 부분: 데실트리메톡시실란으로 이루어지는 단관능 실란 커플링 막, Cu에 대한 Si의 원자농도비 0.8%(이하, "원자농도비 B"라고 함)
주면 상에 위치하는 하지전극층 상 및 적층체의 주면 상에 형성되는 부분: 트리스-(트리메톡시실프로필)이소시아누레이트로 이루어지는 다관능 알콕시실란 Si-(CnH2n+1)3, Cu에 대한 Si의 원자농도비 0%(주면 상에 위치하는 하지전극층 상 및 적층체의 주면 상에 형성되는 부분 없음), 0.5%, 0.8%, 1%, 3%, 5%, 10%, 20%의 8종류(이하, "원자농도비 A"라고 함)
·도금층: Ni도금층(3㎛)+Sn도금층(3㎛)의 2층
시험 방법은 아래와 같다.
LF 솔더 페이스트가 1.6㎜ 두께의 JEITA랜드 FR4기판에 두께 150㎛로 도포된 후, 적층 세라믹 콘덴서(100)가 올려지고, 240℃의 리플로우로(reflow furnace)를 통과함으로써 적층 세라믹 콘덴서(100)가 실장되었다. 한편, 비교를 위해서 제1 유기층(140) 및 제2 유기층(150)을 포함하고 있지 않은 비교예 1(종래의 적층 세라믹 콘덴서), 주면 상에 위치하는 하지전극층 상 및 적층체의 주면 상에 형성되는 부분이 없는 유기층을 포함하는 비교예 2의 각각에 대해서도 동일한 실장이 실시되었다. 실장한 적층 세라믹 콘덴서는 종류별로 100개이다. 실장 후의 적층 세라믹 콘덴서가 240℃의 핫플레이트에 올려지고 LF 솔더 페이스트가 녹아서 적층 세라믹 콘덴서가 기판으로부터 분리되었다. 그리고, 실장면과 직교하는 방향으로부터 연마를 실시하여 크랙 발생의 유무를 확인했다.
제1 유기층(140) 및 제2 유기층(150)의 Cu에 대한 Si의 원자농도비의 측정 방법은 XPS(X선 광전자 분광)에 의해 측정했다. 보다 구체적으로는, 상기 원자농도비는 칩 측면부 및 단면부의 중앙부에 150㎛×150㎛ 정도의 절단 홈을 넣고, 이 부분의 제1 도금층(123) 또는 제2 도금층(133)을 벗겨서 그 표면을 XPS(X선 광전자 분광) 분석하고, Cu2p, Si2p의 각 피크 면적 및 측정 장치의 감도계수에 기초하여 그 원자농도비를 산출함으로써 구했다. 또한, XPS에 의한 상세한 측정 조건은 아래와 같다.
·장치명: ULVAC-PHI제품 VersaProbe
·X선: 단색화 Al-Kα선
·X선 직경: 빔 반값폭으로 100㎛
·광전자의 추출각: 45°
·측정한 스펙트럼: Si2p, Cu2p
·측정시의 대전의 보상 방법: 전자선과 이온 빔을 조사
크랙은 외부전극 단부를 기점으로 해서 외층부에서 내부전극층부를 향하여 진전하는 균열이라고 정의했다. 크랙의 확인 방법은 기판실장면과 직행하는 방향(제1 또는 제2 측면)으로부터 칩 중앙부(1/2W의 위치)까지 단면 연마를 실시하고, 그 후 단면에 있어서 SEM(전자현미경)을 이용해서 외부전극 단부에 주목하여 관찰한다.
도금 불량의 확인 방법은 도금 후의 시료를 금속현미경(100배)으로 관찰하여 하지전극층이 5% 이상의 점유율로 보이고 있는 것을 도금 불량으로 했다.
신뢰성(내습 부하)의 확인 방법은 상기한 바와 같이, JEITA랜드 FR4기판에 적층 세라믹 콘덴서(100)를 실장한 후, 내습 부하 시험을 실시했다. 시험 조건은 85℃, 85% RH의 환경하에서 16V의 부하를 가하고, 2000시간 경과 후, 용량을 측정하여 10% 이상 변동하고 있는 것을 NG로 했다.
(실험 결과)
실험 결과를 표 1에 나타낸다.
Figure 112017086109286-pat00001
표 1에 나타내는 바와 같이, 종래품인 비교예 1은 100개 중 88개에서 크랙이 확인되고, 100개 중 30개에서 신뢰성 시험이 NG가 되었다. 또한, 비교예 2는 100개 중 83개에서 크랙이 확인되고, 100개 중 26개에서 신뢰성 시험이 NG가 되었다. 비교예 3은 100개 중 33개에서 크랙이 확인되고, 100개 중 8개에서 신뢰성 시험이 NG가 되었다. 비교예 4는 100개 중 15개에서 크랙이 확인되고, 100개 중 4개에서 신뢰성 시험이 NG가 되었다. 한편, 원자농도비 A가 1%보다 큰 실시예 1∼5에서는 100개 중에서 크랙의 발생, 및 신뢰성 시험에서 NG가 된 시료는 확인되지 않았다. 또한, 원자농도비 A가 1%인 실시예 1, 3%인 실시예 2, 5%인 실시예 3에 대해서는 100개 중에서 도금 불량으로 된 시료도 확인되지 않았다.
이상의 결과로부터 본 발명이 발휘하는 효과를 확인할 수 있었다.
한편, 크랙은 모두 외부전극의 e치수 단부를 기점으로 하여 적층체에 약 45도의 각도로 칩 측면측을 향하여 연장되어 있었다. 또한, 크랙이 확인되지 않은 유기층 처리품에 대해서, SEM로 자세하게 조사한 바, 외부전극과 Ni도금 사이에서 경미하게 박리하고 있는 것이 확인되었다.
상술한 실시형태의 설명에 있어서, 조합 가능한 구성을 서로 조합해도 된다. 이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허청구범위에 의해 나타내지고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
예를 들면, 한 실시형태의 경우에 있어서, 적층 세라믹 콘덴서(100)의 제1 외부전극(120)과 제2 외부전극(130) 사이에는 유기층이 존재하고 있지 않은 부분이 있다. 그러나, 도 4에 도시하는 바와 같이, 제1 유기층(140)의 다른 쪽의 단부(140b)가 적층체(110)의 중앙부까지 연장하며, 제2 유기층(150)의 다른 쪽의 단부(150b)가 적층체(110)의 중앙부까지 연장하여 양자가 중앙부에서 접하고, 제1 외부전극(120)과 제2 외부전극(130) 사이의 적층체(110)의 노출면 전체에 유기층이 배치되도록 구성되어 있어도 된다.
100: 적층 세라믹 콘덴서 101: 제1 주면
102: 제2 주면 103: 제1 측면
104: 제2 측면 105: 제1 단면
106: 제2 단면 110: 적층체
120: 제1 외부전극 130: 제2 외부전극
122: 제1 하지전극층 123: 제1 도금층
124, 134: Ni도금층 126, 136: Sn도금층
132: 제2 하지전극층 133: 제2 도금층
140: 제1 유기층 142: 제1 유기층의 연장 단부
150: 제2 유기층 200: 유전체층
211: 제1 내부전극 211a: 제1 대향부
211b: 제1 인출부 212: 제2 내부전극
212a: 제2 대향부 212b: 제2 인출부
220: 제1 하지전극층의 단부 222: 제1 하지전극층의 선단
230: 제1 도금층의 단부 320: 제2 하지전극층의 단부
330: 제2 도금층의 단부 H: 적층방향
L: 길이방향 W: 폭방향

Claims (6)

  1. 적층된 복수의 유전체층과 적층된 복수의 내부전극을 포함하고, 적층방향으로 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향에 직교하는 폭방향으로 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향으로 마주 보는 제1 단면(端面) 및 제2 단면을 가지고 있는 적층체와,
    상기 내부전극에 접속되고 상기 제1 단면 상에 배치되며 단부가 상기 제1 주면, 상기 제2 주면, 상기 제1 측면 및 상기 제2 측면으로 연장되고 있는 제1 외부전극과,
    상기 내부전극에 접속되고 상기 제2 단면 상에 배치되며 단부가 상기 제1 주면, 상기 제2 주면, 상기 제1 측면 및 상기 제2 측면으로 연장되고 있는 제2 외부전극을 포함하고,
    상기 제1 외부전극은, 도전성 금속 및 유리 성분을 포함하는 제1 하지전극층과, 상기 제1 하지전극층을 덮도록 배치되는 유기 규소 화합물을 포함하는 제1 유기층과, 상기 제1 유기층 상에 배치되는 제1 도금층을 가지고,
    상기 제2 외부전극은, 도전성 금속 및 유리 성분을 포함하는 제2 하지전극층과, 상기 제2 하지전극층을 덮도록 배치되는 유기 규소 화합물을 포함하는 제2 유기층과, 상기 제2 유기층 상에 배치되는 제2 도금층을 가지고,
    상기 제1 유기층은 상기 제1 하지전극층 상으로부터 상기 적층체의 표면을 덮도록 배치되고, 상기 제2 유기층은 상기 제2 하지전극층 상으로부터 상기 적층체의 표면을 덮도록 배치되며,
    상기 제1 도금층의 선단부(先端部; leading end)는 상기 제1 유기층에 접촉하고, 상기 제2 도금층의 선단부는 상기 제2 유기층에 접촉하며,
    상기 제1 주면 상 및 상기 제2 주면 상에 위치하는 상기 제1 하지전극층 상에 배치되는 상기 제1 유기층의 Cu에 대한 Si의 원자농도비, 및 상기 제1 주면 상 및 상기 제2 주면 상에 직접적으로 위치하는 상기 제1 유기층의 Cu에 대한 Si의 원자농도비는, 각각, 상기 제1 단면 상에 위치하는 상기 제1 하지전극층 상에 배치되는 상기 제1 유기층의 Cu에 대한 Si의 원자농도비보다 크고,
    상기 제1 주면 상 및 상기 제2 주면 상에 위치하는 상기 제2 하지전극층 상에 배치되는 상기 제2 유기층의 Cu에 대한 Si의 원자농도비, 및 상기 제1 주면 상 및 상기 제2 주면 상에 직접적으로 위치하는 상기 제2 유기층의 Cu에 대한 Si의 원자농도비는, 각각, 상기 제2 단면 상에 위치하는 상기 제2 하지전극층 상에 배치되는 상기 제2 유기층의 Cu에 대한 Si의 원자농도비보다 큰 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 적층체와 상기 제1 하지전극층의 밀착 강도가 상기 제1 유기층과 상기 제1 도금층의 밀착 강도보다도 크고, 상기 적층체와 상기 제2 하지전극층의 밀착 강도가 상기 제2 유기층과 상기 제2 도금층의 밀착 강도보다도 큰 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 적층체와 상기 제1 유기층의 밀착 강도가 상기 제1 유기층과 상기 제1 도금층의 밀착 강도보다도 크고, 상기 적층체와 상기 제2 유기층의 밀착 강도가 상기 제2 유기층과 상기 제2 도금층의 밀착 강도보다도 큰 것을 특징으로 하는 적층 세라믹 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 유기층 및 상기 제2 유기층은 다관능 알콕시실란 Si-(CnH2n + 1)3의 구조를 가지며, N원소를 함유하는 유기 규소 화합물인 것을 특징으로 하는 적층 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 유기층의 표면의 Cu 농도 및 Si 농도에 있어서 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하이며, 상기 제2 유기층의 표면의 Cu 농도 및 Si 농도에 있어서 Cu에 대한 Si의 원자농도비가 1% 이상 5% 이하인 것을 특징으로 하는 적층 세라믹 전자부품.
  6. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 전자부품은 적층 세라믹 콘덴서인 것을 특징으로 하는 적층 세라믹 전자부품.
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