KR20150043038A - 적층형 전자부품 - Google Patents

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Abstract

본 발명은 적층형 전자부품에 관한 것으로, 보다 상세하게는 우수한 DC-bias 특성을 가지며, 전류인가에 따른 인덕턴스의 저하를 방지하고, 우수한 직류 중첩특성을 가지면서도 소형화 및 대량생산이 가능한 적층형 전자부품에 관한 것이다.

Description

적층형 전자부품{Multilayered electronic component}
본 발명은 적층형 전자부품에 관한 것으로, 보다 상세하게는 우수한 자기적 특성을 가지며, 소형화, 대량생산이 가능한 적층형 전자부품에 관한 것이다.
전자부품 중 인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로써, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있다.
최근의 전자기기는 소형화가 요구되는데, DC-DC 컨버터에서는 인덕터와 콘덴서 등의 부착 부품이 증가하여 전원회로의 면적이 크게 되고 만다.
따라서, 기기의 소형화를 이루기 위해서는 우선 이들 부품의 소형화가 필요하다. DC-DC 컨버터의 스위칭 주파수를 고주파화하면 필요로 하는 인덕터 또는 콘덴서의 정수가 작게 되고, 상기 부착 부품의 소형화가 가능하게 된다. 최근 반도체 제조기술의 진보에 따른 IC의 고성능화에 의해 스위칭 주파수의 고주파화가 더욱 진행되고 있다.
이러한 흐름 속에서 DC-DC 컨버터 회로에서 사용되는 파워 인덕터로서 종래로부터 금속계 자성재료에 도선을 감은 형태의 권선형 인덕터가 많이 사용되고 있었으나, 이러한 형태의 인덕터는 소형화에 근본적인 한계를 가지고 있다. 따라서, 근래에는 권선형 인덕터를 대신하여 적층형 인덕터의 사용이 증대되고 있다.
한편, 적층형 인덕터는 권선형 파워인덕터에 비해서는 전류인가에 따른 인덕턴스 값의 변화가 큰 단점이 있다.
통상적으로, 적층형 인덕터는 자성체층과 도체 패턴이 교대로 적층되고 상기 도체 패턴이 층 사이에서 전기적으로 접속됨으로써 코일 도체로 되어 있다. 적층형 인덕터의 자성체 재료로 주로 사용되는 산화물 페라이트계는 투자율과 전기저항이 높은 반면 포화 자속 밀도가 낮으므로 자기포화에 의한 인덕턴스의 저하가 크고, 직류 중첩 특성이 나쁜 단점이 있다.
즉, 이러한 구성의 적층형 인덕터는 직류의 전류를 인가했을 때 전류의 증가에 따른 자성체에 자기 포화가 일어나므로 급격하게 인덕턴스가 저하되어 버린다.
이 때문에, 종래의 페라이트를 자성재료로 사용한 적층형 파워 인덕터의 경우에는 직류중첩 특성을 확보하기 위하여 별도의 비자성체층을 갭으로서 층간에 삽입하여야 한다는 문제점이 있다.
또한, 페라이트를 사용하는 인덕터는 페라이트 판상에 회로를 설치한 후 소결과정을 거쳐야 하는데 소결과정 중 뒤틀림의 현상으로 인하여 일정 이상의 인덕턴스나 직류 중첩 특성을 확보하는데 제약이 있어서 그 넓이를 넓게 할 수 없고, 특히 최근 인덕터가 소형화되어 두께 1mm 이하의 제품이 양산되는 가운데 그 넓이가 더욱 제한될 수밖에 없다. 따라서, 다양한 형태의 인덕턴스 및 직류 중첩 특성을 제공할 수 없다.
이를 해결하기 위하여 포화자화 값이 낮은 페라이트 자성체를 대신하여 포화자화 값이 큰 금속자성체를 적층형 전자부품에 적용하고자 하였다. 그러나 적층형 전자부품의 제조공정은 권선형, 박막형 인덕터의 제조공정과 달리 자성체 본체 내부에 형성되는 도체 패턴의 소결을 위해서 고온의 소결 공정이 필요한데, 이러한 고온 소결 공정으로 인해 금속자성체는 급속히 산화가 진행되면서 자기적 특성을 상실하기 때문에 종래에는 금속자성체를 이용한 자성체를 적층형 전자부품에 적용하지 못하였다.
아래의 특허문헌 1은 적층형 전자부품에 있어서의 자성체 제조방법으로, 합금 외에 유리 성분을 포함한 자성체 페이스트를 사용하여 형성된 자성체층과 도체 패턴을 적층해 질소 분위기로 고온에서 소성한 후, 상기 소성물을 열경화성 수지를 함침시키는 방법을 개시하고 있다.
그러나, 특허문헌 1의 발명은 절연성을 확보하기 위하여 금속과 수지의 합성물(composite)으로 구성되기 때문에 충분한 투과성을 얻을 수 없으며, 수지를 유지하기 위해서는 저온의 열처리를 할 수 밖에 없어 내부전극이 치밀화되지 않는 문제점이 있다.
일본공개특허 제2007-027354호
본 발명에 따른 일 실시형태의 목적은 적층형으로 제조되어 얇은 두께를 유지하고 소형화가 가능하면서도, 우수한 자기적 특성을 제공하여 고전류에서도 높은 인덕턴스를 유지할 수 있고 우수한 직류 중첩특성을 갖는 적층형 전자부품을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 일 실시형태는,
복수의 자성체층이 적층된 자성체 본체 및 상기 자성체 본체 내에 형성된 도체 패턴을 포함하며, 상기 자성체 본체는, 금속자성입자; 상기 금속자성입자 표면에 형성되며, 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 제 1 산화물로 되는 산화막; 및 상기 금속자성입자 간의 공간에 형성되며, 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 제 2 산화물로 되는 충진부;를 포함하고, 인접하는 금속자성입자 사이에는 상기 제 1 산화물 및 제 2 산화물 중 어느 하나 이상을 포함하며, 금속자성입자 표면에 형성되는 산화막은 인접하는 금속자성입자의 산화막과 넥킹되는 넥킹부를 포함하는 적층형 전자부품을 제공할 수 있다.
상기 금속자성입자끼리는 격리될 수 있다.
상기 금속자성입자는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있다.
상기 금속자성입자는 Fe-Si-Cr계 합금일 수 있다.
상기 Fe-Si-Cr계 합금은 Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함할 수 있다.
상기 금속자성입자는 입자 크기가 45㎛ 이하일 수 있다.
상기 금속자성입자는 입도분포 D50이 10 내지 20㎛인 제1 금속자성입자; 및 입도분포 D50이 1 내지 5㎛인 제2 금속자성입자;를 포함할 수 있다.
상기 제 1 산화물 및 제 2 산화물은 동일한 금속의 산화물일 수 있다.
상기 제 1 산화물 및 제 2 산화물은 Cr2O3을 포함할 수 있다.
상기 제 1 산화물로 되는 산화막은 50~100nm의 두께로 형성될 수 있다.
상기 제 1 및 제 2 산화물은 상기 자성체 본체 단면의 20~35%의 면적을 차지할 수 있다.
상기 적층형 전자부품은 80mA 이상의 AC에서 Q값(quality factor)의 감소가 10% 이하일 수 있다.
또한, 본 발명의 일 실시형태는 복수의 자성체층이 적층된 자성체 본체 및 상기 자성체 본체 내에 형성된 도체 패턴을 포함하며, 상기 자성체 본체는 금속자성입자를 포함하고, 상기 금속자성입자 사이에는 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 산화물을 포함하며, 상기 산화물은 상기 금속자성입자의 중심부에서 멀어질수록 상기 금속자성입자의 적어도 일성분의 함량이 감소하는 구배를 갖는 적층형 전자부품을 제공할 수 있다.
상기 금속자성입자끼리는 격리될 수 있다.
상기 금속자성입자는 Fe-Si-Cr계 합금일 수 있다.
상기 Fe-Si-Cr계 합금은 Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함할 수 있다.
상기 금속자성입자는 입자 크기가 45㎛ 이하일 수 있다.
상기 산화물은 Cr2O3를 포함할 수 있다.
상기 금속자성입자 표면에는 산화막이 형성되며, 상기 산화막은 상기 금속자성입자의 적어도 일성분의 산화물을 포함할 수 있다.
상기 금속자성입자 표면에 형성되는 산화막은 인접하는 금속자성입자의 산화막과 넥킹되는 넥킹부를 포함할 수 있다.
상기 산화물은 상기 자성체 본체 단면의 20~35%의 면적을 차지할 수 있다.
본 발명의 일 실시형태의 적층형 전자부품은 우수한 자기적 특성을 가지고, 고전류 인가에 따른 인덕턴스의 저하를 방지할 수 있고 우수한 직류 중첩 특성을 가지면서도 소형화 및 대량생산이 가능할 수 있다.
도 1은 본 발명의 일실시예에 따른 적층형 인덕터의 사시도이다.
도 2는 도 1에 도시된 I-I' 선에 의한 단면도이다.
도 3은 도 2에서 A 부분의 제 1 실시예를 확대하여 도시한 개략도이다.
도 4는 도 2에서 A 부분의 제 2 실시예를 확대하여 도시한 개략도이다.
도 5는 본 발명의 일실시예에 따른 적층형 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 관찰한 사진이다.
도 6은 도 5의 B 부분의 미세구조를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 관찰한 사진이다.
도 7은 본 발명의 일실시예에 따른 적층형 인덕터와 페라이트를 자성재료로 사용한 비교예의 적층형 인덕터의 교류전류에 따른 Q특성(quality factor)을 나타낸 그래프이다.
도 8은 본 발명의 일실시예에 따른 적층형 인덕터(2520, 1.0uH)의 주파수에 따른 인덕턴스 값을 나타낸 그래프이다.
도 9는 본 발명의 일실시예에 따른 적층형 인덕터(2520, 1.0uH)의 주파수에 따른 Q특성(quality factor)을 나타낸 그래프이다.
도 10은 본 발명의 일실시예에 따른 적층형 인덕터(2520, 1.0uH)의 DC-Bias 특성을 나타낸 그래프이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층형 전자부품
도 1은 본 발명의 일실시예에 의한 적층형 인덕터의 사시도이고, 도 2는 도 1에 도시된 I-I' 선에 의한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 적층형 인덕터(100)는 복수의 자성체층이 적층되어 형성된 자성체 본체(110), 자성체 본체 내에 형성된 도체패턴(121)의 조합을 통하여 만들어지는 코일부(120) 및 자성체 본체(110)의 양 측면에 코일부(120)의 양 끝단과 전기적으로 연결되도록 형성되는 외부전극(130)을 포함할 수 있다.
본 발명의 실시형태를 명확하게 설명하기 위해 자성체 본체(110)의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 자성체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 3은 도 2에 도시된 자성체 본체(110)의 A 부분을 이루는 미세 구조의 일 실시예를 모식적으로 도시하는 단면도이다.
본 발명 일 실시예의 자성체 본체(110)는 금속자성입자(10)를 포함한다. 상기 금속자성입자(10)의 표면에는 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 제1 산화물로 되는 산화막(21)이 형성된다. 상기 산화막(21)이 형성된 금속자성입자(10) 간의 공간에는 상기 금속자성입자(10)의 적어도 일성분이 산화되어 형성되는 제2 산화물로 되는 충진부(22)가 형성된다.
인접하는 금속자성입자(10) 사이에는 상기 제1 산화물 및 제2 산화물 중 어느 하나 이상을 포함할 수 있다. 인접하는 금속자성입자(10) 사이에는 상기 제1 산화물 및 제2 산화물 중 어느 하나 이상이 존재하여 인접하는 금속자성입자끼리는 넥킹(necking) 현상 없이 격리될 수 있는 반면, 금속자성입자(10) 표면에 형성되는 산화막(21)은 인접하는 금속자성입자의 산화막과 넥킹(necking)되는 넥킹부(30)를 포함할 수 있다.
금속자성입자(10)끼리 넥킹(necking)될 경우 와전류 손실(Eddy current loss)이 증가하여 Q값(Quality factor)이 하락할 뿐만 아니라 금속입자 간 접촉면의 증가로 AC 증가에 따른 Q값의 하락이 커질 수 있다. 이에 본 발명의 실시형태에서는 금속자성입자(10)의 산화막(21)에 의한 넥킹(necking)만 있으므로 와전류 손실(Eddy current loss)을 줄이고, 금속자성입자(10) 간 직접 접촉 면이 없기 때문에 AC 증가에 따른 Q 감소가 적어서 파워인덕터에 적용 시 고전력 효율에 유리한 효과가 있다.
상기 금속자성입자(10)는 특정한 연자성 합금으로 구성될 수 있으며, 구체적으로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금 등 일 수 있고, 예를 들어, Fe-Si-Cr계 합금일 수 있다.
일 실시예로, Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함하는 Fe-Si-Cr계 합금을 사용할 수 있다.
상기 Fe-Si-Cr계 합금을 사용할 때, Fe의 함유율이 87wt% 미만이면, 자기적 특성이 크게 하락하였다.
또한, Cr의 함유율은 4 ~ 6 wt%로 사용하는 경우 높은 소결온도에서 Fe의 산화를 방지하는 효과가 있었다. 반면, Cr이 4wt% 미만으로 포함되는 경우 적층형 인덕터의 제조과정 시 높은 소결온도에서 Fe의 산화를 방지하기 어려워 자기적 특성을 잃어버리는 현상을 관찰할 수 있었고, 6wt%를 초과하는 경우 Cr 산화물이 과량으로 생성되어 갭(gap) 효과가 필요 이상으로 증가하여 자기적 특성이 하락할 수 있다. (표 1 참조)
본 발명의 바람직한 일 실시예로, 상기 금속자성입자(10)의 입자 크기는 45㎛ 이하가 되도록 할 수 있다. 금속자성입자(10)의 크기 분포는 자성 특성을 결정하는데 매우 중요한 요소인데, 입자가 커지면 충전율을 높여 투자율을 높이는 이점이 있지만, 고주파에서의 코어 로스(core loss)가 크게 증가하여 Q특성(quality factor)이 크게 하락하는 문제점이 있다. (표 2 참조) 이에 따라, 고주파에서의 높은 효율을 나타내면서 소형화가 가능하기 위해서 금속자성입자(10)의 입자 크기는 최대 사이즈가 45㎛ 이하일 수 있고, 입도분포 D50은 20㎛ 이하인 것이 바람직하다.
입도분포 D50이란, 30,000배로 촬영한 SEM(Scanning Eletron Microscope) 사진의 1 시야 당 면적을 12.5㎛2로 하였을 때, 50 시야분에 해당하는 금속자성입자의 입도를 구하여 입도가 작은 순서대로 나열하고, 각 입도의 누계가 시야 전체의 50%에 달하는 순위의 입도를 그 시야에서의 입도 분포 D50으로 정의하였다.
또한, 금속자성입자(10)는 도 4에 도시된 바와 같이, 조분의 제 1 금속자성입자(11) 및 미분의 제 2 금속자성입자(12)를 포함하여 구성될 수 있다. 이때, 제 1 금속자성입자(11)는 입도분포 D50이 10 내지 20㎛일 수 있으며, 제 2 금속자성입자(12)는 입도분포 D50이 1 내지 5㎛일 수 있다.
조분의 제 1 금속자성입자(11)와 미분의 제 2 금속자성입자(12)로 구성될 경우 높은 충진율을 달성하여 와전류 손실(Eddy current loss)이 제어되는 범위에서 투자율을 향상시킬 수 있는 효과가 있다.
상기 금속자성입자(10) 표면의 산화막(21)을 형성하는 제1 산화물 및 금속자성입자(10) 사이의 공간을 채우는 충진부(22)를 형성하는 제2 산화물은 상기 금속자성입자(10)를 이루는 합금 금속 중 적어도 하나의 금속이 산화되어 형성되는 산화물이다.
제1 산화물 및 제2 산화물은 금속자성입자(10)를 이루는 합금 금속 원소 중 동일한 금속의 산화물로 형성될 수 있으며, 상기 금속자성입자(10)가 Fe-Si-Cr계 합금일 경우, 제1 산화물 및 제2 산화물은 Cr2O3 을 포함할 수 있다.
한편, 산화막(21)의 존재는, 주사형 전자 현미경(SEM)에 의한 3,000배 정도의 촬영상에 있어서 콘트라스트(밝기)의 차이로서 인식할 수 있다.
본 발명 일 실시예의 자성체 본체(110)는 포화자화 값이 높은 금속자성입자(10)를 포함하고, 금속자성입자(10) 사이에는 상기 금속자성입자(10)를 이루는 합금 금속 중 적어도 하나의 금속이 산화되어 형성되는 산화물을 포함할 수 있다. 인접하는 금속자성입자(10) 사이에는 산화물이 존재하여 금속자성입자끼리는 넥킹(necking) 현상 없이 격리될 수 있다.
상기 산화물은 금속자성입자(10)의 중심부에서 멀어질수록 금속자성입자(10)를 이루는 합금 금속 중 산화되어 산화물을 형성하는 적어도 하나의 금속의 함량이 감소하는 구배를 갖는다.
이때, 금속자성입자(10)의 표면에는, 금속자성입자(10)를 이루는 합금 금속 중 산화되어 산화물을 형성하는 적어도 하나의 금속의 산화물을 포함하는 산화막(21)이 형성될 수 있다.
상기 산화막(21)은 인접하는 금속자성입자의 표면에 형성된 산화막과 넥킹(necking)될 수 있다.
본 발명의 일실시예에서, 금속자성입자(10)끼리는 넥킹(necking)되지 않으면서, 금속자성입자(10) 표면에 형성된 산화막(21)끼리는 넥킹(necking)이 발생함으로써 와전류 손실(Eddy current loss)을 줄이고, 금속자성입자(10) 간 직접 접촉 면이 없기 때문에 AC 증가에 따른 Q 감소가 적어서 파워인덕터에 적용 시 고전력 효율에 유리한 효과가 있다.
상기 제 1 산화물로 되는 산화막(21)은 50~100nm의 두께로 형성될 수 있다. 산화막의 두께가 50nm 미만일 경우 자성복합체의 비저항이 낮아지는 문제점이 있으며, 100nm를 초과할 경우 산화막에 의한 갭(gap) 효과가 커져서 자기적 특성을 하락시키는 문제가 발생할 수 있다.
또한, 상기 제1 산화물 및 제2 산화물의 산화물은 자성체 본체(110) 단면의 20~35%의 면적을 차지하는 것이 바람직하다. 산화물의 면적이 20% 미만으로 너무 적으면 교류 효율, 직류전류 특성 및 고주파 Q특성(quality factor)이 감소하는 문제가 있으며, 산화물의 면적이 35%를 초과하여 너무 많으면 자기적 특성이 현저히 하락될 수 있다. (표 3 참조)
이와 같이 본 발명의 바람직한 일실시예에 따른 자성체 본체(110)를 포함하는 적층형 전자부품은 80mA 이상의 AC에서 Q값(quality factor)의 감소가 10% 이하를 만족할 수 있다. (도 7 참조)
이하, 실시예를 통하여 본 발명을 더욱 구체적으로 설명하기로 하지만, 하기 실시예가 본 발명의 범위를 제한하는 것은 아니며, 이는 본 발명의 이해를 돕기 위한 것으로 해석되어야 할 것이다.
<실시예1>
Fe-Si-Cr (Fe 90 wt%, Si 5 wt%, Cr 5 wt%) 의 조성을 가진 합금 분말과 PVB계열의 유기바인더, 분산제, 가소제를 혼합하여 제조한 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련하였다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 구리(Cu) 도전성 페이스트를 도포하여 도전 패턴들을 형성하였다. 그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 상기 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성하였다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다. 여기서, 상기 자성체 그린 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
여기서, 상부 및 하부 커버층과 함께 상기 적층 캐리어를 10층 내지 20층의 범위 내에서 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 칩 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 40시간 유지하여 탈바인더를 진행하였다.
이후, 750℃ 온도의 분위기에서 1 동안 소성하였다. 이때, 소성 후 칩 사이즈는 2.5 mm×2.0mm(L×W), 2520 사이즈로 제작하였다.
다음으로, 외부 전극의 도포 및 전극소성, 도금 등의 공정을 거쳐 외부 전극을 형성하였다.
상기 제조된 적층형 인덕터의 자성체 본체는 Cr2O3의 산화막으로 피복된 금속자성입자와, 이외 공간에는 Cr2O3의 산화물이 존재하고 있다. 이 때, 금속자성입자끼리의 넥킹(necking)은 없으며, 산화막끼리의 넥킹(necking) 현상은 발견된다.
도 5는 상기 실시예에 따른 적층형 인덕터의 WT 방향 단면부를 주사전자현미경(SEM, Scanning Eletron Microscope)으로 200배 확대하여 관찰한 사진이고, 도 6은 도 5의 자성체 본체 A 부분을 주사현미경(SEM)으로 5k배 확대하여 미세구조를 관찰한 사진이다.
<실시예 2 내지 8>
Fe-Si-Cr 합금의 Cr 함량을 하기 표 1과 같이 각각 달리한 것을 제외하고는 실시예 1과 동일하게 실시하여 제조하였다.
하기 표 1은 실시예 2 내지 8 및 실시예 1의 Fe-Si-Cr 합금의 Cr 함량 변화에 따른 소결 전후의 Ms 값의 결과를 나타내었다.
Cr 함량(wt%) Ms(emu/g) 소결 후 Ms(emu/g)
실시예2 3 188.7 172.4
실시예3 3.5 187.6 174.5
실시예4 4 187.4 176.5
실시예5 4.5 185.2 182.1
실시예1 5 184.6 180.3
실시예6 5.5 182.1 176.5
실시예7 6 180.3 170.4
실시예8 7 177.9 165.3
<실시예 9 내지 16>
Fe-Si-Cr 합금의 사이즈를 하기 표 2와 같이 각각 달리한 것을 제외하고는 실시예 1과 동일하게 제조하였다.
하기 표 2에는 실시예 9 내지 16의 Fe-Si-Cr 사이즈의 변화에 따른 투자율,Q특성(quality factor)의 결과를 나타내었다.
Fe-Si-Cr 분말
max size(㎛)		 Fe-Si-Cr 분말
사이즈(D50) (㎛)		 투자율
(μi)		 Q (1MHz,
AC 2mA)		 Q (6MHz,
AC 2mA)
실시예9 5 2 18.3 40.5 94.7
실시예10 10 5 20.2 73 98.1
실시예11 20 10 25.5 72.2 43.3
실시예12 30 15 27.2 65 35.6
실시예13 45 20 28.3 61.2 26.4
실시예14 50 30 33.5 52.3 23.1
실시예15 80 40 35.5 44.7 16.7
실시예16 100 45 37.8 41.5 13.5
<실시예 17 내지 27>
자성체 본체 단면에서 산화물의 면적을 하기 표 3과 같이 각각 달리한 것을 제외하고는 실시예 1과 동일하게 제조하였다.
하기 표 3에는 실시예 17 내지 27의 산화물 면적비 변화에 따른 투자율, 인덕턴스, Q특성(quality factor)의 결과를 나타내었다.
산화물
면적비(%)		 투자율
(μi)		 인덕턴스(uH) Q (1MHz,
AC 2mA)		 Q (1MHz,
AC 100mA)		 Q (6MHz,
AC 2mA)		 Isat
(A)
실시예17 13.0 43 1.36 30 15.5 25.5 3.6
실시예18 15.5 40 1.25 28 16.8 24.1 3.75
실시예19 18.0 38 1.17 26.5 17.1 28.5 4.2
실시예20 20.0 37 1.15 26.1 18.7 33.2 4.50
실시예21 21.0 35 1.13 25.2 19.5 36 4.55
실시예22 24.0 31 1.08 25.0 19.8 35.5 4.7
실시예23 30.0 26 1.03 24.6 20.1 34.6 4.75
실시예24 33.0 23 0.94 24.2 20.4 34.5 5
실시예25 35.0 22 0.92 24.0 19.9 32.4 5
실시예26 36.0 18 0.81 22.1 18.2 26.5 5
실시예27 40.0 16 0.75 19.3 16.5 25.5 5
<비교예>
Fe-Si-Cr 합금 분말을 대신하여 Ni-Zn-Cu계 페라이트 파우더를 포함하는 자성체 그린시트를 적층하여 제조한 것을 제외하고는 실시예 1과 동일하게 제조하였다.
실시예 1의 적층형 인덕터의 교류전류에 따른 Q특성(quality factor)를 나타낸 것이다.
도 7에서 알 수 있듯이, 실시예 1이 비교예에 비하여 높은 AC에서 Q값의 감소가 적게 나타났으며, 구체적으로, 80mA 이상의 AC에서 Q값(quality factor)의 감소가 10% 이하를 만족하였다.
도 8은 실시예 1의 적층형 인덕터의 주파수에 따른 인덕턴스 값을 나타낸 그래프이고, 도 9는 실시예 1의 적층형 인덕터의 주파수에 따른 Q특성(quality factor)을 나타낸 그래프이다.
도 8에서 알 수 있듯이, 본 발명의 일 실시형태에 따라 금속자성입자로 적층형 공법을 사용하여 칩을 제작했을 때 파워인덕터로써의 높은 인덕턴스 주파수 특성이 구현되는 것으로 나타났다.
도 9에서 알 수 있듯이, 본 발명의 일 실시형태에 따른 금속자성입자끼리 넥킹되지 않는 구조를 통하여 고주파 Q 특성(quality factor)가 우수하게 나타났다.
또한, 도 10은 실시예 1의 적층형 인덕터의 DC-Bias 특성을 나타낸 그래프로, 높은 포화자화 값(Ms)의 결정질 Fe-Si-Cr 금속자성입자를 사용하면서 내외부 자로를 효과적으로 사용하는 적층형 구조를 적용함으로써 Isat(△L/L:-30%)가 5A 이상으로 매우 우수하게 얻어진 것을)알 수 있다.

Claims (21)

  1. 복수의 자성체층이 적층된 자성체 본체 및
    상기 자성체 본체 내에 형성된 도체 패턴을 포함하며,
    상기 자성체 본체는, 금속자성입자;
    상기 금속자성입자 표면에 형성되며, 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 제 1 산화물로 되는 산화막; 및
    상기 금속자성입자 간의 공간에 형성되며, 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 제 2 산화물로 되는 충진부;를 포함하고,
    인접하는 금속자성입자 사이에는 상기 제1 산화물 및 제2 산화물 중 어느 하나 이상을 포함하며,
    금속자성입자 표면에 형성되는 산화막은 인접하는 금속자성입자의 산화막과 넥킹되는 넥킹부를 포함하는 적층형 전자부품.
  2. 제 1항에 있어서,
    상기 금속자성입자끼리는 격리되는 것을 특징으로 하는 적층형 전자부품.
  3. 제 1항에 있어서,
    상기 금속자성입자는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금인 것을 특징으로 하는 적층형 전자부품.
  4. 제 1항에 있어서,
    상기 금속자성입자는 Fe-Si-Cr계 합금인 것을 특징으로 하는 적층형 전자부품.
  5. 제 4항에 있어서,
    상기 Fe-Si-Cr계 합금은 Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함하는 것을 특징으로 하는 적층형 전자부품.
  6. 제 1항에 있어서,
    상기 금속자성입자는 입자 크기가 45㎛ 이하인 것을 특징으로 하는 적층형 전자부품.
  7. 제 1항에 있어서,
    상기 금속자성입자는
    입도분포 D50이 10 내지 20㎛인 제 1 금속자성입자; 및
    입도분포 D50이 1 내지 5㎛인 제 2 금속자성입자;를 포함하는 것을 특징으로 하는 적층형 전자부품.
  8. 제 1항에 있어서,
    상기 제 1 산화물 및 제 2 산화물은 동일한 금속의 산화물인 것을 특징으로 하는 적층형 전자부품.
  9. 제1항에 있어서,
    상기 제 1 산화물 및 제 2 산화물은 Cr2O3을 포함하는 것을 특징으로 하는 적층형 전자부품.
  10. 제 1항에 있어서,
    상기 제 1 산화물로 되는 산화막은 50~100nm의 두께로 형성되는 것을 특징으로 하는 적층형 전자부품.
  11. 제 1항에 있어서,
    상기 제 1 및 제 2 산화물은 상기 자성체 본체 단면의 20~35%의 면적을 차지하는 것을 특징으로 하는 적층형 전자부품.
  12. 제 1항에 있어서,
    상기 적층형 전자부품은 80mA 이상의 AC에서 Q값(quality factor)의 감소가 10% 이하인 것을 특징으로 하는 적층형 전자부품.
  13. 복수의 자성체층이 적층된 자성체 본체 및
    상기 자성체 본체 내에 형성된 도체 패턴을 포함하며,
    상기 자성체 본체는 금속자성입자를 포함하고,
    상기 금속자성입자의 사이에는 상기 금속자성입자의 적어도 일성분이 산화되어 형성되는 산화물을 포함하며,
    상기 산화물은 상기 금속자성입자의 중심부에서 멀어질수록 상기 금속자성입자의 적어도 일성분의 함량이 감소하는 구배를 갖는 적층형 전자부품.
  14. 제 13항에 있어서,
    상기 금속자성입자끼리는 격리되는 것을 특징으로 하는 적층형 전자부품.
  15. 제 13항에 있어서,
    상기 금속자성입자는 Fe-Si-Cr계 합금인 것을 특징으로 하는 적층형 전자부품.
  16. 제 14항에 있어서,
    상기 Fe-Si-Cr계 합금은 Fe 87wt% 이상, Cr 4 ~ 6 wt% 및 잔량의 Si를 포함하는 것을 특징으로 하는 적층형 전자부품.
  17. 제 13항에 있어서,
    상기 금속자성입자는 입자 크기가 45㎛ 이하인 것을 특징으로 하는 적층형 전자부품.
  18. 제 13항에 있어서,
    상기 산화물은 Cr2O3를 포함하는 것을 특징으로 하는 적층형 전자부품.
  19. 제 13항에 있어서,
    상기 금속자성입자 표면에는 산화막이 형성되며,
    상기 산화막은 상기 금속자성입자의 적어도 일성분의 산화물을 포함하는 것을 특징으로 하는 적층형 전자부품.
  20. 제 19항에 있어서,
    상기 금속자성입자 표면에 형성되는 산화막은 인접하는 금속자성입자의 산화막과 넥킹되는 넥킹부를 포함하는 것을 특징으로 하는 적층형 전자부품.
  21. 제 13항에 있어서,
    상기 산화물은 상기 자성체 본체 단면의 20~35%의 면적을 차지하는 것을 특징으로 하는 적층형 전자부품.
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