KR20150022671A - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR20150022671A KR20150022671A KR20140102491A KR20140102491A KR20150022671A KR 20150022671 A KR20150022671 A KR 20150022671A KR 20140102491 A KR20140102491 A KR 20140102491A KR 20140102491 A KR20140102491 A KR 20140102491A KR 20150022671 A KR20150022671 A KR 20150022671A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- oxide
- insulating layer
- semiconductor
- transistor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 428
- 239000001301 oxygen Substances 0.000 claims description 90
- 229910052760 oxygen Inorganic materials 0.000 claims description 90
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 88
- 238000000034 method Methods 0.000 claims description 75
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 229910052782 aluminium Inorganic materials 0.000 claims description 16
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 239000000203 mixture Substances 0.000 claims description 14
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 13
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 13
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 13
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 11
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052735 hafnium Inorganic materials 0.000 claims description 9
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 540
- 239000010408 film Substances 0.000 description 219
- 239000000463 material Substances 0.000 description 54
- 239000013078 crystal Substances 0.000 description 48
- 239000011701 zinc Substances 0.000 description 43
- 239000000758 substrate Substances 0.000 description 39
- 238000003860 storage Methods 0.000 description 25
- 239000011241 protective layer Substances 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 22
- 230000006870 function Effects 0.000 description 22
- 238000010438 heat treatment Methods 0.000 description 21
- 238000004519 manufacturing process Methods 0.000 description 18
- 229910052739 hydrogen Inorganic materials 0.000 description 17
- 239000001257 hydrogen Substances 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 15
- 239000010936 titanium Substances 0.000 description 15
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 229910052719 titanium Inorganic materials 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 12
- 206010021143 Hypoxia Diseases 0.000 description 11
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 125000004429 atom Chemical group 0.000 description 9
- 238000010894 electron beam technology Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000004458 analytical method Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 239000010409 thin film Substances 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 7
- 238000004549 pulsed laser deposition Methods 0.000 description 7
- 239000000523 sample Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 238000002173 high-resolution transmission electron microscopy Methods 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 239000012466 permeate Substances 0.000 description 5
- 239000011787 zinc oxide Substances 0.000 description 5
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 4
- 208000005156 Dehydration Diseases 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000018044 dehydration Effects 0.000 description 4
- 238000006297 dehydration reaction Methods 0.000 description 4
- 238000006356 dehydrogenation reaction Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- -1 tungsten nitride Chemical class 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910001868 water Inorganic materials 0.000 description 4
- 229910001233 yttria-stabilized zirconia Inorganic materials 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010893 electron trap Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 229910052706 scandium Inorganic materials 0.000 description 3
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910052727 yttrium Inorganic materials 0.000 description 3
- 229910052726 zirconium Inorganic materials 0.000 description 3
- 229910018137 Al-Zn Inorganic materials 0.000 description 2
- 229910018573 Al—Zn Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910020833 Sn-Al-Zn Inorganic materials 0.000 description 2
- 238000002441 X-ray diffraction Methods 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910002092 carbon dioxide Inorganic materials 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000002003 electron diffraction Methods 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 2
- 150000002894 organic compounds Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000004611 spectroscopical analysis Methods 0.000 description 2
- 239000003381 stabilizer Substances 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 2
- MGWGWNFMUOTEHG-UHFFFAOYSA-N 4-(3,5-dimethylphenyl)-1,3-thiazol-2-amine Chemical compound CC1=CC(C)=CC(C=2N=C(N)SC=2)=C1 MGWGWNFMUOTEHG-UHFFFAOYSA-N 0.000 description 1
- 229910018120 Al-Ga-Zn Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- FIPWRIJSWJWJAI-UHFFFAOYSA-N Butyl carbitol 6-propylpiperonyl ether Chemical compound C1=C(CCC)C(COCCOCCOCCCC)=CC2=C1OCO2 FIPWRIJSWJWJAI-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 1
- 229910052688 Gadolinium Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910020868 Sn-Ga-Zn Inorganic materials 0.000 description 1
- 229910020994 Sn-Zn Inorganic materials 0.000 description 1
- 229910009069 Sn—Zn Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910009369 Zn Mg Inorganic materials 0.000 description 1
- 229910007573 Zn-Mg Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910002091 carbon monoxide Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005202 decontamination Methods 0.000 description 1
- 230000003588 decontaminative effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000003795 desorption Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- UIWYJDYFSGRHKR-UHFFFAOYSA-N gadolinium atom Chemical compound [Gd] UIWYJDYFSGRHKR-UHFFFAOYSA-N 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-O hydridodioxygen(1+) Chemical compound [OH+]=O MYMOFIZGZYHOMD-UHFFFAOYSA-O 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052747 lanthanoid Inorganic materials 0.000 description 1
- 150000002602 lanthanoids Chemical class 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- JCXJVPUVTGWSNB-UHFFFAOYSA-N nitrogen dioxide Inorganic materials O=[N]=O JCXJVPUVTGWSNB-UHFFFAOYSA-N 0.000 description 1
- 229960001730 nitrous oxide Drugs 0.000 description 1
- 235000013842 nitrous oxide Nutrition 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000006213 oxygenation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000012916 structural analysis Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
본 발명은 반도체 장치에 양호한 전기 특성을 부여하는 것을 특징으로 한다. 또는, 전기 특성의 변동이 억제된 반도체 장치를 제공한다. 또는, 신뢰성이 높은 반도체 장치를 제공한다.
제 1 절연층과, 제 1 절연층 위에 있고 개구부를 갖는 제 2 절연층과, 제 1 절연층 위의 반도체층과, 반도체층과 중첩되는 영역에서 서로 이격하는 소스 전극 및 드레인 전극과, 반도체층과 중첩되는 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 절연층을 구비하는 구성으로 한다. 또한 제 1 절연층은 산화물을 포함하고, 제 2 절연층의 개구부는 상면측으로부터 보면 반도체층보다 내측에 위치하며 게이트 전극과 적어도 일부가 중첩되도록 배치된다.
제 1 절연층과, 제 1 절연층 위에 있고 개구부를 갖는 제 2 절연층과, 제 1 절연층 위의 반도체층과, 반도체층과 중첩되는 영역에서 서로 이격하는 소스 전극 및 드레인 전극과, 반도체층과 중첩되는 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 절연층을 구비하는 구성으로 한다. 또한 제 1 절연층은 산화물을 포함하고, 제 2 절연층의 개구부는 상면측으로부터 보면 반도체층보다 내측에 위치하며 게이트 전극과 적어도 일부가 중첩되도록 배치된다.
Description
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로, 연산 장치는 반도체 장치의 일 형태이다. 또한, 기억 장치, 촬상 장치, 전기 광학 장치, 표시 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에서 제시하는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 그러므로, 본 명세서에서 제시하는 본 발명의 일 형태의 기술 분야를 더 구체적으로 말하면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치, 입출력 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 폭넓게 응용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막으로서는 실리콘계 반도체 재료가 알려져 있으나, 이 외의 재료로서는 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 제작하는 기술이 제시되어 있다(특허문헌 1 및 특허문헌 2 참조).
본 발명의 일 형태는 반도체 장치에 양호한 전기 특성을 부여하는 것을 과제 중 하나로 한다.
또는, 전기 특성의 변동이 억제된 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 신규의 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 모든 과제를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재를 보면 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 절연층과, 제 1 절연층 위에 있고 개구부를 갖는 제 2 절연층과, 제 1 절연층 위의 반도체층과, 반도체층과 중첩되는 영역에서 서로 이격하는 소스 전극 및 드레인 전극과, 반도체층과 중첩되는 게이트 전극과, 반도체층과 게이트 전극 사이의 게이트 절연층을 구비하는 반도체 장치이다. 또한 제 1 절연층은 산화물을 포함하고, 제 2 절연층의 개구부는 상면측으로부터 보면 반도체층보다 내측에 위치하며 게이트 전극과 적어도 일부가 중첩되도록 배치된다.
또한, 상기에 있어서, 반도체층과 제 2 절연층이 중첩되는 영역에서 반도체층이 제 2 절연층 위에 제공되고, 제 2 절연층의 개구부보다 내측의 영역에서 반도체층과 제 1 절연층이 접하도록 제공되는 것이 바람직하다.
또는, 상기 반도체층과 제 2 절연층이 중첩되는 영역에서 제 2 절연층이 반도체층 위에 제공되고, 개구부의 내측의 영역에서 소스 전극 및 드레인 전극이 반도체층의 상면에 접하도록 제공되는 것이 바람직하다.
또한, 상기 반도체층과 제 2 절연층 사이에 제 3 절연층을 가져도 좋다.
또한, 상기 반도체층은 산화물 반도체를 포함하는 것이 바람직하다.
이 때, 상기 반도체층은, 제 1 산화물층과, 반도체층과 게이트 절연층 사이에 위치하는 제 2 산화물층에 끼워지는 것이 바람직하고, 제 1 산화물층 및 제 2 산화물층은 반도체층에 포함되는 금속 원소를 1종 이상 포함하는 것이 더 바람직하다.
또한, 상기 제 1 절연층은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 영역을 갖는 것이 바람직하다.
또한, 상기 제 2 절연층은 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 중 적어도 하나를 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 양호한 전기 특성이 부여된 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동이 억제된 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1은 실시형태에 따른 반도체 장치의 구성예.
도 2는 실시형태에 따른 반도체 장치의 구성예.
도 3은 실시형태에 따른 반도체 장치의 구성예.
도 4는 실시형태에 따른 반도체 장치의 구성예.
도 5는 실시형태에 따른 반도체 장치의 구성예.
도 6은 실시형태에 따른 반도체 장치의 제작 방법 예를 설명한 도면.
도 7은 실시형태에 따른 반도체 장치의 구성예.
도 8은 실시형태에 따른 반도체 장치의 제작 방법 예를 설명한 도면.
도 9는 실시형태에 따른 반도체 장치의 구성예 및 제작 방법 예를 설명한 도면.
도 10은 실시형태에 따른 반도체 장치의 단면도 및 회로도.
도 11은 실시형태에 따른 기억 장치의 회로도.
도 12는 실시형태에 따른 RFID 태그의 구성예.
도 13은 실시형태에 따른 CPU의 구성예.
도 14는 실시형태에 따른 기억 소자의 회로도.
도 15는 실시형태에 따른 전자 기기.
도 16은 실시형태에 따른 RFID의 사용예.
도 17은 실시형태에 따른 반도체 장치의 구성예.
도 18은 실시형태에 따른 반도체 장치의 구성예.
도 19는 실시형태에 따른 반도체 장치의 구성예.
도 20은 실시형태에 따른 반도체 장치의 구성예.
도 21은 실시형태에 따른 반도체 장치의 구성예.
도 22는 실시형태에 따른 표시 장치의 구성예 및 회로도.
도 2는 실시형태에 따른 반도체 장치의 구성예.
도 3은 실시형태에 따른 반도체 장치의 구성예.
도 4는 실시형태에 따른 반도체 장치의 구성예.
도 5는 실시형태에 따른 반도체 장치의 구성예.
도 6은 실시형태에 따른 반도체 장치의 제작 방법 예를 설명한 도면.
도 7은 실시형태에 따른 반도체 장치의 구성예.
도 8은 실시형태에 따른 반도체 장치의 제작 방법 예를 설명한 도면.
도 9는 실시형태에 따른 반도체 장치의 구성예 및 제작 방법 예를 설명한 도면.
도 10은 실시형태에 따른 반도체 장치의 단면도 및 회로도.
도 11은 실시형태에 따른 기억 장치의 회로도.
도 12는 실시형태에 따른 RFID 태그의 구성예.
도 13은 실시형태에 따른 CPU의 구성예.
도 14는 실시형태에 따른 기억 소자의 회로도.
도 15는 실시형태에 따른 전자 기기.
도 16은 실시형태에 따른 RFID의 사용예.
도 17은 실시형태에 따른 반도체 장치의 구성예.
도 18은 실시형태에 따른 반도체 장치의 구성예.
도 19는 실시형태에 따른 반도체 장치의 구성예.
도 20은 실시형태에 따른 반도체 장치의 구성예.
도 21은 실시형태에 따른 반도체 장치의 구성예.
도 22는 실시형태에 따른 표시 장치의 구성예 및 회로도.
실시형태에 대하여 도면을 사용하여 자세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고 특별히 부호를 붙이지 않은 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 그 스케일에 반드시 한정되지 않는다.
또한, 본 명세서 등에서 '제 1', '제 2' 등의 서수사는 구성 요소의 혼동을 피하기 위해서 사용되는 것이며, 수적으로 한정하는 것은 아니다.
트랜지스터는 반도체 소자의 1종이며, 전류나 전압의 증폭, 도통 또는 비도통을 제어하는 스위칭 동작 등을 구현할 수 있다. 본 명세서에서의 트랜지스터는, IGFET(Insulated Gate Field Effect Transistor)나 박막 트랜지스터(TFT: Thin Film Transistor)를 포함한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 예로서 트랜지스터의 구성예와 이의 제작 방법 예에 대하여 도면을 참조하면서 설명한다.
[구성예]
도 1의 (A)는 본 구성예에서 제시하는 트랜지스터(100)의 상면 개략도이다. 도 1의 (B)는 도 1의 (A) 중 절단선 A-B부분의 단면 개략도이고, 도 1의 (C)는 도 1의 (A) 중 절단선 C-D부분의 단면 개략도이다. 또한, 도 1의 (A)에는 명료화를 위하여 일부의 구성 요소는 명시하지 않았다.
트랜지스터(100)는 기판(101) 위에 제공되고, 절연층(111)과, 절연층(111) 위에 있고 개구부(110)를 갖는 절연층(112)과, 절연층(111) 위의 섬 형상의 반도체층(102)과, 반도체층(102)의 상면에 접하며 반도체층(102)과 중첩되는 영역에서 서로 이격하는 한 쌍의 전극(103)과, 반도체층(102) 위의 게이트 전극(105)과, 반도체층(102)과 게이트 전극(105) 사이의 절연층(104)을 갖는다. 또한, 절연층(104) 및 게이트 전극(105) 위에 절연층(107)이 제공된다.
도 1의 (A) 등에 도시된 바와 같이, 절연층(112)의 개구부(110)는 상면측으로부터 보면 반도체층(102)보다 내측에 위치하며 적어도 일부가 게이트 전극(105)과 중첩되도록 배치된다.
반도체층(102)과 절연층(112)이 중첩되는 영역에서, 반도체층(102)의 외주부(주연(周緣)부)가 절연층(112) 위에 제공된다. 또한, 절연층(112)의 개구부(110) 내부에서, 반도체층(102)은 절연층(111)의 상면에 접하도록 제공되는 것이 바람직하다.
반도체층(102)은 채널이 형성되는 영역에서 실리콘계 반도체 등의 반도체를 포함하여도 좋다. 특히 반도체층(102)은, 실리콘보다 밴드 갭이 큰 반도체를 포함하는 것이 바람직하다. 바람직하게는, 반도체층(102)은 산화물 반도체를 포함하여 구성된다.
예를 들어, 상기 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 보다 바람직하게는 In-M-Zn계 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)로 표기되는 산화물을 포함한다.
이하에서는 특별히 언급하지 않는 한, 반도체층(102)이 산화물 반도체를 포함하는 경우에 대하여 설명한다.
한 쌍의 전극(103)은 한쪽이 소스 전극으로서 기능하고, 다른 쪽이 드레인 전극으로서 기능한다.
절연층(104)은 트랜지스터(100)의 게이트 절연층으로서 기능한다.
절연층(111)은 산화물을 포함하는 절연 재료를 사용하는 것이 바람직하다. 특히, 가열 처리를 실시함으로써 일부의 산소가 이탈되는 절연 재료를 사용하는 것이 바람직하다.
가열 처리를 실시함으로써 산소를 이탈하는 절연 재료로서는, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물을 사용하는 것이 바람직하다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열 처리를 실시함으로써 일부의 산소가 이탈된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 승온 이탈 가스 분광법(TDS: Thermal Desorption Spectroscopy) 분석에 있어서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
이와 같은 재료로서는, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또한, 본 명세서에서 산화 질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 재료를 가리키고, 질화 산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 재료를 가리킨다.
절연층(112)에는, 산소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
산소를 투과시키기 어려운 재료로서는, 예를 들어 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등의 절연 재료를 사용할 수 있다. 또한, 상술한 재료는 산소, 수소, 물이 투과하기 어려운 재료이다.
그런데, 트랜지스터의 채널 형성 영역을 포함하는 산화물 반도체에 산소 결손이 많이 존재하면, 채널 형성 영역 내에 캐리어인 전자를 발생시켜서, 트랜지스터의 문턱 전압의 편차, 누설 전류의 증대, 및 스트레스 인가 등에 기인한 문턱 전압의 변동 등, 전기 특성의 불량을 일으키는 요인이 된다.
따라서, 반도체층(102) 내의 산소 결손을 저감시킴으로써, 트랜지스터(100)에 양호한 전기 특성을 부여하고, 또한 전기 특성의 변동을 저감시킬 수 있으며 신뢰성이 높은 트랜지스터(100)를 실현할 수 있다.
트랜지스터(100)의 제작 공정에 있어서, 반도체층(102)을 형성한 후의 공정 또는 반도체층(102)이 되는 반도체막을 성막한 후의 공정에서 가열 처리를 실시함으로써, 절연층(111)으로부터 이탈되는 산소를 절연층(112)의 개구부(110)를 통하여 반도체층(102)에 공급할 수 있다.
도 2는 트랜지스터(100)의 일부를 확대한 단면 개략도이다. 도 2에는, 절연층(111)으로부터 이탈된 산소가 반도체층(102)으로 확산되는 모양이 모식적으로 도시되어 있다.
가열 처리를 실시함으로써, 개구부(110)와 중첩되는 영역에서 절연층(111) 내의 산소(115)가 그 위에 제공된 반도체층(102) 내로 확산될 수 있다. 한편, 개구부(110)와 중첩되지 않는 영역에서는 절연층(111) 위에 절연층(112)이 제공되어 있기 때문에 절연층(111) 내의 산소(115)는 절연층(112)에 의하여 차단되어 이것보다 위로 확산될 수 없다.
여기서 가열 처리를 실시하는 동안의 절연층(111) 내의 산소 농도에 대하여 생각해보기로 한다. 개구부(110)와 중첩되는 영역에서는 반도체층(102) 내에 산소(115)가 방출되기 때문에 상기 영역의 산소 농도는 저하된다. 한편, 개구부(110)와 중첩되지 않는 영역에서는 산소(115)가 위로 확산되는 일이 없기 때문에 산소 농도가 높은 상태가 유지된다. 따라서, 개구부(110)와 중첩되는 영역이 개구부(110)와 중첩되지 않는 영역보다 농도가 낮게 되도록, 절연층(111) 내의 산소 농도에 농도 구배(勾配)가 생긴다.
절연층(111) 내에 농도 구배가 생김으로써, 도 2에 도시된 바와 같이 산소(115)는 절연층(111) 내에서 농도가 높은 영역으로부터 낮은 영역을 향하여 횡 방향으로 확산된다. 이로써, 개구부(110)와 중첩되는 영역에서 산소(115)가 반도체층(102)으로 확산되어 그 반도체층(102)의 바로 아래에 있는 절연층(111) 내의 산소 농도가 저하되더라도 횡 방향으로부터 산소(115)가 늘 공급된다. 따라서, 가열 처리가 실시되는 동안, 반도체층(102)에 공급되는 산소(115)가 고갈되는 일이 없이 절연층(111)으로부터 반도체층(102)으로 산소(115)를 늘 계속 공급할 수 있다. 결과적으로, 반도체층(102) 내의 산소 결손을 효과적으로 저감시킬 수 있다.
또한, 도 1의 (B) 및 (C)에 도시된 절연층(107)에는, 절연층(111)과 마찬가지로 산소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다.
산소를 투과시키기 어려운 재료를 포함하는 절연층(107)으로 반도체층(102)을 덮음으로써, 산소가 반도체층(102)으로부터 절연층(107)보다 위로 방출되는 것을 억제할 수 있다. 또한 절연층(111)으로부터 이탈된 산소를 절연층(107)보다 아래쪽에 가둘 수 있으므로 반도체층(102)에 공급할 수 있는 산소의 양을 증대시킬 수 있다.
또한, 절연층(107)에는 물이나 수소를 투과시키기 어려운 재료를 사용하는 것이 바람직하다. 이와 같은 재료를 사용함으로써 산화물 반도체에 있어서의 불순물인 물이나 수소가 외부로부터 혼입되는 것을 억제할 수 있어, 트랜지스터의 전기 특성의 변동을 억제할 수 있으며 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 절연층(107)보다 아래쪽에 절연층(111)과 마찬가지로, 가열 처리를 실시함으로써 산소가 이탈되는 절연층을 제공하고, 반도체층(102)의 위쪽으로부터도 절연층(104)을 통하여 산소를 공급하는 구성으로 하여도 좋다.
상술한 바와 같이, 가열 처리를 실시함으로써 일부의 산소가 이탈되는 절연층(111) 위에 산소를 투과시키기 어려우며 개구부를 갖는 절연층(112)을 제공하고, 절연층(112)의 개구부와 중첩되도록 반도체층(102)을 제공하는 구성으로 함으로써, 제작 공정 중의 가열 처리에 의하여 반도체층(102) 내에 다량의 산소를 공급할 수 있다. 결과적으로, 반도체층(102) 내의 산소 결손을 효과적으로 저감시키고, 트랜지스터(100)의 누설 전류의 증대, 스트레스 인가에 기인한 문턱 전압의 변동 등을 억제할 수 있다. 또한, 복수의 트랜지스터(100)의 문턱 전압의 편차 증대도 억제할 수 있다. 이 결과, 전기 특성이 뛰어나고, 신뢰성이 향상된 트랜지스터(100)를 실현할 수 있다. 또한, 반도체층(102) 내의 산소 결손이 저감됨으로써 반도체층(102) 내의 캐리어 밀도를 매우 작게 할 수 있고, 오프 상태 시의 트랜지스터(100)의 누설 전류를 매우 작은 것으로 할 수 있다.
또한, 상기에서는 게이트 절연층으로서 기능하는 절연층(104)이 절연층(112)과 절연층(107) 사이에 제공된 구성에 대하여 제시하였으나, 반도체층(102)과 중첩되는 영역보다 외측 영역에서 절연층(112)과 절연층(107)이 접하는 구성으로 하는 것이 바람직하다.
예를 들어, 도 3의 (A) 및 (B)에 도시된 바와 같이, 절연층(104)의 상면 형상이 게이트 전극(105)의 상면 형상과 대략 일치하도록 동일한 포토마스크를 사용하여 가공되는 구성으로 하여도 좋다. 또는, 도 4의 (A) 및 (B)에 도시된 바와 같이, 절연층(104)보다 내측에 게이트 전극(105)이 위치하도록 절연층(104)을 가공하는 구성으로 하여도 좋다.
또한, 본 명세서 등에서 "상면 형상이 대략 일치"란, 적층한 층과 층 사이에서 적어도 윤곽의 일부가 중첩되는 것을 말한다. 예를 들어 상층과 하층이 동일한 마스크 패턴, 또는 일부가 동일한 마스크 패턴을 사용하여 가공된 경우를 그 범주에 포함한다. 다만, 엄밀하게 말하면 윤곽이 중첩되지 않고 상층이 하층의 내측에 위치하거나 상층이 하층의 외측에 위치하는 경우도 있어, 이 경우도 "상면 형상이 대략 일치"라고 말한다.
이와 같이, 절연층(112)과 절연층(107)을 반도체층(102)보다 외측에서 접하도록 제공하고 절연층(112)과 절연층(107)으로 반도체층(102)이 둘러싸이는 구성으로 함으로써, 절연층(111)으로부터 방출된 산소를 절연층(107)보다 아래쪽에 효과적으로 가둘 수 있다.
또한, 게이트 전극(105) 이외에 게이트 전극(105a)을 제공하여도 좋다. 이 경우의 예를 도 17의 (A) 및 (B)에 도시하였다. 또한, 게이트 전극(105a)에는 일정한 전압이 공급되어도 좋고 펄스 신호가 공급되어도 좋다. 또한, 게이트 전극(105a)은 게이트 전극(105)과 전기적으로 접속되어도 좋다. 이 경우의 예를 도 17의 (C) 및 (D)에 도시하였다.
또한, 개구부(110)의 레이아웃은 다양할 수 있다. 도 1의 경우보다 개구부(110)가 작은 경우의 예를 도 18에 도시하였다.
[각 구성 요소에 대하여]
이하에서는, 트랜지스터(100)의 각 구성 요소에 대하여 설명한다.
<반도체층>
트랜지스터의 채널이 형성되는 반도체층에 적용할 수 있는 반도체로서, 예를 들어 실리콘이나 게르마늄 등의 반도체 재료, 화합물 반도체 재료, 유기 반도체 재료, 또는 산화물 반도체 재료를 사용하여도 좋다.
또한, 트랜지스터에 사용하는 반도체의 결정성에 대해서도 특별히 한정되지 않으며, 비정질 반도체나, 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 일부에 결정 영역을 갖는 반도체) 중 어느 것을 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화가 억제되기 때문에 바람직하다.
예를 들어, 상기 반도체로서 실리콘을 사용하는 경우에는, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 또는 단결정 실리콘 등을 사용할 수 있다.
특히 반도체층에 포함되는 반도체로서는 산화물 반도체를 사용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓으며 캐리어 밀도가 작은 반도체 재료를 사용하면 오프 상태 시의 트랜지스터의 전류를 저감할 수 있기 때문에 바람직하다.
특히 반도체층으로서는, 복수의 결정부를 갖고, 상기 결정부의 c축이 반도체층의 피형성면 또는 반도체층의 상면에 대하여 수직 방향으로 배향되며, 인접되는 결정부간에 입계가 없는 산화물 반도체막을 사용하는 것이 바람직하다.
반도체층으로서 이와 같은 재료를 사용함으로써 전기 특성의 변동이 억제되며 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 반도체층에 적용할 수 있는 산화물 반도체의 바람직한 형태와 그 형성 방법에 대해서는 나중의 실시형태에서 자세하게 설명한다.
<기판>
기판(101)의 재질 등에 큰 제한은 없지만, 적어도 공정 중의 가열 처리에 견딜 수 있을 정도의 내열성을 갖는 재료를 사용한다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 이트리아 안정화 지르코니아(YSZ) 기판 등을 기판(101)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어지는 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어지는 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다.
또한, 각종 반도체 기판이나 SOI 기판 위에 반도체 소자가 제공된 것을 기판(101)으로서 사용하여도 좋다. 이 경우, 기판(101) 위에 층간 절연층을 개재(介在)하여 트랜지스터(100)를 형성한다. 이 때, 층간 절연층에 매립된 접속 전극에 의하여 트랜지스터(100)의 게이트 전극(105), 한 쌍의 전극(103) 중 적어도 하나가 상기 반도체 소자와 전기적으로 접속하는 구성으로 하면 좋다. 반도체 소자 위에 층간 절연층을 개재하여 트랜지스터(100)를 적층하여 제공함으로써, 이들을 동일 평면 위에 형성한 경우에 비하여 점유 면적을 축소할 수 있다.
<게이트 전극>
게이트 전극(105)은, 알루미늄, 크로뮴, 구리, 탄탈럼, 티타늄, 몰리브데넘, 텅스텐 중에서 선택된 금속, 또는 상술한 금속을 성분으로 하는 합금이나, 상술한 금속을 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 상술한 금속이나 합금의 질화물을 사용하여도 좋다. 또한, 상기 금속으로서 망가니즈 또는 지르코늄을 사용하여도 좋다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다. 또한, 게이트 전극(105)을 단층 구조나, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화 티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과 그 티타늄막 위에 알루미늄막을 적층하고 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택된 하나 또는 복수의 금속을 조합하는 합금막, 또는 이들의 질화막을 사용하여도 좋다.
<게이트 절연층>
절연층(104)은 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 좋고, 적층 또는 단층으로 제공한다.
또한, 절연층(104)에는 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 및 산화 이트륨 등의 high-k 재료를 사용하여도 좋다.
또한, 게이트 절연층에 특정한 재료를 사용하면, 특정한 조건에 따라 게이트 절연층에 전자를 포획시켜 문턱 전압을 증대시킬 수도 있다. 예를 들어, 산화 실리콘과 산화 하프늄의 적층막과 같이, 게이트 절연층의 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼 등의 전자 포획 준위가 높은 재료를 사용하고, 보다 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서 게이트 전극의 전위가 소스 전극이나 드레인 전극의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지함으로써, 반도체층으로부터 게이트 전극으로 전자가 이동하여 그 중 일부는 전자 포획 준위에 포획된다.
이와 같이 전자 포획 준위에 필요한 양의 전자가 포획된 트랜지스터의 문턱 전압은 양 방향으로 변동된다. 게이트 전극의 전압을 제어함으로써 전자의 포획량을 제어할 수 있고, 이에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키는 처리는 트랜지스터의 제작 과정에서 실시하면 좋다.
예를 들어, 트랜지스터의 소스 전극 또는 드레인 전극에 접속되는 배선 금속의 형성 후, 또는 전(前)공정(웨이퍼 처리) 종료 후, 웨이퍼 다이싱(wafer-dicing) 공정 후, 또는 패키징 후 등의 공장 출하 전의 어느 단계에서 실시하면 좋다. 어느 경우에도 그 처리 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
<소스 전극, 드레인 전극>
한 쌍의 전극(103)으로서는, 알루미늄, 티타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐으로 이루어지는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 사용한다. 또는, 상술한 금속의 질화물을 사용하여도 좋다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막 위에 알루미늄막 또는 구리막을 적층하고 그 위에 티타늄막 또는 질화 티타늄막을 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함한 투명 도전 재료를 사용하여도 좋다.
여기까지가 각 구성 요소에 대한 설명이다.
[변형예]
이하에서는, 상기에서 예시한 트랜지스터와 구성의 일부가 상이한 트랜지스터의 구성예에 대하여 설명한다. 또한, 상기와 중복되는 부분의 설명은 생략하고, 상이한 부분에 대해서 자세하게 설명한다. 또한, 위치나 형상이 상이한 구성 요소라도 그 기능이 같은 경우에는 동일한 부호를 부여하고 설명을 생략하는 경우가 있다.
본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체층과, 상기 산화물 반도체층과 중첩되는 절연층 사이에, 산화물 반도체층을 구성하는 금속 원소 중 적어도 하나의 금속 원소를 구성 원소로서 포함하는 산화물층을 갖는 것이 바람직하다. 이로써, 산화물 반도체층과, 상기 산화물 반도체층과 중첩되는 절연층과의 계면에 트랩 준위가 형성되는 것을 억제할 수 있다.
즉, 본 발명의 일 형태는 산화물 반도체층의 적어도 채널 형성 영역에서의 상면 및 하면 중 적어도 한 쪽이, 산화물 반도체층의 계면 준위 형성 방지를 위한 배리어막으로서 기능하는 산화물층에 접하는 구성으로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써 산화물 반도체층 내 및 계면에서 캐리어 생성 요인이 되는 산소 결손의 생성 및 불순물 혼입을 억제하는 것이 가능해지기 때문에, 산화물 반도체층을 고순도 진성화할 수 있다. 고순도 진성화란, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것을 말한다. 따라서, 상기 산화물 반도체층을 포함하는 트랜지스터의 전기 특성의 변동을 억제하며 신뢰성이 높은 반도체 장치를 제공하는 것이 가능하다.
또한, 본 명세서 등에서 실질적으로 진성이라고 하는 경우, 산화물 반도체층의 캐리어 밀도는 1×1017/cm3 미만, 1×1015/cm3 미만, 또는 1×1013/cm3 미만이다. 산화물 반도체층을 고순도 진성화함으로써, 트랜지스터에 안정적인 전기 특성을 부여할 수 있다.
더욱 구체적으로는, 예를 들어 이하의 구성으로 할 수 있다.
<변형예 1>
도 5의 (A)는 이하에서 예시하는 트랜지스터의 채널 길이 방향으로 절단된 단면 개략도이다. 또한, 상면 개략도에 대해서는 도 1의 (A)를 원용할 수 있다. 도 1에 도시된 트랜지스터(100)와의 주요 차이점은 도 5의 (A)에 도시된 트랜지스터가 제 1 산화물층(121) 및 제 2 산화물층(122)을 갖는다는 점이다.
제 1 산화물층(121)은 절연층(112) 및 절연층(111)과 반도체층(102) 사이에 제공된다.
제 2 산화물층(122)은 반도체층(102)과 절연층(104) 사이에 제공된다. 더욱 구체적으로 말하면, 제 2 산화물층(122)은 그 상면이 한 쌍의 전극(103)의 하면, 및 절연층(104)의 하면에 접하도록 제공되어 있다.
제 1 산화물층(121) 및 제 2 산화물층(122)은 각각 반도체층(102)과 동일한 금속 원소를 1종 이상 포함하는 산화물을 포함한다.
또한, 반도체층(102)과 제 1 산화물층(121)과의 경계, 및 반도체층(102)과 제 2 산화물층(122)과의 경계는 불명확한 경우가 있다.
예를 들어 제 1 산화물층(121) 및 제 2 산화물층(122)은 In 또는 Ga을 포함하고, 대표적으로는 In-Ga계 산화물, In-Zn계 산화물, In-M-Zn계 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이며 반도체층(102)보다 전도대 하단의 에너지가 진공 준위에 가까운 재료를 사용한다. 대표적으로는, 제 1 산화물층(121) 또는 제 2 산화물층(122)의 전도대 하단의 에너지와, 반도체층(102)의 전도대 하단의 에너지와의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고, 또한 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하인 것이 바람직하다.
반도체층(102)을 개재하도록 제공되는 제 1 산화물층(121) 및 제 2 산화물층(122)으로서, 반도체층(102)에 비해 스테빌라이저로서 기능하는 Ga의 함유량이 많은 산화물을 사용함으로써, 반도체층(102)으로부터의 산소의 방출을 억제할 수 있다.
반도체층(102)으로서 예를 들어 원자수비가 In:Ga:Zn=1:1:1 또는 3:1:2인 In-Ga-Zn계 산화물을 사용한 경우, 제 1 산화물층(121) 또는 제 2 산화물층(122)으로서 예를 들어 원자수비가 In:Ga:Zn=1:3:2, 1:3:4, 1:3:6, 1:6:4, 1:6:8, 1:6:10, 또는 1:9:6 등인 In-Ga-Zn계 산화물을 사용할 수 있다. 또한, 반도체층(102), 제 1 산화물층(121), 및 제 2 산화물층(122)의 원자수비는 각각, 상기 원자수비의 ±20%의 오차 변동을 포함한다. 또한, 제 1 산화물층(121)과 제 2 산화물층(122)에는 조성이 같은 재료를 사용하여도 좋고 조성이 상이한 재료를 사용하여도 좋다.
또한, 반도체층(102)으로서 In-M-Zn계 산화물을 사용한 경우, 반도체층(102)이 되는 반도체막을 성막하기 위하여 사용하는 타깃에는, 이 타깃이 함유하는 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하였을 때에 x1/y1의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 산화물을 사용하는 것이 바람직하다. 또한, z1/y1을 6 이하로 함으로써, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는, In:M:Zn=1:1:1, 3:1:2 등이 있다.
또한, 제 1 산화물층(121), 제 2 산화물층(122)으로서 In-M-Zn계 산화물을 사용한 경우, 제 1 산화물층(121), 제 2 산화물층(122)이 되는 산화물막을 성막하기 위하여 사용하는 타깃에는, 이 타깃이 함유하는 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하였을 때에 x2/y2<x1/y1이며, z2/y2의 값이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하의 원자수비의 산화물을 사용하는 것이 바람직하다. 또한, z2/y2를 6 이하로 함으로써, 후술하는 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표예로서는, In:M:Zn=1:3:4, 1:3:6, 1:3:8 등이 있다.
또한, 제 1 산화물층(121) 및 제 2 산화물층(122)에, 반도체층(102)에 비해 전도대 하단의 에너지가 진공 준위에 가까운 재료를 사용함으로써, 주로 반도체층(102)에 채널이 형성되어 반도체층(102)이 주된 전류 경로가 된다. 이와 같이 채널이 형성되는 반도체층(102)을 같은 금속 원소를 포함하는 제 1 산화물층(121) 및 제 2 산화물층(122)으로 끼움으로써, 이들의 계면 준위의 생성이 억제되어 트랜지스터의 전기 특성의 신뢰성이 향상된다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라서 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 반도체층(102), 제 1 산화물층(121), 제 2 산화물층(122)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
여기서 반도체층(102)은 적어도 제 1 산화물층(121)보다 두껍게 형성되는 것이 바람직하다. 반도체층(102)의 두께가 두꺼울수록 트랜지스터의 온 전류를 높일 수 있다. 또한, 제 1 산화물층(121)의 두께는 반도체층(102)의 계면 준위의 생성을 억제하는 효과를 유지할 수 있을 정도의 두께라면 좋다. 예를 들어, 반도체층(102)의 두께는, 제 1 산화물층(121)의 두께의 1배보다 크게 하고, 바람직하게는 2배 이상, 더 바람직하게는 4배 이상, 더 바람직하게는 6배 이상으로 하면 좋다. 또한, 트랜지스터의 온 전류를 높일 필요가 없는 경우 이에 한정되지는 않으며, 제 1 산화물층(121)의 두께를 반도체층(102)의 두께 이상으로 하여도 좋다.
또한, 제 2 산화물층(122)도 제 1 산화물층(121)과 마찬가지로 반도체층(102)의 계면 준위의 생성을 억제하는 효과를 유지할 수 있을 정도의 두께라면 좋다. 예를 들어, 제 1 산화물층(121)과 동등하거나 또는 그 이하의 두께로 하면 좋다. 제 2 산화물층(122)이 두꺼운 경우, 게이트 전극(105)에 의한 전계가 반도체층(102)까지 도달되기 어려워질 우려가 있어, 제 2 산화물층(122)은 얇게 형성하는 것이 바람직하고, 예를 들어 반도체층(102)의 두께보다 얇게 하면 좋다. 또한, 이에 한정되지 않고, 제 2 산화물층(122)의 두께는 절연층(104)의 내압을 고려하여 트랜지스터를 구동시키는 전압에 따라서 적절히 설정하면 좋다.
여기서, 예를 들어 반도체층(102)이 구성 원소가 다른 절연층(예를 들어 산화 실리콘막을 포함하는 절연층 등)에 접하는 경우, 이들의 계면에 계면 준위가 형성되고 상기 계면 준위는 채널을 형성하는 경우가 있다. 이러한 경우, 문턱 전압이 다른 제 2 트랜지스터가 출현하여, 트랜지스터의 외견상의 문턱 전압이 변동되는 경우가 있다. 그러나, 본 구성의 트랜지스터에서 제 1 산화물층(121)은 반도체층(102)을 구성하는 금속 원소를 1종 이상 포함하기 때문에, 제 1 산화물층(121)과 반도체층(102)의 계면에 계면 준위가 형성되기 어렵다. 따라서, 제 1 산화물층(121)을 제공함으로써, 트랜지스터의 문턱 전압 등 전기 특성의 편차나 변동을 저감할 수 있다.
또한, 절연층(104)과 반도체층(102)의 계면에 채널이 형성되는 경우, 상기 계면에서 계면 산란이 일어나 트랜지스터의 전계 효과 이동도가 저하될 수 있다. 그러나, 본 구성의 트랜지스터에서 제 2 산화물층(122)은 반도체층(102)을 구성하는 금속 원소를 1종 이상 포함하기 때문에, 반도체층(102)과 제 2 산화물층(122)의 계면에서는 캐리어의 산란이 일어나기 어려워 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
또한, 도 5의 (A)에서는 제 1 산화물층(121)과 제 2 산화물층(122)이 제공되어 있는 경우에 대하여 제시하였으나, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 어느 하나가 제공되지 않는 구성으로 하는 것도 가능하다. 예를 들어, 제 1 산화물층(121)이 제공되지 않는 경우의 예를 도 19의 (A)에 도시하였고, 제 2 산화물층(122)이 제공되지 않는 경우의 예를 도 19의 (B)에 도시하였다.
<변형예 2>
도 5의 (B)는 이하에서 예시하는 트랜지스터의 채널 길이 방향으로 절단된 단면 개략도이다. 또한, 상면 개략도에 대해서는 도 1의 (A)를 원용할 수 있다. 도 4에 도시된 트랜지스터와의 주요 차이점은 도 5의 (B)에 도시된 트랜지스터가 제 1 산화물층(121) 및 제 2 산화물층(122)을 갖는다는 점이다.
제 1 산화물층(121)은 상기 변형예 1과 마찬가지로, 절연층(112) 및 절연층(111)과 반도체층(102) 사이에 제공된다.
제 2 산화물층(122)은 그 하면이 한 쌍의 전극(103) 각각의 상면에 접하도록 제공된다. 또한 한 쌍의 전극(103)이 제공되지 않는 영역에서, 반도체층(102)의 상면에 접하도록 제공된다.
도 5의 (B)에 도시된 구성에서는, 제 2 산화물층(122)의 상면 형상이 절연층(104)의 상면 형상과 대략 일치하도록 동일한 포토마스크를 사용하여 가공된다.
이와 같은 구성으로 함으로써, 한 쌍의 전극(103)과, 채널이 형성되는 반도체층(102)과의 접촉 면적을 증대시킬 수 있어, 이들의 접촉 저항을 저감시킬 수 있다. 이 결과, 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 도 5의 (B)에서는 제 1 산화물층(121)과 제 2 산화물층(122)이 제공되는 경우에 대하여 제시하였으나, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 어느 하나가 제공되지 않는 구성으로 할 수도 있다. 예를 들어, 제 1 산화물층(121)이 제공되지 않는 경우의 예를 도 19의 (C)에 도시하였다.
또한, 도 5의 (C)에 도시된 바와 같이, 제 2 산화물층(122)과 절연층(104)의 상면 형상이 게이트 전극(105)의 상면 형상과 대략 일치하도록 동일한 포토마스크를 사용하여 가공되어도 좋다.
또한, 도 5의 (C)에서는 제 1 산화물층(121)과 제 2 산화물층(122)이 제공되는 경우에 대하여 제시하였으나, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 어느 하나가 제공되지 않는 구성으로 할 수도 있다. 예를 들어, 제 1 산화물층(121)이 제공되지 않는 경우의 예를 도 19의 (D)에 도시하였다.
이상이 변형예에 대한 설명이다.
[제작 방법 예]
이하에서는, 상기 구성예에서 제시한 트랜지스터(100)의 제작 방법의 일례에 대하여 도면을 참조하여 설명한다. 도 6은 이하에서 예시하는 제작 방법에 따른 일부 공정의 단면 개략도이다.
<절연층의 형성>
우선, 기판(101) 위에 절연층(111)을 형성한다.
절연층(111)은 스퍼터링법, CVD(Chemical Vapor Deposition)법, 증착법, MBE(Molecular Beam Epitaxy)법, ALD(Atomic Layer Deposition)법, 또는 PLD(Pulsed Laser Deposition)법 등으로 성막할 수 있다.
절연층(111)에 산소를 과잉으로 함유시키기 위해서는, 예를 들어 산소 분위기 하에서 절연층(111)을 성막하면 좋다. 또는, 성막 후의 절연층(111)에 산소를 도입하여 산소를 과잉으로 함유시키는 영역을 형성하여도 좋고, 양쪽 수단을 사용하여도 좋다.
예를 들어, 성막 후의 절연층(111)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 산소를 과잉으로 함유시키는 영역을 형성한다. 산소를 도입하는 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다.
산소 도입 처리에는 산소를 포함한 가스를 사용할 수 있다. 산소를 포함한 가스로서는 산소, 일산화이질소, 이산화 질소, 이산화 탄소, 일산화 탄소 등을 사용할 수 있다. 또한, 산소 도입 처리에서는 산소를 포함하는 가스에 희가스를 포함시켜도 좋다.
절연층(111)의 두께는 두꺼울수록 산소의 방출량을 증대시킬 수 있어 바람직하다. 따라서, 생산성에 영향을 미치지 않을 정도로 절연층(111)을 두껍게 형성하는 것이 바람직하다. 예를 들어, 절연층(111)은 50nm 이상, 바람직하게는 100nm 이상, 더 바람직하게는 200nm 이상의 두께로 하면 좋다.
또한, 절연층(111)을 두껍게 성막한 경우, 그 상면의 평탄성을 높이기 위하여 CMP(Chemical Mechanical Polishing)법 등을 이용한 평탄화 처리를 실시하여도 좋다.
이어서, 절연층(111) 위에 절연층(112)을 형성한다.
절연층(112)은 스퍼터링법, CVD법, 증착법, MBE법, ALD법, 또는 PLD법 등으로 성막할 수 있다.
산소를 포함하는 분위기 하에서 절연층(112)을 성막하면 절연층(111)에 산소를 도입할 수 있어 바람직하다.
예를 들어, 산화 알루미늄을 스퍼터링 타깃으로서 사용한 스퍼터링법에 의하여 절연층(112)을 성막할 때, 산소 분위기 하 또는 산소와 희가스의 혼합 분위기 하에서 실시하면 절연층(111)에 산소를 도입할 수 있다.
절연층(112)은 산소를 투과시키지 않는 성질을 유지할 수 있을 정도로 얇게 형성하는 것이 바람직하다. 절연층(112)을 얇게 형성함으로써, 나중에 형성하는 개구부(110)의 외주(外周)의 단차가 낮게 되어 그 위에 형성되는 반도체층(102)의 피복성을 향상시킬 수 있다.
절연층(112)은 두께를 예를 들어 5nm 이상으로 함으로써 산소를 충분히 투과시키기 어려운 성질을 가질 수 있다. 또한, 절연층(112)은 두께가 두꺼울수록 산소를 투과시키기 어려워지는데 그 위에 형성되는 박막의 피복성에 영향을 미치지 않는 두께, 예를 들어 200nm 이하, 또는 50nm 이하 등으로 설정하면 좋다.
<개구부의 형성>
이어서, 절연층(112)에 개구부(110)를 형성한다(도 6의 (A) 참조).
절연층(112) 위에 포토리소그래피법 등으로 레지스트 마스크를 형성하고, 절연층(112)의 불필요한 부분을 에칭하여 제거한다. 이 후에 레지스트 마스크를 제거함으로써 절연층(112)에 개구부(110)를 형성할 수 있다.
레지스트 마스크 형성에 이용하는 빛으로서는, 예를 들어 i선(파장 365nm), g선(파장 436nm), h선(파장 405nm), 또는 이들을 혼합시킨 빛을 이용할 수 있다. 이들 이외에, 자외선이나 KrF 레이저광, 또는 ArF 레이저광 등을 사용할 수도 있다. 또한, 액침(液浸) 노광 기술에 의하여 노광을 수행하여도 좋다. 또한, 노광에 이용하는 빛으로서 극자외선(EUV: Extreme Ultra-Violet)이나 X선을 이용하여도 좋다. 또한, 노광에 이용하는 빛 대신에, 전자 빔을 이용할 수도 있다. 극자외선, X선 또는 전자 빔을 이용하면, 극히 미세한 가공이 가능하게 되기 때문에 바람직하다. 또한, 전자 빔 등의 빔을 주사(走査)함으로써 노광을 수행하는 경우에는 포토마스크는 불필요하다.
또한, 레지스트 마스크가 되는 레지스트막을 형성하기 전에 피가공막과 레지스트막의 밀착성을 개선하는 기능을 갖는 유기 수지막을 형성하여도 좋다. 또한, 상기 유기 수지막은 예를 들어 스핀코팅법 등에 의하여 그 아래에 있는 층의 단차를 피복하도록 형성할 수 있고, 상기 유기 수지막 위에 제공되는 레지스트 마스크의 두께의 편차를 저감시킬 수 있다. 또한, 특히 미세한 가공이 필요한 경우, 상기 유기 수지막에는 노광에 이용하는 빛에 대한 반사 방지막으로서 기능하는 재료를 사용하는 것이 바람직하다. 이와 같은 기능을 갖는 유기 수지막으로서는 예를 들어 BARC(Bottom Anti-Reflection Coating)막 등이 있다. 상기 유기 수지막은 레지스트 마스크의 제거와 동시에 또는 레지스트 마스크를 제거한 후에 제거하면 좋다.
여기서, 도 6의 (A)에 도시된 바와 같이, 개구부(110) 측에서의 절연층(112)의 단부가 테이퍼 형상을 가지도록 절연층(112)을 에칭하는 것이 바람직하다. 이와 같은 형상으로 함으로써, 나중에 형성되는 반도체층(102)의 피복성을 향상시킬 수 있다. 개구부(110) 측에서의 절연층(112)의 단부를 이와 같이 테이퍼 형상으로 가공하면, 절연층(112)의 두께가 두꺼운(예를 들어 200nm보다 큰) 경우에도 반도체층(102)의 피복성에 대한 영향을 저감시킬 수 있다.
<반도체층의 형성>
이어서, 절연층(111) 및 절연층(112) 위에, 개구부(110)를 메우도록 반도체막을 성막한다. 이 후에 포토리소그래피법 등으로 반도체막 위에 레지스트 마스크를 형성하고, 반도체막의 불필요한 부분을 에칭하여 제거한다. 이 후에 레지스트 마스크를 제거함으로써 섬 형상의 반도체층(102)을 형성할 수 있다(도 6의 (B) 참조).
반도체막의 성막은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 이용할 수 있다. 또는, 졸 젤(sol-gel)법이나 스프레이법, 미스트법 등, 액상 재료를 사용한 박막 형성 기술을 이용할 수도 있다. 반도체막의 성막에는 스퍼터링법을 이용하는 것이 바람직하다. 스퍼터링법으로서는, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 성막 시에 발생하는 먼지를 저감시킬 수 있고, 또한 막 두께의 분포도 균일하게 되기 때문에 DC 스퍼터링법을 이용하는 것이 바람직하다.
반도체막을 에칭하기 위한 마스크로서, 무기막 또는 금속막으로 이루어지는 하드 마스크를 사용하여도 좋다. 예를 들어, 반도체막 위에 무기막 또는 금속막을 성막하고, 상기 무기막 또는 금속막을 레지스트 마스크를 사용하여 에칭하여 섬 형상으로 가공함으로써 하드 마스크를 형성한다. 이 후에, 마스크로서 하드 마스크를 사용하여 반도체막을 에칭하고 하드 마스크를 제거함으로써 섬 형상의 반도체층을 형성하면 좋다. 특히, 미세한 가공이 필요한 경우 하드 마스크를 사용함으로써 레지스트의 사이드 에칭에 기인한 패턴 폭의 축소 등을 억제하고, 소정의 형상으로 안정적으로(편차 없이) 가공할 수 있어 트랜지스터(100)의 전기 특성의 편차를 저감시킬 수 있다.
반도체막의 성막 후에 가열 처리를 실시하여도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도에서 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 실시하면 좋다. 또한, 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리를 실시한 후, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 가열 처리를 실시함으로써, 절연층(111)으로부터 반도체막(또는 반도체층(102))에 산소가 공급되어, 반도체층(102)에 포함되는 산화물 반도체 내의 산소 결손을 저감할 수 있다. 또한, 가열 처리는 반도체막을 성막한 바로 후에 실시하여도 좋고, 반도체막을 가공하여 섬 형상의 반도체층(102)을 형성한 후에 실시하여도 좋다.
<한 쌍의 전극의 형성>
이어서, 절연층(112) 및 반도체층(102) 위에 도전막을 성막한다. 그 후에, 포토리소그래피법 등에 의하여 도전막 위에 레지스트 마스크를 형성하고, 도전막의 불필요한 부분을 에칭하여 제거한다. 이 후에, 레지스트 마스크를 제거함으로써 한 쌍의 전극(103)을 형성할 수 있다(도 6의 (C) 참조).
도전막은 예를 들어 스퍼터링법, 증착법, CVD법 등에 의하여 성막할 수 있다.
여기서, 도전막을 에칭할 때 반도체층(102)의 상부의 일부가 에칭되어 한 쌍의 전극(103)과 중첩되지 않는 부분이 박막화될 수 있다. 그러므로, 에칭되는 깊이를 고려하여 반도체층(102)이 되는 반도체막의 두께를 미리 두껍게 형성하는 것이 바람직하다.
<게이트 절연층, 게이트 전극의 형성>
이어서, 절연층(112), 반도체층(102), 및 한 쌍의 전극(103) 위에 절연층(104)을 성막한다. 또한 절연층(104) 위에 도전막을 성막한다.
절연층(104)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등으로 형성할 수 있다. 특히, 상기 절연층을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면 피복성을 향상시킬 수 있어 바람직하다.
상기 도전막은 나중에 게이트 전극(105)이 되는 도전막이다. 상기 도전막은 예를 들어 스퍼터링법, 증착법, CVD법 등으로 성막할 수 있다.
이어서, 포토리소그래피법 등으로 도전막 위에 레지스트 마스크를 형성하고, 그 후에 도전막의 불필요한 부분을 에칭하여 제거한다. 그 다음에, 레지스트 마스크를 제거함으로써 게이트 전극(105)을 형성할 수 있다(도 6의 (D) 참조).
여기서 도 3에 도시된 구성으로 하는 경우, 도전막의 에칭에 이어서, 절연층(104)의 에칭도 수행하면 좋다. 또는, 레지스트 마스크를 제거한 후에 게이트 전극(105)을 하드 마스크로서 사용하여 절연층(104)을 에칭하여도 좋다.
또한, 도 4에 도시된 구성으로 하는 경우 절연층(104)으로의 가공 및 게이트 전극(105)으로의 가공 각각에 사용하는 레지스트 마스크의 패턴을 다른 것으로 하면 좋다. 예를 들어, 절연층(104)으로 가공한 후에 도전막을 성막하여 게이트 전극(105)을 형성한다. 또는, 절연층과 도전막을 순차적으로 성막하고 도전막을 게이트 전극(105)으로 가공한 후에 다른 레지스트 마스크를 새로 형성하여 절연층(104)으로 가공하여도 좋다.
<절연층의 형성>
이어서, 절연층(104) 및 게이트 전극(105) 위에 절연층(107)을 형성한다(도 6의 (E) 참조).
절연층(107)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등으로 형성할 수 있다. 특히, 절연층(107)을 CVD법, 바람직하게는 플라즈마 CVD법으로 성막하면 피복성을 양호한 것으로 할 수 있어 바람직하다.
여기서 절연층(112)과 마찬가지로, 절연층(107)을 산소를 포함하는 분위기 하에서 성막하면 그 아래에 제공되는 절연층(104)에 산소를 도입할 수 있어 바람직하다. 절연층(104)은 반도체층(102)에 접하도록 제공되기 때문에 가열 처리를 실시함으로써 절연층(104)으로부터도 반도체층(102)에 산소를 공급할 수 있다.
상술한 공정을 거쳐, 트랜지스터(100)를 제작할 수 있다.
<가열 처리>
절연층(107) 형성 후에 가열 처리를 실시하여도 좋다. 가열 처리를 실시함으로써, 절연층(111) 등으로부터 반도체층(102)에 산소를 공급하여 반도체층(102) 내의 산소 결손을 저감시킬 수 있다. 또한 이 때, 절연층(107)보다 내측에, 절연층(111) 및 반도체층(102)으로부터 방출되는 산소가 효과적으로 갇혀 상기 산소의 외부 방출이 억제된다. 그러므로, 절연층(111) 등으로부터 방출되고 반도체층(102)에 공급할 수 있는 산소의 양을 증대시킬 수 있어 반도체층(102) 내의 산소 결손을 효과적으로 저감시킬 수 있다.
이상이 트랜지스터(100)의 제작 방법 예에 대한 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기에서 예시한 트랜지스터와 구성의 일부가 상이한 트랜지스터의 구성예에 대하여 설명한다. 또한, 상기와 중복되는 부분의 설명은 생략하고, 상이한 부분에 대해서 자세하게 설명한다. 또한, 위치나 형상이 상이한 구성 요소라도 그 기능이 같은 경우에는 동일한 부호를 부여하고 설명을 생략하는 경우가 있다.
[구성예]
도 7의 (A) 및 (B)는 본 구성예에서 제시하는 트랜지스터(150)의 단면 개략도이다. 또한, 상면 개략도에 대해서는 도 1의 (A)를 원용할 수 있다.
트랜지스터(150)와 실시형태 1에서 예시한 트랜지스터(100)의 주요 차이점은 절연층(112)의 위치이다.
트랜지스터(150)에 있어서, 반도체층(102)은 절연층(111)의 상면에 접하도록 제공되고 절연층(112)이 반도체층(102)의 상면 단부를 덮도록 제공된다. 즉, 절연층(112)에 제공된 개구부(110)는 반도체층(102) 위에 위치한다.
한 쌍의 전극(103)은, 개구부(110) 측에서의 절연층(112)의 단부를 넘어 개구부(110)와 중첩되는 반도체층(102)의 상면에 접하도록 제공된다.
이와 같은 구성으로 함으로써 개구부(110) 측에서의 절연층(112)의 단부의 단차가 반도체층(102)보다 아래에 위치하는 경우가 없기 때문에, 반도체층(102)을 비교적 평탄한 면 위에 형성할 수 있다. 따라서, 반도체층(102)의 두께나 막질을 균일하게 할 수 있으므로 트랜지스터(150)의 전기 특성의 편차나 변동을 더욱 저감시킬 수 있다.
또한, 절연층(111)과 반도체층(102)의 접촉 면적을 크게 할 수 있기 때문에, 가열 처리를 실시함으로써 절연층(111)으로부터 반도체층(102)에 공급되는 산소의 양을 증대시킬 수 있다.
또한, 절연층(104)의 형상은 도 7의 구성에 한정되지 않으며 실시형태 1, 도 3 및 도 4 등에서 예시한 바와 같은 다양한 형상으로 하여도 좋다. 또한, 실시형태 1(도 5 및 도 19)에서 예시한 바와 같이, 제 1 산화물층(121), 제 2 산화물층(122)을 갖는 구성으로 하여도 좋다.
또는, 도 17과 마찬가지로 도 7에서 게이트 전극(105) 외에, 게이트 전극(105a)을 더 제공하여도 좋다. 이 경우의 예를 도 20의 (A) 및 (B)에 도시하였다. 또한, 게이트 전극(105a)에는 일정한 전압이 공급되어도 좋고 펄스 신호가 공급되어도 좋다. 또한, 게이트 전극(105a)은 게이트 전극(105)에 전기적으로 접속되어도 좋다. 이 경우의 예를 도 20의 (C) 및 (D)에 도시하였다.
또한, 개구부(110)의 레이아웃은 다양할 수 있다. 도 21에는, 도 7의 경우보다 개구부(110)가 작은 경우의 예를 도시하였다.
이상이 본 구성예의 설명이다.
[제작 방법 예]
이하에서는 상기에서 예시한 트랜지스터(150)의 제작 방법의 일례에 대하여 설명한다. 또한, 상기 실시형태와 중복되는 부분의 설명은 생략하고, 차이점만 설명한다.
우선, 기판(101) 위에 절연층(111)을 형성한다. 절연층(111)은 실시형태 1과 같은 방법으로 형성된다.
이어서, 절연층(111) 위에 반도체막을 성막한다. 이 후에, 포토리소그래피법 등으로 반도체막 위에 레지스트 마스크를 형성하고, 반도체막의 불필요한 부분을 에칭하여 제거한다. 그 다음에 레지스트 마스크를 제거하여 섬 형상의 반도체층(102)을 형성할 수 있다(도 8의 (A) 참조).
다음에, 절연층(111) 및 반도체층(102) 위에 절연층(112)을 성막한다. 이어서, 절연층(112) 중 반도체층(102)과 중첩되는 위치에 개구부(110)를 형성한다(도 8의 (B) 참조).
절연층(112)의 성막 및 개구부(110)의 형성에는 실시형태 1과 같은 방법을 이용할 수 있다.
다만, 개구부(110)를 형성하기 위한 절연층(112)의 에칭으로서는, 반도체층(102)을 에칭하지 않거나, 또는 반도체층(102)과의 에칭 속도의 선택비가 충분히 큰 에칭 방법을 이용하는 것이 바람직하다. 또한, 개구부(110)를 형성할 때 반도체층(102) 상부의 일부가 에칭되어, 개구부(110)와 중첩되는 반도체층(102)의 영역이 박막화될 수 있다.
이와 같이 하여 절연층(111) 위에 섬 형상의 반도체층(102)이, 반도체층(102) 위에 개구부(110)를 갖는 절연층(112)이 형성된다.
이후의 공정에 대해서는 실시형태 1을 원용할 수 있다. 즉, 한 쌍의 전극(103), 절연층(104), 게이트 전극(105), 및 절연층(107)을 상기와 같은 방법으로 이 차례로 형성할 수 있다.
상술한 방법을 거쳐, 트랜지스터(150)를 제작할 수 있다(도 8의 (C) 참조).
[변형예]
이하에서는 상기 제작 방법 예에서 일부가 다른 제작 방법 예에 대하여 설명한다.
우선, 상기와 같은 방법으로 절연층(111)을 형성한다.
이어서, 반도체막(132)과 보호층(135)을 이 차례로 성막한다(도 9의 (A) 참조).
보호층(135)은, 나중에 절연층(112)의 개구부(110)를 형성하기 위한 에칭을 수행할 때에 반도체층(102)의 상면이 에칭되는 것을 방지하는 것이며 반도체층(102)에 대한 에칭 대미지를 억제하는 층이다. 또한, 보호층(135)은 반도체층(102) 가공 시의 하드 마스크로서도 기능한다.
보호층(135)에는 절연층(112)과의 에칭 속도의 선택비가 충분히 큰 무기 절연 재료를 사용할 수 있다. 예를 들어, 보호층(135)에 상기 절연층(111) 및 절연층(112)에 사용할 수 있는 재료를 사용할 수 있다. 또한, 절연층(112)과 보호층(135)에 같은 재료를 사용하는 경우, 개구부(110) 형성을 위하여 절연층(112)을 에칭할 때에 보호층(135)이 소실되지 않을 정도의 두께를 가지도록 보호층(135)을 형성하면 좋다.
이어서, 보호층(135) 위에 포토리소그래피법 등으로 레지스트 마스크를 형성하고 보호층(135)의 불필요한 부분을 에칭한다. 이 후에 상기 레지스트 마스크 또는 보호층(135)을 마스크로서 사용하여 반도체막(132)을 에칭하고 레지스트 마스크를 제거함으로써 섬 형상의 반도체층(102)과, 반도체층(102) 위의 섬 형상의 보호층(135)을 형성할 수 있다(도 9의 (B) 참조). 또한, 레지스트 마스크는 보호층(135)을 가공한 바로 후에 제거하여도 좋고 반도체층(102)을 가공한 후에 제거하여도 좋다.
이어서, 절연층(111), 반도체층(102), 및 보호층(135)의 적층체 위에 절연층(112)을 성막한다.
그 다음에 절연층(112) 중 반도체층(102)과 중첩되는 영역의 일부를 에칭하여 개구부(110)를 형성한다. 이 시점에서는 반도체층(102) 중 개구부(110)와 중첩되는 영역에 보호층(135)이 제공된 상태가 된다.
이 후에 절연층(112)을 마스크로서 사용하여 개구부(110)와 중첩되는 부분의 보호층(135)을 에칭한다(도 9의 (C) 참조).
이와 같이, 절연층(112)의 개구부(110) 형성 시에 반도체층(102)의 상부가 보호층(135)으로 덮인 상태에서 절연층(112)을 에칭함으로써 반도체층(102)의 상부가 에칭되거나 반도체층(102)에 에칭 대미지를 주는 것을 방지할 수 있다.
이후의 공정에 대해서는 실시형태 1 및 상기 제작 방법 예를 원용할 수 있다. 즉, 한 쌍의 전극(103), 절연층(104), 게이트 전극(105), 및 절연층(107)을 상기와 같은 방법으로 이 차례로 형성한다.
상술한 방법으로 트랜지스터(160)를 제작할 수 있다(도 9의 (D1) 및 (D2) 참조). 여기서, 도 9의 (D1)은 트랜지스터(160)의 채널 길이 방향으로 절단된 단면 개략도이고, 도 9의 (D2)는 트랜지스터(160)의 채널 폭 방향으로 절단된 단면 개략도이다.
도 9의 (D1) 및 (D2)에 도시된 바와 같이, 개구부(110) 측에서의 절연층(112)의 단부를 따라서 반도체층(102)과 절연층(112) 사이에 보호층(135)이 잔존한다. 또한, 보호층(135)의 일부는 그 측면이 한 쌍의 전극(103) 각각에 접하는 구성이 되는 경우가 있다. 그러나, 보호층(135)으로서 무기 절연 재료를 사용하기 때문에 한 쌍의 전극(103)끼리가 보호층(135)을 통하여 전기적으로 단락(短絡)할 우려는 없고 보호층(135)이 잔존함으로 인한 트랜지스터(160)의 전기 특성에 대한 영향은 없다. 반도체층(102)과 절연층(112) 사이에 위치하는 보호층(135)은 절연 재료를 사용하여 형성되므로 절연층이라고도 부를 수 있다.
이상이 변형예의 설명이다.
본 실시형태는 적어도 그 일부를 본 명세서에서 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 반도체층에 적합하게 사용할 수 있는 산화물 반도체에 대하여 설명한다.
산화물 반도체는 에너지 갭이 3.0eV 이상으로 크다. 산화물 반도체를 적절한 조건에 따라 가공하고 그 캐리어 밀도를 충분히 저감시켜 얻어진 산화물 반도체막이 적용된 트랜지스터에 있어서는, 오프 상태 시의 소스와 드레인간의 누설 전류(오프 전류)를 종래의 실리콘을 사용한 트랜지스터와 비교하여 매우 낮은 것으로 할 수 있다.
적용할 수 있는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들 외에도 갈륨(Ga), 주석(Sn), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 스칸듐(Sc), 이트륨(Y), 란타노이드(예를 들어, 세륨(Ce), 네오디뮴(Nd), 가돌리늄(Gd)) 중에서 선택된 1종 또는 복수종이 포함되어 있는 것이 바람직하다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 말하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga과 Zn 이외의 금속 원소가 들어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수(整數)가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은, Ga, Fe, Mn 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소, 또는 상기의 스테빌라이저로서의 원소를 나타낸다. 또한, 산화물 반도체로서 In2SnO5(ZnO)n(n>0, 또한, n은 정수임)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 된다.
산화물 반도체막에 다량의 수소가 포함되면, 산화물 반도체와 결합하여 수소의 일부가 도너가 되고 캐리어인 전자를 발생시킨다. 이에 따라, 트랜지스터의 문턱 전압이 음 방향으로 변동된다. 그러므로, 산화물 반도체막 형성 후에 탈수화 처리(탈수소화 처리)를 실시하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써 불순물이 가능한 한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막에 대하여 탈수화 처리(탈수소화 처리)를 실시함으로써 산화물 반도체막으로부터 산소가 동시에 감소되는 경우가 있다. 따라서, 산화물 반도체막에 대한 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 결손을 보전하기 위하여 산소를 산화물 반도체막에 첨가하는 처리를 실시하는 것이 바람직하다. 본 명세서 등에서, 산화물 반도체막에 산소를 공급하는 것을 가(加)산소화 처리라고 기재하는 경우가 있고, 또는 산화물 반도체막에 포함되는 산소를 화학량론적 조성보다 많게 하는 것을 과(過)산소화 처리라고 기재할 수가 있다.
상술한 바와 같이, 산화물 반도체막은 탈수화 처리(탈수소화 처리)에 의하여 수소 또는 수분이 제거되고 가산소화 처리에 의하여 산소 결손이 보전됨으로써, i형(진성)화되거나 또는 i형에 한없이 가까워 실질적으로 i형(진성)인 산화물 반도체막이 될 수 있다. 또한, 실질적으로 진성이라는 것은 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(제로에 가까움) 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하임을 말한다.
또한, 이와 같이 i형 또는 실질적으로 i형인 산화물 반도체막을 구비하는 트랜지스터는 매우 우수한 오프 전류 특성을 실현할 수 있다. 예를 들어, 산화물 반도체막이 사용된 트랜지스터가 오프 상태일 때의 드레인 전류를 실온(25℃)에서 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다. 또한, 트랜지스터가 오프 상태란, n채널형 트랜지스터의 경우는 게이트 전압이 문턱 전압보다 충분히 작은 상태를 말한다. 구체적으로는 게이트 전압이 문턱 전압보다 1V 이상, 2V 이상, 또는 3V 이상 작으면 트랜지스터는 오프 상태이다.
이하에서는, 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대하여 설명한다.
또한, 본 명세서에 있어서 '평행'이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치된 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "대략 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 말한다. 또한, '수직'이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, '대략 수직'이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 또는 능면체정은 육방정계에 포함된다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상(bright-field image) 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 결정부가 확인된다. 한편, 고분해능 TEM상에서도 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 대략 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 대략 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM상을 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에 규칙성이 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 결정부의 대부분은 한 변이 100nm 미만인 입방체 내에 들어가는 사이즈이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만, 또는 3nm 미만인 입방체 내에 들어가는 사이즈인 경우도 포함된다. 다만, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면 TEM상에서 2500nm2 이상, 5μm2 이상, 또는 1000μm2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 수행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향으로 배향하는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우에는, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에 있어서는, 상이한 결정부들간에서는 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향하는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막하였을 때 또는 가열 처리 등의 결정화 처리를 실시하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향하지 않는 경우도 있다.
또한, CAAC-OS막 내에서 c축 배향된 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 c축 배향된 결정부의 비율이 높게 되는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향된 결정부의 비율이 상이한 영역이 형성될 수도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때에 나타나는 피크에 더하여, 2θ가 36° 근방일 때에 피크가 나타나는 경우도 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 될 수 있다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에서 결정부를 확인할 수 있는 영역과 결정부를 명확히 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어 고분해능 TEM상에서 결정 입계를 명확히 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부보다 빔 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 결정부보다 프로브 직경이 큰(예를 들어 50nm 이상) 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 핼로우(halo) 패턴과 같은 회절 패턴이 관측된다. 한편, 결정부의 크기와 프로브 직경이 가깝거나 결정부보다 프로브 직경이 작은(예를 들어 1nm 이상 30nm 이하) 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)에 의하여 nc-OS막의 구조를 해석하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 수행하면, 휘도가 높은 원형(환형)의 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 수행하면, 환형 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
또한, 산화물 반도체막은 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중 2종류 이상을 갖는 적층막이라도 좋다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 트랜지스터를 사용한 회로의 일례에 대하여 도면을 참조하여 설명한다.
[단면 구조]
도 10의 (A)는 본 발명의 일 형태에 따른 반도체 장치의 단면도이다. 도 10의 (A)에 도시된 반도체 장치는 제 1 반도체 재료를 사용한 트랜지스터(2200)를 하부에 갖고, 제 2 반도체 재료를 사용한 트랜지스터(2100)를 상부에 갖는다. 도 10의 (A)에서는, 제 2 반도체 재료를 사용한 트랜지스터(2100)로서 실시형태 1에 예시된 트랜지스터를 적용한 예를 도시하였다. 도 10의 (A) 중 일점 쇄선보다 왼쪽은 트랜지스터(2100)의 채널 길이 방향으로 절단된 단면에 상당하고, 오른 쪽은 트랜지스터(2100)의 채널 폭 방향으로 절단된 단면에 상당한다.
제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료는 산화물 반도체 이외의 반도체 재료(실리콘, 게르마늄, 실리콘 게르마늄, 탄소화 실리콘, 또는 갈륨 비소 등)로 하고, 제 2 반도체 재료는 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 낮다.
트랜지스터(2200)는 n채널형 트랜지스터 및 p채널형 트랜지스터 중 어느 것이라도 좋고 회로에 따라 적절한 트랜지스터를 사용하면 좋다. 또한, 산화물 반도체를 사용한 본 발명의 일 형태에 따른 트랜지스터를 사용하는 것 이외에는, 사용하는 재료나 구조 등 반도체 장치의 구체적인 구성을 여기서 제시하는 것에 한정할 필요는 없다.
도 10의 (A)에 도시된 구성에서는 트랜지스터(2200) 위에 절연층(2201), 절연층(2207)을 개재하여 트랜지스터(2100)가 제공되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(2100) 사이에 복수의 배선(2202)이 제공되어 있다. 또한, 각종 절연층에 매립된 복수의 플러그(2203)를 통하여, 상층 및 하층에 각각 제공된 배선이나 전극이 전기적으로 접속된다. 또한, 트랜지스터(2100)를 덮는 절연층(2204)과, 절연층(2204) 위의 배선(2205)과, 트랜지스터(2100)의 한 쌍의 전극과 동일한 도전막을 가공하여 형성된 배선(2206)이 제공되어 있다.
이와 같이 2종류의 트랜지스터를 적층함으로써, 회로의 점유 면적이 적어지기 때문에 복수의 회로를 더 고밀도로 배치할 수 있다.
여기서, 하층에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)에서의 반도체층의 근방에 제공되는 절연층 내의 수소는 실리콘의 댕글링 본드를 종단하여 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 제공되는 트랜지스터(2100)에 산화물 반도체를 사용한 경우 트랜지스터(2100)에서의 반도체층의 근방에 제공되는 절연층 내의 수소는 산화물 반도체 내에 캐리어를 생성시키는 요인 중 하나가 되기 때문에, 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200) 위에 산화물 반도체를 사용한 트랜지스터(2100)를 적층하여 제공하는 경우 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연층(2207)을 제공하는 것은 특히 효과적이다. 절연층(2207)에 의하여 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상됨과 함께, 하층으로부터 상층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(2100)의 신뢰성도 동시에 향상시킬 수 있다.
절연층(2207)에는 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다.
또한, 산화물 반도체층을 포함하여 구성되는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 갖는 절연층(2208)을 형성하는 것이 바람직하다. 절연층(2208)은 앞의 실시형태의 절연층(107)에 상당한다. 절연층(2208)에는 절연층(2207)과 같은 재료를 사용할 수 있고, 특히 산화 알루미늄을 적용하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소 양쪽이 투과되지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 절연층(2208)으로서 산화 알루미늄막을 사용함으로써 트랜지스터(2100)에 포함되는 산화물 반도체층으로부터의 산소 이탈을 방지함과 함께 산화물 반도체층으로의 물 및 수소의 혼입을 방지할 수 있다.
[회로 구성예]
상기 구성에서 트랜지스터(2100)나 트랜지스터(2200)의 전극의 접속 구성을 다르게 함으로써 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예를 설명한다.
<CMOS 회로>
도 10의 (B)의 회로도는 p채널형 트랜지스터(2200)와 n채널형 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한 소위 CMOS 회로의 구성을 도시한 것이다.
<아날로그 스위치>
또한, 도 10의 (C)의 회로도는 트랜지스터(2100)와 트랜지스터(2200) 각각의 소스와 드레인을 접속한 구성으로 도시한 것이다. 이와 같은 구성으로 함으로써 소위 아날로그 스위치로서 기능할 수 있다.
<기억 장치의 예>
본 발명의 일 형태에 따른 트랜지스터를 사용하고, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한 기록 횟수에 대한 제한도 없는 반도체 장치(기억 장치)의 일례를 도 11을 사용하여 설명한다.
도 11의 (A)에 도시한 반도체 장치는, 제 1 반도체 재료를 사용한 트랜지스터(3200)와 제 2 반도체 재료를 사용한 트랜지스터(3300), 및 용량 소자(3400)를 갖는다. 또한, 트랜지스터(3300)로서는 앞의 실시형태에서 설명한 트랜지스터를 사용할 수 있다.
트랜지스터(3300)는, 산화물 반도체를 갖는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 낮기 때문에, 이것을 사용하면 오랫동안 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요하거나, 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있어 소비 전력을 충분히 저감시킬 수 있다.
도 11의 (A)에서, 제 1 배선(3001)은 트랜지스터(3200)의 소스 전극에 전기적으로 접속되고, 제 2 배선(3002)은 트랜지스터(3200)의 드레인 전극에 전기적으로 접속된다. 또한, 제 3 배선(3003)은 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 한쪽에 전기적으로 접속되고, 제 4 배선(3004)은 트랜지스터(3300)의 게이트 전극에 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트 전극, 및 트랜지스터(3300)의 소스 전극 및 드레인 전극 중 다른 쪽은 용량 소자(3400)의 제 1 단자에 전기적으로 접속되고, 제 5 배선(3005)은 용량 소자(3400)의 제 2 단자에 전기적으로 접속된다.
도 11의 (A)에 도시된 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 설정하여 트랜지스터(3300)를 온 상태로 한다. 이로써, 제 3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극 및 용량 소자(3400)에 공급된다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 공급된다(기록). 여기서는, 2개의 다른 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 공급되는 것으로 한다. 그 후에, 제 4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 하여 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 낮기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 오랫동안 유지된다.
다음은, 정보의 판독에 대하여 설명한다. 제 1 배선(3001)에 소정의 전위(정전위)가 공급된 상태에서 제 5 배선(3005)에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라 제 2 배선(3002)의 전위는 달라진다. 일반적으로, 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 공급된 경우의 외견상의 문턱 전압(Vth _H)은, 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 공급된 경우의 외견상의 문턱 전압(Vth _L)보다 낮아지기 때문이다. 여기서, 외견상의 문턱 전압이란, 트랜지스터(3200)를 '온 상태'로 하기 위해서 필요한 제 5 배선(3005)의 전위를 말한다. 따라서, 제 5 배선(3005)의 전위를 Vth _H와 Vth _L간의 전위 V0로 함으로써 트랜지스터(3200)의 게이트 전극에 공급된 전하량을 판별할 수 있다. 예를 들어, 기록 시에 High 레벨 전하가 공급되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(>Vth_H)이 되면 트랜지스터(3200)는 '온 상태'가 된다. Low 레벨 전하가 공급되어 있는 경우에는, 제 5 배선(3005)의 전위가 V0(<Vth _L)이 되어도 트랜지스터(3200)는 그대로 '오프 상태'가 유지된다. 따라서, 제 2 배선(3002)의 전위를 판별함으로써, 유지되어 있는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이상으로 배치하여 사용하는 경우, 원하는 메모리 셀의 정보만 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '오프 상태'가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선(3005)에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 '온 상태'가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선(3005)에 공급하면 좋다.
도 11의 (B)에 도시한 반도체 장치는 트랜지스터(3200)를 제공하지 않은 점에서 도 11의 (A)와 주로 상이하다. 이 경우에도 상기와 같은 동작에 의하여 정보의 기록 및 유지 동작이 가능하다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태인 제 3 배선(3003)과 용량 소자(3400)가 도통되어 제 3 배선(3003)과 용량 소자(3400) 사이에서 전하가 재분배된다. 그 결과, 제 3 배선(3003)의 전위가 변화된다. 제 3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 제 1 단자의 전위(또는 용량 소자(3400)에 축적된 전하)에 따라 값이 달라진다.
예를 들어, 용량 소자(3400)의 제 1 단자의 전위를 V, 용량 소자(3400)의 용량을 C, 제 3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제 3 배선(3003)의 전위를 VB0으로 하면, 전하가 재분배된 후의 제 3 배선(3003)의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀의 상태로서 용량 소자(3400)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2개의 상태를 취하는 것으로 가정하면, 전위 V1을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지하고 있는 경우의 제 3 배선(3003)의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높은 것을 알 수 있다.
그리고, 제 3 배선(3003)의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제 1 반도체 재료가 적용된 트랜지스터를 사용하고, 트랜지스터(3300)로서 제 2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층하여 제공하는 구성으로 하면 좋다.
본 실시형태에 제시된 반도체 장치에서는 채널 형성 영역에 산화물 반도체가 사용되며 오프 전류가 매우 낮은 트랜지스터를 적용함으로써, 매우 오랫동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 수행할 필요가 없게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 하는 것이 가능하게 되므로, 소비 전력이 충분히 저감될 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)에도 오랫동안 기억 내용이 유지될 수 있다.
또한, 본 실시형태에 제시된 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없으므로 게이트 절연층 열화 등의 문제가 전혀 발생하지 않는다. 즉, 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리의 문제점인 재기록 가능 횟수에 대한 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록이 수행되기 때문에 고속 동작도 용이하게 실현할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞의 실시형태에서 설명한 트랜지스터, 또는 기억 장치를 포함한 RFID 태그에 대하여 도 12를 참조하여 설명한다.
본 실시형태의 RFID 태그는 내부에 기억 회로를 갖고 이 기억 회로에 필요한 정보를 기억하고, 예를 들어 무선 통신 등의 비접촉 수단을 이용하여 외부와 정보를 수수(授受)하는 것이다. 이와 같은 특징에 따라, RFID 태그는 물품 등의 개체(個體) 정보를 판독함으로써 물품을 식별하는 개체 인증 시스템 등에 사용할 수 있다. 또한, 이들 용도에 사용하기 위해서는 매우 높은 신뢰성이 요구된다.
RFID 태그의 구성을 도 12를 참조하여 설명한다. 도 12는 RFID 태그의 구성예를 도시한 블록도이다.
도 12에 도시된 바와 같이, RFID 태그(800)는 통신기(801)(질문기, 또는 리더/라이터(reader/writer)라고도 말함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 갖는다. 또한, RFID 태그(800)는, 정류 회로(805), 정(定)전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 갖는다. 또한, 복조 회로(807)에 포함되는 정류(整流) 작용을 갖는 트랜지스터는, 역 방향 전류를 충분히 억제할 수 있는 재료, 예를 들어 산화물 반도체가 사용된 구성으로 하여도 좋다. 이로써, 역 방향 전류에 기인하는 정류 작용의 저하를 억제하여 복조 회로의 출력이 포화(飽和) 상태가 되는 것을 방지할 수 있다. 즉, 복조 회로의 입력과 복조 회로의 출력의 관계를 선형 관계(linear relation)에 가깝게 할 수 있다. 또한, 데이터의 전송 방식은 한 쌍의 코일을 서로 대향하도록 배치하여 상호 유도에 의하여 교신하는 전자 결합 방식, 유도 전자계에 의하여 교신하는 전자 유도 방식, 전파에 의하여 교신하는 전파 방식의 3개로 대별된다. 본 실시형태에서 제시하는 RFID 태그(800)에서는, 이들 방식 중 어느 것이 사용되어도 좋다.
다음에, 각 회로의 구성을 설명한다. 안테나(804)는, 통신기(801)에 접속된 안테나(802)간에서 무선 신호(803)의 송수신을 수행하는 것이다. 또한, 정류 회로(805)는, 안테나(804)에서 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류하고(예를 들어 반파(半波) 2배압(倍壓) 정류하고), 후단(後段)에 제공된 용량 소자에 의하여, 정류된 신호를 평활화함으로써 입력 전위를 생성하는 회로이다. 또한, 정류 회로(805)의 입력측 또는 출력측에는 리미터 회로를 제공하여도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 큰 경우에, 어느 전력 이상의 전력을 후단의 회로에 입력하지 않도록 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정적인 전원 전압을 생성하고 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정적인 전원 전압의 상승을 이용하여 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 포락선 검출(envelope detection)에 의하여 입력 교류 신호를 복조하고, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력되는 데이터에 따라 변조를 수행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하여 처리를 수행하기 위한 회로이다. 기억 회로(810)는 입력된 데이터를 유지하는 회로이며, 로우 디코더(row decoder), 칼럼 디코더(column decoder), 기억 영역 등을 갖는다. 또한, 상기 ROM(811)은 식별 번호(ID) 등을 저장하고 처리에 따라 이를 출력하기 위한 회로이다.
또한, 상술한 각 회로는 필요에 따라 적절히 취사(取捨)할 수 있다.
여기서 앞의 실시형태에서 설명한 기억 회로를 기억 회로(810)에 사용할 수 있다. 본 발명의 일 형태에 따른 기억 회로는, 전원이 차단된 상태에서도 데이터를 유지할 수 있기 때문에 RFID 태그에 적합하게 사용할 수 있다. 또한 본 발명의 일 형태에 따른 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비하여 현저히 작기 때문에, 데이터 판독 시와 기록 시의 최대 통신 거리의 차를 발생시키지 않는 것도 가능하다. 또한 데이터 기록 시에 전력이 부족하여 오동작되거나 잘못 기록되는 것을 억제할 수 있다.
또한, 본 발명의 일 형태에 따른 기억 회로는 비휘발성 메모리로서 사용하는 것이 가능하기 때문에 ROM(811)에 적용할 수도 있다. 이 경우, 사용자가 마음대로 데이터를 재기록할 수 없도록, 생산자는 ROM(811)에 데이터를 기록하기 위한 명령을 별도 준비하는 것이 바람직하다. 생산자가 출하하기 전에 식별 번호를 기록하고 제품을 출하함으로써, 제작한 모든 RFID 태그에 식별 번호를 부여하는 것이 아니라 출하하는 좋은 물품에만 식별 번호를 할당하는 것이 가능하게 되므로, 출하 후의 제품의 식별 번호가 연속되지 않게 되는 일이 없어 출하 후의 제품에 대응한 고객 관리가 용이하게 된다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는 적어도 앞 실시형태에서 설명한 트랜지스터를 사용할 수 있으며, 앞의 실시형태에서 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 13은 앞의 실시형태에서 설명한 트랜지스터를 적어도 일부에 사용한 CPU의 일례의 구성을 도시한 블록도이다.
도 13에 도시된 CPU는 기판(1190) 위에 ALU(1191)(Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 된다. 물론, 도 13의 CPU는 그 구성을 간략화하여 도시한 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다. 예를 들어 도 13에 도시된 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수로 포함하며, 그 코어 각각이 병렬로 동작하는 구성으로 하여도 좋다. 또한, CPU가 내부 연산 회로나 데이터 버스로 취급할 수 있는 비트 수는, 예를 들어 8비트, 16비트, 32비트, 64비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 13에 도시된 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서는 앞의 실시형태에 제시된 트랜지스터를 사용할 수 있다.
도 13에 도시된 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 수행한다. 즉 레지스터(1196)가 갖는 메모리 셀에서, 플립플롭에 의한 데이터 유지를 수행할지, 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되는 경우, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 수행된다. 용량 소자에서의 데이터 유지가 선택되는 경우, 용량 소자에 대한 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 14는 레지스터(1196)로서 사용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는 전원 차단에 의하여 기억 데이터가 휘발되는 회로(1201)와, 전원이 차단되어도 기억 데이터가 휘발되지 않는 회로(1202)와, 스위치(1203)와, 스위치(1204)와, 논리 소자(1206)와, 용량 소자(1207)와, 선택 기능을 갖는 회로(1220)를 갖는다. 회로(1202)는 용량 소자(1208)와, 트랜지스터(1209)와, 트랜지스터(1210)를 갖는다. 또한, 기억 소자(1200)는 필요에 따라 다이오드, 저항 소자, 인덕터 등 다른 소자를 더 가져도 좋다.
여기서, 회로(1202)에는 앞의 실시형태에서 설명한 기억 장치를 사용할 수 있다. 기억 소자(1200)에 대한 전원 전압 공급이 정지되었을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0V), 또는 트랜지스터(1209)가 오프 상태가 되는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)가 하나의 도전형(예를 들어 n채널형)을 갖는 트랜지스터(1213)를 사용하여 구성되고 스위치(1204)가 상기 하나의 도전형과 반대의 도전형(예를 들어 p채널형)을 갖는 트랜지스터(1214)를 사용하여 구성된 예에 대하여 제시한다. 여기서, 스위치(1203)의 제 1 단자는 트랜지스터(1213)의 소스 및 드레인 중 하나에 대응하고, 스위치(1203)의 제 2 단자는 트랜지스터(1213)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1213)의 온 상태 또는 오프 상태)이 선택된다. 또한, 스위치(1204)의 제 1 단자는 트랜지스터(1214)의 소스 및 드레인 중 하나에 대응하고, 스위치(1204)의 제 2 단자는 트랜지스터(1214)의 소스 및 드레인 중 다른 하나에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 또는 비도통(즉 트랜지스터(1214)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(1209)의 소스 및 드레인 중 하나는 용량 소자(1208)의 한 쌍의 전극 중 하나, 및 트랜지스터(1210)의 게이트에 전기적으로 접속된다. 여기서, 접속 부분을 노드 M2로 한다. 트랜지스터(1210)의 소스 및 드레인 중 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 소스 및 드레인 중 다른 하나는 스위치(1203)의 제 1 단자(트랜지스터(1213)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)는 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)에 전기적으로 접속된다. 스위치(1204)의 제 2 단자(트랜지스터(1214)의 소스 및 드레인 중 다른 하나)는 전원 전위 VDD를 공급할 수 있는 배선에 전기적으로 접속된다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)와, 스위치(1204)의 제 1 단자(트랜지스터(1214)의 소스 및 드레인 중 하나)와, 논리 소자(1206)의 입력 단자와, 용량 소자(1207)의 한 쌍의 전극 중 하나는 전기적으로 접속된다. 여기서, 접속 부분을 노드 M1로 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는, 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 하나는 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속된다.
또한, 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써, 용량 소자(1207) 및 용량 소자(1208)를 생략할 수도 있다.
트랜지스터(1209)의 제 1 게이트(제 1 게이트 전극)에는 제어 신호 WE가 입력된다. 스위치(1203) 및 스위치(1204)는, 제어 신호 WE와 상이한 제어 신호 RD에 의하여 제 1 단자와 제 2 단자 사이의 도통 상태 또는 비도통 상태가 선택되며, 스위치(1203) 및 스위치(1204) 중 하나의 제 1 단자와 제 2 단자 사이가 도통 상태일 때, 다른 하나의 제 1 단자와 제 2 단자 사이는 비도통 상태가 된다.
트랜지스터(1209)의 소스 및 드레인 중 다른 하나에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 14는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스 및 드레인 중 다른 하나에 입력되는 예를 도시한 것이다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호는 논리 소자(1206)에 의하여 그 논리값이 반전된 반전 신호가 되고 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 14에는 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호가 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력되는 예를 도시하였지만, 이에 한정되지 않는다. 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호는, 논리값이 반전되는 일이 없이 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에, 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우, 스위치(1203)의 제 2 단자(트랜지스터(1213)의 소스 및 드레인 중 다른 하나)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 14에 있어서, 기억 소자(1200)에 사용되는 트랜지스터 중 트랜지스터(1209) 이외의 트랜지스터는, 산화물 반도체 이외의 반도체로 이루어진 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 사용되는 모든 트랜지스터를, 채널이 산화물 반도체층으로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 이외에도 채널이 산화물 반도체층으로 형성되는 트랜지스터를 포함하여도 좋고, 나머지 트랜지스터를, 산화물 반도체 이외의 반도체로 이루어진 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 14의 회로(1201)에는 예를 들어 플립플롭 회로를 사용할 수 있다. 또한, 논리 소자(1206)에는, 예를 들어 인버터나 클록드 인버터 등을 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치에서는, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안, 회로(1201)에 기억된 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의하여 유지할 수 있다.
또한, 산화물 반도체층에 채널이 형성되는 트랜지스터는 오프 전류가 극히 낮다. 예를 들어, 산화물 반도체층에 채널이 형성되는 트랜지스터의 오프 전류는, 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비하여 현저히 낮다. 그러므로, 상기 트랜지스터를 트랜지스터(1209)로서 사용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 오랫동안 유지된다. 따라서, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 제공함으로써 프리차지 동작을 수행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에 있어서, 용량 소자(1208)에 의하여 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 그러므로, 기억 소자(1200)로의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의하여 유지된 신호를, 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 따라서, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 약간 변동되어 있어도, 원래의 신호를 정확하게 판독하는 것이 가능하다.
프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 상술한 바와 같은 기억 소자(1200)를 사용함으로써, 전원 전압의 공급 정지로 인한 기억 장치 내의 데이터 소실을 방지할 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 단시간에도 전원을 정지할 수 있으므로 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에 사용하는 예를 설명하였지만, 기억 소자(1200)는 DSP(Digital Signal Processor)나 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF-ID(Radio Frequency Identification)에도 응용할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 패널의 구성예에 대하여 설명한다.
[구성예]
도 22의 (A)는 본 발명의 일 형태에 따른 표시 패널의 상면도이고, 도 22의 (B)는 본 발명의 일 형태에 따른 표시 패널의 화소에 액정 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 22의 (C)는 본 발명의 일 형태에 따른 표시 패널의 화소에 유기 EL 소자를 적용하는 경우에 사용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치되는 트랜지스터는 상기 실시형태에 따라 형성할 수 있다. 또한，상기 트랜지스터는 n채널형으로 하는 것이 용이하므로, 구동 회로 중 n채널형 트랜지스터로 구성될 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에서 제시한 트랜지스터를 사용함으로써 신뢰성이 높은 표시 장치를 제공할 수 있다.
도 22의 (A)에 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시하였다. 표시 장치의 기판(700) 위에는 화소부(701), 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)를 갖는다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(702), 및 제 2 주사선 구동 회로(703)로부터 연장되어 배치되어 있다. 또한 주사선과 신호선과의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스상으로 제공되어 있다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여 타이밍 제어 회로(컨트롤러, 제어 IC라고도 함)에 접속되어 있다.
도 22의 (A)에 있어서, 제 1 주사선 구동 회로(702), 제 2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 그러므로, 외부에 제공되는 구동 회로 등의 부품 수가 삭감되어 비용 절감을 도모할 수 있다. 또한, 기판(700) 외부에 구동 회로를 제공한 경우, 배선을 연장시킬 필요가 생겨, 배선간의 접속수가 증가한다. 같은 기판(700) 위에 구동 회로를 제공한 경우, 그 배선간의 접속수를 줄일 수 있어, 신뢰성의 향상 또는 수율의 향상을 도모할 수 있다.
<액정 패널>
또한, 화소의 회로 구성의 일례를 도 22의 (B)에 도시하였다. 여기서는, VA형 액정 표시 패널의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는, 하나의 화소가 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 서로 다른 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이로써, 멀티 도메인 설계된 화소 각각의 화소 전극층에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 게이트 배선(712)과 트랜지스터(717)의 게이트 배선(713)은, 다른 게이트 신호를 공급할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극층 또는 드레인 전극층(714)은, 트랜지스터(716)와 트랜지스터(717)에 대하여 공통으로 사용된다. 트랜지스터(716) 및 트랜지스터(717)는 앞의 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 따라서, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(716)에 전기적으로 접속되는 제 1 화소 전극층과, 트랜지스터(717)에 전기적으로 접속되는 제 2 화소 전극층의 형상에 대하여 설명한다. 제 1 화소 전극층과 제 2 화소 전극층의 형상은, 슬릿에 의하여 분리되어 있다. 제 1 화소 전극층은 V자형으로 넓어지는 형상을 갖고, 제 2 화소 전극층은 제 1 화소 전극층의 외측을 둘러싸도록 형성된다.
트랜지스터(716)의 게이트 전극은 게이트 배선(712)에 접속되고, 트랜지스터(717)의 게이트 전극은 게이트 배선(713)에 접속된다. 게이트 배선(712)과 게이트 배선(713)에 다른 게이트 신호를 공급하여 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 하여 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극층 또는 제 2 화소 전극층에 전기적으로 접속되는 용량 전극으로 유지 용량을 형성하여도 좋다.
멀티 도메인 구조는, 하나의 화소에 제 1 액정 소자(718)와 제 2 액정 소자(719)를 갖는다. 제 1 액정 소자(718)는 제 1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제 2 액정 소자(719)는 제 2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.
또한, 도 22의 (B)에 도시된 화소 회로는 이에 한정되지 않는다. 예를 들어, 도 22의 (B)에 도시된 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가하여도 좋다.
<유기 EL 패널>
도 22의 (C)는 화소의 회로 구성의 다른 일례이다. 여기서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써 한 쌍의 전극 중 하나로부터 전자가, 다른 하나로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아갈 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 22의 (C)는, 적용 가능한 화소 회로의 일례이다. 여기서는 n채널형의 트랜지스터를 하나의 화소에서 2개 포함하는 예를 제시한다. 또한, 본 발명의 일 형태에 따른 금속 산화물막은 n채널형의 트랜지스터의 채널 형성 영역에 사용될 수 있다. 또한, 상기 화소 회로는, 디지털 시간 계조 구동이 적용될 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724) 및 용량 소자(723)를 갖는다. 스위칭용 트랜지스터(721)는 게이트 전극층이 주사선(726)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층 중 하나)이 신호선(725)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층 중 다른 하나)이 구동용 트랜지스터(722)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(722)는 게이트 전극층이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제 1 전극이 전원선(727)에 접속되고, 제 2 전극이 발광 소자(724)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(724)의 제 2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)에는 상기 실시형태에서 설명한 트랜지스터를 적절히 사용할 수 있다. 따라서, 신뢰성이 높은 유기 EL 표시 패널을 제공할 수 있다.
발광 소자(724)의 제 2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(727)에 설정되는 고전원 전위보다 낮은 전위를 말하며, 예를 들어 GND, 0V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려서 발광시킨다. 또한, 발광 소자(724)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 뜻하며, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용함으로써 생략할 수도 있다. 구동용 트랜지스터(722)의 게이트 용량은 채널 형성 영역과 게이트 전극층 사이에서 용량이 형성되어도 좋다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온 상태 또는 오프 상태의 2가지 상태가 되는 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위하여, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 인가한다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다.
아날로그 계조 구동을 수행하는 경우, 구동용 트랜지스터(722)의 게이트 전극층에, 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 인가한다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위하여, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘리고, 아날로그 계조 구동을 수행할 수 있다.
또한, 화소 회로의 구성은 도 22의 (C)에 도시된 화소 구성에 한정되지 않는다. 예를 들어, 도 22의 (C)에 도시된 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가하여도 좋다.
도 22의 (B) 및 (C)에서 예시한 회로에 앞의 실시형태에서 예시한 트랜지스터를 적용하는 경우, 저전위측에 소스 전극(제 1 전극), 고전위측에 드레인 전극(제 2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한 제어 회로 등에 의하여 제 1 게이트 전극의 전위를 제어하고 제 2 게이트 전극에는 소스 전극에 공급되는 전위보다 낮은 전위 등, 상기에서 예시한 전위를, 도시하지 않은 배선을 통하여 입력 가능한 구성으로 하면 좋다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 발명의 일 형태에 따른 반도체 장치는, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 이 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 15에 도시하였다.
도 15의 (A)는 휴대형 게임기이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 15의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(903)와 표시부(904))를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 개수는 이에 한정되지 않는다.
도 15의 (B)는 휴대 정보 단말이며, 제 1 하우징(911), 제 2 하우징(912), 제 1 표시부(913), 제 2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제 1 표시부(913)는 제 1 하우징(911)에 제공되어 있고, 제 2 표시부(914)는 제 2 하우징(912)에 제공된다. 그리고, 제 1 하우징(911)과 제 2 하우징(912)은 접속부(915)에 의하여 접속되어 있고, 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경이 가능하다. 제 1 표시부(913)에서의 영상을, 접속부(915)에서의 제 1 하우징(911)과 제 2 하우징(912) 사이의 각도에 따라서 전환하는 구성으로 하여도 좋다. 또한, 제 1 표시부(913) 및 제 2 표시부(914) 중 적어도 하나에 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하여도 좋다. 또한, 위치 입력 장치로서의 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는, 위치 입력 장치로서의 기능은, 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 제공함으로써도 부가할 수 있다.
도 15의 (C)는 노트북형 퍼스널 컴퓨터이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 15의 (D)는 전기 냉동 냉장고이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 15의 (E)는 비디오 카메라이며, 제 1 하우징(941), 제 2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제 1 하우징(941)에 제공되고, 표시부(943)는 제 2 하우징(942)에 제공된다. 그리고, 제 1 하우징(941)과 제 2 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 표시부(943)에서의 영상을, 접속부(946)에서의 제 1 하우징(941)과 제 2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 하여도 좋다.
도 15의 (F)는 자동차이며, 차체(951), 차륜(952), 계기판(953), 라이트(954) 등을 갖는다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태에 따른 RFID의 사용예에 대하여 도 16을 참조하여 설명한다. RFID의 용도의 범위는 넓으며, 예를 들어, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전 면허증이나 주민 등록증 등, 도 16의 (A) 참조), 포장용 용기류(포장지나 병 등, 도 16의 (C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 16의 (B) 참조), 탈 것들(자전거 등, 도 16의 (D) 참조), 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 약품이나 약제를 포함하는 의료품, 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대 전화) 등의 물품, 또는 각 물품에 다는 꼬리표(도 16의 (E), 도 16의 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RFID(4000)는, 표면에 부착시키거나, 또는 매립시킴으로써 물품에 고정된다. 예를 들어, 책이면 종이에 내장시키고, 유기 수지로 이루어진 패키지이면 상기 유기 수지의 내부에 매립시킴으로써, 각 물품에 고정된다. 본 발명의 일 형태에 따른 RFID(4000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정된 후에도 그 물품 자체의 디자인성을 유지할 수 있다. 또한, 지폐, 동전, 유가 증권류, 무기명 채권류, 또는 증서류 등에 본 발명의 일 형태에 따른 RFID(4000)를 제공함으로써 인증 기능을 제공할 수 있으며, 이 인증 기능을 활용함으로써 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 소지품, 식품류, 의류, 생활용품류, 또는 전자 기기 등에 본 발명의 일 형태에 따른 RFID를 부착시킴으로써, 검품 시스템 등 시스템의 효율화를 도모할 수 있다. 또한, 탈 것들에도 본 발명의 일 형태에 따른 RFID를 부착시킴으로써, 도난 등에 대한 보안성을 높일 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따른 RFID를 본 실시형태에 예를 든 각 용도에 사용함으로써, 정보의 기록이나 판독을 포함한 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 할 수 있다. 또한, 전력이 차단된 상태에서도 정보를 매우 오랫동안 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 사용할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서에 기재되는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
100: 트랜지스터
101: 기판
102: 반도체층
103: 전극
104: 절연층
105: 게이트 전극
105a: 게이트 전극
107: 절연층
110: 개구부
111: 절연층
112: 절연층
115: 산소
121: 산화물층
122: 산화물층
132: 반도체막
135: 보호층
150: 트랜지스터
160: 트랜지스터
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 드레인 전극층
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
800: RFID 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 계기판
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
2201: 절연층
2202: 배선
2203: 플러그
2204: 절연층
2205: 배선
2206: 배선
2207: 절연층
2208: 절연층
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RFID
101: 기판
102: 반도체층
103: 전극
104: 절연층
105: 게이트 전극
105a: 게이트 전극
107: 절연층
110: 개구부
111: 절연층
112: 절연층
115: 산소
121: 산화물층
122: 산화물층
132: 반도체막
135: 보호층
150: 트랜지스터
160: 트랜지스터
700: 기판
701: 화소부
702: 주사선 구동 회로
703: 주사선 구동 회로
704: 신호선 구동 회로
710: 용량 배선
712: 게이트 배선
713: 게이트 배선
714: 드레인 전극층
716: 트랜지스터
717: 트랜지스터
718: 액정 소자
719: 액정 소자
720: 화소
721: 스위칭용 트랜지스터
722: 구동용 트랜지스터
723: 용량 소자
724: 발광 소자
725: 신호선
726: 주사선
727: 전원선
728: 공통 전극
800: RFID 태그
801: 통신기
802: 안테나
803: 무선 신호
804: 안테나
805: 정류 회로
806: 정전압 회로
807: 복조 회로
808: 변조 회로
809: 논리 회로
810: 기억 회로
811: ROM
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
951: 차체
952: 차륜
953: 계기판
954: 라이트
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
1200: 기억 소자
1201: 회로
1202: 회로
1203: 스위치
1204: 스위치
1206: 논리 소자
1207: 용량 소자
1208: 용량 소자
1209: 트랜지스터
1210: 트랜지스터
1213: 트랜지스터
1214: 트랜지스터
1220: 회로
2100: 트랜지스터
2200: 트랜지스터
2201: 절연층
2202: 배선
2203: 플러그
2204: 절연층
2205: 배선
2206: 배선
2207: 절연층
2208: 절연층
3001: 배선
3002: 배선
3003: 배선
3004: 배선
3005: 배선
3200: 트랜지스터
3300: 트랜지스터
3400: 용량 소자
4000: RFID
Claims (22)
- 반도체 장치에 있어서,
산화물을 포함하는 제 1 절연층과;
개구부를 포함하는, 상기 제 1 절연층 위의 제 2 절연층과;
상기 개구부에서 상기 제 1 절연층에 접하는, 상기 제 1 절연층 및 상기 제 2 절연층 위의 반도체층과;
상기 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 반도체층 및 상기 개구부와 중첩되는 제 1 게이트 전극과;
상기 반도체층과 상기 제 1 게이트 전극 사이의 게이트 절연층을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 반도체층 위의 산화물층을 더 포함하고,
상기 산화물층은 상기 반도체층의 금속 원소와 같은 금속 원소를 포함하는, 반도체 장치. - 제 1 항에 있어서,
제 2 게이트 전극을 더 포함하고,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 반도체층을 개재(介在)하여 서로 중첩되는, 반도체 장치. - 제 1 항에 있어서,
상기 개구부는 위로부터 보면 상기 반도체층보다 내측에 위치하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 절연층은 화학량론적 조성보다 높은 비율로 산소를 포함하는 영역을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 절연층은 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 중 하나를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
산화물을 포함하는 제 1 절연층과;
상기 제 1 절연층 위의 반도체층과;
상기 반도체층과 중첩되는 개구부를 포함하는, 상기 반도체층 위의 제 2 절연층과;
상기 개구부를 통하여 상기 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 반도체층 및 상기 개구부와 중첩되는 제 1 게이트 전극과;
상기 반도체층과 상기 제 1 게이트 전극 사이의 게이트 절연층을 포함하는, 반도체 장치. - 제 8 항에 있어서,
상기 반도체층과 상기 제 2 절연층 사이의 제 3 절연층을 더 포함하는, 반도체 장치. - 제 8 항에 있어서,
상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치. - 제 8 항에 있어서,
상기 반도체층을 개재하여 서로 중첩되는 제 1 산화물층 및 제 2 산화물층을 더 포함하고,
상기 제 1 산화물층 및 상기 제 2 산화물층은 상기 반도체층의 금속 원소와 같은 금속 원소를 포함하는, 반도체 장치. - 제 8 항에 있어서,
제 2 게이트 전극을 더 포함하고,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 반도체층을 개재하여 서로 중첩되는, 반도체 장치. - 제 8 항에 있어서,
상기 개구부는 위로부터 보면 상기 반도체층보다 내측에 위치하는, 반도체 장치. - 제 8 항에 있어서,
상기 제 1 절연층은 화학량론적 조성보다 높은 비율로 산소를 포함하는 영역을 포함하는, 반도체 장치. - 제 8 항에 있어서,
상기 제 2 절연층은 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 중 하나를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
산화물을 포함하는 제 1 절연층과;
개구부를 포함하는, 상기 제 1 절연층 위의 제 2 절연층과;
상기 개구부에서 상기 제 1 절연층에 접하는, 상기 제 1 절연층 및 상기 제 2 절연층 위의 제 1 산화물층과;
상기 제 1 산화물층 위의 반도체층과;
상기 반도체층에 전기적으로 접속되는 소스 전극 및 드레인 전극과;
상기 반도체층 및 상기 개구부와 중첩되는 제 1 게이트 전극과;
상기 반도체층과 상기 제 1 게이트 전극 사이의 게이트 절연층을 포함하는, 반도체 장치. - 제 16 항에 있어서,
상기 반도체층은 산화물 반도체를 포함하는, 반도체 장치. - 제 16 항에 있어서,
상기 반도체층 위의 제 2 산화물층을 더 포함하고,
상기 제 1 산화물층 및 상기 제 2 산화물층은 상기 반도체층의 금속 원소와 같은 금속 원소를 포함하는, 반도체 장치. - 제 16 항에 있어서,
제 2 게이트 전극을 더 포함하고,
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 상기 반도체층을 개재하여 서로 중첩되는, 반도체 장치. - 제 16 항에 있어서,
상기 개구부는 위로부터 보면 상기 반도체층보다 내측에 위치하는, 반도체 장치. - 제 16 항에 있어서,
상기 제 1 절연층은 화학량론적 조성보다 높은 비율로 산소를 포함하는 영역을 포함하는, 반도체 장치. - 상기 제 2 절연층은
제 16 항에 있어서, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 중 하나를 포함하는, 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013172169 | 2013-08-22 | ||
| JPJP-P-2013-172169 | 2013-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150022671A true KR20150022671A (ko) | 2015-03-04 |
| KR102232133B1 KR102232133B1 (ko) | 2021-03-24 |
Family
ID=52479560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140102491A KR102232133B1 (ko) | 2013-08-22 | 2014-08-08 | 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9431541B2 (ko) |
| JP (1) | JP6487164B2 (ko) |
| KR (1) | KR102232133B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9722091B2 (en) | 2014-09-12 | 2017-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP6960807B2 (ja) * | 2017-08-31 | 2021-11-05 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| KR102579972B1 (ko) * | 2017-09-05 | 2023-09-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096055A (ja) | 2005-09-29 | 2007-04-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2007123861A (ja) | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011124360A (ja) * | 2009-12-10 | 2011-06-23 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置 |
| JP2011146694A (ja) * | 2009-12-18 | 2011-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2011233880A (ja) * | 2010-04-09 | 2011-11-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012160720A (ja) * | 2011-01-12 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012227523A (ja) * | 2011-04-08 | 2012-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Family Cites Families (124)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| WO2003040441A1 (en) | 2001-11-05 | 2003-05-15 | Japan Science And Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| CN1445821A (zh) | 2002-03-15 | 2003-10-01 | 三洋电机株式会社 | ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法 |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| CN102867855B (zh) | 2004-03-12 | 2015-07-15 | 独立行政法人科学技术振兴机构 | 薄膜晶体管及其制造方法 |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| AU2005302963B2 (en) | 2004-11-10 | 2009-07-02 | Cannon Kabushiki Kaisha | Light-emitting device |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| CA2585071A1 (en) | 2004-11-10 | 2006-05-18 | Canon Kabushiki Kaisha | Field effect transistor employing an amorphous oxide |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| RU2369940C2 (ru) | 2004-11-10 | 2009-10-10 | Кэнон Кабусики Кайся | Аморфный оксид и полевой транзистор с его использованием |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| TWI481024B (zh) | 2005-01-28 | 2015-04-11 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| US7544967B2 (en) | 2005-03-28 | 2009-06-09 | Massachusetts Institute Of Technology | Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
| JP4907942B2 (ja) * | 2005-09-29 | 2012-04-04 | シャープ株式会社 | トランジスタおよび電子デバイス |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| CN101577293B (zh) | 2005-11-15 | 2012-09-19 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP5627071B2 (ja) | 2008-09-01 | 2014-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| KR102106460B1 (ko) | 2009-07-03 | 2020-05-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| US8436403B2 (en) * | 2010-02-05 | 2013-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor provided with sidewall and electronic appliance |
| KR101977152B1 (ko) * | 2010-04-02 | 2019-05-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102434906B1 (ko) | 2010-04-23 | 2022-08-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| KR101636008B1 (ko) | 2010-04-23 | 2016-07-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR101877377B1 (ko) | 2010-04-23 | 2018-07-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| CN102859704B (zh) | 2010-04-23 | 2016-08-03 | 株式会社半导体能源研究所 | 半导体装置的制造方法 |
| KR101854421B1 (ko) | 2010-04-23 | 2018-05-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| WO2011132591A1 (en) | 2010-04-23 | 2011-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| WO2011142467A1 (en) | 2010-05-14 | 2011-11-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US8946066B2 (en) * | 2011-05-11 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US9318506B2 (en) * | 2011-07-08 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8748886B2 (en) * | 2011-07-08 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8748240B2 (en) | 2011-12-22 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR102103913B1 (ko) | 2012-01-10 | 2020-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| JP5951442B2 (ja) | 2012-10-17 | 2016-07-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6059501B2 (ja) | 2012-10-17 | 2017-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP6021586B2 (ja) | 2012-10-17 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014082388A (ja) | 2012-10-17 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR102220279B1 (ko) | 2012-10-19 | 2021-02-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법 |
| US9893192B2 (en) * | 2013-04-24 | 2018-02-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP6440457B2 (ja) | 2013-11-07 | 2018-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2014
- 2014-08-08 KR KR1020140102491A patent/KR102232133B1/ko active IP Right Grant
- 2014-08-12 US US14/457,257 patent/US9431541B2/en active Active
- 2014-08-20 JP JP2014167519A patent/JP6487164B2/ja active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096055A (ja) | 2005-09-29 | 2007-04-12 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2007123861A (ja) | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2011124360A (ja) * | 2009-12-10 | 2011-06-23 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置 |
| JP2011146694A (ja) * | 2009-12-18 | 2011-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2011233880A (ja) * | 2010-04-09 | 2011-11-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2012160720A (ja) * | 2011-01-12 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012227523A (ja) * | 2011-04-08 | 2012-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6487164B2 (ja) | 2019-03-20 |
| US9431541B2 (en) | 2016-08-30 |
| US20150053972A1 (en) | 2015-02-26 |
| JP2015062220A (ja) | 2015-04-02 |
| KR102232133B1 (ko) | 2021-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10600918B2 (en) | Semiconductor device | |
| KR102325158B1 (ko) | 반도체 장치, 전자 기기, 및 반도체 장치의 제작 방법 | |
| JP7247303B2 (ja) | 半導体装置 | |
| JP6705070B2 (ja) | 表示装置 | |
| JP2019169737A (ja) | 半導体装置 | |
| JP6532992B2 (ja) | 半導体装置 | |
| JP6599111B2 (ja) | 酸化物半導体膜の作製方法 | |
| JP2015079946A (ja) | 半導体装置の作製方法 | |
| US20150064840A1 (en) | Method for forming oxide film, and method for manufacturing semiconductor device | |
| KR102232133B1 (ko) | 반도체 장치 | |
| JP6126509B2 (ja) | 半導体装置 | |
| JP6386126B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |