KR20150021471A - 세라믹 전자부품 - Google Patents
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Abstract
전자부품 본체에 금속 단자가 장착된 세라믹 전자부품에 있어서, 그 세라믹 전자부품을 실장 기판에 리플로우 처리에 의해 실장할 때에, 금속 단자로부터 전자부품 본체가 탈락하는 것을 방지할 수 있는 세라믹 전자부품을 제공한다.
세라믹 전자부품(1)은, 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13)에 의해 구성된다. 전자부품 본체(10)는 세라믹 소체(16)와 제1 및 제2의 외부전극(18a,18b)을 가진다. 그리고, 전자부품 본체(10)의 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)가 Sn을 주성분으로 하는 솔더(14)에 의해 접속되어 형성되어 있다. 제1 및 제2의 금속 단자(12,13)와 제1 및 제2의 외부전극(18a,18b)의 접합 계면에 있어서의 적어도 일부에는 Ni-Sn을 포함하는 합금층(46)이 형성되어 있다.
세라믹 전자부품(1)은, 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13)에 의해 구성된다. 전자부품 본체(10)는 세라믹 소체(16)와 제1 및 제2의 외부전극(18a,18b)을 가진다. 그리고, 전자부품 본체(10)의 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)가 Sn을 주성분으로 하는 솔더(14)에 의해 접속되어 형성되어 있다. 제1 및 제2의 금속 단자(12,13)와 제1 및 제2의 외부전극(18a,18b)의 접합 계면에 있어서의 적어도 일부에는 Ni-Sn을 포함하는 합금층(46)이 형성되어 있다.
Description
본 발명은 예를 들면 적층 세라믹 콘덴서 등을 포함하는 세라믹 전자부품에 관한 것이다.
최근, 전자 기기의 소형화·고기능화가 급속히 진행되고 있고, 전자 기기에 탑재되는 적층 세라믹 콘덴서에 대해서도 소형화가 요구되고 있다. 예를 들면, 적층 세라믹 콘덴서의 경우, 박층화 기술 및 다층화 기술의 진전에 의해, 알루미늄 전해 콘덴서로 대체할 수 있는 고정전 용량을 가지는 것이 상품화되게 되었다.
전자부품 본체인 적층 세라믹 콘덴서(2)는, 도 9에 나타내는 바와 같이, 복수의 세라믹층(3)과 내부전극(4)이 교대로 적층된 세라믹 소체(5)를 포함한다. 복수의 내부전극(4) 중의 인접하는 것이 세라믹 소체(5)가 대향하는 단면(端面)에 교대로 인출된다. 내부전극(4)이 인출된 세라믹 소체(5)의 단면에는 내부전극(4)에 전기적으로 접속되는 외부전극(6)이 형성된다. 이러한 구성에 의해, 세라믹 소체(5)가 대향하는 단부에 마련된 외부전극(6)간에 정전 용량이 형성된다. 적층 세라믹 콘덴서(2)는 실장용 솔더(6a)에 의해 실장 기판(7)상에 장착된다. 이때, 적층 세라믹 콘덴서(2)의 외부전극(6)이 실장용 솔더(6a)에 의해 실장 기판(7)상에 장착된다.
이러한 적층 세라믹 콘덴서(2)에 있어서, 세라믹층(3)의 재료로서, 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 사용되고 있는데, 이와 같은 강유전체 재료는 역압전 효과를 가지기 때문에 적층 세라믹 콘덴서(2)에 교류 전압이 가해지면, 세라믹층(3)에 기계적 일그러짐이 생긴다. 그 진동이 외부전극(6)을 통해 실장 기판(7)에 전달되면, 실장 기판(7) 전체가 음향 방사면이 되어, 잡음이 되는 진동음(어쿠스틱 노이즈)을 발생시킬 우려가 있다.
이 대책으로서, 예를 들면, 도 10에 기재된 바와 같이, 예를 들면 적층 세라믹 콘덴서(2)의 외부전극(6)에 한 쌍의 금속 단자(8)를 솔더로 접속하고, 실장 기판(7)과 적층 세라믹 콘덴서(2)가 간격을 두도록 하여, 금속 단자(8)를 실장 기판(7)에 솔더링하는 구성이 생각되고 있다. 이러한 구성으로 함으로써, 금속 단자(8)의 탄성 변형에 의해 교류 전압이 가해짐으로써 세라믹층에 생기는 기계적 일그러짐을 흡수할 수 있어, 그 진동이 외부전극(6)을 통해 기판에 전달되는 것을 억제하여 잡음의 발생을 감소시킬 수 있다(특허문헌 1 참조 도 21).
그러나 특허문헌 1에 기재된 세라믹 전자부품(9)은, 적층 세라믹 콘덴서(2)와 한 쌍의 금속 단자(8)를 솔더에 의해 고정하고 있고, 실장 기판(7)에 실장할 때의 리플로우 처리시의 가열에 의해, 솔더가 용융하여 적층 세라믹 콘덴서(2)가 한 쌍의 금속 단자(8)로부터 탈락한다는 문제가 생기는 경우가 있었다.
한편, 최근에는, 적층 세라믹 콘덴서(2)와 한 쌍의 금속 단자(8)의 접합시에 사용하는 접합제로서, 납 프리 고온 솔더가 사용되게 되어 있어, 어느 정도 고온에 견딜 수 있게 되어 오고 있다. 그러나 일반적인 리플로우 온도는 220℃~260℃이기 때문에, 접합제로서 납 프리 고온 솔더를 사용해도, 설정 온도에 따라서는, 그 접합제가 용융함으로써, 적층 세라믹 콘덴서(2)가 한 쌍의 금속 단자(8)로부터 탈락한다는 문제가 우려되고 있었다.
그러므로, 이 발명의 주된 목적은, 전자부품 본체에 금속 단자가 장착된 세라믹 전자부품에 있어서, 그 세라믹 전자부품을 실장 기판에 리플로우 처리에 의해 실장할 때에, 금속 단자로부터 전자부품 본체가 탈락하는 것을 방지할 수 있는 세라믹 전자부품을 제공하는 것이다.
이 발명에 따른 세라믹 전자부품은 서로 대향하는 2개의 주면과, 서로 대향하는 2개의 단면과, 서로 대향하는 2개의 측면을 가지는 세라믹 소체와, 세라믹 소체의 단면을 덮도록 형성된 외부전극을 가지는 전자부품 본체와, Sn을 주성분으로 하는 솔더에 의해 외부전극에 접속되어 있는 제1 및 제2의 금속 단자를 가지는 세라믹 전자부품으로서, 외부전극의 표층 부분에는 적어도 Ni 도금막이 형성되어 있고, 제1 및 제2의 금속 단자의 표층 부분에는 적어도 Ni 도금막이 형성되어 있으며, 단면의 중앙부에 있어서의 외부전극과 제1 및 제2의 금속 단자의 접합 계면에 있어서의 적어도 일부에는, Ni-Sn을 포함하는 합금층이 형성되어 있는 것을 특징으로 하는 세라믹 전자부품이다.
또한 이 발명에 따른 세라믹 전자부품은, 외부전극이 하지층과 하지층의 표면에 형성되는 도금층을 가지고, 제1 및 제2의 금속 단자가 단자 본체와 단자 본체의 표면에 형성되는 도금막을 가지며, 제1 및 제2의 금속 단자의 단자 본체의 재료의 금속 및 외부전극의 하지층의 금속이 합금층에는 확산되어 있지 않은 것이 바람직하다.
또한 이 발명에 따른 세라믹 전자부품은, 외부전극이 하지층과 하지층의 표면에 형성되는 2 이상의 도금막을 가지고, 제1 및 제2의 금속 단자가, 단자 본체와 단자 본체의 표면에 형성되는 2 이상의 도금막을 가지며, 제1 및 제2의 금속 단자의 도금막 중 상층의 도금막의 금속, 외부전극의 도금막 중 상층의 도금막의 금속, 및 솔더의 금속이, 제1 및 제2의 금속 단자의 단자 본체의 금속에는 확산되어 있지 않은 것이 바람직하다.
이 발명에 따른 세라믹 전자부품에 의하면, 단면의 중앙부에 있어서의 외부전극과 제1 및 제2의 금속 단자의 접합 계면에 있어서의 적어도 일부에는, 고융점인 Ni-Sn을 포함하는 합금층이 형성되고, 저융점 금속의 Sn 단독층이 존재하지 않는 영역이 형성된다. 이와 같이, 고융점인 Ni-Sn을 포함하는 합금층이 제1 및 제2의 금속 단자와 외부전극을 접합하고 있기 때문에, 예를 들면 이 세라믹 전자부품을 실장 기판에 실장할 때에 실시되는 리플로우 처리에 있어서도, 제1 및 제2의 금속 단자로부터 전자부품 본체가 탈락하는 것을 방지할 수 있다.
또한 외부전극이, 하지층과 하지층의 표면에 형성되는 도금층을 가지고, 제1 및 제2의 금속 단자가, 단자 본체와 단자 본체의 표면에 형성되는 도금막을 가지며, 제1 및 제2의 금속 단자의 단자 본체의 재료의 금속 및 외부전극의 하지층의 금속이, 합금층에는 확산되어 있지 않을 경우는, 제1 및 제2의 금속 단자와 외부전극의 접속 부분의 강도와, 외부전극의 강도를 유지할 수 있다.
또한 외부전극이, 하지층과 하지층의 표면에 형성되는 2 이상의 도금막을 가지고, 제1 및 제2의 금속 단자가, 단자 본체와 단자 본체의 표면에 형성되는 2 이상의 도금막을 가지며, 제1 및 제2의 금속 단자의 도금막 중 상층의 도금막의 금속, 외부전극의 도금막 중 상층의 도금막의 금속, 및 솔더의 금속이, 제1 및 제2의 금속 단자의 단자 본체의 금속에는 확산되어 있지 않을 경우는, 마찬가지로 제1 및 제2의 금속 단자와 외부전극의 접속 부분의 강도와, 외부전극의 강도를 유지할 수 있다.
이 발명에 의하면, 전자부품 본체에 금속 단자가 장착된 세라믹 전자부품에 있어서, 그 세라믹 전자부품을 실장 기판에 리플로우 처리에 의해 실장할 때에, 금속 단자로부터 전자부품 본체가 탈락하는 것을 방지할 수 있는 세라믹 전자부품이 얻어진다.
이 발명의 상술의 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 행하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 명확해질 것이다.
도 1은 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 외관 사시도이다.
도 2는 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 측면도이다.
도 3은 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 상면도이다.
도 4는 도 3의 A-A선에 있어서의 단면을 나타내는 단면 도해도이다.
도 5는 도 2의 B-B선에 있어서의 단면을 나타내는 단면 도해도이다.
도 6은 이 발명에 따른 세라믹 전자부품의 단면을 나타내는 SEM 화상이다.
도 7은 이 발명에 따른 세라믹 전자부품의 다른 예를 나타내는 외관 사시도이다.
도 8은 세라믹 전자부품을 평가하기 위한 상태를 나타내는 도면이며, (a)는 세라믹 전자부품에 열 경화형 접착제를 도포한 도면이며, (b)는 세라믹 전자부품에 하중 칩을 장착한 상태를 나타낸 도면이다.
도 9는 종래의 적층 세라믹 콘덴서를 실장 기판에 실장한 상태를 나타내는 도해도이다.
도 10은 도 9에 나타내는 적층 세라믹 콘덴서의 문제점을 해결하기 위해 제안된 종래의 적층 세라믹 콘덴서를 포함하는 세라믹 전자부품을 나타내는 외관 사시도이다.
도 2는 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 측면도이다.
도 3은 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 상면도이다.
도 4는 도 3의 A-A선에 있어서의 단면을 나타내는 단면 도해도이다.
도 5는 도 2의 B-B선에 있어서의 단면을 나타내는 단면 도해도이다.
도 6은 이 발명에 따른 세라믹 전자부품의 단면을 나타내는 SEM 화상이다.
도 7은 이 발명에 따른 세라믹 전자부품의 다른 예를 나타내는 외관 사시도이다.
도 8은 세라믹 전자부품을 평가하기 위한 상태를 나타내는 도면이며, (a)는 세라믹 전자부품에 열 경화형 접착제를 도포한 도면이며, (b)는 세라믹 전자부품에 하중 칩을 장착한 상태를 나타낸 도면이다.
도 9는 종래의 적층 세라믹 콘덴서를 실장 기판에 실장한 상태를 나타내는 도해도이다.
도 10은 도 9에 나타내는 적층 세라믹 콘덴서의 문제점을 해결하기 위해 제안된 종래의 적층 세라믹 콘덴서를 포함하는 세라믹 전자부품을 나타내는 외관 사시도이다.
(세라믹 전자부품)
이 발명에 따른 세라믹 전자부품의 한 실시의 형태의 일례에 대하여 설명한다. 도 1은 세라믹 전자부품의 일례를 나타내는 외관 사시도이고, 도 2는 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 측면도이며, 도 3은 이 발명에 따른 세라믹 전자부품의 일례를 나타내는 상면도이다. 도 4는 도 3의 A-A선에 있어서의 단면을 나타내는 단면 도해도를 나타내고, 도 5는 도 2의 B-B선에 있어서의 단면 도해도이다. 이 실시의 형태에 따른 전자부품 본체는 적층 세라믹 콘덴서를 예로서 나타낸다.
이 실시의 형태에 따른 세라믹 전자부품(1)은 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13)에 의해 구성된다. 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13)는 솔더(14)를 통해 접속된다. 또한 전자부품 본체(10)는 세라믹 소체(16)(적층체)와, 세라믹 소체(16)의 표면에 형성되는 제1 및 제2의 외부전극(18a,18b)으로 구성된다.
세라믹 소체(16)는, 복수의 적층된 세라믹층(20a,20b)으로 구성된다. 그리고, 세라믹 소체(16)는 직방체상으로 형성되고, 길이방향 및 폭방향을 따라 연장되는 제1주면(22a) 및 제2주면(22b)과, 길이방향 및 높이방향을 따라 연장되는 제1측면(24a) 및 제2측면(24b)과, 폭방향 및 높이방향을 따라 연장되는 제1단면(26a) 및 제2단면(26b)을 가진다. 제1주면(22a) 및 제2주면(22b)은 세라믹 전자부품(1)이 실장되는 면과 평행한 면을 가리킨다. 또한 세라믹 소체(16)는 모퉁이부(28) 및 모서리부(30)가 둥그스름하게 되어 있는 것이 바람직하다.
세라믹층(20a,20b)으로서는 예를 들면 BaTiO3, CaTiO3, SrTiO3, CaZrO3 등의 주성분으로 이루어지는 유전체 세라믹이 사용된다. 또한 이들 주성분에 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등의 부성분을 첨가한 것을 사용해도 된다. 그 밖에, 세라믹층(20a,20b)으로서는 PZT계 세라믹 등의 압전체 세라믹, 스피넬계 세라믹 등의 반도체 세라믹, 혹은 자성체 세라믹 등이 사용된다. 세라믹층(20a,20b)의 두께는 0.5㎛이상 10㎛이하인 것이 바람직하다.
또한 이 실시의 형태에 따른 세라믹 소체(16)에 대해서는, 유전체 세라믹을 사용하므로, 콘덴서로서 기능한다.
세라믹 소체(16)는, 복수의 세라믹층(20a) 및 세라믹층(20b)에 끼이도록 복수의 제1의 내부전극(32a) 및 제2의 내부전극(32b)을 가진다. 제1 및 제2의 내부전극(32a,32b)은 세라믹층(20a,20b)을 끼고 대향하고 있어, 대향 부분에 의해 전기 특성(예를 들면, 정전 용량 등)이 발생한다. 또한 복수의 세라믹층(20a) 및 세라믹층(20b)에 끼이도록 복수의 제1의 내부전극(32a) 및 제2의 내부전극(32b)은, 실장면에 대하여 평행해지도록 배치되어 있어도 되고, 수직이 되도록 배치되어 있어도 된다. 제1 및 제2의 내부전극(32a,32b)의 재료로서는, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 제1 및 제2의 내부전극(32a,32b)의 두께는 0.3㎛이상 2.0㎛이하이다. 또한 전자부품 본체(10)가 적층 타입이 아닐 경우에는 제1 및 제2의 내부전극(32a,32b)은 형성되지 않는다.
제1의 내부전극(32a)은 대향부(34a)와 인출부(36a)를 가진다. 대향부(34a)는 제2의 내부전극(32b)과 대향한다. 인출부(36a)는 대향부(34a)로부터 세라믹 소체(16)의 제1단면(26a)으로 인출된다. 그리고, 제1의 내부전극(32a)의 인출부(36a)의 단부가 세라믹 소체(16)의 제1단면(26a)으로 연장되어 노출되도록 형성된다.
또한 제2의 내부전극(32b)은, 제1의 내부전극(32a)과 마찬가지로, 제1의 내부전극(32a)과 대향하는 대향부(34b)와, 대향부(34b)로부터 세라믹 소체(16)의 제2단면(26b)으로 인출된 인출부(36b)를 가진다. 제2의 내부전극(32b)의 인출부(36b)의 단부가 세라믹 소체(16)의 제2단면(26b)으로 연장되어 노출되도록 형성된다.
세라믹 소체(16)의 제1단면(26a)에는, 제1의 외부전극(18a)이 제1의 내부전극(32a)에 전기적으로 접속되고, 제1단면(26a) 및 제1의 내부전극(32a)을 덮도록 형성된다. 마찬가지로, 세라믹 소체(16)의 제2단면(26b)에는, 제2의 외부전극(18b)이 제2의 내부전극(32b)에 전기적으로 접속되고, 제2단면(26b) 및 제2의 내부전극(32b)을 덮도록 형성된다.
제1의 외부전극(18a)은 하지층(38a)과 하지층(38a)의 표면에 형성되는 도금층(40a)을 가진다. 또한 제2의 외부전극(18b)은 하지층(38b)과 하지층(38b)의 표면에 형성되는 도금층(40b)을 가진다.
하지층(38a,38b)의 재료에는 예를 들면 Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 사용할 수 있다. 이 중 예를 들면 Cu, Ni 등의 비금속을 사용하는 것이 바람직하다. 하지층(38a,38b)은 제1 및 제2의 내부전극(32a,32b)과 동시 소성한 코파이어에 의한 것이어도 되고, 도전성 페이스트를 도포하여 베이킹한 포스트 파이어에 의한 것이어도 된다. 또한 직접 도금에 의해 형성되어 있어도 되고, 열 경화성 수지를 포함하는 도전성 수지를 경화시킴으로써 형성되어 있어도 된다. 하지층(38a,38b)의 두께는 가장 두꺼운 부분에 있어서 10㎛이상 50㎛이하인 것이 바람직하다.
한편, 도금층(40a,40b)은 2 이상의 도금막을 가지고, 예를 들면 하층 도금막(42a,42b)과 상층 도금막(44a,44b)을 가진다.
하층 도금막(42a,42b)은 하지층(38a,38b) 위에 형성되어 있고, 상층 도금막(44a,44b)은 하층 도금막(42a,42b) 위에 형성되어 있다. 하층 도금막(42a,42b)의 재료는 Ni 도금이 사용된다. Ni 도금을 형성함으로써 솔더 리칭(leaching)을 방지할 수 있어, 배리어층으로서 기능한다. 상층 도금막(44a,44b)의 재료는 Sn 도금이 사용된다. Sn 도금을 형성함으로써, 솔더 젖음성을 향상시키는 것이 가능해져, 제1 및 제2의 금속 단자(12,13)와의 접합성이 향상된다. 하층 도금막(42a,42b) 및 상층 도금막(44a,44b)의 각각의 두께는 1㎛이상 10㎛이하인 것이 바람직하다. 또한 상층 도금막(44a,44b)은 반드시 형성되어 있지 않아도 된다.
제1 및 제2의 금속 단자(12,13)는 세라믹 전자부품(1)을 실장 기판에 실장하기 위해 마련된다. 제1 및 제2의 금속 단자(12,13)에는 예를 들면 판상의 리드 프레임이 사용된다. 이 판상의 리드 프레임에 의해 형성되는 제1의 금속 단자(12)는, 제1의 외부전극(18a)과 접속되는 제1주면(48), 제1주면(48)과 대향하는 제2주면(50) 및 제1주면(48)과 제2주면(50) 사이의 두께를 형성하는 주위면(52)을 가진다. 또한 이 판상의 리드 프레임에 의해 형성되는 제2의 금속 단자(13)는, 제2의 외부전극(18b)과 접속되는 제1주면(48), 제1주면(48)과 대향하는 제2주면(50) 및 제1주면(48)과 제2주면(50) 사이의 두께를 형성하는 주위면(52)을 가진다. 그리고, 이 판상의 리드 프레임에 의해 형성되는 제1 및 제2의 금속 단자(12,13)는 단면의 형상이 L자 형상으로 형성되어 있다. 이와 같이, 제1 및 제2의 금속 단자(12,13)의 단면의 형상이 L자 형상으로 형성되면, 세라믹 전자부품(1)을 실장 기판에 실장했을 때, 실장 기판의 휨에 대한 내성을 향상시킬 수 있다.
제1 및 제2의 금속 단자(12,13)는, 예를 들면 직사각형 판상의 단자 접합부(54)와, 단자 접합부(54)로부터 실장면 방향으로 연장되는 연장부(56)와, 연장부(56)로부터 제1단면(26a) 및 제2단면(26b)을 연결한 방향으로 연장되는 실장부(58)에 의해 구성된다.
제1의 금속 단자(12)의 단자 접합부(54)는 전자부품 본체(10)의 제1단면(26a)측에 위치하여 접속되는 부분이다. 또한 제2의 금속 단자(13)의 단자 접합부(54)는 전자부품 본체(10)의 제2단면(26b)측에 위치하여 접속되는 부분이다. 제1의 금속 단자(12)의 단자 접합부(54)는, 예를 들면 전자부품 본체(10)의 제1의 외부전극(18a)의 폭과 동등한 크기의 직사각형 판상으로 형성되고, 제1의 금속 단자(12)의 제1주면(48)측이 제1의 외부전극(18a)에는 솔더(14)로 접속된다. 또한 제2의 금속 단자(13)의 단자 접합부(54)는, 예를 들면 전자부품 본체(10)의 제2의 외부전극(18b)의 폭과 동등한 크기의 직사각형 판상으로 형성되고, 제2의 금속 단자(13)의 제1주면(48)측이 제2의 외부전극(18b)에 솔더(14)로 접속된다.
제1 및 제2의 금속 단자(12,13)의 연장부(56)는, 전자부품 본체(10)를 실장하는 실장 기판으로부터 띄우기 위해 마련되며, 실장 기판에 접할 때까지의 부분이다. 제1 및 제2의 금속 단자(12,13)의 연장부(56)는 예를 들면 직사각형 판상을 하고 있고, 단자 접합부(54)로부터 실장면 방향으로 세라믹 소체(16)의 제2주면(22b)과 직교하는 높이방향으로 연장되어, 단자 접합부(54)와 일평면상으로 형성되어 있다.
제1의 금속 단자(12)의 실장부(58)는, 제1의 금속 단자(12)의 연장부(56)의 단부로부터 제2주면(22b)에 평행한 길이방향으로 연장되어, 실장 기판에 접하도록 절곡되어 형성된다. 또한 실장부(58)가 절곡되는 방향은 전자부품 본체(10)측으로 절곡되어 있다. 또한 제2의 금속 단자(13)의 실장부(58)는, 제2의 금속 단자(13)의 연장부(56)의 단부로부터 제2주면(22b)에 평행한 길이방향으로 연장되어, 실장 기판에 접하도록 절곡되어 형성된다. 또한 실장부(58)가 절곡되는 방향은 전자부품 본체(10)측으로 절곡되어 있다.
제1 및 제2의 금속 단자(12,13)의 실장부(58)의 길이는, 세라믹 소체(16)의 제2주면(22b)(실장면측)에 형성되는 제1 및 제2의 외부전극(18a,18b)의 길이방향의 길이보다도 길게 형성되어 있어도 된다. 이것에 의해, 세라믹 전자부품(1)을 실장할 시에 있어서, 세라믹 전자부품(1)을 아래쪽으로부터 카메라로 화상 인식하여 부품의 위치를 검출할 경우, 전자부품 본체(10)의 제1 및 제2의 외부전극(18a,18b)을 제1 및 제2의 금속 단자(12,13)로서 오인식하는 것을 방지할 수 있어, 검출 미스를 방지할 수 있다.
제1 및 제2의 금속 단자(12,13)의 실장부(58)의 길이는, 제1 및 제2의 금속 단자(12,13)의 연장부(56)의 길이보다도 길게 형성되어 있어도 된다. 또한 제1 및 제2의 금속 단자(12,13)의 연장부(56)와 제1 및 제2의 금속 단자(12,13)의 실장부(58)가 교차하는 모퉁이부는 둥그스름하게 되어 있어도 된다.
제1 및 제2의 금속 단자(12,13)는 단자 본체(60)와 단자 본체(60)의 표면에 형성되는 도금막(62)을 가진다.
단자 본체(60)는 Ni, Fe, Cu, Ag, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어진다. 단자 본체(60)는 Ni, Fe, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어지는 것이 바람직하다. 구체적으로는 예를 들면 단자 본체(60)의 모재의 금속을 Fe-42 Ni 합금이나 Fe-18 Cr 합금으로 하는 것이 바람직하다. 단자 본체(60)의 두께는 0.05mm이상 0.5mm이하 정도인 것이 바람직하다. 단자 본체(60)를, 고융점의 Ni, Fe, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금에 의해 형성함으로써, 제1 및 제2의 외부전극(18a,18b)의 내열성을 향상시킬 수 있다.
한편, 도금막(62)은 2 이상의 도금막을 가지고, 예를 들면 하층 도금막(64)과 상층 도금막(66)을 가진다.
하층 도금막(64)은 단자 본체(60) 위에 형성되어 있고, 상층 도금막(66)은 하층 도금막(64) 위에 형성되어 있다. 하층 도금막(64)은 Ni 도금으로 이루어진다. 하층 도금막(64)의 두께는 0.2㎛이상 5.0㎛이하 정도인 것이 바람직하다.
상층 도금막(66)은 Sn 도금으로 이루어진다. 상층 도금막(66)을 Sn 또는 Sn을 주성분으로서 포함하는 합금에 의해 형성함으로써, 제1 및 제2의 금속 단자(12,13)와 제1 및 제2의 외부전극(18a,18b)의 솔더링성을 향상시킬 수 있다. 상층 도금막(66)의 두께는 1.0㎛이상 5.0㎛이하 정도인 것이 바람직하다. 또한 상층 도금막(66)은 반드시 형성되어 있지 않아도 된다.
솔더(14)는 제1의 외부전극(18a)과 제1의 금속 단자(12)의 단자 접합부(54)를 접합하기 위해 사용된다. 또한 솔더(14)는 제2의 외부전극(18b)과 제2의 금속 단자(13)의 단자 접합부(54)를 접속하기 위해 사용된다. 솔더(14)에는 Sn을 주성분으로 하는 솔더가 사용되고, 예를 들면 Sn-Sb계, Sn-Ag-Cu계, Sn-Cu계, Sn-Bi계 등의 LF 솔더를 사용할 수 있다. 특히, Sn-Sb계의 솔더인 경우는 Sb의 함유율이 5%이상 15%이하 정도인 것이 바람직하다.
상술한 바와 같이, 제1 및 제2의 외부전극(18a,18b)은 솔더(14)에 의해 제1 및 제2의 금속 단자(12,13)가 접속되어 있다. 그리고, 제1 및 제2의 외부전극(18a,18b)의 단면측의 중앙부에 있어서의 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면의 일부에는, 제1 및 제2의 외부전극(18a,18b)측의 하층 도금막(42a,42b) 및 상층 도금막(44a,44b), 솔더(14), 그리고 제1 및 제2의 금속 단자(12,13)측의 하층 도금막(64) 및 상층 도금막(66)에 의한 Ni-Sn을 포함하는 합금층(46)이 배치되어 있다.
구체적으로는, 도 4, 도 5에 나타내는 바와 같이, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13), 솔더(14)로 이루어지는 접합부의 중앙부에만, 제1 및 제2의 외부전극(18a,18b)측의 하층 도금막(42a,42b) 및 상층 도금막(44a,44b), 솔더(14), 및 제1 및 제2의 금속 단자(12,13)측의 하층 도금막(64) 및 상층 도금막(66)에 의한 Ni-Sn을 포함하는 합금층(46)이 배치되어 있다. 또한 합금층(46)의 주위에는 솔더(14)가 배치된다. 이 합금층(46)은, 제1 및 제2의 금속 단자(12,13)를 제1 및 제2의 외부전극(18a,18b)에 접합할 때에 솔더 인두 혹은 히터 치구(治具)를 밀어 누르면서 가열되는 부분에 형성된다.
또한 접합 계면이란, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)가 솔더(14)에 의해 접합되는 접합면을 가리킨다. 또한 합금층(46)이란, 에너지 분산형 X선 분석(EDX 분석)에 있어서, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면에 Ni와 Sn의 쌍방이 검출될 수 있는 것이다.
Ni-Sn을 포함하는 합금층(46)에 있어서의 Ni의 비율은 13%이상인 것이 바람직하다. 이것에 의해, 보다 효과적으로 전자부품 본체(10)에 제1 및 제2의 금속 단자(12,13)가 장착된 세라믹 전자부품(1)에 있어서, 그 세라믹 전자부품(1)을 실장 기판에 리플로우 처리에 의해 실장할 때에, 제1 및 제2의 금속 단자(12,13)로부터 전자부품 본체(10)가 탈락하는 것을 방지할 수 있는 세라믹 전자부품(1)이 얻어진다.
또한 합금층(46)에 있어서의 Ni의 비율의 측정방법은 이하와 같이 측정할 수 있다.
우선, 세라믹 전자부품(1)의 측면을 따라, 세라믹 전자부품(1)의 중앙(세라믹 전자부품(1)의 폭방향에 있어서의 길이의 1/2)까지 단면 연마하여 단면을 노출시킨다. 계속해서, 주사형 전자 현미경(SEM)에 부대(附帶)된 에너지 분산형 X선 분석(EDX 분석) 장치를 사용하여, 노출시킨 단면에 있어서의 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면의 중앙부에 있어서, Cr, Fe, Ni, Cu, Sn의 원소의 정량 분석을 행하여, Ni/(Ni+Sn)에 의해 Ni의 비율을 산출한다.
도 6은 이 발명에 따른 세라믹 전자부품의 단면을 나타내는 SEM 화상이다. 도 6에 나타내는 바와 같이, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면에는, 제1 및 제2의 외부전극(18a,18b)측의 하층 도금막(42a,42b) 및 상층 도금막(44a,44b), 솔더(14), 및 제1 및 제2의 금속 단자(12,13)측의 하층 도금막(64) 및 상층 도금막(66)에 의한 Ni-Sn을 포함하는 합금층(46)이 배치되어 있다.
합금층(46)의 두께는 0.2㎛이상 4.0㎛이하가 바람직하다. 이것에 의해, 리플로우 처리시에 있어서의 칩의 탈락을 방지할 수 있다. 또한 합금층(46)을 4.0㎛보다도 두껍게 형성할 경우는, 가열시의 총 열량이 커지기 때문에, 제1 및 제2의 금속 단자(12,13)의 실장부(58)까지 열이 전달되어, 대기 중의 고온 방치가 되기 때문에, 제1 및 제2의 금속 단자(12,13) 표면의 도금막(62)이 열화하여, 실장 기판에 세라믹 전자부품(1)의 실장시의 솔더링성이 곤란해질 경우가 있다.
또한 제1 및 제2의 금속 단자(12,13)의 단자 본체(60)의 재료의 금속 및 제1 및 제2의 외부전극(18a,18b)의 하지층(38a,38b)의 금속은 합금층(46)에는 확산되어 있지 않은 것이 바람직하다. 즉, 단자 본체(60)의 금속 및 제1 및 제2의 외부전극(18a,18b)의 하지층(38a,38b)의 금속을 합금층(46)에 확산시키기 위해서는, 매우 큰 총 열량이 필요해지고, 과잉한 확산은 제1 및 제2의 외부전극(18a,18b)에 미소(微小)한 보이드나 크랙이 생성될 위험성이 있다. 특히, 제1 및 제2의 외부전극(18a,18b)의 하지층(38a,38b)의 주성분이 Cu이며, 솔더(14)의 주성분이 Sn일 경우, Cu가 필요 이상으로 Sn에 확산(녹아 들어감)됨으로써, 일반적으로는 구리 리칭이라는 문제를 일으킬 위험성이 높아진다. 그러므로, 본 발명에서는, 제1 및 제2의 금속 단자(12,13)의 단자 본체(60)의 재료의 금속 및 제1 및 제2의 외부전극(18a,18b)의 하지층(38a,38b)의 금속을 합금층(46)에 확산시키지 않고, 접합 부분의 강도와 제1 및 제2의 외부전극(18a,18b)의 강도의 양립을 도모하고 있다. 또한 마찬가지로 제1 및 제2의 금속 단자(12,13)의 상층 도금막(66), 제1 및 제2의 외부전극(18a,18b)의 상층 도금막(44a,44b), 및 솔더(14)의 금속은 제1 및 제2의 금속 단자(12,13)의 단자 본체(60)의 금속에는 확산되어 있지 않은 것이 바람직하다.
(세라믹 전자부품의 제조방법)
다음으로, 이상의 구성으로 이루어지는 세라믹 전자부품의 제조방법의 한 실시의 형태에 대하여, 세라믹 전자부품(1)을 예로 들어 설명한다.
우선, 세라믹 그린시트, 제1 및 제2의 내부전극(32a,32b)을 형성하기 위한 내부전극용 도전성 페이스트 및 제1 및 제2의 외부전극(18a,18b)을 형성하기 위한 외부전극용 도전성 페이스트가 준비된다. 또한 세라믹 그린시트, 내부전극용 도전성 페이스트 및 외부전극용 도전성 페이스트에는 유기 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 사용할 수 있다.
그리고, 세라믹 그린시트상에, 예를 들면 소정의 패턴으로 내부전극용 도전성 페이스트를 인쇄하고, 세라믹 그린시트에는 내부전극의 패턴이 형성된다. 또한 내부전극용 도전성 페이스트는 스크린 인쇄법 등의 공지의 방법에 의해 인쇄할 수 있다.
다음으로, 내부전극 패턴이 인쇄되어 있지 않은 외층용 세라믹 그린시트가 소정 매수 적층되고, 그 위에 내부전극 패턴이 인쇄된 세라믹 그린시트가 순차 적층되며, 그 위에 외층용 세라믹 그린시트가 소정 매수 적층되어 마더 적층체가 제작된다. 필요에 따라, 이 마더 적층체는 정수압 프레스 등의 수단에 의해 적층 방향으로 압착시켜도 된다.
그 후, 마더 적층체가 소정의 형상 치수로 절단되어, 소성 전의 세라믹 적층체가 잘라 내어진다. 이때, 배럴 연마 등에 의해 적층체의 모퉁이부나 모서리부를 둥그스름하게 해도 된다. 계속해서, 잘라 내어진 소성 전의 세라믹 적층체가 소성되어, 적층체인 세라믹 소체가 생성된다. 또한 소성 전의 세라믹 적층체의 소성 온도는, 세라믹의 재료나 내부전극용 도전성 페이스트의 재료에 따라 다르지만, 900℃이상 1300℃이하인 것이 바람직하다.
다음으로, 소성 후의 세라믹 소체(16)의 양 단면에 외부전극용 도전성 페이스트를, 예를 들면 딥 공법 등에 의해 도포하고, 베이킹하여 제1 및 제2의 외부전극(18a,18b)의 하지층(38a,38b)이 형성된다. 베이킹 온도는 700℃이상 900℃이하인 것이 바람직하다. 하지층(38a,38b)의 표면에 도금층(40a,40b)이 형성된다. 도금층(40a,40b)은 2층으로 형성되어 있고, 하지층(38a,38b)의 표면에 하층 도금막(42a,42b)이 형성되며, 하층 도금막(42a,42b)의 표면에 상층 도금막(44a,44b)이 형성되어, 전자부품 본체(10)가 얻어진다.
또한 외부전극용 도전성 페이스트의 소성 및 소성 전의 세라믹 적층체의 소성은, 예를 들면 대기 중, N2 분위기 중, 수증기+N2 분위기 중 등에 있어서 행해진다. 또한 딥 공법이란, 외부전극용 도전성 페이스트 중에 세라믹 소체를 침지시킴으로써, 그 세라믹 소체에 외부전극을 형성하는 도포 방법이다.
계속해서, 본 발명에 따른 세라믹 전자부품의 제조방법에 있어서의 금속 단자의 장착 공정에 대하여 설명한다.
우선, 소망하는 제1 및 제2의 금속 단자(12,13)가 준비된다. 이 제1 및 제2의 금속 단자(12,13)는, 제1 및 제2의 금속 단자(12,13)의 단자 본체(60)의 표면에, 하층 도금막(64)으로서 Ni 도금막, 상층 도금막(66)으로서 Sn 도금막이 형성되어 있다.
다음으로, 전자부품 본체(10)의 제1 및 제2의 외부전극(18a,18b)의 단면에 솔더(14)가 도포된다.
그 후, 솔더(14)가 도포된 제1 및 제2의 외부전극(18a,18b)에 제1 및 제2의 금속 단자(12,13)의 제1주면(48)을 접촉시키고, 솔더 인두(혹은 히터 치구)를 밀어 누르면서 가열함으로써, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)를 솔더(14)를 통해 가고정한다. 가열 온도는 250℃~500℃가 바람직하다.
그렇게 하면, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면의 일부에는, 제1 및 제2의 외부전극(18a,18b)측의 하층 도금막(42a,42b) 및 상층 도금막(44a,44b), 솔더(14), 및 제1 및 제2의 금속 단자(12,13)측의 하층 도금막(64) 및 상층 도금막(66)에 의한 Ni-Sn을 포함하는 합금층(46)이 형성된다. 이 합금층(46)은, 제1 및 제2의 금속 단자(12,13)를 제1 및 제2의 외부전극(18a,18b)에 장착할 때에 솔더 인두 혹은 히터 치구를 밀어 누르면서 가열되는 부분에 형성된다.
계속해서, 가고정된 전자부품 본체(10)는, 리플로우 처리됨으로써, 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)가 접합되어, 본 고정된다.
상술과 같이 하여, 도 1에 나타내는 세라믹 전자부품(1)이 얻어진다.
또한 상술한 바와 같이, 가고정의 공정에 있어서, 제1 및 제2의 금속 단자(12,13)를 외부전극(18a,18b)에 접합할 때에, 솔더 인두 등을 밀어 누르면서 가열(열 압착)함으로써, 제1 및 제2의 금속 단자(12,13)와 외부전극(18a,18b)의 접합 계면에 있어서 부분적으로 고융점의 합금층(46)이 형성되는데, 이 열 압착에 의한 가고정의 공정 후에 실시되는 본 고정의 공정에 있어서의 리플로우 처리시에도 충분한 열이 전달되어 있기 때문에, 이 영역은 Ni-Sn을 포함하는 합금층(46)이 생성되어 있고, Sn 단독층은 존재하지 않는다. 즉, 제1 및 제2의 금속 단자(12,13)와 외부전극(18a,18b)을 열 압착에 의해 접합하여 가고정하고, 리플로우 처리에 의해 본 고정함으로써, 솔더(14)의 주성분으로서 포함되는 Sn은, Ni와 반응하여 합금층(46)을 생성하고, 그 결과, Sn 단독층이 존재하지 않는 영역이 형성된다. 또한 합금층(46)이 형성되어 있는 부분에 있어서는, 솔더(14)는 실질적으로 존재하지 않고, 합금층(46)이 존재하고 있다.
이 실시의 형태에 따른 세라믹 전자부품(1)에 의하면, 제1 및 제2의 외부전극(18a,18b)의 단면측의 중앙부에 있어서의 제1 및 제2의 외부전극(18a,18b)과 제1 및 제2의 금속 단자(12,13)의 접합 계면에는, 제1 및 제2의 외부전극(18a,18b)측의 하층 도금막(42a,42b) 및 상층 도금막(44a,44b), 솔더(14), 및 제1 및 제2의 금속 단자(12,13)측의 하층 도금막(64) 및 상층 도금막(66)에 의한, Ni-Sn을 포함하는 합금층(46)이 배치되므로, 제1 및 제2의 금속 단자(12,13)와 제1 및 제2의 외부전극(18a,18b)의 접합 강도를 유지하는 것이 가능해진다. 고융점인 Ni-Sn을 포함하는 합금층(46)이 형성됨으로써, 저융점 금속의 Sn 단독층이 존재하지 않는 영역이 형성된다. 또한 합금층(46)이 형성되는 부분에 있어서는, 솔더(14)는 실질적으로 존재하지 않고, 합금층(46)이 존재하고 있다. 따라서, 국소적(단면측의 중앙부)이기는 하지만, 고융점의 합금층(46)에 의한 접합 부분이 존재함으로써, 기판 실장에 있어서의 리플로우 처리시에 있어서도 전자부품 본체(10)가 제1 및 제2의 금속 단자(12,13)로부터 탈락하는 것을 방지하는 것이 가능해진다.
다음으로, 이 발명에 따른 세라믹 전자부품의 다른 실시의 형태의 일례에 대하여 설명한다.
도 7은 이 발명에 따른 세라믹 전자부품의 다른 예를 나타내는 외관 사시도이다. 또한 도 7에 있어서, 도 1에 나타낸 세라믹 전자부품(1)과 동일한 부분에는 동일한 부호를 부여하여 그 설명을 생략한다.
도 7에 나타내는 실시의 형태에 따른 세라믹 전자부품(1)에서는, 제1 및 제2의 금속 단자(12,13)의 연장부(56) 및 실장부(58)의 주위면(52)에 있어서 도금막이 없는 도금 미형성부(68)가 형성되어 있다. 이 도금 미형성부(68)는 단자 본체(60)의 표면이 노출되어 있는 부분이다.
이와 같이, 제1 및 제2의 금속 단자(12,13)의 연장부(56) 및 실장부(58)에 있어서의 주위면(52)에 있어서 도금막이 없는 도금 미형성부(68)가 형성됨으로써, 상술한 바와 같이, 단자 본체(60)의 표면이 노출되어 있으므로, 세라믹 전자부품(1)을 실장 기판에 실장용 솔더에 의해 실장할 때에, 실장용 솔더의 제1 및 제2의 금속 단자(12,13)에의 젖어 오름을 억제하는 것이 가능해진다. 그 때문에, 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13)의 사이(들뜸 부분)에 실장용 솔더가 젖어 오르는 것을 억제할 수 있어, 들뜸 부분에 실장용 솔더가 충전되는 것을 방지할 수 있다. 그러므로, 들뜸 부분의 공간을 충분히 확보할 수 있기 때문에, 금속 단자의 탄성적 변형을 방해하지 않고, 실장 기판에의 진동의 전달을 억제할 수 있어, 보다 안정적으로 세라믹 전자부품의 어쿠스틱 노이즈 억제를 발휘하는 것이 가능해진다.
또한 제1 및 제2의 금속 단자(12,13)의 단자 접합부(54)의 주위면(52)에 있어서, 도금 미형성부(68)가 형성되어 있으면, 또한 실장용 솔더의 제1 및 제2의 금속 단자(12,13)에의 젖어 오름을 억제하는 것이 가능해지기 때문에, 전자부품 본체(10)와 제1 및 제2의 금속 단자(12,13) 사이의 들뜸 부분에 실장용 솔더가 젖어 오르는 것을 보다 억제할 수 있다.
(실험예)
다음으로 상술한 방법에 의해 얻어진 세라믹 전자부품을 사용하여 부품을 실장 기판에 실장할 때의 리플로우 처리시에 있어서, 금속 단자로부터의 전자부품 본체의 탈락, 혹은 어긋남이나 회전이 생기지 않는지를 확인하였다. 이번 실험에서는, 리플로우 내열성의 여유도를 파악하기 위해, 하중을 부여한 상태(추(錘)가 되는 부품을 실은 상태)로 리플로우 처리를 행하여, 전자부품 본체와 금속 단자의 접합 부분의 어긋남을 조사하였다. 구체적으로는, 본 발명의 세라믹 전자부품의 상면에 열 경화형 접착제를 사용하여 하중이 되는 하중 칩(본 실험에 있어서는 5750사이즈의 칩)을 접착하여, 그 상태로 실장 기판에 리플로우 처리에 의해 기판 실장을 행하여, 리플로우 처리의 전후에 있어서의 전자부품 본체의 거동을 관찰하였다.
(세라믹 전자부품의 평가)
우선, 평가 실험을 행하기 위해, 실시예로서, 상술한 세라믹 전자부품의 제조방법에 따라, 이하에 나타내는 바와 같은 세라믹 전자부품을 제작하였다.
실험에 사용한 세라믹 전자부품
세라믹 전자부품의 사이즈(설계값): L×W×T=2.0mm×1.25mm×1.25mm
금속 단자의 단자 본체의 재료: SUS430(페라이트계 스테인리스)
금속 단자의 도금막: 하층 도금막을 Ni 도금막으로 하고, 상층 도금막을 Sn 도금막으로 하였다. 두께는 Ni 도금막을 1.5㎛, Sn 도금막을 2.5㎛로 하였다(설계값).
금속 단자의 연장부의 길이(전자부품 본체의 띄움 량): 0.5mm
또한 비교예로서, 솔더 인두에 의한 열 압착(가고정의 공정)을 행하지 않고 리플로우 처리만으로 전자부품 본체와 금속 단자를 접합한 세라믹 전자부품을 준비하였다.
실시예 및 비교예의 각 평가 수량은 각각 5개씩으로 하였다.
비교예의 5개의 샘플은, 솔더 인두에 의한 열 압착(가고정의 공정)을 행하고 있지 않기 때문에, 원래부터 합금층을 가지고 있지 않고, 실시예의 5개의 샘플은, 솔더 인두에 의한 열 압착(가고정의 공정)을 행하고 있기 때문에, 외부전극과 금속 단자의 접합 계면에 있어서의 중앙부에 Ni-Sn을 포함하는 합금층이 형성되어 있다.
또한 실시예의 5개의 샘플에 있어서, 각각의 합금층에 있어서의 Ni의 비율은 샘플 1이 13%, 샘플 2가 20%, 샘플 3이 27%, 샘플 4가 35%, 샘플 5가 38%인 것을 준비하였다. 또한 Ni-Sn을 포함하는 합금층의 직경은 각각 약 300㎛로 하였다.
또한 합금층에 있어서의 Ni의 비율의 측정방법은 이하와 같이 측정하였다.
실시예의 각 샘플의 측면을 따라, 각 샘플의 중앙(샘플의 폭방향에 있어서의 길이의 1/2)까지 단면 연마하여 단면을 노출시켰다. 계속해서, 주사형 전자 현미경(SEM)에 부대된 에너지 분산형 X선(EDX 분석) 분석 장치를 사용하여, 노출시킨 단면에 있어서의 외부전극과 금속 단자의 접합 계면의 중앙부에 있어서, Cr, Fe, Ni, Cu, Sn의 원소의 정량 분석을 행하고, Ni/(Ni+Sn)에 의해 Ni의 비율을 산출하였다.
(평가 방법)
도 8은 세라믹 전자부품을 평가하기 위한 상태를 나타내는 도면이고, (a)는 세라믹 전자부품에 열 경화형 접착제를 도포한 도면이며, (b)는 세라믹 전자부품에 하중 칩을 장착한 상태를 나타낸 도면이다. 또한 평가를 위한 각 조건은 이하와 같이 하였다.
하중 칩 고정 방법: 열 경화형 접착제(70)에 의해 하중 칩(72)을 장착하였다. 열 경화형 접착제의 도포 위치는, 세라믹 전자부품(1)의 세라믹 소체에 있어서의 제1주면측의 중앙 부근으로 하였다(도 8(a)를 참조).
하중 칩: 5750칩(L×W×T=5.7mm×5.0mm×1.8mm), 265mg(실험에 사용한 세라믹 전자부품의 23배의 무게).
하중 칩의 장착 상태: 하중 칩(72)을 열 경화형 접착제(70)에 의해, 세라믹 전자부품(1)의 세라믹 소체에 있어서의 제1주면측의 중앙 부근에 장착하였다(도 8(b)를 참조).
리플로우 처리의 조건: 최고 온도 270℃/대기 분위기
평가 실험의 결과, 본 발명의 실시예에 있어서의 세라믹 전자부품에서는, 실험을 행한 5개의 어느 것에 대해서도 전자부품 본체는 금속 단자로부터 탈락하지 않았다. 한편, 비교예의 세라믹 전자부품에서는, 실험을 행한 5개 중 1개에 대하여, 외부전극과 금속 단자의 접합 부분에 어긋남이 발생했기 때문에, 전자부품 본체의 회전(즉, 전자부품 본체의 탈락)이 생겼다. 이 평가 실험의 결과로부터, 전자부품 본체에 솔더를 통해 금속 단자를 접합할 경우, 열 압착을 하여 접합함으로써, 외부전극과 금속 단자의 접합 계면에 부분적으로 고융점의 합금층이 형성되기 때문에, 리플로우 내열도의 여유도가 향상하는 것을 확인할 수 있었다.
또한 상술의 실시의 형태에 있어서의 세라믹 전자부품(1)에 있어서, 전자부품 본체에 포함되는 세라믹 소체는 유전체 세라믹을 사용하므로, 콘덴서로서 기능하고 있는데, 이것에 한정되는 것은 아니며, 압전체 세라믹을 사용한 경우는 압전 부품으로서 기능하고, 반도체 세라믹을 사용한 경우는 서미스터로서 기능하며, 자성체 세라믹을 사용한 경우는 인덕터로서 기능한다. 또한 인덕터로서 기능하는 경우는 내부전극은 코일상의 도체가 된다.
또한 이 발명은, 상기 실시의 형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변형된다. 또한 적층 세라믹 콘덴서의 세라믹층의 두께, 층수, 대향 전극 면적 및 외형 치수는 이것에 한정되는 것은 아니다.
1: 세라믹 전자부품 10: 전자부품 본체
12: 제1의 금속 단자 13: 제2의 금속 단자
14: 솔더 16: 세라믹 소체
18a: 제1의 외부전극 18b: 제2의 외부전극
20a, 20b: 세라믹층 22a: 제1주면
22b: 제2주면 24a: 제1측면
24b: 제2측면 26a: 제1단면
26b: 제2단면 28: 모퉁이부
30: 모서리부 32a: 제1의 내부전극
32b: 제2의 내부전극 34a, 34b: 대향부
36a, 36b: 인출부 38a, 38b: 하지층
40a, 40b: 도금층 42a, 42b: 하층 도금막
44a, 44b: 상층 도금막 46: 합금층
48: 제1주면 50: 제2주면
52: 주위면 54: 단자 접합부
56: 연장부 58: 실장부
60: 단자 본체 62: 도금막
64: 하층 도금막 66: 상층 도금막
68: 도금 미형성부 70: 열 경화형 접착제
72: 하중 칩
12: 제1의 금속 단자 13: 제2의 금속 단자
14: 솔더 16: 세라믹 소체
18a: 제1의 외부전극 18b: 제2의 외부전극
20a, 20b: 세라믹층 22a: 제1주면
22b: 제2주면 24a: 제1측면
24b: 제2측면 26a: 제1단면
26b: 제2단면 28: 모퉁이부
30: 모서리부 32a: 제1의 내부전극
32b: 제2의 내부전극 34a, 34b: 대향부
36a, 36b: 인출부 38a, 38b: 하지층
40a, 40b: 도금층 42a, 42b: 하층 도금막
44a, 44b: 상층 도금막 46: 합금층
48: 제1주면 50: 제2주면
52: 주위면 54: 단자 접합부
56: 연장부 58: 실장부
60: 단자 본체 62: 도금막
64: 하층 도금막 66: 상층 도금막
68: 도금 미형성부 70: 열 경화형 접착제
72: 하중 칩
Claims (3)
- 서로 대향하는 2개의 주면과, 서로 대향하는 2개의 단면과, 서로 대향하는 2개의 측면을 가지는 세라믹 소체와, 상기 세라믹 소체의 상기 단면을 덮도록 형성된 외부전극을 가지는 전자부품 본체와,
Sn을 주성분으로 하는 솔더에 의해 상기 외부전극에 접속되어 있는 제1 및 제2의 금속 단자를 가지는 세라믹 전자부품으로서,
상기 외부전극의 표층 부분에는 적어도 Ni 도금막이 형성되어 있고,
상기 제1 및 제2의 금속 단자의 표층 부분에는 적어도 Ni 도금막이 형성되어 있으며,
상기 단면의 중앙부에 있어서의 상기 외부전극과 상기 제1 및 제2의 금속 단자의 접합 계면에 있어서의 적어도 일부에는, Ni-Sn을 포함하는 합금층이 형성되어 있는 것을 특징으로 하는 세라믹 전자부품. - 제1항에 있어서,
상기 외부전극은, 하지층과 상기 하지층의 표면에 형성되는 도금층을 가지고,
상기 제1 및 제2의 금속 단자는, 단자 본체와 상기 단자 본체의 표면에 형성되는 도금막을 가지며,
상기 제1 및 제2의 금속 단자의 상기 단자 본체의 재료의 금속 및 상기 외부전극의 상기 하지층의 금속은, 상기 합금층에는 확산되어 있지 않은 것을 특징으로 하는 세라믹 전자부품. - 제1항에 있어서,
상기 외부전극은, 하지층과 상기 하지층의 표면에 형성되는 2 이상의 도금막을 가지고,
상기 제1 및 제2의 금속 단자는, 단자 본체와 상기 단자 본체의 표면에 형성되는 2 이상의 도금막을 가지며,
상기 제1 및 제2의 금속 단자의 상기 도금막 중 상층의 도금막의 금속, 상기 외부전극의 상기 도금막 중 상층의 도금막의 금속, 및 상기 솔더의 금속은, 상기 제1 및 제2의 금속 단자의 상기 단자 본체의 금속에는 확산되어 있지 않은 것을 특징으로 하는 세라믹 전자부품.
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