JP7395818B2 - 積層セラミック電子部品およびその製造方法 - Google Patents
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Description
この発明は、積層セラミック電子部品およびその製造方法に関する。
近年、セラミック製のチップ型電子部品である積層セラミック電子部品が一般に使用されるようになった。このような積層セラミック電子部品のようなチップ型電子部品は、配線基板に実装する場合、電子部品の端子電極を配線基板のランド上に直接はんだ付けする表面実装方式が一般的である。 しかしながら、配線基板と電子部品との熱膨張係数差によって生じる応力や、配線基板の撓みによって生じる応力などにより、機械的応力が電子部品に加わってクラックが発生したり、端子電極が電子部品本体から剥離するといった問題が発生する可能性があった。
また、チップ型電子部品においては、誘電率の比較的高いチタン酸バリウムなどの強誘電体材料が一般的に用いられているが、この強誘電体材料は圧電性及び電歪性を有する為、この強誘電体材料に電界が加わった際に応力及び機械的歪みが生じる。
そして、電界が加わった際の応力及び機械的歪みに伴い、積層セラミック電子部品の端子電極から基板側にこの振動が伝わるようになり、この基板全体が音響放射面となって、雑音となる振動音（いわゆる鳴き）を発生する可能性があった。
このような問題を解決するため、電子部品の端子電極に弾性を有する金属板からなる端子板を両側から対向させた状態で接合し、端子板を配線基板上に実装することによって、電子部品への応力、または基板への応力を緩和するという方法が採用されている（特許文献１、特許文献２参照）。
また、チップ型電子部品においては、誘電率の比較的高いチタン酸バリウムなどの強誘電体材料が一般的に用いられているが、この強誘電体材料は圧電性及び電歪性を有する為、この強誘電体材料に電界が加わった際に応力及び機械的歪みが生じる。
そして、電界が加わった際の応力及び機械的歪みに伴い、積層セラミック電子部品の端子電極から基板側にこの振動が伝わるようになり、この基板全体が音響放射面となって、雑音となる振動音（いわゆる鳴き）を発生する可能性があった。
このような問題を解決するため、電子部品の端子電極に弾性を有する金属板からなる端子板を両側から対向させた状態で接合し、端子板を配線基板上に実装することによって、電子部品への応力、または基板への応力を緩和するという方法が採用されている（特許文献１、特許文献２参照）。
特許文献１や特許文献２には、積層セラミック電子部品を複数個積み重ねた構造が開示されている。このような多段の構造の場合、積層セラミック電子部品の外部電極と金属端子とを接続する際に、積層セラミック電子部品の外部電極と金属端子とを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた積層セラミック電子部品の間に滲み出すことがある。積み重ねられた積層セラミック電子部品の間に滲み出したフラックス成分は、そのまま積層セラミック電子部品間に残留することがある。このような場合、湿中環境において、積層セラミック電子部品の外部電極に含まれるガラス成分を溶解させることがあり、そこから水分の浸入が起こり、積層セラミック電子部品の絶縁抵抗（以下、「ＩＲ」という。）が劣化するといった不具合が生じる可能性がある。
よって、本発明では、はんだに含まれるフラックス成分によるＩＲの劣化が生じない積層セラミック電子部品およびその製造方法を提供することを目的とする。
この発明に係る積層セラミック電子部品は、積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、第１の積層体の第１の端面上に配置される第１の外部電極と、第１の積層体の第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、第１の積層体と対向するように設けられ、積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と第２の積層体の第３の端面上に配置される第３の外部電極と、第２の積層体の第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、第１の外部電極と第３の外部電極とに跨るようにはんだによって接続される第１の金属端子と、第２の外部電極と第４の外部電極とに跨るようにはんだによって接続される第２の金属端子と、を有し、第１の金属端子は、母材と母材の表面に配置されるめっき層とから構成され、第２の金属端子は、母材と母材の表面に配置されるめっき層とから構成され、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体は、空間をあけて第２の主面と第３の主面とが対向するように配置され、第１の金属端子および第２の金属端子は、それぞれ、互いに対向する面であって第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体側の面の一部において、それぞれの母材を露出する露出部を有し、第１の金属端子および第２の金属端子の露出部は、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体間の空間の位置と対向するように設けられ、第１の金属端子の露出部は、高さ方向において、第１の積層セラミック電子部品本体の第１の外部電極と、第２の積層セラミック電子部品本体の第３の外部電極との間の領域に配置され、第２の金属端子の露出部は、高さ方向において、第１の積層セラミック電子部品本体の第２の外部電極と、第２の積層セラミック電子部品本体の第４の外部電極との間の領域に配置されている。
本発明に係る積層セラミック電子部品によれば、第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体は、空間をあけて第２の主面と第３の主面とが対向するように配置され、第１の金属端子および第２の金属端子は、それぞれ、互いに対向する面であって第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体側の面の一部において、それぞれの母材を露出する露出部を有する。露出部は、金属端子の一部の平滑な表面を持つめっき層を除去し、母材を露出させることで、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体付近のフラックスを露出部に拘束し、流動を抑制する。加えて、第２の主面と第３の主面との間に空間を空けることは、第２の主面と第３の主面との濡れ性とフラックスの表面張力とによって決まるフラックス流動を抑制することで、フラックスが第２の主面と第３の主面との間に進入することを抑制する。これにより、第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体の第１ないし第４の外部電極と第１及び第２の金属端子とを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体の間に滲み出すことを防止することが可能になる。
したがって、本発明に係る積層セラミック電子部品によれば、第１の積層セラミック電子部品本体及び第２の積層セラミック電子部品本体の第１ないし第４の外部電極や誘電体層に生じる不具合を防止することが可能となり、はんだに含まれるフラックス成分によるＩＲの劣化が生じないようにすることができる。
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
この明細書で用いられる方向を、次のように定義する。図１に示すように、積層セラミック電子部品１の高さ方向（積層方向）を、Ｔ方向とする。積層セラミック電子部品１の長さ方向を、Ｌ方向とする。積層セラミック電子部品１の幅方向を、Ｗ方向とする。
１．積層セラミック電子部品
図１、図４および図５に示すように、積層セラミック電子部品１は、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａと第２の金属端子３０Ｂとを有する。第１の積層セラミック電子部品本体１０Ａは、第１の積層体１２Ａと、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。第２の積層セラミック電子部品本体１０Ｂは、第２の積層体１２Ｂと、第２の積層体１２Ｂの第３の端面１２Ｂｅ上に接続される第３の外部電極２２Ｂａと、第２の積層体１２Ｂの第４の端面１２Ｂｆ上に接続される第４の外部電極２２Ｂｂと、を有する。
図１、図４および図５に示すように、積層セラミック電子部品１は、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａと第２の金属端子３０Ｂとを有する。第１の積層セラミック電子部品本体１０Ａは、第１の積層体１２Ａと、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。第２の積層セラミック電子部品本体１０Ｂは、第２の積層体１２Ｂと、第２の積層体１２Ｂの第３の端面１２Ｂｅ上に接続される第３の外部電極２２Ｂａと、第２の積層体１２Ｂの第４の端面１２Ｂｆ上に接続される第４の外部電極２２Ｂｂと、を有する。
（積層体）
第１の積層体１２Ａは、図２Ａおよび図３Ａに示すように、積層された複数の誘電体層１４Ａと積層された複数の内部電極層１６Ａとを含む。第１の積層体１２Ａは、積層方向に相対する第１の主面１２Ａａおよび第２の主面１２Ａｂと、積層方向に直交する幅方向に相対する第１の側面１２Ａｃおよび第２の側面１２Ａｄと、積層方向および幅方向に直交する長さ方向に相対する第１の端面１２Ａｅおよび第２の端面１２Ａｆと、を含む。
第１の積層体１２Ａは、図２Ａおよび図３Ａに示すように、積層された複数の誘電体層１４Ａと積層された複数の内部電極層１６Ａとを含む。第１の積層体１２Ａは、積層方向に相対する第１の主面１２Ａａおよび第２の主面１２Ａｂと、積層方向に直交する幅方向に相対する第１の側面１２Ａｃおよび第２の側面１２Ａｄと、積層方向および幅方向に直交する長さ方向に相対する第１の端面１２Ａｅおよび第２の端面１２Ａｆと、を含む。
第２の積層体１２Ｂは、図２Ｂおよび図３Ｂに示すように、積層された複数の誘電体層１４Ｂと積層された複数の内部電極層１６Ｂとを含む。第２の積層体１２Ｂは、積層方向に相対する第３の主面１２Ｂａおよび第４の主面１２Ｂｂと、積層方向に直交する幅方向に相対する第３の側面１２Ｂｃおよび第４の側面１２Ｂｄと、積層方向および幅方向に直交する長さ方向に相対する第３の端面１２Ｂｅおよび第４の端面１２Ｂｆと、を含む。
第１の積層体１２Ａの第１主面１２Ａａおよび第２主面１２Ａｂ、第２の積層体１２Ｂの第３の主面１２Ｂａおよび第４の主面１２Ｂｂは、積層セラミック電子部品１が実装される面（以下、「実装面」という。図示しない。）と平行な面である。第１および第２の積層体１２Ａ、１２Ｂは、角部（符号なし）および稜線部（符号なし）に丸みがつけられていることが好ましい。角部は、積層体の３面が交る部分であり、稜線部は、積層体の２面が交る部分である。
誘電体層１４Ａ、１４Ｂを形成する誘電体材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。誘電体層１４Ａ、１４Ｂの厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
誘電体層１４Ａ、１４Ｂは、外層部１４Ａａ、１４Ｂａと内層部１４Ａｂ、１４Ｂｂとを含む。外層部１４Ａａ、１４Ｂａは、第１および第２の積層体１２Ａ、１２Ｂの両主面１２Ａａ、１２Ａｂ、１２Ｂａ、１２Ｂｂ側に位置し、主面とその主面に最も近い内部電極層１６Ａ、１６Ｂとの間に位置する誘電体層１４Ａ、１４Ｂである。そして、第１の積層体１２Ａにおける両主面１２Ａａ、１２Ａｂ側に位置する両外層部１４Ａａに挟まれた領域が内層部１４Ａｂである。同様に、第２の積層体１２Ｂにおける両主面１２Ｂａ、１２Ｂｂ側に位置する両外層部１４Ｂａに挟まれた領域が内層部１４Ｂｂである。
第１および第２の積層体１２Ａ、１２Ｂは、積層された複数の内部電極層１６Ａ、１６Ｂを含む。複数の内部電極層１６Ａ、１６Ｂは、第１の内部電極層１６Ａａ、１６Ｂａと第２の内部電極層１６Ａｂ、１６Ｂｂとを含む。第１および第２の内部電極層１６Ａａ、１６Ｂａ、１６Ａｂ、１６Ｂｂは、複数の誘電体層１４Ａ、１４Ｂに挟まれて交互に積層されている。第１の内部電極層１６Ａａと第２の内部電極層１６Ａｂとは、互いに対向する対向電極部２０Ａａと、対向電極部２０Ａａから第１の積層体１２Ａの第１の端面１２Ａｅおよび第２の端面１２Ａｆまでの引出電極部１８Ａａ、１８Ａｂと、を備えている。引出電極部１８Ａａ、１８Ａｂは、第１の端面１２Ａｅおよび第２の端面１２Ａｆに露出している。同様に、第１の内部電極層１６Ｂａと第２の内部電極層１６Ｂｂとは、互いに対向する対向電極部２０Ｂａと、対向電極部２０Ｂａから第２の積層体１２Ｂの第３の端面１２Ｂｅおよび第４の端面１２Ｂｆまでの引出電極部１８Ｂａ、１８Ｂｂと、を備えている。引出電極部１８Ｂａ、１８Ｂｂは、第３の端面１２Ｂｅおよび第４の端面１２Ｂｆに露出している。対向電極部２０Ａａ、２０Ｂａにより電気特性（たとえば、静電容量など）が発生する。
内部電極層１６Ａ、１６Ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む例えばＡｇ－Ｐｄ合金などの合金により構成することができる。内部電極層１６Ａ、１６Ｂは、さらに誘電体層１４Ａ、１４Ｂに含まれるセラミックスと同一組成系の誘電体粒子を含んでいても良い。内部電極層１６Ａ、１６Ｂの厚みは、０．１μｍ以上２μｍ以下であることが好ましい。
第１の積層体１２Ａは、図２Ａおよび図３Ａに示すように、対向電極部２０Ａａと第１および第２の側面１２Ａｃ、１２Ａｄとの間に位置する積層体の側部（いわゆるＷギャップ２０Ａｂ）と、対向電極部２０Ａａと第１および第２の端面１２Ａｅ、１２Ａｆとの間に位置し第１および第２の内部電極層１６Ａａ、１６Ａｂのいずれか一方の引出部電極部１８Ａａ、１８Ａｂを含む積層体の端部（いわゆるＬギャップ２０Ａｃ）と、を含む。
同様に、第２の積層体１２Ｂは、図２Ｂおよび図３Ｂに示すように、対向電極部２０Ｂａと第３および第４の側面１２Ｂｃ、１２Ｂｄとの間に位置する積層体の側部（いわゆるＷギャップ２０Ｂｂ）と、対向電極部２０Ｂａと第３および第４の端面１２Ｂｅ、１２Ｂｆとの間に位置し第１および第２の内部電極層１６Ｂａ、１６Ｂｂのいずれか一方の引出部電極部１８Ｂａ、１８Ｂｂを含む積層体の端部（いわゆるＬギャップ２０Ｂｃ）と、を含む。
（外部電極）
第１の積層体１２Ａの外部電極２２Ａは、図２Ａに示すように、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。第１及び第２の外部電極２２Ａａ、２２Ａｂは、下地電極層２４Ａａ、２４Ａｂと、下地電極層２４Ａａ、２４Ａｂ上に配置されためっき電極層２６Ａａ、２６Ａｂと、を含む。下地電極層２４Ａａ、２４Ａｂは、焼付け層、樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
第１の積層体１２Ａの外部電極２２Ａは、図２Ａに示すように、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。第１及び第２の外部電極２２Ａａ、２２Ａｂは、下地電極層２４Ａａ、２４Ａｂと、下地電極層２４Ａａ、２４Ａｂ上に配置されためっき電極層２６Ａａ、２６Ａｂと、を含む。下地電極層２４Ａａ、２４Ａｂは、焼付け層、樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
同様に、第２の積層体１２Ｂの外部電極２２Ｂは、図２Ｂに示すように、第２の積層体１２Ｂの第３の端面１２Ｂｅ上に接続される第３の外部電極２２Ｂａと、第２の積層体１２Ａの第４の端面１２Ｂｆ上に接続される第４の外部電極２２Ｂｂと、を有する。第３及び第４の外部電極２２Ｂａ、２２Ｂｂは、下地電極層２４Ｂａ、２４Ｂｂと、下地電極層２４Ｂａ、２４Ｂｂ上に配置されためっき電極層２６Ｂａ、２６Ｂｂと、を含む。下地電極層２４Ｂａ、２４Ｂｂは、焼付け層、樹脂層、薄膜層等（図示しない）から選ばれる少なくとも１つを含む。
焼付け層は、ガラスと金属とを含む。ガラスは、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌおよびＬｉなどから選ばれる少なくとも１つを含む。また、ガラスの代わりに誘電体層と同種のセラミック材料を用いてもよい。焼付け層の金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層で形成されていてもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものであり、内部電極層と同時焼成したものでもよく、内部電極を焼成した後に焼き付けてもよい。なお、内部電極層と同時焼成する場合には、ガラスの代わりに誘電体層と同種のセラミック材料を用いることが好ましい。焼付け層の厚み（最も厚い部分）は、１０μｍ以上５０μｍ以下であることが好ましい。
樹脂層は、例えば、導電性粒子と熱硬化性樹脂とを含む。樹脂層を形成する場合は、焼付け層を形成せずに積層体上に直接形成してもよい。樹脂層は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに第１ないし第４の端面１２Ａｅ、１２Ａｆ、１２Ｂｅ、１２Ｂｆの表面に直接形成されてもよい。樹脂層は、複数層で形成されていてもよい。樹脂層の厚み（最も厚い部分）は、１０μｍ以上１５０μｍ以下であることが好ましい。
薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂとしては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕ等から選ばれる少なくとも１種の金属またはそれらの合金を含むことが好ましい。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂは、複数層により形成されていてもよく、好ましくは、Ｎｉめっき層とＳｎめっき層との２層構造である。Ｎｉめっき層は、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが第１及び第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装する際のはんだによって侵食されることを防止することができ、Ｓｎめっき層は、第１及び第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装する際のはんだの濡れ性を向上させ、容易に実装することができる。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂ一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
（金属端子）
第１および第２の金属端子３０Ａ、３０Ｂは、図１および図４ないし図６Ｂに示すように、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装基板に実装するために設けられる。第１の金属端子３０Ａは、第１の外部電極２２Ａａと第３の外部電極２２Ｂａとに跨るようにはんだによって接続されている。第２の金属端子３０Ｂは、第２の外部電極２２Ａｂと第４の外部電極２２Ｂｂとに跨るようにはんだによって接続されている。第１および第２の金属端子３０Ａ、３０Ｂには、たとえば、板状のリードフレームが用いられる。そして、この板状のリードフレームにより形成される一対の第１および第２の金属端子３０Ａ、３０Ｂは、断面の形状がＬ字形状に形成されている。このように、一対の第１および第２の金属端子３０Ａ、３０Ｂの断面の形状がＬ字形状に形成されると、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第１および第２の金属端子３０Ａ、３０Ｂは、図１および図４ないし図６Ｂに示すように、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装基板に実装するために設けられる。第１の金属端子３０Ａは、第１の外部電極２２Ａａと第３の外部電極２２Ｂａとに跨るようにはんだによって接続されている。第２の金属端子３０Ｂは、第２の外部電極２２Ａｂと第４の外部電極２２Ｂｂとに跨るようにはんだによって接続されている。第１および第２の金属端子３０Ａ、３０Ｂには、たとえば、板状のリードフレームが用いられる。そして、この板状のリードフレームにより形成される一対の第１および第２の金属端子３０Ａ、３０Ｂは、断面の形状がＬ字形状に形成されている。このように、一対の第１および第２の金属端子３０Ａ、３０Ｂの断面の形状がＬ字形状に形成されると、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第１の金属端子３０Ａは、第１の外部電極２２Ａａ及び第３の外部電極２２Ｂａと接続される第１の主面３０Ａａと、第１の主面３０Ａａと対向する第２の主面３０Ａｂ（積層セラミック電子部品本体とは反対側の面）と、第１の主面３０Ａａと第２の主面３０Ａｂとの間の厚みを形成する周囲面３０Ａｃと、を有する。また、第１の金属端子３０Ａは、母材となる端子本体４２Ａと端子本体４２Ａの表面に配置されるめっき層４４Ａとから構成される。
同様に、第２の金属端子３０Ｂは、第２の外部電極２２Ａｂ及び第４の外部電極２２Ｂｂと接続される第１の主面３０Ｂａと、第１の主面３０Ｂａと対向する第２の主面３０Ｂｂ（積層セラミック電子部品本体とは反対側の面）と、第１の主面３０Ｂａと第２の主面３０Ｂｂとの間の厚みを形成する周囲面３０Ｂｃと、を有する。また、第２の金属端子３０Ｂは、母材となる端子本体４２Ｂと端子本体４２Ｂの表面に配置されるめっき層４４Ｂとから構成される。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂは、第１の金属端子３０Ａと第２の金属端子３０Ｂとにおいて、空間があくように第２の主面１２Ａｂと第３の主面１２Ｂａとが対向するように配置されている。これにより、第２の主面１２Ａｂと第３の主面１２Ｂａとの濡れ性と、フラックスの表面張力によって決まるフラックス流動と、を抑制することで、フラックスが第２の主面１２Ａｂと第３の主面１２Ｂａとの間に進入することを抑制する。
第１の金属端子３０Ａおよび第２の金属端子３０Ｂは、図４ないし図６Ｂに示すように、互いに対向する面であって第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側の面の一部において、母材を露出する露出部３４Ａｅ、３４Ｂｅを有している。言い換えると、第１の金属端子３０Ａおよび第２の金属端子３０Ｂの母材が露出している部分は、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ間の空間の位置と対向するように設けられる。具体的には、第１および第２の金属端子３０Ａ、３０Ｂの一部の平滑な表面を持つめっき層４４Ａ、４４Ｂを除去し、母材を露出させることで、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ付近のフラックスを露出部３４Ａｅ、３４Ｂｅに拘束し、流動を抑制する。これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１及び第２の金属端子３０Ａ、３０Ｂとを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの間に滲み出すことを防止することが可能になる。したがって、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂや誘電体層１４Ａ、１４Ｂに生じる不具合を防止することが可能となり、はんだに含まれるフラックス成分によるＩＲの劣化を生じないようにすることができる。なお、露出部３４Ａｅ、３４Ｂｅにめっき成分が一部残存してもよいが、露出部３４Ａｅ、３４Ｂｅの表面を荒らすことで、より顕著な効果が得られる。
第１の金属端子３０Ａは、第１の外部電極２２Ａａに接続される第１の端子接合部３２Ａと、第１の端子接合部３２Ａから延びる第１の延長部３４Ａと、第１の延長部３４Ａを介して第３の外部電極２２Ｂａに接続される第２の端子接合部３６Ａと、第２の端子接合部３６Ａから第２の積層セラミック電子部品本体１０Ｂと実装面との間に隙間ができるように延びる第２の延長部３８Ａと、第２の延長部３８Ａに接続され第２の延長部３８Ａから実装面と平行に延びる第１の実装部４０Ａと、を有する。
同様に、第２の金属端子３０Ｂは、第２の外部電極２２Ａｂに接続される第３の端子接合部３２Ｂと、第３の端子接合部３２Ｂから延びる第３の延長部３４Ｂと、第３の延長部３４Ｂを介して第４の外部電極２２Ｂｂに接続される第４の端子接合部３６Ｂと、第４の端子接合部３６Ｂから第２の積層セラミック電子部品本体１０Ｂと実装面との間に隙間ができるように延びる第４の延長部３８Ｂと、第４の延長部３８Ｂに接続され第４の延長部３８Ｂから実装面と平行に延びる第２の実装部４０Ｂと、を有する。
この構成による第１および第２の金属端子３０Ａ、３０Ｂを介在させることで、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂに対して、熱衝撃を加わりにくくすることができる。また、温度変化によるストレスや、配線基板の変形が生じたとしても、第１および第２の金属端子３０Ａ、３０Ｂの弾性的変形によって有利に吸収することができる。
（端子接合部）
第１の金属端子３０Ａの第１の端子接合部３２Ａは、第１の積層セラミック電子部品本体１０Ａの第１の端面１２Ａｅに設けられた第１の外部電極２２Ａａに接続される部分である。第１の金属端子３０Ａの第２の端子接合部３６Ａは、第２の積層セラミック電子部品本体１０Ｂの第３の端面１２Ｂｅに設けられた第３の外部電極２２Ｂａに接続される部分である。第２の金属端子３０Ｂの第３の端子接合部３２Ｂは、第１の積層セラミック電子部品本体１０Ａの第２の端面１２Ａｆに設けられた第２の外部電極２２Ａｂに接続される部分である。第２の金属端子３０Ｂの第４の端子接合部３６Ｂは、第２の積層セラミック電子部品本体１０Ｂの第４の端面１２Ｂｆに設けられた第４の外部電極２２Ｂｂに接続される部分である。
第１の金属端子３０Ａの第１の端子接合部３２Ａは、第１の積層セラミック電子部品本体１０Ａの第１の端面１２Ａｅに設けられた第１の外部電極２２Ａａに接続される部分である。第１の金属端子３０Ａの第２の端子接合部３６Ａは、第２の積層セラミック電子部品本体１０Ｂの第３の端面１２Ｂｅに設けられた第３の外部電極２２Ｂａに接続される部分である。第２の金属端子３０Ｂの第３の端子接合部３２Ｂは、第１の積層セラミック電子部品本体１０Ａの第２の端面１２Ａｆに設けられた第２の外部電極２２Ａｂに接続される部分である。第２の金属端子３０Ｂの第４の端子接合部３６Ｂは、第２の積層セラミック電子部品本体１０Ｂの第４の端面１２Ｂｆに設けられた第４の外部電極２２Ｂｂに接続される部分である。
第１の金属端子３０Ａの第１の端子接合部３２Ａは、たとえば、第１の積層セラミック電子部品本体１０Ａの第１の端面１２Ａｅ上の第１の外部電極２２Ａａと同等の大きさの矩形状に形成され、片面が第１の外部電極２２Ａａにはんだによって接続されていることが好ましい。第１の金属端子３０Ａの第２の端子接合部３６Ａは、たとえば、第２の積層セラミック電子部品本体１０Ｂの第３の端面１２Ｂｅ上の第３の外部電極２２Ｂａと同等の大きさの矩形状に形成され、片面が第３の外部電極２２Ｂａにはんだによって接続されていることが好ましい。第２の金属端子３０Ｂの第３の端子接合部３２Ｂは、たとえば、第１の積層セラミック電子部品本体１０Ａの第２の端面１２Ａｆ上の第２の外部電極２２Ａｂと同等の大きさの矩形状に形成され、片面が第２の外部電極２２Ａｂにはんだによって接続されていることが好ましい。第２の金属端子３０Ｂの第４の端子接合部３６Ｂは、たとえば、第２の積層セラミック電子部品本体１０Ｂの第４の端面１２Ｂｆ上の第４の外部電極２２Ｂｂと同等の大きさの矩形状に形成され、片面が第４の外部電極２２Ｂｂにはんだによって接続されていることが好ましい。
（第１の延長部および第３の延長部）
第１の金属端子３０Ａの第１の延長部３４Ａは、第１の端子接合部３２Ａの一方の端部と第２の端子接合部３６Ａの一方の端部とを接続する部分である。第１の延長部３４Ａは、第３の延長部３４Ｂと対向する面であって第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側の面において、第１の金属端子３０Ａの母材が露出している露出部３４Ａｅを有している。露出部３４Ａｅは、第１の金属端子３０Ａの一部の平滑な表面を持つめっき層４４Ａを除去し、母材を露出させて、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ付近のフラックスを拘束し、流動を抑制する。
第１の金属端子３０Ａの第１の延長部３４Ａは、第１の端子接合部３２Ａの一方の端部と第２の端子接合部３６Ａの一方の端部とを接続する部分である。第１の延長部３４Ａは、第３の延長部３４Ｂと対向する面であって第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側の面において、第１の金属端子３０Ａの母材が露出している露出部３４Ａｅを有している。露出部３４Ａｅは、第１の金属端子３０Ａの一部の平滑な表面を持つめっき層４４Ａを除去し、母材を露出させて、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ付近のフラックスを拘束し、流動を抑制する。
第２の金属端子３０Ｂの第３の延長部３４Ｂは、第３の端子接合部３２Ｂの一方の端部と第４の端子接合部３６Ｂの一方の端部とを接続する部分である。第３の延長部３４Ｂは、第１の延長部３４Ａと対向する面であって第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側の面において、第２の金属端子３０Ｂの母材が露出している露出部３４Ｂｅを有している。露出部３４Ｂｅは、第２の金属端子３０Ｂの一部の平滑な表面を持つめっき層４４Ｂを除去し、母材を露出させて、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ付近のフラックスを拘束し、流動を抑制する。
これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１ないし第２の金属端子３０Ａ、３０Ｂとを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの間に滲み出すことを防止することが可能になる。したがって、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂや誘電体層１４Ａ、１４Ｂに生じる不具合を防止することが可能となり、はんだに含まれるフラックス成分によるＩＲの劣化が生じないようにすることができる。なお、露出部３４Ａｅ、３４Ｂｅの表面を荒らすことで、より顕著な効果が得られる。
第１の金属端子３０Ａおよび第２の金属端子３０Ｂの露出部３４Ａｅ、３４Ｂｅの高さ方向Ｔに沿った長さは、第１の積層セラミック電子部品本体１０Ａまたは第２の積層セラミック電子部品本体１０Ｂの高さの４％以上１００％以下の長さを持つことが好ましく、８％以上８０％以下の長さであることがより好ましい。これにより、フラックスによる第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの誘電体層１４Ａ、１４Ｂや第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂに生じる不具合を防止し、はんだに含まれるフラックス成分によるＩＲの劣化が生じないようにすることができるだけでなく、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂの接合面積を一定量以上確保することができるため、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂと実装基板との固着力を確保することができる。
第１の金属端子３０Ａおよび第２の金属端子３０Ｂの露出部３４Ａｅ、３４Ｂｅの形状としては、例えば、図７（ａ）ないし（ｇ）に示すように、ストライプ形状、複数のストライプ形状、分割したストライプ形状、第１および第３の延長部３４Ａ、３４Ｂの中央部のみ露出する形状、十字形状、円形状、ジグザグ形状などが挙げられる。
第１の延長部３４Ａおよび第３の延長部３４Ｂは、たとえば矩形板状を有しており、第１および第３の端子接合部３２Ａ、３２Ｂから実装面に向かって延び、第１および第３の端子接合部３２Ａ、３２Ｂと一平面状に形成されている。第１の延長部３４Ａおよび第３の延長部３４Ｂは、幅方向の長さすなわち第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向の長さが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さと同じ長さで形成されていることが好ましいが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さより短くても長くても良い。また、第１の延長部３４Ａおよび第３の延長部３４Ｂには、切り欠きなどが設けられていてもよい。
（第２の延長部および第４の延長部）
第１の金属端子３０Ａの第２の延長部３８Ａは、第２の端子接合部３６Ａの第１の延長部３４Ａが接続する端部と反対側の端部に接続され、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂと実装面との間に隙間ができるように延びる部分である。第２の延長部３８Ａは、幅方向の長さすなわち第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向の長さが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さと同じ長さで形成されていることが好ましいが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さより短くても長くても良い。また、第２の延長部３８Ａには、切り欠きなどが設けられていてもよい。
第１の金属端子３０Ａの第２の延長部３８Ａは、第２の端子接合部３６Ａの第１の延長部３４Ａが接続する端部と反対側の端部に接続され、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂと実装面との間に隙間ができるように延びる部分である。第２の延長部３８Ａは、幅方向の長さすなわち第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向の長さが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さと同じ長さで形成されていることが好ましいが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さより短くても長くても良い。また、第２の延長部３８Ａには、切り欠きなどが設けられていてもよい。
第２の金属端子３０Ｂの第４の延長部３８Ｂは、第４の端子接合部３６Ｂの第３の延長部３４Ｂが接続する端部と反対側の端部に接続され、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂと実装面との間に隙間ができるように延びる部分である。第４の延長部３８Ｂは、幅方向の長さすなわち第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向の長さが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さと同じ長さで形成されていることが好ましいが、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの幅方向の長さより短くても長くても良い。また、第４の延長部３８Ｂには、切り欠きなどが設けられていてもよい。
第２の延長部３８Ａおよび第４の延長部３８Ｂは、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂを、実装基板から浮かせるためのものである。これにより、交流電圧が加わることで第１および第２の金属端子３０Ａ、３０Ｂの弾性変形によって誘電体層１４Ａ、１４Ｂに生じる機械的歪みを吸収することができ、その機械的歪みによる振動が第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂを介して基板に伝達されることを抑えて雑音の発生を減少することができる。
（第１の実装部および第２の実装部）
第１の実装部４０Ａは、第１の金属端子３０Ａの第２の延長部３８Ａに接続され、第２の延長部３８Ａから第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びる部分である。この部分によって、積層セラミック電子部品１は、実装基板に実装される。第１の実装部４０Ａは、第２の延長部３８Ａの端部から第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びて折り曲げて形成される。なお、第１の実装部４０Ａの折り曲げられる方向は、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側に折り曲げられていても良いし、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側と反対側に折り曲げられていても良い。第１の実装部４０Ａの第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向の長さは、特に限定されないが、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂ上に形成される第３の外部電極２２Ｂａの同方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１をマウントする際において、積層セラミック電子部品１を下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１の第３の外部電極２２Ｂａを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
第１の実装部４０Ａは、第１の金属端子３０Ａの第２の延長部３８Ａに接続され、第２の延長部３８Ａから第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びる部分である。この部分によって、積層セラミック電子部品１は、実装基板に実装される。第１の実装部４０Ａは、第２の延長部３８Ａの端部から第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びて折り曲げて形成される。なお、第１の実装部４０Ａの折り曲げられる方向は、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側に折り曲げられていても良いし、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側と反対側に折り曲げられていても良い。第１の実装部４０Ａの第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向の長さは、特に限定されないが、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂ上に形成される第３の外部電極２２Ｂａの同方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１をマウントする際において、積層セラミック電子部品１を下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１の第３の外部電極２２Ｂａを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
第２の実装部４０Ｂは、第２の金属端子３０Ｂの第４の延長部３８Ｂに接続され、第４の延長部３８Ｂから第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びる部分である。この部分によって、積層セラミック電子部品１は、実装基板に実装される。第２の実装部４０Ｂは、第４の延長部３８Ｂの端部から第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びて折り曲げて形成される。なお、第２の実装部４０Ｂの折り曲げられる方向は、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側に折り曲げられていても良いし、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂ側と反対側に折り曲げられていても良い。第２の実装部４０Ｂの第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向並びに第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向の長さは、特に限定されないが、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂ上に形成される第４の外部電極２２Ｂｂの同方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１をマウントする際において、積層セラミック電子部品１を下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１の第４の外部電極２２Ｂｂを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
（金属端子全般）
端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。具体的には、例えば、端子本体４２Ａ、４２Ｂの母材をＦｅ－４２Ｎｉ合金やＦｅ－１８Ｃｒ合金とすることができる。端子本体４２Ａ、４２Ｂの厚みは０．０５ｍｍから０．５ｍｍ程度であることが好ましい。めっき層４４Ａ、４４Ｂのそれぞれは、下層めっき層（図示しない）と上層めっき層（図示しない）とを有する。下層めっき層は、端子本体４２Ａ、４２Ｂの上に形成されており、上層めっき層は、下層めっき層の上に形成されている。なお、下層めっき層及び上層めっき層のそれぞれは、複数のめっき層により構成されていてもよい。さらに、めっき層４４Ａ、４４Ｂは、少なくとも、第１の金属端子３０Ａの第１の実装部４０Ａ及び第２の延長部３８Ａ並びに第２の金属端子３０Ｂの第２の実装部４０Ｂ及び第４の延長部３８Ｂの周囲面３０Ａｃ、３０Ｂｃにおいては形成されていなくてもよい。これにより、積層セラミック電子部品１を実装基板にはんだにより実装する際に、はんだの第１及び第２の金属端子３０Ａ、３０Ｂへの濡れ上がりを抑制することが可能になる。そのため、第２の積層セラミック電子部品本体１０Ｂと第１の実装部４０Ａおよび第２の実装部４０Ｂとの間（浮き部分）にはんだが濡れ上がることを抑制することができ、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができるため、基板への振動伝達を抑制することができ、安定して積層セラミック電子部品１の鳴き抑制効果を発揮することが可能になる。尚、第１及び第２の金属端子３０Ａ、３０Ｂの周囲面３０Ａｃ、３０Ｂｃの全面においてめっき層４４Ａ、４４Ｂが形成されていなくても良い。
端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。具体的には、例えば、端子本体４２Ａ、４２Ｂの母材をＦｅ－４２Ｎｉ合金やＦｅ－１８Ｃｒ合金とすることができる。端子本体４２Ａ、４２Ｂの厚みは０．０５ｍｍから０．５ｍｍ程度であることが好ましい。めっき層４４Ａ、４４Ｂのそれぞれは、下層めっき層（図示しない）と上層めっき層（図示しない）とを有する。下層めっき層は、端子本体４２Ａ、４２Ｂの上に形成されており、上層めっき層は、下層めっき層の上に形成されている。なお、下層めっき層及び上層めっき層のそれぞれは、複数のめっき層により構成されていてもよい。さらに、めっき層４４Ａ、４４Ｂは、少なくとも、第１の金属端子３０Ａの第１の実装部４０Ａ及び第２の延長部３８Ａ並びに第２の金属端子３０Ｂの第２の実装部４０Ｂ及び第４の延長部３８Ｂの周囲面３０Ａｃ、３０Ｂｃにおいては形成されていなくてもよい。これにより、積層セラミック電子部品１を実装基板にはんだにより実装する際に、はんだの第１及び第２の金属端子３０Ａ、３０Ｂへの濡れ上がりを抑制することが可能になる。そのため、第２の積層セラミック電子部品本体１０Ｂと第１の実装部４０Ａおよび第２の実装部４０Ｂとの間（浮き部分）にはんだが濡れ上がることを抑制することができ、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができるため、基板への振動伝達を抑制することができ、安定して積層セラミック電子部品１の鳴き抑制効果を発揮することが可能になる。尚、第１及び第２の金属端子３０Ａ、３０Ｂの周囲面３０Ａｃ、３０Ｂｃの全面においてめっき層４４Ａ、４４Ｂが形成されていなくても良い。
第１の金属端子３０Ａの第１の実装部４０Ａ及び第２の延長部３８Ａ並びに第２の金属端子３０Ｂの第２の実装部４０Ｂ及び第４の延長部３８Ｂの周囲面３０Ａｃ、３０Ｂｃ、または、第１及び第２の金属端子３０Ａ、３０Ｂの周囲面３０Ａｃ、３０Ｂｃの全面のめっき層４４Ａ、４４Ｂを除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば水酸化ナトリウム）による除去、めっき層形成前にレジストでめっきを形成しない部分を覆って第１及び第２の金属端子３０Ａ、３０Ｂにめっき層４４Ａ、４４Ｂを形成した後にレジストを除去するといった方法で除去することができる。
下層めっき層は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、下層めっき層のそれぞれは、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。上層めっき層は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、上層めっき層は、ＳｎまたはＳｎを主成分として含む合金からなることが好ましい。これにより、第１および第２の金属端子３０Ａ、３０Ｂと第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂとのはんだ濡れ性を向上させるとともに、露出部３４Ａｅ、３４Ｂｅのはんだ濡れ性に大きな差をつけることができる。図８に示すように、第１および第２の金属端子３０Ａ、３０Ｂと第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂとをはんだによって接合する際に、はんだを濡れ性のよいめっき層部分に選択的に移動させることで、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを引き離す応力を生じさせ、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間に隙間を確実に確保することが可能になる。下層めっき層の厚みは、０．２μｍから５．０μｍ程度であることが好ましい。上層めっき層の厚みは、１．０μｍから５．０μｍ程度であることが好ましい。端子本体４２Ａ、４２Ｂ及び下層めっき層のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂの耐熱性を向上させることができる。
（はんだ）
はんだは、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂとを接合するために用いられる。はんだは、例えば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦはんだを用いることができる。特に、Ｓｎ－Ｓｂ系のはんだの場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
はんだは、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂとを接合するために用いられる。はんだは、例えば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦはんだを用いることができる。特に、Ｓｎ－Ｓｂ系のはんだの場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
（積層セラミック電子部品）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂは、空間があくように第２の主面１２Ａｂと第３の主面１２Ｂａとが対向するように配置されている。第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間の空間の長さは、積層セラミック電子部品１の高さ方向（Ｔ方向）に沿って、０．１ｍｍ以上１．０ｍｍ以下の間隔があいていることが好ましい。これにより、第２の主面１２Ａｂと第３の主面１２Ｂａとの濡れ性と、フラックスの表面張力によって決まるフラックス流動と、を抑制することで、フラックスが第２の主面１２Ａｂと第３の主面１２Ｂａとの間に進入することを抑制することができるようになる。積層セラミック電子部品１の長さ方向（Ｌ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＬ方向の寸法を、Ｌ寸法とする。Ｌ寸法は、２．０ｍｍ以上７．０ｍｍ以下であることが好ましい。積層セラミック電子部品１の高さ方向（Ｔ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＴ方向の寸法を、Ｔ寸法とする。Ｔ寸法は、２．０ｍｍ以上８．０ｍｍ以下であることが好ましい。積層セラミック電子部品１の幅方向（Ｗ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＷ方向の寸法を、Ｗ寸法とする。Ｗ寸法は、１．２ｍｍ以上６．５ｍｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂは、空間があくように第２の主面１２Ａｂと第３の主面１２Ｂａとが対向するように配置されている。第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間の空間の長さは、積層セラミック電子部品１の高さ方向（Ｔ方向）に沿って、０．１ｍｍ以上１．０ｍｍ以下の間隔があいていることが好ましい。これにより、第２の主面１２Ａｂと第３の主面１２Ｂａとの濡れ性と、フラックスの表面張力によって決まるフラックス流動と、を抑制することで、フラックスが第２の主面１２Ａｂと第３の主面１２Ｂａとの間に進入することを抑制することができるようになる。積層セラミック電子部品１の長さ方向（Ｌ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＬ方向の寸法を、Ｌ寸法とする。Ｌ寸法は、２．０ｍｍ以上７．０ｍｍ以下であることが好ましい。積層セラミック電子部品１の高さ方向（Ｔ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＴ方向の寸法を、Ｔ寸法とする。Ｔ寸法は、２．０ｍｍ以上８．０ｍｍ以下であることが好ましい。積層セラミック電子部品１の幅方向（Ｗ方向）の寸法、すなわち、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂと第１および第２の金属端子３０Ａ、３０Ｂとを含むＷ方向の寸法を、Ｗ寸法とする。Ｗ寸法は、１．２ｍｍ以上６．５ｍｍ以下であることが好ましい。
（積層セラミック電子部品の変形例）
第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂのそれぞれの内部電極層１６Ａ、１６Ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。本実施形態において、対向電極部２０Ａａ、２０Ｂａでは内部電極層１６Ａ、１６Ｂが誘電体セラミックによる誘電体層１４Ａ、１４Ｂを介して対向することにより容量が形成されている。これにより、積層セラミック電子部品１は、コンデンサとして機能する。そのほか、誘電体層１４Ａ、１４Ｂには、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックを用いられることもできる。また、積層セラミック電子部品１は、圧電体セラミックを用いた場合、圧電部品として機能し、半導体セラミックを用いた場合、サーミスタとして機能し、磁性体セラミックを用いた場合、インダクタとして機能する。ただし、インダクタの場合、内部電極層１６Ａ、１６Ｂは、コイル状の導体となる。
第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂのそれぞれの内部電極層１６Ａ、１６Ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。本実施形態において、対向電極部２０Ａａ、２０Ｂａでは内部電極層１６Ａ、１６Ｂが誘電体セラミックによる誘電体層１４Ａ、１４Ｂを介して対向することにより容量が形成されている。これにより、積層セラミック電子部品１は、コンデンサとして機能する。そのほか、誘電体層１４Ａ、１４Ｂには、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミック、フェライトなどの磁性体セラミックを用いられることもできる。また、積層セラミック電子部品１は、圧電体セラミックを用いた場合、圧電部品として機能し、半導体セラミックを用いた場合、サーミスタとして機能し、磁性体セラミックを用いた場合、インダクタとして機能する。ただし、インダクタの場合、内部電極層１６Ａ、１６Ｂは、コイル状の導体となる。
めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂに関し、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂのそれぞれは、第１の積層体１２Ａまたは第２の積層体１２Ｂの表面に直接形成され第１の内部電極層１６Ａａ、１６Ｂａまたは第２の内部電極層１６Ａｂ、１６Ｂｂに電気的に接続されるめっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂを含む構造であってもよい。すなわち、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂのそれぞれは、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが設けられずにめっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂが設けられる構造であってもよい。このような場合、前処理として第１の積層体１２Ａまたは第２の積層体１２Ｂの表面に触媒を配設した後で、めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂが形成されてもよい。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂは、第１の積層体１２Ａまたは第２の積層体１２Ｂの表面に形成される下層めっき電極（図示しない）と、当該下層めっき電極の表面に形成される上層めっき電極（図示しない）と、を含むことが好ましい。下層めっき電極および上層めっき電極は、それぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎなどから選ばれる少なくとも１種の金属またはそれらの合金を含むことが好ましい。下層めっき電極は、はんだバリア性能を有するＮｉを用いて形成されることが好ましく、上層めっき電極は、はんだ濡れ性が良好なＳｎやＡｕを用いて形成されることが好ましい。また、例えば、第１の内部電極層１６Ａａ、１６Ｂａおよび第２の内部電極層１６Ａｂ、１６ＢｂがＮｉを用いて形成される場合、下層めっき電極は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき電極は、必要に応じて形成されればよく、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂは、それぞれ、下層めっき電極のみで構成されてもよい。さらに、上層めっき電極を最外層としてもよいし、上層めっき電極の表面にさらに他のめっき電極を形成してもよい。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂの１層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂは、ガラスを含まないことが好ましい。めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂの単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
また、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの形状は、矩形状に限らず、図９に示すような切り欠きや穴が形成されている形状であってもよい。この場合において、切り欠きや穴の数は、単数であっても複数にわたって形成されていてもよい。
第１の金属端子３０Ａの第１の端子接合部３２Ａおよび第２の端子接合部３６Ａならびに第２の金属端子３０Ｂの第３の端子接合部３２Ｂおよび第４の端子接合部３６Ｂには、第１の積層セラミック電子部品本体１０Ａの第１および第２の側面１２Ａｃ、１２Ａｄならびに第２の積層セラミック電子部品本体１０Ｂの第３および第４の側面１２Ｂｃ、１２Ｂｄと対向するように延びるリブ部（図示しない）が設けられていてもよい。このように、リブ部を設けることにより、第１の金属端子３０Ａおよび第２の金属端子３０Ｂの第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの剛性を向上させることができる。これにより、例えば、積層セラミック電子部品１にＬ方向から荷重が加わった際に、第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂの変形を抑制することができる。
２．積層セラミック電子部品の製造方法
（第１および第２の積層セラミック電子部品本体の製造方法）
誘電体シートと、内部電極層１６Ａ、１６Ｂ用の導電性ペーストと、を準備する。誘電体シートと内部電極層１６Ａ、１６Ｂ用の導電性ペーストとには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
（第１および第２の積層セラミック電子部品本体の製造方法）
誘電体シートと、内部電極層１６Ａ、１６Ｂ用の導電性ペーストと、を準備する。誘電体シートと内部電極層１６Ａ、１６Ｂ用の導電性ペーストとには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層１６Ａ、１６Ｂ用の導電性ペーストを印刷し、内部電極パターンを形成する。
内部電極パターンが印刷されていない外層部１４Ａａ、１４Ｂａ用の誘電体シートを所定枚数積層し、その上に内部電極パターンが印刷された誘電体シートを順次積層し、その上に外層部１４Ａａ、１４Ｂａ用の誘電体シートを所定枚数積層し、積層シートを作製する。
積層シートを静水圧プレスなどの手段により積層方向（Ｔ方向）にプレスし積層ブロックを作製する。
積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
積層チップを焼成し、第１の積層体１２Ａ及び第２の積層体１２Ｂを作製する。焼成温度は、誘電体層１４Ａ、１４Ｂや内部電極層１６Ａ、１６Ｂの材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが焼付け層である場合には、第１の積層体１２Ａ及び第２の積層体１２Ｂの両端面に外部電極２２Ａ、２２Ｂ用の導電性ペーストを塗布し、焼き付け、外部電極２２Ａ、２２Ｂの下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂとなる焼付け層を形成する。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。さらに、必要に応じて、焼付け層の表面にめっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂを施す。焼付け層を形成する場合には、ガラス成分と金属とを含む導電性ペーストを、例えばディッピングなどの方法により、塗布し、その後、焼き付け処理を行い、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを形成する。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で第１の積層体１２Ａ及び第２の積層体１２Ｂ上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは第１の積層体１２Ａ及び第２の積層体１２Ｂ上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは第１の積層体１２Ａ及び第２の積層体１２Ｂ上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを形成することができる。薄膜層で形成された下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂは、金属粒子が堆積された１μｍ以下の層とする。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを設けずに第１の積層体１２Ａ及び第２の積層体１２Ｂの内部電極層１６Ａ、１６Ｂの露出部にめっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂを設けてもよい。その場合は、以下の方法で形成することができる。
第１の積層体１２Ａ及び第２の積層体１２Ｂの第１の端面１２Ａｅ及び第２の端面１２Ａｆならびに第３の端面１２Ｂｅ及び第４の端面１２Ｂｆにめっき処理を施し、内部電極層１６Ａ、１６Ｂの露出部上に下層めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
第１の積層体１２Ａ及び第２の積層体１２Ｂの第１の端面１２Ａｅ及び第２の端面１２Ａｆならびに第３の端面１２Ｂｅ及び第４の端面１２Ｂｆにめっき処理を施し、内部電極層１６Ａ、１６Ｂの露出部上に下層めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
その後、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂの表面に、めっき電極層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂが形成される。本実施形態では焼付け層上にＮｉめっき層およびＳｎめっき層を形成した。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂが得られる。
（積層セラミック電子部品の製造方法）
上記方法で製造された第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂに対して、第１および第２の金属端子３０Ａ、３０Ｂを取り付け、積層セラミック電子部品１を製造する方法を説明する。
上記方法で製造された第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂに対して、第１および第２の金属端子３０Ａ、３０Ｂを取り付け、積層セラミック電子部品１を製造する方法を説明する。
第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを、第２の主面１２Ａｂ及び第３の主面１２Ｂａ同士が対向するように整列させる。
第１の延長部３４Ａおよび第３の延長部３４Ｂの第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ａ側の面において、露出部３４Ａｅおよび露出部３４Ｂｅが形成されている第１の金属端子３０Ａおよび第２の金属端子３０Ｂを準備する。露出部３４Ａｅ、３４Ｂｅを形成する方法すなわち第１の金属端子３０Ａおよび第２の金属端子３０Ｂにおいて端子本体４２Ａ、４２Ｂ（母材）を露出させる方法としては、機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（例えば水酸化ナトリウム）による除去、第１の金属端子３０Ａおよび第２の金属端子３０Ｂのめっき層４４Ａ、４４Ｂ形成前にレジストでめっきを形成しない部分を覆って第１の金属端子３０Ａおよび第２の金属端子３０Ｂにめっき層４４Ａ、４４Ｂを形成した後にレジストを除去するといった方法、などが挙げられる。
第１の積層セラミック電子部品本体１０Ａの第１の外部電極２２Ａａおよび第２の外部電極２２Ａｂにはんだを塗布する。
同様に、第２の積層セラミック電子部品本体１０Ｂの第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂにはんだを塗布する。
はんだが塗布された第１の外部電極２２Ａａと第１の端子接合部３２Ａとが接触するように、かつ、はんだが塗布された第３の外部電極２２Ｂａと第２の端子接合部３６Ａとが接触するように、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを保持した状態で、リフローによって接合する。リフロー温度は２６０℃以上２８０℃以下であることが好ましい。
同様に、はんだが塗布された第２の外部電極２２Ａｂと第３の端子接合部３２Ｂとが接触するように、かつ、はんだが塗布された第４の外部電極２２Ｂｂと第４の端子接合部３６Ｂとが接触するように、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを保持した状態で、リフローによって接合する。リフロー温度は２６０℃以上２８０℃であることが好ましい。
リフロー実装する工程では、図８に示すように、はんだが溶融し、溶融したはんだにおいて、露出部３４Ａｅ、３４Ｂｅを有する第１の延長部３４Ａおよび第３の延長部３４Ｂを避けるように表面張力が働くことによって、対向する第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂとが引き離される力が働き、所定の空間が空いた状態で、第１の外部電極２２Ａａと第１の端子接合部３２Ａおよび第３の外部電極２２Ｂａと第２の端子接合部３６Ａ、ならびに、第２の外部電極２２Ａｂと第３の端子接合部３２Ｂおよび第４の外部電極２２Ｂｂと第４の端子接合部３６Ｂが接合される。これにより、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間に容易に空間を設けることができる。
第１および第２の金属端子３０Ａ、３０Ｂの平滑な表面を持つめっき層の一部を除去し、母材を露出させて、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂ付近のフラックスを露出部３４Ａｅ、３４Ｂｅに拘束し、流動を抑制することができる。これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１および第２の金属端子３０Ａ、３０Ｂとを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの間に滲み出すことを防止することが可能になる。したがって、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂや誘電体層１４Ａ、１４Ｂに生じる不具合を防止することが可能となり、はんだに含まれるフラックス成分によるＩＲの劣化が生じないようにすることができる。
３．実験データ
上記の製造方法にしたがって、実施例１ないし実施例７の積層セラミック電子部品１をそれぞれ複数作製し、フラックス残渣の有無確認、耐湿負荷試験および固着力試験を行なった。ここでは、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂとして積層セラミックコンデンサを用いた。
また比較例として、母材が露出しない金属端子を用いた金属端子付きの積層セラミック電子部品を準備した。
実施例および比較例に用いた積層セラミック電子部品１の各種パラメータは、以下のとおりである。
上記の製造方法にしたがって、実施例１ないし実施例７の積層セラミック電子部品１をそれぞれ複数作製し、フラックス残渣の有無確認、耐湿負荷試験および固着力試験を行なった。ここでは、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂとして積層セラミックコンデンサを用いた。
また比較例として、母材が露出しない金属端子を用いた金属端子付きの積層セラミック電子部品を準備した。
実施例および比較例に用いた積層セラミック電子部品１の各種パラメータは、以下のとおりである。
（実施例１の構造）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂのサイズ設計値：Ｌ×Ｗ×Ｔ＝５．７ｍｍ×５．０ｍｍ×２．５ｍｍ
チップ（積層セラミック電子部品本体）個数：２個
誘電体層：ＺｒＣａＯ3
内部電極層：Ｎｉ
・外部電極構造
下地電極層（焼付け層）：Ｃｕ
めっき電極層：Ｎｉめっき、Ｓｎめっきの２層構造
第１ないし第４の外部電極は、第１および第２の積層セラミック電子部品本体の第１ないし第４の端面にのみ形成する。
第１および第２の端面の周囲を周回するようにサドル部分を形成する。
・金属端子
端子本体：ＳＵＳ４３０ステンレス鋼
下層めっき電極：Ｃｕ
上層めっき電極：Ｓｎ
露出部形状：図７（ａ）に示すストライプ形状
露出部幅：１００μｍ（チップＴ寸の４％）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂのサイズ設計値：Ｌ×Ｗ×Ｔ＝５．７ｍｍ×５．０ｍｍ×２．５ｍｍ
チップ（積層セラミック電子部品本体）個数：２個
誘電体層：ＺｒＣａＯ3
内部電極層：Ｎｉ
・外部電極構造
下地電極層（焼付け層）：Ｃｕ
めっき電極層：Ｎｉめっき、Ｓｎめっきの２層構造
第１ないし第４の外部電極は、第１および第２の積層セラミック電子部品本体の第１ないし第４の端面にのみ形成する。
第１および第２の端面の周囲を周回するようにサドル部分を形成する。
・金属端子
端子本体：ＳＵＳ４３０ステンレス鋼
下層めっき電極：Ｃｕ
上層めっき電極：Ｓｎ
露出部形状：図７（ａ）に示すストライプ形状
露出部幅：１００μｍ（チップＴ寸の４％）
（実施例２の構造）
露出部幅以外は実施例１と同様
露出部幅：２００μｍ（チップＴ寸の８％）
露出部幅以外は実施例１と同様
露出部幅：２００μｍ（チップＴ寸の８％）
（実施例３の構造）
露出部幅以外は実施例１と同様
露出部幅：５００μｍ（チップＴ寸の２０％）
露出部幅以外は実施例１と同様
露出部幅：５００μｍ（チップＴ寸の２０％）
（実施例４の構造）
露出部幅以外は実施例１と同様
露出部幅：１０００μｍ（チップＴ寸の５０％）
露出部幅以外は実施例１と同様
露出部幅：１０００μｍ（チップＴ寸の５０％）
（実施例５の構造）
露出部幅以外は実施例1と同様
露出部幅：２０００μｍ（チップＴ寸の８０％）
露出部幅以外は実施例1と同様
露出部幅：２０００μｍ（チップＴ寸の８０％）
（実施例６の構造）
露出部幅以外は実施例１と同様
露出部幅：２５００μｍ（チップＴ寸の１００％）
露出部幅以外は実施例１と同様
露出部幅：２５００μｍ（チップＴ寸の１００％）
（実施例７の構造）
露出部幅以外は実施例１と同様
露出部幅：３０００μｍ（チップＴ寸の１２０％）
露出部幅以外は実施例１と同様
露出部幅：３０００μｍ（チップＴ寸の１２０％）
（比較例の構造）
露出部幅以外は実施例１と同様
露出部幅：トリミング無し
露出部幅以外は実施例１と同様
露出部幅：トリミング無し
積み重ねられた第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間に滲み出したフラックス残渣の有無についての試験結果は、表１のとおりである。
なお、実施例１において、フラックス残渣有りサンプル数３／１０となっているが、比較例と比して効果が認められる。
なお、実施例１において、フラックス残渣有りサンプル数３／１０となっているが、比較例と比して効果が認められる。
耐湿負荷試験についての結果は、表２のとおりである。
固着力試験についての結果は、表３のとおりである。
（試験方法）
・積み重ねられた第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体の間に滲み出したフラックス残渣の確認方法
上記の方法で作製したそれぞれのサンプルに関してデジタルマイクロスコープによる観察を行った。サンプルを正立させ、第１および第２の積層セラミック電子部品本体の側面と直交する方向から観察した。その際、観察側の１８０°対向側に光源を配置した。第１および第２の積層セラミック電子部品本体の下地電極層が第１および第２の積層体の端面から主面又は側面側へ延在している距離（ｅ寸）を形成する部分よりも内側にフラックスが滲み出しているサンプルをＮＧと判断した。
・積み重ねられた第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体の間に滲み出したフラックス残渣の確認方法
上記の方法で作製したそれぞれのサンプルに関してデジタルマイクロスコープによる観察を行った。サンプルを正立させ、第１および第２の積層セラミック電子部品本体の側面と直交する方向から観察した。その際、観察側の１８０°対向側に光源を配置した。第１および第２の積層セラミック電子部品本体の下地電極層が第１および第２の積層体の端面から主面又は側面側へ延在している距離（ｅ寸）を形成する部分よりも内側にフラックスが滲み出しているサンプルをＮＧと判断した。
・耐湿負荷試験
上記の方法で作製したそれぞれのサンプルについて耐湿負荷試験を実施した。周囲温度８５℃、湿度８５％の環境下で、第１および第２の積層セラミック電子部品本体の定格電圧の１２０％のＤＣ電圧を印加した。試験中のサンプルのＩＲ値を測定し、故障したサンプル、または、０時間（印加時）のＩＲ値に対し２０００時間後のＩＲ値が３１．６％以下（ｌｏｇで０．５桁）となったサンプルをＮＧと判断した。
上記の方法で作製したそれぞれのサンプルについて耐湿負荷試験を実施した。周囲温度８５℃、湿度８５％の環境下で、第１および第２の積層セラミック電子部品本体の定格電圧の１２０％のＤＣ電圧を印加した。試験中のサンプルのＩＲ値を測定し、故障したサンプル、または、０時間（印加時）のＩＲ値に対し２０００時間後のＩＲ値が３１．６％以下（ｌｏｇで０．５桁）となったサンプルをＮＧと判断した。
・固着力測定
上記の方法で作製したサンプルをそれぞれ、ガラスエポキシ基板に実装した。実装は、ＳｎＡｇＣｕ系はんだを用い、リフローにて実装を行った。実装したサンプルについて、第１および第２の積層セラミック電子部品本体の側面のＬ寸法１／２、Ｗ寸法１／２の位置を側面と直交する方向から荷重をかけた。そして、サンプルが基板から離脱するまでの最大荷重を固着力として測定した。
上記の方法で作製したサンプルをそれぞれ、ガラスエポキシ基板に実装した。実装は、ＳｎＡｇＣｕ系はんだを用い、リフローにて実装を行った。実装したサンプルについて、第１および第２の積層セラミック電子部品本体の側面のＬ寸法１／２、Ｗ寸法１／２の位置を側面と直交する方向から荷重をかけた。そして、サンプルが基板から離脱するまでの最大荷重を固着力として測定した。
以上の結果から、本発明においては、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとは、空間をあけるように第２の主面１２Ａｂと第３の主面１２Ｂａとが対向するように配置され、第１の金属端子３０Ａおよび第２の金属端子３０Ｂは、それぞれ、互いに対向する面であって第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側の面の一部において、それぞれの母材を露出する露出部３４Ａｅ、３４Ｂｅを有しているため、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ付近のフラックスが露出部３４Ａｅ、３４Ｂｅに拘束されるこれにより、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１および第２の金属端子３０Ａ、３０Ｂとを接続する際に用いるはんだに含まれているフラックス成分が、積み重ねられた第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの間に滲み出すことを防止することが可能になる。したがって、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂや誘電体層１４Ａ、１４Ｂに生じる不具合を防止することが可能となり、はんだに含まれるフラックス成分によるＩＲの劣化が生じないようにすることができる。
また、第１の延長部３４Ａおよび第３の延長部３４Ｂの露出部３４Ａｅ、３４Ｂｅの高さ方向（Ｔ方向）に沿った露出長さは、第１の積層セラミック電子部品本体１０Ａ又は第２の積層セラミック電子部品本体１０Ｂの高さ（Ｔ寸）の８％以上８０％以下の長さにすることで、フラックス残渣の抑制だけでなく、積層セラミック電子部品１と実装基板との固着力を十分に確保することができる。
１ 積層セラミック電子部品
１０Ａ 第１の積層セラミック電子部品本体
１０Ｂ 第２の積層セラミック電子部品本体
１２Ａ 第１の積層体
１２Ｂ 第２の積層体
１２Ａａ 第１の主面
１２Ａｂ 第２の主面
１２Ｂａ 第３の主面
１２Ｂｂ 第４の主面
１２Ａｃ 第１の側面
１２Ａｄ 第２の側面
１２Ｂｃ 第３の側面
１２Ｂｄ 第４の側面
１２Ａｅ 第１の端面
１２Ａｆ 第２の端面
１２Ｂｅ 第３の端面
１２Ｂｆ 第４の端面
１４Ａ、１４Ｂ 誘電体層
１４Ａａ、１４Ｂａ 外層部
１４Ａｂ、１４Ｂｂ 内層部
１６Ａ、１６Ｂ 内部電極層
１６Ａａ、１６Ｂａ 第１の内部電極層
１６Ａｂ、１６Ｂｂ 第２の内部電極層
１８Ａａ、１８Ａｂ、１８Ｂａ、１８Ｂｂ 引出電極部
２０Ａａ、２０Ｂａ 対向電極部
２０Ａｂ、２０Ｂｂ Ｗギャップ
２０Ａｃ、２０Ｂｃ Ｌギャップ
２２Ａ 第１の積層体の外部電極
２２Ｂ 第２の積層体の外部電極
２２Ａａ 第１の外部電極
２２Ａｂ 第２の外部電極
２２Ｂａ 第３の外部電極
２２Ｂｂ 第４の外部電極
２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂ 下地電極層
２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂ めっき電極層
３０Ａ 第１の金属端子
３０Ｂ 第２の金属端子
３０Ａａ、３０Ｂａ 第１の主面
３０Ａｂ、３０Ｂｂ 第２の主面
３０Ａｃ、３０Ｂｃ 周囲面
３２Ａ 第１の端子接合部
３２Ｂ 第３の端子接合部
３４Ａ 第１の延長部
３４Ｂ 第３の延長部
３４Ａｅ、３４Ｂｅ 露出部
３６Ａ 第２の端子接合部
３６Ｂ 第４の端子接合部
３８Ａ 第２の延長部
３８Ｂ 第４の延長部
４０Ａ 第１の実装部
４０Ｂ 第２の実装部
４２Ａ、４２Ｂ 端子本体（母材）
４４Ａ、４４Ｂ めっき層
１０Ａ 第１の積層セラミック電子部品本体
１０Ｂ 第２の積層セラミック電子部品本体
１２Ａ 第１の積層体
１２Ｂ 第２の積層体
１２Ａａ 第１の主面
１２Ａｂ 第２の主面
１２Ｂａ 第３の主面
１２Ｂｂ 第４の主面
１２Ａｃ 第１の側面
１２Ａｄ 第２の側面
１２Ｂｃ 第３の側面
１２Ｂｄ 第４の側面
１２Ａｅ 第１の端面
１２Ａｆ 第２の端面
１２Ｂｅ 第３の端面
１２Ｂｆ 第４の端面
１４Ａ、１４Ｂ 誘電体層
１４Ａａ、１４Ｂａ 外層部
１４Ａｂ、１４Ｂｂ 内層部
１６Ａ、１６Ｂ 内部電極層
１６Ａａ、１６Ｂａ 第１の内部電極層
１６Ａｂ、１６Ｂｂ 第２の内部電極層
１８Ａａ、１８Ａｂ、１８Ｂａ、１８Ｂｂ 引出電極部
２０Ａａ、２０Ｂａ 対向電極部
２０Ａｂ、２０Ｂｂ Ｗギャップ
２０Ａｃ、２０Ｂｃ Ｌギャップ
２２Ａ 第１の積層体の外部電極
２２Ｂ 第２の積層体の外部電極
２２Ａａ 第１の外部電極
２２Ａｂ 第２の外部電極
２２Ｂａ 第３の外部電極
２２Ｂｂ 第４の外部電極
２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂ 下地電極層
２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂ めっき電極層
３０Ａ 第１の金属端子
３０Ｂ 第２の金属端子
３０Ａａ、３０Ｂａ 第１の主面
３０Ａｂ、３０Ｂｂ 第２の主面
３０Ａｃ、３０Ｂｃ 周囲面
３２Ａ 第１の端子接合部
３２Ｂ 第３の端子接合部
３４Ａ 第１の延長部
３４Ｂ 第３の延長部
３４Ａｅ、３４Ｂｅ 露出部
３６Ａ 第２の端子接合部
３６Ｂ 第４の端子接合部
３８Ａ 第２の延長部
３８Ｂ 第４の延長部
４０Ａ 第１の実装部
４０Ｂ 第２の実装部
４２Ａ、４２Ｂ 端子本体（母材）
４４Ａ、４４Ｂ めっき層
Claims (7)
- 積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
前記第１の積層体の前記第１の端面上に配置される第１の外部電極と、
前記第１の積層体の前記第２の端面上に配置される第２の外部電極と、
を備える第１の積層セラミック電子部品本体と、
前記第１の積層体と対向するように設けられ、積層された複数の誘電体層と積層された複数の内部電極とを含み、積層方向に相対する第３の主面および第４の主面と、積層方向に直交する幅方向に相対する第３の側面および第４の側面と、積層方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と、
前記第２の積層体の前記第３の端面上に配置される第３の外部電極と、
前記第２の積層体の前記第４の端面上に配置される第４の外部電極と、
を備える第２の積層セラミック電子部品本体と、
前記第１の外部電極と前記第３の外部電極とに跨るようにはんだによって接続される第１の金属端子と、
前記第２の外部電極と前記第４の外部電極とに跨るようにはんだによって接続される第２の金属端子と、
を有し、
前記第１の金属端子は、母材と前記母材の表面に配置されるめっき層とから構成され、
前記第２の金属端子は、母材と前記母材の表面に配置されるめっき層とから構成され、
前記第１の積層セラミック電子部品本体および前記第２の積層セラミック電子部品本体は、空間をあけて前記第２の主面と前記第３の主面とが対向するように配置され、
前記第１の金属端子および前記第２の金属端子は、それぞれ、互いに対向する面であって前記第１の積層セラミック電子部品本体及び前記第２の積層セラミック電子部品本体側の面の一部において、それぞれの母材を露出する露出部を有し、
前記第１の金属端子および前記第２の金属端子の露出部は、前記第１の積層セラミック電子部品本体および前記第２の積層セラミック電子部品本体間の空間の位置と対向するように設けられ、
前記第１の金属端子の露出部は、高さ方向において、前記第１の積層セラミック電子部品本体の前記第１の外部電極と、前記第２の積層セラミック電子部品本体の前記第３の外部電極との間の領域に配置され、
前記第２の金属端子の露出部は、高さ方向において、前記第１の積層セラミック電子部品本体の前記第２の外部電極と、前記第２の積層セラミック電子部品本体の前記第４の外部電極との間の領域に配置されている、積層セラミック電子部品。 - 前記第１の金属端子は、前記第１の外部電極に接続される第１の端子接合部と、前記第１の端子接合部から延びる第１の延長部と、前記第１の延長部を介して前記第３の外部電極に接続される第２の端子接合部と、前記第２の端子接合部から前記第２の積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第２の延長部と、前記第２の延長部に接続され、前記第２の延長部から実装面と平行に延びる第１の実装部と、を有し、
前記第２の金属端子は、前記第２の外部電極に接続される第３の端子接合部と、前記第３の端子接合部から延びる第３の延長部と、前記第３の延長部を介して、前記第４の外部電極に接続される第４の端子接合部と、前記第４の端子接合部から前記第２の積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第４の延長部と、前記第４の延長部に接続され、前記第４の延長部から実装面と平行に延びる第２の実装部と、を有する、請求項１に記載の積層セラミック電子部品。 - 前記第１の延長部および前記第３の延長部は、それぞれ、互いに対向する面であって前記第１の積層セラミック電子部品本体及び前記第２の積層セラミック電子部品本体側の面において、それぞれの母材を露出する露出部を有する、請求項２に記載の積層セラミック電子部品。
- 前記第１の金属端子および前記第２の金属端子の露出部の高さ方向に沿った露出長さは、前記第１の積層セラミック電子部品本体又は前記第２の積層セラミック電子部品本体の高さの４％以上１００％以下の長さである、請求項１ないし請求項３のいずれかに記載の積層セラミック電子部品。
- 前記第１の金属端子および前記第２の金属端子の露出部の高さ方向に沿った露出長さは、前記第１の積層セラミック電子部品本体又は前記第２の積層セラミック電子部品本体の高さの８％以上８０％以下の長さである、請求項１ないし請求項４のいずれかに記載の積層セラミック電子部品。
- 前記めっき層は、ＳｎまたはＳｎを主成分として含む合金からなる、請求項１ないし請求項５のいずれかに記載の積層セラミック電子部品。
- 請求項２または請求項３に記載の積層セラミック電子部品の製造方法であって、
前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とを、前記第２の主面と前記第３の主面とが対向するように整列する工程と、
前記第１の延長部および前記第３の延長部において、母材が露出している露出部を有する前記第１の金属端子および前記第２の金属端子を準備する工程と、
前記第１の積層セラミック電子部品本体の前記第１の外部電極および前記第２の外部電極にはんだを塗布する工程と、
前記第２の積層セラミック電子部品本体の前記第３の外部電極および前記第４の外部電極にはんだを塗布する工程と、
はんだが塗布された前記第１の外部電極と前記第１の端子接合部とが接触するように、かつ、はんだが塗布された前記第３の外部電極と前記第２の端子接合部とが接触するように、前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とを保持した状態で、リフローによって接合する工程と、
はんだが塗布された前記第２の外部電極と前記第３の端子接合部とが接触するように、かつ、はんだが塗布された前記第４の外部電極と前記第４の端子接合部とが接触するように、前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とを保持した状態で、リフローによって接合する工程と、を有し、
前記リフローによって接合する工程では、はんだが溶融し、溶融したはんだにおいて、露出部を有する前記第１の延長部および前記第３の延長部を避けるように表面張力が働くことによって、前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とが引き離される力が働き、所定の空間が空いた状態で、前記第１の外部電極と前記第１の端子接合部と、前記第３の外部電極と前記第２の端子接合部と、前記第２の外部電極と前記第３の端子接合部と、前記第４の外部電極と前記第４の端子接合部と、がそれぞれ接合される、積層セラミック電子部品の製造方法。
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