JP2020150144A - 積層セラミック電子部品 - Google Patents

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直孝 長谷川
Naotaka Hasegawa
直孝 長谷川
正和 板持
Masakazu Itamochi
正和 板持
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Abstract

【課題】電歪現象によって生じるクラックの伸展を抑制することが可能な積層セラミック電子部品を提供する。【解決手段】第１の積層セラミック電子部品本体１０Ａ、第２の積層セラミック電子部品本体１０Ｂ、第１の金属端子３０Ａおよび第２の金属端子３０Ｂを備え、第１の積層セラミック電子部品本体の第２の主面１２Ａｂ側の第１の端面１２Ａｅおよび第２の端面１２Ａｆに配置される第１の外部電極２２Ａａおよび第２の外部電極２２Ａｂの端部、ならびに、第２の積層セラミック電子部品本体の第３の主面１２Ｂａ側の第３の端面１２Ｂｅおよび第４の端面１２Ｂｆに配置される第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂの端部にはめっき層が形成されておらず、第１の積層セラミック電子部品本体の第２の主面１２Ａｂと、第２の積層セラミック電子部品本体の第３の主面１２Ｂａとが空間を空けて対向するように配置されている積層セラミック電子部品１。【選択図】図１

Description

本発明は、積層セラミック電子部品に関する。
近年、セラミック製のチップ型電子部品である積層セラミック電子部品が一般に使用されるようになった。積層セラミック電子部品のようなチップ型電子部品は、配線基板に実装する場合、チップ型電子部品の端子電極を配線基板のランド上に直接はんだ付けする表面実装方式が一般的である。しかしながら、配線基板とチップ型電子部品との熱膨張係数差によって生じる応力や、配線基板の撓みによって生じる応力などにより、機械的応力がチップ型電子部品に加わってクラックが発生したり、端子電極がチップ型電子部品本体から剥離するといった問題が発生する可能性があった。
また、チップ型電子部品においては、誘電率の比較的高いチタン酸バリウムなどの強誘電体材料が一般的に用いられているが、強誘電体材料は圧電性および電歪性を有する為、強誘電体材料に電界が加わった際に応力および機械的歪みが生じる。
そして、電界が加わった際の応力および機械的歪みに伴い、チップ型電子部品の端子電極から基板側に振動が伝わるようになり、この基板全体が音響放射面となって、雑音となる振動音（いわゆる鳴き）を発生する可能性があった。
このような問題を解決するため、チップ型電子部品の端子電極に弾性を有する金属板からなる端子板を両側から対向させた状態で接合し、端子板を配線基板上に実装することによって、チップ型電子部品への応力、または基板への応力を緩和するという方法が採用されている（特許文献１、特許文献２参照）。
特開２００５―６４３７７号公報 特開平１１―７４１４７号公報
特許文献１や特許文献２には、積層セラミック電子部品本体を複数個積み重ねた構造が開示されている。このような多段の構造の場合、積層セラミック電子部品本体の外部電極と金属端子とを接続する際に、積層セラミック電子部品本体の外部電極と金属端子とを接続する際に用いるはんだの量にばらつきが生じることがある。ここではんだの量が多くなってしまうと、図１１のように、はんだが積み重ねられた積層セラミック電子部品本体の間に侵入しやすくなり、積み重ねられた積層セラミック電子部品本体の外部電極の端部（積層セラミック電子部品本体の表面付近）まで広がる場合がある。
このとき、積層セラミック電子部品本体の電歪現象で生じる機械的歪みに対し、さらにはんだの引っ張り応力が加わることで、外部電極の先端部において応力が集中しやすくなり、図１２のように、積層セラミック電子部品本体にクラックが発生する可能性がある。
したがって、本発明においては上記のような電歪現象によって生じるクラックの伸展を抑制することが可能な積層セラミック電子部品を提供することを目的とする。
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、第１の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第３の主面および第４の主面と、高さに直交する幅方向に相対する第３の側面および第４の側面と、高さ方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と、第１の積層体の第１の端面上に配置される第１の外部電極と、第１の積層体の第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、第２の積層体の第３の端面上に配置される第３の外部電極と、第２の積層体の第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、第１の外部電極と第３の外部電極とに跨るように接合材によって接続される第１の金属端子と、第２の外部電極と第４の外部電極とに跨るように接合材によって接続される第２の金属端子と、を有し、第１の外部電極および第２の外部電極ならびに第３の外部電極および第４の外部電極は、下地電極層と下地電極層上に配置されるめっき層とを有し、第１の外部電極は、第１の積層セラミック電子部品本体の第２の主面上には設けられておらず、第２の外部電極は、第１の積層セラミック電子部品本体の第２の主面上には設けられておらず、第３の外部電極は、第２の積層セラミック電子部品本体の第３の主面上には設けられておらず、第４の外部電極は、第２の積層セラミック電子部品本体の第３の主面上には設けられておらず、第１の積層セラミック電子部品本体の第２の主面側に位置する第１の端面および第２の端面上に配置される第１の外部電極および第２の外部電極の端部には、めっき層が形成されておらず、第２の積層セラミック電子部品本体の第３の主面側に位置する第３の端面および第４の端面上に配置される第３の外部電極および第４の外部電極の端部には、めっき層が形成されておらず、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体とは、第１の積層セラミック電子部品本体の第２の主面と、第２の積層セラミック電子部品本体の第３の主面とが空間を空けて対向するように配置されている。
本発明に係る積層セラミック電子部品によれば、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間の対向する主面上において、外部電極が形成されておらず、第１の積層セラミック電子部品本体の第２の主面側に位置する第１の端面および第２の端面上に配置される第１の外部電極および第２の外部電極の端部および第２の積層セラミック電子部品本体の第３の主面側に位置する第３の端面および第４の端面上に配置される第３の外部電極および第４の外部電極の端部には、めっき層が形成されていない。よって、製造ばらつきによってはんだ量が多くなった場合においても、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体との間にはんだが侵入することを抑制することが可能となり、はんだの引っ張り応力が発生することがないため、応力の集中を抑制することが可能となり第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体にクラックが発生することを抑制することが可能となる。
したがって、本発明に係る積層セラミック電子部品によれば、電歪現象によって生じるクラックの伸展を抑制することが可能な積層セラミック電子部品を提供することができる。
本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
本発明に係る積層セラミック電子部品の斜視図である。 本発明に係る積層セラミック電子部品を示す図１のＩＩ−ＩＩ線における断面図である。 本発明に係る積層セラミック電子部品を示す図１のＩＩＩ−ＩＩＩ線における断面図である。 本発明に係る積層セラミック電子部品の実施の形態であって、積層セラミック電子部品をｙ方向から見た正面図である。 本発明に係る積層セラミック電子部品を示す図４のＬ−Ｔ平面で切断した断面図である。 （Ａ）本発明に係る積層セラミック電子部品の内部電極層の一実施の形態であって、第１の内部電極層を含むように切断した断面図である。（Ｂ）本発明に係る積層セラミック電子部品の内部電極層の別の実施の形態であって、第１の内部電極層を含むように切断した断面図である。 本発明に係る積層セラミック電子部品の変形例であって、積層セラミック電子部品をｙ方向から見た正面図である。 本発明に係る積層セラミック電子部品を示す図７のＬ−Ｔ平面で切断した断面図である。 本発明に係る積層セラミック電子部品の別の変形例であって、積層セラミック電子部品をｙ方向から見た正面図である。 本発明に係る積層セラミック電子部品を示す図９のＬ−Ｔ平面で切断した断面図である。 従来の積層セラミック電子部品を示す正面図である。 従来の積層セラミック電子部品を示す図１１のＬ−Ｔ平面で切断した断面図である。
本明細書で用いられる方向を、次のように定義する。図１に示すように、積層セラミック電子部品１の高さ方向（積層方向）をｘ方向とする。積層セラミック電子部品１の幅方向をｙ方向とする。積層セラミック電子部品１の長さ方向をｚ方向とする。
１．積層セラミック電子部品
図１および図４に示すように、積層セラミック電子部品１は、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａと第２の金属端子３０Ｂとを有する。第１の積層セラミック電子部品本体１０Ａは、第１の積層体１２Ａと、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。第２の積層セラミック電子部品本体１０Ｂは、第２の積層体１２Ｂと、第２の積層体１２Ｂの第３の端面１２Ｂｅ上に接続される第３の外部電極２２Ｂａと、第２の積層体１２Ｂの第４の端面１２Ｂｆ上に接続される第４の外部電極２２Ｂｂと、を有する。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂは、角部（符号なし）および稜線部（符号なし）に丸みがつけられていることが好ましい。角部は、積層体の３面が交る部分であり、稜線部は、積層体の２面が交る部分である。第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとは、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂと、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａとが空間を空けて対向するように配置されている。これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの大気との接触面積を確保することが可能となるため、放熱性が向上し、発熱抑制効果を得ることができる。
（積層体）
積層体は、第１の積層体１２Ａと第２の積層体１２Ｂとを有する。なお、積層体は２個以上であっても良い。
第１の積層体１２Ａは、図２および図３に示すように、積層された複数のセラミック層１４Ａと積層された複数の内部電極層１６Ａとを含む。第１の積層体１２Ａは、高さ方向ｘに相対する第１の主面１２Ａａおよび第２の主面１２Ａｂと、高さ方向ｘに直交する幅方向ｙに相対する第１の側面１２Ａｃおよび第２の側面１２Ａｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第１の端面１２Ａｅおよび第２の端面１２Ａｆと、を含む。
第２の積層体１２Ｂは、図２および図３に示すように、積層された複数のセラミック層１４Ｂと積層された複数の内部電極層１６Ｂとを含む。第２の積層体１２Ｂは、高さ方向ｘに相対する第３の主面１２Ｂａおよび第４の主面１２Ｂｂと、高さ方向ｘに直交する幅方向ｙに相対する第３の側面１２Ｂｃおよび第４の側面１２Ｂｄと、高さ方向ｘおよび幅方向ｙに直交する長さ方向ｚに相対する第３の端面１２Ｂｅおよび第４の端面１２Ｂｆと、を含む。
第１の積層体１２Ａの第１の主面１２Ａａおよび第２の主面１２Ａｂ、第２の積層体１２Ｂの第３の主面１２Ｂａおよび第４の主面１２Ｂｂは、積層セラミック電子部品１が実装される面（以下、「実装面」という。図示しない。）と平行な面である。第１の積層体１２Ａおよび第２の積層体１２Ｂは、角部（符号なし）および稜線部（符号なし）に丸みがつけられていることが好ましい。角部は、積層体の３面が交る部分であり、稜線部は、積層体の２面が交る部分である。
セラミック層１４Ａ、１４Ｂを形成する誘電体材料としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。また、これらの成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。セラミック層１４Ａ、１４Ｂの厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
なお、積層体１２Ａ、１２Ｂに、圧電体セラミックを用いた場合、積層セラミック電子部品１は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、積層体１２Ａ、１２Ｂに、半導体セラミックを用いた場合、積層セラミック電子部品１は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、積層体１２Ａ、１２Ｂに、磁性体セラミックを用いた場合、積層セラミック電子部品１は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層１６Ａ、１６Ｂは、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
第１および第２の積層体１２Ａ、１２Ｂは、複数枚のセラミック層１４Ａ、１４Ｂから構成される外層部１５Ａａ、１５Ｂａと、単数または複数枚のセラミック層１４Ａ、１４Ｂとそれらの上に配置される複数枚の内部電極層１６Ａ、１６Ｂとから構成される内層部１５Ａｂ、１５Ｂｂと、を含む。
外層部１５Ａａは、第１の積層体１２Ａの第１の主面１２Ａａ側および第２の主面１２Ａｂ側に位置し、第１の主面１２Ａａと最も第１の主面１２Ａａに近い内部電極層１６Ａとの間に位置する複数枚のセラミック層１４Ａと、第２の主面１２Ａｂと第２の主面１２Ａｂに近い内部電極層１６Ａとの間に位置する複数枚のセラミック層１４Ａと、の集合体である。そして、両外層部１５Ａａに挟まれた領域が内層部１５Ａｂである。
同様に、外層部１５Ｂａは、第２の積層体１２Ｂの第３の主面１２Ｂａ側および第４の主面１２Ｂｂ側に位置し、第３の主面１２Ｂａと最も第３の主面１２Ｂａに近い内部電極層１６Ｂとの間に位置する複数枚のセラミック層１４Ｂと、第４の主面１２Ｂｂと第４の主面１２Ｂｂに近い内部電極層１６Ｂとの間に位置する複数枚のセラミック層１４Ｂと、の集合体である。そして、両外層部１５Ｂａに挟まれた領域が内層部１５Ｂｂである。
なお、外層部１５Ａａ、１５Ｂａの厚みは、１０μｍ以上３００μｍ以下であることが好ましい。
第１および第２の積層体１２Ａ、１２Ｂは、積層された複数の内部電極層１６Ａ、１６Ｂを含む。複数の内部電極層１６Ａ、１６Ｂは、第１の内部電極層１６Ａａ、１６Ｂａと第２の内部電極層１６Ａｂ、１６Ｂｂとを含む。第１および第２の内部電極層１６Ａａ、１６Ｂａ、１６Ａｂ、１６Ｂｂは、複数のセラミック層１４Ａ、１４Ｂに挟まれて交互に積層されている。第１の内部電極層１６Ａａと第２の内部電極層１６Ａｂとは、互いに対向する対向電極部２０Ａａと、対向電極部２０Ａａから第１の積層体１２Ａの第１の端面１２Ａｅまでの引出電極部１８Ａａと、対向電極部２０Ａａから第１の積層体１２Ａの第２の端面１２Ａｆまでの引出電極部１８Ａｂと、を備えている。引出電極部１８Ａａは、第１の端面１２Ａｅに露出しており、引出電極部１８Ａｂは、第２の端面１２Ａｆに露出している。同様に、第１の内部電極層１６Ｂａと第２の内部電極層１６Ｂｂとは、互いに対向する対向電極部２０Ｂａと、対向電極部２０Ｂａから第２の積層体１２Ｂの第３の端面１２Ｂｅまでの引出電極部１８Ｂａと、対向電極部２０Ｂａから第２の積層体１２Ｂの第４の端面１２Ｂｆまでの引出電極部１８Ｂｂと、を備えている。引出電極部１８Ｂａは、第３の端面１２Ｂｅに露出しており、引出電極部１８Ｂｂは第４の端面１２Ｂｆに露出している。なお、この対向電極部２０Ａａ、２０Ｂａにより電気特性（たとえば、静電容量など）が発生する。
内部電極層１６Ａ、１６Ｂは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の一種を含む例えばＡｇ−Ｐｄ合金などの合金により構成することができる。内部電極層１６Ａ、１６Ｂは、さらにセラミック層１４Ａ、１４Ｂに含まれるセラミックスと同一組成系の誘電体粒子を含んでいても良い。内部電極層１６Ａ、１６Ｂの厚みは、０．１μｍ以上２μｍ以下であることが好ましい。
第１の積層体１２Ａは、図２および図３に示すように、対向電極部２０Ａａと第１および第２の側面１２Ａｃ、１２Ａｄとの間に位置する積層体の側部２０Ａｂ（いわゆるＷギャップ）と、対向電極部２０Ａａと第１および第２の端面１２Ａｅ、１２Ａｆとの間に位置し第１および第２の内部電極層１６Ａａ、１６Ａｂのいずれか一方の引出電極部１８Ａａ、１８Ａｂを含む積層体の端部２０Ａｃ（いわゆるＬギャップ）と、を含む。
同様に、第２の積層体１２Ｂは、図２および図３に示すように、対向電極部２０Ｂａと第３および第４の側面１２Ｂｃ、１２Ｂｄとの間に位置する積層体の側部２０Ｂｂ（いわゆるＷギャップ）と、対向電極部２０Ｂａと第３および第４の端面１２Ｂｅ、１２Ｂｆとの間に位置し第１および第２の内部電極層１６Ｂａ、１６Ｂｂのいずれか一方の引出電極部１８Ｂａ、１８Ｂｂを含む積層体の端部２０Ｂｃ（いわゆるＬギャップ）と、を含む。
第１の積層体１２Ａの第１の内部電極層１６Ａａおよび第２の内部電極層１６Ａｂ、ならびに第２の積層体１２Ｂの第１の内部電極層１６Ｂａおよび第２の内部電極層１６Ｂｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
また、内部電極層１６Ａ、１６Ｂの形状は、図６(Ａ)に示すように、第１の積層体１２Ａの第１の端面１２Ａｅおよび第２の端面１２Ａｆ、ならびに第２の積層体１２Ｂの第３の端面１２Ｂｅおよび第４の端面１２Ｂｆにのみ引き出されていてもよく、図６(Ｂ)に示すように、両側面１２Ａｃ、１２Ａｄ、１２Ｂｃ、１２Ｂｄに引き出されるようなＴ字形状でもよい。Ｔ字形状とすることで、内部電極と外部電極の接触面積を大きくすることができ、低ＥＳＲ（等価直列抵抗）を実現することが可能となる。
（外部電極）
第１の積層体１２Ａの外部電極２２Ａは、図２に示すように、第１の積層体１２Ａの第１の端面１２Ａｅ上に接続される第１の外部電極２２Ａａと、第１の積層体１２Ａの第２の端面１２Ａｆ上に接続される第２の外部電極２２Ａｂと、を有する。同様に、第２の積層体１２Ｂの外部電極２２Ｂは、図２に示すように、第２の積層体１２Ｂの第３の端面１２Ｂｅ上に接続される第３の外部電極２２Ｂａと、第２の積層体１２Ａの第４の端面１２Ｂｆ上に接続される第４の外部電極２２Ｂｂと、を有する。
第１の外部電極２２Ａａおよび第２の外部電極２２Ａｂは、下地電極層２４Ａａ、２４Ａｂと、下地電極層２４Ａａ、２４Ａｂ上に配置されためっき層２６Ａａ、２６Ａｂと、を有する。同様に、第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂは、下地電極層２４Ｂａ、２４Ｂｂと、下地電極層２４Ｂａ、２４Ｂｂ上に配置されためっき層２６Ｂａ、２６Ｂｂと、を有する。
第１の外部電極２２Ａａは、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ上には設けられておらず、第２の外部電極２２Ａｂは、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ上には設けられておらず、第３の外部電極２２Ｂａは、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ上には設けられておらず、第４の外部電極２２Ｂｂは、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ上には設けられていない。言い換えれば、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面において外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂが形成されていない。
これにより、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間にはんだが侵入することを抑制することが可能となり、はんだの引っ張り応力が発生することがないため、応力の集中を抑制することが可能となり第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂにクラックが発生することを抑制することが可能となる。
また、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面において外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂが形成されていないことにより、積層セラミック電子部品本体の低背化および容量密度の向上が可能となる。
また、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ側に位置する第１の端面１２Ａｅおよび第２の端面１２Ａｆ上に配置される第１の外部電極の端部２３Ａａおよび第２の外部電極の端部２３Ａｂには、めっき層が形成されておらず、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ側に位置する第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ上に配置される第３の外部電極の端部２３Ｂａおよび第４の外部電極の端部２３Ｂｂには、めっき層が形成されていない。これにより、はんだの濡れ性が低下するため、はんだが第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間に侵入することをさらに抑制することが可能となる。よって、本発明の効果をより効果的なものにすることができる。
めっき層が形成されていない第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ側に位置する第１の端面１２Ａｅおよび第２の端面１２Ａｆ上に配置される第１の外部電極の端部２３Ａａおよび第２の外部電極の端部２３Ａｂは、下地電極層２４Ａａ、２４Ａｂの金属が酸化していることが好ましい。これにより、はんだの濡れ性をさらに低下させることができるため、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間にはんだが侵入することをさらに抑制することが可能となる。よって、本発明の効果を最大限に発揮することができる。
めっき層が形成されていない第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ側に位置する第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ上に配置される第３の外部電極の端部２３Ｂａおよび第４の外部電極の端部２３Ｂｂは、下地電極層２４Ｂａ、２４Ｂｂの金属が酸化していることが好ましい。これにより、はんだの濡れ性をさらに低下させることができるため、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間にはんだが侵入することをさらに抑制することが可能となる。よって、本発明の効果を最大限に発揮することができる。
第１の外部電極２２Ａａ、第２の外部電極２２Ａｂ、第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂに含まれる下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂは、焼付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。
焼付け層は、ガラスと金属とを含む。ガラスは、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌおよびＬｉなどから選ばれる少なくとも１つを含む。また、ガラスの代わりにセラミック層と同種のセラミック材料を用いてもよい。焼付け層の金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１つを含む。焼付け層は、複数層で形成されていてもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを積層体に塗布して焼き付けたものであり、内部電極層１６Ａ、１６Ｂと同時焼成したものでもよく、内部電極層１６Ａ、１６Ｂを焼成した後に焼き付けてもよい。なお、内部電極層１６Ａ、１６Ｂと同時焼成する場合には、ガラスの代わりにセラミック層１４Ａ、１４Ｂと同種のセラミック材料を用いることが好ましい。焼付け層の厚み（最も厚い部分）は、１０μｍ以上５０μｍ以下であることが好ましい。
導電性樹脂層は、例えば、導電性粒子と熱硬化性樹脂とを含む。導電性樹脂層は、焼付け層の表面に形成されてもよいし、焼付け層を形成せずに第１ないし第４の端面１２Ａｅ、１２Ａｆ、１２Ｂｅ、１２Ｂｆの表面に直接形成されてもよい。導電性樹脂層は、複数層で形成されていてもよい。導電性樹脂層の厚み（最も厚い部分）は、１０μｍ以上１５０μｍ以下であることが好ましい。
薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
めっき層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂとしては、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ等から選ばれる少なくとも１種の金属またはそれらの合金を含むことが好ましい。めっき層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂは、複数層により形成されていてもよい。好ましくは、Ｎｉめっき層とＳｎめっき層との２層構造である。Ｎｉめっき層は、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを実装する際のはんだによって侵食されることを防止することができ、Ｓｎめっき層は、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを実装する際のはんだの濡れ性を向上させ、容易に実装することができる。めっき層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂ一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａの長さ方向ｚ（第１の端面１２Ａｅおよび第２の端面１２Ａｆを結ぶ方向）の寸法をＬ1寸法とする。第２の積層セラミック電子部品本体１０Ｂの長さ方向ｚ（第３の端面１２Ｂｅおよび第４の端面１２Ｂｆを結ぶ方向）の寸法をＬ2寸法とする。Ｌ1およびＬ2寸法は、２．０ｍｍ以上５．７ｍｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａの高さ方向ｘ（第１の主面１２Ａａおよび第２の主面１２Ａｂを結ぶ方向）の寸法をＴ1寸法とする。第２の積層セラミック電子部品本体１０Ｂの高さ方向ｘ（第３の主面１２Ｂａおよび第４の主面１２Ｂｂを結ぶ方向）の寸法をＴ2寸法とする。Ｔ1およびＴ2寸法は、１．０ｍｍ以上２．５ｍｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａの幅方向ｙ（第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向）の寸法をＷ1寸法とする。第２の積層セラミック電子部品本体１０Ｂの幅方向ｙ（第３の側面１２Ｂｃおよび第４の側面１２Ｂｄを結ぶ方向）の寸法をＷ2寸法とする。Ｗ1およびＷ2寸法は、１．２ｍｍ以上５．０ｍｍ以下であることが好ましい。
（金属端子）
金属端子は、第１の金属端子３０Ａと第２の金属端子３０Ｂとを有する。第１の金属端子３０Ａは、第１の外部電極２２Ａａと第３の外部電極２２Ｂａとに跨るようにはんだによって接続されている。第２の金属端子３０Ｂは、第２の外部電極２２Ａｂと第４の外部電極２２Ｂｂとに跨るようにはんだによって接続されている。
第１の金属端子３０Ａおよび第２の金属端子３０Ｂは、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを実装基板に実装するために設けられる。第１の金属端子３０Ａおよび第２の金属端子３０Ｂには、たとえば、板状のリードフレームが用いられる。そして、この板状のリードフレームにより形成される一対の第１の金属端子３０Ａおよび第２の金属端子３０Ｂは、断面の形状がＬ字形状（部品間延長部は除く）に形成されている。このように、一対の第１の金属端子３０Ａおよび第２の金属端子３０Ｂの断面の形状がＬ字形状に形成されると、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第１の金属端子３０Ａは、第１の外部電極２２Ａａおよび第３の外部電極２２Ｂａと接続される第１の主面３０Ａａと、第１の主面３０Ａａと対向する第２の主面３０Ａｂ（積層セラミック電子部品本体１０Ａ、１０Ｂとは反対側の面）と、第１の主面３０Ａａと第２の主面３０Ａｂとの間の厚みを形成する周囲面３０Ａｃと、を有する。また、第１の金属端子３０Ａは、母材と母材の表面に配置されるめっき層４４Ａとから構成される。
同様に、第２の金属端子３０Ｂは、第２の外部電極２２Ａｂおよび第４の外部電極２２Ｂｂと接続される第１の主面３０Ｂａと、第１の主面３０Ｂａと対向する第２の主面３０Ｂｂ（積層セラミック電子部品本体１０Ａ、１０Ｂとは反対側の面）と、第１の主面３０Ｂａと第２の主面３０Ｂｂとの間の厚みを形成する周囲面３０Ｂｃと、を有する。また、第２の金属端子３０Ｂは、母材と母材の表面に配置されるめっき層４４Ｂとから構成される。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂは、空間があくように第２の主面１２Ａｂと第３の主面１２Ｂａとが対向するように配置されている。これにより、第２の主面１２Ａｂと第３の主面１２Ｂａとの濡れ性と、はんだに含まれるフラックス成分の表面張力によって決まるフラックス流動と、を抑制することで、はんだに含まれるフラックス成分が第２の主面１２Ａｂと第３の主面１２Ｂａとの間に進入することを抑制する。
第１の金属端子３０Ａは、第１の外部電極２２Ａａに接続される第１の端子接合部３２Ａと、第１の端子接合部３２Ａから延びる第１の延長部３４Ａと、第１の延長部３４Ａを介して第３の外部電極２２Ｂａに接続される第２の端子接合部３６Ａと、第２の端子接合部３６Ａから第２の積層セラミック電子部品本体１０Ｂと実装面との間に隙間ができるように延びる第２の延長部３８Ａと、第２の延長部３８Ａに接続され、第２の延長部３８Ａから実装面と平行に延びる第１の実装部４０Ａと、を有する。
この構成により、第１の金属端子３０Ａを介在させることで、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂに対して、熱衝撃を加わりにくくすることができる。また、温度変化によるストレスや、配線基板の変形が生じたとしても、第１の金属端子３０Ａの弾性的変形によって有利に吸収することができる。
同様に、第２の金属端子３０Ｂは、第２の外部電極２２Ａｂに接続される第３の端子接合部３２Ｂと、第３の端子接合部３２Ｂから延びる第３の延長部３４Ｂと、第３の延長部３４Ｂを介して第４の外部電極２２Ｂｂに接続される第４の端子接合部３６Ｂと、第４の端子接合部３６Ｂから第２の積層セラミック電子部品本体１０Ｂと実装面との間に隙間ができるように延びる第４の延長部３８Ｂと、第４の延長部３８Ｂに接続され第４の延長部３８Ｂから実装面と平行に延びる第２の実装部４０Ｂと、を有する。
この構成により、第２の金属端子３０Ｂを介在させることで、第１および第２の積層セラミック電子部品本体１０Ａ、１０Ｂに対して、熱衝撃を加わりにくくすることができる。また、温度変化によるストレスや、配線基板の変形が生じたとしても、第２の金属端子３０Ｂの弾性的変形によって有利に吸収することができる。
（端子接合部）
第１の金属端子３０Ａの第１の端子接合部３２Ａは、第１の積層セラミック電子部品本体１０Ａの第１の端面１２Ａｅに設けられた第１の外部電極２２Ａａに接続される部分である。第１の金属端子３０Ａの第２の端子接合部３６Ａは、第２の積層セラミック電子部品本体１０Ｂの第３の端面１２Ｂｅに設けられた第３の外部電極２２Ｂａに接続される部分である。第２の金属端子３０Ｂの第３の端子接合部３２Ｂは、第１の積層セラミック電子部品本体１０Ａの第２の端面１２Ａｆに設けられた第２の外部電極２２Ａｂに接続される部分である。第２の金属端子３０Ｂの第４の端子接合部３６Ｂは、第２の積層セラミック電子部品本体１０Ｂの第４の端面１２Ｂｆに設けられた第４の外部電極２２Ｂｂに接続される部分である。
第１の金属端子３０Ａの第１の端子接合部３２Ａは、たとえば、第１の積層セラミック電子部品本体１０Ａの第１の端面１２Ａｅ上の第１の外部電極２２Ａａの幅と同等の大きさの矩形板状に形成され、片面が第１の外部電極２２Ａａにはんだによって接続されていることが好ましい。また、形状は矩形板状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第１の金属端子３０Ａの第２の端子接合部３６Ａは、たとえば、第２の積層セラミック電子部品本体１０Ｂの第３の端面１２Ｂｅ上の第３の外部電極２２Ｂａの幅と同等の大きさの矩形板状に形成され、片面が第３の外部電極２２Ｂａにはんだによって接続されていることが好ましい。また、形状は矩形板状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第２の金属端子３０Ｂの第３の端子接合部３２Ｂは、たとえば、第１の積層セラミック電子部品本体１０Ａの第２の端面１２Ａｆ上の第２の外部電極２２Ａｂの幅と同等の大きさの矩形板状に形成され、片面が第２の外部電極２２Ａｂにはんだによって接続されていることが好ましい。また、形状は矩形板状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第２の金属端子３０Ｂの第４の端子接合部３６Ｂは、たとえば、第２の積層セラミック電子部品本体１０Ｂの第４の端面１２Ｂｆ上の第４の外部電極２２Ｂｂの幅と同等の大きさの矩形板状に形成され、片面が第４の外部電極２２Ｂｂにはんだによって接続されていることが好ましい。また、形状は矩形板状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第１の金属端子３０Ａの第１の端子接合部３２Ａおよび第２の端子接合部３６Ａにおいて、第１の積層セラミック電子部品本体１０Ａの第１の側面１２Ａｃおよび第２の積層セラミック電子部品本体１０Ｂの第３の側面１２Ｂｃと対向するように延びるリブ部が設けられ、第１の金属端子３０Ａの第１の端子接合部３２Ａおよび第２の端子接合部３６Ａにおいて、第１の積層セラミック電子部品本体１０Ａの第２の側面１２Ａｄおよび第２の積層セラミック電子部品本体１０Ｂの第４の側面１２Ｂｄと対向するように延びるリブ部が設けられていてもよい。
第２の金属端子３０Ｂの第３の端子接合部３２Ｂおよび第４の端子接合部３６Ｂにおいて、第１の積層セラミック電子部品本体１０Ａの第１の側面１２Ａｃおよび第２の積層セラミック電子部品本体１０Ｂの第３の側面１２Ｂｃと対向するように延びるリブ部が設けられ、第２の金属端子３０Ｂの第３の端子接合部３２Ｂおよび第４の端子接合部３６Ｂにおいて、第１の積層セラミック電子部品本体１０Ａの第２の側面１２Ａｄおよび第２の積層セラミック電子部品本体１０Ｂの第４の側面１２Ｂｄと対向するように延びるリブ部が設けられていてもよい。
このように、リブ部を設けることにより、第１の金属端子３０Ａの第１の端子接合部３２Ａおよび第２の端子接合部３６Ａの剛性を向上させることができ、同様に、第２の金属端子３０Ｂの第３の端子接合部３２Ｂおよび第４の端子接合部３６Ｂの剛性を向上させることができる。これにより、たとえば、積層セラミック電子部品１０の長さ方向ｚから荷重が加わった際に、各端子接合部の変形を抑制することができる。
（第１の延長部および第３の延長部）
第１の金属端子３０Ａの第１の延長部３４Ａは、第１の端子接合部３２Ａの一方の端部と第２の端子接合部３６Ａの一方の端部とを接続する部分である。
第２の金属端子３０Ｂの第３の延長部３４Ｂは、第３の端子接合部３２Ｂの一方の端部と第４の端子接合部３６Ｂの一方の端部とを接続する部分である。
第１の延長部３４Ａおよび第３の延長部３４Ｂは、たとえば矩形板状を有しており、第１の端子接合部３２Ａおよび第３の端子接合部３２Ｂから実装面方向にすなわち第１の主面１２Ａａ、第２の主面１２Ａｂ、第３の主面１２Ｂａおよび第４の主面１２Ｂｂと直交する高さ方向ｘに向かって延び、第１の端子接合部３２Ａおよび第３の端子接合部３２Ｂと一平面状に形成されている。
第１の延長部３４Ａおよび第３の延長部３４Ｂは、幅方向ｙの長さすなわち第１の側面１２Ａｃ（第３の側面１２Ｂｃ）および第２の側面１２Ａｄ（第４の側面１２Ｂｄ）を結ぶ方向の長さが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さと同じ長さで形成されていることが好ましいが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さより短くても長くても良い。
また、第１の延長部３４Ａおよび第３の延長部３４Ｂには、切り欠きなどが設けられていてもよい。
（第２の延長部および第４の延長部）
第１の金属端子３０Ａの第２の延長部３８Ａは、第２の端子接合部３６Ａの第１の延長部３４Ａが接続する端部と反対側の端部に接続され、実装面方向に第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂと実装面との間に隙間ができるように延びる部分である。これは、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを、積層セラミック電子部品１を実装する実装基板から浮かせるためのものである。これにより、第１の金属端子３０Ａおよび第２の金属端子３０Ｂの弾性変形によって、交流電圧が加わることでセラミック層１４に生じる機械的歪みを吸収することができ、その振動が外部電極２２を介して基板に伝達されることを抑えて雑音の発生を減少することができる。
第２の延長部３８Ａは、幅方向ｙの長さすなわち第１の側面１２Ａｃ（第３の側面１２Ｂｃ）および第２の側面１２Ａｄ（第４の側面１２Ｂｄ）を結ぶ方向の長さが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さと同じ長さで形成されていることが好ましいが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さより短くても長くても良い。また、第２の延長部３８Ａには、切り欠きなどが設けられていてもよい。
第２の金属端子３０Ｂの第４の延長部３８Ｂは、第４の端子接合部３６Ｂの第３の延長部３４Ｂが接続する端部と反対側の端部に接続され、実装面方向に第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂと実装面との間に隙間ができるように延びる部分である。これは、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを、積層セラミック電子部品１を実装する実装基板から浮かせるためのものである。これにより、第１の金属端子３０Ａおよび第２の金属端子３０Ｂの弾性変形によって、交流電圧が加わることでセラミック層１４に生じる機械的歪みを吸収することができ、その振動が外部電極２２を介して基板に伝達されることを抑えて雑音の発生を減少することができる。
第４の延長部３８Ｂは、幅方向ｙの長さすなわち第１の側面１２Ａｃ（第３の側面１２Ｂｃ）および第２の側面１２Ａｄ（第４の側面１２Ｂｄ）を結ぶ方向の長さが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さと同じ長さで形成されていることが好ましいが、第１の端子接合部３２Ａ、第２の端子接合部３２Ｂ、第３の端子接合部３６Ａおよび第４の端子接合部３６Ｂの幅方向ｙの長さより短くても長くても良い。また、第４の延長部３８Ｂには、切り欠きなどが設けられていてもよい。
（第１の実装部および第２の実装部）
第１の実装部４０Ａは、第１の金属端子３０Ａの第２の延長部３８Ａに接続され、第２の延長部３８Ａから第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びる部分である。この部分によって、積層セラミック電子部品１は実装基板に実装される。第１の実装部４０Ａは、第２の延長部３８Ａの端部から第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びて折り曲げて形成される。なお、第１の実装部４０Ａの折り曲げられる方向は、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側に折り曲げられていても良いし、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側と反対側に折り曲げられていても良い。第１の実装部４０Ａの第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向の長さは、特に限定されないが、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂ（実装面側）上に形成される第３の外部電極２２Ｂａの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１をマウントする際において、積層セラミック電子部品１を下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１の第３の外部電極２２Ｂａを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
第２の実装部４０Ｂは、第２の金属端子３０Ｂの第４の延長部３８Ｂに接続され、第４の延長部３８Ｂから第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びる部分である。この部分によって、積層セラミック電子部品１は実装基板に実装される。第２の実装部４０Ｂは、第４の延長部３８Ｂの端部から第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向に延びて折り曲げて形成される。なお、第２の実装部４０Ｂの折り曲げられる方向は、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側に折り曲げられていても良いし、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂ側と反対側に折り曲げられていても良い。第２の実装部４０Ｂの第１の端面１２Ａｅおよび第２の端面１２Ａｆ同士を結ぶ方向または第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ同士を結ぶ方向の長さは、特に限定されないが、第２の積層セラミック電子部品本体１０Ｂの第４の主面１２Ｂｂ（実装面側）上に形成される第４の外部電極２２Ｂｂの長さ方向の長さよりも長く形成されていてもよい。これによって、積層セラミック電子部品１をマウントする際において、積層セラミック電子部品１を下方からカメラで画像認識して部品の位置を検出する場合、積層セラミック電子部品１の第４の外部電極２２Ｂｂを金属端子として誤認識することを防止でき、検出ミスを防止することができる。
（金属端子全般）
第１の金属端子３０Ａおよび第２の金属端子３０Ｂは、母材となる端子本体４２Ａ、４２Ｂと、母材となる端子本体４２Ａ、４２Ｂの表面に配置されるめっき層４４Ａ、４４Ｂとから構成される。
端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、端子本体４２Ａ、４２Ｂは、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。具体的には、例えば、端子本体４２Ａ、４２Ｂの母材をＦｅ−４２Ｎｉ合金やＦｅ−１８Ｃｒ合金とすることができる。端子本体４２Ａ、４２Ｂの厚みは、０．０５ｍｍから０．５ｍｍ程度であることが好ましい。
めっき層４４Ａ、４４Ｂのそれぞれは、下層めっき層（図示しない）と上層めっき層（図示しない）とを有する。下層めっき層は、端子本体４２Ａ、４２Ｂの上に形成されており、上層めっき層は、下層めっき層の上に形成されている。なお、下層めっき層および上層めっき層のそれぞれは、複数のめっき層により構成されていてもよい。さらに、めっき層４４Ａ、４４Ｂは、少なくとも、第１の金属端子３０Ａの第１の実装部４０Ａおよび第２の延長部３８Ａ並びに第２の金属端子３０Ｂの第２の実装部４０Ｂおよび第４の延長部３８Ｂの周囲面３０Ａｃ、３０Ｂｃにおいては形成されていなくてもよい。これにより、積層セラミック電子部品１を実装基板にはんだにより実装する際に、はんだの第１の金属端子３０Ａおよび第２の金属端子３０Ｂへの濡れ上がりを抑制することが可能になる。そのため、第２の積層セラミック電子部品本体１０Ｂと第１の実装部４０Ａおよび第２の実装部４０Ｂとの間（浮き部分）にはんだが濡れ上がることを抑制することができ、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができるため、基板への振動伝達を抑制することができ、安定して積層セラミック電子部品１の鳴き抑制効果を発揮することが可能になる。なお、第１の金属端子３０Ａおよび第２の金属端子３０Ｂの周囲面３０Ａｃ、３０Ｂｃの全面においてめっき層４４Ａ、４４Ｂが形成されていなくても良い。
第１の金属端子３０Ａの第１の実装部４０Ａおよび第２の延長部３８Ａ並びに第２の金属端子３０Ｂの第２の実装部４０Ｂおよび第４の延長部３８Ｂの周囲面３０Ａｃ、３０Ｂｃ、または、第１および第２の金属端子３０Ａ、３０Ｂの周囲面３０Ａｃ、３０Ｂｃの全面のめっき層４４Ａ、４４Ｂを除去する場合、その除去の方法は機械的に除去（切削、研磨）、または、レーザートリミングによる除去、めっき剥離剤（たとえば水酸化ナトリウム）による除去、めっき層形成前にレジストでめっきを形成しない部分を覆って第１および第２の金属端子３０Ａ、３０Ｂにめっき層４４Ａ、４４Ｂを形成した後にレジストを除去するといった方法で除去することができる。
下層めっき層は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、下層めっき層のそれぞれは、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。
上層めっき層は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。さらに、上層めっき層は、ＳｎまたはＳｎを主成分として含む合金からなることが好ましい。これにより、第１および第２の金属端子３０Ａ、３０Ｂと第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂとのはんだ濡れ性を向上させることができる。下層めっき層の厚みは、０．２μｍから５．０μｍ程度であることが好ましい。上層めっき層の厚みは、１．０μｍから５．０μｍ程度であることが好ましい。端子本体４２Ａ、４２Ｂおよび下層めっき層のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、第１の外部電極２２Ａａ、第２の外部電極２２Ａｂ、第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂの耐熱性を向上させることができる。
（接合材）
接合材４６は、第１ないし第４の外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂと第１ないし第４の端子接合部３２Ａ、３６Ａ、３２Ｂ、３６Ｂとを接合するために用いられる。接合材４６は例えばはんだであり、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系、Ｓｎ−Ｂｉ系などのＬＦはんだを用いることができる。特に、Ｓｎ−Ｓｂ系のはんだの場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
（積層セラミック電子部品）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａおよび第２の金属端子３０Ｂとを含む長さ方向ｚ（第１の端面１２Ａｅおよび第２の端面１２Ａｆを結ぶ方向、第３の端面１２Ｂｅおよび第４の端面１２Ｂｆを結ぶ方向）の寸法をＬM寸法とする。ＬM寸法は、２．２ｍｍ以上６．４ｍｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａおよび第２の金属端子３０Ｂとを含む高さ方向ｘ（第１の主面１２Ａａおよび第２の主面１２Ａｂを結ぶ方向、第３の主面１２Ｂａおよび第４の主面１２Ｂｂを結ぶ方向）の寸法をＴM寸法とする。ＴM寸法は、１．８ｍｍ以上６．４ｍｍ以下であることが好ましい。
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂと第１の金属端子３０Ａおよび第２の金属端子３０Ｂとを含む幅方向ｙ（第１の側面１２Ａｃおよび第２の側面１２Ａｄを結ぶ方向、第３の側面１２Ｂｃおよび第４の側面１２Ｂｄを結ぶ方向）の寸法をＷM寸法とする。ＷM寸法は、１．２５ｍｍ以上５．３ｍｍ以下であることが好ましい。
２．積層セラミック電子部品の製造方法
次に、本発明にかかる積層セラミック電子部品の製造方法について、上記した実施の形態に係る積層セラミック電子部品１を例にして説明する。はじめに、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを作製する工程について説明し、その後、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂに第１の金属端子３０Ａおよび第２の金属端子３０Ｂを取り付け、積層セラミック電子部品１を作製する工程について説明する。なお、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを製造する工程として２つの方法により製造することができる
（第１および第２の積層セラミック電子部品本体の製造方法（１））
誘電体シートと、内部電極層１６Ａ、１６Ｂ用の導電性ペーストと、を準備する。誘電体シートと内部電極層１６Ａ、１６Ｂ用の導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層１６Ａ、１６Ｂ用の導電性ペーストを印刷し、内部電極パターンを形成する。
内部電極パターンが印刷されていない外層部１５Ａａ、１５Ｂａ用の誘電体シートを所定枚数積層し、その上に内部電極パターンが印刷された誘電体シートを順次積層し、その上に外層部１５Ａａ、１５Ｂａ用の誘電体シートを所定枚数積層し、積層シートを作製する。
積層シートを静水圧プレスなどの手段により積層方向（ｘ方向）にプレスし、積層ブロックを作製する。
積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
積層チップを焼成し、第１の積層体１２Ａおよび第２の積層体１２Ｂを作製する。焼成温度は、セラミック層１４Ａ、１４Ｂや内部電極層１６Ａ、１６Ｂの材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが焼付け層である場合には、第１の積層体１２Ａおよび第２の積層体１２Ｂを作製したあと、それぞれに下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂとして焼付け層を形成する。第１ないし第４の外部電極の端部２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂの形成方法としては、例えば、焼付け層を形成しない部分をマスクする方法や焼付け層を形成しない部分の導電性ペーストを拭き取る方法がある。
焼付け層を形成しない部分をマスクする方法で第１ないし第４の外部電極の端部２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂを形成する場合、以下の方法により形成する。すなわち、完成品として、第１の積層体１２Ａと第２の積層体１２Ｂが対向する面（第２の主面１２Ａｂ、第３の主面１２Ｂａ）において、焼付け層が形成されないようにシールを貼り付けた状態（マスキングを行った状態）でガラス成分と金属とを含む導電性ペーストを塗布する。導電性ペーストの塗布方法としては、例えばディッピング法を用いる。その後、シールを剥がして焼き付け処理を行い、焼付け層を形成する。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。これにより、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面において外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂが形成されない構造の実現が可能となる。
焼付け層を形成しない部分の導電性ペースト拭き取る方法で第１ないし第４の外部電極の端部２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂを形成する場合、以下の方法により形成する。すなわち、第１の積層体１２Ａおよび第２の積層体１２Ｂの第１の端面１２Ａｅ、第２の端面１２Ａｆ、第３の端面１２Ｂｅおよび第４の端面１２Ｂｆにガラス成分と金属とを含む導電性ペーストを塗布する。導電性ペーストの塗布方法としては、例えばディッピング法を用いる。完成品として、第１の積層体１２Ａと第２の積層体１２Ｂが対向する面に付着した導電性ペーストをヘラ状の器具を使用してかきとる。この器具の材質としてはゴムまたはシリコン製であることが好ましい。その後、焼き付け処理を行い、下地電極層を形成する。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。これにより、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面において外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂが形成されない構造の実現が可能となる。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを導電性樹脂層で形成する場合は、上記の焼付け層と同様に、例えば、導電性樹脂層を形成しない部分をマスクする方法や導電性樹脂ペーストを拭き取る方法を用いて第１ないし第４の外部電極の端部２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂを形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で第１の積層体１２Ａおよび第２の積層体１２Ｂ上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを上記の焼付け層と同様に導電性樹脂層を形成しない部分をマスクする方法もしくは導電性樹脂ペーストを拭き取る方法を用いて、焼付け層上もしくは第１の積層体１２Ａおよび第２の積層体１２Ｂ上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを形成することができる。このとき、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面（第２の主面１２Ａｂおよび第３の主面１２Ｂａ）において薄膜層が形成されないように、上記の焼付け層と同様に、薄膜層を形成しない部分をマスクする方法により第１ないし第４の外部電極の端部２３Ａａ、２３Ａｂ、２３Ｂａ、２３Ｂｂを形成する。薄膜層で形成された下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂは金属粒子が堆積された１μｍ以下の層とする。薄膜層で形成された下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂは、金属粒子が堆積された１μｍ以下の層とする。
その後、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂの表面に、めっき層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂが形成される。本実施形態では焼付け層上にＮｉめっき層およびＳｎめっき層を形成した。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂが得られる。
（第１および第２の積層セラミック電子部品本体の製造方法（２））
誘電体シートと、内部電極層１６Ａ、１６Ｂ用の導電性ペーストと、を準備する。誘電体シートと内部電極層１６Ａ、１６Ｂ用の導電性ペーストとには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
誘電体シート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層１６Ａ、１６Ｂ用の導電性ペーストを印刷し、内部電極パターンを形成する。
内部電極パターンが印刷されていない外層部１５Ａａ、１５Ｂａ用の誘電体シートを所定枚数積層し、その上に内部電極パターンが印刷された誘電体シートを順次積層し、その上に外層部１５Ａａ、１５Ｂａ用の誘電体シートを所定枚数積層し、積層シートを作製する。
積層シートを静水圧プレスなどの手段により積層方向（ｘ方向）にプレスし、積層ブロックを作製する。
積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部および稜線部に丸みをつけてもよい。
積層チップを焼成し、第１の積層体１２Ａおよび第２の積層体１２Ｂを作製する。焼成温度は、セラミック層１４Ａ、１４Ｂや内部電極層１６Ａ、１６Ｂの材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂが焼付け層である場合には、第１の積層体１２Ａおよび第２の積層体１２Ｂの両端面にガラス成分と金属とを含む導電性ペーストを塗布する。その後、焼き付け処理を行い、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを形成する。この時の焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。必要に応じて、焼付け層の表面にめっきを施す。
なお、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを導電性樹脂層で形成する場合は、以下の方法で導電性樹脂層を形成することができる。なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに導電性樹脂層を単体で第１の積層体１２Ａおよび第２の積層体１２Ｂ上に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層上もしくは第１の積層体１２Ａおよび第２の積層体１２Ｂ上に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層を形成する。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
また、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂを形成することができる。薄膜層で形成された下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂは、金属粒子が堆積された１μｍ以下の層とする。
その後、下地電極層２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂの表面に、めっき層２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂが形成される。たとえば、焼付け層上にＮｉめっき層およびＳｎめっき層を形成する。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。このようにして、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂが得られる。
最後に、完成品として、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面に形成されることとなる外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂを、研磨装置を用いて積層体１２Ａ、１２Ｂの表面が完全に露出するまで取り除く。これにより、上下に積み重ねられている第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する面において外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂが形成されない構造の実現が可能となる。
（積層セラミック電子部品の製造方法）
上記方法で製造された第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂに対して、第１の金属端子３０Ａおよび第２の金属端子３０Ｂを取り付けて、積層セラミック電子部品１を製造する方法を説明する。
第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを、準備する。
第１の金属端子３０Ａおよび第２の金属端子３０Ｂを準備する。
第１の積層セラミック電子部品本体１０Ａの第１の外部電極２２Ａａおよび第２の外部電極２２Ａｂにはんだ４６を塗布する。
第２の積層セラミック電子部品本体１０Ｂの第３の外部電極２２Ｂａおよび第４の外部電極２２Ｂｂにはんだ４６を塗布する。
その後、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとを外部電極が形成されていない面（第２の主面１２Ａｂ、第３の主面１２Ｂａ）が対向するように整列させ、第１の積層セラミック電子部品本体１０Ａの第１の外部電極２２Ａａと第１の金属端子３０Ａの第１の端子接合部３２Ａ、第１の積層セラミック電子部品本体１０Ａの第２の外部電極２２Ａｂと第２の金属端子３０Ｂの第３の端子接合部３２Ｂ、第２の積層セラミック電子部品本体１０Ｂの第３の外部電極２２Ｂａと第１の金属端子３０Ａの第２の端子接合部３６Ａ、第２の積層セラミック電子部品本体１０Ｂの第４の外部電極２２Ｂｂと第２の金属端子３０Ｂの第４の端子接合部３６Ｂ、とが接続されるように第１の金属端子３０Ａおよび第２の金属端子３０Ｂを取り付ける。そして、この状態でリフローを行うことで、それぞれの外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂとそれぞれの金属端子３０Ａ、３０Ｂを接合させる。
この時のはんだのリフロー温度は２６０℃以上２８０℃以下であることが好ましい。なお、リフローによる接続は、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとをまとめて同時にリフロー接続により、金属端子３０Ａ、３０Ｂを接合する。
以上のようにして、本発明の実施の形態に係る積層セラミック電子部品１が製造される。
３．実験データ
上記の製造方法にしたがって、積層セラミック電子部品１を作製し、積層体１２Ａ、１２Ｂのクラック発生の有無の確認を行った。上記の第１および第２の積層セラミック電子部品本体の製造方法（１）を用いて第１および第２の積層セラミック電子部品本体を作製した。ここでは、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂとして積層セラミックコンデンサを用いた。
また比較例として、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ上、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ上にも外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂが形成されている金属端子３０Ａ、３０Ｂ付の積層セラミック電子部品（図示せず）を準備した。
実施例および比較例として用いた積層セラミック電子部品の各種パラメータは、以下のとおりである。
（実施例の構造）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂのサイズ設計値：Ｌ×Ｗ×Ｔ＝５．７ｍｍ×５．０ｍｍ×２．５ｍｍ
チップ（積層セラミック電子部品本体）個数：２個
セラミック層：ＢａＴｉＯ3
内部電極層：Ｎｉ
・外部電極構造
下地電極層（焼付け層）：Ｃｕ
めっき層：Ｎｉめっき、Ｓｎめっきの２層構造
・金属端子
端子本体：ＳＵＳ４３０
下層めっき電極：Ｃｕ
上層めっき電極：Ｓｎ
・外部電極と金属端子の接合に用いたはんだ：Ｓｎ−１０Ｓｂ（ＬＦはんだ）
（比較例の構造）
第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂのサイズ設計値：Ｌ×Ｗ×Ｔ＝５．７ｍｍ×５．０ｍｍ×２．５ｍｍ
チップ（積層セラミック電子部品本体）個数：２個
セラミック層：ＢａＴｉＯ3
内部電極層：Ｎｉ
・外部電極構造
下地電極層（焼付け層）：Ｃｕ
めっき層：Ｎｉめっき、Ｓｎめっきの２層構造
・金属端子
端子本体：ＳＵＳ４３０
下層めっき電極：Ｃｕ
上層めっき電極：Ｓｎ
・外部電極と金属端子の接合に用いたはんだ：Ｓｎ−１０Ｓｂ（ＬＦはんだ）
（クラックの確認方法）
はんだの塗布量を１００％（通常品）および１５０％（はんだ量が多い場合を想定）としてそれぞれ５０個ずつ作製した実施例と比較例の金属端子付き積層セラミック電子部品を準備した。その後、それぞれのサンプルに対して定格電圧の２倍の直流電圧を１０秒間印加した後に、研磨装置を用いてそれぞれのサンプルを断面研磨し、顕微鏡を用いてクラックの発生有無を確認した。断面研磨は、第１の積層セラミック電子部品本体１０Ａの第１の側面１２Ａｃ側または第２の側面１２Ａｄ側から、第１の側面１２Ａｃおよび第２の側面１２Ａｄとほぼ並行になるように積層セラミック電子部品１のＷM寸法がほぼ４等分となる位置まで徐々に研磨を行った。また同様に、第２の積層セラミック電子部品本体１０Ｂの第３の側面１２Ｂｃ側または第４の側面１２Ｂｄ側から、第３の側面１２Ｂｃおよび第４の側面１２Ｂｄとほぼ並行になるように積層セラミック電子部品１のＷM寸法がほぼ４等分となる位置まで徐々に研磨を行った。そして、積層セラミック電子部品１のＷM寸法がほほ４等分となる３断面において、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとが対向する第２の主面１２Ａｂ、第３の主面１２Ｂａ側において、それぞれの積層体１２Ａ、１２Ｂにクラックが発生していないかを確認した。この時、３断面のどれか一つの面にでもクラックが発生していた場合をＮＧとした。なお、この時の顕微鏡の倍率は５０倍とした。
Figure 2020150144
表１の結果より、はんだの塗布量が１００％（通常品）の場合は実施例および比較例ともにクラックは発生しなかった。しかし、はんだの塗布量が１５０％（はんだ量が多い場合を想定）の場合は実施例ではクラックは発生しなかったが、比較例では５０個中３個（６％）にクラックは発生した。
以上の結果から、本発明においては、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間の対向する主面（第２の主面１２Ａｂおよび第３の主面１２Ｂａ）上において、外部電極２２Ａａ、２２Ａｂ、２２Ｂａ、２２Ｂｂが形成されておらず、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ側に位置する第１の端面１２Ａｅおよび第２の端面１２Ａｆ上に配置される第１の外部電極の端部２３Ａａおよび第２の外部電極の端部２３Ａｂおよび第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ側に位置する第３の端面１２Ｂｅおよび第４の端面１２Ｂｆ上に配置される第３の外部電極の端部２３Ｂａおよび第４の外部電極の端部２３Ｂｂには、めっき層が形成されていない。よって、第１の積層セラミック電子部品本体１０Ａと第２の積層セラミック電子部品本体１０Ｂとの間にはんだが侵入することを抑制することが可能となり、はんだの引っ張り応力が発生することがないため、応力の集中を抑制することが可能となり第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂにクラックが発生することを抑制することが可能となる。
（変形例１）
この発明の実施の形態に係る積層セラミック電子部品の変形例について、図７および図８を参照して説明する。なお、この変形例の積層セラミック電子部品１Ａは、第１の積層セラミック電子部品１０Ａの第１の主面１２Ａａおよび第２の主面１２Ａｂ並びに第２の積層セラミック電子部品１０Ｂの第３の主面１２Ｂａおよび第４の主面１２Ｂｂに外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂが設けられていないことを除いて、図１ないし図６を用いて説明した積層セラミック電子部品１と同様の構成を有する。したがって、同一部分には同じ参照番号を付し、同様となる説明は繰り返さない。図７は、本発明に係る積層セラミック電子部品の変形例であって、積層セラミック電子部品をｙ方向から見た正面図である。図８は、本発明に係る積層セラミック電子部品を示す図７のＬ−Ｔ平面で切断した断面図である。
第１の外部電極２２Ａａは、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ上だけでなく第１の主面１２Ａａ上にも設けられていない。第２の外部電極２２Ａｂは、第１の積層セラミック電子部品本体１０Ａの第２の主面１２Ａｂ上だけでなく第１の主面１２Ａａ上にも設けられていない。第３の外部電極２２Ｂａは、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ上だけでなく第４の主面１２Ｂｂ上にも設けられていない。第４の外部電極２２Ｂｂは、第２の積層セラミック電子部品本体１０Ｂの第３の主面１２Ｂａ上だけでなく第４の主面１２Ｂｂ上にも設けられていない。これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを第１の金属端子３０Ａおよび第２の金属端子３０Ｂに取り付ける際に、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの上下面の２面の方向選別が不要になり、金属端子の取り付けが容易となる。
（変形例２）
この発明の実施の形態に係る積層セラミック電子部品の変形例について、図９および図１０を参照して説明する。なお、この変形例の積層セラミック電子部品１Ｂは、変形例１の積層セラミック電子部品１Ａの構造に加え、第１の積層セラミック電子部品１０Ａの第１の側面１２Ａｃおよび第２の側面１２Ａｄ並びに第２の積層セラミック電子部品１０Ｂの第３の側面１２Ｂｃおよび第４の側面１２Ｂｄに外部電極２２Ａａ、２２Ａｂ、２２Ｂａおよび２２Ｂｂが設けられていないことを除いて、図７および図８を用いて説明した積層セラミック電子部品１Ａと同様の構成を有する。したがって、同一部分には同じ参照番号を付し、同様となる説明は繰り返さない。図９は、本発明に係る積層セラミック電子部品の別の変形例であって、積層セラミック電子部品をｙ方向から見た正面図である。図１０は、本発明に係る積層セラミック電子部品を示す図９のＬ−Ｔ平面で切断した断面図である。
第１の外部電極２２Ａａは、第１の積層セラミック電子部品本体１０Ａの第１の側面１２Ａｃ上および第２の側面１２Ａｄ上にも設けられていない。第２の外部電極２２Ａｂは、第１の積層セラミック電子部品本体１０Ａの第１の側面１２Ａｃ上および第２の側面１２Ａｄ上にも設けられていない。第３の外部電極２２Ｂａは、第２の積層セラミック電子部品本体１０Ｂの第３の側面１２Ｂｃ上および第４の側面１２Ｂｄ上にも設けられていない。第４の外部電極２２Ｂｂは、第２の積層セラミック電子部品本体１０Ｂの第３の側面１２Ｂｃ上および第４の側面１２Ｂｄ上にも設けられていない。これにより、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂを第１の金属端子３０Ａおよび第２の金属端子３０Ｂに取り付ける際に、第１の積層セラミック電子部品本体１０Ａおよび第２の積層セラミック電子部品本体１０Ｂの４面の方向選別が不要になり、金属端子の取り付けがより容易となる。
なお、この発明は、前記実施の形態に限定されるものではなく、その要旨の範囲内で種々に変形される。また、電子部品本体のセラミック層の厚み、層数、対向電極面積および外形寸法は、これに限定されるものではない。
１、１Ａ、１Ｂ 積層セラミック電子部品
１０Ａ 第１の積層セラミック電子部品本体
１０Ｂ 第２の積層セラミック電子部品本体
１２Ａ 第１の積層体
１２Ｂ 第２の積層体
１２Ａａ 第１の主面
１２Ａｂ 第２の主面
１２Ｂａ 第３の主面
１２Ｂｂ 第４の主面
１２Ａｃ 第１の側面
１２Ａｄ 第２の側面
１２Ｂｃ 第３の側面
１２Ｂｄ 第４の側面
１２Ａｅ 第１の端面
１２Ａｆ 第２の端面
１２Ｂｅ 第３の端面
１２Ｂｆ 第４の端面
１４Ａ、１４Ｂ セラミック層
１５Ａａ、１５Ｂａ 外層部
１５Ａｂ、１５Ｂｂ 内層部
１６Ａ、１６Ｂ 内部電極層
１６Ａａ、１６Ｂａ 第１の内部電極層
１６Ａｂ、１６Ｂｂ 第２の内部電極層
１８Ａａ、１８Ａｂ、１８Ｂａ、１８Ｂｂ 引出電極部
２０Ａａ、２０Ｂａ 対向電極部
２０Ａｂ、２０Ｂｂ Ｗギャップ
２０Ａｃ、２０Ｂｃ Ｌギャップ
２２Ａ 第１の積層体の外部電極
２２Ｂ 第２の積層体の外部電極
２２Ａａ 第１の外部電極
２２Ａｂ 第２の外部電極
２２Ｂａ 第３の外部電極
２２Ｂｂ 第４の外部電極
２３Ａａ 第１の外部電極の端部
２３Ａｂ 第２の外部電極の端部
２３Ｂａ 第３の外部電極の端部
２３Ｂｂ 第４の外部電極の端部
２４Ａａ、２４Ａｂ、２４Ｂａ、２４Ｂｂ 下地電極層
２６Ａａ、２６Ａｂ、２６Ｂａ、２６Ｂｂ めっき層
３０Ａ 第１の金属端子
３０Ｂ 第２の金属端子
３０Ａａ、３０Ｂａ 第１の主面
３０Ａｂ、３０Ｂｂ 第２の主面
３０Ａｃ、３０Ｂｃ 周囲面
３２Ａ 第１の端子接合部
３２Ｂ 第３の端子接合部
３４Ａ 第１の延長部
３４Ｂ 第３の延長部
３６Ａ 第２の端子接合部
３６Ｂ 第４の端子接合部
３８Ａ 第２の延長部
３８Ｂ 第４の延長部
４０Ａ 第１の実装部
４０Ｂ 第２の実装部
４２Ａ、４２Ｂ 端子本体（母材）
４４Ａ、４４Ｂ めっき層
４６ 接合材（はんだ）
７０ 従来の積層セラミック電子部品
８０Ａ 従来の第１の積層セラミック電子部品本体
８０Ｂ 従来の第２の積層セラミック電子部品本体
８２ セラミック層
８４ 内部電極層
８６ 外部電極
９０Ａ 従来の第１の金属端子
９０Ｂ 従来の第２の金属端子
９２ 接合材（はんだ）
９４ クラック
ｘ 高さ方向（積層方向）
ｙ 幅方向
ｚ 長さ方向
ＴM 積層セラミック電子部品の高さ方向の長さ
Ｔ1 第１の積層セラミック電子部品本体の高さ方向の長さ
Ｔ2 第２の積層セラミック電子部品本体の高さ方向の長さ
ＷM 積層セラミック電子部品の幅方向の長さ
Ｗ1 第１の積層セラミック電子部品本体の幅方向の長さ
Ｗ2 第２の積層セラミック電子部品本体の幅方向の長さ
ＬM 積層セラミック電子部品の長さ方向の長さ
Ｌ1 第１の積層セラミック電子部品本体の長さ方向の長さ
Ｌ2 第２の積層セラミック電子部品本体の長さ方向の長さ

Claims (4)

  1. 積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２の側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
    前記第１の積層体と対向するように設けられ、積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第３の主面および第４の主面と、高さに直交する幅方向に相対する第３の側面および第４の側面と、高さ方向および幅方向に直交する長さ方向に相対する第３の端面および第４の端面と、を有する第２の積層体と、
    前記第１の積層体の第１の端面上に配置される第１の外部電極と、前記第１の積層体の第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、
    前記第２の積層体の第３の端面上に配置される第３の外部電極と、前記第２の積層体の第４の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、
    前記第１の外部電極と前記第３の外部電極とに跨るように接合材によって接続される第１の金属端子と、
    前記第２の外部電極と前記第４の外部電極とに跨るように接合材によって接続される第２の金属端子と、
    を有し、
    前記第１の外部電極および前記第２の外部電極ならびに前記第３の外部電極および前記第４の外部電極は、下地電極層と前記下地電極層上に配置されるめっき層とを有し、
    前記第１の外部電極は、前記第１の積層セラミック電子部品本体の前記第２の主面上には設けられておらず、
    前記第２の外部電極は、前記第１の積層セラミック電子部品本体の前記第２の主面上には設けられておらず、
    前記第３の外部電極は、前記第２の積層セラミック電子部品本体の前記第３の主面上には設けられておらず、
    前記第４の外部電極は、前記第２の積層セラミック電子部品本体の前記第３の主面上には設けられておらず、
    前記第１の積層セラミック電子部品本体の前記第２の主面側に位置する前記第１の端面および前記第２の端面上に配置される第１の外部電極および第２の外部電極の端部には、めっき層が形成されておらず、
    前記第２の積層セラミック電子部品本体の前記第３の主面側に位置する前記第３の端面および前記第４の端面上に配置される第３の外部電極および第４の外部電極の端部には、めっき層が形成されておらず、
    前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とは、前記第１の積層セラミック電子部品本体の前記第２の主面と、前記第２の積層セラミック電子部品本体の前記第３の主面とが空間を空けて対向するように配置されている、積層セラミック電子部品。
  2. めっき層が形成されていない前記第１の積層セラミック電子部品本体の前記第２の主面側に位置する前記第１の端面および前記第２の端面上に配置される第１の外部電極および第２の外部電極の端部は、下地電極層の金属が酸化しており、
    めっき層が形成されていない前記第２の積層セラミック電子部品本体の前記第３の主面側に位置する前記第２の端面および前記第４の端面上に配置される第３の外部電極および第４の外部電極の端部は、下地電極層の金属が酸化している、請求項１に記載の積層セラミック電子部品。
  3. 前記第１の金属端子は、前記第１の外部電極に接続される第１の端子接合部と、前記第１の端子接合部から延びる第１の延長部を介して、前記第３の外部電極に接続される第２の端子接合部と、前記第２の端子接合部から前記第２の積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第２の延長部と、前記第２の延長部に接続され、前記第２の延長部から実装面と平行に延びる第１の実装部と、を有し、
    前記第２の金属端子は、前記第２の外部電極に接続される第３の端子接合部と、前記第３の端子接合部から延びる第３の延長部を介して、前記第４の外部電極に接続される第４の端子接合部と、前記第４の端子接合部から前記第２の積層セラミック電子部品本体と実装面との間に隙間ができるように延びる第４の延長部と、前記第４の延長部に接続され、前記第４の延長部から実装面と平行に延びる第２の実装部と、を有する、請求項１または請求項２に記載の積層セラミック電子部品。
  4. 前記第１の積層セラミック電子部品本体の前記第１の主面側に位置する前記第１の端面および前記第２の端面上に配置される第１の外部電極および第２の外部電極の端部には、めっき層が形成されておらず、
    前記第２の積層セラミック電子部品本体の前記第４の主面側に位置する前記第３の端面および前記第４の端面上に配置される第３の外部電極および第４の外部電極の端部には、めっき層が形成されていない、請求項１ないし請求項３に記載の積層セラミック電子部品。
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