KR101119582B1 - 전자부품 - Google Patents

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KR101119582B1
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카츠토모 아리토미
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

본 발명은 도전성 접착제를 이용해서 실장할 수 있으면서, 단락 불량이 발생하기 어려운 전자부품을 제공한다.
제1의 외부전극(15)은, Ag를 포함하지 않는 제1의 도전층(16)과, 최외층에 위치하도록 제1의 도전층(16) 위에 적층되어 있으며 Ag를 포함하는 제2의 도전층(17)을 가진다. 제2의 도전층(17)은 제1의 주면(10a)에 접촉하고 있는 제1의 접촉부(17b1)를 가지는 한편, 제1 및 제2의 측면(10c, 10d)에는 접촉하고 있지 않다. 제1의 접촉부(17b1)에 가장 근접해서 위치하고 있는 내부전극인 제2의 내부전극(12a)과, 제1의 접촉부(17b1)를 최단거리로 잇는 가상직선 L1상에는 제1의 내부도체(13a)가 마련되어 있다. 제1의 내부도체(13a)는 제1 및 제2의 외부전극(15, 18) 중 제1의 외부전극(15)에만 접속되어 있거나, 제1 및 제2의 외부전극(15, 18) 중 어느 것에도 접속되어 있지 않다.

Description

전자부품{ELECTRONIC COMPONENT}
본 발명은 전자부품에 관한 것이며, 상세하게는 내부전극 및 Ag를 포함하는 외부전극을 구비하는 전자부품에 관한 것이다.
최근, 전자기기 내부에 탑재된 배선 기판상에 세라믹 전자부품 등의 전자부품이 다수 실장되어 오고 있다. 종래, 이들 전자부품의 배선 기판에의 실장에는 Pb를 포함하는 솔더가 일반적으로 사용되어 왔지만, 최근 환경 부하를 경감하는 관점에서 Pb를 사용하지 않고 전자부품을 실장하는 시도가 활발하게 이루어지고 있다.
Pb를 사용하지 않고 전자부품을 실장하는 방법으로서는, 예를 들면 에폭시계 열경화성 수지 등의 열경화성 수지에 금속 필러 등의 도전성 미립자를 첨가한 도전성 접착제나 Pb 프리솔더(Pb-free solder)를 이용해서 전자부품을 실장하는 방법이 알려져 있으며, 예를 들면 하기의 특허문헌 1, 2 등에 있어서 이 방법에 적합한 전자부품이 여러 가지 제안되어 있다.
예를 들면, 특허문헌 1에는 Pb 프리솔더를 이용해서 적합하게 실장할 수 있는 전자부품으로서, Ni 또는 Ni 합금으로 이루어지는 내부전극이 내부에 배치되어 있는 적층 세라믹 소체의 양 끝에 외부전극이 형성된 적층 세라믹 전자부품으로서, 외부전극이 Cu 또는 Cu 합금을 주성분으로 하는 하지(下地;base) 전극층과, Ag 또는 Ag 합금을 주성분으로 하는 최외부 전극층과의 적층체로 형성되어 있는 적층 세라믹 전자부품이 개시되어 있다.
특허문헌 1에 기재된 바와 같이, 외부전극의 최외부 전극층에 Ag를 포함하는 전극층을 채용한 전자부품은 도전성 접착제를 이용한 실장에도 적합하다. 외부전극의 최외부 전극층에 Ag를 포함하는 전극층을 채용함으로써, 외부전극과 도전성 접착제의 친화성을 향상시킬 수 있어 전자부품의 실장 강도를 높일 수 있기 때문이다.
일본국 공개특허공보 2002-158137호 일본국 공개특허공보 2002-203737호
그러나 특허문헌 1에 기재된 적층 세라믹 전자부품에서는, Ag의 마이그레이션(migration)에 기인하여 외부전극간의 단락 불량이 발생할 우려가 있었다. 특히, 자동차의 엔진 컨트롤 유닛(ECU)의 내부 또는 ECU의 근방에서 사용되는 경우 등, 전자부품이 놓여지는 분위기의 온도가 예를 들어 150℃ 이상과 같은 고온이 될 경우에, 특허문헌 1에 기재된 적층 세라믹 전자부품을 사용하면 Ag의 일렉트로 마이그레이션에 기인한 단락 불량이 발생하기 쉬웠다.
본 발명은 이러한 점을 감안하여 이루어진 것이며, 도전성 접착제를 이용해서 실장할 수 있으면서 단락 불량이 발생하기 어려운 전자부품을 제공하는 것이다.
본 발명에 따른 제1의 전자부품은, 직방체형상의 전자부품 본체와, 제1의 외부전극과, 제2의 외부전극과, 제1의 내부전극과, 제2의 내부전극을 구비하고 있다. 전자부품 본체는 제1 및 제2의 주면(主面)과 제1 및 제2의 측면과, 제1 및 제2의 단면을 가진다. 제1 및 제2의 주면은 폭방향 및 길이방향을 따라 연장되어 있다. 제1 및 제2의 측면은 길이방향 및 높이방향을 따라 연장되어 있다. 제1 및 제2의 단면은 폭방향 및 높이방향을 따라 연장되어 있다. 제1의 외부전극은 제1의 단면과, 제1의 주면의 일부분과, 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있다. 제2의 외부전극은 제2의 단면상에 형성되어 있다. 제1의 내부전극은 전자부품 본체의 내부에 배치되어 있다. 제1의 내부전극은 제1의 외부전극에 접속되어 있다. 제2의 내부전극은 전자부품 본체의 내부에 배치되어 있다. 제2의 내부전극은 제2의 외부전극에 접속되어 있다. 제1의 외부전극은 제1의 도전층과, 제2의 도전층을 가진다. 제1의 도전층은 제1의 단면과, 제1의 주면의 일부분과, 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있다. 제1의 도전층은 Ag를 포함하지 않는다. 제2의 도전층은 최외층에 위치하도록 제1의 도전층 위에 적층되어 있다. 제2의 도전층은 Ag를 포함한다. 제2의 도전층은 제1의 주면에 접촉하고 있는 제1의 접촉부를 가진다. 제2의 도전층은 제1 및 제2의 측면에는 접촉하고 있지 않다. 제1 및 제2의 내부전극 중, 제1의 접촉부에 가장 근접해서 위치하고 있는 내부전극은 제2의 내부전극이며, 본 발명에 따른 제1의 전자부품은 당해 제2의 내부전극과, 제1의 접촉부를 최단거리로 잇는 가상직선상에 위치하는 제1의 내부도체를 더 구비한다. 제1의 내부도체는 제1 및 제2의 외부전극 중 제1의 외부전극에만 접속되어 있거나, 제1 및 제2의 외부전극 중 어느 것에도 접속되어 있지 않다.
본 발명에 따른 제1의 전자부품의 어느 특정한 국면에서는, 제2의 외부전극은 제2의 단면과, 제1의 주면의 일부와, 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있고, 제2의 외부전극은 제2의 단면과 제1의 주면의 일부분과 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있으며, Ag를 포함하지 않는 제1의 도전층과, 최외층에 위치하도록 제1의 도전층 위에 적층되어 있고 Ag를 포함하는 제2의 도전층을 가지며, 제2의 외부전극의 제2의 도전층은 제1의 주면에 접촉하고 있는 제2의 접촉부를 가지는 한편, 제1 및 제2의 측면에는 접촉하고 있지 않으며, 제2의 접촉부에 가장 근접해 있는 제1의 내부전극과, 제2의 접촉부를 최단거리로 잇는 가상직선상에 제2의 내부도체가 마련되어 있거나, 또는 제2의 접촉부에 가장 근접해 있는 제1의 내부전극과, 제2의 접촉부를 최단거리로 잇는 가상직선상에 제2의 내부전극이 위치해 있고, 제2의 내부도체는 제1 및 제2의 외부전극 중 제2의 외부전극에만 접속되어 있거나, 제1 및 제2의 외부전극 중 어느 것에도 접속되어 있지 않다. 이 구성에 의하면, 제2의 접촉부로부터의 Ag의 마이그레이션을 효과적으로 억제할 수 있다. 그 결과, 제1 및 제2의 외부전극간의 단락 불량의 발생을 효과적으로 억제할 수 있다.
본 발명에 따른 제1의 전자부품의 다른 특정한 국면에서는, 제2의 도전층은 제1의 도전층의 제1 및 제2의 측면상에 위치하는 부분을 덮고 있지 않다. 이 구성에 의하면, 제2의 도전층으로부터의 Ag의 마이그레이션을 보다 효과적으로 억제할 수 있기 때문에, 단락 불량의 발생을 보다 효과적으로 억제할 수 있다.
본 발명에 따른 제1의 전자부품의 다른 특정한 국면에서는, 제2의 도전층은 제1의 도전층의 제1 및 제2의 측면상에 위치하는 부분의 각각의, 길이방향에 있어서의 선단부를 제외한 부분의 적어도 일부만을 덮고 있다. 이 구성에 의하면, 제2의 도전층으로부터의 Ag의 마이그레이션을 보다 효과적으로 억제할 수 있기 때문에, 단락 불량의 발생을 보다 효과적으로 억제할 수 있다.
본 발명에 따른 제1의 전자부품의 또 다른 특정한 국면에서는 제1의 내부도체가 복수 마련되어 있다. 이 구성에 의하면, 제1의 접촉부로부터의 Ag의 마이그레이션을 보다 효과적으로 억제할 수 있기 때문에, 단락 불량의 발생을 보다 효과적으로 억제할 수 있다.
본 발명에 따른 제2의 전자부품은 직방체형상의 전자부품 본체와, 제1의 외부전극과, 제2의 외부전극과, 제1의 내부전극과, 제2의 내부전극을 구비하고 있다. 전자부품 본체는 제1 및 제2의 주면과, 제1 및 제2의 측면과, 제1 및 제2의 단면을 가진다. 제1 및 제2의 주면은 폭방향 및 길이방향을 따라 연장되어 있다. 제1 및 제2의 측면은 길이방향 및 높이방향을 따라 연장되어 있다. 제1 및 제2의 단면은 폭방향 및 높이방향을 따라 연장되어 있다. 제1의 외부전극은 제1의 단면과, 제1의 주면의 일부분과, 제1 및 제2의 측면의 일부분을 덮도록 형성되어 있다. 제2의 외부전극은 제2의 단면과, 제1의 주면의 일부분과, 제1 및 제2의 측면의 일부분을 덮도록 형성되어 있다. 제1의 내부전극은 전자부품 본체의 내부에 배치되어 있다. 제1의 내부전극은 제1의 외부전극에 접속되어 있다. 제2의 내부전극은 전자부품 본체의 내부에 배치되어 있다. 제2의 내부전극은 제2의 외부전극에 접속되어 있다. 제1 및 제2의 외부전극의 각각은 제1의 도전층과 제2의 도전층을 가진다. 제1의 도전층은 제1의 단면과 제1의 주면의 일부분과 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있다. 제1의 도전층은 Ag를 포함하지 않는다. 제2의 도전층은 최외층에 위치하도록 제1의 도전층 위에 적층되어 있다. 제2의 도전층은 Ag를 포함한다. 제1 및 제2의 외부 도전층의 각각의 제2의 도전층은 제1의 도전층 위에만 위치해 있고, 제1 및 제2의 주면 그리고 제1 및 제2의 측면에는 직접 접촉하고 있지 않다.
본 발명에 따른 제1 및 제2의 전자부품의 어느 특정한 국면에서는, 제2의 도전층은 Ag 또는 Ag-Pd 합금을 주성분으로서 포함한다. 이 구성에 의하면, 도전성 접착제를 이용한 실장이 보다 용이해진다.
본 발명에 따른 제1 및 제2의 전자부품의 다른 특정한 국면에서는, 전자부품 본체는 세라믹제이다.
본 발명에 따른 제1 및 제2의 전자부품에서는, 제1 및 제2의 외부전극의 각각의 최외층이, Ag를 포함하는 제2의 도전층에 의해 구성되어 있기 때문에, 도전성 접착제를 이용한 실장이 용이하다.
또한, 본 발명에 따른 제1의 전자부품에서는, 제1 및 제2의 내부전극 중, 제1의 접촉부에 가장 근접해 있는 내부전극인 제2의 내부전극과, 제1의 접촉부를 최단거리로 잇는 가상직선상에 위치하도록 제1의 내부도체가 마련되어 있고, 제1의 내부도체가, 제1 및 제2의 외부전극 중 제1의 외부전극에만 접속되어 있거나, 제1의 외부전극과 제2의 외부전극 중 어느 것에도 접속되어 있지 않기 때문에, 제1의 접촉부로부터의 Ag의 마이그레이션이 효과적으로 억제되어 단락 불량이 발생하기 어렵다.
또한, 본 발명에 따른 제2의 전자부품에서는 제2의 도전층이 제1의 도전층 위에만 위치해 있고, 제1 및 제2의 주면 그리고 제1 및 제2의 측면에는 직접 접촉하고 있지 않기 때문에, 제2의 도전층으로부터의 Ag의 마이그레이션이 효과적으로 억제되어 단락 불량이 발생하기 어렵다.
도 1은 제1의 실시형태에 따른 전자부품의 약도적 사시도이다.
도 2는 제1의 실시형태에 따른 전자부품의 약도적 평면도이다.
도 3은 도 2에서의 화살표 Ⅲ에서 봤을 때의 전자부품의 약도적 측면도이다.
도 4는 도 2에서의 화살표 IV에서 봤을 때의 전자부품의 약도적 정면도이다.
도 5는 도 2에서의 V-V선에 있어서의 약도적 단면도이다.
도 6은 도 3에서의 VI-VI선에 있어서의 약도적 단면도이다.
도 7은 도 5에서의 VII-VII선에 있어서의 약도적 단면도이다.
도 8은 도 5에서의 VⅢ-VⅢ선에 있어서의 약도적 단면도이다.
도 9는 도 5에서의 IX-IX선에 있어서의 약도적 단면도이다.
도 10은 도 5에서의 X-X선에 있어서의 약도적 단면도이다.
도 11은 제2의 도전층의 제1의 부분을 형성하는 공정을 나타내는 모식도이다.
도 12는 제2의 도전층의 제2의 부분을 형성하는 공정을 나타내는 모식도이다.
도 13은 제2의 도전층의 제2의 부분을 형성하는 공정을 나타내는 모식도이다.
도 14는 제2의 실시형태에 따른 전자부품의 약도적 단면도이다.
도 15는 제3의 실시형태에 따른 전자부품의 약도적 단면도이다.
도 16은 제4의 실시형태에 따른 전자부품의 약도적 사시도이다.
도 17은 제5의 실시형태에 따른 전자부품의 약도적 단면도이다.
도 18은 제7의 실시형태에 따른 전자부품의 약도적 평면도이다.
도 19는 도 18에서의 화살표 XIX에서 봤을 때의 전자부품의 약도적 정면도이다.
도 20은 도 18에서의 XX-XX선에 있어서의 약도적 단면도이다.
도 21은 도 18에서의 XXI-XXI선에 있어서의 약도적 단면도이다.
이하, 도면을 참조하면서 본 발명의 구체적인 실시형태를 설명함으로써 본 발명을 명확하게 한다.
(제1의 실시형태)
도 1은 본 실시형태에 따른 전자부품의 약도적 사시도이다. 도 2는 본 실시형태에 따른 전자부품의 약도적 평면도이다. 도 3은 본 실시형태에 따른 전자부품의 약도적 측면도이다. 도 4는 본 실시형태에 따른 전자부품의 약도적 정면도이다. 도 5는 도 2에서의 V-V선에 있어서의 약도적 단면도이다. 도 6은 도 3에서의 VI-VI선에 있어서의 약도적 단면도이다. 도 7은 도 5에서의 VII-VII선에 있어서의 약도적 단면도이다. 도 8은 도 5에서의 VⅢ-VⅢ선에 있어서의 약도적 단면도이다. 도 9는 도 5에서의 IX-IX선에 있어서의 약도적 단면도이다. 도 10은 도 5에서의 X-X선에 있어서의 약도적 단면도이다.
(전자부품 본체(10))
도 1～도 3에 나타내는 바와 같이, 전자부품(1)은 직방체형상의 전자부품 본체(10)를 구비하고 있다. 도 3에 나타내는 바와 같이, 전자부품 본체(10)는 길이방향 L 및 폭방향 W를 따라 연장되는 제1 및 제2의 주면(10a, 10b)을 가진다. 전자부품 본체(10)는 도 2에 나타내는 바와 같이, 높이방향 H 및 길이방향 L을 따라 연장되는 제1 및 제2의 측면(10c, 10d)을 가진다. 또한 도 5에 나타내는 바와 같이, 높이방향 H 및 폭방향 W를 따라 연장되는 제1 및 제2의 단면(10e, 10f)을 가진다.
또한, 본 명세서에 있어서 '직방체형상'에는 모서리부나 능선부가 모따기(chamfering)형상 또는 R모따기형상인 직방체가 포함되는 것으로 한다. 즉, '직방체형상'의 부재란, 제1 및 제2의 주면, 제1 및 제2의 측면 그리고 제1 및 제2의 단면을 가지는 부재 전반을 의미한다. 또한 주면, 측면, 단면의 일부 또는 전부에 요철 등이 형성되어 있어도 된다.
전자부품 본체(10)의 치수는 특별히 한정되지 않지만, 예를 들면 전자부품 본체(10)의 높이치수, 길이치수 및 폭치수의 각각은 0.5mm～2.5mm, 1.0mm～3.2mm, 0.5mm～2.5mm 정도로 할 수 있다.
전자부품 본체(10)는 어느 정도 이상의 절연성을 가지는 재료에 의해 형성된 것인 한 특별히 한정되지 않는다. 본 실시형태에서는, 전자부품 본체(10)는 세라믹에 의해 형성되어 있다. 구체적으로는, 전자부품 본체(10)는 복수의 세라믹층이 높이방향 H로 적층된 세라믹층 적층체에 의해 구성되어 있다. 이 때문에 본 실시형태의 전자부품(1)은 상세하게는 적층 세라믹 전자부품이다.
전자부품 본체(10)를 형성하는 세라믹의 종류는 특별히 한정되지 않으며, 소망하는 전자부품(1)의 특성에 따라 적절하게 선택할 수 있다.
예를 들어 전자부품(1)이 콘덴서인 경우는 전자부품 본체(10)를 유전체 세라믹에 의해 형성할 수 있다. 유전체 세라믹의 구체예로서는 예를 들면 BaTiO3 , CaTiO3, SrTiO3 , CaZrO3 등을 들 수 있다. 또한, 전자부품 본체(10)에는 소망하는 전자부품(1)의 특성에 따라, 상기 유전체 세라믹 이외에 예를 들면 Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 부성분을 적절하게 첨가해도 된다.
예를 들어 전자부품(1)이 세라믹 압전 소자인 경우는 전자부품 본체(10)를 압전 세라믹에 의해 형성할 수 있다. 압전 세라믹의 구체예로서는 예를 들면 PZT(티탄산지르콘산납)계 세라믹 등을 들 수 있다.
예를 들어 전자부품(1)이 서미스터 소자인 경우는 전자부품 본체(10)를 반도체 세라믹에 의해 형성할 수 있다. 반도체 세라믹의 구체예로서는 예를 들면 스피넬(spinel)계 세라믹 등을 들 수 있다.
예를 들어 전자부품(1)이 인덕터 소자인 경우는 전자부품 본체(10)를 자성체 세라믹에 의해 형성할 수 있다. 자성체 세라믹의 구체예로서는 예를 들면 페라이트(ferrite) 세라믹 등을 들 수 있다.
(제1 및 제2의 내부전극(11, 12))
도 5 및 도 6에 나타내는 바와 같이, 전자부품 본체(10)의 내부에는 대략 직사각형상의 복수의 제1 및 제2의 내부전극(11, 12)이 높이방향을 따라 등간격으로 번갈아 배치되어 있다. 제1 및 제2의 내부전극(11, 12)의 각각은 제1 및 제2의 주면(10a, 10b)과 평행이다. 제1 및 제2의 내부전극(11, 12)은 높이방향 H에 있어서, 세라믹층(10g)을 개재하여 서로 대향하고 있다. 또한, 세라믹층(10g)의 두께는 특별히 한정되지 않지만, 예를 들면 0.5㎛～10㎛ 정도로 할 수 있다.
제1 및 제2의 내부전극(11, 12)의 각각의 두께도 특별히 한정되지 않지만, 예를 들면 0.3㎛～2.0㎛ 정도로 할 수 있다.
제1 및 제2의 내부전극(11, 12)의 각각은 제1의 단면(10e) 및 제2의 단면(10f) 중 한쪽에만 노출되어 있다. 상세하게는, 제1의 내부전극(11)은 도 5 및 도 9에 나타내는 바와 같이 제1의 단면(10e)에 노출되어 있다. 도 6 및 도 9에 나타내는 바와 같이, 제1의 내부전극(11)은 제2의 단면(10f), 제1 및 제2의 주면(10a, 10b) 그리고 제1 및 제2의 측면(10c, 10d)에는 노출되어 있지 않다.
제2의 내부전극(12)은 도 5 및 도 8에 나타내는 바와 같이, 제2의 단면(10f)에 노출되어 있다. 도 6 및 도 8에 나타내는 바와 같이, 제2의 내부전극(12)은 제1의 단면(10e), 제1 및 제2의 주면(10a, 10b) 그리고 제1 및 제2의 측면(10c, 10d)에는 노출되어 있지 않다.
이 때문에 도 6, 도 8 및 도 9에 나타내는 바와 같이, 전자부품 본체(10)의 폭방향 W의 양 단부에는 제1 및 제2의 내부전극(11, 12)이 배치되어 있지 않은 갭(10j, 10k)이 형성되어 있다. 또한, 갭(10j, 10k)의 폭방향 W를 따른 치수는 특별히 한정되지 않지만, 예를 들면 30㎛～300㎛ 정도로 할 수 있다.
제1 및 제2의 내부전극(11, 12)은 적절한 도전 재료를 주성분으로서 포함한다. 제1 및 제2의 내부전극(11, 12)은 예를 들면 Ni, Cu, Ag, Pd 및 Au 중 1종 이상의 금속을 포함하고 있는 것이 바람직하다. 제1 및 제2의 내부전극(11, 12)은 예를 들면 Ag-Pd 등의 합금에 의해 형성되어 있어도 된다.
(제1 및 제2의 외부전극(15, 18))
도 1에 나타내는 바와 같이, 전자부품(1)은 제1 및 제2의 외부전극(15, 18)을 구비하고 있다. 제1의 외부전극(15)은 도 5 및 도 9에 나타내는 바와 같이 제1의 내부전극(11)에 접속되어 있다. 한편, 제2의 외부전극(18)은 도 5 및 도 8에 나타내는 바와 같이 제2의 내부전극(12)에 접속되어 있다.
도 1～도 5, 도 8 및 도 9에 나타내는 바와 같이, 제1 및 제2의 외부전극(15, 18)의 각각은 양 단면(10e, 10f)으로부터, 제1 및 제2의 주면(10a, 10b) 그리고 제1 및 제2의 측면(10c, 10d)에 이르도록 형성되어 있다. 즉, 제1의 외부전극(15)은 제1의 단면(10e)과, 제1 및 제2의 주면(10a, 10b)의 일부분과, 제1 및 제2의 측면(10c, 10d)의 일부분을 덮도록 형성되어 있다. 제2의 외부전극(18)은 제2의 단면(10f)과, 제1 및 제2의 주면(10a, 10b)의 일부분과, 제1 및 제2의 측면(10c, 10d)의 일부분을 덮도록 형성되어 있다.
도 5에 나타내는 바와 같이, 제1 및 제2의 외부전극(15, 18)의 제1 및 제2의 주면(10a, 10b)상에 위치하는 부분의 각각의 적어도 일부는 제1 및 제2의 내부전극(11, 12)의 각각의 적어도 일부와, 높이방향 H에 있어서 중첩하고 있다.
제1 및 제2의 외부전극(15, 18)의 각각은 제1의 도전층(16, 19)과, 제2의 도전층(17, 20)을 포함하는 적층체에 의해 구성되어 있다. 구체적으로는, 본 실시형태에서는 제1 및 제2의 외부전극(15, 18)의 각각은 제1의 도전층(16, 19)과, 제2의 도전층(17, 20)의 적층체에 의해 구성되어 있다.
제1의 도전층(16, 19)은 전자부품 본체(10)의 표면의 바로 위에 형성되어 있다. 즉, 제1의 도전층(16, 19)은 전자부품 본체(10)와 접하도록 형성되어 있다. 제1의 도전층(16, 19)은 제1 또는 제2의 단면(10e, 10f)으로부터, 제1 및 제2의 주면(10a, 10b) 그리고 제1 및 제2의 측면(10c, 10d)에 이르도록 형성되어 있다.
구체적으로는, 도 1～도 5에 나타내는 바와 같이, 제1의 외부전극(15)의 일부를 구성하고 있는 제1의 도전층(16)은 제1의 단면(10e)을 덮고 있는 제1의 부분(16a)과, 제1의 주면(10a)의 일부분을 덮고 있는 제2의 부분(16b)과, 제2의 주면(10b)의 일부분을 덮고 있는 제3의 부분(16c)과, 제1의 측면(10c)의 일부분을 덮고 있는 제4의 부분(16d)과, 제2의 측면(10d)의 일부분을 덮고 있는 제5의 부분(16e)을 가진다. 또한, 제2의 외부전극(18)의 일부를 구성하고 있는 제1의 도전층(19)은 제2의 단면(10f)을 덮고 있는 제1의 부분(19a)과, 제1의 주면(10a)의 일부분을 덮고 있는 제2의 부분(19b)과, 제2의 주면(10b)의 일부분을 덮고 있는 제3의 부분(19c)과, 제1의 측면(10c)의 일부분을 덮고 있는 제4의 부분(19d)과, 제2의 측면(10d)의 일부분을 덮고 있는 제5의 부분(19e)을 가진다.
도 5에 나타내는 바와 같이, 제2의 도전층(17, 20)은 제1 또는 제2의 외부전극(15, 18)의 최외층을 구성하고 있다. 바꾸어 말하면, 제2의 도전층(17, 20)은 최외층에 위치하도록 제1의 도전층(16, 19) 위에 적층되어 있다. 즉, 제2의 도전층(17, 20) 위에는 도금층 등이 형성되어 있지 않다.
본 실시형태에서는, 제2의 도전층(17, 20)은 제1 또는 제2의 단면(10e, 10f) 그리고 제1 및 제2의 주면(10a, 10b) 위에만 형성되어 있고, 제1 및 제2의 측면(10c, 10d) 위에는 형성되어 있지 않다. 이 때문에 제2의 도전층(17, 20)은 제1 및 제2의 측면(10c, 10d)에 직접 접촉하고 있지 않다.
구체적으로는, 제1의 외부전극(15)의 일부를 구성하고 있는 제2의 도전층(17)은 제1의 도전층(16)의 제1의 부분(16a)을 덮고 있는 제1의 부분(17a)과, 제2의 부분(16b)을 덮고 있는 제2의 부분(17b)과, 제3의 부분(16c)의 위를 덮고 있는 제3의 부분(17c)을 가진다. 한편, 제2의 외부전극(18)의 일부를 구성하고 있는 제2의 도전층(20)은 제1의 도전층(19)의 제1의 부분(19a)을 덮고 있는 제1의 부분(20a)과, 제2의 부분(19b)을 덮고 있는 제2의 부분(20b)과, 제3의 부분(19c)을 덮고 있는 제3의 부분(20c)을 가진다.
도 3 및 도 5에 나타내는 바와 같이, 제2의 도전층(17, 20)의 제2의 부분(17b, 20b)의 각각의 선단부는 제1의 주면(10a)에 직접 접촉하고 있다. 또한, 제2의 도전층(17, 20)의 제3의 부분(17c, 20c)의 각각의 선단부는 제2의 주면(10b)에 직접 접촉하고 있다. 구체적으로는, 제2의 도전층(17)의 제2의 부분(17b)의 선단부는 제1의 주면(10a)에 직접 접촉하고 있는 제1의 접촉부(17b1)를 구성하고 있다. 제2의 도전층(20)의 제2의 부분(20b)의 선단부는 제1의 주면(10a)에 직접 접촉하고 있는 제2의 접촉부(20b1)를 구성하고 있다. 제2의 도전층(17)의 제3의 부분(17c)의 선단부는 제2의 주면(10b)에 직접 접촉하고 있는 제3의 접촉부(17c1)를 구성하고 있다. 제2의 도전층(20)의 제3의 부분(20c)의 선단부는 제2의 주면(10b)에 직접 접촉하고 있는 제4의 접촉부(20c1)를 구성하고 있다.
제1의 도전층(16, 19)은 Ag를 포함하고 있지 않다. 여기서, 'Ag를 포함하고 있지 않다'는 것은 Ag를 실질적으로 포함하지 않는 것을 의미하며, Ag의 함유량이 0중량%인 경우에 한정되지 않는다. 구체적으로는, 'Ag를 포함하고 있지 않다'는 것은 제1의 도전층(16, 19)을 구성하는 성분 전체 중, Ag의 함유량이 0.1중량% 이하인 것을 의미한다.
제1의 도전층(16, 19)을 구성하는 도전 재료는 특별히 한정되지 않으며, 예를 들면 Au, Pd 등의 귀금속, Cu, Ni 등의 비금속, 또는 이들 금속 중 적어도 1종을 주성분으로서 포함하는 합금을 사용할 수 있다. 또한, 제1 및 제2의 내부전극(11, 12)에 Ni 등의 비금속이 포함되어 있을 경우는 제1, 제2의 외부전극(15, 18)과, 제1, 제2의 내부전극(11, 12)의 접속 신뢰성을 높이는 관점에서 제1의 도전층(16, 19)에도 Ni 등의 비금속을 함유시키는 것이 바람직하다. 또한, 제1의 도전층(16, 19)에는 유리 성분 등의 도전 재료 이외의 성분이 첨가되어 있어도 된다. 제1의 도전층(16, 19)을 구성하는 성분 전체 중, 도전 재료는 80중량% 이상 포함되어 있는 것이 바람직하다.
한편 제2의 도전층(17, 20)은 Ag를 포함하고 있다. 제2의 도전층(17, 20)을 구성하는 도전 재료는 Ag 또는 Ag-Pd 합금을 주성분으로서 포함하고 있는 것이 바람직하고, 실질적으로 Ag 또는 Ag-Pd 합금으로만 이루어지는 것이 보다 바람직하다. 또한, 제2의 도전층(17, 20)을 구성하는 도전 재료는 Au 등의 Ag 이외의 귀금속이나 Cu 등의 비금속을 포함하고 있어도 된다. 제2의 도전층(17, 20)을 구성하는 도전 재료 중, Ag는 50중량% 이상 포함되어 있는 것이 바람직하다. 또한, 제2의 도전층(17, 20)에는 유리 성분 등의 도전 재료 이외의 성분이 첨가되어 있어도 된다. 제2의 도전층(17, 20)을 구성하는 성분 전체 중, 도전 재료는 80중량% 이상 포함되어 있는 것이 바람직하다.
또한, 제1의 도전층(16, 19)과 제2의 도전층(17, 20)의 각각의 두께는 특별히 한정되지 않지만, 예를 들면 10㎛～50㎛ 정도로 할 수 있다.
(제1～제4의 내부도체(13a, 13b, 14a, 14b))
주로 도 5에 나타내는 바와 같이, 본 실시형태에서는 전자부품 본체(10) 내에 제1～제4의 내부도체(13a, 13b, 14a, 14b)가 형성되어 있다. 제1～제4의 내부도체(13a, 13b, 14a, 14b)는 제2의 도전층(17, 20)의 제2의 부분(17b, 20b)의 각각의 접촉부(17b1, 20b1) 또는 제2의 도전층(17, 20)의 제3의 부분(17c, 20c)의 각각의 접촉부(17c1, 20c1)와, 제1, 제2의 내부전극(11, 12)의 사이에 배치되어 있다.
구체적으로는, 제1의 내부도체(13a)는 복수의 제1 및 제2의 내부전극(11, 12) 중, 제1의 접촉부(17b1)에 가장 근접해서 위치하고 있는 제2의 내부전극(12a)과, 제1의 접촉부(17b1)를 최단거리로 잇는 가상직선 L1상에 있어서, 제2의 내부전극(12a)과, 제1의 접촉부(17b1) 사이에 위치하고 있다. 제1의 내부도체(13a)는 제1의 외부전극(15)에 접속되어 있다. 도 7에 나타내는 바와 같이, 제1의 내부도체(13a)는 대략 직사각형상이며, 제1의 단면(10e)으로부터 제2의 단면(10f)측을 향해 연장되어 있다. 폭방향 W에 있어서, 제2의 내부전극(12a)의 전체 위에, 제1의 내부도체(13a)가 배치되어 있다. 바꾸어 말하면, 폭방향 W에 있어서, 제2의 내부전극(12a)의 전체의 위쪽이 제1의 내부도체(13a)에 의해 덮여 있다. 또한, 제1의 내부도체(13a)의 폭방향 치수를 제2의 내부전극(12a)보다도 넓게 해도 된다.
도 5에 나타내는 바와 같이, 제2의 내부도체(14a)는 복수의 제1 및 제2의 내부전극(11, 12) 중, 제3의 접촉부(20b1)에 가장 근접해서 위치하고 있는 제1의 내부전극(11a)과, 제2의 접촉부(20b1)를 최단거리로 잇는 가상직선 L2상에 있어서, 제1의 내부전극(11a)과, 제2의 접촉부(20b1) 사이에 위치하고 있다. 제2의 내부도체(14a)는 제2의 외부전극(18)에 접속되어 있다. 도 7에 나타내는 바와 같이, 제2의 내부도체(14a)는 대략 직사각형상이며, 제2의 단면(10f)으로부터 제1의 단면(10e)측을 향해 연장되어 있다. 도 6에 나타내는 바와 같이, 폭방향 W에 있어서, 제1의 내부전극(11a)의 전체 위에, 제2의 내부도체(14a)가 배치되어 있다. 바꾸어 말하면, 폭방향 W에 있어서, 제1의 내부전극(11a)의 전체의 위쪽이 제2의 내부도체(14a)에 의해 덮여 있다. 또한, 제2의 내부도체(14a)의 폭방향 치수를 제1의 내부전극(11a)보다도 넓게 해도 된다.
또한, 본 실시형태에서는 제2의 내부도체(14a)와 제1의 내부도체(13a)는 높이방향 H에 있어서 같은 위치에 형성되어 있지만, 제2의 내부도체(14a)와 제1의 내부도체(13a)는 높이방향 H에 있어서 다른 위치에 형성되어 있어도 된다.
도 5에 나타내는 바와 같이, 제3의 내부도체(13b)는 복수의 제1 및 제2의 내부전극(11, 12) 중, 제3의 접촉부(17c1)에 가장 근접해서 위치하고 있는 제2의 내부전극(12b)과, 제3의 접촉부(17c1)를 최단거리로 잇는 가상직선 L3상에 있어서, 제2의 내부전극(12b)과, 제3의 접촉부(17c1) 사이에 위치하고 있다. 제3의 내부도체(13b)는 제1의 외부전극(15)에 접속되어 있다. 도 10에 나타내는 바와 같이, 제3의 내부도체(13b)는 대략 직사각형상이며, 제1의 단면(10e)으로부터 제2의 단면(10f)측을 향해 연장되어 있다. 폭방향 W에 있어서, 제2의 내부전극(12b)의 전체 위에, 제3의 내부도체(13b)가 배치되어 있다. 바꾸어 말하면, 폭방향 W에 있어서, 제2의 내부전극(12b)의 전체의 위쪽이 제3의 내부도체(13b)에 의해 덮여 있다. 또한, 제3의 내부도체(13b)의 폭방향 치수를 제2의 내부전극(12b)보다도 넓게 해도 된다.
도 5에 나타내는 바와 같이, 제4의 내부도체(14b)는 복수의 제1 및 제2의 내부전극(11, 12) 중, 제4의 접촉부(20c1)에 가장 근접해서 위치하고 있는 제1의 내부전극(11b)과, 제4의 접촉부(20c1)를 최단거리로 잇는 가상직선 L4상에 있어서, 제1의 내부전극(11b)과, 제4의 접촉부(20c1) 사이에 위치하고 있다. 제4의 내부도체(14b)는 제2의 외부전극(18)에 접속되어 있다. 도 10에 나타내는 바와 같이, 제2의 내부도체(14a)는 대략 직사각형상이며, 제2의 단면(10f)으로부터 제1의 단면(10e)측을 향해 연장되어 있다. 도 6에 나타내는 바와 같이, 폭방향 W에 있어서, 제1의 내부전극(11b)의 전체 위에, 제4의 내부도체(14b)가 배치되어 있다. 바꾸어 말하면, 폭방향 W에 있어서, 제1의 내부전극(11b)의 전체의 위쪽이 제4의 내부도체(14b)에 의해 덮여 있다. 또한, 제4의 내부도체(14b)의 폭방향 치수를 제1의 내부전극(11b)보다도 넓게 해도 된다.
또한, 본 실시형태에서는 제4의 내부도체(14b)와 제3의 내부도체(13b)는 높이방향 H에 있어서 같은 위치에 형성되어 있지만, 제4의 내부도체(14b)와 제3의 내부도체(13b)는 높이방향 H에 있어서 다른 위치에 형성되어 있어도 된다.
제1～제4의 내부도체(13a, 13b, 14a, 14b)는 제1 및 제2의 내부전극(11, 12)과 마찬가지로, 적절한 도전 재료를 주성분으로서 포함한다. 제1～제4의 내부도체(13a, 13b, 14a, 14b)는 예를 들면 Ni, Cu, Ag, Pd 및 Au 중 1종 이상의 금속을 주성분으로서 포함하고 있는 것이 바람직하다. 제1～제4의 내부도체(13a, 13b, 14a, 14b)는 예를 들면 Ag-Pd 등의 합금에 의해 형성되어 있어도 된다.
제1～제4의 내부도체(13a, 13b, 14a, 14b)의 두께는 특별히 한정되지 않지만, 예를 들면 0.3㎛～2.0㎛ 정도로 할 수 있다.
이상에서 설명한 바와 같이, 본 실시형태에서는 제1 및 제2의 외부전극(15, 18)의 최외층을 구성하고 있는 제2의 도전층(17, 20)에는 Ag가 포함되어 있다. 이 때문에 본 실시형태의 전자부품(1)은 도전성 접착제를 이용해서 실장할 수 있다. 특히, 본 실시형태에서는 제2의 도전층(17, 20)이 Ag 또는 Ag-Pd 합금을 주성분으로서 포함하기 때문에, 본 실시형태의 전자부품(1)은 도전성 접착제를 이용한 실장에 보다 적합하다.
그런데 본 실시형태와 같이, Ag를 포함하는 제2의 도전층(17)이 전자부품 본체(10)의 표면과 직접 접촉하고 있을 경우, 제2의 도전층(17)으로부터 전자부품 본체(10) 내에 Ag가 마이그레이션하여 제1 및 제2의 외부전극(15, 18) 사이가 단락할 우려가 있다. 특히, 제2의 도전층(17)이 Ag 또는 Ag-Pd 합금을 주성분으로서 포함할 경우에는 Ag의 마이그레이션이 발생하기 쉽기 때문에, 단락 불량이 보다 발생하기 쉬워지는 경향이 있다.
그에 반해 본 실시형태에서는 접촉부(17b1, 17c1)와, 제2의 내부전극(12a, 12b) 사이에, 제1의 외부전극(15)에 접속되어 있는 제1 및 제3의 내부도체(13a, 13b)가 배치되어 있다. 이 때문에 Ag가 포함되어 있는 접촉부(17b1)나 접촉부(17c1)에 전계가 집중하는 것을 억제할 수 있다. 이 때문에 제2의 도전층(17)의 접촉부(17b1)나 접촉부(17c1)로부터의 Ag의 마이그레이션이 억제된다. 마찬가지로, 접촉부(20b1, 20c1)와 제1의 내부전극(11a, 11b) 사이에, 제2의 외부전극(18)에 접속되어 있는 제2 및 제4의 내부도체(14a, 14b)가 배치되어 있다. 이 때문에 제2의 도전층(20)의 접촉부(20b1, 20c1)로부터의 Ag의 마이그레이션이 억제된다. 따라서, Ag의 마이그레이션의 발생에 기인하는 단락 불량의 발생을 효과적으로 억제할 수 있다.
나아가 본 실시형태에서는, 제2의 도전층(17, 20)은 제1 및 제2의 측면(10c, 10d) 위에 형성되어 있지 않아, 제1 및 제2의 측면(10c, 10d)에 직접 접촉하고 있지 않다. 이 때문에, 제1 및 제2의 외부전극(15, 18)의 제1 및 제2의 측면(10c, 10d) 위에 위치하고 있는 부분으로부터 Ag가 마이그레이션하는 것이 억제되어 있다. 따라서, Ag의 마이그레이션의 발생에 기인하는 단락 불량의 발생을 보다 효과적으로 억제할 수 있다.
또한, 갭(10j, 10k) 부분에도 내부도체를 마련함으로써 Ag의 마이그레이션의 발생을 억제하는 것도 생각할 수 있다. 그러나 이 경우는 높이방향 H와 길이방향 L을 따른 내부도체를 마련할 필요가 있다. 즉, 세라믹층(10g)과 수직인 방향으로 연장되는 내부도체를 마련할 필요가 있다. 이 때문에, 적층 세라믹 전자부품의 제조가 곤란해진다. 그에 반해, 본 실시형태와 같이 제2의 도전층(17, 20)을 제1 및 제2의 측면(10c, 10d) 위에 형성하지 않음으로써 Ag의 마이그레이션의 발생을 억제하는 것이라면, 높이방향 H와 길이방향 L을 따른 내부도체를 마련할 필요가 없어 전자부품(1)의 제조가 용이해진다.
제2의 도전층(17, 20)으로부터의 Ag의 마이그레이션의 발생을 억제하는 관점에서는, 제1의 도전층(16, 19)의 제2 및 제3의 부분(16b, 19b, 16c, 19c) 위에 제2의 도전층(17, 20)을 형성하지 않는 것도 생각할 수 있다. 또는, 접촉부(17b1, 17c1, 20b1, 20c1)와 제1, 제2의 주면(10a, 10b)이 접촉하지 않도록 하는 것도 생각할 수 있다. 그러나 그 경우는 제2의 도전층(17, 20)과 전자부품 본체(10)가 직접 접합되어 있는 부분이 존재하지 않게 된다. 이 때문에, 제2의 도전층(17, 20)에 외력이 가해졌을 때에, 제2의 도전층(17, 20)이 박리하기 쉬워지는 경향이 있다. 그에 반해 본 실시형태에서는 접촉부(17b1, 17c1, 20b1, 20c1)와 제1, 제2의 주면(10a, 10b)이 직접 접합되어 있다. 따라서, 제2의 도전층(17, 20)의 전자부품 본체(10)에 대한 고착력을 높일 수 있다. 따라서, 제2의 도전층(17, 20)의 전자부품 본체(10)로부터의 박리를 효과적으로 억제할 수 있다.
또한, 접촉부(17b1, 17c1)와 접촉부(20b1, 20c1) 사이의 거리가 짧아지면, 접촉부(17b1, 17c1)와 접촉부(20b1, 20c1) 사이에 전계가 집중하는 경향이 있기 때문에, 접촉부(17b1, 17c1)와 접촉부(20b1, 20c1)는 제2의 도전층(17, 20)의 전자부품 본체(10)에 대한 고착력이 지나치게 낮아지지 않는 범위에서 떨어져 있는 것이 바람직하다. 구체적으로는, 접촉부(17b1, 17c1)와 접촉부(20b1, 20c1) 사이의 거리는 전자부품(1)의 길이치수의 0.5배 이상인 것이 바람직하다.
(전자부품(1)의 제조방법)
본 실시형태에 따른 전자부품(1)의 제조법은 특별히 한정되지 않지만, 예를 들면 이하의 요령으로 제조할 수 있다.
먼저, 세라믹 그린시트와, 내부전극 형성용 도전성 페이스트와, 내부도체 형성용 페이스트와, 외부전극 형성용 도전성 페이스트를 준비한다. 또한, 내부전극 형성용 도전성 페이스트와, 내부도체 형성용 페이스트는 같아도 된다. 세라믹 그린시트나 각 도전성 페이스트에는 바인더나 용제가 포함된다. 바인더나 용제로서는 공지의 바인더나 용제를 사용할 수 있다. 외부전극 형성용 도전성 페이스트는 유리 성분을 포함하고 있어도 된다.
다음으로 세라믹 그린시트상에 스크린 인쇄법 등의 공지의 인쇄법에 의해, 내부전극 형성용 도전성 페이스트 및 내부도체 형성용 페이스트를 도포하여, 내부전극 형성용 패턴 및 내부도체 형성용 패턴을 형성한다.
다음으로 내부전극 형성용 패턴 및 내부도체 형성용 패턴이 형성되어 있지 않은 세라믹 그린시트를 복수 적층하고, 그 위에, 내부도체 형성용 패턴을 형성한 세라믹 그린시트, 내부전극 형성용 패턴을 형성한 세라믹 그린시트, 내부도체 형성용 패턴을 형성한 세라믹 그린시트, 그리고 내부전극 형성용 패턴 및 내부도체 형성용 패턴이 형성되어 있지 않은 세라믹 그린시트를 순차 적층함으로써 생(生;raw)의 마더 적층체를 형성한다. 필요에 따라, 정수압 프레스 등에 의해 적층방향으로 마더 적층체를 프레스하여, 적층된 세라믹 그린시트를 압착시켜도 된다.
다음으로 생의 마더 적층체를 소정의 사이즈로 잘라 생의 세라믹 적층체를 형성한다. 필요에 따라 생의 세라믹 적층체에 배럴 연마 등을 실시하여, 모서리부 및 능선부를 모따기 또는 R모따기해도 된다.
다음으로 생의 세라믹 적층체를 소성한다. 소성 온도는 사용하는 세라믹의 종류에 따라 적절하게 설정할 수 있다. 생의 세라믹 적층체의 소성 온도는 예를 들면 900℃～1300℃ 정도로 할 수 있다. 소성시의 분위기는 대기 분위기여도 되고, 질소 가스 분위기, 수증기를 포함하는 질소 가스 분위기 등이어도 된다.
다음으로 소성 후의 세라믹 적층체의 단면에 도전성 페이스트를 도포하고 베이킹함으로써, 제1 및 제2의 도전층을 각각 형성함으로써 전자부품(1)을 완성시킬 수 있다. 한편, 베이킹 온도는 예를 들면 700℃～900℃ 정도로 할 수 있다.
제2의 도전층의 형성은 구체적으로는, 예를 들면 하기의 요령으로 행할 수 있다. 먼저, 도 11에 나타내는 바와 같이, 침투법에 의해, 제1의 도전층이 형성된 세라믹 소체(전자부품 본체(10))의 양 단면에 도전성 페이스트(30)를 도포한다. 구체적으로는, 도전성 페이스트(30)에 세라믹 소체를 침지함으로써 세라믹 소체의 양 단면에 도전성 페이스트(30)를 도포한다. 다음으로 도 12에 나타내는 바와 같이, 침투법에 의해, 세라믹 소체의 제1의 측면 위에 형성되어 있는 제1의 도전층 위에 도전성 페이스트(30)를 도포한다. 구체적으로는, 도전성 페이스트(30)에 세라믹 소체의 제1의 측면 위에 형성되어 있는 제1의 도전층을 침지함으로써, 도전성 페이스트(30)를 도포한다. 이렇게 하여, 도 13에 나타내는 바와 같이, 세라믹 소체의 양 단면 및 제1의 측면에 도전성 페이스트를 도포한다. 또한, 마찬가지로 해서 세라믹 소체의 제2의 측면상에 위치하는 제1의 도전층의 부분에, 침투법에 의해 도전성 페이스트를 도포한다. 그 후 소성함으로써 제2의 도전층을 완성시킨다.
또한, 제1 및 제2의 도전층 각각은 세라믹 적층체의 소성시에 동시에 소성해도 된다.
이하, 본 발명을 실시한 바람직한 형태의 다른 예에 대하여 설명한다. 단, 이하의 실시형태의 설명에 있어서, 상기 제1의 실시형태와 실질적으로 같은 기능을 가지는 부재를 공통의 부호로 참조하고 설명을 생략한다.
(제2의 실시형태)
상기 제1의 실시형태에서는, 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각이 제1 또는 제2의 외부전극(15, 18)에 접속되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면 도 14에 나타내는 바와 같이, 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각을 제1 및 제2의 외부전극(15, 18) 중 어느 것에도 접속하지 않도록 해도 된다. 이 경우에도 상기 제1의 실시형태와 마찬가지로 Ag의 마이그레이션의 발생을 억제할 수 있다. 따라서, 단락 불량의 발생을 억제할 수 있다.
(제3의 실시형태)
상기 제1의 실시형태에서는 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각이 1층씩 형성되어 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각이 높이방향을 따라서 복수 마련되어 있어도 된다. 예를 들면 도 15에 나타내는 바와 같이, 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각이 높이방향을 따라 2개씩 형성되어 있어도 된다. 이와 같이 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각을 복수개 높이방향을 따라 마련함으로써, Ag의 마이그레이션의 발생을 보다 효과적으로 억제할 수 있다.
또한, 제1～제4의 내부도체(13a, 13b, 14a, 14b)를 각각 복수개 마련하는 경우에도, 도 15에 나타내는 바와 같이, 제1～제4의 내부도체(13a, 13b, 14a, 14b)의 각각을 제1 또는 제2의 외부전극(15, 18)에 접속해도 되고, 제1 및 제2의 외부전극(15, 18) 중 어느 것에도 접속하지 않도록 해도 된다.
(제4의 실시형태)
상기 제1의 실시형태에서는 전자부품 본체(10)의 제1 및 제2의 측면(10c, 10d)의 일부가 제1의 도전층(16, 19)에 의해 덮여 있는 예에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면 도 16에 나타내는 바와 같이, 제1의 도전층(16, 19)은 제1 및 제2의 측면(10c, 10d) 위에 형성되어 있지 않아도 된다. 구체적으로는, 제1의 도전층(16, 19)의 제1 및 제2의 측면(10c, 10d)의 일부분을 덮는 제4 및 제5의 부분(16d, 16e, 19d, 19e)(도 2를 참조)을 마련하지 않고, 제1～제3의 부분(16a, 16b, 16c, 19a, 19b, 19c)에 의해서만 제1의 도전층(16, 19)을 구성해도 된다.
(제5의 실시형태)
상기 제1의 실시형태에서는 제1 및 제3의 내부도체(13a, 13b)와 함께, 제2 및 제4의 내부도체(14a, 14b)를 마련하는 예에 대하여 설명하였다. 단, 도 17에 나타내는 바와 같이, 제2의 접촉부(20b1)에 가장 근접해서 위치하는 내부전극이, 제2의 외부전극(18)에 접속되어 있는 제2의 내부전극(12a)인 경우에는, 제2의 내부도체(14a)가 반드시 필요한 것은 아니다. 또한, 제4의 접촉부(20c1)에 가장 근접해서 위치하는 내부전극이, 제2의 외부전극(18)에 접속되어 있는 제2의 내부전극(12b)인 경우에는, 제4의 내부도체(14b)가 반드시 필요한 것은 아니다.
(제6의 실시형태)
상기 제1의 실시형태에서는, 제1의 도전층(16, 19)의 전자부품 본체(10)의 제1 및 제2의 측면(10c, 10d)상에 위치하는 제4 및 제5의 부분(16d, 16e, 19d, 19e) 위에는, 제2의 도전층(17, 20)이 형성되어 있지 않은 경우에 대하여 설명하였다. 단, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 제1의 도전층(16, 19)의 제4 및 제5의 부분(16d, 16e, 19d, 19e) 위에 제2의 도전층(17, 20)이 형성되어 있어도 된다. 단, 이 경우는 Ag의 마이그레이션을 억제하는 관점에서, 제2의 도전층(17, 20)이 제2의 측면(10c, 10d)에 직접 접촉하고 있지 않는 것이 바람직하다. 구체적으로는, 제2의 도전층(17, 20)은 제4 및 제5의 부분(16d, 16e, 19d, 19e) 중, 제4 및 제5의 부분(16d, 16e, 19d, 19e)의 선단부를 제외한 적어도 일부만을 덮고 있는 것이 바람직하다. 바꾸어 말하면, 제2의 도전층(17, 20)은 제4 및 제5의 부분(16d, 16e, 19d, 19e)의 선단부를 덮고 있지 않는 것이 바람직하다.
(제7의 실시형태)
도 18～도 21에 나타내는 본 실시형태의 전자부품(2)은 제1～제4의 내부도체(13a, 13b, 14a, 14b)가 마련되어 있지 않은 점과, 제2의 도전층(17, 20)의 구성에 있어서만, 상기 제1의 실시형태에 따른 전자부품(1)과 다르다.
본 실시형태에서는 도 18～도 21에 나타내는 바와 같이, 제2의 도전층(17, 20)은 제1의 도전층(16, 19) 위에만 위치해 있고, 전자부품 본체(10)의 제1 및 제2의 주면(10a, 10b) 그리고 제1 및 제2의 측면(10c, 10d)에는 직접 접촉하고 있지 않다.
구체적으로는, 제1의 외부전극(15)의 일부를 구성하고 있는 제2의 도전층(17)은 제1의 부분(17a)(도 18～도 20을 참조)과, 제2의 부분(17b)(도 20을 참조)과, 제3의 부분(17c)(도 20을 참조)과, 제4의 부분(17d)(도 18을 참조)과, 제5의 부분(17e)(도 18을 참조)을 가진다. 도 18～도 20에 나타내는 바와 같이, 제1의 부분(17a)은 제1의 도전층(16)의 제1의 단면(10e)상에 위치하는 제1의 부분(16a) 위에 위치하고 있다. 제1의 부분(17a)은 제1의 부분(16a)의 선단부를 제외한 부분을 덮고 있다. 도 20에 나타내는 바와 같이, 제2의 부분(17b)은 제1의 도전층(16)의 제1의 주면(10a)상에 위치하는 제2의 부분(16b) 위에 위치하고 있다. 제2의 부분(17b)은 제2의 부분(16b)의 선단부를 제외한 부분을 덮고 있다. 제3의 부분(17c)은 제1의 도전층(16)의 제2의 주면(10b)상에 위치하는 제3의 부분(16c) 위에 위치하고 있다. 제3의 부분(17c)은 제3의 부분(16c)의 선단부를 제외한 부분을 덮고 있다. 제4의 부분(17d)은 제1의 도전층(16)의 제1의 측면(10c) 위에 위치하는 제4의 부분(16d) 위에 위치하고 있다. 제4의 부분(17d)은 제4의 부분(16d)의 선단부를 제외한 부분을 덮고 있다. 제5의 부분(17e)은 제1의 도전층(16)의 제2의 측면(10d) 위에 위치하는 제5의 부분(16e) 위에 위치하고 있다. 제5의 부분(17e)은 제5의 부분(16e)의 선단부를 제외한 부분을 덮고 있다.
또한, 제2의 외부전극(18)의 일부를 구성하고 있는 제2의 도전층(20)은 제1의 부분(20a)(도 18～도 20을 참조)과, 제2의 부분(20b)(도 20을 참조)과, 제3의 부분(20c)(도 20을 참조)과, 제4의 부분(20d)(도 21을 참조)과, 제5의 부분(20e)(도 21을 참조)을 가진다. 도 18～도 20에 나타내는 바와 같이, 제1의 부분(20a)은 제1의 도전층(19)의 제2의 단면(10f)상에 위치하는 제1의 부분(19a) 위에 위치하고 있다. 제1의 부분(20a)은 제1의 부분(19a)의 선단부를 제외한 부분을 덮고 있다. 도 20에 나타내는 바와 같이, 제2의 부분(20b)은 제1의 도전층(19)의 제1의 주면(10a)상에 위치하는 제2의 부분(19b) 위에 위치하고 있다. 제2의 부분(20b)은 제2의 부분(19b)의 선단부를 제외한 부분을 덮고 있다. 제3의 부분(20c)은 제1의 도전층(19)의 제2의 주면(10b)상에 위치하는 제3의 부분(19c) 위에 위치하고 있다. 제3의 부분(20c)은 제3의 부분(19c)의 선단부를 제외한 부분을 덮고 있다. 도 21에 나타내는 바와 같이, 제4의 부분(20d)은 제1의 도전층(19)의 제1의 측면(10c) 위에 위치하는 제4의 부분(19d) 위에 위치하고 있다. 제4의 부분(20d)은 제4의 부분(19d)의 선단부를 제외한 부분을 덮고 있다. 제5의 부분(20e)은 제1의 도전층(19)의 제2의 측면(10d) 위에 위치하는 제5의 부분(19e) 위에 위치하고 있다. 제5의 부분(20e)은 제5의 부분(19e)의 선단부를 제외한 부분을 덮고 있다.
이상과 같이, 본 실시형태에서는 제2의 도전층(17, 20)이 전자부품 본체(10)의 표면에 직접 접촉하고 있지 않기 때문에, 제1～제4의 내부도체(13a, 13b, 14a, 14b)가 마련되어 있지 않아도, 제2의 도전층(17, 20)으로부터 전자부품 본체(10) 내에의 Ag의 마이그레이션이 발생하는 것을 효과적으로 억제할 수 있다. 따라서, 단락 불량의 발생을 효과적으로 억제할 수 있다.
또한, 본 실시형태에서는 제1～제4의 내부도체(13a, 13b, 14a, 14b)를 형성할 필요가 없기 때문에 전자부품(2)의 제조 공정을 간략화할 수 있다. 또한, 전자부품(2)의 높이치수를 작게 하는 것이 가능하게 된다.
(실험예 1)
상기 제1의 실시형태와 동일한 형태를 가지는 전자부품을 하기의 조건으로 합계 200개 제작하였다(시료군 A). 또한, 제1 및 제2의 외부전극은 이하의 요령으로 형성하였다. 소성 후의 세라믹 소체의 양 단부에 두께 60㎛로 Cu 페이스트를 도포하고 건조시킨 후에, 환원성 분위기에서 소성하여 제1의 도전층을 형성하였다. 그 후, 제1의 도전층 위에 두께 80㎛로 Ag-Pd 페이스트를 도포하고, 또한 평판 지그를 이용해서 Ag-Pd 페이스트를 부가하고, 용제를 건조시킨 후에 산화성 분위기 내에서 소성함으로써 제2의 도전층을 형성하였다. 또한 시료군 A에서는, 제2의 도전층은 제1 및 제2의 측면 중 어느 것에도 직접 접촉하고 있지 않았다.
전자부품의 치수: 길이 3.2mm×폭 1.6mm×높이 1.6mm
세라믹층의 두께: 15㎛
세라믹층: BaTiO3
가장 제1의 주면에 가까운 내부전극에서 제1의 주면까지의 거리, 및 가장 제2의 주면에 가까운 내부전극에서 제2의 주면까지의 거리: 100㎛
내부전극의 치수: 길이 2.6mm×폭 1.0mm×두께 1.2㎛
내부전극: Ni
또한, 제2의 도전층에 의해 제1의 도전층을 완전히 덮어, 제2의 도전층의 일부가 제1 및 제2의 측면과 직접 접하도록 한 것 이외에는 상기 시료군 A와 동일하게 해서, 합계 200개의 시료군 B를 제작하였다.
다음으로 도전성 접착제를 이용해서, JISC6429에서 권장되는 치수의 랜드를 가지는 알루미나 기판상에 시료군 A, B를 실장하였다. 구체적으로는, 합계 200개의 시료군 A 중의 100개(시료군 A1)는 제1의 주면을 실장면으로 해서 알루미나 기판상에 실장하고, 나머지 100개(시료군 A2)를 제1의 측면을 실장면으로 해서 알루미나 기판에 실장하였다. 마찬가지로 합계 200개의 시료군 B에 대해서도, 100개(시료군 B1)는 제1의 주면을 실장면으로 해서 알루미나 기판상에 실장하고, 나머지 100개(시료군 B2)를 제1의 측면을 실장면으로 해서 알루미나 기판에 실장하였다.
그리고 상기 알루미나 기판에 실장된 시료군 A1, A2, B1, B2를 175℃의 고온하, 75V의 직류 전압을 인가한 상태로 500시간 방치하였다. 그 결과, 외부전극간에 마이그레이션이 발생했는지 여부를 육안으로 확인하였다. 결과를 하기의 표 1에 나타낸다.
Figure 112010042174496-pat00001
상기 표 1에 나타내는 바와 같이, 제1～제4의 내부도체를 배치하고, 제2의 도전층이 제1 및 제2의 측면과 접촉하지 않도록 한 시료군 A1, A2에서는 어느 샘플에서도 Ag의 마이그레이션이 발생하지 않았음을 알 수 있다. 한편 제1～제4의 내부도체를 배치하기는 했지만, 제2의 도전층이 제1 및 제2의 측면과 접촉하고 있는 시료군 B1, B2에서는 Ag의 마이그레이션이 발생한 샘플이 존재하였다. 이 결과로부터, 제1～제4의 내부도체를 배치하고, 제2의 도전층이 제1 및 제2의 측면과 접촉하지 않도록 함으로써, Ag의 마이그레이션의 발생을 효과적으로 억제할 수 있음을 알 수 있다.
또한 시료군 B1, B2에서도 제1 및 제2의 주면에서는 Ag의 마이그레이션의 발생이 확인되지 않았다. 이 결과로부터도 제1～제4의 내부도체를 배치함으로써, 제1 및 제2의 주면에 있어서의 Ag의 마이그레이션을 효과적으로 억제할 수 있음을 알 수 있다.
시료군 B1, B2에 있어서, 제1 및 제2의 측면에서 Ag의 마이그레이션의 발생이 확인된 원인은, 제1 및 제2의 외부전극의 제1 및 제2의 측면과 접촉하고 있는 부분과, 제1 및 제2의 내부전극과의 사이에 전계가 집중했기 때문에, 제1 및 제2의 외부전극의 제1 및 제2의 측면과 접촉하고 있는 부분으로부터 Ag가 마이그레이션 했기 때문이라고 생각된다.
또한, 제1 및 제2의 측면에 있어서 Ag의 마이그레이션의 발생이 확인된 샘플 수는 시료군 B1보다도 시료군 B2쪽이 많았다. 이 결과로부터, 제1 및 제2의 측면에 있어서의 Ag의 마이그레이션은 제1의 측면을 실장면으로 했을 때에 특히 발생하기 쉬움을 알 수 있다. 특히 시료군 B2에서, 제1의 측면에 있어서 Ag의 마이그레이션의 발생이 관찰된 샘플이 많았던 것으로 보아, 실장면에 전계가 집중하여 실장면에 있어서 Ag의 마이그레이션이 특히 발생하기 쉬움을 알 수 있다.
(실험예 2)
상기 제7의 실시형태와 동일한 형태를 가지는 전자부품을 하기의 조건으로 합계 200개 제작하였다(시료군 C). 또한, 제1 및 제2의 외부전극은 이하의 요령으로 형성하였다. 소성 후의 세라믹 소체의 양 단부에 두께 60㎛로 Cu 페이스트를 도포하고 건조시킨 후에, 환원성 분위기에서 소성하여 제1의 도전층을 형성하였다. 그 후, 제1의 도전층 위에 두께 50㎛로 Ag-Pd 페이스트를 도포하고 용제를 건조시킨 후에, 산화성 분위기 내에서 소성함으로써 제2의 도전층을 형성하였다. 시료군 C에서는, 제2의 도전층은 제1 및 제2의 주면 그리고 제1 및 제2의 측면 중 어느 것에도 직접 접촉하고 있지 않았다.
전자부품의 치수: 길이 3.2mm×폭 1.6mm×높이 1.6mm
세라믹층의 두께: 15㎛
세라믹층: BaTiO3
가장 제1의 주면에 가까운 내부전극에서 제1의 주면까지의 거리, 및 가장 제2의 주면에 가까운 내부전극에서 제2의 주면까지의 거리: 100㎛
내부전극의 치수: 길이 2.6mm×폭 1.0mm×두께 1.2㎛
내부전극: Ni
또한, 제2의 도전층에 의해 제1의 도전층을 완전히 덮어, 제2의 도전층의 일부가 제1 및 제2의 주면 그리고 제1 및 제2의 측면과 직접 접하도록 한 것 이외에는 상기 시료군 C와 동일하게 해서, 합계 200개의 시료군 D를 제작하였다.
다음으로 시료군 C, D를 도전성 접착제를 이용해서, JISC6429에서 권장되는 치수의 랜드를 가지는 알루미나 기판상에 실장하였다. 구체적으로는, 합계 200개의 시료군 C 중의 100개(시료군 C1)는 제1의 주면을 실장면으로 해서 알루미나 기판상에 실장하고, 나머지 100개(시료군 C2)를 제1의 측면을 실장면으로 해서 알루미나 기판에 실장하였다. 마찬가지로, 합계 200개의 시료군 D에 대해서도, 100개(시료군 D1)는 제1의 주면을 실장면으로 해서 알루미나 기판상에 실장하고, 나머지 100개(시료군 D2)를 제1의 측면을 실장면으로 해서 알루미나 기판에 실장하였다.
그리고 상기 알루미나 기판에 실장된 시료군 C1, C2, D1, D2를 175℃의 고온하, 75V의 직류 전압을 인가한 상태로 500시간 방치하였다. 그 결과, 외부전극간에 마이그레이션이 발생했는지 여부를 육안으로 확인하였다. 결과를 하기의 표 2에 나타낸다.
Figure 112010042174496-pat00002
상기 표 2에 나타내는 바와 같이, 제2의 도전층이 제1 및 제2의 주면 그리고 제1 및 제2의 측면에 직접 접촉하지 않도록 한 시료군 C1, C2의 어느 것에도 Ag의 마이그레이션의 발생은 관찰되지 않았다. 그에 반해, 제2의 도전층이 제1 및 제2의 주면 그리고 제1 및 제2의 측면에 직접 접촉하고 있는 시료군 D1, D2에서는 Ag의 마이그레이션의 발생이 관찰되었다. 이 결과로부터, 제2의 도전층이 제1 및 제2의 주면 그리고 제1 및 제2의 측면에 직접 접촉하지 않도록 함으로써, Ag의 마이그레이션의 발생을 효과적으로 억제할 수 있음을 알 수 있다.
또한, 상기 표 1에 나타내는 시료군 A1, A2, B1, B2의 결과와, 표 2에 나타내는 C1, C2, D1, D2의 결과의 비교로부터, 제2의 도전층이 제1 및 제2의 주면과 직접 접촉하고 있는 경우이더라도, 제1～제4의 내부도체를 마련함으로써 제1 및 제2의 주면에 있어서의 Ag의 마이그레이션의 발생을 효과적으로 억제할 수 있음을 알 수 있다.
시료군 D1에서는 제1 및 제2의 주면에 있어서 Ag의 마이그레이션의 발생이 많이 확인되고, 특히 제1의 주면에 있어서 Ag의 마이그레이션의 발생이 많이 확인되었다. 시료군 D2에서도 시료군 D1과 마찬가지로, 제1 및 제2의 주면에 있어서 Ag의 마이그레이션의 발생이 많이 확인되고, 특히 제1의 주면에 있어서 Ag의 마이그레이션의 발생이 많이 확인되었다. 이것은 제2의 도전층의 제1 및 제2의 주면과 직접 접촉하고 있는 부분과, 내부전극과의 대향 면적이, 제2의 도전층의 제1 및 제2의 측면과 직접 접촉하고 있는 부분과, 내부전극과의 대향 면적보다도 크기 때문에, 제1 및 제2의 주면의 광역에 전계가 집중하는 부분이 생겼기 때문이라고 생각된다. 또한, 제1의 주면에 있어서 Ag의 마이그레이션의 발생이 제2의 주면에서보다도 많이 확인된 이유는, 제1의 주면이 실장면이기 때문에 제1의 주면측에 강한 전계가 인가되었기 때문이라고 생각된다.
또한, 제1의 측면에 있어서 Ag의 마이그레이션의 발생이 관찰된 샘플수가 시료군 D1보다도 시료군 D2쪽이 많았던 이유는, 제1의 측면을 실장면으로 하는 시료군 D2쪽이 제1의 측면에 강한 전계가 인가되기 때문이라고 생각된다.
1, 2 전자부품
10 전자부품 본체
10a 전자부품 본체의 제1의 주면
10b 전자부품 본체의 제2의 주면
10c 전자부품 본체의 제1의 측면
10d 전자부품 본체의 제2의 측면
10e 전자부품 본체의 제1의 단면
10f 전자부품 본체의 제2의 단면
10g 세라믹층
10j, 10k 갭
11 제1의 내부전극
12 제2의 내부전극
13a 제1의 내부도체
13b 제3의 내부도체
14a 제2의 내부도체
14b 제4의 내부도체
15 제1의 외부전극
18 제2의 외부전극
16, 19 제1의 도전층
16a, 19a 제1의 도전층의 제1의 부분
16b, 19b 제1의 도전층의 제2의 부분
16c, 19c 제1의 도전층의 제3의 부분
16d, 19d 제1의 도전층의 제4의 부분
16e, 19e 제1의 도전층의 제5의 부분
17, 20 제2의 도전층
17a, 20a 제2의 도전층의 제1의 부분
17b, 20b 제2의 도전층의 제2의 부분
17c, 20c 제2의 도전층의 제3의 부분
17d, 20d 제2의 도전층의 제4의 부분
17e, 20e 제2의 도전층의 제5의 부분
17b1 제1의 접촉부
20b1 제2의 접촉부
17c1 제3의 접촉부
20c1 제4의 접촉부
30 도전성 페이스트
L1～L4 가상직선

Claims (8)

  1. 폭방향 및 길이방향을 따라 연장되는 제1 및 제2의 주면(主面)과, 길이방향 및 높이방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 높이방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체형상의 전자부품 본체와,
    상기 제1의 단면과, 상기 제1의 주면의 일부분과, 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있는 제1의 외부전극과,
    상기 제2의 단면상에 형성되어 있는 제2의 외부전극과,
    상기 전자부품 본체의 내부에 배치되어 있으며, 상기 제1의 외부전극에 접속되어 있는 제1의 내부전극과,
    상기 전자부품 본체의 내부에 배치되어 있으며, 상기 제2의 외부전극에 접속되어 있는 제2의 내부전극을 포함하는, 도전성 접착제를 사용하여 실장되는 전자부품으로서,
    상기 제1의 외부전극은, 상기 제1의 단면과 상기 제1의 주면의 일부분과 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있으며, Ag를 포함하지 않는 제1의 도전층과, 최외층에 위치하도록 상기 제1의 도전층 위에 적층되어 있으며, Ag를 포함하는 제2의 도전층을 가지며,
    상기 제2의 도전층은 상기 제1의 주면에 접촉하고 있는 제1의 접촉부를 가지는 한편, 상기 제1 및 제2의 측면에는 접촉하고 있지 않고,
    상기 제1 및 제2의 내부전극 중, 상기 제1의 접촉부에 가장 근접해서 위치하고 있는 내부전극은 상기 제2의 내부전극이며, 상기 제2의 내부전극과, 상기 제1의 접촉부를 최단거리로 잇는 가상직선상에 위치하는 제1의 내부도체를 더 포함하며,
    상기 제1의 내부도체는 상기 제1 및 제2의 외부전극 중 상기 제1의 외부전극에만 접속되어 있거나, 상기 제1 및 제2의 외부전극 중 어느 것에도 접속되어 있지 않은 것을 특징으로 하는 전자부품.
  2. 제1항에 있어서,
    상기 제2의 외부전극은, 상기 제2의 단면과, 상기 제1의 주면의 일부분과, 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있으며, Ag를 포함하지 않는 제1의 도전층과, 최외층에 위치하도록 상기 제1의 도전층 위에 적층되어 있으며, Ag를 포함하는 제2의 도전층을 가지며,
    상기 제2의 외부전극의 제2의 도전층은 상기 제1의 주면에 접촉하고 있는 제2의 접촉부를 가지는 한편, 상기 제1 및 제2의 측면에는 접촉하고 있지 않고,
    상기 제2의 접촉부에 가장 근접해 있는 제1의 내부전극과, 상기 제2의 접촉부를 최단거리로 잇는 가상직선상에 제2의 내부도체가 마련되어 있거나, 또는 상기 제2의 접촉부에 가장 근접해 있는 제1의 내부전극과, 상기 제2의 접촉부를 최단거리로 잇는 가상직선상에 제2의 내부전극이 위치하고 있으며,
    상기 제2의 내부도체는 상기 제1 및 제2의 외부전극 중 상기 제2의 외부전극에만 접속되어 있거나, 상기 제1 및 제2의 외부전극 중 어느 것에도 접속되어 있지 않은 것을 특징으로 하는 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제2의 도전층은 상기 제1의 도전층의 상기 제1 및 제2의 측면상에 위치하는 부분을 덮고 있지 않는 것을 특징으로 하는 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 제2의 도전층은 상기 제1의 도전층의 상기 제1 및 제2의 측면상에 위치하는 부분의 각각의, 길이방향에 있어서의 선단부를 제외한 부분의 적어도 일부만을 덮고 있는 것을 특징으로 하는 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 제1의 내부도체가 복수개 마련되어 있는 것을 특징으로 하는 전자부품.
  6. 폭방향 및 길이방향을 따라 연장되는 제1 및 제2의 주면과, 길이방향 및 높이방향을 따라 연장되는 제1 및 제2의 측면과, 폭방향 및 높이방향을 따라 연장되는 제1 및 제2의 단면을 가지는 직방체형상의 전자부품 본체와,
    상기 제1의 단면과, 상기 제1의 주면의 일부분과, 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있는 제1의 외부전극과,
    상기 제2의 단면과, 상기 제1의 주면의 일부분과, 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있는 제2의 외부전극과,
    상기 전자부품 본체의 내부에 배치되어 있으며, 상기 제1의 외부전극에 접속되어 있는 제1의 내부전극과,
    상기 전자부품 본체의 내부에 배치되어 있으며, 상기 제2의 외부전극에 접속되어 있는 제2의 내부전극을 포함하는, 도전성 접착제를 사용하여 실장되는 전자부품으로서,
    상기 제1 및 제2의 외부전극의 각각은, 상기 제1의 단면과 상기 제1의 주면의 일부분과 상기 제1 및 제2의 측면의 각각의 일부분을 덮도록 형성되어 있으며, Ag를 포함하지 않는 제1의 도전층과, 최외층에 위치하도록 상기 제1의 도전층 위에 적층되어 있으며, Ag를 포함하는 제2의 도전층을 가지며,
    상기 제1 및 제2의 외부 도전층의 각각의 제2의 도전층은 상기 제1의 도전층 위에만 위치해 있고, 상기 제1 및 제2의 주면 그리고 제1 및 제2의 측면에는 직접 접촉하고 있지 않는 것을 특징으로 하는 전자부품.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 제2의 도전층은 Ag 또는 Ag-Pd 합금을 포함하는 것을 특징으로 하는 전자부품.
  8. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 전자부품 본체는 세라믹제인 것을 특징으로 하는 전자부품.
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