KR20150001769A - 회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법 - Google Patents

회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법 Download PDF

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KR20150001769A
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히로노부 모리야마
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데쿠세리아루즈 가부시키가이샤
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    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
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    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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Abstract

대향하는 전극과의 양호한 접합을 얻을 수 있는 회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법을 제공한다. 반도체 칩(10)측에 접착되는 제1 접착제층(21)과, 제1 접착제층(21)의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층(22)이 적층된 회로 접속 재료(20)를 사용한다. 이 회로 접속 재료(20)가 부착된 반도체 칩(10)을 회로 기판(30)에 탑재했을 때, 제1 접착제층(21)의 두께 Hb1이 하기 식 (1)을 만족하는 범위인 것에 의해, 대향하는 전극과의 양호한 접합을 얻을 수 있다.
Figure pct00018

Description

회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법{CIRCUIT CONNECTING MATERIAL AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD USING SAME}
본 발명은 반도체 칩의 탑재에 사용되는 회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법에 관한 것이다. 본 출원은, 일본에 있어서 2012년 3월 30일에 출원된 일본 특허 출원 번호 특원2012-079542에 기초하여 우선권을 주장하는 것이며, 이 출원을 참조함으로써, 본 출원에 원용된다.
최근들어 기판에 대한 반도체 칩의 탑재 방법에 있어서, 공정 단축을 목적으로, 반도체 IC(Integrated Circuit; 집적 회로) 전극과 기판 전극을 금속 접합 또는 압접 접합하기 전에 언더필 필름을 기판 위에 부착하는 「선공급형 언더필 필름」의 사용이 검토되고 있다.
이 선공급형 언더필 필름을 사용한 탑재 방법은, 예를 들어 이하와 같이 행하여진다(예를 들어, 특허문헌 1 참조).
공정 A: 웨이퍼에 언더필 필름을 부착하고, 다이싱하여 반도체 칩을 얻는다.
공정 B: 기판 위에서 반도체 칩의 위치 정렬을 행한다.
공정 C: 고온·고압에 의해 반도체 칩과 기판을 압착하고, 땜납 범프의 금속 결합에 의한 도통 확보 및 언더필 필름의 경화에 의한 반도체 칩과 기판의 접착을 행한다.
이러한 탑재 방법에 있어서, 예를 들어 특허문헌 2에는 플렉스 효과를 갖는 접착제를 사용함으로써, 땜납의 습윤성을 향상시켜, 접합 상태를 개선시키는 것이 제안되어 있다.
그러나, 종래의 언더필 필름에서는, 납땜 전극측에도 땜납이 습윤 확산되어 버려, 대향하는 전극과의 양호한 접합을 얻을 수 없다.
일본 특허 공개 제2005-28734호 공보 일본 특허 공개 제2001-93940호 공보
본 발명은, 이러한 종래의 실정을 감안하여 제안된 것이며, 대향하는 전극과의 양호한 접합을 얻을 수 있는 회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법을 제공한다.
상술한 과제를 해결하기 위하여, 본 발명은, 납땜 전극이 형성된 반도체 칩과, 상기 납땜 전극과 대향하는 대향 전극이 형성된 회로 기판을 접합하기 위한 회로 접속 재료이며, 상기 반도체 칩측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층되고, 당해 회로 접속 재료가 부착된 상기 반도체 칩을 상기 회로 기판에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재했을 때, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위인 것을 특징으로 한다.
Figure pct00001
상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
또한, 본 발명은 납땜 전극이 형성된 반도체 칩과, 상기 납땜 전극과 대향하는 대향 전극이 형성된 회로 기판을, 상기 반도체 칩측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층된 회로 접속 재료를 개재하여 접합하는 반도체 장치의 제조 방법이며, 상기 회로 접속 재료가 부착된 상기 반도체 칩을 상기 회로 기판에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재하여, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위로 되는 탑재 공정과, 상기 반도체 칩과 상기 회로 기판을, 상기 납땜 전극의 땜납 융점 이상의 온도에서 열압착하는 열압착 공정을 갖는 것을 특징으로 한다.
Figure pct00002
상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
또한, 본 발명은, 납땜 전극이 형성된 제1 면과, 제1 면의 반대측에 상기 납땜 전극과 대향하는 대향 전극이 형성된 제2 면을 갖는 복수의 칩 기판을, 상기 제1 면측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층된 회로 접속 재료를 개재하여 적층하는 반도체 장치의 제조 방법이며, 상기 회로 접속 재료가 부착된 제1 칩 기판의 제1 면을 제2 칩 기판의 제2 면에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재하여, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위로 되는 탑재 공정과, 상기 제1 칩 기판의 제1 면과 상기 제2 칩 기판의 제2 면을 상기 납땜 전극의 땜납 융점 이상의 온도에서 열압착하는 열압착 공정을 갖는 것을 특징으로 한다.
Figure pct00003
상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
본 발명에 따르면, 제1 접착제층의 최저 용융 점도 도달 온도가 제2 접착제층의 최저 용융 점도 도달 온도보다도 낮고, 탑재 시의 제1 접착제층과 제2 접착제층의 계면이 소정의 위치에 있는 회로 접속 재료를 사용하기 때문에, 납땜 전극측에 땜납이 습윤 확산되는 것을 방지함과 함께, 대향하는 전극측에 땜납을 습윤 확산시킬 수 있어, 대향하는 전극과의 양호한 접합을 얻을 수 있다.
도 1은 탑재 전의 반도체 칩을 모식적으로 도시하는 단면도이다.
도 2는 탑재 후의 반도체 칩을 모식적으로 도시하는 단면도이다.
도 3은 제1 접착제층 및 제2 접착제층의 용융 점도의 일례를 나타내는 그래프이다.
도 4는 도 3에 도시하는 용융 점도에 있어서의 용융 점도비(제1층/제2층)를 나타내는 그래프이다.
도 5는 본 실시 형태에 있어서의 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 6은 웨이퍼 위에 언더필 필름을 부착하는 공정을 모식적으로 도시하는 사시도이다.
도 7은 웨이퍼를 다이싱하는 공정을 모식적으로 도시하는 사시도이다.
도 8은 반도체 칩을 픽업하는 공정을 모식적으로 도시하는 사시도이다.
도 9는 반도체 칩을 기판에 탑재하는 공정을 모식적으로 도시하는 사시도이다.
도 10은 땜납의 습윤 확산이 양호한 상태의 단면 모식도이다.
도 11은 땜납의 습윤 확산이 불충분한 상태의 단면 모식도이다.
이하, 본 발명의 실시 형태에 대하여, 하기의 순서로 상세하게 설명한다.
1. 회로 접속 재료
2. 반도체 장치의 제조 방법
3. 실시예
<1. 회로 접속 재료>
도 1은 탑재 전의 반도체 칩을 모식적으로 도시하는 단면도이며, 도 2는 탑재 후의 반도체 칩을 모식적으로 도시하는 단면도이다.
도 1, 2에 도시한 바와 같이, 본 실시 형태에 있어서의 회로 접속 재료(20)는, 납땜 전극이 형성된 반도체 칩(10)과, 납땜 전극과 대향하는 대향 전극이 형성된 회로 기판(30)을 접합하기 위하여 사용된다.
반도체 칩(10)은, 실리콘 등의 반도체(11) 표면에 집적 회로가 형성되고, 범프라고 불리는 접속용의 납땜 전극을 갖는다. 납땜 전극은, 구리 등을 포함하는 전극(12) 위에 땜납(13)을 접합한 것이며, 전극(12)의 두께 He1과 땜납(13)의 두께 Hs를 합계한 두께(He1+Hs)를 갖는다.
땜납으로서는, Sn-37Pb 공정(共晶) 땜납(융점 183℃), Sn-Bi 땜납(융점 139℃), Sn-3.5Ag(융점 221℃), Sn-3.0Ag-0.5Cu(융점 217℃), Sn-5.0Sb(융점 240℃) 등을 사용할 수 있다.
회로 기판(30)은, 예를 들어 리지드 기판, 플렉시블 기판 등의 기재(31)에 회로가 형성되어 있다. 또한, 반도체 칩(10)이 탑재되는 실장부에는 반도체 칩(10)의 납땜 전극과 대향하는 위치에 소정의 두께 He2를 갖는 대향 전극(32)이 형성되어 있다.
회로 접속 재료(20)는, 반도체 칩(10)측에 접착되는 제1 접착제층(21)과, 제1 접착제층(21)의 최저 용융 점도 도달 온도 T1보다도 높은 최저 용융 점도 도달 온도 T2를 갖는 제2 접착제층(22)이 적층된 2층 구조를 갖는다.
여기서, 제1 접착제층(21) 및 제2 접착제층(22)의 최저 용융 점도 도달 온도 T1, T2(T1<T2)는, 상온보다도 높고, 땜납 융점보다도 낮다(25℃<T1, T2<땜납 융점).
또한, 회로 접속 재료(20)는, 도 2에 도시한 바와 같이 회로 접속 재료(20)가 부착된 반도체 칩(10)을 회로 기판(30)에 제1 접착제층(21)의 최저 용융 점도 도달 온도 T1보다도 낮은 온도에서 탑재했을 때, 제1 접착제층(21)의 두께 Hb1이 하기 식 (1)을 만족하는 범위이다.
Figure pct00004
식 (1) 중 He1은 납땜 전극의 전극 두께이며, Hs는 납땜 전극의 땜납 두께이다.
이러한 회로 접속 재료(20)는, 제1 접착제층(21)의 최저 용융 점도 도달 온도 T1이 제2 접착제층(22)의 최저 용융 점도 도달 온도 T2보다도 낮고, 제1 접착제층(21)과 제2 접착제층(22)의 계면 Hb1이 식 (1)을 만족하는 범위인 것에 의해, 납땜 전극측에 땜납이 습윤 확산되는 것을 방지함과 함께, 대향 전극(32)측에 땜납을 습윤 확산시킬 수 있어, 대향 전극(32)과의 양호한 접합을 얻을 수 있다.
또한, 도 2에 도시한 바와 같이, 반도체 칩(10)을 회로 기판에 탑재했을 때, 제1 접착제층(21)의 두께 Hb1이 하기 식 (2)를 만족하는 범위인 것이 보다 바람직하다.
Figure pct00005
식 (2) 중 He1은 납땜 전극의 전극 두께이며, Hs는 납땜 전극의 땜납 두께이다.
제1 접착제층(21)과 제2 접착제층(22)의 계면 Hb1이 식 (2)를 만족하는 범위인 것에 의해, 납땜 전극측에 땜납이 습윤 확산되는 것을 더욱 방지할 수 있고, 대향 전극(32)측에 땜납을 충분히 습윤 확산시킬 수 있다.
반도체 칩(10) 탑재 시의 제1 접착제층(21)과 제2 접착제층(22)의 계면의 위치는, 탑재 온도에서의 제1 접착제층(21) 및 제2 접착제층(22)의 용융 점도에 따라 변화되기 때문에, 탑재 온도에서의 용융 점도에 의해 탑재하기 전의 제1 접착제층(21)의 두께 Ha1을 결정할 수 있다.
구체적으로는, 반도체 칩(10)을 회로 기판(30)에 탑재하는 온도에 있어서, 제1 접착제층(21)의 용융 점도 η1과 제2 접착제층(22)의 용융 점도 η2의 비(η1/η2)가 0.8 이상인 경우, 탑재 전의 제1 접착제층(21)의 두께 Ha1 및 제2 접착제층(22)의 두께 Ha2가 하기 식 (3-1) 및 식 (3-2)를 만족하는 범위인 것이 바람직하다.
Figure pct00006
식 (3-1) 및 식 (3-2) 중 He1은 납땜 전극의 전극 두께이며, Hs는 납땜 전극의 땜납 두께이고, He2는 대향 전극의 전극 두께이다.
탑재 온도에서의 용융 점도비(η1/η2)가 0.8 이상인 경우, 탑재 전의 제1 접착제층(21)의 두께 Ha1과, 탑재 후의 제1 접착제층(21)의 두께 Hb1의 변화가 작다. 이로 인해, 탑재 전의 제1 접착제층(21)의 두께 Ha1 및 제2 접착제층(22)의 두께 Ha2를 식 (3-1) 및 식 (3-2)를 만족하는 범위로 함으로써, 탑재 후의 계면 Hb1이 식 (1)을 만족하는 범위 내로 할 수 있다.
또한, 반도체 칩(10)을 회로 기판(30)에 탑재하는 온도에 있어서, 제1 접착제층(21)의 용융 점도 η1과 제2 접착제층(22)의 용융 점도 η2의 비(η1/η2)가 0.6 이하인 경우, 탑재 전의 제1 접착제층(21)의 두께 Ha1 및 제2 접착제층(22)의 두께 Ha2가 하기 식 (4-1) 내지 식 (4-3)을 만족하는 범위인 것이 바람직하다.
Figure pct00007
식 (4-1) 내지 식 (4-3) 중 He1은 납땜 전극의 전극 두께이며, Hs는 납땜 전극의 땜납 두께이고, He2는 대향 전극의 전극 두께이다.
탑재 온도에서의 용융 점도비(η1/η2)가 0.6 이하인 경우, 탑재 전의 제2 접착제층(22)의 두께 Ha2와, 탑재 후의 제2 접착제층(22)의 두께 Hb2의 변화가 작다. 이로 인해, 탑재 전의 제2 접착제층(22)의 두께 Ha2 및 제2 접착제층(22)의 두께 Ha2를 식 (4-1) 내지 식 (4-3)을 만족하는 범위로 함으로써, 탑재 후의 계면 Hb1이 식 (1)을 만족하는 범위 내로 할 수 있다.
도 3은 제1 접착제층 및 제2 접착제층의 용융 점도의 일례를 나타내는 그래프이다. 또한, 도 4는, 도 3에 도시하는 용융 점도에 있어서의 용융 점도비(제1층/제2층)이다.
제1 접착제층(21) 및 제2 접착제층(22)의 용융 점도는 100Pa·s 이상 50000Pa·s 이하인 것이 바람직하다. 또한, 제1 접착제층(21)의 용융 점도와 제2 접착제층(21)의 용융 점도비의 최댓값이 10 이상인 것이 바람직하다. 이에 의해, 열압착 시의 땜납의 습윤 확산이 향상되어, 보다 양호한 접합 상태를 얻을 수 있다.
이어서, 회로 접속 재료(20)의 제1 접착제층(21) 및 제2 접착제층(22)에 대하여 설명한다. 제1 접착제층(21) 및 제2 접착제층(22)은, 모두 막 형성 수지와, 에폭시 수지와, 에폭시 경화제를 함유한다.
막 형성 수지는, 평균 분자량이 10000 이상인 고분자량 수지에 상당하고, 필름 형성성의 관점에서, 10000 내지 80000 정도의 평균 분자량인 것이 바람직하다. 막 형성 수지로서는, 페녹시 수지, 에폭시 수지, 변성 에폭시 수지, 우레탄 수지 등의 다양한 수지를 사용할 수 있다. 이들 막 형성 수지는, 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 본 실시 형태에서는, 막 형성 상태, 접속 신뢰성 등의 관점에서 페녹시 수지가 적절하게 사용된다.
에폭시 수지로서는, 예를 들어 디시클로펜타디엔형 에폭시 수지, 글리시딜에테르형 에폭시 수지, 글리시딜아민형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 스피로환형 에폭시 수지, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 테르펜형 에폭시 수지, 테트라브롬비스페놀 A형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 페놀노볼락형 에폭시 수지, α-나프톨노볼락형 에폭시 수지, 브롬화페놀노볼락형 에폭시 수지 등을 들 수 있다. 이들 에폭시 수지는, 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 본 실시 형태에서는, 고접착성, 내열성의 관점에서, 디시클로펜타디엔형 에폭시 수지를 사용하는 것이 바람직하다.
에폭시 경화제는, 특별히 한정되는 것은 아니지만, 땜납 표면의 산화막을 제거하는 플럭스 기능을 갖는 산 무수물을 사용하는 것이 바람직하다. 산 무수물로서는, 예를 들어 테트라프로페닐 무수 숙신산, 도데세닐 무수 숙신산 등의 지방족 산 무수물, 헥사히드로 무수 프탈산, 메틸테트라히드로 무수 프탈산 등의 지환식 산 무수물, 무수 프탈산, 무수 트리멜리트산, 무수 피로멜리트산 등의 방향족 산 무수물 등을 들 수 있다. 이들 에폭시 경화제는, 1종을 단독으로 사용할 수도 있고, 2종류 이상을 조합하여 사용할 수도 있다. 이들 에폭시 경화제 중에서도 이들 중 땜납 접속성의 관점에서, 지방족 산 무수물을 사용하는 것이 바람직하다.
에폭시 경화제의 사용량은, 경화 유효량이 배합되며, 지나치게 적으면 땜납 습윤이 불충분해지고, 너무 많으면 보존 안정성이 저하되는 경향이 있다. 에폭시 경화제로서 지방족 산 무수물을 사용한 경우, 에폭시 수지 100중량부에 대하여 15질량부 이상 90질량부 이하인 것이 바람직하고, 보다 바람직하게는 40질량부 이상 70질량부 이하이다.
또한, 필요에 따라 경화 촉진제를 함유시킬 수도 있다. 경화 촉진제의 구체예로서는, 1,8-디아자비시클로(5,4,0)운데센-7염(DBU염), 2-(디메틸아미노메틸)페놀 등의 제3급 아민류, 2-메틸이미다졸, 2-에틸이미다졸, 2-에틸-4-메틸이미다졸 등의 이미다졸류, 트리페닐포스핀 등의 포스핀류, 옥틸산주석 등의 금속 화합물 등을 들 수 있다. 또한, 경화 촉진제는, 에폭시 수지 100중량부에 대하여 0.1 내지 5.0질량부가 필요에 따라 배합된다.
또한, 제1 접착제층(21) 및 제2 접착제층(22)은, 모두 막 형성 수지, 에폭시 수지, 에폭시 경화제 외에, 아크릴 수지와, 라디칼 중합 개시제를 더 함유하는 것이 바람직하다. 이에 의해, 탑재 온도와 압착 시의 최고 도달 온도의 차가 70℃ 이상인 급가열을 행하는 경우에도 보이드의 발생을 방지할 수 있다.
아크릴 수지로서는, 단관능 (메트)아크릴레이트, 2관능 이상의 (메트)아크릴레이트를 사용 가능하다. 단관능 (메트)아크릴레이트로서는, 메틸(메트)아크릴레이트, 에틸(메트)아크릴레이트, n-프로필(메트)아크릴레이트, i-프로필(메트)아크릴레이트, n-부틸(메트)아크릴레이트 등을 들 수 있다. 2관능 이상의 (메트)아크릴레이트로서는, 비스페놀 F-EO 변성 디(메트)아크릴레이트, 비스페놀 A-EO 변성 디(메트)아크릴레이트, 트리메틸올프로판 PO 변성(메트)아크릴레이트, 다관능 우레탄(메트)아크릴레이트 등을 들 수 있다. 이들 아크릴 수지는, 단독으로 사용할 수도 있고, 2종 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 본 실시 형태에서는, 2관능 (메트)아크릴레이트가 적절하게 사용된다.
라디칼 중합 개시제로서는, 유기 과산화물 등의 라디칼 발생제를 바람직하게 사용할 수 있다. 유기 과산화물로서는, 예를 들어 퍼옥시에스테르, 퍼옥시케탈, 히드로퍼옥시드, 디알킬퍼옥시드, 디아실퍼옥시드, 퍼옥시디카르보네이트 등을 들 수 있다. 이들 유기 과산화물은, 단독으로 사용할 수도 있고, 2종 이상을 조합하여 사용할 수도 있다. 이들 중에서도, 본 실시 형태에서는 퍼옥시에스테르가 적절하게 사용된다.
또한, 그 밖의 첨가 조성물로서, 무기 필러를 함유하는 것이 바람직하다. 무기 필러를 함유함으로써, 압착 시에 있어서의 수지층의 유동성을 조정하여, 입자 포착률을 향상시킬 수 있다. 무기 필러로서는, 실리카, 탈크, 산화티타늄, 탄산칼슘, 산화마그네슘 등을 사용할 수 있다.
또한, 필요에 따라 에폭시계, 아미노계, 머캅토·술피드계, 우레이도계 등의 실란 커플링제를 첨가할 수도 있다.
이어서, 전술한 회로 접속 재료가 막상으로 형성된 선공급형 언더필 필름의 제조 방법에 대하여 설명한다. 본 실시 형태에 있어서의 회로 접속 재료의 제조 방법은, 제1 접착제층(21)과, 제2 접착제층(22)을 접합하는 것이다.
구체적으로는, 제1 접착제층(21)을 제작하는 공정과, 제2 접착제층(22)을 제작하는 공정과, 제1 접착제층(21)과 제2 접착제층(22)을 부착하는 공정을 갖는다.
제1 접착제층(21)을 제작하는 공정에서는, 막 형성 수지와, 에폭시 수지와, 에폭시 경화제를 함유하는 접착제 조성물을 용제에 용해시킨다. 용제로서는, 톨루엔, 아세트산에틸 등, 또는 이들의 혼합 용제를 사용할 수 있다. 제1 접착제층(21)의 수지 조성물을 조정한 후, 바 코터, 도포 장치 등을 사용하여 박리 기재 위에 도포한다.
박리 기재는, 예를 들어 실리콘 등의 박리제를 PET(Poly Ethylene Terephthalate; 폴리에틸렌테레프탈레이트), OPP(Oriented Polypropylene; 배향 폴리프로필렌), PMP(Poly-4-methylpentene-1; 폴리-4-메틸펜텐-1), PTFE(Polytetrafluoroethylene; 폴리테트라플루오로에틸렌) 등에 도포한 적층 구조로 이루어지고, 조성물의 건조를 방지함과 함께, 조성물의 형상을 유지하는 것이다.
이어서, 박리 기재 위에 도포된 수지 조성물을 열오븐, 가열 건조 장치 등에 의해 건조시킨다. 이에 의해, 두께 5 내지 50㎛ 정도의 제1 접착제층(21)을 얻을 수 있다.
또한, 제2 접착제층(22)을 제작하는 공정은, 제1 접착제층(21)과 마찬가지로, 막 형성 수지와, 에폭시 수지와, 에폭시 경화제를 함유하는 접착제 조성물을 용제에 용해시킨다. 그리고, 제2 접착제층(22)의 수지 조성물을 조정한 후, 이것을 박리 기재 위에 도포하고, 용제를 휘발시킴으로써, 제2 접착제층(22)을 얻을 수 있다.
다음 제1 접착제층(21)과 제2 접착제층(22)을 부착하는 공정에서는, 제1 접착제층(21)과 제2 접착제층(22)을 부착하고 적층하여, 2층 구조의 선공급형 언더필 필름을 제작한다.
이렇게 제1 접착제층(21)과 제2 접착제층(22)을 부착함으로써, 2층 구조의 선공급형 언더필 필름을 얻을 수 있다.
또한, 상술한 실시 형태에서는, 제1 접착제층(21)과 제2 접착제층(22)을 부착하여 제조하는 것으로 했지만, 이것에 한정되는 것은 아니며, 한쪽 접착제층을 형성한 후, 다른 쪽 접착제층의 수지 조성물을 도포하고, 건조시켜 제조할 수도 있다.
<2. 반도체 장치의 제조 방법>
이어서, 전술한 선공급형 언더필 필름을 사용한 반도체 장치의 제조 방법에 대하여 설명한다.
도 5는 본 실시 형태에 있어서의 반도체 장치의 제조 방법을 나타내는 흐름도이다. 도 5에 도시한 바와 같이, 본 실시 형태에 있어서의 반도체 장치의 제조 방법은, 언더필 필름 부착 공정 S1과, 다이싱 공정 S2와, 반도체 칩 탑재 공정 S3과, 열압착 공정 S4를 갖는다.
도 6은 웨이퍼 위에 언더필 필름을 부착하는 공정을 모식적으로 도시하는 사시도이다. 도 6에 도시한 바와 같이, 언더필 필름 부착 공정 S1에서는, 웨이퍼(1)의 직경보다도 큰 직경을 갖는 링상 또는 프레임상의 프레임을 갖는 지그(3)에 의해 웨이퍼(1)를 고정하고, 웨이퍼(1) 위에 언더필 필름(2)을 부착한다. 언더필 필름(2)은, 웨이퍼(1)의 다이싱 시에 웨이퍼(1)를 보호·고정하고, 픽업 시에 보유 지지하는 다이싱 테이프로서 기능한다. 또한, 웨이퍼(1)에는 다수의 IC(집적 회로)가 만들어지고, 웨이퍼(1)의 접착면에는, 도 1에 도시한 바와 같이 스크라이브 라인에 의해 구분되는 반도체 칩(10)마다 납땜 전극이 형성되어 있다.
도 7은 웨이퍼를 다이싱하는 공정을 모식적으로 도시하는 사시도이다. 도 7에 도시한 바와 같이, 다이싱 공정 S2에서는, 블레이드(4)를 스크라이브 라인을 따라 가압하여 웨이퍼(1)를 절삭하고, 개개의 반도체 칩으로 분할한다.
도 8은 반도체 칩을 픽업하는 공정을 모식적으로 도시하는 사시도이다. 도 8에 도시한 바와 같이, 각 언더필 필름이 장착된 반도체 칩(10)은, 언더필 필름으로 보유 지지되어 픽업된다.
도 9는 반도체 칩을 기판에 탑재하는 공정을 모식적으로 도시하는 사시도이다. 회로 기판(30)은, 예를 들어 리지드 기판이나 플렉시블 기판이며, 반도체 칩(10)이 탑재되는 실장부에는 반도체 칩(10)의 납땜 전극과 도통 접속되는 전극이 형성되어 있다.
도 9에 도시한 바와 같이, 반도체 칩 탑재 공정 S3에서는, 언더필 필름이 장착된 반도체 칩(10)과 회로 기판(30)을 언더필 필름을 개재하여 배치한다. 또한, 언더필 필름이 장착된 반도체 칩(10)을 납땜 전극과 대향 전극(32)이 대향하도록 위치 정렬하여 배치한다.
그리고, 가열 본더에 의해, 언더필 필름에 유동성은 발생하지만, 본경화는 발생하지 않을 정도의 소정의 온도, 압력, 시간의 조건에서 가열 가압하고, 탑재한다. 탑재 시의 온도 조건은 60℃ 이상 150℃ 이하인 것이 바람직하고, 보다 바람직하게는 80℃ 이상 120℃ 이하이다. 또한, 압력 조건은 10N 이하인 것이 바람직하고, 보다 바람직하게는 8N 이하이다. 또한, 시간 조건은 1초 이상 120초 이하인 것이 바람직하고, 보다 바람직하게는 5초 이상 60초 이하이다. 이에 의해, 납땜 전극이 용융되지 않고 회로 기판(30)측의 전극과 접하고 있는 상태로 할 수 있고, 언더필 필름이 완전 경화되지 않은 상태로 할 수 있다. 또한, 낮은 온도에서 고정하기 때문에, 보이드의 발생을 억제하여, 반도체 칩(10)에 대한 데미지를 저감시킬 수 있다.
다음의 열압착 공정 S4에서는, 높은 온도에 의해 납땜 전극의 땜납을 용융시켜, 금속 결합을 형성시킴과 함께, 언더필 필름을 완전 경화시킨다. 열압착 시의 온도 조건은, 땜납의 종류에 따라 다르지만, 200℃ 이상 280℃ 이하인 것이 바람직하고, 보다 바람직하게는 220℃ 이상 260℃ 이하이다. 또한, 시간 조건은 5초 이상 500초 이하인 것이 바람직하고, 보다 바람직하게는 10초 이상 100초 이하이다. 이에 의해, 납땜 전극과 기판 전극을 금속 결합시킴과 함께, 언더필 필름을 완전 경화시켜, 반도체 칩(10)의 전극과 회로 기판(30)의 전극을 전기적, 기계적으로 접속시킬 수 있다.
이렇게 본 실시 형태에 있어서의 반도체 장치의 제조 방법은, 제1 접착제층(21)의 최저 용융 점도 도달 온도가 제2 접착제층(222)의 최저 용융 점도 도달 온도보다도 낮고, 반도체 칩(10)의 탑재 시에 그 계면이 소정의 위치에 있는 회로 접속 재료를 사용하기 때문에, 납땜 전극측에 땜납이 습윤 확산되는 것을 방지함과 함께, 대향하는 전극측에 땜납을 습윤 확산시킬 수 있어, 대향하는 전극과의 양호한 접합을 얻을 수 있다.
또한, 전술한 실시 형태에서는, 언더필 필름을 다이싱 테이프로서 기능시키는 것으로 했지만, 이것에 한정되는 것은 아니고, 다이싱 테이프를 별도로 사용하고, 다이싱 후에 언더필 필름을 사용하여 플립 칩 실장을 행할 수도 있다.
[다른 실시 형태]
또한, 본 기술은, 반도체 칩에 형성한 작은 구멍에 금속을 충전함으로써, 샌드위치상으로 적층한 복수의 칩 기판을 전기적으로 접속하는 TSV(Through Silicon Via; 실리콘 관통 비아) 기술에도 적용 가능하다.
즉, 납땜 전극이 형성된 제1 면과, 제1 면의 반대측에 납땜 전극과 대향하는 대향 전극이 형성된 제2 면을 갖는 복수의 칩 기판을 적층하는 반도체 장치의 제조 방법에도 적용 가능하다.
이 경우, 회로 접속 재료는, 제1 면측에 제1 접착제층을 접착시켜, 회로 접속 재료가 부착된 제1 칩 기판의 제1 면을 제2 칩 기판의 제2 면에 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재하고, 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위로 한다.
Figure pct00008
식 (1) 중 He1은 납땜 전극의 전극 두께이며, Hs는 납땜 전극의 땜납 두께이다.
그 후, 제1 칩 기판의 제1 면과 상기 제2 칩 기판의 제2 면을 상기 납땜 전극의 땜납 융점 이상의 온도에서 열압착함으로써, 복수의 칩 기판을 적층한 반도체 장치를 얻을 수 있다.
실시예
<3. 실시예>
이하, 본 발명의 실시예에 대하여 설명한다. 본 실시예에서는, 두께, 최저 용융 점도 도달 온도, 탑재 온도에서의 용융 점도 등이 상이한 NCF(Non Conductive Film; 비도전성 필름)-A 내지 NCF-E를 제작하고, 이것을 사용하여 제1 접착제층과 제2 접착제층이 적층된 2층 구조의 회로 접속 재료를 제작했다. 그리고, 회로 접속 재료를 사용하여 납땜 전극을 갖는 IC 칩과, 이것에 대향하는 전극을 갖는 IC 기판을 접속시켜, 실장체를 제작했다. 각 실장체에 대하여, 온도 사이클(TCT) 시험을 행하여, 습윤성의 평가 및 도통 저항의 평가 및 보이드의 평가를 행했다. 또한, 본 발명은 이들 실시예에 한정되는 것은 아니다.
최저 용융 점도 도달 온도 및 탑재 온도에서의 용융 점도의 측정, 온도 사이클 시험, 습윤성의 평가, 도통 저항의 평가 및 보이드의 평가는, 다음과 같이 행했다.
[최저 용융 점도 도달 온도, 및 탑재 온도에서의 용융 점도의 측정]
각 NCF에 대하여, 레오미터(TA사제 ARES)를 사용하여, 5℃/min, 1Hz의 조건에서 샘플의 최저 용융 점도 도달 온도, 및 탑재 온도(100℃)에 있어서의 용융 점도를 측정했다.
[온도 사이클(TCT) 시험]
각 실장체에 대하여, -55℃(30min)⇔125℃(30min)의 온도 사이클을 2000사이클 행했다.
[습윤성의 평가]
각 실장체를 절단하고, 단면 연마를 행하여, 도 10 및 도 11에 도시하는 단면도와 같이, 납땜 전극과 이것에 대향하는 전극 사이의 땜납 습윤 확산의 상태를 SEM(Scanning Electron Microscope; 주사 전자 현미경) 관찰했다. 도 10에 도시한 바와 같이 대향하는 전극에 대한 땜납 습윤 확산 거리가 25％ 이상인 것을 ◎, 10％ 이상 25％ 미만인 것을 ○, 및 도 11에 도시한 바와 같이 10％ 미만인 것을 ×로 평가했다.
[도통 저항의 평가]
각 실장체에 대하여, 온도 사이클(TCT) 시험 후, 디지털 멀티미터를 사용하여 280핀의 각각의 도통 저항값의 측정을 행했다. 1개소도 개방이 없는 것을 ◎, 1개소 이상 있는 것을 ×로 평가했다.
[보이드의 평가]
각 실장체에 대하여, SAT(Scanning Acoustic Tomograph, 초음파 영상 장치)를 사용하여 관찰하고, 보이드의 발생이 없는 것을 ◎, IC 칩 면적의 10％ 이하인 것을 ○, IC 칩 면적의 10％ 초과인 것을 ×로 했다.
<NCF의 제작>
(NCF-A)
페녹시 수지(품명: PKHH, 유니온 카바이드사제)를 13.7질량부, 에폭시 수지(품명: HP7200H, 다이닛본 잉크 가가꾸사제)를 13.7질량부, 산 무수물(품명: MH-700, 신닛본 리까사제)을 8.1질량부, 이미다졸(품명: 2MZ-A, 시꼬꾸 가세이 고교사제)을 0.07질량부, 아크릴 수지(품명: DCP, 시나까무라 가가꾸사제)를 13.7질량부, 유기 과산화물(품명: 퍼부틸 Z, 닛본 유시사제)을 0.7질량부, 필러(품명: SO-E5, 아드마텍스사제)를 44.6질량부 및 필러(품명: 에어로실 RY200, 닛본 에어로실사제)를 5.5질량부 배합하여, NCF-A의 수지 조성물을 제조했다. 이것을, 박리 처리된 PET(폴리에틸렌테레프탈레이트)에 바 코터를 사용하여 도포하고, 80℃의 오븐으로 3분간 건조시켜, 소정 두께의 NCF-A를 제작했다(커버 박리 PET(25㎛)/NCF/베이스 박리 PET(50㎛)). 표 1에 나타낸 바와 같이, NCF-A의 최저 용융 점도 도달 온도는 118℃이었다. 또한, 탑재 온도에서의 용융 점도는 1500Pa·s이었다.
(NCF-B)
페녹시 수지(품명: PKHH, 유니온 카바이드사제)를 13.7질량부, 에폭시 수지(품명: HP7200H, 다이닛본 잉크 가가꾸사제)를 22.7질량부, 산 무수물(품명: MH-700, 신닛본 리까사제)을 13.4질량부, 이미다졸(품명: 2MZ-A, 시꼬꾸 가세이 고교사제)을 0.11질량부, 필러(품명: SO-E2, 아드마텍스사제)를 44.6질량부 및 필러(품명: 에어로실 RY200, 닛본 에어로실사제)를 5.5질량부 배합하여, NCF-B의 수지 조성물을 제조했다. 이것을, 박리 처리된 PET(폴리에틸렌테레프탈레이트)에 바 코터를 사용하여 도포하고, 80℃의 오븐으로 3분간 건조시켜, 소정 두께의 NCF-B를 제작했다(커버 박리 PET(25㎛)/NCF/베이스 박리 PET(50㎛)). 표 1에 나타낸 바와 같이, NCF-B의 최저 용융 점도 도달 온도는 135℃이었다. 또한, 탑재 온도에서의 용융 점도는 1450Pa·s이었다.
(NCF-C)
페녹시 수지(품명: PKHH, 유니온 카바이드사제)를 13.7질량부, 에폭시 수지(품명: HP7200H, 다이닛본 잉크 가가꾸사제)를 20.6질량부, 산 무수물(품명: MH-700, 신닛본 리까사제)을 12.1질량부, 이미다졸(품명: 2MZ-A, 시꼬꾸 가세이 고교사제)을 0.10질량부, 아크릴 수지(품명: DCP, 시나까무라 가가꾸사제)를 3.3질량부, 유기 과산화물(품명: 퍼부틸 Z, 닛본 유시사제)을 0.2질량부, 필러(품명: SO-E2, 아드마텍스사제)를 44.6질량부 및 필러(품명: 에어로실 RY200, 닛본 에어로실사제)를 5.5질량부 배합하여, NCF-C의 수지 조성물을 제조했다. 이것을, 박리 처리된 PET(폴리에틸렌테레프탈레이트)에 바 코터를 사용하여 도포하고, 80℃의 오븐으로 3분간 건조시켜, 소정 두께의 NCF-C를 제작했다(커버 박리 PET(25㎛)/NCF/베이스 박리 PET(50㎛)). 표 1에 나타낸 바와 같이, NCF-C의 최저 용융 점도 도달 온도는 130℃이었다. 또한, 탑재 온도에서의 용융 점도는 1460Pa·s이었다.
(NCF-D)
페녹시 수지(품명: PKHH, 유니온 카바이드사제)를 13.7질량부, 에폭시 수지(품명: HP7200H, 다이닛본 잉크 가가꾸사제)를 15.1질량부, 산 무수물(품명: MH-700, 신닛본 리까사제)을 8.9질량부, 이미다졸(품명: 2MZ-A, 시꼬꾸 가세이 고교사제)을 0.08질량부, 아크릴 수지(품명: DCP, 시나까무라 가가꾸사제)를 11.6질량부, 유기 과산화물(품명: 퍼부틸 Z, 닛본 유시사제)을 0.6질량부, 필러(품명: SO-E2, 아드마텍스사제)를 44.6질량부 및 필러(품명: 에어로실 RY200, 닛본 에어로실사제)를 5.5질량부 배합하여, NCF-D의 수지 조성물을 제조했다. 이것을, 박리 처리된 PET(폴리에틸렌테레프탈레이트)에 바 코터를 사용하여 도포하고, 80℃의 오븐으로 3분간 건조시켜, 소정 두께의 NCF-D를 제작했다(커버 박리 PET(25㎛)/NCF/베이스 박리 PET(50㎛)). 표 1에 나타낸 바와 같이, NCF-D의 최저 용융 점도 도달 온도는 120℃이었다. 또한, 탑재 온도에서의 용융 점도는 1480Pa·s이었다.
(NCF-E)
페녹시 수지(품명: PKHH, 유니온 카바이드사제)를 13.7질량부, 에폭시 수지(품명: HP7200H, 다이닛본 잉크 가가꾸사제)를 22.7질량부, 산 무수물(품명: MH-700, 신닛본 리까사제)을 13.4질량부, 이미다졸(품명: 2MZ-A, 시꼬꾸 가세이 고교사제)을 0.11질량부, 필러(품명: SO-E2, 아드마텍스사제)를 41.8질량부 및 필러(품명: 에어로실 RY200, 닛본 에어로실사제)를 8.2질량부 배합하여, NCF-E의 수지 조성물을 제조했다. 이것을, 박리 처리된 PET(폴리에틸렌테레프탈레이트)에 바 코터를 사용하여 도포하고, 80℃의 오븐으로 3분간 건조시켜, 소정 두께의 NCF-E를 제작했다(커버 박리 PET(25㎛)/NCF/베이스 박리 PET(50㎛)). 표 1에 나타낸 바와 같이, NCF-E의 최저 용융 점도 도달 온도는 135℃이었다. 또한, 탑재 온도에서의 용융 점도는 3200Pa·s이었다.
Figure pct00009
[실시예 1]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=25㎛)/NCF-B(Ha2=25㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름의 제1 접착제층측을 웨이퍼 위에 프레스기에 의해, 50℃-0.5MPa의 조건에서 접합하고, 다이싱하여 납땜 전극을 갖는 IC 칩을 얻었다.
IC 칩은, 그의 크기가 7㎜□, 두께 200㎛이며, Cu를 포함하는 전극의 선단에 땜납(Sn-3.5Ag, 융점 221℃)이 형성된 페리페럴 배치의 범프(φ30㎛, 85㎛ 피치, 280핀)를 갖는 것이다.
또한, 이것에 대향하는 IC 기판은, IC 칩과 마찬가지로, 그의 크기는 7㎜□, 두께 200㎛이며, Cu를 포함하는 전극이 형성된 페리페럴 배치의 범프(φ30㎛, 85㎛ 피치, 280핀)를 갖는 것이다.
도 1에 도시하는 단면도에 있어서, IC 칩에 상당하는 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, IC 기판에 상당하는 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 25㎛이며, 제2 접착제층(22)의 두께 Ha2는 25㎛이었다.
즉, 실시예 1에 있어서의 두께 기준값은, 0.5×He1=10, He1+0.75×Hs=32, 0.25×Hs+He2=24, 0.5×He1+Hs+He2=46이었다. 이것으로부터, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은, 10㎛ 이상 32㎛ 이하의 범위이었다.
이어서, 도 2에 도시한 바와 같이, 반도체 칩(10)의 땜납(13)과 회로 기판(30)의 전극(32)이 접하는 상태로, 플립 칩 본더를 사용하여, 100℃-2초-10N의 조건에서 IC 기판 위에 IC 칩을 탑재했다. 그리고, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1을 측정했다.
그 후, 플립 칩 본더를 사용하여, 150℃-5초-10N의 조건에서 가열 가압 후, 230℃-20초-30N의 조건에서 IC 칩과 IC 기판을 열압착했다. 또한, 150℃-2시간의 조건에서 큐어하여, 실장체를 얻었다. 이 실장체에 대하여, 전술한 바와 같이 습윤성의 평가, 도통 저항의 평가 및 보이드의 평가를 행했다. 또한, 플립 칩 본더 사용 시에 있어서의 온도는, 샘플의 실제 온도를 측정한 것이다.
(평가 결과)
표 2에 실시예 1의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 25㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ◎, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ○이었다.
[실시예 2]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-C를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=25㎛)/NCF-C(Ha2=25㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 25㎛이며, 제2 접착제층(22)의 두께 Ha2는 25㎛이었다.
(평가 결과)
표 2에 실시예 2의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 12이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 25㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ◎, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ◎이었다.
[실시예 3]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=15㎛)/NCF-B(Ha2=35㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 15㎛이며, 제2 접착제층(22)의 두께 Ha2는 35㎛이었다.
(평가 결과)
표 2에 실시예 3의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 15㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ◎, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ○이었다.
[실시예 4]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=30㎛)/NCF-B(Ha2=20㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 30㎛이며, 제2 접착제층(22)의 두께 Ha2는 20㎛이었다.
(평가 결과)
표 2에 실시예 4의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 30㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ◎, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ○이었다.
[실시예 5]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-E를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=40㎛)/NCF-E(Ha2=30㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 40㎛이며, 제2 접착제층(22)의 두께 Ha2는 30㎛이었다.
(평가 결과)
표 2에 실시예 5의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 0.47이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 15㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ◎, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ○이었다.
[실시예 6]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-D를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=25㎛)/NCF-D(Ha2=25㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 25㎛이며, 제2 접착제층(22)의 두께 Ha2는 25㎛이었다.
(평가 결과)
표 2에 실시예 6의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 4이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.01이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 25㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ○, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ◎이었다.
[실시예 7]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=10㎛)/NCF-B(Ha2=40㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 10㎛이며, 제2 접착제층(22)의 두께 Ha2는 40㎛이었다.
(평가 결과)
표 2에 실시예 7의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 10㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ○, 도통 저항의 평가는 ◎, 및 보이드의 평가는 ○이었다.
Figure pct00010
[비교예 1]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-B를 사용하고, 제2 접착제층으로서 NCF-A를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-B(Ha1=25㎛)/NCF-A(Ha2=25㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 25㎛이며, 제2 접착제층(22)의 두께 Ha2는 25㎛이었다.
(평가 결과)
표 3에 비교예 1의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 0.045이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 0.97이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 25㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ○이었다.
[비교예 2]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=5㎛)/NCF-B(Ha2=45㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 5㎛이며, 제2 접착제층(22)의 두께 Ha2는 45㎛이었다.
(평가 결과)
표 3에 비교예 2의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 5㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ○이었다.
[비교예 3]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=40㎛)/NCF-B(Ha2=10㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 40㎛이며, 제2 접착제층(22)의 두께 Ha2는 10㎛이었다.
(평가 결과)
표 3에 비교예 3의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 40㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ○이었다.
[비교예 4]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-E를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=20㎛)/NCF-E(Ha2=50㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 20㎛이며, 제2 접착제층(22)의 두께 Ha2는 50㎛이었다.
(평가 결과)
표 3에 비교예 4의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 22이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 0.47이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 2㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ○이었다.
[비교예 5]
(회로 접속 재료의 제작)
제1 접착제층으로서 NCF-A를 사용하고, 제2 접착제층으로서 NCF-B를 사용하고, 롤 라미네이터를 사용하여 라미네이트하여, NCF-A(Ha1=25㎛)/NCF-B(Ha2=25㎛)의 2층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 및 150℃-5초-10N의 조건에서 가열 가압 후, 200℃-20초-30N의 조건에서 열압착한 것 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다. 또한, 제1 접착제층(21)의 두께 Ha1은 25㎛이며, 제2 접착제층(22)의 두께 Ha2는 25㎛이었다.
(평가 결과)
표 3에 비교예 5의 평가 결과를 나타낸다. 제1 접착제층의 용융 점도와 제2 접착제층의 용융 점도의 비의 최댓값은 70이었다. 또한, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비는 1.03이었다. 또한, 탑재 시에 있어서의 제1 접착제층의 두께 Hb1은 25㎛이었다. 또한, 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ○이었다.
[종래예]
(회로 접속 재료의 제작)
NCF-A(두께 50㎛)의 1층 구성의 언더필 필름을 제작했다.
(실장체의 제작)
언더필 필름 이외는, 실시예 1과 마찬가지로 실장체를 제작했다. 즉, 도 1에 도시하는 단면도에 있어서, 반도체 칩(10)의 전극(12)의 두께 He1은 20㎛이며, 땜납(13)의 두께 Hs는 16㎛이었다. 또한, 회로 기판(30)의 전극(32)의 두께 He2는 20㎛이었다.
(평가 결과)
표 3에, 종래예의 평가 결과를 나타낸다. 실장체의 땜납 습윤성의 평가는 ×, 도통 저항의 평가는 ×, 및 보이드의 평가는 ◎이었다.
Figure pct00011
비교예 1은 제2 접착제층의 최저 용융 점도 도달 온도 T2가 제1 접착제층의 최저 용융 점도 도달 온도 T1보다도 낮아, T1<T2를 만족하지 않기 때문에, 대향 전극에 땜납이 습윱 확산되지 않아, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈(OPEN)으로 되는 단자가 발생했다.
비교예 2는 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비가 0.8 이상인 경우이며, 탑재 전에 있어서의 제1 접착제층의 두께 Ha1이 두께 기준값보다도 작기 때문에, 탑재 후의 제1 접착제층의 두께 Hb1이 식 (1)을 만족하지 않게 된다. 이로 인해, 비교예 2는, 대향 전극에 땜납이 습윱 확산되지 않아, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자가 발생했다.
비교예 3은 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비가 0.8 이상인 경우이며, 탑재 전에 있어서의 제1 접착제층의 두께 Ha1이 두께 기준값보다도 크기 때문에, 탑재 후의 제1 접착제층의 두께 Hb1이 식 (1)을 만족하지 않게 된다. 이로 인해, 비교예 3은, 대향 전극에 땜납이 습윱 확산되지 않아, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자가 발생했다.
비교예 4는 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비가 0.6 이하인 경우이며, 탑재 전에 있어서의 제2 접착제층의 두께 Ha2가 두께 기준값보다도 크기 때문에, 탑재 후의 제1 접착제층의 두께 Hb1이 식 (1)을 만족하지 않게 된다. 이로 인해, 비교예 4는, 대향 전극에 땜납이 습윱 확산되지 않아, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자가 발생했다.
비교예 5는 압착 시의 가열 온도가 땜납 융점보다도 낮기 때문에, 대향 전극에 땜납이 습윱 확산되지 않아, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자가 발생했다.
종래예는, 대향 전극에 땜납이 습윤 확산되지 않기 때문에, 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자가 발생했다.
한편, 실시예 1 내지 4, 6, 7은, 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비가 0.8 이상인 경우이며, 탑재 전에 있어서의 제1 접착제층의 두께 Ha1이 두께 기준값의 범위이기 때문에, 탑재 후의 제1 접착제층의 두께 Hb1이 식 (1)을 만족하는 것으로 된다. 이로 인해, 대향 전극에 땜납이 충분히 습윤 확산되어 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자는 발생하지 않았다.
또한, 실시예 5는 탑재 온도(100℃)에 있어서의 제1 접착제층의 용융 점도 η1과 제2 접착제층의 용융 점도 η2의 비가 0.6 이하인 경우이며, 탑재 전에 있어서의 제2 접착제층의 두께 Ha2가 두께 기준값의 범위이기 때문에, 탑재 후의 제1 접착제층의 두께 Hb1이 식 (1)을 만족하는 것으로 된다. 이로 인해, 대향 전극에 땜납이 충분히 습윤 확산되어 온도 사이클(TCT) 시험 후의 도통 저항이 오픈으로 되는 단자는 발생하지 않았다.
또한, 실시예 2, 6은, 제1 접착제층 및 제2 접착제층의 양쪽이, 에폭시계와 라디칼계의 2종류의 경화 반응을 갖기 때문에, 탑재 온도와 압착 시의 최고 도달 온도의 차가 70℃인 급가열을 행해도 보이드의 발생을 방지할 수 있었다.
1 웨이퍼
2 언더필 필름
3 지그
4 블레이드
10 반도체 칩
11 반도체
12 전극
13 땜납
20 회로 접속 재료
21 제1 접착제층
22 제2 접착제층
30 회로 기판
31 기재
32 대향 전극

Claims (9)

  1. 납땜 전극이 형성된 반도체 칩과, 상기 납땜 전극과 대향하는 대향 전극이 형성된 회로 기판을 접합하기 위한 회로 접속 재료이며,
    상기 반도체 칩측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층되고,
    당해 회로 접속 재료가 부착된 상기 반도체 칩을 상기 회로 기판에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재했을 때, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위인, 회로 접속 재료.
    Figure pct00012

    상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
  2. 제1항에 있어서, 당해 회로 접속 재료가 부착된 상기 반도체 칩을 상기 회로 기판에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재했을 때, 상기 제1 접착제층의 두께 Hb1이 하기 식 (2)를 만족하는 범위인, 회로 접속 재료.
    Figure pct00013

    상기 식 (2) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
  3. 제1항 또는 제2항에 있어서, 상기 제1 접착제층의 용융 점도와 상기 제2 접착제층의 용융 점도의 비의 최댓값이 10 이상인, 회로 접속 재료.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 접착제층 및 상기 제2 접착제층이, 막 형성 수지와, 에폭시 수지와, 에폭시 경화제와, 아크릴 수지와, 라디칼 중합 개시제를 함유하는, 회로 접속 재료.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 칩을 상기 회로 기판에 탑재하는 온도에 있어서, 상기 제1 접착제층의 용융 점도 η1과 상기 제2 접착제층의 용융 점도 η2의 비(η1/η2)가 0.8 이상인 경우, 탑재 전의 제1 접착제층의 두께 Ha1 및 제2 접착제층의 두께 Ha2가 하기 식 (3-1) 및 식 (3-2)를 만족하는 범위인, 회로 접속 재료.
    Figure pct00014

    상기 식 (3-1) 및 식 (3-2) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이고, He2는 상기 대향 전극의 전극 두께이다.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 칩을 상기 회로 기판에 탑재하는 온도에 있어서, 상기 제1 접착제층의 용융 점도 η1과 상기 제2 접착제층의 용융 점도 η2의 비(η1/η2)가 0.6 이하인 경우, 탑재 전의 상기 제2 접착제층의 두께 Ha2가 하기 식 (4-1) 내지 식 (4-3)을 만족하는 범위인, 회로 접속 재료.
    Figure pct00015

    상기 식 (4-1) 내지 식 (4-3) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이고, He2는 상기 대향 전극의 전극 두께이다.
  7. 납땜 전극이 형성된 반도체 칩과, 상기 납땜 전극과 대향하는 대향 전극이 형성된 회로 기판을, 상기 반도체 칩측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층된 회로 접속 재료를 개재하여 접합하는 반도체 장치의 제조 방법이며,
    상기 회로 접속 재료가 부착된 상기 반도체 칩을 상기 회로 기판에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재하여, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위로 되는 탑재 공정과,
    상기 반도체 칩과 상기 회로 기판을, 상기 납땜 전극의 땜납 융점 이상의 온도에서 열압착하는 열압착 공정을 갖는, 반도체 장치의 제조 방법.
    Figure pct00016

    상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
  8. 제7항에 있어서, 웨이퍼 위에 회로 접속 재료를 부착하는 공정과,
    상기 웨이퍼를 다이싱하여, 개개의 반도체 칩으로 분할하는 공정을 더 갖는, 반도체 장치의 제조 방법.
  9. 납땜 전극이 형성된 제1 면과, 제1 면의 반대측에 상기 납땜 전극과 대향하는 대향 전극이 형성된 제2 면을 갖는 복수의 칩 기판을, 상기 제1 면측에 접착되는 제1 접착제층과, 해당 제1 접착제층의 최저 용융 점도 도달 온도보다도 높은 최저 용융 점도 도달 온도를 갖는 제2 접착제층이 적층된 회로 접속 재료를 개재하여 적층하는 반도체 장치의 제조 방법이며,
    상기 회로 접속 재료가 부착된 제1 칩 기판의 제1 면을 제2 칩 기판의 제2 면에 상기 제1 접착제층의 최저 용융 점도 도달 온도보다도 낮은 온도에서 탑재하여, 상기 제1 접착제층의 두께 Hb1이 하기 식 (1)을 만족하는 범위로 되는 탑재 공정과,
    상기 제1 칩 기판의 제1 면과 상기 제2 칩 기판의 제2 면을 상기 납땜 전극의 땜납 융점 이상의 온도에서 열압착하는 열압착 공정을 갖는, 반도체 장치의 제조 방법.
    Figure pct00017

    상기 식 (1) 중 He1은 상기 납땜 전극의 전극 두께이며, Hs는 상기 납땜 전극의 땜납 두께이다.
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