JP2003324125A - 半導体装置 - Google Patents
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- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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Abstract
(57)【要約】
【課題】 回路基板上への実装において高信頼性を有す
る半導体装置を提供する。 【解決手段】 半導体装置表面に回路基板と高い密着性
を有する接着層と半田バンプを形成し、半導体装置の回
路基板への実装時に必要とされる密着強度を接着層が供
給し、電気的接続を半田バンプが供給することで、従来
よりも高い信頼性を有する半導体装置の構造を提供する
ものである。
る半導体装置を提供する。 【解決手段】 半導体装置表面に回路基板と高い密着性
を有する接着層と半田バンプを形成し、半導体装置の回
路基板への実装時に必要とされる密着強度を接着層が供
給し、電気的接続を半田バンプが供給することで、従来
よりも高い信頼性を有する半導体装置の構造を提供する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は半田バンプを有する
半導体装置表面に回路基板と高い密着性を有する接着層
を形成した半導体装置の構造に関する。
半導体装置表面に回路基板と高い密着性を有する接着層
を形成した半導体装置の構造に関する。
【０００２】
【従来の技術】従来、半導体装置表面に半田バンプを形
成し、これを上下反転させて回路基板へ直接実装する方
法が知られている。図７に従来のフリップチップ実装を
示す。半田バンプ１２を有する半導体装置１１を反転さ
せて回路基板１４上に乗せたのちに熱処理（リフロー）
を行い、半田を一度溶かすことで回路基板１４と半導体
装置１１を機械的電気的に接続する。また、リフロー前
に回路基板１４の表面又は半田バンプ１２の表面又はそ
の両方にフラックスをつけてからリフローを行なう。更
に、フラックスの代わりに半田ペーストを使用すること
もある。
成し、これを上下反転させて回路基板へ直接実装する方
法が知られている。図７に従来のフリップチップ実装を
示す。半田バンプ１２を有する半導体装置１１を反転さ
せて回路基板１４上に乗せたのちに熱処理（リフロー）
を行い、半田を一度溶かすことで回路基板１４と半導体
装置１１を機械的電気的に接続する。また、リフロー前
に回路基板１４の表面又は半田バンプ１２の表面又はそ
の両方にフラックスをつけてからリフローを行なう。更
に、フラックスの代わりに半田ペーストを使用すること
もある。
【０００３】図７は半田バンプ１２を有する半導体装置
１１が回路基板１４に乗せられリフローされた後の状態
を示す。この場合、半田バンプ１２が半導体装置１１と
回路基板１４の電気的接続を行い。かつ半導体装置１１
を回路基板１４上に維持ための接続強度を確保必要があ
る。しかし、従来は半導体装置１１と回路基板１４は主
材料が異なるため線膨張計数の差が大きくなり、この差
分がストレス、応力となって半田バンプ１２に集中する
ため半田バンプ１２が破壊、破断して、しばしば信頼性
を損うトラブルが発生した。そのため、半田バンプ１２
を大きくして物理的に接続強度を向上させたり、半導体
装置と回路基板とのギャップを大きくすることで半田バ
ンプ１２にかかるストレスを低減させていた。
１１が回路基板１４に乗せられリフローされた後の状態
を示す。この場合、半田バンプ１２が半導体装置１１と
回路基板１４の電気的接続を行い。かつ半導体装置１１
を回路基板１４上に維持ための接続強度を確保必要があ
る。しかし、従来は半導体装置１１と回路基板１４は主
材料が異なるため線膨張計数の差が大きくなり、この差
分がストレス、応力となって半田バンプ１２に集中する
ため半田バンプ１２が破壊、破断して、しばしば信頼性
を損うトラブルが発生した。そのため、半田バンプ１２
を大きくして物理的に接続強度を向上させたり、半導体
装置と回路基板とのギャップを大きくすることで半田バ
ンプ１２にかかるストレスを低減させていた。
【０００４】また、図８にアンダーフィルを用いた実施
例を示す。半導体装置１１を実装後に半導体装置１１と
回路基板１４の間に補強樹脂のアンダーフィル１３を注
入し、半田バンプ１２にかかるストレスを緩和させてい
た。
例を示す。半導体装置１１を実装後に半導体装置１１と
回路基板１４の間に補強樹脂のアンダーフィル１３を注
入し、半田バンプ１２にかかるストレスを緩和させてい
た。
【０００５】
【発明が解決しようとする課題】しかし、これら図７、
８に示す従来の技術では半導体装置１１の入出力端子の
増大に伴う入出力端子間距離の微細化や、回路基板１４
と半導体装置１１を含めた製品の高さの薄型化への疎外
要因となっていた。また、アンダーフィル１３注入、硬
化の工程が増えることとなった。
８に示す従来の技術では半導体装置１１の入出力端子の
増大に伴う入出力端子間距離の微細化や、回路基板１４
と半導体装置１１を含めた製品の高さの薄型化への疎外
要因となっていた。また、アンダーフィル１３注入、硬
化の工程が増えることとなった。
【０００６】したがって、本発明は、半導体装置の回路基
板への実装時にかかるストレスを半田バンプに集中しな
いように半導体装置に高い密着力を持たせ、実装後に樹
脂により補強する工程を省略し工程を簡略化する。
板への実装時にかかるストレスを半田バンプに集中しな
いように半導体装置に高い密着力を持たせ、実装後に樹
脂により補強する工程を省略し工程を簡略化する。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に本発明は半導体装置表面に、回路基板と高い密着性を
有する接着層と半田バンプを形成する。そして、半導体
装置の回路基板への実装時に必要とされる密着強度を接
着層が供給し、電気的接続を半田バンプが供給すること
で、従来よりも高い信頼性を有する半導体装置の構造を
提供するものである。
に本発明は半導体装置表面に、回路基板と高い密着性を
有する接着層と半田バンプを形成する。そして、半導体
装置の回路基板への実装時に必要とされる密着強度を接
着層が供給し、電気的接続を半田バンプが供給すること
で、従来よりも高い信頼性を有する半導体装置の構造を
提供するものである。
【０００８】本発明は半導体装置の回路基板への実装に
おいて、より高い信頼性と工程の簡略化するためのもの
である。
おいて、より高い信頼性と工程の簡略化するためのもの
である。
【０００９】
【実施例】本発明の実施例を図に基づいて説明する。図
１は本発明による半導体装置１を回路基板４上に実装し
たものの断面図である。半田バンプ２は半導体装置１と
回路基板４との電気的接続を確保し、かつ半導体装置１
の回路基板４との接続強度を持つ。そして、接着層３は
半導体装置１と回路基板４の物理的接続強度を確保して
おり、半田バンプ２にかかるストレスを低減させる。半
導体装置１を回路基板４に実装する前に、接着層３は半
導体装置１の表面に形成されている。そして、半導体装
置１を回路基板3の所定位置に載置し、加熱する。
１は本発明による半導体装置１を回路基板４上に実装し
たものの断面図である。半田バンプ２は半導体装置１と
回路基板４との電気的接続を確保し、かつ半導体装置１
の回路基板４との接続強度を持つ。そして、接着層３は
半導体装置１と回路基板４の物理的接続強度を確保して
おり、半田バンプ２にかかるストレスを低減させる。半
導体装置１を回路基板４に実装する前に、接着層３は半
導体装置１の表面に形成されている。そして、半導体装
置１を回路基板3の所定位置に載置し、加熱する。
【００１０】図１に示される半田バンプ２は鉛を含む半
田であっても鉛を含まない半田であっても実装時に受け
るストレスが緩和されることに変わりは無い。したがっ
て、鉛を含む半田バンプ、鉛を含まない半田バンプのど
ちらでも本発明の効果を受けられる。
田であっても鉛を含まない半田であっても実装時に受け
るストレスが緩和されることに変わりは無い。したがっ
て、鉛を含む半田バンプ、鉛を含まない半田バンプのど
ちらでも本発明の効果を受けられる。
【００１１】図２に接着層が２層からなる実施例を示
す。接着層は半導体装置表面と回路基板表面の両方に密
着力を機能させなければならない。したがって、必ずし
も1種類の接着層で半導体装置表面と回路基板表面の両
方に密着力を発揮する必要はなく、接着層Ａ５は半導体
装置１の表面に対し密着力を発揮し、接着層Ｂ３は回路
基板４の表面に対し密着力を発揮することで接着層A,Ｂ
あわせて半導体装置の回路基板上への接続強度を確保す
る。また、これら接着層が2層以上についても効果は同
様であり接着層が3や4層から構成することもできる。
す。接着層は半導体装置表面と回路基板表面の両方に密
着力を機能させなければならない。したがって、必ずし
も1種類の接着層で半導体装置表面と回路基板表面の両
方に密着力を発揮する必要はなく、接着層Ａ５は半導体
装置１の表面に対し密着力を発揮し、接着層Ｂ３は回路
基板４の表面に対し密着力を発揮することで接着層A,Ｂ
あわせて半導体装置の回路基板上への接続強度を確保す
る。また、これら接着層が2層以上についても効果は同
様であり接着層が3や4層から構成することもできる。
【００１２】図３ａ、図３ｂに接着層のガラス転移温度
Tｇおよび密着力の発生温度についての実施例を示す。
図3ａに示すように半導体装置１表面に半田バンプ2が形
成されている。接着層３は、半田バンプ2に接触するこ
となく半導体表面に半田バンプ2近傍に形成される。接
着層3の厚み(高さ)は、半田バンプの厚み（高さ）低く
（薄く）形成されているものである。半導体装置1を回
路基板４の所定位置に載置して、加熱する。図３ｂの様
に、接着層３のＴｇが使用する半田バンプ２の融点より
高い温度に調整することにより、実装時の温度が半田バ
ンプ２の融点を超え半田バンプ２が半導体装置１の自重
でつぶれて変形し回路基板４と接続する。このとき、接
着層３のＴｇは超えていないので接着層３が回路基板４
の表面と接触するところで半田バンプ２の変形は止ま
り、半田バンプ２に半導体装置１の自重によるストレス
がかかるのを防ぐ。
Tｇおよび密着力の発生温度についての実施例を示す。
図3ａに示すように半導体装置１表面に半田バンプ2が形
成されている。接着層３は、半田バンプ2に接触するこ
となく半導体表面に半田バンプ2近傍に形成される。接
着層3の厚み(高さ)は、半田バンプの厚み（高さ）低く
（薄く）形成されているものである。半導体装置1を回
路基板４の所定位置に載置して、加熱する。図３ｂの様
に、接着層３のＴｇが使用する半田バンプ２の融点より
高い温度に調整することにより、実装時の温度が半田バ
ンプ２の融点を超え半田バンプ２が半導体装置１の自重
でつぶれて変形し回路基板４と接続する。このとき、接
着層３のＴｇは超えていないので接着層３が回路基板４
の表面と接触するところで半田バンプ２の変形は止ま
り、半田バンプ２に半導体装置１の自重によるストレス
がかかるのを防ぐ。
【００１３】接着層３の密着力が半田バンプ２の融点よ
り高い温度で発生することにより、実装前では密着力が
発生しないため実装前における作業性、扱いやすさを容
易にする。そして実装時においては実装温度が半田バン
プ２の融点を超え半導体装置１と回路基板４が電気的接
続を行ない、その後接着層３が回路基板４と接触し密着
力を発生する温度に達することで半導体装置１と回路基
板４の接続が行なわれる。また、冷却後もこの密着力は
維持されるためこの接着層３の接続強度により半田バン
プ２へかかる実装のストレスが緩和される。
り高い温度で発生することにより、実装前では密着力が
発生しないため実装前における作業性、扱いやすさを容
易にする。そして実装時においては実装温度が半田バン
プ２の融点を超え半導体装置１と回路基板４が電気的接
続を行ない、その後接着層３が回路基板４と接触し密着
力を発生する温度に達することで半導体装置１と回路基
板４の接続が行なわれる。また、冷却後もこの密着力は
維持されるためこの接着層３の接続強度により半田バン
プ２へかかる実装のストレスが緩和される。
【００１４】図４ａから図４ｂに接着層の厚みについて
の実施例を示す。半導体装置１を回路基板４に実装する
場合に半田バンプ２が回路基板４と接続する必要があ
る。そのため、接着層３の厚みは半田バンプ２の高さよ
り低くなければならない。接着層３が半田バンプ２より
厚い場合は図４ｂの実施例のように半田バンプ２が実装
時に回路基板４と接触しないため電気的接続することが
困難となる。したがって、接着層３の厚みの上限は半田
バンプ２の高さまでとなる。
の実施例を示す。半導体装置１を回路基板４に実装する
場合に半田バンプ２が回路基板４と接続する必要があ
る。そのため、接着層３の厚みは半田バンプ２の高さよ
り低くなければならない。接着層３が半田バンプ２より
厚い場合は図４ｂの実施例のように半田バンプ２が実装
時に回路基板４と接触しないため電気的接続することが
困難となる。したがって、接着層３の厚みの上限は半田
バンプ２の高さまでとなる。
【００１５】また、図５に接着層の厚みについて実施例
を示す。接着層３の機能を十分に発揮するために接着層
３の厚みが薄すぎてはならない。具体的には接着層３の
厚みは実装時に半田バンプ２が変形した後の半田バンプ
２の高さより厚くなければならない。接着層３が変型し
た半田バンプ２より厚みが薄い場合図５の実施例のよう
に接着層３が回路基板４と接触、密着接続することがで
きず、接着層３による接続強度を発揮することができず
半田バンプ２の実装ストレスが緩和されなくなる。した
がって、接着層３の厚みは実装時に半田バンプ２が変形
した後の半田バンプ２の高さより厚くなければならな
い。そうすることで接着層３は実装時に回路基板４と接
触、密着接続することが可能となり接着層３が接続強度
を発揮することができる。このことにより半田バンプへ
の実装時のストレスを接着層が緩和させることができ
る。
を示す。接着層３の機能を十分に発揮するために接着層
３の厚みが薄すぎてはならない。具体的には接着層３の
厚みは実装時に半田バンプ２が変形した後の半田バンプ
２の高さより厚くなければならない。接着層３が変型し
た半田バンプ２より厚みが薄い場合図５の実施例のよう
に接着層３が回路基板４と接触、密着接続することがで
きず、接着層３による接続強度を発揮することができず
半田バンプ２の実装ストレスが緩和されなくなる。した
がって、接着層３の厚みは実装時に半田バンプ２が変形
した後の半田バンプ２の高さより厚くなければならな
い。そうすることで接着層３は実装時に回路基板４と接
触、密着接続することが可能となり接着層３が接続強度
を発揮することができる。このことにより半田バンプへ
の実装時のストレスを接着層が緩和させることができ
る。
【００１６】接着層の形状はその厚みだけではなく形も
重要である。図６ａから図６ｆに接着層の形について実
施例を示す。半導体装置１を回路基板４に実装する場
合、半導体装置１の上の半田バンプ２は実装時に形状が
変化するためその周囲にある接着層３との間隔が重要で
ある。具体的には半田バンプ２が実装時に変形する形状
に接着層３が接触しないように半田バンプ２と接着層３
の距離を開けなければならない。図６ａに半田バンプと
接着層の間隔が狭い場合の実施例を示す。半田バンプ２
と接着層３の間隔が狭い場合実装時に半田バンプ２が接
着層３に接触してしまい十分につぶれることができず接
着層３が回路基板４に接触することを妨げることとな
る。したがって、半田バンプ２が実装時に変形する形状
に接着層３が接触しない距離を開けなければならない。
重要である。図６ａから図６ｆに接着層の形について実
施例を示す。半導体装置１を回路基板４に実装する場
合、半導体装置１の上の半田バンプ２は実装時に形状が
変化するためその周囲にある接着層３との間隔が重要で
ある。具体的には半田バンプ２が実装時に変形する形状
に接着層３が接触しないように半田バンプ２と接着層３
の距離を開けなければならない。図６ａに半田バンプと
接着層の間隔が狭い場合の実施例を示す。半田バンプ２
と接着層３の間隔が狭い場合実装時に半田バンプ２が接
着層３に接触してしまい十分につぶれることができず接
着層３が回路基板４に接触することを妨げることとな
る。したがって、半田バンプ２が実装時に変形する形状
に接着層３が接触しない距離を開けなければならない。
【００１７】図６ｂと図６ｃに接着層が半田バンプに対
して部分的に半田バンプとの距離を変えた実施例を示
す。半導体装置１の上にある接着層３を半田バンプ２が
実装時に変形する形状に合わせて部分的に接着層３の形
状を変形させる。これにより回路基板４の電極形状によ
り実装後の半田バンプ２の形状に変化が生じても半田バ
ンプ２が接着層３と回路基板４の接続を阻害することな
く接着層３が回路基板４と接続し半田バンプ２にかかる
実装時のストレスを緩和することができる。
して部分的に半田バンプとの距離を変えた実施例を示
す。半導体装置１の上にある接着層３を半田バンプ２が
実装時に変形する形状に合わせて部分的に接着層３の形
状を変形させる。これにより回路基板４の電極形状によ
り実装後の半田バンプ２の形状に変化が生じても半田バ
ンプ２が接着層３と回路基板４の接続を阻害することな
く接着層３が回路基板４と接続し半田バンプ２にかかる
実装時のストレスを緩和することができる。
【００１８】図６に接着層の形状について１つの半導体
装置上に形成した実施例を示す。半田バンプ２の外形に
沿って接着層３を形成する。半田バンプ２を取り囲む４
辺に接着層３を形成する。半田バンプ２を取り囲む４辺
のうち１辺以上開口させて接着層３を形成させる。半田
バンプ２を２個以上の複数個を取り囲むように接着層３
を形成する。このように半田バンプ２を有する半導体装
置１の表面に接着層３の形状を様々に変えても接着層３
の面積にあわせてが回路基板と接続強度を確保する。こ
れにより半田バンプ２かかる実装時のストレスを緩和す
ることができる。
装置上に形成した実施例を示す。半田バンプ２の外形に
沿って接着層３を形成する。半田バンプ２を取り囲む４
辺に接着層３を形成する。半田バンプ２を取り囲む４辺
のうち１辺以上開口させて接着層３を形成させる。半田
バンプ２を２個以上の複数個を取り囲むように接着層３
を形成する。このように半田バンプ２を有する半導体装
置１の表面に接着層３の形状を様々に変えても接着層３
の面積にあわせてが回路基板と接続強度を確保する。こ
れにより半田バンプ２かかる実装時のストレスを緩和す
ることができる。
【００１９】
【発明の効果】以上説明したように半導体装置表面に回
路基板と高い密着性を有する接着層と半田バンプを形成
し、接着層の厚みと形状を半田バンプの高さおよび形状
にあわせて形成することで、半導体装置の回路基板への
実装時に必要とされる密着強度を接着層が供給し、電気
的接続を半田バンプが供給することで、従来よりも高い
信頼性を有する半導体装置の構造を得られる。
路基板と高い密着性を有する接着層と半田バンプを形成
し、接着層の厚みと形状を半田バンプの高さおよび形状
にあわせて形成することで、半導体装置の回路基板への
実装時に必要とされる密着強度を接着層が供給し、電気
的接続を半田バンプが供給することで、従来よりも高い
信頼性を有する半導体装置の構造を得られる。
【図１】図１は、本発明を用いた実施例の半導体装置の
回路基板への実装状態の断面図を示す。
回路基板への実装状態の断面図を示す。
【図２】図２は、本発明を用いた実施例の半導体装置の
回路基板への実装状態の断面図を示す。
回路基板への実装状態の断面図を示す。
【図３】図３ａは、本発明を用いた実施例の半導体装置
の回路基板への実装直前状態の断面図を示す。図３ｂ
は、本発明を用いた実施例の半導体装置の回路基板への
実装状態の断面図を示す。
の回路基板への実装直前状態の断面図を示す。図３ｂ
は、本発明を用いた実施例の半導体装置の回路基板への
実装状態の断面図を示す。
【図４】図４ａは、半田バンプが接着層より低い場合の
半導体装置の回路基板への実装直前状態の断面図を示
す。図４ｂは、半田バンプが接着層より低い場合の半導
体装置の回路基板への実装状態の断面図を示す。
半導体装置の回路基板への実装直前状態の断面図を示
す。図４ｂは、半田バンプが接着層より低い場合の半導
体装置の回路基板への実装状態の断面図を示す。
【図５】図５は、半田バンプが接着層より高い場合の半
導体装置の回路基板への実装状態の断面図を示す。
導体装置の回路基板への実装状態の断面図を示す。
【図６】図６ａは、半田バンプと接着層の隙間が少ない
場合の半導体装置の回路基板への実装状態の断面図を示
す。図６ｂは、本発明を用いた実施例の半導体装置の上
面図を示す。図６ｃは、本発明を用いた実施例の半導体
装置の回路基板への実装状態の断面図を示す。図６ｄ
は、本発明を用いた実施例の半導体装置の上面図を示
す。
場合の半導体装置の回路基板への実装状態の断面図を示
す。図６ｂは、本発明を用いた実施例の半導体装置の上
面図を示す。図６ｃは、本発明を用いた実施例の半導体
装置の回路基板への実装状態の断面図を示す。図６ｄ
は、本発明を用いた実施例の半導体装置の上面図を示
す。
【図７】図７は、従来技術であるフリップチップ実装の
断面図を示す。
断面図を示す。
【図８】図８は、従来技術であるフリップチップ実装に
アンダーフィルを用いた断面図を示す。
アンダーフィルを用いた断面図を示す。
１・・・・・・半導体装置
２・・・・・・半田バンプ
３・・・・・・接着層（ａ）
４・・・・・・回路基板
５・・・・・・接着層ｂ
１１・・・・半導体装置
１２・・・・半田バンプ
１３・・・・アンダーフィル
１４・・・・回路基板
Claims (7)
- 【請求項１】 半田バンプを有する半導体装置表面側
に、前記半田バンプに接触しない接着層を有し、前記半
田バンプ及び前記接着層を形成した後、回路基板接続す
ることを特徴する半導体装置。 - 【請求項２】 前記接着層が２層以上の複数層からなる
請求項１に記載の半導体装置。 - 【請求項３】 前記接着層のガラス転移温度Tgが使用す
る半田バンプの融点より高い材料である請求項１に記載
の半導体装置。 - 【請求項４】 前記接着層の密着力が使用する半田バン
プの融点より高い温度で発生し、冷却後もその密着力を
維持する請求項１に記載の半導体装置。 - 【請求項５】 前記接着層の厚みが前記半田バンプの高
さより低い請求項１に記載の半導体装置。 - 【請求項６】 前記接着層の厚みが、接着層の無いその
半導体装置の実装において自重により半田バンプが変型
し維持する高さより厚い厚みの請求項１に記載の半導体
装置。 - 【請求項７】 前記接着層の形状が回路基板にあわせて
半田バンプの流れる部分の接着層を取り除いた形状の請
求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002126042A JP2003324125A (ja) | 2002-04-26 | 2002-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002126042A JP2003324125A (ja) | 2002-04-26 | 2002-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003324125A true JP2003324125A (ja) | 2003-11-14 |
Family
ID=29540584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002126042A Pending JP2003324125A (ja) | 2002-04-26 | 2002-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003324125A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078419A (ja) * | 2006-09-21 | 2008-04-03 | Fujitsu Ltd | 接合用基板と基板の接合方法と半導体装置 |
| KR20110118582A (ko) * | 2010-04-23 | 2011-10-31 | 소니 케미카루 앤드 인포메이션 디바이스 가부시키가이샤 | 반도체 칩의 제조 방법 |
| JP2013211352A (ja) * | 2012-03-30 | 2013-10-10 | Dexerials Corp | 回路接続材料、及びこれを用いた半導体装置の製造方法 |
-
2002
- 2002-04-26 JP JP2002126042A patent/JP2003324125A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078419A (ja) * | 2006-09-21 | 2008-04-03 | Fujitsu Ltd | 接合用基板と基板の接合方法と半導体装置 |
| KR20110118582A (ko) * | 2010-04-23 | 2011-10-31 | 소니 케미카루 앤드 인포메이션 디바이스 가부시키가이샤 | 반도체 칩의 제조 방법 |
| KR101883912B1 (ko) * | 2010-04-23 | 2018-08-01 | 데쿠세리아루즈 가부시키가이샤 | 반도체 칩의 제조 방법 |
| JP2013211352A (ja) * | 2012-03-30 | 2013-10-10 | Dexerials Corp | 回路接続材料、及びこれを用いた半導体装置の製造方法 |
| KR101853165B1 (ko) | 2012-03-30 | 2018-04-27 | 데쿠세리아루즈 가부시키가이샤 | 회로 접속 재료 및 이것을 사용한 반도체 장치의 제조 방법 |
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| RD01 | Notification of change of attorney |
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