JPH11260860A - チップ部品のプリント配線基板への搭載方法 - Google Patents
チップ部品のプリント配線基板への搭載方法Info
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Abstract
に、製造コストを低減することができるチップ部品のプ
リント配線基板への搭載方法を提供する。 【解決手段】 チップ部品4aの電極3a及びプリント
配線基板4bの電極3bにはんだバンプ2a及び2bを
形成する。次に、チップ部品4aとプリント配線基板4
bとの間に各電極3a及び3bに整合する位置に孔1a
を有する樹脂含浸プリプレグ1をはんだバンプ2a及び
2bを孔1aに嵌合させて挟み込む。そして、プリプレ
グ1並びにはんだバンプ2a及び2bを加熱してプリプ
レグ1をチップ部品4a及びプリント配線基板4bと密
着した状態で硬化させはんだバンプ2a及び2bを溶融
させる。
Description
メラ等の電子機器の内部回路を作製する際にプリント配
線基板上にエリアアレイチップ部品を搭載するのに好適
なチップ部品のプリント配線基板への搭載方法に関し、
特に、チップ部品とプリント配線基板との隙間を均一に
充填することができるチップ部品のプリント配線基板へ
の搭載方法に関する。
リント配線基板にチップ部品を実装する方法として、B
GA(Ball Grid Array)、CSP(Chip Sized Packag
e)又はベアチップ(Bare chip)とよばれるチップ部品
の下面に電極を配置したエリアバンプ部品のフリップチ
ップ実装方法が採用されてきている。
ップ部品とプリント配線基板とを接続する場合、リード
端子を使用する場合等と異なり、基板の熱膨張又は収縮
による影響を緩和する遊びがないため、熱サイクル試験
後に電気的接続が不確実となるという欠点がある。この
ため、従来、チップ部品の実装後にプリント配線基板と
チップ部品との間に封止材と呼ばれる、例えば、熱硬化
性エポキシ系の樹脂材を充填し硬化させている。
板への搭載方法を示すフローチャートであり、図4
(a)乃至(d)はその搭載方法を工程順に示す断面図
である。従来の搭載方法においては、先ず、図3及び4
(a)に示すように、チップ部品14aの電極13a上
にキャピラリ15を使用してバンプ12を形成する(ス
テップS1)。このバンプ12は、例えば、金バンプ又
は共晶組成を有するはんだバンプである。なお、バンプ
をプリント配線基板上に形成する場合もある。
ンプ12をプリント配線基板14bの電極13bに整合
させてチップ部品14aをプリント配線基板14b上に
載置する。そして、これらをリフロー炉へ挿入すること
により、バンプ12を溶融させてフリップチップ実装を
行う(ステップS2)。
プリント配線基板14b等をリフロー炉から取り出した
後、ディスペンサ16等によりチップ部品14aの周囲
に熱硬化性エポキシ樹脂等の封止材11を塗布し、毛細
管現象によりチップ部品14aとプリント配線基板14
bとの隙間に封止材11を拡がらせる(ステップS
3)。
封止材11を硬化させて搭載を完了する(ステップS
4)。
従来の方法によりチップ部品をプリント配線基板へ搭載
した場合、封止材11の充填不足が生じることがあると
いう問題点がある。図5は封止材の充填不足の状態を示
す断面図である。つまり、従来の搭載方法では、チップ
部品14aの側方から封止材11を塗布しているので、
図5に示すように、チップ部品14aとプリント配線基
板14bとの隙間の中央部にボイド17とよばれる空隙
が生じる場合がある。このボイド17の形成はチップ部
品14a又接続部でのクラック発生の原因となる。
の設備及び材料等が必要であると共に、その工程中には
封止材11の塗布工程が必要であり、コストが高いとい
う問題点もある。
のであって、クラックの発生を低減することができると
共に、製造コストを低減することができるチップ部品の
プリント配線基板への搭載方法を提供することを目的と
する。
のプリント配線基板への搭載方法は、チップ部品の電極
及びプリント配線基板の電極にはんだバンプを形成する
工程と、前記チップ部品と前記プリント配線基板との間
に前記各電極に整合する位置に孔を有する樹脂含浸プリ
プレグを前記はんだバンプを前記孔に嵌合させて挟み込
む工程と、前記プリプレグ及び前記はんだバンプを加熱
して前記プリプレグを前記チップ部品及び前記プリント
配線基板と密着した状態で硬化させ前記はんだバンプを
溶融させる工程とを有することを特徴とする。
熱する工程は、前記チップ部品を前記プリント配線基板
側に押圧し前記プリント配線基板を前記チップ部品側に
押圧しながら行うことができる。
し、この孔を介してチップ部品の電極とプリント配線基
板の電極とを電気的に接続しているので、チップ部品と
プリント配線基板との間にボイドが生じる虞が低く、ク
ラックの発生を著しく低減することができる。また、孔
によりはんだバンプが案内されるので、チップ部品とプ
リント配線基板との位置合わせが容易である。更に、封
止材の塗布工程は不要であるので、工程、設備及び材料
のコストの削減が可能である。
プ部品のプリント配線基板への搭載方法について、添付
の図面を参照して具体的に説明する。図1(a)乃至
(c)は本発明の実施例に係るチップ部品のプリント配
線基板への搭載方法を工程順に示す断面図であり、図2
は本実施例に使用されるプリプレグを示す平面図であ
る。本実施例においては、先ず、図1(a)に示すよう
に、例えば、キャピラリを使用してチップ部品4aの電
極3a上にはんだバンプ2aを、プリント配線基板4b
の電極3b上にはんだバンプ2bを形成する。このと
き、はんだバンプ2a及び2bの径は、例えば、0.0
8乃至0.1mm程度であり、それらの和は、搭載終了
時における所望のチップ部品4aとプリント配線基板4
bとの間隔よりも大きいものである。
リント配線基板4bとの隙間の充填材として、従来の封
止材の替わりにプリプレグ1が使用される。プリプレグ
1には、例えば、樹脂を含浸した半硬化状の紙フェノー
ル又はガラスエポキシ基板等が使用される。プリプレグ
1は板形状を有しており、その厚さは前述の搭載終了時
における所望のチップ部品4aとプリント配線基板4b
との間隔と一致する。また、その板表面の大きさはチッ
プ部品4のものとほぼ一致する。
図2に示すように、チップ部品4aの電極3a及びプリ
ント配線基板4bの電極3bと整合するプリプレグ1の
位置に、例えば、レーザを使用して厚さ方向に貫通する
複数個の孔1aを穿設する。この孔1aの径は、例え
ば、0.1乃至0.15mm程度であり、はんだバンプ
2a及び2bの径よりも大きいものである。
品4aの電極3aに形成されたはんだバンプ2aとプリ
ント配線基板4bの電極3bに形成されたはんだバンプ
2bとを孔1aに嵌合させこの孔1aを介して当接させ
る。つまり、チップ部品4aとプリント配線基板4bと
によりプリプレグ1が挟み込まれることとなる。
部品4aをプリント配線基板4b側に押圧しプリント配
線基板4bをチップ部品4a側に押圧してチップ部品4
a、プリプレグ1及びプリント配線基板4bを挟持しな
がら加熱することにより、プリプレグ1をチップ部品4
a及びプリント配線基板4bと密着した状態で完全に硬
化させると共に、はんだバンプ2a及び2bを溶融させ
て電極3aと電極3bとの間の電気的接続を行う。そし
て、これらを冷却してはんだバンプ2a及び2bを硬化
させることにより、チップ部品4a、プリプレグ1及び
プリント配線基板4bを一体化する。
aを穿設し、これを介してチップ部品4aの電極3aと
プリント配線基板4bの電極3bとを電気的に接続して
いるので、チップ部品4aとプリント配線基板4bとの
間にボイドが生じる虞がない。このため、クラックの発
生を著しく低減することができる。更に、孔1aにより
はんだバンプ2a及び2bが案内されるので、電極3a
と電極3bとの位置合わせが容易である。
bと同じ材料を使用すると、完成品の全体的な熱膨張率
の変化が極めて小さくなり、これにより、クラックの発
生を更に一層抑制することができるため、熱サイクル試
験の信頼性が向上する。
2a及び2bを形成した後に、プリプレグ1に孔1aを
穿設したが、本発明はこれに限定されるものではない。
つまり、プリプレグ1に孔1aを穿設した後に、はんだ
バンプ2a及び2bを形成してもよい。
設した孔の側壁にスルーホールめっきを施すことが望ま
しい。スルーホールめっきを施すことにより、チップ部
品の電極とプリント配線基板の電極との間の電気的接続
をより確実に行うことができる。
プリプレグに孔を穿設し、この孔を介してチップ部品
の電極とプリント配線基板の電極とを電気的に接続して
いるので、チップ部品とプリント配線基板との間にボイ
ドが生じる虞が低く、クラックの発生を著しく低減する
ことができる。これにより、熱サイクル試験の信頼性が
向上する。また、プリプレグに穿設した孔によりはんだ
バンプが案内されるので、チップ部品とプリント配線基
板との位置合わせが極めて容易である。更に、封止材の
塗布工程は不要であるので、搭載工程は極めて簡便なも
のとなり、工程、設備及び材料のコストを削減すること
ができる。
線基板への搭載方法を工程順に示す断面図である。
平面図である。
方法を示すフローチャートである。
載方法を工程順に示す断面図である。
Claims (2)
- 【請求項1】 チップ部品の電極及びプリント配線基板
の電極にはんだバンプを形成する工程と、前記チップ部
品と前記プリント配線基板との間に前記各電極に整合す
る位置に孔を有する樹脂含浸プリプレグを前記はんだバ
ンプを前記孔に嵌合させて挟み込む工程と、前記プリプ
レグ及び前記はんだバンプを加熱して前記プリプレグを
前記チップ部品及び前記プリント配線基板と密着した状
態で硬化させ前記はんだバンプを溶融させる工程とを有
することを特徴とするチップ部品のプリント配線基板へ
の搭載方法。 - 【請求項2】 前記プリプレグ及び前記はんだバンプを
加熱する工程は、前記チップ部品を前記プリント配線基
板側に押圧し前記プリント配線基板を前記チップ部品側
に押圧しながら行うことを特徴とする請求項1に記載の
チップ部品のプリント配線基板への搭載方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06022998A JP3763962B2 (ja) | 1998-03-11 | 1998-03-11 | チップ部品のプリント配線基板への搭載方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06022998A JP3763962B2 (ja) | 1998-03-11 | 1998-03-11 | チップ部品のプリント配線基板への搭載方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11260860A true JPH11260860A (ja) | 1999-09-24 |
JP3763962B2 JP3763962B2 (ja) | 2006-04-05 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007076327A (ja) * | 2005-09-16 | 2007-03-29 | Fujifilm Corp | 電気接続構造、液体吐出ヘッド及びその製造方法並びに画像形成装置 |
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GB2579269A (en) * | 2018-11-18 | 2020-06-17 | Lenovo Singapore Pte Ltd | Method of manufacturing electronic board and mounting sheet |
-
1998
- 1998-03-11 JP JP06022998A patent/JP3763962B2/ja not_active Expired - Fee Related
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GB2579269A (en) * | 2018-11-18 | 2020-06-17 | Lenovo Singapore Pte Ltd | Method of manufacturing electronic board and mounting sheet |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050926 |
|
A131 | Notification of reasons for refusal |
Effective date: 20051004 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051202 |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060118 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
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