KR101883912B1 - 반도체 칩의 제조 방법 - Google Patents

반도체 칩의 제조 방법 Download PDF

Info

Publication number
KR101883912B1
KR101883912B1 KR1020110037720A KR20110037720A KR101883912B1 KR 101883912 B1 KR101883912 B1 KR 101883912B1 KR 1020110037720 A KR1020110037720 A KR 1020110037720A KR 20110037720 A KR20110037720 A KR 20110037720A KR 101883912 B1 KR101883912 B1 KR 101883912B1
Authority
KR
South Korea
Prior art keywords
adhesive layer
semiconductor chip
base film
film
bumps
Prior art date
Application number
KR1020110037720A
Other languages
English (en)
Other versions
KR20110118582A (ko
Inventor
다이찌 고야마
Original Assignee
데쿠세리아루즈 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 데쿠세리아루즈 가부시키가이샤 filed Critical 데쿠세리아루즈 가부시키가이샤
Publication of KR20110118582A publication Critical patent/KR20110118582A/ko
Application granted granted Critical
Publication of KR101883912B1 publication Critical patent/KR101883912B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)
  • Wire Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)

Abstract

접착층을 가진 반도체 칩을 제조하기 위해서 사용하는 접착층 전사 시트를, 포토리소그래피법을 사용하지 않고, 게다가 롤투롤로 작성할 수 있도록 하여, 접착층을 가진 반도체 칩을 제조할 수 있도록 한다. 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층이 형성된 반도체 칩의 제조 방법은, 베이스 필름과 커버 필름과의 사이에 접착층이 협지된 적층체에 대하여 베이스 필름측으로부터 하프 컷트 처리를 행하여, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여져 있지 않은 영역에 대응하는 접착층과 베이스 필름을 커버 필름 상으로부터 제거하고, 적층체의 베이스 필름측 표면에 캐리어 필름을 접합하여 얻은 접착층 전사 시트를 사용하는 것을 특징으로 한다.

Description

반도체 칩의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR CHIP}
본 발명은, 범프 형성면에 접착층이 형성된, 플립 칩 실장에 적합한 반도체 칩의 제조 방법에 관한 것이다.
종래, 플립 칩 실장에 적합한 반도체 칩으로서, 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역(접착층 형성 영역)에 접착층이 형성된 접착층을 가진 반도체 칩이 제안되어 있다(특허 문헌 1). 이 반도체 칩은, 다음과 같이 제조되어 있다.
(1) 세퍼레이터 상에 감광성 접착층을 성막한다.
(2) 세퍼레이터 상에 형성된 감광성 접착층을, 반도체 웨이퍼에 형성된 개개의 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역(접착층 형성 영역)의 수, 형상에 대응하도록, 포토리소그래피법에 의해 패터닝하고, 이에 의해, 세퍼레이터 상에 복수의 접착층을 이격적으로 배치한 접착층 전사 시트를 얻는다.
(3) 다음으로, 이 접착층 전사 시트의 이격적으로 배치된 접착층을, 반도체 웨이퍼에 형성된 개개의 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역(접착층 형성 영역)에 전사한다.
(4) 접착층이 전사된 반도체 웨이퍼를, 다이싱 라인을 따라서 다이싱한다. 이에 의해, 페리페럴 배치의 범프로 둘러싸여진 영역(접착층 형성 영역)에 접착층이 형성된 반도체 칩이 얻어진다.
이와 같은 제조 방법에 의하면, 접착층이 반도체 웨이퍼에 형성된 개개의 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역(접착층 형성 영역)에만 형성되므로, 반도체 웨이퍼 상의 얼라인먼트 마크의 시인성의 저하를 방지할 수 있는 것이 기대된다. 또한, 반도체 칩을 마더보드에 실장할 때에, 접착층으로부터 범프를 두출(頭出)시킬 필요가 없기 때문에, 범프의 파손을 방지할 수 있는 것이 기대된다.
[특허 문헌 1] 일본 특허 공개 제2002-319647호 공보
그러나, 접착층을 가진 반도체 칩을 제조하는 특허 문헌 1의 제조 방법에서는, 세퍼레이터에 복수의 접착층을 이격적으로 배치하기 위한 패터닝에 고코스트의 포토리소그래피법을 이용하기 때문에, 접착층을 가진 반도체 칩의 제조 코스트를 저감시키는 것이 곤란해진다고 하는 문제가 있었다. 또한, 포토리소그래피법에 의한 패터닝은, 매엽식으로 행하지 않으면 안되어, 제조 효율의 관점에서, 롤투롤(Roll to Roll)로 패터닝을 가능하게 하는 것이 요구되었다.
본 발명의 목적은, 이상의 종래의 기술의 문제점을 해결하는 것이며, 접착층을 가진 반도체 칩을 제조하기 위해서 사용하는 접착층 전사 시트를, 포토리소그래피법을 사용하지 않고, 게다가 롤투롤로 작성할 수 있도록 하여, 접착층을 가진 반도체 칩을 제조할 수 있도록 하는 것을 목적으로 한다.
본 발명자는, 캐리어 필름 상에, 반도체 웨이퍼의 개개의 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 대응하도록, 포토리소그래피법을 이용하지 않고 하프 컷트 처리에 의해 이격적으로 접착층을 배치하여 얻은 접착층 전사 시트를 사용하고, 그 접착층을 반도체 웨이퍼에 전사함으로써, 전술한 목적을 달성할 수 있는 것을 발견하고, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은, 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층이 형성된 반도체 칩의 제조 방법으로서,
(A) 베이스 필름과 커버 필름과의 사이에 접착층이 협지된 적층체에 대하여, 베이스 필름측으로부터 하프 컷트 처리를 행하는 공정과,
(B) 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여져 있지 않은 영역에 대응하는 접착층과 베이스 필름을 커버 필름 상으로부터 제거하는 공정과,
(C) 적층체의 베이스 필름측 표면에 캐리어 필름을 접합하고, 그것에 의해 접착층 전사 시트를 작성하는 공정과,
(D) 접착층 전사 시트에 접합된 커버 필름을 제거하고, 노출된 접착층을, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역에 전사하는 공정, 및
(E) 접착층이 전사된 반도체 웨이퍼를, 다이싱 라인을 따라서 다이싱하여 반도체 칩을 얻는 공정
을 갖는 것을 특징으로 하는 제조 방법을 제공한다.
또한, 본 발명은, 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층이 형성된 반도체 칩의 제조 방법으로서,
(a) 캐리어 필름 상에 베이스 필름, 또한 접착층이 적층된 적층체에 대하여, 접착층측으로부터 하프 컷트 처리를 행하는 공정과,
(b) 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여져 있지 않은 영역에 대응하는 접착층과 베이스 필름을 캐리어 필름 상으로부터 제거하고, 그것에 의해 접착층 전사 시트를 작성하는 공정과,
(c) 접착층 전사 시트의 접착층을, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역에 전사하는 공정, 및
(d) 접착층이 전사된 반도체 웨이퍼를, 다이싱 라인을 따라서 다이싱하여 반도체 칩을 얻는 공정
을 갖는 것을 특징으로 하는 제조 방법을 제공한다.
또한, 본 발명은, 반도체 칩의 범프가, 배선 기판의 전극에 접착층에 의해 접합되어 이루어지는 반도체 장치의 제조 방법으로서,
전술한 본 발명의 반도체 칩의 제조 방법에 의해 얻은 반도체 칩의 접착층 상의 베이스 필름을 제거한 후, 그 반도체 칩의 범프를 배선 기판의 전극에 위치 정렬하여 임시 압착하고, 반도체 칩측으로부터 본더에 의해 본 압착함으로써 반도체 칩의 범프와 배선 기판의 전극을 접합하는 것을 특징으로 하는 제조 방법을 제공한다.
게다가, 본 발명은, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층을 형성하기 위한 접착층 전사 시트로서, 베이스 필름 및 접착층으로 이루어지는 복수의 적층물이, 캐리어 필름과 커버 필름과의 사이에서, 서로 이격적으로 형성되어 있고, 적층물의 베이스 필름이 캐리어 필름측에 배치되어 있는 것을 특징으로 하는 접착층 전사 시트를 제공한다.
또한, 본 발명은, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층을 형성하기 위한 접착층 전사 시트로서, 베이스 필름 및 접착층으로 이루어지는 복수의 적층물이, 캐리어 필름 상에, 서로 이격적으로 형성되어 있고, 적층물의 베이스 필름이 캐리어 필름측에 배치되어 있는 것을 특징으로 하는 접착층 전사 시트를 제공한다.
본 발명에서는, 캐리어 필름 상에, 반도체 웨이퍼의 개개의 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 대응하도록 하프 컷트 처리에 의해 이격적으로 접착층을 배치하여 얻은 접착층 전사 시트를 사용하고, 그 접착층을 반도체 웨이퍼에 전사한다. 이 때문에, 포토리소그래피법을 이용하지 않고, 롤투롤로 접착층을 가진 반도체 칩을 제조하기 위해서 사용하는 접착층 전사 시트를 작성하도록 하여, 접착층을 가진 반도체 칩을 제조할 수 있다. 따라서, 반도체 웨이퍼 상의 얼라인먼트 마크의 시인성의 저하를 방지할 수 있고, 또한, 반도체 칩을 배선 기판에 실장할 때에, 접착층으로부터 범프를 두출시킬 필요가 없기 때문에, 범프의 파손도 방지할 수 있다.
도 1은 본 발명의 반도체 칩의 제조 방법에 의해 제조된 반도체 칩의 단면도.
도 2a는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 2b는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 2c는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 2d는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 2e는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 3은 반도체 웨이퍼의 부분 상면도.
도 4a는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 4b는 본 발명의 반도체 칩의 제조 방법의 설명도.
도 5a는 본 발명의 반도체 장치의 제조 방법의 설명도.
도 5b는 본 발명의 반도체 장치의 제조 방법의 설명도.
이하, 도면을 참조하면서, 도 1에 도시한 반도체 칩(100)의 제조 방법을 공정마다 설명한다. 또한, 이 반도체 칩(100)은, 페리페럴 배치의 범프(33)에 둘러싸여진 영역(34)에 접착층(12b)과, 필요에 따라서 베이스 필름(10b)이 더 적층된 구조를 갖는 것이다.
<반도체 칩의 제조 방법의 제1 양태>
(공정 (A))
우선, 도 2a에 도시한 바와 같이, 베이스 필름(10)과 커버 필름(11) 사이에 접착층(12)이 협지된 적층체(13)에 대하여, 베이스 필름(10)측으로부터, 톰슨날을 구비한 프레스 하프 커터나 피나클날을 구비한 롤 하프 커터 등의 공지의 하프 커터를 이용하여 하프 컷트 처리를 행하여, 커버 필름(11)에 도달하는 하프 컷트 라인(14)을 형성한다.
베이스 필름(10)이나 커버 필름(11)으로서는, 박리 처리된 폴리에틸렌테레프탈레이트 필름 등을 사용할 수 있다.
접착층(12)으로서는, 절연성 접착제로 형성된 절연성 접착층이나, 절연성 접착제에 도전성 입자가 분산된 이방성 도전 접착제로 형성된 이방 도전성 접착층을 적용할 수 있다.
절연성 접착제로서는, 페이스트 형상 혹은 필름 형상의 열경화형 에폭시계 접착제를 사용할 수 있다. 그와 같은 열경화형 에폭시계 접착제는, 막 형성 수지, 에폭시 수지(경화 성분), 경화제, 실란 커플링제 등으로 구성할 수 있다. 또한, 도전 입자를 배합함으로써, 접착층(12)에 이방 도전성을 부여할 수 있다. 이들 구성 성분은, 접착층에 요구하는 특성 등에 따라서 공지의 것으로부터 적절히 선택하여 사용할 수 있다.
막 형성 수지로서는, 페녹시 수지, 에폭시 수지, 불포화 폴리에스테르 수지, 포화 폴리에스테르 수지, 우레탄 수지, 부타디엔 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리올레핀 수지 등을 들 수 있고, 이들 2종 이상을 병용할 수 있다. 이들 중에서도, 성막성, 가공성, 접속 신뢰성의 관점에서, 페녹시 수지를 바람직하게 사용할 수 있다.
에폭시 수지로서는, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락형 에폭시 수지, 그들의 변성 에폭시 수지, 지환식 에폭시 수지 등을 들 수 있고, 이들 2종 이상을 병용할 수 있다. 에폭시 수지는 액상 또는 고형이어도 된다.
경화제로서는, 폴리아민, 이미다졸 등의 음이온계 경화제나 술포늄염 등의 양이온계 경화제, 페놀계 경화제 등의 잠재성 경화제를 들 수 있다.
실란 커플링제로서는, 에폭시계 실란 커플링제, 아크릴계 실란 커플링제 등을 들 수 있다. 이들 실란 커플링제는, 주로 알콕시 실란 유도체이다.
도전 입자로서는, 이방성 도전 접착제에 종래 이용되고 있는 것 중으로부터 적절히 선택하여 사용할 수 있다. 예를 들면 니켈, 코발트, 은, 구리, 금, 팔라듐 등의 금속 입자, 금속 피복 수지 입자 등을 들 수 있고, 이들 2종 이상을 병용할 수 있다.
열경화형 에폭시계 접착제에는, 필요에 따라서 충전제, 연화제, 촉진제, 노화 방지제, 착색제(안료, 염료), 유기 용제, 이온 캐처제 등을 배합할 수 있다.
적층체(13)는, 베이스 필름(10)에, 열경화형 에폭시계 접착제 등의 접착층 형성용 조성물을 상법(常法)에 의해 도포하고 건조하여 접착층(12)을 형성한 후, 커버 필름(11)을 더 적층함으로써 작성할 수 있다.
(공정 (B))
반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여져 있지 않은 영역에 대응하는 접착층(12a)과 베이스 필름(10a)을 커버 필름(11) 상으로부터 제거한다. 제거는 상법에 따라서 행할 수 있다. 이에 의해, 커버 필름(11) 상에, 베이스 필름(10b)과 접착층(12b)으로 이루어지는 복수의 적층물(16)이 유지되게 된다.
또한, 도 3에 반도체 웨이퍼를 도시한다. 반도체 웨이퍼(30)에는, 반도체 칩으로 되는 복수의 반도체 소자(31)가 만들어 넣어져 있고, 최종적으로 다이싱 라인(32)을 따라 다이싱되어 개개의 반도체 칩으로 분할된다. 여기서, 반도체 소자(31)의 범프(33)는 페리페럴 배치로 되어 있고, 페리페럴 배치의 범프(33)로 둘러싸여진 영역(34)(도면 중 사선 부분)에 접착층이 전사된다. 따라서, 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)로 둘러싸여져 있지 않은 영역이란, 영역(34) 이외의 영역을 나타낸다.
(공정 (C))
다음으로, 적층체(13)의 베이스 필름(10)측 표면에, 점착층이 형성된 폴리에틸렌 필름 등의 캐리어 필름(15)을 접합하고, 그것에 의해 접착층 전사 시트(17)를 작성한다. 이 접착층 전사 시트(17)는, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역(도 3, 참조 부호 34)에 접착층을 형성하기 위한 것이고, 구체적으로는, 도 2c에 도시되어 있는 바와 같이, 베이스 필름(10b) 및 접착층(12b)으로 이루어지는 복수의 적층물(16)이, 캐리어 필름(15) 상에, 서로 이격적으로 형성되고, 적층물(16)의 베이스 필름(10b)이 캐리어 필름(15)측에 배치되고, 반대측에 커버 필름(11)이 적층된 구조를 갖는다. 여기서, "이격적으로 형성"이란, 도 3의 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)에 둘러싸여진 영역(34)에 대응하여 형성하는 것을 의미한다.
이와 같은 접착층 전사 시트(17)도 본 발명의 하나의 양태이며, 상세하게는 후술한다.
또한, 도 3에서, 반도체 소자(31)의 페리페럴 배치의 범프(33)에 둘러싸여진 영역(34)의 면적은, 지나치게 작으면 범프까지 충분히 접착층이 넓어지지 않게 되어 접착력이 저하되어, 접속 신뢰성에도 문제점이 생기게 되고, 지나치게 크면 범프의 외측까지 접착층이 넓어져, 불필요한 접착층이 존재하게 되어, 코스트적인 관점을 포함하여 바람직하지 않다. 반도체 소자(31)(반도체 칩(100)(도 1))의 범프측 표면적의 바람직하게는 50∼90％, 보다 바람직하게는 70∼80％로 되도록 설정한다
(공정 (D))
다음으로, 도 2d에 도시한 바와 같이, 접착층 전사 시트(17)에 접합된 커버 필름(11)을 제거한다. 노출된 접착층(12b)을, 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)로 둘러싸여진 영역(34)에 상법에 의해 필요에 따라서 가열하면서 압압하여 전사하고, 캐리어 필름(15)을 제거한다. 이에 의해, 도 2e에 도시한 바와 같이, 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)로 둘러싸여져 있는 영역(34)에 접착층(12b)이, 베이스 필름(10b)과 함께 전사된다.
(공정 (E))
다음으로, 도 2e에 도시한 바와 같이, 접착층(12b)이 전사된 반도체 웨이퍼(30)를, 다이싱 라인(32)을 따라서 상법에 의해 다이싱하여, 도 1에 도시한 바와 같이 분할된 반도체 칩(100)이 얻어진다.
이상 설명한 반도체 칩의 제조 방법의 제1 양태에서는, 접착층 전사 시트(17)를 작성할 때에 커버 필름을 사용하였지만, 그와 같은 커버 필름을 사용하지 않은 양태를 이하에 설명한다.
<반도체 칩의 제조 방법의 제2 양태>
(공정 (a))
도 4a에 도시한 바와 같이, 캐리어 필름(15) 상에 베이스 필름(10), 또한 접착층(12)이 적층된 적층체(18)에 대하여, 접착층(12)측으로부터 하프 컷트 처리를 행하여, 캐리어 필름(15)에 도달하는 하프 컷트 라인(14)을 형성한다.
적층체(18)는, 베이스 필름(10)에, 열경화형 에폭시계 접착제 등의 접착층 형성용 조성물을 상법에 의해 도포하고 건조하여 접착층(12)을 형성한 후, 베이스 필름(10)측에 캐리어 필름(15)을 더 적층함으로써 작성할 수 있다.
(공정 (b))
도 3에 도시한 바와 같은 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)로 둘러싸여져 있지 않은 영역에 대응하는 접착층(12a)과 베이스 필름(10a)을 캐리어 필름(15) 상으로부터 제거한다. 제거는 상법에 따라서 행할 수 있다. 이에 의해 도 4b의 접착층 전사 시트(19)가 얻어진다. 이 접착층 전사 시트(19)에서는, 캐리어 필름(15) 상에, 베이스 필름(10b)과 접착층(12b)으로 이루어지는 복수의 적층물(16)이 유지되게 된다.
이와 같은 접착층 전사 시트(19)도 본 발명의 하나의 양태이지만, 접착층 전사 시트(17)와 함께 후술한다.
(공정 (c))
다음으로, 본 발명의 반도체 칩의 제조 방법의 제1 양태에서의 공정 (D)를 반복함으로써, 도 2e에 도시한 바와 같이, 반도체 웨이퍼(30)에 형성된 반도체 소자(31)의 페리페럴 배치의 범프(33)로 둘러싸여져 있는 영역(34)에 접착층(12b)이, 베이스 필름(10b)과 함께 전사된다.
(공정 (d))
다음으로, 본 발명의 반도체 칩의 제조 방법의 제1 양태에서의 공정 (E)를 반복함으로써, 도 1에 도시한 바와 같이 분할된 반도체 칩(100)이 얻어진다.
<반도체 장치의 제조 방법>
다음으로, 본 발명은 반도체 칩의 제조 방법에 의해 얻어진 반도체 칩을 사용하는 반도체 장치의 제조 방법에 대하여 설명한다. 이 제조 방법은, 반도체 칩의 제조 방법의 공정에 이어서 실시할 수 있다. 따라서, 본 발명의 반도체 장치의 제조 방법은, 본 발명의 반도체 칩의 제조 방법의 발명의 구성을 필수적인 구성으로서 갖는 발명으로서 자리매김할 수 있다.
즉, 도 5a에 도시한 바와 같이, 얻어진 도 1의 반도체 칩(100)의 접착층(12b) 상의 베이스 필름(10b)을 제거한 후, 그 반도체 칩(100)의 범프(33)를, 글래스 배선 기판이나 플렉시블 배선 기판, 글래스 에폭시 배선 기판 등의 공지의 배선 기판(50)의 구리 등의 전극(51)에 위치 정렬하여 임시 압착하고, 반도체 칩(100)측으로부터 공지의 본더(52)에 의해 본 압착함으로써 반도체 칩(100)의 범프(33)와 배선 기판(50)의 전극(51)을 접합함으로써 반도체 장치(200)를 얻을 수 있다(도 5b). 또한, 본 압착 시에 사용하는 본더로서, 압압면이 탄성체로 구성되어 있는 탄성 본더(예를 들면, 일본 특허 공개 제2005-32952호 공보, 동 제2006-24554호 공보의 각각의 청구항 1 참조)를 사용함으로써, 범프 성상(性狀)의 배선 높이의 오차에 상관없이 반도체 칩을 배선 기판에 실장하는 것이 용이해진다. 또한, 복수의 반도체 칩을 배선 기판에 일괄 실장하는 것도 용이해진다.
또한, 접착층(12b)으로서 절연성 접착층을 적용한 경우에는, 범프(33)와 전극(51)과의 사이로부터 그들이 접촉하여 도통이 가능하게 될 정도까지 접착층을 배제하여 도통을 확보한다. 한편, 접착층(12b)으로서 이방 도전성 접착층을 적용한 경우에는, 범프(33)와 전극(51)과의 사이에 도전 입자를 통하여 이방성 도전 접속이 가능하게 된다.
<접착층 전사 시트 그 1>
도 2c의 본 발명의 접착층 전사 시트(17)는, 베이스 필름(10b) 및 접착층(12b)으로 이루어지는 복수의 적층물(16)이, 캐리어 필름(15) 상에, 서로 이격적으로 형성되고, 적층물(16)의 베이스 필름(10b)이 캐리어 필름(15)측에 배치되고, 반대측에 커버 필름(11)이 적층된 구조를 갖는다. 재료 및 작성 방법에 대해서는 이미 설명한 대로이다.
이 접착층 전사 시트(17)에서, 접착층(12b)과 베이스 필름(10b)과의 사이의 박리력을 a[N/5㎝]로 하고, 캐리어 필름(15)과 베이스 필름(10b) 사이의 박리력을b[N/5㎝]로 하고, 접착층(12b)과 커버 필름(11)과의 사이의 박리력을 c[N/5㎝]로 할 때, a>b>c의 관계가 충족되어 있는 것이 바람직하다. 이것은, 처음에 박리 제거하는 것이 커버 필름이고, 다음으로 박리 제거하는 것이 캐리어 필름이기 때문이다. 따라서, b는 바람직하게는 0.3a∼0.7a, 보다 바람직하게는 0.4a∼0.6a이고, c는 바람직하게는 0.1a∼0.3a, 보다 바람직하게는 0.1∼0.2a라고 하는 박리력인 것이 바람직하다. 박리력의 조정은, 재료의 배합이나 표면 개질 처리 등에 의해 행할 수 있다.
박리력의 측정은, JIS Z0237에 준거하여 행할 수 있다.
이와 같은 접착층 전사 시트(17)에서의 접착층(12b)의 두께는, 압착 시에 접착층이 반도체 칩의 범프까지 넓어지도록 하는 용적을 확보하기 위해서, 반도체 소자(반도체 칩)(도 3의 참조 부호 31)의 범프(도 3의 참조 부호 33) 높이보다도 높은 것이 바람직하다. 바람직하게는, 범프 높이의 1.1∼2.0배, 보다 바람직하게는 1.4∼1.6배이다.
또한, 접착층(12b)의 글래스 전이 온도에 관하여, 실온보다 낮은 경우에는 점착성이 높아지기 때문에, 반도체 웨이퍼에의 전사를 가열 없이 혹은 약가열에 의해 용이하게 행할 수 있는 경향이 있고, 게다가 베이스 필름과의 밀착성도 양호하기 때문에 다이싱이나 반송 시의 파손을 방지할 수 있는 경향이 있지만, 한편, 필름 가공성(하프 컷트 가공)이 저하되는 경향이 있다. 따라서, 접착층(12b)의 재료로서는, 전사 시에 가열 처리하는 것을 고려하여, 글래스 전이 온도가 바람직하게는 0∼60℃, 보다 바람직하게는 20∼40℃의 것을 사용한다.
또한, 접착층(12b)은, 단층이어도 되지만, 제1 접착층에 제2 접착층이 적층된 적층 구조로 해도 된다. 이 경우, 베이스 필름측에 배치하는 제1 접착층의 연화점을 제2 접착층의 연화점보다도 낮게, 바람직하게는 실온 이하로 하는 것이 바람직하다. 이에 의해, 비교적 높은 글래스 전이 온도의 제2 접착층에 의해, 양호한 필름 가공성을 담보할 수 있고, 게다가 반도체 칩의 배선 기판에의 양호한 임시 압착을 실현할 수 있다. 또한, 제1 접착층, 제2 접착층 및 제3 접착층의 3층 구조로 해도 된다. 이 경우, 제3 접착층은 제1 접착층과 동일한 구성으로 하는 것이 바람직하다. 이에 의해, 베이스 필름과의 밀착성도 높일 수 있어, 다이싱이나 반송 시의 파손을 보다 방지할 수 있다.
<접착층 전사 시트 그 2>
도 4b의 본 발명의 접착층 전사 시트(19)는, 베이스 필름(10b) 및 접착층(12b)으로 이루어지는 복수의 적층물(16)이, 캐리어 필름(15) 상에, 서로 이격적으로 형성되고, 적층물(16)의 베이스 필름(10b)이 캐리어 필름(15)측에 배치된 구조를 갖는다. 재료 및 작성 방법에 대해서는 이미 설명한 대로이다.
이 접착층 전사 시트(19)에서, 접착층(12b)과 베이스 필름(10b)과의 사이의 박리력을 a'[N/5㎝]로 하고, 캐리어 필름(15)과 베이스 필름(10b)의 사이의 박리력을 b'[N/5㎝]로 하였을 때, a'>b'의 관계가 충족되어 있는 것이 바람직하다. 이것은, 먼저 박리 제거하는 것이 캐리어 필름이기 때문이다. 따라서, b'는 바람직하게는 0.3a'∼0.7a', 보다 바람직하게는 0.4a'∼0.6a'라고 하는 박리력이다.
또한, 이와 같은 접착층 전사 시트(19)에서의 접착층(12b)의 두께는, 앞서 설명한 접착층 전사 시트(17)의 경우와 동일하다.
이상 설명한 접착층 전사 시트(19)에서의 접착층의 글래스 전이점에 관하여, 접착층 전사 시트(17)의 경우와 마찬가지로, 실온보다 낮은 경우에는 점착성이 높아지기 때문에, 반도체 웨이퍼에의 전사를 가열 없이 혹은 약가열에 의해 용이하게 행할 수 있는 경향이 있고, 게다가 베이스 필름과의 밀착성도 양호하기 때문에 다이싱이나 반송 시의 파손을 방지할 수 있는 경향이 있지만, 한편, 필름 가공성(하프 컷트 가공)이 저하되는 경향이 있다. 따라서, 접착층(12b)의 재료로서는, 전사 시에 가열 처리하는 것을 고려하여, 글래스 전이 온도가 바람직하게는 0∼60℃, 보다 바람직하게는 20∼40℃의 것을 사용한다.
또한, 접착층(12b)을 다층화하는 경우에는, 커버 시트가 존재하지 않기 때문에, 캐리어 필름(15)의 배면에 이형(離型) 처리를 실시한다(이형층을 형성한다)고 하는 구성으로 하는 것이 바람직하다.
본 발명에 따르면, 캐리어 필름 상에, 반도체 웨이퍼의 개개의 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 대응하도록 하프 컷트 처리에 의해 이격적으로 접착층을 배치하여 얻은 접착층 전사 시트를 사용하고, 그 접착층을 반도체 웨이퍼에 전사한다. 이 때문에, 포토리소그래피법을 이용하지 않고, 접착층을 가진 반도체 칩을 제조하기 위해서 사용하는 접착층 전사 시트를 작성할 수 있으므로, 접착층을 가진 반도체 칩의 제조에 유용하다.
10, 10a, 10b : 베이스 필름
11 : 커버 필름
12, 12a, 12b : 접착층
13, 18 : 적층체
14 : 하프 컷트 라인
15 : 캐리어 필름
16 : 적층물
17, 19 : 접착층 전사 시트
30 : 반도체 웨이퍼
31 : 반도체 소자
32 : 다이싱 라인
33 : 페리페럴 배치의 범프
34 : 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역
50 : 배선 기판
51 : 전극
52 : 본더
100 : 반도체 칩
200 : 반도체 장치

Claims (14)

  1. 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층이 형성된 반도체 칩의 제조 방법으로서,
    (A) 베이스 필름과 커버 필름과의 사이에 접착층이 협지된 적층체에 대하여, 베이스 필름측으로부터 하프 컷트 처리를 행하는 공정과,
    (B) 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여져 있지 않은 영역에 대응하는 접착층과 베이스 필름을 커버 필름 상으로부터 제거하는 공정과,
    (C) 적층체의 베이스 필름측 표면에 캐리어 필름을 접합하고, 그것에 의해 접착층 전사 시트를 작성하는 공정과,
    (D) 접착층 전사 시트에 접합된 커버 필름을 제거하고, 노출된 접착층을, 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프로 둘러싸여진 영역에 전사하는 공정, 및
    (E) 접착층이 전사된 반도체 웨이퍼를, 다이싱 라인을 따라서 다이싱하여 반도체 칩을 얻는 공정
    을 갖는 것을 특징으로 하는 반도체 칩의 제조 방법.
  2. 제1항에 있어서,
    전사 조건 하에서의 접착층과 베이스 필름과의 사이의 박리력을 a[N/5㎝]로 하고, 캐리어 필름과 베이스 필름과의 사이의 박리력을 b[N/5㎝]로 하고, 접착층과 커버 필름과의 사이의 박리력을 c[N/5㎝]로 하였을 때, a>b>c의 관계가 충족되어 있는 반도체 칩의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1항 및 제2항 중 어느 한 항에 있어서,
    접착층의 두께가, 반도체 칩의 범프 높이보다도 큰 반도체 칩의 제조 방법.
  6. 제1항 및 제2항 중 어느 한 항에 있어서,
    반도체 칩의 페리페럴 배치의 범프에 둘러싸여진 영역의 면적이, 반도체 칩의 범프측 표면적의 50∼80％인 반도체 칩의 제조 방법.
  7. 제1항 및 제2항 중 어느 한 항에 있어서,
    접착층이, 제1 접착층에 제2 접착층이 적층된 적층 구조를 갖고 있고, 베이스 필름측에 배치된 제1 접착층의 연화점이 제2 접착층의 연화점보다도 낮은 반도체 칩의 제조 방법.
  8. 제1항 및 제2항 중 어느 한 항에 있어서,
    상기 접착층이, 절연성 접착제 또는 이방성 도전 접착제로 구성되는 반도체 칩의 제조 방법.
  9. 반도체 칩의 범프가, 배선 기판의 전극에 접착층에 의해 접합되어 이루어지는 반도체 장치의 제조 방법으로서,
    제1항 및 제2항 중 어느 한 항에 기재된 반도체 칩의 제조 방법에 의해 얻은 반도체 칩의 접착층 상의 베이스 필름을 제거한 후, 그 반도체 칩의 범프를 배선 기판의 전극에 위치 정렬하여 임시 압착하고, 반도체 칩측으로부터 본더에 의해 본 압착함으로써 반도체 칩의 범프와 배선 기판의 전극을 접합하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    본 압착 시에 사용하는 본더가, 압압면이 탄성체로 구성되어 있는 탄성 본더인 반도체 장치의 제조 방법.
  11. 반도체 웨이퍼에 형성된 반도체 소자의 페리페럴 배치의 범프에 둘러싸여진 영역에 접착층을 형성하기 위한 접착층 전사 시트로서,
    베이스 필름 및 접착층으로 이루어지는 복수의 적층물이, 캐리어 필름과 커버 필름과의 사이에서, 서로 이격적으로 형성되어 있고, 적층물의 베이스 필름이 캐리어 필름측에 배치되어 있는 것을 특징으로 하는 접착층 전사 시트.
  12. 제11항에 있어서,
    전사 조건 하에서의 접착층과 베이스 필름과의 사이의 박리력을 a[N/5㎝]로 하고, 캐리어 필름과 베이스 필름과의 사이의 박리력을 b[N/5㎝]로 하고, 접착층과 커버 필름과의 사이의 박리력을 c[N/5㎝]로 하였을 때, a>b>c의 관계가 충족되어 있는 접착층 전사 시트.
  13. 삭제
  14. 삭제
KR1020110037720A 2010-04-23 2011-04-22 반도체 칩의 제조 방법 KR101883912B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-100339 2010-04-23
JP2010100339A JP5423563B2 (ja) 2010-04-23 2010-04-23 半導体チップの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180086689A Division KR20180089886A (ko) 2010-04-23 2018-07-25 반도체 칩의 제조 방법

Publications (2)

Publication Number Publication Date
KR20110118582A KR20110118582A (ko) 2011-10-31
KR101883912B1 true KR101883912B1 (ko) 2018-08-01

Family

ID=42972501

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020110037720A KR101883912B1 (ko) 2010-04-23 2011-04-22 반도체 칩의 제조 방법
KR1020180086689A KR20180089886A (ko) 2010-04-23 2018-07-25 반도체 칩의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020180086689A KR20180089886A (ko) 2010-04-23 2018-07-25 반도체 칩의 제조 방법

Country Status (2)

Country Link
JP (1) JP5423563B2 (ko)
KR (2) KR101883912B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101449909B1 (ko) 2011-12-15 2014-10-13 헨켈 아이피 앤드 홀딩 게엠베하 캐리어 지지 테이프로부터 접착제 필름의 잘려진 스크랩을 제거하는 방법
KR101532756B1 (ko) * 2014-03-28 2015-07-01 주식회사 이녹스 열경화성 반도체 웨이퍼용 임시접착필름, 이를 포함하는 적층체 및 적층체 분리방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319647A (ja) * 2001-04-24 2002-10-31 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2003324125A (ja) * 2002-04-26 2003-11-14 Seiko Instruments Inc 半導体装置
JP2008282945A (ja) * 2007-05-10 2008-11-20 Toyota Motor Corp 粘着テープの保護フィルム剥離方法および半導体パッケージの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246423A (ja) * 1996-03-13 1997-09-19 Hitachi Ltd 半導体装置
KR100725289B1 (ko) * 2005-03-17 2007-06-07 엘에스전선 주식회사 반도체 제조용 접착 테이프 제조장치 및 그 제조방법
JP4830740B2 (ja) * 2005-11-16 2011-12-07 株式会社デンソー 半導体チップの製造方法
JP5023664B2 (ja) * 2006-03-16 2012-09-12 日立化成工業株式会社 半導体装置の製造方法
JP5022756B2 (ja) * 2007-04-03 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 半導体チップの実装方法
JP4866312B2 (ja) * 2007-07-19 2012-02-01 リンテック株式会社 貼付用シート製造装置及び製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319647A (ja) * 2001-04-24 2002-10-31 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2003324125A (ja) * 2002-04-26 2003-11-14 Seiko Instruments Inc 半導体装置
JP2008282945A (ja) * 2007-05-10 2008-11-20 Toyota Motor Corp 粘着テープの保護フィルム剥離方法および半導体パッケージの製造方法

Also Published As

Publication number Publication date
KR20110118582A (ko) 2011-10-31
JP2010212709A (ja) 2010-09-24
JP5423563B2 (ja) 2014-02-19
KR20180089886A (ko) 2018-08-09

Similar Documents

Publication Publication Date Title
US10461007B2 (en) Semiconductor package with electromagnetic interference shielding
US20170179041A1 (en) Semiconductor package with trenched molding-based electromagnetic interference shielding
TWI437647B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之散熱增益型半導體組體
CN105339450B (zh) 保护带及使用该保护带的半导体装置的制造方法
US9190381B2 (en) Connection method, connection structure, insulating adhesive member, electronic component having adhesive member, and method for manufacturing same
US9984900B2 (en) Semiconductor device including at least one element
CN1914730A (zh) 结合小特征尺寸和大特征尺寸组件的装置及其制造方法
US8435837B2 (en) Panel based lead frame packaging method and device
TW201727729A (zh) 保護帶及半導體裝置之製造方法
KR20180089886A (ko) 반도체 칩의 제조 방법
JP3917484B2 (ja) 半導体装置の製造方法および半導体装置
JP2009260230A (ja) 半導体装置の製造方法
JP2009260226A (ja) 半導体装置の製造方法
US20100112786A1 (en) Method of manufacturing semiconductor device
JP5720748B2 (ja) 半導体チップの製造方法
WO2012077447A1 (ja) 半導体素子の実装方法、及び実装体
WO2009141949A1 (ja) 実装構造体の製造方法、および実装構造体
JP2007294575A (ja) 半導体装置の製造方法
JP2004063936A (ja) 面実装構造体の形成方法、面実装構造体、および封止樹脂フィルム
JP6944533B2 (ja) 異方性導電フィルムおよび積層体
US9466553B2 (en) Package structure and method for manufacturing package structure
CN105379431A (zh) 电子部件以及电子部件的制造方法
US10115694B2 (en) Electronic device, electronic device fabrication method, and electronic apparatus
JP2014146639A (ja) 接着剤層付き配線基板の製造方法
JP2015076539A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant