KR20140106733A - 전자부품 및 그 제조방법 - Google Patents

전자부품 및 그 제조방법 Download PDF

Info

Publication number
KR20140106733A
KR20140106733A KR1020147020491A KR20147020491A KR20140106733A KR 20140106733 A KR20140106733 A KR 20140106733A KR 1020147020491 A KR1020147020491 A KR 1020147020491A KR 20147020491 A KR20147020491 A KR 20147020491A KR 20140106733 A KR20140106733 A KR 20140106733A
Authority
KR
South Korea
Prior art keywords
plating
alloy particles
plated
film
flake
Prior art date
Application number
KR1020147020491A
Other languages
English (en)
Other versions
KR101635133B1 (ko
Inventor
아키라 사이토
마코토 오가와
아키히로 모토키
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20140106733A publication Critical patent/KR20140106733A/ko
Application granted granted Critical
Publication of KR101635133B1 publication Critical patent/KR101635133B1/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/615Microstructure of the layers, e.g. mixed structure
    • C25D5/617Crystalline layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/16Apparatus for electrolytic coating of small objects in bulk
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/12Electroplating: Baths therefor from solutions of nickel or cobalt
    • C25D3/14Electroplating: Baths therefor from solutions of nickel or cobalt from baths containing acetylenic or heterocyclic compounds
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/30Electroplating: Baths therefor from solutions of tin
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10Electroplating with more than one layer of the same or of different metals
    • C25D5/12Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48After-treatment of electroplated surfaces
    • C25D5/50After-treatment of electroplated surfaces by heat-treatment
    • C25D5/505After-treatment of electroplated surfaces by heat-treatment of electroplated tin coatings, e.g. by melting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/252Terminals the terminals being coated on the capacitive element
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Chemically Coating (AREA)

Abstract

위스커의 길이면에 있어서, 위스커 억제능을 비약적으로 높인 전자부품 및 그 제조방법을 제공한다. 외부전극이 형성된 전자부품 소자, 외부전극 위에 형성된 Ni도금 피막, 및 Ni도금 피막을 덮도록 형성된 Sn도금 피막을 가지는 전자부품에 있어서, Sn도금 피막 중에 플레이크 형상의 Sn-Ni합금입자가 형성되어 있고, 플레이크 형상의 Sn-Ni합금입자는 Ni도금 피막측에서의 Sn도금 피막의 면으로부터, Sn도금 피막 두께의 50% 이하의 범위에 존재하면서, Sn도금 피막으로부터 Sn을 제거하여 플레이크 형상의 Sn-Ni합금입자만을 남기고, Sn을 제거하여 나타난 플레이크 형상의 Sn-Ni합금입자를 가지는 면을 평면에서 봐서 관찰한 경우에, 플레이크 형상의 Sn-Ni합금입자가 차지하는 영역은 관찰되는 면영역의 15%~60%의 범위에 있는 것을 특징으로 하는 전자부품.

Description

전자부품 및 그 제조방법{ELECTRONIC PART AND MANUFACTURING METHOD THEREFOR}
이 발명은 전자부품에 관한 것으로, 특히 Sn도금 피막을 갖는, 예를 들면 적층 세라믹 콘덴서 등의 전자부품 및 상기 전자부품의 제조방법에 관한 것이다.
이 발명의 배경이 되는 기술로서, Sn을 주성분으로 하는 피막이 형성된 부재, 피막 형성 방법 및 솔더 처리 방법이, 예를 들면 국제공개 제2006/134665호에 개시되어 있다(특허문헌 1 참조).
최근, 환경보호 관점에서, 커넥터용 단자, 반도체 집적(集積) 회로용 리드 프레임 등에, 종래 입혀져 있던 Sn-Pb솔더 도금 대신에, Pb를 포함하지 않는 Sn을 주성분으로 하는 금속 도금에 의해 피막을 형성하는 것이 검토되고 있다. 이러한 Pb를 포함하지 않는 피막은 위스커(whisker)라고 불리는 Sn의 수염형상 결정이 발생하기 쉬워진다. 위스커의 길이는 수㎛에서 수십㎜에 달하고, 인접하는 전극간에서 전기적인 단락 장애를 일으키는 경우가 있다. 또 위스커가 피막으로부터 탈리(脫離)하여 비산하면, 비산한 위스커는 장치 내외에서 단락을 일으키는 원인이 된다.
특허문헌 1에 개시되어 있는 기술에서는 이러한 위스커의 발생을 억제할 수 있는 피막을 가지는 부재를 제공하는 것을 목적으로 하고, 특히 Sn을 주성분으로 하는 피막에 있어서, Sn의 결정입자계에 Sn과 Ni의 합금입자를 형성하고 있다. 이러한 Sn-Ni합금입자를 형성하면 위스커의 성장을 억제할 수 있다.
국제공개 제2006/134665호
그러나 특허문헌 1에 개시되어 있는 피막에서는 업계의 표준으로 여겨지는 JEDEC규격으로 정해져 있는 열충격 시험 등을 실시한 경우에, 위스커의 성장을 충분히 억제할 수 없다는 것을 알 수 있었다.
그렇기 때문에, Sn도금 피막을 갖는, 예를 들면 적층 세라믹 콘덴서 등의 전자부품에 있어서, 위스커 억제능을 비약적으로 높이는 것이 요망된다.
그러므로, 이 발명의 주된 목적은 위스커 억제능을 비약적으로 높인 전자부품 및 그 제조방법을 제공하는 것이다.
이 발명은 외부전극이 형성된 전자부품 소자, 외부전극 위에 형성된 Ni도금 피막, 및 Ni도금 피막을 덮도록 형성된 Sn도금 피막을 가지는 전자부품에 있어서, Sn도금 피막 중에 플레이크 형상의 Sn-Ni합금입자가 형성되어 있고, 플레이크 형상의 Sn-Ni합금입자는 Ni도금 피막측에서의 Sn도금 피막의 면으로부터, Sn도금 피막 두께의 50% 이하의 범위에 존재하면서, Sn도금 피막으로부터 Sn을 제거하여 플레이크 형상의 Sn-Ni합금입자만을 남기고, Sn을 제거하여 나타난 플레이크 형상의 Sn-Ni합금입자를 가지는 면을 평면에서 봐서 관찰한 경우에, 플레이크 형상의 Sn-Ni합금입자가 차지하는 영역은 관찰되는 면영역의 15%~60%의 범위에 있는 것을 특징으로 하는 전자부품이다. 이러한 전자부품에 있어서, 또한 Ni3Sn4로 이루어지는 금속간 화합물층을 가지고 있어도 된다.
또한, 이 발명은 전자부품을 제조하기 위한 방법으로서, 외부전극이 형성된 전자부품 소자를 준비하는 공정과, 외부전극 위에 Ni도금 피막을 형성하는 공정과, Ni도금 피막 위에 제1 Sn도금 피막을 형성하는 공정과, 제1 Sn도금 피막 중에 플레이크 형상의 Sn-Ni합금입자를 형성하는 공정과, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막 위에 제2 Sn도금 피막을 형성하여, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막의 두께가, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막 및 제2 Sn도금 피막으로 구성된 전체의 Sn도금 피막 두께의 50% 이하의 범위가 되도록 하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조방법이다. 이러한 전자부품의 제조방법에 있어서, 제2 Sn도금 피막을 형성하는 공정 후에, Ni도금 피막과 제1 Sn도금 피막의 사이에 Ni3Sn4로 이루어지는 금속간 화합물층을 형성하는 공정을 포함하고 있어도 된다.
이 발명에 따르면, 특히 위스커의 생성 길이면에 있어서, 위스커 억제능이 개선된 전자부품을 얻을 수 있다. 또 이 설명의 방법에 따르면, 상기의 위스커 억제능이 개선된 전자부품을 제조할 수 있다.
이 발명의 상술한 목적, 기타 목적, 특징 및 이점은 도면을 참조하여 실시하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 명백해질 것이다.
도 1은 이 발명에 따른 전자부품의 일례로서의 적층 세라믹 콘덴서를 나타내는 단면도해도이다.
도 2는 이 발명에 따른 전자부품의 제조방법에서의 도금 피막을 입히는 공정의 일례를 나타낸다.
도 3은 실시예 1의 적층 세라믹 콘덴서에 있어서 Sn도금 피막 중의 Sn을 용해하여 박리한 후의 도금 피막 표면의 전자현미경 사진상이다.
도 4는 비교예 1의 적층 세라믹 콘덴서에 있어서 Sn도금 피막 중의 Sn을 용해하여 박리한 후의 도금 피막 표면의 전자현미경 사진상이다.
도 5는 비교예 2의 적층 세라믹 콘덴서에 있어서 Sn도금 피막 중의 Sn을 용해하여 박리한 후의 도금 피막 표면의 전자현미경 사진상이다.
도 6은 비교예 3의 적층 세라믹 콘덴서에 있어서 Sn도금 피막 중의 Sn을 용해하여 박리한 후의 도금 피막 표면의 전자현미경 사진상이다.
도 1은 이 발명에 따른 전자부품의 일례로서의 적층 세라믹 콘덴서를 나타내는 단면도해도이다. 도 1에 도시하는 적층 세라믹 콘덴서(10)는 전자부품 소자로서 직방체형상의 세라믹 소자(12)를 포함한다. 세라믹 소자(12)는 유전체로서 예를 들면 티탄산바륨계의 유전체 세라믹으로 이루어지는 다수의 세라믹층(14)을 포함한다. 이러한 세라믹층(14)들은 적층되고, 세라믹층(14) 사이에는 예를 들면 Ni로 이루어지는 내부전극(16a 및 16b)이 교대로 형성된다. 이 경우, 내부전극(16a)은 한쪽 단부(端部)가 세라믹 소자(12)의 한쪽 단부로 연장되어 형성된다. 또 내부전극(16b)은 한쪽 단부가 세라믹 소자(12)의 다른쪽 단부로 연장되어 형성된다. 또한 내부전극(16a 및 16b)은 중간부 및 다른쪽 단부가 세라믹층(14)을 통해서 겹치도록 형성된다. 따라서, 이 세라믹 소자(12)는 내부에 세라믹층(14)을 통해서 복수의 내부전극(16a 및 16b)이 마련된 적층구조를 가진다.
세라믹 소자(12)의 한쪽 단면(端面)에는 단자전극(18a)이 내부전극(16a)에 접속되도록 형성된다. 마찬가지로 세라믹 소자(12)의 다른쪽 단면에는 단자전극(18b)이 내부전극(16b)에 접속되도록 형성된다. 이러한 단자전극(18a, 18b)들은 적층 세라믹 콘덴서를 회로 기판 등에 장착할 때에, 솔더링에 필요한 최소한의 두께가 되도록 형성되는 것이 바람직하다.
단자전극(18a)은 예를 들면 Cu로 이루어지는 외부전극(20a)을 포함한다. 외부전극(20a)은 내부전극(16a)에 접속되도록 세라믹 소자(12)의 한쪽 단면에 형성된다. 마찬가지로 단자전극(18b)은 예를 들면 Cu로 이루어지는 외부전극(20b)을 포함한다. 외부전극(20b)은 내부전극(16b)에 접속되도록 세라믹 소자(12)의 다른쪽 단면에 형성된다.
또, 외부전극(20a 및 20b)의 표면에는 솔더 침식(solder erosion)을 방지하기 위해서 Ni도금 피막(22a 및 22b)이 각각 형성된다.
또한, Ni도금 피막(22a 및 22b)을 덮도록 하여 최외층(最外層)이 되는 피막으로서, 솔더링성을 좋게 하기 위해서 Sn도금 피막(24a 및 24b)이 각각 형성된다. 이러한 Sn도금 피막(24a 및 24b)들은 각각, Sn다결정 구조를 가지고, Sn결정입자계에 Sn-Ni합금입자(25)가 각각 형성되어 있다. 이 경우, Sn-Ni합금입자(25)는 플레이크 형상을 이루고 있다. 플레이크 형상의 Sn-Ni합금입자는 예를 들면 합금 중에 Sn이 75~85atm% 포함되는 것을 들 수 있다. 또한 Sn도금 피막(24a 및 24b)에 있어서 Sn결정입자 내에 Sn-Ni합금입자(25)가 형성되어 있어도 된다. 간단하게 하기 위해서 도 1에서는 Sn-Ni합금입자(25)는 생략하고 있다. 또 Ni도금 피막(22a, 22b)과 Sn도금 피막(24a, 24b)의 계면에는 Ni3Sn4로 이루어지는 금속간 화합물층(26a 및 26b)이 형성된다. 단, 금속간 화합물층(26a 및 26b)은 반드시 형성될 필요는 없다.
여기서, 상기 플레이크 형상의 Sn-Ni합금입자(25)가, Ni도금 피막측에서의 Sn도금 피막(24a, 24b)면으로부터, Sn도금 피막(24a, 24b) 두께의 몇% 범위까지 존재하는지를 나타내는 지표를 "Sn-Ni합금입자 도달률(%)"이라고 정의하고, Sn도금 피막으로부터 Sn을 제거하여 Sn-Ni합금입자(25)만을 남기고, Sn을 제거하여 나타난 플레이크 형상의 Sn-Ni합금입자를 가지는 면을 평면에서 봐서 관찰한 경우에, 상기 Sn-Ni합금입자(25)가 차지하는 영역이, 관찰되는 면영역의 몇%인지를 나타내는 지표를 "Sn-Ni합금입자 피복률(%)"이라고 정의한다. 이때, 이 발명에 따른 전자부품의 Sn도금 피막(24a, 24b)은 Sn-Ni합금입자 도달률이 50% 이하이며, 또 Sn-Ni합금입자 피복률이 15%~60%의 범위 내에 있는 것을 특징으로 한다.
도 1에 도시하는 적층 세라믹 콘덴서(10)는 상술한 바와 같은 구성이다.
이 발명은 상기 플레이크 형상의 Sn-Ni합금입자(25)의 Sn도금 피막에서의 존재 범위, 및 단자전극을 평면에서 봤을 때에 상기 플레이크 형상의 Sn-Ni합금입자(25)가 존재하는 비율이 위스커 억제능에 영향을 미친다는 발견에 기초한다. 이 적층 세라믹 콘덴서(10)에서는 Sn도금 피막(24a 및 24b)에 있어서, Ni도금 피막(22a 및 22b)측에서의 Sn도금 피막(24a 및 24b)면으로부터 상기 플레이크 형상인 Sn-Ni합금입자(25) 도달 높이의, Sn도금 피막(24a 및 24b) 두께에 대한 비율, 즉, Sn-Ni합금입자 도달률이 50% 이하의 범위에 한정된다. 또 Sn도금 피막(24a 및 24b)에 있어서, Sn도금 피막으로부터 Sn을 제거하여 Sn-Ni합금입자(25)만을 남기고, Sn을 제거하여 나타난 플레이크 형상의 Sn-Ni합금입자(25)를 가지는 면을 평면에서 봐서 관찰한 경우에, 상기 플레이크 형상의 Sn-Ni합금입자(25)가 차지하는 영역의 관찰되는 면영역에 대한 비율, 즉, Sn-Ni합금입자 피복률이 15%~60%의 범위에 한정된다. 이렇게, Sn-Ni합금입자 도달률, 및 Sn-Ni합금입자 피복률을 한정함으로써 위스커의 생성 길이면에 있어서 위스커 억제능은 개선된다.
또, 도 1에 도시하는 적층 세라믹 콘덴서(10)에서는 최외층으로서의 Sn도금 피막(24a 및 24b)이 각각 Sn다결정 구조를 가짐과 동시에, Sn결정입자계에 플레이크 형상의 Sn-Ni합금입자(25)가 형성되어 있으므로, Sn결정입자로부터 Sn결정입자계에 대한 Sn원자의 이동이 방해받아서 위스커가 발생했다고 하더라도 그 성장이 억제된다. 특히, Sn결정입자계뿐만 아니라, Sn결정입자 내에도 플레이크 형상의 Sn-Ni합금입자(25)가 형성되어 있는 경우, Sn도금 피막 중의 압축 응력이 완화되어서 위스커가 발생하는 기점이 분산되어, 위스커 발생을 위한 에너지가 작아져서 위스커 억제능은 한층 더 높아진다.
또, 도 1에 도시하는 적층 세라믹 콘덴서(10)에서는 최외층인 Sn도금 피막(24a 및 24b)이 각각 Sn으로 형성되어 있으므로 솔더링성이 양호하다.
또한, 도 1에 도시하는 적층 세라믹 콘덴서(10)에서는 상기 플레이크 형상의 Sn-Ni합금입자(25)가, Ni도금 피막측에서의 Sn도금 피막 면으로부터, Sn도금 피막(24a 및 24b) 두께 50%까지의 범위에만 존재하기 때문에 최외층인 Sn도금 피막 표면에 산화Ni가 생성되는 경우는 없고, 이것은 솔더 젖음성을 양호하게 유지하는 것에 연결된다.
또한, 도 1에 도시하는 적층 세라믹 콘덴서(10)에서는 Ni도금 피막(22a 및 22b)이 각각 Ni로 형성되어 있으므로 솔더 리칭을 방지할 수 있다.
또한, 도 1에 도시하는 적층 세라믹 콘덴서(10)에서는 Ni도금 피막(22a, 22b) 및 Sn도금 피막(24a, 24b) 등에 Pb가 사용되고 있지 않으므로, 환경보호의 관점에 있어서도 뛰어나다.
다음으로 도 1에 도시하는 적층 세라믹 콘덴서(10)를 제조하기 위한 적층 세라믹 콘덴서의 제조방법의 일례에 대해서 설명한다.
먼저, 세라믹 그린 시트, 내부전극용 도전성 페이스트 및 외부전극용 도전성 페이스트를 준비한다. 세라믹 그린 시트나 각종 도전성 페이스트에는 바인더 및 용제가 포함되는데, 공지의 유기 바인더나 유기 용제를 사용할 수 있다.
다음으로 세라믹 그린 시트 위에, 예를 들면 스크린 인쇄 등에 의해 소정의 패턴으로 내부전극용 도전성 페이스트를 인쇄하여 내부전극 패턴을 형성한다.
그리고, 내부전극 패턴이 인쇄되어 있지 않은 외층용 세라믹 그린 시트를 소정 매수 적층하고, 그 위에 내부전극 패턴이 인쇄된 세라믹 그린 시트를 순차 적층하고, 그 위에 외층용 세라믹 그린 시트를 소정 매수 적층함으로써 머더 적층체(mother laminated body)를 제작한다.
그리고 나서, 머더 적층체를 정수압 프레스 등의 수단에 의해 적층방향으로 프레스한다.
그리고, 프레스한 머더 적층체를 소정의 사이즈로 자르고, 소성전 세라믹 적층체를 잘라낸다. 한편, 이때, 배럴 연마 등에 의해 소성전 세라믹 적층체의 모퉁이부나 모서리부가 둥그스름해도 된다.
그리고 나서 소성전 세라믹 적층체를 소성한다. 이 경우, 소성온도는 세라믹층(14)이나 내부전극(16a, 16b)의 재료에 따라 다르지만, 900℃~1300℃인 것이 바람직하다. 소성후의 세라믹 적층체는 적층 세라믹 콘덴서(10)의 세라믹층(14) 및 내부전극(16a, 16b)으로 이루어지는 세라믹 소자(12)가 된다.
그리고, 소성후의 세라믹 적층체의 양 단면에 외부전극용 도전성 페이스트를 도포하고, 베이킹함으로써 단자전극(18a 및 18b)의 외부전극(20a 및 20b)을 형성한다.
이상까지는 적층 세라믹 콘덴서의 제조방법에서의, 적층 세라믹 콘덴서에 도금을 입히기 전의 일반적인 제조 공정의 일례이다. 이하에서는 적층 세라믹 콘덴서의 제조방법에서의 외부전극에 도금을 입히는 공정의 일례에 관하여, 도 2를 참조로 해서 설명한다. 여기서, 이하의 설명에서는 상술된 Sn도금 피막(24a 및 24b)이, Ni도금 피막 위에 형성된 후술하는 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)과, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b) 위에 형성된 후술하는 제2 Sn도금 피막(30a 및 30b)으로 구성되는 것에 유의하기 바란다.
먼저, 도 2(a)에 도시하는 바와 같이, 제1 외부전극(20a)의 표면 및 제2 외부전극(20b)의 표면에는 각각 Ni도금을 입힘으로써 Ni도금 피막(22a 및 22b)을 형성한다.
그리고, 도 2(b)에 도시하는 바와 같이, Ni도금 피막(22a 및 22b)의 표면에는 각각 Sn으로 이루어지는 금속 도금을 입힘으로써 제1 Sn도금 피막(28a 및 28b)을 형성한다.
또한, 비교적 저온에서 장시간 열처리함으로써 도 2(c)에 도시하는 바와 같이, 제1 Sn도금 피막(28a 및 28b) 중에 플레이크 형상의 Sn-Ni합금입자(25)를 형성함으로써, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)을 형성한다. 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)의 두께는, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)과, 후술하는 제2 Sn도금 피막(30a 및 30b)으로 구성되는 전체의 Sn도금 피막(24a 및 24b)의 목표 두께의 50% 이하가 되도록 한다.
또한, 도 2(d)에 도시하는 바와 같이, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)의 표면에는 각각 Sn으로 이루어지는 금속 도금을 입힘으로써 제2 Sn도금 피막(30a 및 30b)을 형성한다. 이 제2 Sn도금 피막(30a 및 30b)에는 플레이크 형상의 Sn-Ni합금입자(25)가 형성되지 않는다.
여기서, 제1 Sn도금 피막 및 제2 Sn도금 피막은 각각 복수회의 Sn도금 처리로 형성되어도 된다. 이 경우, 복수회의 Sn도금 처리에 의해, 제1 Sn도금 피막(28a 및 28b)을 형성한 후에, 플레이크 형상의 Sn-Ni합금입자(25)가 형성된다.
임의로, 도 2(e)에 도시하는 바와 같이 Ni도금 피막(22a, 22b) 및 Sn도금 피막(24a, 24b)이 형성된 세라믹 소자(12)를 비교적 고온에서 단시간 열처리함으로써 Ni도금 피막(22a, 22b)과 Sn도금 피막(24a, 24b)의 계면에 Ni3Sn4로 이루어지는 금속간 화합물층(26a 및 26b)을 형성한다.
상술한 바와 같이 하여, 도 1에 도시하는 적층 세라믹 콘덴서(10)가 제조된다.
도 2를 참조로 하여 설명된 상술한 방법에서는, 상술된 Sn도금 피막(24a 및 24b)을, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)을 형성하는 공정과, 플레이크 형상의 Sn-Ni합금입자(25)를 가지지 않는 제2 Sn도금 피막(30a 및 30b)을 형성하는 공정으로 나누어서 형성하고 있다. 그로 인해, 플레이크 형상의 Sn-Ni합금입자(25)가 존재하는 Sn도금 피막의 두께 방향의 범위를 조정하는 것이 가능하다. 특히, Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a 및 28'b)의 두께를 전체의 Sn도금 피막(24a 및 24b) 두께의 50% 이하가 되도록 함으로써, 도 1에 도시하는 적층 세라믹 콘덴서(10)가 가지는 목표의 Sn도금 피막을 형성할 수 있다.
(실험예)
실험예에서는 이하에 나타내는 실시예 1, 비교예 1, 비교예 2 및 비교예 3의 적층 세라믹 콘덴서를 제조하고, 그러한 적층 세라믹 콘덴서들의 도금 피막에서의 위스커를 평가했다.
(실시예 1)
실시예 1에서는 상술한 방법으로 도 1에 도시하는 적층 세라믹 콘덴서(10)를 제조했다. 적층 세라믹 콘덴서의 제조방법에서의 외부전극에 도금을 입히는 공정은, 구체적으로는 이하의 공정으로 했다.
1. 피 도금물의 준비
2. 전해 Ni도금 처리(Ni도금 피막(22a, 22b)의 형성)
3. 전해 Sn도금 처리(제1 Sn도금 피막(28a, 28b)의 형성)
4. 건조
5. 플레이크 형상의 Sn-Ni합금입자(25)의 형성(플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b)의 형성)
6. 전해 Sn도금 처리(제2 Sn도금 피막(30a, 30b)의 형성)
7. 건조
8. Ni3Sn4로 이루어지는 금속간 화합물층(26a, 26b)의 형성(임의)
이하, 각 공정에 대해서 설명한다.
(공정 1: 피 도금물의 준비)
피 도금물인 적층 세라믹 콘덴서의 외형 치수는 길이 2.0㎜, 폭 1.25㎜, 높이 1.25㎜로 했다. 또 세라믹층(14)(유전체 세라믹)으로서, 티탄산바륨계 유전체 세라믹을 사용했다. 또한 내부전극(16a, 16b)의 재료로서 Ni를 사용했다. 또한 외부전극(20a, 20b)의 재료로서 Cu를 사용했다.
(공정 2: 전해 Ni도금 처리(Ni도금 피막(22a, 22b)의 형성))
공정 2에서는 전해 Ni도금 처리에 의해, Ni도금 피막(22a, 22b)을 형성했다(도 2(a) 참조). 도금 장치로서 회전 배럴을 이용했다. Ni도금욕에는 황산니켈 240g/L, 염화니켈 45g/L, 붕산 30g/L, 1,5-나프탈렌·디술폰산나트륨 8g/L, 젤라틴 0.008g/L, pH를 4.8, 온도를 55℃로 한 것을 사용했다. 전류밀도 Dk는 3.0A/dm2로 했다. Ni도금 피막의 두께는 3.0㎛가 되도록 시간을 제어하여 Ni도금을 입혔다.
(공정 3: 전해 Sn도금 처리(제1 Sn도금 피막(28a, 28b)의 형성))
공정 3에서는 전해 Sn도금 처리에 의해 Ni도금 피막(22a, 22b) 위에 제1 Sn도금 피막(28a, 28b)을 형성했다(도 2(b) 참조). 도금 장치로서, 공정 2와 마찬가지로 회전 배럴을 이용했다. Sn도금욕에는 금속염으로서 황산주석, 착화제(錯化劑)로서 구연산, 광택제로서 4급암모늄염 또는 알킬베타인을 포함하는 계면활성제 중 어느 하나 또는 쌍방을 첨가한 약산성의 Sn도금욕(구연산계 약산성욕)을 사용했다. 전류밀도 Dk는 0.5A/dm2로 했다. 제1 Sn도금 피막(28a, 28b)의 두께는 전체의 Sn도금 피막(24a, 24b)이 목표로 하는 두께 4.0㎛의 50% 이하인 1.5㎛가 되도록 시간을 제어하여 Sn도금을 입혔다.
(공정 4: 건조)
공정 4에서는 80℃, 15분간 공기 중에서 건조시켰다.
(공정 5: 플레이크 형상의 Sn-Ni합금입자(25)의 형성(플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b)의 형성))
다음으로 제1 Sn도금 피막(28a, 28b) 중에 플레이크 형상의 Sn-Ni합금입자(25)를 형성하기 위해서, 90℃에서 12시간 열처리를 실시했다. 열처리는 대기분위기 중에서 실시했지만, 질소분위기 중 혹은 진공분위기 중에서 실시해도 된다. 이 처리에 의해, 제1 Sn도금 피막(28a, 28b)은 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b)이 되었다(도 2(c) 참조).
(공정 6: 전해 Sn도금 처리(제2 Sn도금 피막(30a, 30b)의 형성))
공정 6에서는 전해 Sn도금 처리에 의해, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b) 위에 제2 Sn도금 피막(30a, 30b)을 형성했다(도 2(d) 참조). 도금 장치로서 공정 2 및 공정 3과 마찬가지로 회전 배럴을 이용했다. Sn도금욕에는 공정 3과 동일한 Sn도금욕(구연산계 약산성욕)을 사용했다. 전류밀도 Dk도, 공정 3과 동일한 0.5A/dm2로 했다. 제2 Sn도금 피막(30a, 30b)의 두께는 전체의 Sn도금 피막(24a, 24b)이 목표로 하는 두께 4.0㎛의 50% 이상인 2.5㎛가 되도록 시간을 제어하여 Sn도금을 입혔다.
(공정7: 건조)
공정 7에서는 공정 4와 마찬가지로 80℃, 15분간 공기 중에서 건조시켰다.
(공정 8: Ni3Sn4로 이루어지는 금속간 화합물층(26a, 26b)의 형성)
마지막으로, 150℃에서 10분간 열처리를 실시하고, Ni도금 피막(22a, 22b)과 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b)의 계면에, Ni3Sn4로 이루어지는 금속간 화합물층(26a 및 26b)을 형성했다(도 2(e) 참조). 한편, 각 도금 처리후에는 순수(純水)에 의한 세정을 실시했다.
(비교예 1)
비교예 1은 상기 공정 6 및 공정 7이 없는 점에서 실시예 1과는 크게 다르다. 즉, 비교예 1에서는 제2 Sn도금 피막(30a, 30b)을 형성하는 공정이 없고, 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막(28'a, 28'b)만이 존재하도록 했다. 또 비교예 1은 공정 3에 있어서 제1 Sn도금 피막(28a, 28b)의 두께가 1.5㎛가 아니고, 4.0㎛가 되도록 시간을 제어하여 Sn도금을 입히고 있는 점에서도 실시예 1과 다르다. 한편, 비교예 1의 Sn도금 피막의 목표 두께는 실시예 1 전체의 Sn도금 피막(24a 및 24b)의 목표 두께와 동일한 4.0㎛이다. 이러한 점들 이외에는 실시예 1과 동일한 공정으로 했다.
(비교예 2)
비교예 2에서는 비교예 1과 동일한 공정으로 도금 피막이 형성되었지만, 비교예 1과는 공정 5에서의 플레이크 형상의 Sn-Ni합금입자(25)를 형성하기 위한 열처리의 시간이 다르다. 비교예 1에서의 공정 5에서의 열처리 시간은 실시예 1과 마찬가지로 12시간이었지만, 비교예 2에서는 6시간으로 했다. 다른 공정은 비교예 1과 동일하게 했다.
(비교예 3)
비교예 3도 또, 비교예 2와 마찬가지로, 공정 5에서의 플레이크 형상의 Sn-Ni합금입자(25)를 형성하기 위한 열처리의 시간에 있어서, 실시예 1 및 비교예 1과 다르다. 비교예 3에서의 공정 5에서의 열처리 시간은 90시간으로 했다. 다른 공정은 비교예 1과 동일하게 했다.
다음으로 실시예 1, 비교예 1, 비교예 2 및 비교예 3의 각 적층 세라믹 콘덴서에 대하여, 이하에 나타내는 JEDEC규격에 준거해서 피막 중의 위스커를, 위스커 길이에 관하여 평가했다.
·시료수(n수): 3lots×6개/lot=18개
·시험 조건: 최저온도로서 -55℃(+0/-10), 최고온도로서 85℃(+10/-0), 각 온도에서 10분간 유지하고, 기상식(氣相式)으로 1500사이클의 열충격을 준다.
·관찰방법: 주사형 전자현미경(SEM)을 이용해서 1000배의 전자현미경 사진상으로 실시한다.
도 3~도 6에는 각각, 실시예 1, 비교예 1, 비교예 2 및 비교예 3의 적층 세라믹 콘덴서에 있어서 Sn도금 피막 중의 Sn을 용해하여 박리한 후의 도금 피막 표면의 전자현미경 사진상을 나타냈다. 또 실시예 1, 비교예 1, 비교예 2 및 비교예 3에 관하여 얻어진 Sn-Ni합금입자 피복률, Sn-Ni합금입자 도달률 및 위스커의 최대길이를 표 1에 나타냈다. 여기서, 예를 들면 도 3에서의 Sn-Ni합금입자 피복률은 도 3의 사진상으로 관찰된 면영역에 대한, 플레이크 형상의 Sn-Ni합금입자(25)가 차지하는 영역의 비율이다.
Figure pct00001
그 결과, Sn-Ni합금입자 피복률은 실시예 1만이 15%~60%의 범위에 있고, Sn-Ni합금입자 도달률은 실시예 1, 비교예 2 및 비교예 3에 있어서 50% 이하였다. 위스커의 최대길이를 비교하면, 비교예 1, 비교예 2 및 비교예 3이 20㎛ 이상인 것에 비교하여, 실시예 1은 5㎛로 가장 양호했다.
이렇게, 실시예 1과 비교예 1의 결과로부터, Sn-Ni합금입자(25)를 형성하기 위한 열처리의 시간이 동일하지만, Sn-Ni합금입자(25)의 Sn도금 피막(24a, 24b)에서의 존재 범위가 다른 것을 알 수 있고, 본 발명에 따른 제조방법에 의해 Sn-Ni합금입자 도달률을 50% 이하로 유지하면서, Sn-Ni합금입자 피복률이 15%~60%의 범위가 되는 것을 가능하게 하고 있는 것을 알 수 있다. 또 각 위스커의 최대길이를 비교하면, Sn-Ni합금입자 도달률이 50% 이하이면서, Sn-Ni합금입자 피복률이 15%~60%의 범위에 있는 실시예 1에서는 위스커 길이면에서 위스커 억제능이 개선되고 있는 것이 확인된다.
한편, Ni도금 피막(22a, 22b) 각각의 두께에 대해서는, 하지(下地)의 외부전극(20a, 20b)을 피복하고 있으면 위스커에 대한 영향은 없는 것이 확인되고 있고, 1㎛ 이상의 두께면 적용가능하다.
상술한 실시형태에서는 유전체로서 티탄산바륨계의 유전체 세라믹이 사용되고 있지만, 그 대신에 예를 들면 티탄산칼슘계, 티탄산스트론튬계, 지르콘산칼슘계의 유전체 세라믹이 사용되어도 된다. 또 세라믹층(14)의 세라믹 재료로서는 예를 들면 Mn화합물, Mg화합물, Si화합물, Co화합물, Ni화합물, 희토류화합물 등의 부성분이 첨가된 것이 사용되어도 된다.
상술한 실시형태에서는 내부전극으로서 Ni가 사용되고 있지만, 그 대신에 예를 들면 Cu, Ag, Pd, Ag-Pd합금, Au 등이 사용되어도 된다.
상술한 실시형태에서는 외부전극으로서 Cu가 사용되고 있지만, 그 대신이 예를 들면 Ag, Ag/Pd로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 해당 금속을 포함하는 합금이 사용되어도 된다.
이 발명에 따른 전자부품은 특히, 예를 들면 고밀도 실장되는 적층 세라믹 콘덴서 등의 전자부품에 적합하게 이용된다.
10 적층 세라믹 콘덴서
12 세라믹 소자
14 세라믹층
16a, 16b 내부전극
18a, 18b 단자전극
20a, 20b 외부전극
22a, 22b Ni도금 피막
24a, 24b Sn도금 피막
25 플레이크 형상의 Sn-Ni합금입자
26a, 26b 금속간 화합물층
28a, 28b 제1 Sn도금 피막
28'a, 28'b 플레이크 형상의 Sn-Ni합금입자를 가지는 제1 Sn도금 피막
30a, 30b 제2 Sn도금 피막

Claims (4)

  1. 외부전극이 형성된 전자부품 소자, 상기 외부전극 위에 형성된 Ni도금 피막, 및 상기 Ni도금 피막을 덮도록 형성된 Sn도금 피막을 가지는 전자부품에 있어서,
    상기 Sn도금 피막 중에 플레이크 형상의 Sn-Ni합금입자가 형성되어 있고,
    상기 플레이크 형상의 Sn-Ni합금입자는, 상기 Ni도금 피막측에서의 상기 Sn도금 피막의 면으로부터, 상기 Sn도금 피막 두께의 50% 이하의 범위에 존재하면서,
    상기 Sn도금 피막으로부터 Sn을 제거하여 상기 플레이크 형상의 Sn-Ni합금입자만을 남기고, Sn을 제거하여 나타난 상기 플레이크 형상의 Sn-Ni합금입자를 가지는 면을 평면에서 봐서 관찰한 경우에, 상기 플레이크 형상의 Sn-Ni합금입자가 차지하는 영역은 관찰되는 면영역의 15%~60%의 범위에 있는 것을 특징으로 하는 전자부품.
  2. 제1항에 있어서,
    또한, 상기 Ni도금 피막과 상기 Sn도금 피막의 사이에 형성되는 Ni3Sn4로 이루어지는 금속간 화합물층을 포함하는 것을 특징으로 하는 전자부품.
  3. 전자부품을 제조하기 위한 방법으로서,
    외부전극이 형성된 전자부품 소자를 준비하는 공정과,
    상기 외부전극 위에 Ni도금 피막을 형성하는 공정과,
    상기 Ni도금 피막 위에 제1 Sn도금 피막을 형성하는 공정과,
    상기 제1 Sn도금 피막 중에 플레이크 형상의 Sn-Ni합금입자를 형성하는 공정과,
    상기 플레이크 형상의 Sn-Ni합금입자를 가지는 상기 제1 Sn도금 피막 위에 제2 Sn도금 피막을 형성하여, 상기 플레이크 형상의 Sn-Ni합금입자를 가지는 상기 제1 Sn도금 피막의 두께가, 상기 플레이크 형상의 Sn-Ni합금입자를 가지는 상기 제1 Sn도금 피막 및 상기 제2 Sn도금 피막으로 구성된 전체의 Sn도금 피막 두께의 50% 이하의 범위가 되도록 하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조방법.
  4. 제3항에 있어서,
    상기 제2 Sn도금 피막을 형성하는 공정 다음에, 상기 Ni도금 피막과 상기 제1 Sn도금 피막의 사이에 Ni3Sn4로 이루어지는 금속간 화합물층을 형성하는 공정을 포함하는 것을 특징으로 하는 전자부품의 제조방법.
KR1020147020491A 2012-01-23 2013-01-11 전자부품 및 그 제조방법 KR101635133B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2012-010761 2012-01-23
JP2012010761 2012-01-23
PCT/JP2013/050388 WO2013111625A1 (ja) 2012-01-23 2013-01-11 電子部品及びその製造方法

Publications (2)

Publication Number Publication Date
KR20140106733A true KR20140106733A (ko) 2014-09-03
KR101635133B1 KR101635133B1 (ko) 2016-06-30

Family

ID=48873347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020147020491A KR101635133B1 (ko) 2012-01-23 2013-01-11 전자부품 및 그 제조방법

Country Status (5)

Country Link
US (1) US9437365B2 (ko)
JP (1) JP5835357B2 (ko)
KR (1) KR101635133B1 (ko)
CN (1) CN104093888B (ko)
WO (1) WO2013111625A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110070992A (zh) * 2015-03-19 2019-07-30 株式会社村田制作所 电子部件以及具备该电子部件的电子部件串
KR20190121175A (ko) * 2018-09-06 2019-10-25 삼성전기주식회사 적층 세라믹 커패시터
US10886066B2 (en) 2018-06-29 2021-01-05 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor including external electrode having tin-plated layers alternately stacked with nickel-plated layer(s)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6201900B2 (ja) * 2013-08-20 2017-09-27 株式会社村田製作所 セラミック電子部品
JP6705641B2 (ja) * 2015-11-10 2020-06-03 ローム株式会社 固体電解コンデンサ
JP6809865B2 (ja) 2016-10-17 2021-01-06 太陽誘電株式会社 セラミック電子部品及びその製造方法
KR102443777B1 (ko) * 2016-12-01 2022-09-16 가부시키가이샤 무라타 세이사쿠쇼 칩형 전자 부품
KR101922879B1 (ko) * 2017-04-04 2018-11-29 삼성전기 주식회사 적층형 커패시터
US10770230B2 (en) * 2017-07-04 2020-09-08 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and method of manufacturing the same
KR101912291B1 (ko) * 2017-10-25 2018-10-29 삼성전기 주식회사 인덕터
KR102105057B1 (ko) * 2018-08-16 2020-04-27 삼성전기주식회사 적층 세라믹 전자부품
JP7437871B2 (ja) * 2018-08-23 2024-02-26 太陽誘電株式会社 積層セラミックコンデンサおよびその製造方法
KR102099775B1 (ko) * 2018-09-06 2020-04-10 삼성전기주식회사 적층 세라믹 커패시터
KR102538893B1 (ko) * 2018-09-06 2023-06-01 삼성전기주식회사 적층 세라믹 커패시터
KR20190121210A (ko) * 2018-10-17 2019-10-25 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
JP7196732B2 (ja) * 2019-03-28 2022-12-27 株式会社村田製作所 積層セラミックコンデンサおよび積層セラミックコンデンサの製造方法
JP2020174110A (ja) * 2019-04-10 2020-10-22 太陽誘電株式会社 積層セラミック電子部品及び回路基板
JP7270968B2 (ja) * 2019-05-21 2023-05-11 オリエンタル鍍金株式会社 めっき積層体の製造方法及びめっき積層体
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
JP7188356B2 (ja) 2019-10-25 2022-12-13 株式会社村田製作所 セラミック電子部品およびセラミック電子部品の製造方法
JP7380291B2 (ja) * 2020-02-13 2023-11-15 Tdk株式会社 電子部品
JP7230867B2 (ja) * 2020-03-02 2023-03-01 株式会社村田製作所 セラミック電子部品の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766075A (ja) * 1993-08-30 1995-03-10 Mitsubishi Materials Corp チップ型電子部品
JP2001230151A (ja) * 2000-02-16 2001-08-24 Matsushita Electric Ind Co Ltd リードレスチップ部品
WO2006134665A1 (ja) 2005-06-17 2006-12-21 Fujitsu Limited 錫を主成分とする皮膜が形成された部材、皮膜形成方法、及びはんだ処理方法
JP2009141292A (ja) * 2007-12-11 2009-06-25 Taiyo Kagaku Kogyo Kk 外部端子電極具備電子部品、その搭載電子用品及び外部端子電極具備電子部品の製造方法
JP2011109065A (ja) * 2009-10-22 2011-06-02 Tdk Corp 電子部品及び電子部品の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472468A (en) * 1977-11-21 1979-06-09 Nitto Electric Ind Co Printing circuit substrate with resistance
JP3630056B2 (ja) * 2000-01-26 2005-03-16 株式会社村田製作所 チップ型電子部品及びチップ型コンデンサ
JP3475910B2 (ja) * 2000-05-24 2003-12-10 株式会社村田製作所 電子部品、電子部品の製造方法および回路基板
JP4649847B2 (ja) * 2004-02-25 2011-03-16 株式会社村田製作所 チップ型電子部品
JP4544896B2 (ja) * 2004-04-01 2010-09-15 京セラ株式会社 電子部品
JP5101798B2 (ja) * 2005-02-14 2012-12-19 東洋鋼鈑株式会社 表面処理Al板
JP5059292B2 (ja) * 2005-03-08 2012-10-24 株式会社神戸製鋼所 ウイスカー発生抑制に優れたSn合金めっき
CN1844479A (zh) * 2006-03-21 2006-10-11 无锡新大中钢铁有限公司 一种二次合金化电镀镍锡钢板、带及其制造方法
WO2008072418A1 (ja) * 2006-12-13 2008-06-19 Nikko Fuji Electronics Co., Ltd. オス端子及びその製造方法
JP5025387B2 (ja) * 2007-08-24 2012-09-12 株式会社神戸製鋼所 接続部品用導電材料及びその製造方法
CN102115899B (zh) * 2010-01-05 2015-06-03 北京中科三环高技术股份有限公司 用于锡镍合金镀液和采用该镀液对钕铁硼永磁材料进行电镀的方法
JP2012237033A (ja) * 2011-05-11 2012-12-06 Murata Mfg Co Ltd 電子部品
JP5516501B2 (ja) * 2011-05-13 2014-06-11 株式会社村田製作所 電子部品
JP2012253292A (ja) * 2011-06-07 2012-12-20 Murata Mfg Co Ltd 電子部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766075A (ja) * 1993-08-30 1995-03-10 Mitsubishi Materials Corp チップ型電子部品
JP2001230151A (ja) * 2000-02-16 2001-08-24 Matsushita Electric Ind Co Ltd リードレスチップ部品
WO2006134665A1 (ja) 2005-06-17 2006-12-21 Fujitsu Limited 錫を主成分とする皮膜が形成された部材、皮膜形成方法、及びはんだ処理方法
JP2009141292A (ja) * 2007-12-11 2009-06-25 Taiyo Kagaku Kogyo Kk 外部端子電極具備電子部品、その搭載電子用品及び外部端子電極具備電子部品の製造方法
JP2011109065A (ja) * 2009-10-22 2011-06-02 Tdk Corp 電子部品及び電子部品の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110070992A (zh) * 2015-03-19 2019-07-30 株式会社村田制作所 电子部件以及具备该电子部件的电子部件串
US10522289B2 (en) 2015-03-19 2019-12-31 Murata & Manufacturing Co., Ltd. Electronic component and electronic component series including the same
CN110070992B (zh) * 2015-03-19 2022-06-24 株式会社村田制作所 电子部件以及具备该电子部件的电子部件串
US10886066B2 (en) 2018-06-29 2021-01-05 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor including external electrode having tin-plated layers alternately stacked with nickel-plated layer(s)
KR20190121175A (ko) * 2018-09-06 2019-10-25 삼성전기주식회사 적층 세라믹 커패시터
US11302478B2 (en) 2018-09-06 2022-04-12 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor

Also Published As

Publication number Publication date
KR101635133B1 (ko) 2016-06-30
US20140321025A1 (en) 2014-10-30
JPWO2013111625A1 (ja) 2015-05-11
JP5835357B2 (ja) 2015-12-24
US9437365B2 (en) 2016-09-06
CN104093888B (zh) 2016-08-24
CN104093888A (zh) 2014-10-08
WO2013111625A1 (ja) 2013-08-01

Similar Documents

Publication Publication Date Title
KR101635133B1 (ko) 전자부품 및 그 제조방법
JP5516501B2 (ja) 電子部品
US8411409B2 (en) Ceramic electronic component and manufacturing method therefor
US8520362B2 (en) Laminated ceramic electronic component and manufacturing method therefor
US8709612B2 (en) Electronic component
CN102194571B (zh) 层叠型电子部件及其制造方法
KR101721628B1 (ko) 세라믹 전자 부품 및 그 제조 방법
JP6274044B2 (ja) セラミック電子部品
US9165714B2 (en) Electronic component
JP2010267901A (ja) 積層型電子部品およびその製造方法
CN102683012B (zh) 陶瓷电子部件
US9536669B2 (en) Laminated ceramic electronic component and manufacturing method therefor
CN112201475B (zh) 电容器组件
US8004819B2 (en) Capacitor array and method for manufacturing the same
TWI399769B (zh) 金屬膜及其製法和層疊型電子部件的製法及層疊型電子部件
JP2013149886A (ja) 電子部品の製造方法
JP3275466B2 (ja) 積層チップ部品
JP2006077311A (ja) ニッケルめっき浴、及び電子部品

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant