KR20140102735A - 직렬 연결된 장치에서의 독립적인 판독 및 기록 제어 - Google Patents

직렬 연결된 장치에서의 독립적인 판독 및 기록 제어 Download PDF

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KR20140102735A
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Abstract

본 발명은 제 1 제어 입력 포트, 제 2 제어 입력 포트, 제 3 제어 입력 포트, 데이터 입력 포트, 데이터 출력 포트, 내부 메모리 및 제어 회로를 포함하는 메모리 장치에 관한 것이다. 제어 회로는 데이터 입력 포트를 통해 명령 및 어드레스 정보를 캡쳐하기(capture) 위한 제 1 제어 입력 포트 상의 제어 신호에 응답한다. 명령이 판독 명령이면, 제어 회로는 또한 내부 메모리로부터 데이터 출력 포트 상으로 어드레스 정보에 관련된 데이터를 전달하기 위하여 제 2 제어 입력 포트 상의 판독 제어 신호에 응답한다. 명령이 기록 명령이면, 제어 회로는 또한 데이터 입력 포트를 통해 캡쳐된 기록 데이터를 어드레스 정보와 관련된 위치에서의 내부 메모리 내에 기록하기 위하여 제 2 제어 입력 포트 상의 기록 제어 신호에 응답한다.

Description

직렬 연결된 장치에서의 독립적인 판독 및 기록 제어{INDEPENDENT WRITE AND READ CONTROL IN SERIALLY-CONNECTED DEVICES}
[관련 출원에 대한 교차 참조]
본 발명은 35 U.S.C §119(e) 하에서 2011년 12월 8일자로 출원된 미국 가 특허 출원(제 USSN 61/568,275 호) 및 2012년 2월 21일자로 출원된 미국 가 특허 출원 제 13/401,087 호의 이익을 주장하며, 상기 출원들은 그 전체가 본 명세서에 참조에 의해 통합된다.
본 발명은 반도체 메모리 장치에 관한 것이다.
예컨대 메모리 장치와 같은 장치는 종종 직렬 연결된다. 각각의 직렬 연결된 장치의 작동은 컨트롤러에 의해 제어된다. 이 장치가 메모리 장치가 되는 경우에, 각각의 직렬 연결된 장치에 독립적으로 접근하는 것이 바람직하다.
본 발명의 제 1 넓은 측면은, 제 1 제어 입력 포트, 제 2 제어 입력 포트, 제 3 제어 입력 포트, 데이터 입력 포트, 데이터 출력 포트, 내부 메모리 및 제어 회로를 포함하는 메모리 장치를 제공하고자 한다. 제어 회로는 데이터 입력 포트를 통해 명령 및 어드레스 정보를 캡쳐하기(capture) 위한 제 1 제어 입력 포트 상의 제어 신호에 응답한다. 명령이 판독 명령일 때, 제어 회로는 또한 내부 메모리로부터 데이터 출력 포트 상으로 어드레스 정보에 관련된 데이터를 전달하기 위하여 제 2 제어 입력 포트 상의 판독 제어 신호에 응답한다. 명령이 기록 명령일 때, 제어 회로는 또한 데이터 입력 포트를 통해 캡쳐된 기록 데이터를 어드레스 정보와 관련된 위치에서의 내부 메모리 내에 기록하기 위하여 제 3 제어 입력 포트 상의 기록 제어 신호에 응답한다.
제 2 넓은 측면은 직렬 연결된 메모리 장치의 체인에 연결가능한 메모리 컨트롤러에 의한 수행 방법을 제공하고자 한다. 상기 방법은 체인의 제 1 표적 메모리 장치를 향하는 판독 데이터 패킷 요청(RDPR)의 범위를 한정하는 판독 데이터 제어 신호를 어서팅하는(asserting) 단계 및 체인의 제 2 표적 메모리 장치를 향하는 기록 데이터 패킷(WDP)의 범위를 한정하는 기록 데이터 제어 신호를 어서팅(asserting)하는 단계를 포함한다. 이러한 제 2 측면에서 상기 RDPR 및 상기 WDP는 상이한 길이가 된다.
제 3 넓은 측면은 직렬 연결된 메모리 장치의 체인에 연결가능한 메모리 컨트롤러에 의한 수행 방법을 제공하고자 한다. 상기 방법은 체인의 제 1 표적 메모리 장치를 향하는 판독 데이터 패킷 요청(RDPR)의 범위를 한정하기 위하여 판독 데이터 제어 신호를 어서팅하는 단계 및 상기 체인의 제 2 표적 메모리 장치를 향하는 기록 데이터 패킷(WDP)의 범위를 한정하기 위해 판독 데이터 제어 신호를 어서팅하는 단계를 포함한다. 이러한 제 3 측면에서, 상기 RDPR 및 상기 WDP는 서로에 대하여 타임 인터리빙된다.
제 4 넓은 측면은 입/출력 인터페이스, 내부 메모리, 제어 회로를 포함하는 체인의 다음 장치에 연결가능한 메모리 장치를 제공하고자 한다. 상기 제어 회로는 상기 인터페이스를 통해 수신되고 상기 메모리 장치를 향하는 명령을 인식하도록 구성된다. 상기 명령이 상기 메모리 장치를 향하는 판독 명령일 때, 상기 제어 회로는 상기 내부 메모리로부터 상기 인터페이스를 통해 다음 장치로 데이터를 전송함으로써 상기 인터페이스를 통해 수신된 판독 제어 신호에 응답하고; 상기 인터페이스를 통해 다음 장치를 향해 상기 인터페이스를 통해 수신된 기록 제어 신호를 전달하도록 더 구성된다. 상기 명령이 상기 메모리 장치를 향하는 기록 명령일 때, 상기 제어 회로는 상기 인터페이스로부터 상기 내부 메모리에 캡쳐된 데이터를 기록함으로써 기록 제어 신호에 응답하며; 상기 인터페이스를 통해 다음 장치를 향하여 상기 인터페이스를 통해 수신된 판독 제어 신호를 전달하도록 더 구성된다.
본 발명의 다른 측면 및 특징은 동반하는 도면과 관련하여 본 발명의 특정 실시예의 이하의 기재를 검토하면 당업자에게 명백해질 것이다.
본 발명의 실시예는 첨부된 도면을 참조하여 오직 예시에 의해 기재될 것이다.
도 1a는 메모리 컨트롤러가 메모리 장치의 체인에 연결되는 메모리 시스템의 블록 다이어그램을 도시한다.
도 1b는 체인의 메모리 컨트롤러와 메모리 장치 중 제 1 장치 사이의 상호연결의 예시를 상세하게 도시한다.
도 2는 본 발명의 특정한 비제한적 실시예에 따라, 메모리 컨트롤러의 동작을 설명하는 흐름도이다.
도 3a 내지 도 3c는 전체적으로, 본 발명의 특정한 비제한적 실시예에 따라, 메모리 장치의 동작을 성명하는 흐름도이다.
도 4는 메모리 컨트롤러의 관점으로부터 명령/어드레스 패킷(CAP)의 타이밍 다이어그램을 도시한다.
도 5는 메모리 장치의 관점으로부터 명령/어드레스 패킷(CAP)의 타이밍 다이어그램을 도시한다.
도 6은 메모리 장치의 관점으로부터 기록 데이터 패킷(WDP)의 타이밍 다이어그램을 도시한다.
도 7은 메모리 장치의 관점으로부터 판독 데이터 패킷 요청(RDPR) 및 판독 데이터 패킷(RDP)의 타이밍 다이어그램을 도시한다.
도 8은 본 발명의 특정한 비제한적 실시예에 따른 메모리 장치의 블록 다이어그램을 도시한다.
도 9는 체인에서 메모리 컨트롤러와 메모리 장치 중 제 1 장치 사이의 상호 연결의 또 다른 예시를 도시한다.
일반적으로, 본 발명의 특정 실시예는 반도체 장치의 직렬 상호연결에서의 데이터의 기록 및 판독을 독립적으로 제어하기 위한 구조를 제공하는 것이다. 따라서, 도 1a를 참조하면, 메모리 컨트롤러(10) 및 직렬 연결된 메모리 장치의 체인(또는 링)(20)을 포함하는 메모리 시스템이 도시된다. 메모리 컨트롤러(10)는 클록 생성기, 제어 로직, 인터페이스 회로 및 본 명세서에 기재된 기능을 수행하는 것을 허용하는 다른 소자를 포함할 수 있다. 메모리 컨트롤러(10)는 디지털 전자 장비(예컨대 카메라, 휴대전화, 휴대용 컴퓨터, 전자책 등)과 관련된 처리 유닛과 같은 외부 회로(미도시)에 (예컨대 버스를 통해) 연결될 수 있다. 직렬 연결된 메모리 장치의 체인(20)은 제 1 메모리 장치(30), 0개 이상의 중간 메모리 장치(40, 50) 및 마지막 메모리 장치(60)를 포함한다. 도시된 실시예에서, 2개의 중간 메모리 장치, 즉, 제 1 중간 메모리 장치(40) 및 제 2 중간 메모리 장치(50)가 도시된다. 그러나, 중간 메모리 장치의 수는 특별히 한정되지 않는다.
메모리 시스템은 다중화 직렬 버스 구조를 구현하여, 메모리 장치(30, 40, 50, 60)의 인접한 쌍들 사이의 일련의 링크를 통해 명령, 어드레스 및 데이터와 같은 정보를 전달한다. 따라서, 메모리 컨트롤러(10) 및 메모리 장치(30, 40, 50, 60)의 각각은 입/출력 인터페이스에 의해 제공되고, 이것은 개별적인 신호를 운반하는 복수의 포트를 포함한다. 구체적으로, 특정 메모리 장치는 다음 장치를 향하는 링크를 따르는 개별적인 출력 신호를 운반하는 복수의 출력 포트뿐만 아니라 이전 장치로부터의 링크를 따르는 개별적인 입력 신호를 운반하는 복수의 입력 포트를 포함한다. 상기 언급된 포트 및 신호는 더욱 상세히 기재될 것이다.
제 1 메모리 장치(30)의 관점으로부터, 하나 이상의 핀을 포함할 수 있는 직렬 데이터 입력 포트(Dn-30) 및 직렬 데이터 출력 포트(Qn-30)가 제공된다. 직렬 데이터 입력 포트(Dn-30)는, 데이터 신호(SD-30)로서 메모리 컨트롤러(10)의 직렬 데이터 출력 포트(Qn-10)로부터 방출되는(emanate) 데이터 신호(SD-30)를 운반한다. 그 부분에 있어서, 직렬 데이터 출력 포트(Qn-30)는 체인(20)의 다음 메모리 장치, 즉, 제 1 중간 메모리 장치(40)의 직렬 데이터 입력 포트(Dn-40)에 데이터 신호를 운반한다. 직렬 데이터 입력 포트(Dn-30) 및 직렬 데이터 출력 포트(Qn-30)가 개별적으로 복수의 데이터 입력 및 출력 핀을 포함하는 경우에, 값"n"은 "전류 링크 폭"으로 알려진, 통신을 위해 실제로 사용되는 핀의 세트를 지칭한다. 그러므로, 1 비트 전류 링크 폭에 있어서 n ∈ {O}이고, 2 비트 전류 링크 폭에 있어서 n ∈ {0, 1}이고, 4 비트 전류 링크 폭에 있어서 n ∈ {0, 1, 2, 3}이고, 8 비트 전류 링크 폭에 있어서 n ∈ {0, 1, 2, 3, 4, 5, 6, 7}이다. 특정한 장치에 의해 사용되는 "전류 링크 폭"은 장치 패키지의 이용가능한 데이터 입력 및 출력 핀("최대 링크 폭"으로 알려짐)의 1, 2, 4 또는 8을 활용하기 위하여 링크 구성 레지스터를 통해 프로그래밍될 수 있다. 이러한 특징은 제 1 메모리 장치(30)가 동일한 전류 링크 폭을 사용하여 모두 프로그래밍이 되도록 제공되는 더 작거나 더 큰 최대 링크 폭을 갖는 다른 메모리 장치를 갖는 체인에서 동작하도록 허용한다.
도 1b를 참조하면, 제 1 메모리 장치(30)는 3개의 제어 입력 포트, 즉, 명령 스트로브 입력 포트(CSI-30), 기록 데이터 스트로브 입력 포트(WDSI-30) 및 판독 데이터 스트로브 입력 포트(RDSI-30)를 더 포함한다. 이러한 제어 입력 포트는 메모리 컨트롤러(10)로부터 개별적인 제어 신호를 운반한다. 구체적으로, 명령 스트로브 입력 포트(CSI-30)는 명령/어드레스 제어 신호(SCSI-30)를 운반하고, 이것은 명령/어드레스 제어 신호(SCSO-10)의 형태로 메모리 컨트롤러(10)의 명령 스트로브 출력 포트(CSO-10)로부터 방출된다. 마찬가지로, 기록 데이터 스트로브 입력 포트(WDSI-30)는 기록 데이터 제어 신호(SWDSO-10)의 형태로 메모리 컨트롤러(10)의 기록 데이터 스트로브 출력 포트(WDSO-10)를 방출한다. 마지막으로, 판독 데이터 스트로브 입력 포트(RDSI-30)는 판독 제어 신호(SRDSO-10)의 형태인 메모리 컨트롤러(10)의 판독 데이터 스트로브 출력 포트(RDSO-10)로부터 방출되는 판독 데이터 제어 신호(SRDSI-30)를 운반한다.
제 1 메모리 장치(30)에는 명령 스트로브 출력 포트(CSO-30), 기록 데이터 스트로브 출력 포트(WDSO-30) 및 판독 데이터 스트로브 출력 포트(RDSO-30)가 또한 제공되고, 이들은 체인(20)이 다음 메모리 장치, 즉, 제 1 중간 메모리 장치(40)의 명령 스트로브 입력 포트(CSI-40), 기록 데이터 스트로브 입력 포트(WDSI-40) 및 판독 데이터 스트로브 입력 포트(RDSI-40)에 개별적으로 연결된다.
제 1 메모리 장치(30)는 장치 동작을 수행하기 위한 장치 제어 회로(31), 할당된 장치 식별자(ID)(또는 "장치 어드레스")를 저장하기 위한 ID 레지스터(33) 및 데이터를 저장하기 위한 메모리(35)를 포함한다. 장치 제어 회로(31)는 메모리(35) 및 다른 것에 대한 데이터 기록 및 이것으로부터의 데이터 판독을 수행한다.
이제 체인(20)의 다른 메모리 장치로 돌아가서, 제 1 중간 메모리 장치(40), 제 2 중간 메모리 장치(50) 및 마지막 메모리 장치(60)는 각각 인접한 메모리 장치 사이의 아날로그적 상호 연결을 갖는, 입력 및 출력 포트의 아날로그적인 세트를 각각 포함한다. 마지막 메모리 장치(60)의 경우에, 명령 스트로브 출력 포트(CSO-60)는 메모리 컨트롤러(10)의 명령 스트로브 입력 포트(CSI-10)에 연결되고, 기록 데이터 스트로브 출력 포트(WDSO-60)는 메모리 컨트롤러(10)의 기록 데이터 스트로브 출력 포트(WDSI-10)에 연결되고, 판독 데이터 스트로브 출력 포트(RDSO-60)는 메모리 컨트롤러(10)의 판독 데이터 스트로브 입력 포트(RDSI-10)에 연결되며 직렬 데이터 출력 포트(Qn-60)는 메모리 컨트롤러(10)가 직렬 데이터 입력 포트(Dn-10)에 연결된다.
체인(20)의 인접한 장치 사이에서 주어진 링크가 갖는 신호에 더하여, 메모리 시스템은 또한 메모리 컨트롤러(10)로부터 메모리 장치(30, 40, 50, 60)의 각각으로 바로 운반되는 한 세트의 신호를 제공한다. 예컨대, 제 1 메모리 장치(30)는 한 쌍의 상이한 클록 신호(SCK/SCK #)(에컨대 프리-러닝 클록 신호)를 갖는 클록 입력 포트(CK/CK#-30)뿐만 아니라, 선택적으로 칩 인에이블 신호(SCE #)를 갖는 칩 인에이블 포트(CE#-30) 및 리셋 신호(SRST #)를 갖는 리셋 포트(RST#-30)를 포함한다. 특정한 비한정적인 실시예에 있어서, 클록 신호(SCK/SCK #)는 메모리 컨트롤러(10)의 클록 출력 포트(CK/CK#-10)로부터 방출될 수 있고 멀티-드롭 버스 구조에서 수행될 수 있으므로, 이들은 메모리 장치(30, 40, 50, 60)에 공통으로 공급된다. 다른 실시예에서, 클록 신호(SCK/SCK #)는 링/체인 주변에서 전달된다. 또 다른 실시예에서, 싱글 엔디드 클록 신호가 제공될 수 있다. 그 부분에 있어서, 마찬가지로 칩 인에이블 신호(SCE #) 및 칩 리셋 신호(SRST #)는 개별적으로 메모리 컨트롤러(10)의 칩 인에이블 포트(CE#-10) 및 칩 리셋 포트(RST#-10)로부터 메모리 장치(30, 40, 50, 60)에 공통적으로 공급될 수 있다. 물론, 전용 구성이 또한 가능하되 다수의 신호 라인 및 메모리 컨트롤러 포트를 요구할 것이다.
동작 중에, 메모리 컨트롤러(10)는 데이터가 패킷 기반 통신 프로토콜의 사용을 통해 체인(20)의 개별적인 메모리 장치에 기록되거나 이것으로부터 판독되도록 유도한다. 패킷 기반 통신 프로토콜에 참여하려면, 각각의 메모리 장치(30, 40, 50, 60)에는 프로토콜에 참여하기 위해 사용되는 개별적인 장치 식별자(ID)(또는 "장치 어드레스")가 할당된다. 메모리 장치(30, 40, 50, 60)의 식별자(또는 "장치 어드레스")는 초기화 단계 동안 메모리 컨트롤러(10)에 의해 할당될 수 있다. 예컨대, 메모리 컨트롤러(10)는 메모리 장치(30)의 장치 식별자를 전송하고, 이에 응답하여, 메모리 장치(30)는 ID 레지스터(33)에 장치 식별자를 저장한다. 대안적으로, 메모리 장치(30, 40, 50, 60)의 식별자는 메모리 장치에서 스스로 하드코딩될 수 있으며 발견 단계 동안 메모리 컨트롤러(10)에 의해 발견된다. 정상 동작의 목적으로, 메모리 장치(30, 40, 50, 60)는 인에이블되고 리셋되지 않는다. 즉, 리셋 신호는 어서팅되지 않고(즉, SRST #은 높음) 칩 인에이블 신호가 어서팅된다(즉, SCE#가 낮음). 리셋 신호(SRST #)는 모든 연결된 메모리 장치를 초기화하기 위하여 시스템의 파워-업 시퀀스 동안 어서팅된다.
메모리 컨트롤러의 동작
도 2는 패킷 기준 통신 프로토콜에 따른 메모리 컨트롤러(10)에 의해 수행될 수 있는 단계를 도시한다. 구체적으로, 단계(210)에서, 메모리 컨트롤러(10)는, 데이터를 기록하거나 그로부터 판독하고자 하는 "표적 메모리 장치"를 식별한다. 표적 메모리 장치는 임의의 메모리 장치(30, 40, 50, 60)가 될 수 있다.
단계(220)에서, 메모리 컨트롤러(10)는 표적 메모리 장치를 향하는 명령/어드레스 패킷(CAP)을 발행한다. CAP는 표적 메모리 장치 및 수행될 원하는 동작(예컨대, 판독 또는 기록)의 식별자뿐만 아니라 동작 및 또한 (다수의 바이트에 있어서의) 지속 기간에 포함된 메모리 어드레스를 전달하도록 특별히 공식화된다. 도 4에 도시된 바와 같이, CAP는 명령 스트로브 출력 포트(CSO-10) 상의 명령/어드레스 제어 신호를 제어함으로써 생성되되, 직렬 데이터 출력(Qn-10) 상에 CAP에 관련된 (동작 코드 또는 어드레스와 같은) 데이터를 위치시킨다. 도 4에 있어서, "DA", "OP", "ADD" 및 "EDC"는 표적 장치의 장치 어드레스(또는 식별자), (수행될 특정 동작을 식별하는) 동작 코드, 메모리 장치의 메모리 셀 어레이의 열 및/또는 행 어드레스 및 에러 감지 코드를 각각 지칭한다. 도 2로 돌아가서, 표적 메모리 장치를 향하는 CAP가 발행되면, 메모리 컨트롤러(10)는 수행될 동작이 개별적으로 기록 또는 판독인지의 여부에 따라(단계(230)) 기록 데이터 패킷(WDP) 또는 판독 데이터 패킷 요청(RDPR)을 발행한다.
구체적으로, 기록 동작의 경우에, 메모리 컨트롤러(10)는 WDP를 보내기(단계(250)) 전에 CAP를 보낸 이후 tCWDL의 지속 기간 동안 대기한다(단계(240)). 이러한 지연은 표적 메모리 장치가 CAP를 인식하고 다음 WDP를 처리하기 위하여 스스로 설정하는 것을 허용한다. WDP를 보내기 위하여, 메모리 컨트롤러(10)는 기록 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)를 어서팅하고 데이터 신호(SQ-10)를 직렬 데이터 출력 포트(Qn-10) 상에 출력한다. 데이터 신호(SQ-10)에 의해 운반된 데이터는 표적 메모리 장치에 기록되어서 먼저 발행된 CAP에서 구체화된 어드레스에서 시작한다. WDP는, 기록 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)가 어서팅되는 시간에 의해 범위가 한정된다. 다시 말해서, WDP는 정시에 이격되는 복수의 부분으로 구성될 수 있으며, 이러한 부분은 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)가 어서팅되는 시간 지속 기간에 상응한다.
대안으로, 판독 동작의 경우에, 메모리 컨트롤러(10)는 RDPR을 보내기(단계(270)) 전 CAP를 보낸 이후에, tCRDL의 지속 기간을 기다린다(단계(260)). 이러한 지연은 표적 메모리 장치가 CAP를 인식하고 다음 RDPR을 처리하기 위해 스스로 설정하는 것을 허용한다. RDPR을 보내기 위하여, 메모리 컨트롤러(10)는 판독 데이터 스트로브 출력 포트(RDSO-10) 상의 판독 데이터 제어 신호(SRDSO-10)를 어서팅한다. RDPR는, 판독 데이터 스트로브 출력 포트(RDSO-10) 상의 판독 데이터 제어 신호(SRDSO-10)가 어서팅되는 시간에 의해 범위가 한정된다. 다시 말해서, RDPR는 정시에 이격되는 복수의 부분으로 구성될 수 있으며, 이러한 부분은 판독 데이터 스트로브 출력 포트(RDSO-10) 상의 판독 데이터 제어 신호(SRDSO-10)가 어서팅되는 시간 지속 기간에 상응한다.
메모리 장치의 동작
도 3a 내지 도 3c는 패킷 기반 통신 프로토콜에 따라 표적 메모리 장치를 포함하는 메모리 장치(30, 40, 50, 60) 중 임의의 특정 하나에 의해 수행될 수 있는 단계를 설명한다. 단계(310)에서, 특정 메모리 장치(표적 장치가 될 수도 되지 않을 수도 있음)는 CAP를 수신하는 반면, 단계(311)에서, 특정 메모리 장치는 "다음 장치"에 CAP를 보낸다. 체인(20) 내의 특정 메모리 장치의 위치에 따라, 이러한 다음 장치는 체인(20)의 다른 메모리 장치 또는 메모리 컨트롤러(10)가 된다.
도 5를 참조하여, 특정 메모리 장치가 메모리 장치(30)일 때 CAP의 수신 및 포워딩을 설명하는 예시적인 타이밍 다이어그램이 도시된다. 명령 스트로브 입력 포트(CSI-30)는 특정 시간의 지속 기간에 대하여 어서팅되고 이러한 시간의 기간 동안 직렬 데이터 입력 포트(Dn-30)는 데이터 신호를 운반하는 것이 도시될 것이다. 상기 언급된 바와 같이, 이러한 데이터 신호는 표적 메모리 장치의 식별자, 수행될 동작, 메모리 위치 및/또는 CAP에 관계된 다른 정보를 포함하도록 공식화된다. 데이터 신호의 정보는 특정 메모리 장치에 의해 결정된다(예컨대, 디코딩된다). 게다가, CAP는 이러한 경우에 1 클록 사이클인, tIOL의 입-출력 레이턴시 이후 다음 장치로 포워딩된다. 이러한 특정 예시에서, 직렬 데이터 입력 포트(Dn-30) 상의 데이터 신호는 직렬 데이터 출력 포트(Qn-30)로 전달되고 CAP의 범위를 한정하는 명령 스트로브 입력 포트(CSI-30) 상의 신호는 명령 스트로브 출력 포트(CSO-30)로 전달된다.
도 3a로 돌아가서, 특정 메모리 장치는 CAP에 포함된 정보를 결정하는 것이 가정된다. 단계(312)에서, 특정 메모리 장치는 CAP의 식별자를 그 할당된 식별자에 비교한다. 단계(312)는 원하는 구현에 따라 단계(311) 이전 또는 단계(311) 동안 수행될 수 있다. 특정 메모리 장치가 자신의 식별자가 되는 것으로서 CAP의 식별자를 인지하지 않을 경우, 특정 메모리 장치는 표적 메모리 장치가 아니고 CAP에 관하여 추가 액션을 취하지 않는 것을 결론짓는다. 게다가, 표적 메모리 장치가 아님이 결정되는 경우에, 특정 메모리 장치는 임의의 후속하는 WDP 또는 RDPR에 주의하지 않거나 메모리 컨트롤러(10)에 의해 발행되지 않을 것이다. 이처럼, 특정 메모리 장치는 단순히 수신된 제어 신호를 다음 장치로 전파한다. 구체적으로, 이것은 그 판독 데이터 스트로브 포트로부터 그 판독 데이터 스트로브 출력 포트에 임의의 수신된 판독 데이터 제어 신호를 전달하는 단계, 그 기록 데이터 스트로브 입력 포트로부터 그 기록 데이터 스트로브 출력 포트에 임의의 수신된 기록 데이터 제어 신호를 전달하는 단계뿐만 아니라 그 직렬 데이터 입력 포트로부터 그 직렬 데이터 출력 포트로 임의의 수신된 데이터 신호를 전달하는 단계를 포함한다.
단계(312)로 돌아가서, 이제, 특정 메모리 장치가 자신의 메모리 장치가 되는 것으로서 CAP의 식별자를 인식하는 경우를 고려한다. 이것은, 특정 메모리 장치가 실제로 표적 메모리 장치인 것을 의미한다. 표기의 단순함을 위하여, 표적 메모리 장치는 "X"로 표시되며, 여기서, X ∈ {30, 40, 50, 60}이다. 따라서, 단계(313)에서, 표적 메모리 장치(X)는 수행될 명령(예컨대, 판독 또는 기록)의 성질을 결정하고, 임의의 어드레스 정보(예컨대, 판독 또는 기록을 위한 시작 어드레스)를 저장하며 메모리 컨트롤러(10)로부터의 추가 시그널링에 주의하게 된다.
기록 명령의 경우에, 그리고 도 3b를 참고하여, 표적 메모리 장치(X)는 단계(320)에서 "기록 모드"에 들어가고, 그동안, 표적 메모리 장치(X)는 들어오는 WDP의 범위를 한정하는 기록 데이터 스트로브 입력 포트(WDSI-X) 상의 기록 데이터 제어 신호(SWDSI-X)의 어서션에 주의한다. 기록 데이터 스트로브 입력 포트(WDSI-X) 상의 기록 데이터 제어 신호(SWDSI-X)가 디어서팅되는 경우(단계(321)의 "NO" 브랜치를 참조), 이것은 기록 명령의 중지를 나타내며, 이것이 리어서팅될 경우, 이것은 기록 명령의 재개를 나타낸다. 기록 명령이 중지되는 시간 동안(즉, 단계(321)의 "NO" 브랜치), 직렬 데이터 입력 포트(Dn-X) 상에서 수신된 데이터 신호는 직렬 데이터 출력 포트(Qn-X)에 전달된다(단계(328)).
반대로, 기록 동작의 진행 중에(즉, 단계(321)의 "YES" 브랜치), 표적 메모리 장치(X)는 페이지 버퍼(단계(323))에 직렬 데이터 입력 포트(Dn-X) 상에 수신된 데이터 신호(SD-X)를 캡쳐(예컨대, 래치)하는 것을 계속한다. 페이지 버퍼는 이하에서 더욱 상세히 기재되는 바와 같이 표적 메모리 장치(X)의 내부 메모리에 기록된다. 이러한 동작은, 기록 데이터 스트로브 입력 포트(WDSI-X) 상의 기록 데이터 제어 신호(SWDSI-X)가 어서팅되어 남아있는 동안 클록 신호(SCK / CK #)와 동기화되어 수행되어서, 데이터가 표적 메모리 장치(X) 직렬로 기록되는 것을 허용한다. (데이터 전달은 클록 신호(SCK / CK #)의 전환 에지를 참조할 수 있으므로 클록 지속 기간당 두 번 발생한다.) 또한, 표적 메모리 장치(X)가 데이터의 의도된 수신자이므로, 체인(20)을 추가로 따르는 수신된 데이터를 전파할 필요가 없다. 그러므로, 표적 메모리 장치(X)는 기록 데이터 스트로브 출력 포트(WDSO-X) 상의 기록 데이터 제어 신호(SWDSO-X)를 어서팅하지 않는다(단계(324)). 또한, 표적 메모리 장치(X)는 직렬 데이터 입력 포트(Dn-X)로부터 직렬 데이터 출력 포트(Qn-X)로 데이터 신호(SD-X)를 전달하지 않는다(단계(325)).
게다가, 표적 메모리 장치(X)가 기록 모드일 동안, 그리고 기록 동작이 진행중인지 또는 중지되었는지의 여부에 상관없이, 표적 메모리 장치(X)는 판독 데이터 스트로브 입력 포트(RDSI-X) 상의 판독 데이터 제어 신호(SRDSI-X)의 어서션에 응답하지 않는다. 그러므로, 표적 메모리 장치(X)는 단순히 판독 데이터 스트로브 입력 포트(RDSI-X)로부터 판독 데이터 스트로브 출력 포트(RDSO-X)에 판독 데이터 제어 신호(SRDSI-X)를 단순히 전달한다(단계(326)). 이것은, 메모리 컨트롤러(10)가 체인(20)의 다른 곳의 또 다른 메모리 장치와의 수행 공정에 있을 수 있는 판독 동작을 방해하지 않도록 하기 위해 행해진다.
상기 언급된 단계(321 내지 326)는 단계(327)에 의해 개념적으로 설명되는 바와 같이 WDP가 완료될 때까지 계속 수행된다. WDP의 길이(바이트 또는 워드의 수)는 먼저 수신된 CAP에서 명시될 수 있거나 컨트롤러(10)로부터 기록 데이터 제어 신호(SWDSO-10)의 지속 기간에 의해 결정될 수 있다. 일단 WDP가 완료되면, 표적 메모리 장치(X)는 단계(329)에서 기록 모드를 종료한다.
도 6을 참조하면, 표적 메모리 장치(X)에 의한 WDP에 대한 응답성을 설명하는 예시적인 타이밍 다이어그램이 도시된다. 기록 데이터 스트로브 입력 포트(WDSI-X)는 특정 시간의 지속 기간에 대해 어서팅되고, 이 지속 기간 동안 직렬 데이터 입력 포트(Dn-X)는 데이터 신호를 운반하는 것이 도시될 것이다. 데이터 신호의 정보는 표적 메모리 장치(X)의 내부 메모리에 기록된다. 게다가, 메모리 장치(X)가 표적 메모리 장치가 아닐 경우에, 기록 데이터 제어 신호 및 판독 데이터 제어 신호는 tIOL의 입-출력 레이턴시 - 이 경우에 1 클록 사이클 - 이후 다음 장치에 포워딩될 것이다. 그러나, 도 6은 표적 메모리 장치이고 (그리고 기록 모드이며), 그러므로, WDP의 범위를 한정하는 기록 데이터 스트로브 입력 포트(WDSI-X) 상의 신호는 기록 데이터 스트로브 출력 포트(WDSO-X)에 전달되지 않는다.
판독 명령의 경우에, 도 3c를 참조하면, 표적 메모리 장치(X)는 단계(330)에서 "판독 모드"에 들어가고, 그동안, 표적 메모리 장치(X)는 들어오는 RDPR의 범위를 한정하는 판독 데이터 스트로브 입력 포트(RDSI-X) 상의 판독 데이터 제어 신호(SRDSI-X)의 어서션에 주의한다. 판독 데이터 스트로브 입력 포트(RDSI-X) 상의 판독 데이터 제어 신호(SRDSI-X)가 디어서팅되는 경우(단계(331)의 "NO" 브랜치를 참조), 이것은 판독 명령의 중지를 나타내며, 이것이 리어서팅될 경우, 이것은 판독 명령의 재개를 나타낸다. 판독 명령이 중지되는 시간 동안(즉, 단계(331)의 "NO" 브랜치), 직렬 데이터 입력 포트(Dn-X) 상에서 수신된 데이터 신호는 직렬 데이터 출력 포트(Qn-X)에 전달된다(단계(338)).
반대로, 판독 동작의 진행 중에(즉, 단계(331)의 "YES" 브랜치), 표적 메모리 장치(X)는 내부 메모리로부터 직렬 데이터 출력 포트(Qn-X) 상으로 판독될 데이터를 위치시키는 것을 계속한다(단계(332)). 데이터는 RDPR의 수신 준비중에 페이지 버퍼 내에 사전 인출될(pre-fetched) 수 있다. 이러한 동작은, 판독 데이터 스트로브 입력 포트(RDSI-X) 상의 판독 데이터 제어 신호(SRDSI-X)가 어서팅되어 남아있는 동안 클록 신호(SCK / CK #)와 동기화되어 수행되어서, 데이터가 표적 메모리 장치(X)로부터 직렬로 판독되는 것을 허용한다. (데이터 전달은 클록 신호(SCK / CK #)의 전환 에지를 참조할 수 있으므로 클록 지속 기간당 두 번 발생한다.) 또한, 표적 메모리 장치(X)는 기록 데이터 스트로브 출력 포트(RDSO-X) 상의 기록 데이터 제어 신호(SRDSO-X)를 어서팅한다(단계(333)). 이런 식으로, 표적 메모리 장치(X)는 판독 데이터 스트로브 출력 포트(RDSO-X) 상의 판독 데이터 제어 신호(SRDSO-X)가 어서팅되는 시간 동안 범위가 한정되는 판독 데이터 패팃(RDP)를 효율적으로 생성한다. 다시 말해서, RDP는 정시에 이격되는 복수의 부분으로 구성될 수 있으며, 이러한 부분은 판독 데이터 스트로브 출력 포트(RDSO-X) 상의 판독 데이터 제어 신호(SRDSO-X)가 어서팅되는 시간 지속 기간에 상응한다.
게다가, 표적 메모리 장치(X)가 판독 모드일 동안, 그리고 판독 동작이 진행중인지 또는 중지되었는지의 여부에 상관없이, 표적 메모리 장치(X)는 기록 데이터 스트로브 입력 포트(WDSI-X) 상의 기록 데이터 제어 신호(SWDSI-X)의 어서션에 응답하지 않는다. 그러므로, 표적 메모리 장치(X)는 기록 데이터 스트로브 입력 포트(WDSI-X)로부터 기록 데이터 스트로브 출력 포트(WDSO-X)에 기록 데이터 제어 신호(SWDSI-X)를 전달한다(단계(336)). 이것은, 메모리 컨트롤러(10)가 체인(20)의 다른 곳의 또 다른 메모리 장치와의 수행 공정에 있을 수 있는 판독 동작을 방해하지 않도록 하기 위해 행해진다.
상기 언급된 단계(331 내지 333)는 단계(337)에 의해 개념적으로 설명되는 바와 같이 RDPR이 완료될 때까지 계속 수행된다. RDPR의 길이(바이트 또는 워드의 수)는 먼저 수신된 CAP에서 명시될 수 있거나 컨트롤러(10)로부터의 판독 데이터 제어 신호(SRDSO-10)의 지속 기간에 의해 결정될 수 있다. 일단 RDPR이 완료되면, 표적 메모리 장치(X)는 단계(339)에서 판독 모드를 종료한다.
도 7을 참조하면, 표적 메모리 장치(X)에 의해 RDPR에 대한 응답성을 도시하는 예시적인 타이밍 다이어그램이 도시된다. 판독 데이터 스트로브 입력 포트(RDSI-X)가 특정 시간의 지속 기간에 대하여 어서팅되는 것이 도시될 것이다. 정보는 표적 메모리 장치(X)의 내부 메모리로부터 판독되어서 이러한 경우에 1 클록 사이클인, tIOL의 입-출력 레이턴시 이후 직렬 데이터 출력 포트(Qn-X) 상에 출력된다. 또한, 기록 데이터 제어 신호 및 판독 데이터 제어 신호는 tIOL의 입-출력 레이턴시 이후 다음 장치로 포워딩된다. 구체적으로, 도 7은 판독 데이터 스트로브 입력 포트(RDSI-X) 상의 신호를 도시하고, 이것은 RDP의 범위를 정하여 판독 데이터 스트로브 출력 포트(RDSO-X)에 전달된다.
특정 메모리 장치의 다수의 포트의 행동의 요약이 표 1에 제공된다.
Figure pct00001
Figure pct00002
판독 데이터 제어 신호가 기록 데이터 제어 신호로부터 분리된다는 사실은 독립성을 제공하고, 이것에 의해 상이한 메모리 장치가 판독되거나 기록될 수 있고 더 빠르고 및/또는 더 효율적인 성능을 이끌어 낼 수 있음이 이해될 것이다. 2개의 비한정적인 사용의 경우가 설명적인 목적으로 제공될 것이다.
예시 1: WDSI 에 대해 오프셋된 RDSI
제 1 예시 시나리오를 고려한다. 여기서, 제 1 중간 메모리 장치(40)가 기록되며 마지막 메모리 장치(60)가 이로부터 판독된다. 메모리 컨트롤러(10)가 제 1 중간 메모리 장치(40)를 향하는 제 1 CAP를 발행하고, 이것에 응답하여 제 1 중간 메모리 장치(40)가 기록 모드에 들어가는 것을 가정한다. 마찬가지로, 메모리 컨트롤러(10)가 마지막 메모리 장치(60)를 향하는 제 2 CAP를 발행하고, 이것에 응답하여 마지막 메모리 장치(60)가 판독 모드에 들어가는 것을 가정한다. 이제 메모리 컨트롤러(10)가 마지막 메모리 장치(60)로부터 데이터를 판독하는 것을 시작하기를 원하되, 어떠한 이유로 인하여, 제 1 중간 장치(40)에 기록될 데이터가 메모리 컨트롤러(10)에서 아직 이용불가능한 것을 가정한다. 이러한 상황에서, 메모리 컨트롤러(10)는 판독 데이터 스트로브 출력 포트(RDSO-10) 상의 판독 데이터 제어 신호(SRDSO-10)를 어서팅함으로서 판독 데이터 패킷 요청(RDPR)을 마지막 메모리 장치(60)에 발행하여 RDPR을 개시할 수 있다. 그러나, 기록 데이터를 이용할 수 없으므로, 기록 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)가 디어서팅되어 유지된다.
이제, 제 1 중간 메모리 장치(40)에 기록될 데이터는 다수의 클록 사이클 이후에 메모리 컨트롤러(10)에 대하여 이용할 수 있는 것이 가정된다. 이 시점에서, 먼저 발행된 RDPR은 이미 먼저 마지막 메모리 장치(60)를 향하는 도중에 있다. 그럼에도 불구하고, 메모리 컨트롤러(10)는 직렬 데이터 출력 포트(Qn-10)를 위치시키고 기록 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)를 어서팅하여 기록 데이터 패킷(WDP)을 개시한다. 그동안에, 판독 데이터 제어 신호(SRDSO-10)는 판독 데이터 스트로브 출력 포트(RDSO-10) 상에 먼저 어서팅된 것이 상기될 것이다. 그러므로, WDP 및 RDPR은 서로에 대해 오프셋되되 여전히 (제 1 중간 메모리 장치(40)에 의한) 기록 동작 및 (마지막 메모리 장치(60)에 의한) 판독 동작이 적절하게 수행될 것을 허용한다. 이러한 유리한 기능성은 판독 데이터 제어 신호(SRDSO-10) 및 기록 데이터 제어 신호(SWDSO-10)의 상호 독립성에 의해 가능해진다.
예시 2: 중지 및 재개
제 2 예시 시나리오를 고려한다. 여기서 제 1 메모리 장치(30)는 현저한 지속 기간 동안 판독되는 것(예컨대, 보기 위한 디지털 포토의 검색)이 된다. 이것은 메모리 컨트롤러(10)가 메모리 컨트롤러(10)의 판독 데이터 스트로브 출력 포트(RDSO-10)에서 판독 데이터 제어 신호(SRDSO-10)를 연속적으로 어서팅함으로써 RDPR을 발행하는 것의 공정에 있는 것을 의미한다. 제 1 메모리 장치(30)에서, 제 1 메모리 장치(30)가 직렬 데이터 출력 포트(SQ-30) 상으로 동기식으로 데이터 신호(Qn-30)를 출력하는 동안에, 판독 데이터 스트로브 입력 포트(RDSI-30)에 도착하는 어서팅된 판독 데이터 제어 신호(SRDSI-30)는 판독 데이터 스트로브 출력 포트(RDSO-30)를 판독하도록 전달된다. 이제, 제 1 메모리 장치(30)로부터의 판독이 처리중인 시간 동안, (예컨대, 제어 정보를 업데이트하기 위하여) 메모리 컨트롤러(10)가 제 2 중간 메모리 장치(50)에 소량의 데이터를 기록하고자 하는 것을 가정한다. 본 발명의 실시예에 따르면, 이것은 완성될 판독 동작을 대기할 필요 없이 성취될 수 있다.
구체적으로, 메모리 컨트롤러(10)는 제 2 중간 메모리 장치(50)를 향하는 CAP를 발행하고, 이것에 응답하여, 제 2 중간 메모리 장치(50)는 기록 모드에 들어간다. 이 시점에서, 직렬 데이터 출력 포트(Qn-10)상에 데이터를 위치시키는 것이 바람직하지 않은데, 이는 제 1 메모리 장치(30)에서의 도착 직후, 이러한 데이터는 직렬 데이터 출력 포트(Qn-30) 상에 위치될 데이터에 의해 혼동을 생성하기 때문임이 이해될 것이다. 그러므로, 메모리 컨트롤러(10)는 발행 공정에 있는 RDPR을 중지시키는 단계를 밟는다. 특히, 메모리 컨트롤러(10)는 메모리 컨트롤러(10)의 판독 데이터 스트로브 출력 포트(RDSO-10)에서 판독 데이터 제어 신호(SRDSO-10)를 디어서팅한다. 제 1 메모리 장치(30)에서, 디어서팅된 판독 데이터 제어 신호(SRDSI-30)가 판독 데이터 스트로브 입력 포트(RDSI-30)에 도착한다. 이에 대응하여, 제 1 메모리 장치(30)는 판독 데이터 스트로브 출력 포트(SRDSI-30)에 수신된 판독 데이터 제어 신호(RDSO-30)를 전달하고 또한 직렬 데이터 출력 포트(Qn-30) 상으로의 데이터 신호(SQ-30)의 출력을 중단시킨다. 그러므로, 제 1 메모리 장치(30)가 판독 모드에 남지만, 판독 동작은 중지된다.
판독 데이터 스트로브 출력 포트(RDSO-10)에서 판독 데이터 제어 신호(SRDSO-10)를 디어서팅한 이후에, 메모리 컨트롤러(10)는 직렬 데이터 출력 포트(Qn-10) 상에 데이터 신호(SQ-10)를 위치시키고 기록 데이터 스트로브 출력 포트(WDSO-10) 상에 기록 데이터 제어 신호(SWDSO-10)를 어서팅하여, 기록 데이터 패킷(WDP)을 개시한다. WDP는 제 2 중간 메모리 장치(50)에 도달할 때까지 제 1 메모리 장치(30) 및 제 1 중간 메모리 장치(40)를 통해 전파된다. 이에 대응하여, 제 2 중간 메모리 장치(50)는 그 직렬 데이터 입력 포트(Dn-50) 상에서 데이터 신호(SD-50)를 캡쳐한다. 이런 식으로 캡쳐되는 데이터는 제 2 중간 메모리 장치(50)의 내부 메모리에 기록된다. 이러한 동작은, 기록 데이터 스트로브 입력 포트(WDSI-50) 상의 기록 데이터 제어 신호(SWDSI-50)가 어서팅되어 유지되어서 데이터가 제 2 중간 메모리 장치(50)에 직렬로 기록되는 것을 허용하는 동안 클록 신호(SCK / CK #)와 동기식으로 수행된다.
기록 동작이 완료되면, 메모리 컨트롤러(10)는 제 1 메모리 장치(30)를 포함하는 (먼저 중지된) 판독 동작을 재개할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 컨트롤러(10)의 판독 데이터 스트로브 출력 포트(RDSO-10)에서 판독 데이터 제어 신호(SRDSO-10)를 리어서팅한다. 제 1 메모리 장치(30)에서, 리어서팅된 판독 데이터 제어 신호(SRDSI-30)는 판독 데이터 스트로브 입력 포트(RDSI-30)에 도착한다. 중지된 판독 동작 동안에도 판독 모드에 남아있는 제 1 메모리 장치(30)는 판독 데이터 제어 신호(SRDSI-30)의 리어서션을 인지하고 직렬 데이터 출력 포트(Qn-30) 상에 동기식으로 데이터 신호(SQ-30)를 출력하는 것을 재개한다. 그동안, 판독 데이터 제어 신호(RDSI-30)는 판독 데이터 스트로브 출력 포트(RDSO-30)로부터 판독 데이터 스트로브 출력(RDSO-30)으로 전달된다.
그러므로, 체인(20)의 상이한 메모리 장치에 의한 기록 동작을 수행하기 위하여 체인(20)의 하나의 메모리 장치에 의한 판독 동작을 방해하는 것이 가능하다. 이러한 특징은 메모리의 보다 유용한 용도와 잠재적으로 우수한 사용자 경험을 이끌어낼 수 있다. 유사한 방식으로, 메모리 컨트롤러(10)는 기록 데이터 제어 신호(SWDSO-10)의 제어를 통한 기록 동작을 중지하고 재개할 수 있다. 기록 동작을 중단하거나 재개하는 경우에, 메모리 컨트롤러(10)가 기록 데이터 스트로브 출력 포트(WDSO-10) 상의 기록 데이터 제어 신호(SWDSO-10)의 디어서션에 의해 직렬 데이터 출력 포트(Qn-10) 상의 데이터 신호(SQ-10)의 제어를 조절하는 것이 바람직할 수 있다.
그러므로, 현안의 기법을 사용하여, 기록 및 판독 데이터 길이는 별도의 기록 및 판독 요건에 따라 상이해질 수 있다. 또한, 하나의 메모리 장치를 향하는 RDPR 및 다른 메모리 장치를 향하는 WDP의 타임 인터리빙을 제공하는 것이 유용할 수 있음이 도시된다. 즉, RDPR의 적어도 일부는 WDP의 2개의 부분 사이에 놓이거나 WDP의 적어도 일부는 RDPR의 2개의 부분 사이에 놓인다. RDPR 및 WDP는 RDPR 및 WDP가 타임 인터리빙되는 복수의 부분으로 구성되는 경우에 서로에 대하여 또한 타임 인터리빙될 수 있다.
상기 기재로부터, 메모리 시스템의 소자가 기록 데이터 패킷들(WDPs)을 제어하기 위한 전용 기록 데이터 제어 신호 및 판독 데이터 패킷 요청들(RDPDs) 및 판독 데이터 패킷들(RDPs)을 제어하기 위한 전용 판독 데이터 제어 신호를 활용하는 것이 이해될 것이다. 이러한 기능적 규정에 의하여, 동시의 기록 및 판독(즉, 듀플렉스) 동작은 기록 동작과 판독 동작 사이의 임의의 데이터 스트로브 길이 제한없이 성취될 수 있는데, 이는 독립적인 기록 및 판독 데이터 길이 제어가 개별적으로 기록 데이터 제어 신호 및 판독 데이터 제어 신호에 의해 제공되기 때문이다. 그러므로, 메모리 컨트롤러(10)는 메모리 장치(30, 40, 50, 60)와 메모리 컨트롤러(10) 자체 사이의 통신을 제어하기 위하여 더 많은 유연성을 가질 수 있다.
상기 기재된 기능성을 성취하기 위하여, 메모리 장치는, 다른 메모리 장치(40, 50, 60)가 동일할 수 있으나, 이 경우에는 제 1 메모리 장치(30)가 되도록 선택된 대표적인 메모리 장치의 기능적인 블록 다이어그램을 설명하는 도 8에 도시된 바와 같이 수행될 수 있다. 그러므로, 도 8을 참조하면, 메모리 장치(30)는 메모리 셀 어레이(801)와 같은 내부 메모리를 포함하고, 이것은 메모리 셀 어레이의 단수 뱅크가 될 수 있거나 설계 변형에 따라 메모리 셀 어레이의 복수의 뱅크가 될 수 있다. 입/출력 인터페이스에 더하여 내부 메모리는 제어 회로이다. 구체적으로, 로우 디코더(row decoder)(802)는 주어지고 미리 디코딩된 로우 어드레스에 대한 최종 디코딩 공정을 수행한다. 칼럼 디코더(804)는 주어진 칼럼 어드레스에 대한 최종 공정을 수행한다. 센스 증폭기 및 페이지 버퍼 어레이(803)는 메모리 셀 어레이(801)의 비트 라인의 각각에 대한 센싱 및 증폭 동작을 수행하고, 일시적으로 페이지 버퍼에 감지된 데이터를 저장하고 또한 입력 데이터를 캡쳐하고 일시적으로 저장한다. 내부 전압 생성기(805)는 메모리 장치(30)의 다른 회로 블록에 의해 사용되는 요구된 전압 레벨을 생성한다. 로우 및 칼럼 프리-디코더 및 어레이 제어 회로(806)는 명령 및 어드레스 처리 유닛(809)으로부터 주어진 로우 어드레스 정보 및 칼럼 어드레스 정보를 프리 디코딩하고 또한 로우 디코더(802), 센스 증폭기 및 페이지 버퍼 어레이(803) 및 칼럼 디코더(804)를 위한 요구 제어 신호를 생성한다. 데이터 제어 유닛 및 레지스터(807)는 정보를 전달하는 모든 필수 데이터를 처리하고 저장한다. 구성 레지스터(808)는 다수의 구성가능하고, 프로그래밍가능하고 판독가능하고 기록가능한 레지스터 정보를 저장한다.
제어 인터페이스(811)는 SCSI-30, SCSO-30, SWDSI-30, SWDSO-30, SRDSI-30, SRDSO-30, SRST#, SCE # 및 SCK / CK #와 같은 다수의 제어 입력 신호를 수신 및/또는 송신한다. 이것은 또한 내부 제어 신호(int_CSI, int_WDSI 및 int_RDSI)를 생성하여 입력 및 출력 버퍼(812)를 제어한다. 도 8에서, 내부 클록 분배 및 시그널링은 도면의 단순화 목적으로 도시되지 않는다. 명령 및 어드레스 처리 유닛(809)은 내부 신호(들) "sd in"을 통해 주어진 모든 명령 지시 및/또는 어드레스 정보를 처리한다. 구체적으로, 명령 및 어드레스 처리 유닛(809)은 기록 명령(버스트 데이터 로드 시작 명령, 버스트 데이터 로드 명령 또는 기록 링크 구성 레지스터 명령)을 수신하고, 이것은, 장치(30)가 기록 모드에 들어갔음을 표시하는 내부 신호 "기록"을 생성하여 입력 및 출력 데이터 처리 유닛(810)에 처리 직렬 데이터 입력 스트림을 시작할 것을 지시한다. 반대로, 명령 어드레스 처리 유닛(809)은 판독 명령(버스트 데이터 판독 시작 명령, 버스트 데이터 판독 명령 또는 판독 상태 레지스터 명령)을 수신하고, 이것은 장치가 판독 모드에 들어가는 것을 표시하는 내부 신호 "판독"을 생성하여 입력 및 출력 데이터 처리 유닛(810)에 'sd out' 신호(들)을 통해 직렬 데이터 입력 스트림을 처리하는 것을 시작하도록 지시한다.
도 9는 메모리 컨트롤러와 체인의 메모리 장치들 중 제 1 장치 사이의 상호 연결의 또 다른 예시를 도시한다. 메모리 컨트롤러(110), 메모리 장치(130) 및 메모리(MEM)(135)는 도 1a에 도시된 메모리 컨트롤러(10), 메모리 장치(30) 및 메모리(35)와 각각 유사하다. 도 9에서, 메모리 컨트롤러(110)로부터의 n-비트 병렬 데이터는 제 1 메모리 장치(130)에 전달된다. 마찬가지로, n-비트 병렬 데이터는 제 2 메모리 장치(미도시)에 포워딩된다. 장치 제어 회로(131)는 메모리 장치의 메모리(135) 내에 병렬 데이터를 기록한다. 병렬 데이터는 장치 제어 회로(131)에 의해 메모리(135)로부터 판독되고 제 2 메모리 장치에 전달된다. 데이터 기록 및 판독 기능은 메모리 컨트롤러(110)에 의해 공급된 식별자와 ID 레지스터(133)에 저장된 메모리 장치(130)의 할당된 어드레스 식별자 사이의 일치에 응답하여 수행된다.
상기 언급된 명령/어드레스 패킷들(CAPs), 기록 데이터 패킷(WDPs), 판독 데이터 패킷(RDPs) 및 판독 데이터 패킷 요청(RDPRs)은 현재 링크 폭(예컨대, 1, 2, 4 또는 8 비트 폭)에 관계없이 정수의 비트 길이가 된다. 메모리 데이터 전달은 시작 어드레스 및 전달 길이에 의해 명시될 수 있다. 전달 길이는 예컨대 상승 에지에서 하강 에지로의 상응하는 기록 또는 판독 데이터 스트로브 신호(WDSI 또는 RDSI)의 길이에 의해 정의되는 바와 같다.
상기 기재를 고려하여, 본 발명의 특정 실시예에 따른 메모리 장치는 이하의 특징을 구현하는 것으로 보여질 수 있다:
(i) 명령 스트로브 입력(CSI) 신호에 의해 조절되는 명령/어드레스 패킷(CAP)의 수신에 응답하여 제어 정보를 디코딩/해석;
(ii) "버스트 데이터 로드 시작", "버스트 데이터 로드" 및 "기록 링크 구성 레지스터"와 같은 명령 세트를 인에이블하기 위한 "기록 모드"에서의 동작;
(iii) 구체적으로, 메모리 장치가 "기록 모드"이면, 기록 데이터 스트로브 입력(WDSI) 신호에 의해 제어되는 기록 데이터 패킷(WDP)에 응답하여 내부 메모리에 데이터를 기록;
(iv) 기록 데이터 스트로브 입력(WDSI)의 고/저 제어에 의해 WDP의 중지 및 재개 가능성
(v) "버스트 데이터 판독" 및 "판독 상태 레지스터"와 같은 명령 세트를 인에이블하기 위한 "판독 모드"에서의 동작
(vi) 구체적으로, 메모리 장치가 "판독 모드"이면, 판독 데이터 스트로브 입력(RDSI) 신호에 의해 제어되는 판독 데이터 패킷(RDPR)에 응답하여 내부 메모리로부터의 데이터를 판독;
(vii) 판독 데이터 스트로브 입력(RDSI)의 고/저 제어에 의해 RDPR의 중지 및 재개 가능성.
이처럼, 메모리 시스템은 버스 구조의 단순성 및 메모리 밀도의 가상의 무한정 확장성을 제공한다. 유연한 데이터 활용은 전용 데이터 스트로브 신호에 의해 제공된다(기록 데이터 패킷에 대한 WDSI 및 판독 데이터 패킷에 대한 RDSI).
현안의 기법은 NAND 플래시 전기적 소거 및 프로그래밍 가능 읽기 전용 메모리(EEPROM), NOR 플래시 EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 직렬 플래시 EEPROM, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 읽기 전용 메모리(ROM), 전기적 소거 및 프로그래밍 가능 읽기 전용 메모리(EPROM), 강유전체 랜덤 액세스 메모리(FeRAM 또는 FRAM), 자기 저항성 랜덤 액세스 메모리(MRAM) 및 상변화 랜덤 액세스 메모리(PRAM 또는 PCRAM)와 같은 임의의 종류의 고체 상태 메모리 시스템에 적용되어서 소수의 비한정적인 가능성을 언급할 수 있다.
상기 기재된 실시예에서, 장치 소자 및 회로는 단순함을 위하여 도면에서 도시된 바와 같이 서로 연결된다. 실제 응용에 있어서, 이러한 장치 소자 회로 등은 서로 직접적으로 또는 다른 장치 소자, 회로 등을 통해 연결될 수 있다. 그러므로, 실제 구성에서, 장치 소자, 회로 등은 서로 직접적으로 또는 간접적으로 결합된다.
본 발명의 상기 기재된 실시예는 오직 예시가 되는 것이 의도된다. 특정 실시예에 대한 변경, 수정 및 변형은, 본 명세서에 첨부된 특허청구범위에서 단독으로 정의된 본 발명의 권리범위에서 벗어나지 않고 당업자에 의해 행해질 수 있다.

Claims (54)

  1. 메모리 장치로서,
    제 1 제어 입력 포트,
    제 2 제어 입력 포트,
    제 3 제어 입력 포트,
    데이터 입력 포트,
    데이터 출력 포트,
    내부 메모리 및
    상기 제 1 제어 입력 포트 상의 제어 신호에 응답하여 상기 데이터 입력 포트를 통해 명령 및 어드레스 정보를 캡쳐하는(capture) 제어 회로를 포함하고,
    상기 명령이 판독 명령이면, 상기 제어 회로는 또한 상기 제 2 제어 입력 포트 상의 판독 제어 신호에 응답하여 상기 내부 메모리로부터 상기 데이터 출력 포트상으로 상기 어드레스 정보에 관련된 데이터를 전달하며;
    상기 명령이 기록 명령이면, 상기 제어 회로는 또한 상기 제 3 제어 입력 포트 상의 기록 제어 신호에 응답하여 상기 데이터 입력 포트를 통해 캡쳐된 데이터를 상기 어드레스 정보와 관련된 위치에서 상기 내부 메모리 내에 기록하는, 메모리 장치.
  2. 청구항 1에 있어서, 상기 명령 및 어드레스 정보는, 장치 식별자 바이트, 명령 바이트 및/또는 메모리 어드레스 바이트를 포함하는 연속적인 바이트의 스트림을 갖는 명령 및 어드레스 패킷(CAP)을 포함하는, 메모리 장치.
  3. 청구항 1에 있어서, 명령 바이트는 목적지 메모리 장치에 의해 수행될 명령에 관한 정보를 전하고 CAP의 바이트의 수는 상기 명령에 의존하는, 메모리 장치.
  4. 청구항 1에 있어서, 상기 기록 명령 또는 상기 판독 명령이 상기 메모리 장치로 향할 경우, 상기 제어 회로는 상기 기록 제어 신호 또는 상기 판독 제어 신호에 응답하는, 메모리 장치.
  5. 청구항 1에 있어서, 상기 제어 회로는 또한 상기 제 1 제어 입력 포트 상의 제어 신호로부터 장치 식별자를 추출하도록 구성되는, 메모리 장치.
  6. 청구항 5에 있어서, 추출된 상기 장치 식별자가 상기 메모리 장치의 할당된 식별자와 일치하는 경우, 상기 제어 회로는 상기 기록 제어 신호 또는 상기 판독 제어 신호에 응답하는, 메모리 장치.
  7. 청구항 1에 있어서, 적어도 하나의 다른 메모리 장치와 체인의 부분을 형성하고, 상기 제어 회로는 상기 체인의 다음 장치에 상기 제 1 제어 입력 포트 상의 제어 신호를 포워딩하도록 구성되는, 메모리 장치.
  8. 청구항 7에 있어서, 상기 명령이 판독 명령이면, 상기 제어 회로는 또한 상기 제 3 제어 입력 포트 상의 신호를 상기 체인의 다음 장치에 전달하도록 구성되는, 메모리 장치.
  9. 청구항 8에 있어서, 상기 제 3 제어 입력 포트 상의 신호는 상기 체인의 다른 메모리 장치를 향하는 기록 데이터 패킷(WDP)의 범위를 한정하는(delimit), 메모리 장치.
  10. 청구항 7에 있어서, 상기 명령이 판독 명령이면, 상기 제어 회로는 또한 상기 판독 제어 신호를 상기 체인의 다음 장치에 전달하도록 구성되는, 메모리 장치.
  11. 청구항 7에 있어서, 상기 명령이 기록 명령이면, 상기 제어 회로는 또한 상기 제 2 제어 입력 포트 상의 신호를 상기 체인의 다음 장치에 전달하도록 구성되는. 메모리 장치.
  12. 청구항 11에 있어서, 상기 제 3 제어 입력 포트 상의 신호는 상기 체인의 다른 메모리 장치를 향하는 판독 데이터 패킷 요청(RDPR)의 범위를 한정하는, 메모리 장치.
  13. 청구항 12에 있어서, 상기 명령이 기록 명령이면, 상기 제어 회로는 또한 상기 체인의 다음 장치에 상기 기록 제어 신호를 전달하는 것을 중지하도록 구성되는, 메모리 장치.
  14. 청구항 1에 있어서, 상기 명령이 판독 명령이면, 상기 제어 회로는 또한 상기 판독 제어 신호의 디어서션(de-assertion)에 응답하여 상기 내부 메모리로부터 상기 데이터 출력 포트에 데이터를 전달하는 것을 중지하는, 메모리 장치.
  15. 청구항 14에 있어서, 상기 제어 회로가 상기 내부 메모리로부터 상기 데이터 출력 포트 상으로 데이터를 전달하는 것을 중지하는 시간 동안, 상기 제어 회로는 또한 상기 데이터 입력 포트로부터 상기 데이터 출력 포트로 데이터를 전달하고 상기 체인의 다음 장치에 상기 제 1 제어 입력, 상기 제 2 제어 입력 및 상기 제 3 제어 입력 상의 신호를 전달하도록 구성되는, 메모리 장치.
  16. 청구항 15에 있어서, 상기 명령이 판독 명령이면, 상기 제어 회로는 또한 상기 판독 제어 신호의 리어서션(re-assertion)에 응답하여 상기 내부 메모리로부터 상기 데이터 출력 포트 상에 데이터를 전달하는 것을 재개하는, 메모리 장치.
  17. 청구항 1에 있어서, 상기 명령이 기록 명령이면, 상기 제어 회로는 또한 상기 기록 제어 신호의 디어서션에 응답하여 상기 데이터 입력 포트를 통해 캡쳐된 데이터를 상기 내부 메모리에 기록하는 것을 중지하는, 메모리 장치.
  18. 청구항 17에 있어서, 상기 제어 회로가 상기 데이터 입력 포트를 통해 캡쳐된 데이터를 상기 내부 메모리에 기록하는 것을 중지하는 시간 동안, 상기 제어 회로는 또한 상기 캡쳐된 데이터를 상기 데이터 입력 포트로부터 상기 데이터 출력 포트에 전달하고 상기 체인의 다음 장치에 상기 제 1 제어 입력, 상기 제 2 제어 입력 및 상기 제 3 제어 입력상의 신호를 전달하도록 구성되는, 메모리 장치.
  19. 청구항 18에 있어서, 상기 명령이 기록 명령이면, 상기 제어 회로는 또한 상기 기록 제어 신호의 리어서션에 응답하여 상기 데이터 입력 포트로부터 캡쳐된 데이터를 상기 내부 메모리에 기록하는 것을 재개하는, 메모리 장치.
  20. 청구항 1에 있어서, 상기 데이터 입력 포트와 상기 데이터 출력 포트는 각각 상기 메모리 장치에 및 상기 메모리 장치로부터의 데이터를 병렬로 전달하기 위한 복수의 핀을 포함하는, 메모리 장치.
  21. 청구항 1에 있어서, 상기 판독 제어 신호 및 상기 기록 제어 신호는 메모리 컨트롤러로부터 수신된 적어도 하나의 클록 신호의 전환 에지에서 참조되는, 메모리 장치.
  22. 청구항 1에 있어서, 상기 명령은 버스트 데이터 로드 시작 명령, 버스트 데이터 로드 명령, 기록 링크 구성 레지스터 명령, 버스트 데이터 판독 시작 명령, 버스트 데이터 판독 명령 및 판독 상태 레지스터 명령 중 적어도 하나인, 메모리 장치.
  23. 청구항 1에 있어서, 상기 내부 메모리는 고체 상태 메모리를 포함하는, 메모리 장치.
  24. 청구항 1에 있어서, 상기 내부 메모리는 반도체 메모리를 포함하는 메모리 장치.
  25. 청구항 1에 있어서, 상기 내부 메모리는 휘발성 메모리, 비휘발성 메모리 및 휘발성 및 비휘발성 메모리의 결합 중 적어도 하나를 포함하는, 메모리 장치.
  26. 청구항 1에 있어서, 상기 내부 메모리는 플래시 메모리를 포함하는, 메모리 장치.
  27. 청구항 1에 있어서, NAND 플래시 EEPROM, NOR 플래시 EEPROM, AND 플래시 EEPROM, DiNOR 플래시 EEPROM, 직렬 플래시 EEPROM, DRAM, SRAM, ROM, EPROM, FRAM, MRAM 및 PCRAM 중 적어도 하나를 포함하는, 메모리 장치.
  28. 메모리 시스템으로서, 청구항 1에 기재된 메모리 장치의 체인에 연결된 메모리 컨트롤러를 포함하는, 메모리 시스템.
  29. 직렬 연결된 메모리 장치의 체인에 연결가능한 메모리 컨트롤러에 의한 수행 방법으로서, 상기 방법은:
    판독 데이터 제어 신호를 어서팅(asserting)하여 상기 체인의 제 1 표적 메모리 장치를 향하는 판독 데이터 패킷 요청(RDPR)의 범위를 한정하는 단계; 및
    기록 데이터 제어 신호를 어서팅하여 상기 체인의 제 2 표적 메모리 장치를 향하는 기록 데이터 패킷(WDP)의 범위를 한정하는 단계를 포함하고,
    상기 RDPR 및 상기 WDP는 길이가 상이한, 방법.
  30. 청구항 29에 있어서,
    상기 기록 데이터 제어 신호를 어서팅하는 동안, 상기 제 2 표적 메모리 장치에 기록될 데이터를 데이터 출력 포트 상에 위치시키는 단계를 더 포함하는, 방법.
  31. 청구항 30에 있어서,
    명령 및 어드레스 제어 신호를 어서팅하여 상기 제 1 표적 메모리 장치를 향하는 제 1 명령 및 어드레스 패킷(CAP)의 범위를 한정하는 단계 - 제 1 CAP는 상기 제 1 표적 메모리 장치에 상기 RDPR을 알림 - ; 및
    명령 및 어드레스 제어 신호를 어서팅하여 상기 제 2 표적 메모리 장치를 향하는 제 2 명령 및 어드레스 패킷(CAP)의 범위를 한정하는 단계 - 제 2 CAP는 상기 제 2 표적 메모리 장치에 상기 WDP를 알림 - 를 더 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 제 1 CAP는 버스트 데이터 판독 시작 명령, 버스트 데이터 판독 명령 및 판독 상태 레지스터 명령 중 적어도 하나를 포함하도록 만들어지는, 방법.
  33. 청구항 31에 있어서, 상기 제 2 CAP는 버스트 데이터 로드 시작 명령, 버스트 데이터 로드 명령 및 기록 링크 구성 레지스터 명령 중 적어도 하나를 포함하도록 만들어지는, 방법.
  34. 청구항 31에 있어서,
    상기 명령 및 어드레스 신호 제어 신호를 어서팅하여 상기 제 1 CAP의 범위를 한정하는 동안, 상기 제 1 표적 메모리 장치를 향하는 명령 및 어드레스 정보를 상기 데이터 출력 포트 상에 위치시키는 단계; 및
    상기 명령 및 어드레스 신호 제어 신호를 어서팅하여 상기 제 2 CAP의 범위를 한정하는 동안, 상기 제 2 표적 메모리 장치를 향하는 명령 및 어드레스 정보를 상기 데이터 출력 포트 상에 위치시키는 단계를 더 포함하는, 방법.
  35. 청구항 34에 있어서, 상기 제 1 표적 메모리 장치를 향하는 상기 명령 및 어드레스 정보는 상기 제 1 표적 메모리 장치의 식별자를 포함하고, 상기 제 2 표적 메모리 장치를 향하는 상기 명령 및 어드레스 정보는 상기 제 2 표적 메모리 장치의 식별자를 포함하는, 방법.
  36. 청구항 29에 있어서, 상기 판독 데이터 제어 신호를 디어서팅하여 상기 RDPR을 중지하는 단계 및 상기 판독 데이터 제어 신호를 리어서팅하여 상기 RDPR을 재개하는 단계를 더 포함하는, 방법.
  37. 청구항 36에 있어서, 상기 기록 데이터 제어 신호는 상기 RDP가 중지되는 동안 어서팅되는, 방법.
  38. 청구항 29에 있어서, 상기 기록 데이터 제어 신호를 디어서팅하여 상기 WDP를 중지하는 단계 및 상기 기록 데이터 제어 신호를 리어서팅하여 상기 WDP를 재개하는 단계를 더 포함하는, 방법.
  39. 청구항 38에 있어서, 상기 판독 데이터 제어 신호는 WDP가 중지되는 동안 어서팅되는, 방법.
  40. 청구항 29에 있어서, 적어도 하나의 클록 신호를 생성하는 단계를 더 포함하며, 상기 판독 데이터 제어 신호 및 상기 기록 데이터 제어 신호는 적어도 하나의 상기 클록 신호의 전환 에지에서 참조되는, 방법.
  41. 청구항 29에 있어서,
    상기 메모리 컨트롤러의 제어 입력 포트에서 상기 체인의 마지막 메모리 장치로부터 수신된 명령 및 어드레스 제어 신호의 어서션을 감지하는 단계; 및
    수신된 상기 명령 및 어드레스 제어 신호가 어서팅되는 동안 상기 메모리 컨트롤러의 데이터 입력 포트에서 상기 마지막 메모리 장치로부터 데이터를 수신하는 단계를 더 포함하고,
    수신된 상기 데이터는 상기 RDPR에 응답하여 상기 제 2 표적 메모리 장치로부터 판독된 데이터를 포함하는, 방법.
  42. 직렬 연결된 메모리 장치의 체인에 연결가능한 메모리 컨트롤러에 의한 수행 방법으로서,
    판독 데이터 제어 신호를 어서팅하여 상기 체인의 제 1 표적 메모리 장치를 향하는 판독 데이터 패킷 요청(RDPR)의 범위를 한정하는 단계;
    기록 데이터 제어 신호를 어서팅하여 상기 체인의 제 2 표적 메모리 장치를 향하는 기록 데이터 패킷(WDP)의 범위를 한정하는 단계를 포함하고,
    상기 RDPR 및 상기 WDP는 서로에 대하여 타임 인터리빙되는(time interleaved), 방법.
  43. 청구항 42에 있어서,
    상기 기록 데이터 제어 신호를 어서팅하는 동안 상기 제 2 표적 메모리 장치에 기록될 데이터를 데이터 출력 포트 상에 위치시키는 단계를 더 포함하는 방법.
  44. 청구항 43에 있어서,
    명령 및 어드레스 제어 신호를 어서팅하여 상기 제 1 표적 메모리 장치를 향하는 제 1 명령 및 어드레스 패킷(CAP)의 범위를 한정하는 단계 - 상기 제 1 CAP는 상기 RDPD를 상기 제 1 표적 메모리 장치에 알림 - ; 및
    상기 명령 및 어드레스 제어 신호를 어서팅하여 상기 제 2 표적 메모리 장치를 향하는 제 2 명령 및 어드레스 패킷(CAP)의 범위를 한정하는 단계 - 상기 제 2 CAP는 상기 WDP를 상기 제 2 표적 메모리 장치에 알림 - 를 더 포함하는, 방법.
  45. 청구항 44에 있어서,
    상기 제 1 CAP는 버스트 데이터 판독 시작 명령, 버스트 데이터 판독 명령 및 판독 상태 레지스터 명령 중 적어도 하나를 전하고,
    상기 제 2 CAP는 버스트 데이터 로드 시작 명령, 버스트 데이터 로드 명령 및 기록 링크 구성 레지스터 명령 중 적어도 하나를 전하는, 방법.
  46. 청구항 44에 있어서,
    상기 명령 및 어드레스 신호 제어 신호를 어서팅하여 상기 제 1 CAP의 범위를 한정하는 동안, 상기 제 1 표적 메모리 장치를 향하는 명령 및 어드레스 정보를 상기 데이터 출력 포트 상에 위치시키는 단계; 및
    상기 명령 및 어드레스 신호 제어 신호를 어서팅하여 상기 제 2 CAP의 범위를 한정하는 동안, 상기 제 2 표적 메모리 장치를 향하는 명령 및 어드레스 정보를 상기 데이터 출력 포트 상에 위치시키는 단계를 더 포함하는, 방법.
  47. 청구항 46에 있어서, 상기 제 1 표적 메모리 장치를 향하는 상기 명령 및 어드레스 정보는 상기 제 1 표적 메모리 장치의 식별자를 포함하고, 상기 제 2 표적 메모리 장치를 향하는 상기 명령 및 어드레스 정보는 상기 제 2 표적 메모리 장치의 식별자를 포함하는, 방법.
  48. 청구항 42에 있어서, 상기 판독 데이터 제어 신호를 디어서팅하여 상기 RDPR을 중지하는 단계 및 상기 판독 데이터 제어 신호를 리어서팅하여 상기 RDPR을 재개하는 단계를 더 포함하는, 방법.
  49. 청구항 48에 있어서, 상기 기록 데이터 제어 신호는 상기 RDP가 중지되는 동안 어서팅되는, 방법.
  50. 청구항 42에 있어서, 상기 기록 데이터 제어 신호를 디어서팅하여 상기 WDP를 중지하는 단계 및 상기 기록 데이터 제어 신호를 리어서팅하여 상기 WDP를 재개하는 단계를 더 포함하는, 방법.
  51. 청구항 50에 있어서, 상기 판독 데이터 제어 신호는 상기 WDP가 중지되는 동안 어서팅되는, 방법.
  52. 청구항 42에 있어서, 적어도 하나의 프리-러닝(free-running) 클록 신호를 생성하는 단계를 더 포함하며, 상기 판독 데이터 제어 신호와 상기 기록 데이터 제어 신호는 상기 적어도 하나의 프리-러닝 클록 신호의 전환 에지에서 참조되는, 방법.
  53. 청구항 42에 있어서,
    상기 메모리 컨트롤러의 제어 입력 포트에서 상기 체인의 마지막 메모리 장치로부터 수신된 명령 및 어드레스 제어 신호의 어서션을 감지하는 단계; 및
    수신된 상기 명령 및 어드레스 제어 신호가 어서팅되는 동안, 상기 메모리 컨트롤러의 데이터 입력 포트에서 상기 마지막 메모리 장치로부터 데이터를 수신하는 단계를 더 포함하고,
    수신된 상기 데이터는 상기 RDPR에 응답하여 상기 제 2 표적 메모리 장치로부터 판독된 데이터를 포함하는, 방법.
  54. 체인의 다음 장치에 연결가능한 메모리 장치로서,
    입/출력 인터페이스,
    내부 메모리,
    제어 회로를 포함하고;
    상기 제어 회로는 상기 인터페이스를 통해 수신되고 상기 메모리 장치를 향하는 명령을 인식하도록 구성되고;
    상기 명령이 상기 메모리 장치를 향하는 판독 명령이면, 상기 제어 회로는 또한:
    상기 내부 메모리로부터 상기 인터페이스를 통해 다음 장치로 데이터를 전송함으로써 상기 인터페이스를 통해 수신된 판독 제어 신호에 응답하고;
    상기 인터페이스를 통해 수신된 기록 제어 신호를 상기 인터페이스를 통해 다음 장치에 전달하도록 구성되고;
    상기 명령이 상기 메모리 장치를 향하는 기록 명령이면, 상기 제어 회로는 또한:
    상기 인터페이스로부터 캡쳐된 데이터를 상기 내부 메모리에 기록함으로써 기록 제어 신호에 응답하며;
    상기 인터페이스를 통해 수신된 판독 제어 신호를 상기 인터페이스를 통해 다음 장치에 전달하도록 구성되는, 메모리 장치.
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