CN103988262A - 串行连接的装置中的独立的写和读控制 - Google Patents

串行连接的装置中的独立的写和读控制 Download PDF

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CN103988262A CN201280060340.2A CN201280060340A CN103988262A CN 103988262 A CN103988262 A CN 103988262A CN 201280060340 A CN201280060340 A CN 201280060340A CN 103988262 A CN103988262 A CN 103988262A
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Abstract

一种存储装置，包括第一控制输入端口、第二控制输入端口、第三控制输入端口、数据输入端口、数据输出端口、内部存储器和控制电路。控制电路响应于第一控制输入端口上的控制信号，经由数据输入端口捕获命令和地址信息。当命令是读命令时，控制电路还响应于第二控制输入端口上的读控制信号，将与地址信息相关联的数据从内部存储器传输到数据输出端口上。当命令是写命令时，控制电路响应于第三控制输入端口上的写控制信号，在与地址信息相关联的位置处将经由数据输入端口捕获的数据写入内部存储器。

Description

串行连接的装置中的独立的写和读控制
相关申请的交叉引用
根据美国法典第35编第119节第e条，本申请要求在2011年12月8日提交的发明人为Pyeon、申请号为61/568275的美国临时申请，以及在2012年2月21日提交的申请号为13/401087的美国专利申请的权益，并且因此通过引用将这些申请包含于此。
技术领域
本发明涉及半导体存储装置。
背景技术
诸如存储装置的装置通常是串行连接的。串行连接的装置中的每个装置的操作是由控制器来控制的。在该装置是存储装置的情况下，期望独立地访问串行连接的装置中的每个装置。
发明内容
本发明的第一广泛方面试图提供一种存储装置，包括第一控制输入端口、第二控制输入端口、第三控制输入端口、数据输入端口、数据输出端口、内部存储器和控制电路。所述控制电路响应于第一控制输入端口上的控制信号，经由数据输入端口捕获命令和地址信息。当命令是读命令时，所述控制电路还响应于第二控制输入端口上的读控制信号，将与地址信息相关联的数据从内部存储器传输到数据输出端口上。当命令是写命令时，所述控制电路响应于第三控制输入端口上的写控制信号，在与地址信息相关联的位置处将经由数据输入端口捕获的数据写入内部存储器。
第二广泛方面试图提供一种用于由能够连接到串行连接的存储装置的链的存储控制器执行的方法。所述方法包括使读数据控制信号有效，以界定以所述链中的第一目标存储装置为目的的读数据分组请求(RDPR)；以及，使写数据控制信号有效，以界定以所述链中的第二目标存储装置为目的的写数据分组(WDP)。在该第二方面，所述RDPR和所述WDP长度不同。
第三广泛方面试图提供一种用于由能够连接到串行连接的存储装置的链的存储控制器执行的方法。所述方法包括：使读数据控制信号有效，以界定以所述链中的第一目标存储装置为目的的读数据分组请求(RDPR)；以及，使写数据控制信号有效，以界定以所述链中的第二目标存储装置为目的的写数据分组(WDP)。在该第三方面，所述RDPR和所述WDP在时间上是彼此交错的。
第四广泛方面试图提供一种能够连接到链中的下一个装置的存储装置，包括：输入/输出接口、内部存储器和控制电路。所述控制电路被配置为识别经由接口接收的、并且以该存储装置为目的的命令。当所述命令是以该存储装置为目的的读命令时，所述控制电路还被配置为：通过将数据经由接口从所述内部存储器发送到下一个装置，来对经由接口接收的读控制信号作出响应；以及，经由接口将经由接口接收的写控制信号传输到下一个装置。当所述命令是以该存储装置为目的的写命令时，所述控制电路还被配置为：通过将从接口捕获的数据写到所述内部存储器来对写控制信号作出响应；以及，经由接口将经由接口接收的读控制信号传输到下一个装置。
在阅读下文中结合附图的本发明的特定实施例的描述后，本发明的其他方面和特征将对本领域技术人员变得显而易见。
附图说明
现在，将参照附图仅通过举例来描述本发明的实施例，其中：
图1A是其中将存储控制器连接到存储装置的链(chain)的存储系统的框图；
图1B更详细地示出了在存储控制器与链中的存储装置中的第一存储装置之间的互连的示例；
图2是根据本发明的特定非限制性实施例描述存储控制器的操作的流程图；
图3A-3C全体，是根据本发明的特定非限制性实施例描述存储装置的操作的流程图；
图4从存储控制器的角度示出了命令/地址分组(CAP)的时序图；
图5从存储装置的角度示出了命令/地址分组(CAP)的时序图；
图6从存储装置的角度示出了写数据分组(WDP)的时序图；
图7从存储装置的角度示出了读数据分组请求(RDPR)和读数据分组(RDP)的时序图；以及
图8是根据本发明的特定非限制性实施例的存储装置的框图；以及
图9示出了在存储控制器和链中的存储装置中的第一存储装置之间的互连的另一个示例。
具体实施方式
概括来说，本发明的某些实施例提供了在半导体装置的串行互连中独立地控制数据的写和读的架构。相应地，参考图1A，示出了存储系统，其包括存储控制器10和串行连接的存储装置的链(或者环)20。存储控制器10可包括时钟发生器、控制逻辑、接口电路，以及允许该存储控制器执行本文描述的功能的其他元件。可以(例如经由总线)将存储控制器10连接到外部电路(未示出)，该外部电路例如是与数字电子设备(例如，摄像机、移动电话、便携式计算机、电子书阅读器等)关联的处理单元。串行连接的存储装置的链20包括第一存储装置30、零个或更多个中间存储装置40、50，以及最后存储装置60。在所示的实施例中，示出了两个中间存储装置，即第一中间存储装置40和第二中间存储装置50。然而应理解，并不特别限制中间存储装置的数量。
该存储系统实现了一种多路串行总线架构，以通过在存储装置30、40、50、60的相邻对之间的一系列链路来传输诸如命令、地址和数据的信息。相应地，为存储控制器10以及每个存储装置30、40、50、60提供输入/输出接口，该输入/输出接口包括用于传输相应的信号的多个端口。特别地，特定的存储装置包括多个输入端口以及多个输出端口，其中多个输入端口沿从前一个装置引入的链路传输相应的输入信号，多个输出端口沿指向下一个装置的链路传输相应的输出信号。现在，将更详细地描述前述的端口和信号。
从第一存储装置30的角度来看，提供了串行数据输入端口Dn-30和串行数据输出端口Qn-30，其中每个端口可包括一个或多个引脚。串行数据输入端口Dn-30传输数据信号SD-30，该数据信号作为数据信号SD-30从存储控制器10的串行数据输出端口Qn-10发出。就其本身而言，串行数据输出端口Qn-30将数据信号传输到链20中的下一个存储装置(也就是第一中间存储装置40)的串行数据输入端口Dn-40。在串行数据输入端口Dn-30和串行数据输出端口Qn-30分别包括多个数据输入和输出引脚的情况下，值“n”指示实际用于通信的一组引脚，该值“n”被称为“当前链路宽度”。因此，n∈{0}用于1比特的当前链路宽度、n∈{0，1}用于2比特的当前链路宽度、n∈{0，1，2，3}用于4比特的当前链路宽度、n∈{0，1，2，3，4，5，6，7}用于8比特的当前链路宽度，等等。可通过链路配置寄存器对特定装置使用的“当前链路宽度”进行编程，以利用装置封装的可用数据输入和输出引脚(称作“最大链路宽度”)中的1、2、4或8个。假设将第一和其他存储装置都编程为使用相同的当前链路宽度，则该特征允许第一存储装置30在链中与具有更小或者更大的最大链路宽度的其他存储装置一起操作。
另外参考图1B，第一存储装置30还包括三个控制输入端口，即命令选通输入端口CSI-30、写数据选通输入端口WDSI-30，和读数据选通输入端口RDSI-30。这些控制输入端口传输来自存储控制器10的相应的控制信号。具体来说，命令选通输入端口CSI-30传输命令/地址控制信号SCSI-30，该信号以命令/地址控制信号SCSO-10的形式从存储控制器10的命令选通输出端口CSO-10发出。类似地，写数据选通输入端口WDSI-30传输写数据控制信号SWDSI-30，该信号以写数据控制信号SWDSO-10的形式从存储控制器10的写数据选通输出端口WDSO-10发出。最后，读数据选通输入端口RDSI-30传输读数据控制信号SRDSI-30，该信号以读数据控制信号SRDSO-10的形式从存储控制器10的读数据选通输出端口RDSO-10发出。
还向第一存储装置30提供命令选通输出端口CSO-30、写数据选通输出端口WDSO-30和读数据选通输出端口RDSO-30，这些端口被分别连接到链20中的下一个存储装置(即第一中间存储装置40)的命令选通输入端口CSI-40、写数据选通输入端口WDSI-40和读数据选通输入端口RDSI-40。
第一存储装置30包括用于执行装置操作的装置控制电路31、用于存储分配的装置标识符(ID)(或者“装置地址”)的ID寄存器33，以及用于存储数据的存储器35。装置控制电路31执行到存储器35的数据写以及从存储器35的数据读，等等。
现在转到链20中的其他存储装置，第一中间存储装置40、第二中间存储装置50和最后存储装置60中的每一个都包括类似的一组输入和输出端口，以及在相邻存储装置之间的类似的互连。在存储装置是最后存储装置60的情况下，将命令选通输出端口CSO-60连接到存储控制器10的命令选通输入端口CSI-10、将写数据选通输出端口WDSO-60连接到存储控制器10的写数据选通输入端口WDSI-10、将读数据选通输出端口RDSO-60连接到存储控制器10的读数据选通输入端口RDSI-10，并且将串行数据输出端口Qn-60连接到存储控制器10的串行数据输入端口Dn-10。
除了在链20的相邻装置之间的给定链路上传输的信号之外，存储系统还提供从存储控制器10直接传输到每个存储装置30、40、50、60的一组信号。例如，第一存储装置30包括传输成对的差分时钟信号SCK/SCK#(例如自由运行的时钟信号)的时钟输入端口CK/CK#-30，以及可选地，传输芯片使能信号SCE#的芯片使能端口CE#-30和传输复位信号SRST#的复位端口RST#-30。在一个特定的非限制性实施例中，时钟信号SCK/SCK#可以从存储控制器10的时钟输出端口CK/CK#-10发出，并且可以以多分支总线架构来实现，从而将该时钟信号共同地供应给存储装置30、40、50、60。在其他实施例中，可以绕环/链传播时钟信号SCK/SCK#。在另外一些其他实施例中，可提供单端时钟信号。就其本身来说，类似地，可将芯片使能信号SCE#和芯片复位信号SRST#分别从存储控制器10的芯片使能端口CE#-10和芯片复位端口RST#-10共同地供应给存储装置30、40、50、60。当然，专用配置也是可能的，但是可能需要更多数量的信号线和存储控制器端口。
在操作中，通过使用基于分组的通信协议，存储控制器10使得数据被写入链20中的各个存储装置，或者使得数据被从链20中的各个存储装置读出。要参与基于分组的通信协议，为每个存储装置30、40、50、60分配相应的装置标识符(ID)(或者“装置地址”)，该装置标识符用于参与协议。可在初始化阶段由存储控制器10来分配存储装置30、40、50、60的标识符(或者“装置地址”)。例如，存储控制器10发送存储装置30的装置标识符，并且作为响应，存储装置30在ID寄存器33中存储该装置标识符。可选地，可将存储装置30、40、50、60的标识符硬编码到存储装置自身中，并且由存储控制器10在发现阶段发现该标识符。为了正常操作，使能但不复位存储装置30、40、50、60。也就是说，复位信号无效(即SRST#为高)并且芯片使能信号有效(assert)(即SCE#为低)。在系统的加电序列期间使复位信号SRST#有效，以初始化所有连接的存储装置。
存储控制器的操作
图2示出了根据基于分组的通信协议可由存储控制器10执行的步骤。特别地，在步骤210，存储控制器10识别想要写入数据或者从中读出数据的“目标存储装置”。目标存储装置可以是存储装置30、40、50、60中的任何一个。
在步骤220，存储控制器10发出以目标存储装置为目的的命令/地址分组(CAP)。该CAP被特别地构造以传送目标存储装置的标识符和将要执行的期望操作(例如读或写)，以及传送在该操作中涉及的存储器地址(例如起始地址)，并且很可能还传送长度(duration)(以字节数量的形式)。如图4所示，在将与CAP有关的数据(例如操作码或地址)放置到串行数据输出Qn-10的同时，通过控制命令选通输出端口CSO-10上的命令/地址控制信号来创建CAP。在图4中，“DA”、“OP”、“ADD”和“EDC”分别指代目标装置的装置地址(或标识符)、操作码(其标识将执行的特定的操作)、存储装置的存储单元阵列中的列和/或行地址，以及错误检测码。返回图2，一旦存储控制器10已经发出了以目标存储装置为目的的CAP，则存储控制器10根据将执行的操作是写还是读，相应地发出写数据分组(WDP)或者读数据分组请求(RDPR)(参见步骤230)。
特别地，在写操作的情况下，存储控制器10在发送CAP之后、在发送WDP(步骤250)之前等待tCWDL的持续时间(步骤240)。该延迟允许目标存储装置识别CAP，并且设置自己以便处理随后的WDP。为了发送WDP，存储控制器10使写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10有效，并且将数据信号SQ-10输出到串行数据输出端口Qn-10上。从先前发出的CAP中指定的地址开始，将由数据信号SQ-10传送的数据写入目标存储装置。WDP是由时间界定的，其中在该时间内，在写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10是有效的。换句话说，WDP可以由在时间上间隔开的多个部分组成，这些部分与写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10有效的时间段相对应。
或者，在读操作的情况下，存储控制器10在发送CAP之后、在发送RDPR(步骤270)之前等待tCRDL的持续时间(步骤260)。该延迟允许目标存储装置识别该CAP，并且设置自己以便处理随后的RDPR。为了发送RDPR，存储控制器10使读数据选通输出端口RDSO-10上的读数据控制信号SRDSO-10有效。RDPR是由时间界定的，在该时间内，在读数据选通输出端口RDSO-10上的读数据控制信号SRDSO-10是有效的。换句话说，RDPR可由在时间上间隔开的多个部分组成，这些部分与读数据选通输出端口RDSO-10上的读数据控制信号SRDSO-10有效的时间段相对应。
存储装置的操作
图3A到3C示出了根据基于分组的通信协议，可由存储装置30、40、50、60(包括目标存储装置)中的任何一个特定存储装置执行的步骤。在步骤310，特定存储装置(可能是目标装置或者可能不是目标装置)接收CAP，然而在步骤311，该特定存储装置将CAP转发到“下一个装置”。取决于在链20中的该特定存储装置的位置，该下一个装置是链20中的另一个存储装置或者是存储控制器10。
另外参考图5，示出了当所述特定存储装置是存储装置30时，描述接收和转发CAP的示例时序图。可以看到，在某个时间段内命令选通输入端口CSI-30是有效的，并且在该时间段内，串行数据输入端口Dn-30传输数据信号。如已在上文中提到的，该数据信号被构造以包含目标存储装置的标识符、将要执行的操作、存储单元，和/或与CAP有关的其他信息。由所述特定存储装置确定(例如解码)该数据信号中的信息。此外，在输入-输出延迟tIOL(在该情况下是1个时钟周期)之后，将CAP转发到下一个装置。在该特定示例中，串行数据输入端口Dn-30上的数据信号被传输到串行数据输出端口Qn-30，并且在命令选通输入端口CSI-30上的(界定CAP的)信号被传输到命令选通输出端口CSO-30。
现返回图3A，假设该特定存储装置已经确定了在CAP中包含的信息。在步骤312，该特定存储装置比较CAP中的标识符和自己的分配标识符。取决于所期望的实现，步骤312可在步骤311之前、之后或者期间执行。如果该特定存储装置没有将CAP中的标识符识别为自己的标识符，则该特定存储装置判断其不是目标存储器，并且不再针对该CAP采取进一步的动作。此外，如果确定其不是目标存储装置，则该特定存储装置将不留意任何随后的由存储控制器10发出的WDP或RDPR。如此，该特定存储装置简单地将所接收的控制信号传播到下一个装置。具体地，这包括将任何接收的读数据控制信号从其读数据选通输入端口传输到其读数据选通输出端口、将任何接收的写数据控制信号从其写数据选通输入端口传输到其写数据选通输出端口，以及将任何接收的数据信号从其串行数据输入端口传输到其串行数据输出端口。
返回步骤312，现考虑其中该特定存储装置将CAP中的标识符识别为其自己的标识符的情况。这意味着该特定存储装置实际上就是目标存储装置。为了简单标记，用“X”表示目标存储装置，其中X∈{30、40、50、60}。相应地，在步骤313，目标存储装置X确定将执行的命令的性质(例如，读或者写)、存储任何地址信息(例如，用于读或者写的起始地址)，以及变为留意来自存储控制器10的进一步的信号。
在写命令的情况下，并且参考图3B，在步骤320目标存储装置X进入“写模式”，在该写模式期间目标存储装置X留意写数据选通输入端口WDSI-X上的写数据控制信号SWDSI-X的有效性，其界定输入的WDP。如果在写数据选通输入端口WDSI-X上的写数据控制信号SWDSI-X无效(参见步骤321的“否”分支)，这指示写命令暂停，并且如果重新有效，则这指示写命令的恢复。在暂停写命令的期间(即步骤321的“否”分支)，将在串行数据输入端口Dn-X上接收的数据信号传输到串行数据输出端口Qn-X(步骤328)。
在另一方面，在进行写操作的期间(即步骤321的“是”分支)，目标存储装置X进行到将在串行数据输入端口Dn-X上接收的数据信号SD-X捕获(例如，锁存)到页面缓冲器(步骤323)。如将在下文中更详细描述的，将页面缓冲器写到目标存储装置X的内部存储器。在写数据选通输入端口WDSI-X上的写数据控制信号SWDSI-X保持有效的同时，与时钟信号SCK/CK#同步地执行该操作，从而允许将数据串行地写到目标存储装置X。(数据传输可参考时钟信号SCK/CK#的转换边沿，由此每个时钟周期出现两次数据传输。)另外，由于目标存储装置X是数据的预期接收者，因此不需要沿链20进一步传播所接收的数据。因此，目标存储装置X不使写数据选通输出端口WDSO-X上的写数据控制信号SWDSO-X有效(步骤324)。此外，目标存储装置X不将数据信号SD-X从串行数据输入端口Dn-X传输到串行数据输出端口Qn-X(步骤325)。
此外，当目标存储装置X处于写模式时，并且无论是继续还是暂停写操作，目标存储装置X不对读数据选通输入端口RDSI-X上的读数据控制信号SRDSI-X的有效性进行响应。因此，目标存储装置X简单地将读数据控制信号SRDSI-X从读数据选通输入端口RDSI-X传输到读数据选通输出端口RDSO-X(步骤326)。这样做是为了不干扰读操作，使得存储控制器10可控制链20中别处的另一个存储装置。
如步骤327在概念上描述的，继续执行前述步骤(321-326)直到WDP结束。可以在之前接收的CAP中指定，或者由来自控制器10的写数据控制信号SWDSO-10的持续时间确定WDP的长度(以字节数量或字数量的形式)。一旦WDP结束，在步骤329，目标存储装置X退出写模式。
另外参考图6，示出了描述由目标存储装置X对WDP的响应的示例时序图。可以看到，在某个时间段内写数据选通输入端口WDSI-X是有效的，并且在这个时间段内，串行数据输入端口Dn-X传输数据信号。数据信号中的信息被写到目标存储装置X的内部存储器。此外，如果存储装置X不是目标存储装置，那么可以在输入-输出延迟tIOL(在该情况下是1个时钟周期)之后，将写数据控制信号和读数据控制信号转发到下一个装置。然而，图6示出了其中存储装置X是目标存储装置(并且处于写模式)的情况，并且因此，不将界定WDP的写数据选通输入端口WDSI-X上的信号传输到写数据选通输出端口WDSO-X。
在读命令的情况下并且参考图3C，在步骤330，目标存储装置X进入“读模式”，在该读模式期间目标存储装置X留意读数据选通输入端口RDSI-X上的读数据控制信号SRDSI-X的有效性，其界定输入的RDPR。如果读数据选通输入端口RDSI-X上的读数据控制信号SRDSI-X是无效的(参见步骤331的“否”分支)，那么这指示读命令暂停，并且如果重新有效，那么这指示读命令的恢复。在暂停读命令的期间(即步骤331的“否”分支)，将在串行数据输入端口Dn-X上接收的数据信号传输到串行数据输出端口Qn-X(步骤338)。
在另一方面，在进行读操作的期间(即，步骤331的“是”分支)，目标存储装置X进行到将要读取的数据从内部存储器放置到串行数据输出端口Qn-X上(步骤332)。可将该数据预取到页面缓冲器内，为接收RDPR做准备。当读数据选通输入端口RDSI-X上的读数据控制信号SRDSI-X保持有效时，与时钟信号SCK/CK#同步地执行该操作，从而允许从目标存储装置X串行地读取数据。(数据传输可参考时钟信号SCK/CK#的转换边沿，从而每个时钟周期出现两次数据传输)。此外，目标存储装置X使读数据选通输出端口RDSO-X上的读数据控制信号SRDSO-X有效(步骤333)。这样，目标存储装置X有效地创建了读数据分组(RDP)，该读数据分组由读数据选通输出端口RDSO-X上的读数据控制信号SRDSO-X有效的时间来界定。换句话说，RDP可由在时间上间隔开的多个部分组成，这些部分与读数据选通输出端口RDSO-X上的读数据控制信号SRDSO-10有效的时间段相对应。
此外，当目标存储装置X处于读模式下，并且无论是继续还是暂停读操作，目标存储装置X不对写数据选通输入端口WDSI-X上的写数据控制信号SWDSI-X的有效性进行响应。因此，目标存储装置X将写数据控制信号SWDSI-X从写数据选通输入端口WDSI-X传输到写数据选通输出端口WDSO-X(步骤336)。这样做是为了不干扰写操作，使得存储控制器10可控制链20中别处的另一个存储装置。
如步骤337在概念上描述的，继续执行前述步骤(331-333)直到RDPR结束。可在之前接收的CAP中指定或者由来自控制器10的读数据控制信号SRDSO-10的持续时间来确定RDPR的长度(以字节数量或者字数量的形式)。一旦RDPR结束，在步骤339，目标存储器X退出读模式。
另外参考图7，示出了描述目标存储装置X对RDPR的响应的示例时序图。可以看到，在某个时间段内读数据选通输入端口RDSI-X是有效的。从目标存储装置X的内部存储器读取信息，并且在输入-输出延迟tIOL(在这种情况下是一个时钟周期)之后将该信息输出到串行数据输出端口Qn-X上。另外，在输入-输出延迟tIOL之后，将写数据控制信号和读数据控制信号转发到下一个装置。具体地，图7示出了界定RDP的读数据选通输入端口RDSI-X上的信号，该信号被传输到读数据选通输出端口RDSO-X。
表1提供了特定存储装置的各个端口的行为的概要。
应理解，读数据控制信号独立于写数据控制信号的事实提供了一种独立性，根据该独立性可以从不同的存储装置中读取或者向不同的存储装置中写入，并且可以带来更快和/或更高效的性能。为了示例的目的，将提供两种非限制性使用情况。
示例1：RDSI相对于WDSI的偏移(offset)
考虑其中将向第一中间存储装置40写入，并且其中将从最后存储装置60读出的第一示例场景。假设存储控制器10发出以第一中间存储装置40为目的的第一CAP，响应于该第一CAP，第一中间存储装置40进入写模式。类似地，假设存储控制器10发出以最后存储装置60为目的的第二CAP，响应于该第二CAP，最后存储装置60进入读模式。现在，假设存储控制器10想要开始从最后存储装置60读数据，但是出于某种原因，要写到第一中间装置40的数据对于存储控制器10来说还不可用。在这种情况下，存储控制器10可以通过使读数据选通输出端口RDSO-10上的读数据控制信号SRDSO-10有效，向最后存储装置60发出读数据分组请求(RDPR)，从而发起RDPR。然而，由于写数据不可用，因此写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10保持无效。
现假设，在几个时钟周期之后，要写入第一中间存储装置40的数据变为对存储控制器10可用。在那时，之前发出的RDPR已经在去往最后存储装置60的途中了。尽管如此，存储控制器10将数据放置到串行数据输出端口Qn-10上，并且使写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10有效，从而发起写数据分组(WDP)。同时，可记起在读数据选通输出端口RDSO-10上的读数据控制信号SRDSO-10之前被置为有效。因此，WDP和RDPR相互偏移，但仍然允许正确地执行(由第一中间存储装置40的)写操作和(由最后存储装置60的)读操作。读数据控制信号SRDSO-10和写数据控制信号SWDSO-10的相互独立性使这种有利的功能成为可能。
示例2：暂停和恢复
考虑其中从第一存储装置30读取了较长持续时间(例如获取数字照片以进行查看)的第二示例场景。这意味着存储控制器10通过使其读数据选通输出端口RDSO-10处的读数据控制信号SRDSO-10持续地有效，来处于发出RDPR的过程中。在第一存储装置30处，将到达读数据选通输入端口RDSI-30的有效的读数据控制信号SRDSI-30传输到读数据选通输出端口RDSO-30，同时第一存储装置30同步地将数据信号SQ-30输出到串行数据输出端口Qn-30上。现在，在进行从第一存储装置30读取的操作时，假设存储控制器10期望将少量数据写到第二中间存储装置50(例如，用于更新控制信息)。根据本发明的实施例，不需要等待完成读操作就可以实现这一操作。
具体地，存储控制器10发出以第二中间存储装置50为目的的CAP，响应于该CAP第二中间存储装置50进入写模式。此时，应理解可能并不希望将数据放置到串行数据输出端口Qn-10上，这是因为在到达第一存储装置30时，该数据会与正被放置到串行数据输出端口Qn-30的数据造成混淆。因此，存储控制器10采取暂停在发出过程中的RDPR的步骤。特别地，存储控制器10使存储控制器10的读数据选通输出端口RDSO-10处的读数据控制信号SRDSO-10无效。在第一存储装置30处，无效的读数据控制信号SRDSI-30到达读数据选通输入端口RDSI-30。作为响应，第一存储装置30将所接收的读数据控制信号SRDSI-30传输到读数据选通输出端口RDSO-30，并且还停止将数据信号SQ-30输出到串行数据输出端口Qn-30上。因此，尽管第一存储装置30保持在读模式下，但读操作被暂停。
在已经将读数据选通输出端口RDSO-10处的读数据控制信号SRDSO-10置为无效之后，存储控制器10将数据信号SQ-10放到串行数据输出端口Qn-10上，并且使写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10有效，从而发起写数据分组(WDP)。通过第一存储装置30和第一中间存储装置40传播WDP，直到该WDP到达第二中间存储装置50。作为响应，第二中间存储装置50在其串行数据输入端口Dn-50上捕获数据信号SD-50。将以这种方式捕获的数据写到第二中间存储装置50的内部存储器。与时钟信号SCK/CK#同步地执行该操作，同时在写数据选通输入端口WDSI-50上的写数据控制信号SWDSI-50保持有效，从而允许将数据串行地写到第二中间存储装置50。
一旦完成了写操作，存储控制器10可以恢复涉及第一存储装置30的(之前暂停的)读操作。具体地，存储控制器10使存储控制器10的读数据选通输出端口RDSO-10处的读数据控制信号SRDSO-10重新有效。在第一存储装置30处，重新有效的读数据控制信号SRDSI-30到达读数据选通输入端口RDSI-30。甚至在暂停读操作的期间都保持在读模式下的第一存储装置30识别出读数据控制信号SRDSI-30的重新有效，并且恢复将数据信号SQ-30同步输出到串行数据输出端口Qn-30上。同时，将读数据控制信号SRDSI-30从读数据选通输入端口RDSI-30传输到读数据选通输出端口RDSO-30。
因此，可以中断与链20的一个存储装置的读操作，以执行与链20的另外的存储装置的写操作。该特征可导致对存储器的更有效使用以及很可能导致优越的用户体验。以类似的方式，存储控制器10可以通过控制写数据控制信号SWDSO-10来暂停和恢复写操作。在暂停或恢复写操作的情况下，期望存储控制器10协调对串行数据输出端口Qn-10上的数据信号SQ-10的控制以及对写数据选通输出端口WDSO-10上的写数据控制信号SWDSO-10的无效性的控制。
因此，使用前面提供的技术，根据独立的写和读请求可使写和读数据的长度不同。另外，已经示出，提供以一个存储装置为目标的RDPR和以另一个存储装置为目标的WDP的时间交错可能是有用的。也就是说，RDPR的至少一个部分落入WDP的两个部分之间，或者WDP的至少一个部分落入RDPR的两个部分之间。在其中RDPR和WDP中的每一个都由时间交错的多个部分组成的情况下，该RDPR和WDP也可以是相对于彼此在时间上是交错的。
根据上文的描述，应理解存储系统的元件利用了用于控制写数据分组(WDP)的专用写数据控制信号和用于控制读数据分组请求(RDPR)和读数据分组(PDR)的专用读数据控制信号。通过这种功能控制，由于由写数据控制信号和读数据控制信号分别提供独立的写和读数据长度控制，因此可以实现同时的写和读(即双工)操作而无需在写操作和读操作之间的任何数据选通长度限制。因此，存储控制器10可以具有更多的灵活性来控制存储装置30、40、50、60和存储控制器10自身之间的通信。
为实现上述功能，可以如图8所示来实现存储装置，图8示出了典型存储装置的功能框图，在该实例中，将存储装置选择为第一存储装置30，但其他存储装置40、50、60也可能是一样的。参考图8，存储装置30包括诸如存储单元阵列801的内部存储器，取决于设计的变化，该内部存储器可以是存储单元阵列的单个体或者可以是存储单元阵列的多个体。除了输入/输出接口和内部存储器，还有控制电路。具体地，行解码器802对于给定的且预解码的行地址执行最终解码过程。列解码器804对于给定的且预解码的列地址执行最终解码过程。感测放大器和页面缓冲器阵列803对存储单元阵列801的每条位线执行感测和放大操作、在页面缓冲器中临时存储所感测的数据，并且还捕获和临时存储输入数据。内部电压发生器805生成由存储装置30中的其他电路块使用的所需的电压电平。行和列预解码器以及阵列控制电路806预解码来自命令和地址处理单元809的给定的行地址信息和列地址信息，并且还为行解码器802、感测放大器和页面缓冲器阵列803，以及列解码器804生成必要的控制信号。数据控制单元和寄存器807处理和存储所有必要的数据传输信息。配置寄存器808存储各种可配置、可编程，以及可读和可写的寄存器信息。
控制接口811接收和/或发送各种控制输入信号，例如SCSI-30、SCSO-30、SWDSI-30、SWDSO-30、SRDSI-30、SRDSO-30、SRST#、SCE#和SCK/CK#。其还生成内部控制信号int_CSI、int_WDSI和int_RDSI，以便控制输入和输出缓冲器812。在图8中，没有示出内部时钟分布和信号传输，以简化附图。命令和地址处理单元809处理通过内部信号“sd in”给出的所有命令指令和/或地址信息。具体地，当命令和地址处理单元809接收写命令(例如，突发(burst)数据加载启动命令、突发数据加载命令或者写链路配置寄存器命令)时，其生成内部信号“写”，该内部信号指示装置30已经进入写模式并且命令输入和输出数据处理单元810开始处理串行数据输入流。在另一个方面，当命令和地址处理单元809接收读命令(例如，突发数据读启动命令、突发数据读命令或者读状态寄存器命令)时，其生成内部信号“读”，该内部信号指示装置已经进入读模式，并且命令输入和输出处理单元810开始处理通过“sd out”信号的串行数据输出流。
图9示出了存储控制器和链中的存储装置中的第一存储装置之间的互连的另一个示例。存储控制器110、存储装置130和存储器(MEM)135分别与图1A所示的存储控制器10、存储装置30和存储器35类似。在图9中，将来自存储控制器110的n比特并行数据传输到第一存储装置130。类似地，将该n比特并行数据转发到第二存储装置(未示出)。装置控制电路131将该并行数据写入存储装置的存储器135。由装置控制电路131从存储器135读取并行数据，并且将该并行数据传输到第二存储装置。响应于存储控制器110提供的标识符与(在ID寄存器133中存储的)存储装置130的分配的地址标识符之间的匹配，来执行数据写和读功能。
无论当前链路宽度(例如1、2、4或8比特宽度)是多少，前述的命令/地址分组(CAP)、写数据分组(WDP)、读数据分组(RDP)和读数据分组请求(RDPR)可以是整数个字节长。可由起始地址和传输长度指定存储器数据传输。例如，由对应的写或读数据选通信号(WDSI或RDSI)从其上升边沿到其下降边沿的长度来定义传输长度。
鉴于上文的描述，可以看到根据本发明的某些实施例的存储装置实现以下特征：
(i)响应于接收由命令选通输入(CSI)信号控制的命令/地址分组(CAP)，解码/解释控制信息；
(ii)在“写模式”下操作，以使能诸如“突发数据加载启动”、“突发数据加载”和“写链路配置寄存器”的命令集合；
(iii)具体地，当存储装置在“写模式”下，响应于由写数据选通输入(WDSI)信号控制的写数据分组(WDP)将数据写到内部存储器；
(iv)通过写数据选通输入(WDSI)的高和低控制的WDP的暂停和恢复能力；
(v)在“读模式”下操作，以使能诸如“突发数据读”以及“读状态寄存器”的命令集合；
(vi)具体地，当存储装置在“读模式”下时，响应于由读数据选通输入(RDSI)信号控制的读数据分组请求(RDPR)，从内部存储器读取数据；以及
(vii)通过读数据选通输入(RDSI)的高和低控制的RDPR的暂停和恢复能力。
如此，该存储系统提供了总线架构的简单性以及存储密度的实际无限制的可扩展性。专用数据选通信号(用于写数据分组的WDSI和用于读数据分组的RDSI)提供了灵活的数据利用。
可将当前提供的技术应用于任何类型的固态存储系统，例如NAND闪存电可擦可编程只读存储器(EEPROM)、NOR闪存EEPROM、AND闪存EEPROM、DiNOR闪存EEPROM、串行闪存EEPROM、动态随机访问存储器(DRAM)、静态随机访问存储器(SRAM)、只读存储器(ROM)、电可编程只读存储器(EPROM)、铁电随机访问存储器(FeRAM或FRAM)、磁阻随机访问存储器(MRAM)，和相变随机访问存储器(PRAM或PCRAM)，等等。
在上文描述的实施例中，为了简单起见，将装置元件和电路如图所示彼此连接。在实际应用中，这些装置元件、电路等可以彼此直接连接，或者可以通过其他装置元件、电路等彼此间接连接。因此，在实际配置中，装置元件、电路等可以彼此直接或者间接耦合。
上文描述的本发明的实施例仅意在举例说明。可由本领域技术人员对特定实施例进行转变、修改和变形，而不脱离由所附权利要求唯一限定的本发明的范围。

Claims (54)

1.一种存储装置，包括：
第一控制输入端口；
第二控制输入端口；
第三控制输入端口；
数据输入端口；
数据输出端口；
内部存储器；
控制电路，其响应于所述第一控制输入端口上的控制信号经由所述数据输入端口捕获命令和地址信息；
其中，当所述命令是读命令时，所述控制电路还响应于所述第二控制输入端口上的读控制信号，将与所述地址信息相关联的数据从所述内部存储器传输到所述数据输出端口上；以及
其中，当所述命令是写命令时，所述控制电路还响应于所述第三控制输入端口上的写控制信号，在与所述地址信息相关联的位置处将经由所述数据输入端口捕获的数据写入所述内部存储器。
2.根据权利要求1所述的存储装置，其中，所述命令和地址信息包括命令和地址分组(CAP)，该命令和地址分组具有包括装置标识符字节、命令字节和/或存储器地址字节的连续字节流。
3.根据权利要求1所述的存储装置，其中，命令字节传送与将由目的存储装置执行的命令相关的信息，并且其中，在CAP中的字节的数量取决于所述命令。
4.根据权利要求1所述的存储装置，其中，如果写命令或者读命令以该存储装置为目的，则所述控制电路对写控制信号或者读控制信号作出响应。
5.根据权利要求1所述的存储装置，其中，所述控制电路还被配置为从所述第一控制输入端口上的控制信号中提取装置标识符。
6.根据权利要求5所述的存储装置，其中，如果所提取的装置标识符与该存储装置的分配的标识符相匹配，则所述控制电路对写控制信号或者读控制信号作出响应。
7.根据权利要求1所述的存储装置，用至少一个其他存储装置形成链的部分，其中，所述控制电路被配置为将所述第一控制输入端口上的控制信号转发到所述链中的下一个装置。
8.根据权利要求7所述的存储装置，其中，当所述命令是读命令时，所述控制电路还被配置为将所述第三控制输入端口上的信号传输到所述链中的下一个装置。
9.根据权利要求8所述的存储装置，其中，在所述第三控制输入端口上的信号界定了以所述链中的另一个存储装置为目的的写数据分组(WDP)。
10.根据权利要求7所述的存储装置，其中，当所述命令是读命令时，所述控制电路还被配置为将读控制信号传输到所述链中的下一个装置。
11.根据权利要求7所述的存储装置，其中，当所述命令是写命令时，所述控制电路还被配置为将所述第二控制输入端口上的信号传输到所述链中的下一个装置。
12.根据权利要求11所述的存储装置，其中，在所述第三控制输入端口上的信号界定了以所述链中的另一个存储装置为目的的读数据分组请求(RDPR)。
13.根据权利要求12所述的存储装置，其中，当所述命令是写命令时，所述控制电路还被配置为暂停将写控制信号传输到所述链中的下一个装置。
14.根据权利要求1所述的存储装置，其中，当所述命令是读命令时，所述控制电路还响应于读控制信号被置为无效，暂停将数据从所述内部存储器传输到所述数据输出端口上。
15.根据权利要求14所述的存储装置，其中，在所述控制电路暂停将数据从所述内部存储器传输到所述数据输出端口上的期间，所述控制电路还被配置为将数据从所述数据输入端口传输到所述数据输出端口并且将所述第一、第二和第三控制输入上的信号传输到所述链中的下一个装置。
16.根据权利要求15所述的存储装置，其中，当所述命令是读命令时，所述控制电路还响应于读控制信号的重新有效，恢复将数据从所述内部存储器传输到所述数据输出端口上。
17.根据权利要求1所述的存储装置，其中，当所述命令是写命令时，所述控制电路还响应于写控制信号被置为无效，暂停将经由所述数据输入端口捕获的数据写到所述内部存储器。
18.根据权利要求17所述的存储装置，其中，在所述控制电路暂停将经由所述数据输入端口捕获的数据写到所述内部存储器的期间，所述控制电路还被配置为将所捕获的数据从所述数据输入端口传输到所述数据输出端口，并且将在所述第一、第二和第三控制输入上的信号传输到所述链中的下一个装置。
19.根据权利要求18所述的存储装置，其中，当所述命令是写命令时，所述控制电路还响应于写控制信号的重新有效，恢复将从所述数据输入端口捕获的数据写到所述内部存储器。
20.根据权利要求1所述的存储装置，其中，所述数据输入端口和所述数据输出端口中的每一个都包括多个引脚，用于向该存储装置以及从该存储装置并行传输数据。
21.根据权利要求1所述的存储装置，其中，在从存储控制器接收的至少一个时钟信号的转换边沿处访问读控制信号和写控制信号。
22.根据权利要求1所述的存储装置，其中，所述命令是突发数据加载启动命令、突发数据加载命令、写链路配置寄存器命令、突发数据读启动命令、突发数据读命令和读状态寄存器命令中的至少一个。
23.根据权利要求1所述的存储装置，其中，所述内部存储器包括固态存储器。
24.根据权利要求1所述的存储装置，其中，所述内部存储器包括半导体存储器。
25.根据权利要求1所述的存储装置，其中，所述内部存储器包括下列中的至少一个：易失性存储器、非易失性存储器、易失性和非易失性存储器的组合。
26.根据权利要求1所述的存储装置，其中，所述内部存储器包括闪存。
27.根据权利要求1所述的存储装置，包括NAND闪存EEPROM、NOR闪存EEPROM、AND闪存EEPROM、DiNOR闪存EEPROM、串行闪存EEPROM、DRAM、SRAM、ROM、EPROM、FRAM、MRAM和PCRAM中的至少一个。
28.一种存储系统，包括连接到根据权利要求1所述的存储装置的链的存储控制器。
29.一种用于由能够连接到串行连接的存储装置的链的存储控制器执行的方法，所述方法包括：
使读数据控制信号有效，以界定以所述链中的第一目标存储装置为目的的读数据分组请求(RDPR)；
使写数据控制信号有效，以界定以所述链中的第二目标存储装置为目的的写数据分组(WDP)；
所述RDPR和所述WDP长度不同。
30.根据权利要求29所述的方法，还包括：
在使写数据控制信号有效的同时，将要写到第二目标存储装置的数据放置到数据输出端口上。
31.根据权利要求30所述的方法，还包括：
使命令和地址控制信号有效，以界定以第一目标存储装置为目的的第一命令和地址分组(CAP)，该第一CAP提醒第一目标存储装置注意所述RDPR；
使命令和地址控制信号有效，以界定以第二目标存储装置为目的的第二命令和地址分组(CAP)，该第二CAP提醒第二目标存储装置注意所述WDP。
32.根据权利要求31所述的方法，其中，将所述第一CAP构造为包含突发数据读启动命令、突发数据读命令和读状态寄存器命令中的至少一个。
33.根据权利要求31所述的方法，其中，将所述第二CAP构造为包含突发数据加载启动命令、突发数据加载命令和写链路配置寄存器命令中的至少一个。
34.根据权利要求31所述的方法，还包括：
在使命令和地址信号控制信号有效以界定所述第一CAP的同时，将以第一目标存储装置为目的的命令和地址信息放置到所述数据输出端口上；以及
在使命令和地址信号控制信号有效以界定所述第二CAP的同时，将以第二目标存储装置为目的的命令和地址信息放置到所述数据输出端口上。
35.根据权利要求34所述的方法，其中，以第一目标存储装置为目的的命令和地址信息包括该第一目标存储装置的标识符，并且其中，以第二目标存储装置为目的的命令和地址信息包括该第二目标存储装置的标识符。
36.根据权利要求29所述的方法，还包括使读数据控制信号无效，以暂停所述RDPR；并且使读数据控制信号重新有效，以恢复所述RDPR。
37.根据权利要求36所述的方法，其中，在暂停RDP的同时，使写数据控制信号有效。
38.根据权利要求29所述的方法，还包括使写数据控制信号无效，以暂停所述WDP；并且使写数据控制信号重新有效，以恢复所述WDP。
39.根据权利要求38所述的方法，其中，在暂停所述WDP的同时使读数据控制信号有效。
40.根据权利要求29所述的方法，还包括生成至少一个时钟信号，其中，在所述至少一个时钟信号的转换边沿处访问读数据控制信号和写数据控制信号。
41.根据权利要求29所述的方法，还包括：
在存储控制器的控制输入端口处，检测从所述链中的最后存储装置接收的命令和地址控制信号的有效性；
当所接收的命令和地址控制信号为有效时，在所述存储控制器的数据输入端口处接收来自所述最后存储装置的数据；
所接收的数据包括响应于所述RDPR从第二目标存储装置读取的数据。
42.一种用于由能够连接到串行连接的存储装置的链的存储控制器执行的方法，所述方法包括：
使读数据控制信号有效，以界定以所述链中的第一目标存储装置为目的的读数据分组请求(RDPR)；
使写数据控制信号有效，以界定以所述链中的第二目标存储装置为目的的写数据分组(WDP)；
其中所述RDPR和所述WDP在时间上是彼此交错的。
43.根据权利要求42所述的方法，还包括：
在使写数据控制信号有效的同时，将要写到第二目标存储装置的数据放置到数据输出端口上。
44.根据权利要求43所述的方法，还包括：
使命令和地址控制信号有效，以界定以第一目标存储装置为目的的第一命令和地址分组(CAP)，该第一CAP提醒第一目标存储装置注意所述RDPR；
使命令和地址控制信号有效，以界定以第二目标存储装置为目的的第二命令和地址分组(CAP)，该第二CAP提醒第二目标存储装置注意所述WDP。
45.根据权利要求44所述的方法，其中：
所述第一CAP传送突发数据读启动命令、突发数据读命令和读状态寄存器命令中的至少一个；以及
所述第二CAP传送突发数据加载启动命令、突发数据加载命令和写链路配置寄存器命令中的至少一个。
46.根据权利要求44所述的方法，还包括：
在使命令和地址信号控制信号有效以界定所述第一CAP的同时，将以第一目标存储装置为目的的命令和地址信息放置到所述数据输出端口上；以及
在使命令和地址信号控制信号有效以界定所述第二CAP的同时，将以第二目标存储装置为目的的命令和地址信息放置到所述数据输出端口上。
47.根据权利要求46所述的方法，其中，以第一目标存储装置为目的的命令和地址信息包括该第一目标存储装置的标识符，并且其中，以第二目标存储装置为目的的命令和地址信息包括该第二目标存储装置的标识符。
48.根据权利要求42所述的方法，还包括使读数据控制信号无效，以暂停所述RDPR；并且使读数据控制信号重新有效，以恢复所述RDPR。
49.根据权利要求48所述的方法，其中，在暂停PDR的同时使写数据控制信号有效。
50.根据权利要求42所述的方法，还包括使写数据控制信号无效，以暂停所述WDP；并且使写数据控制信号重新有效，以恢复所述WDP。
51.根据权利要求50所述的方法，其中，在暂停所述WDP的同时使读数据控制信号有效。
52.根据权利要求42所述的方法，还包括生成至少一个自由运行的时钟信号，其中，在所述至少一个自由运行的时钟信号的转换边沿处访问读数据控制信号和写数据控制信号。
53.根据权利要求42所述的方法，还包括；
在所述存储控制器的控制输入端口处，检测从所述链中的最后存储装置接收的命令和地址控制信号的有效性；
当所接收的命令和地址控制信号为有效时，在所述存储控制器的数据输入端口处接收来自所述最后存储装置的数据；
所接收的数据包括响应于所述RDPR从第二目标存储装置读取的数据。
54.一种能够连接到链中的下一个装置的存储装置，包括：
输入/输出接口；
内部存储器；
控制电路；
其中，所述控制电路被配置为识别经由所述接口接收的、并且以该存储装置为目的的命令；
其中，当所述命令是以该存储装置为目的的读命令时，所述控制电路还被配置为：
通过将数据经由所述接口从所述内部存储器发送到下一个装置，来对经由所述接口接收的读控制信号作出响应；以及
经由所述接口将经由所述接口接收的写控制信号传输到下一个装置；
其中，当所述命令是以该存储装置为目的的写命令时，所述控制电路还被配置为：
通过将从所述接口捕获的数据写到所述内部存储器来对写控制信号作出响应；以及
经由所述接口将经由所述接口接收的读控制信号传输到下一个装置。
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