TW201344700A - 串聯裝置中的獨立寫讀控制 - Google Patents

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Abstract

記憶體裝置，包含：第一控制輸入埠、第二控制輸入埠、第三控制輸入埠、資料輸入埠、資料輸出埠、內部記憶體、及控制電路。該控制電路回應於該第一控制輸入埠上的控制訊號，以透過該資料輸入埠擷取命令及位址資訊。當該命令為讀取命令時，該控制電路另回應於該第二控制輸入埠上的讀取控制訊號，以從該內部記憶體轉送與該位址資訊相關聯的資料到該資料輸出埠上。當該命令為寫入命令時，該控制電路回應於該第三控制輸入埠上的寫入控制訊號，以將透過該資料輸入埠所擷取之資料寫入到該內部記憶體內與該位置資訊相關聯的位置中。

Description

串聯裝置中的獨立寫讀控制
本發明係相關於半導體記憶體裝置。
諸如例如記憶體裝置等裝置通常被串聯。串聯裝置的每一個之操作由控制器控制。在裝置為記憶體裝置的事例中，希望獨立存取串聯裝置的每一個。
發明的第一廣泛態樣試圖提供記憶體裝置，包含第一控制輸入埠、第二控制輸入埠、第三控制輸入埠、資料輸入埠、資料輸出埠、內部記憶體、及控制電路。控制電路回應於第一控制輸入埠上的控制訊號，以透過資料輸入埠擷取命令及位址資訊。當命令為讀取命令時，控制電路另回應於第二控制輸入埠上的讀取控制訊號，以從內部記憶體轉送與位址資訊相關聯的資料到資料輸出埠上。當命令為寫入命令時，控制電路另回應於第三控制輸入埠上的寫入控制訊號，以將透過資料輸入埠所擷取之資料寫入到內部記憶體內與位址資訊相關聯的位置中。
第二廣泛態樣試圖提供由可連接到一連串串聯記憶體裝置之記憶體控制器所執行的方法。方法包含：使讀取資料控制訊號生效，以限定指定用於鏈的第一目標記憶體裝置之讀取資料封包請求(RDPR)；以及使寫入資料控制 訊號生效，以限定指定用於鏈的第二目標記憶體裝置之寫入資料封包(WDP)。在此第二態樣中，PDPR及WDP為不同長度。
第三廣泛態樣試圖提供由可連接到一連串串聯記憶體裝置之記憶體控制器所執行的方法。方法包含：使讀取資料控制訊號生效，以限定指定用於鏈的第一目標記憶體裝置之讀取資料封包請求(RDPR)；以及使寫入資料控制訊號生效，以限定指定用於鏈的第二目標記憶體裝置之寫入資料封包(WDP)。在此第三態樣中，RDPR及WDP係彼此時間交錯。
第四廣泛態樣試圖提供可連接到鏈的下一裝置之記憶體裝置，包含：輸入/輸出介面；內部記憶體；以及控制電路。控制電路係組構成辨識透過介面所接收且指定用於記憶體裝置之命令。當命令為指定用於記憶體裝置的讀取命令時，控制電路係另組構成：藉由透過介面從內部記憶體朝下一裝置發送資料，以回應於透過介面所接收之讀取控制訊號；以及透過介面朝下一裝置轉送透過介面所接收的寫入控制訊號。當命令為指定用於記憶體裝置的寫入命令時，控制電路係另組構成：藉由將從介面所擷取的資料寫入到內部記憶體，以回應於寫入控制訊號；以及透過介面朝下一裝置轉送透過介面所接收的讀取控制訊號。
在審視連同附圖之本發明的特定實施例之下面說明時，精於本技藝之人士將更加明白本發明的其他態樣及特徵。
通常，本發明的某些實施例提供架構，以獨立控制半導體裝置的串聯互連中之資料的寫讀。因此，參考圖1A，圖示有記憶體系統，其包含記憶體控制器10及串聯記憶體裝置的鏈(或環)20。記憶體控制器10可包含時脈產生器、控制邏輯、介面電路、及將使記憶體控制器10能夠執行此處所說明的功能之其他元件。記憶體控制器10可被連接(如、透過匯流排)到外部電路(未圖示)，諸如與數位電子設備(如、相機、行動電話、可攜式電腦、電子書閱讀器等)相關聯的處理單元等。串聯記憶體裝置的鏈20包括第一記憶體裝置30；零或更多個中間記憶體裝置40、50；以及最後記憶體裝置60。在圖解實施例中，圖示兩個中間記憶體裝置，即、第一中間記憶體裝置40及第二中間記憶體裝置50。然而，應明白並不特別限制中間記憶體裝置的數目。
記憶體系統實施多工式串聯匯流排架構，以經由鄰接對的記憶體裝置30、40、50、60之間的一連串鏈結來轉送諸如命令、位址、及資料等資訊。因此，記憶體控制器10及記憶體裝置30、40、50、60的每一個係設置有輸入/輸出介面，其包括攜帶各自訊號之複數個埠。尤其是，特定記憶體裝置包含：沿著引導自先前裝置之鏈結攜帶各自輸入訊號之複數個輸入埠；與沿著引導到下一裝置之鏈結攜帶各自輸出訊號之複數個輸出埠。下面將進一步詳細說明上述的埠及訊號。
從第一記憶體裝置30的觀點，設置有串列資料輸入埠Dn-30及串列資料輸出埠Qn-30，其各個可包括一或更多個接腳。串列資料輸入埠Dn-30攜帶資料訊號SD-30，其發源自記憶體控制器10的串列資料輸出埠Qn-10作為資料訊號SD-30。關於其部分，串列資料輸出埠Qn-30攜帶資料訊號到鏈20中下一記憶體裝置(即、第一中間記憶體裝置40)的串列資料輸入埠Dn-40。在串列資料輸入埠Dn-30及串列資料輸出埠Qn-30分別包括複數個資料輸出及輸出接腳之事例中，值“n”意指實際上被用於通訊之一組接腳，稱為“目前鏈結寬度”。如此，n{0}用於1位元目前鏈結寬度；n{0,1}用於2位元目前鏈結寬度；n{0,1,2,3}用於4位元目前鏈結寬度；n{0,1,2,3,4,5,6,7}用於8位元目前鏈結寬度：等等。由特定裝置所使用之“目前鏈結寬度”可經由鏈結組態暫存器程式化，以利用裝置封包的可用資料輸入及輸出接腳(稱為“最大鏈結寬度”)之1,2,4，或8。此特徵使第一記憶體裝置30能夠在具有具有較小或較大最大鏈結寬度之其他記憶體裝置的鏈中操作，假設它們全都被程式化以使用相同的目前鏈結寬度。
額外參考圖1B，第一記憶體裝置30另包括三個控制輸入埠，即、命令選通輸入埠CSI-30、寫入資料選通輸入埠WDSI-30、及讀取資料選通輸入埠RDSI-30。這些控制輸入埠攜帶來自記憶體控制器10的各自控制訊號。尤其是，命令選通輸入埠CSI-30攜帶命令/位址控制訊號SCSI- 30，其發源自命令/位址控制訊號SCSO-10的形式之記憶體控制器10的命令選通輸出埠CSO-10。同樣地，寫入資料選通輸入埠WDSI-30攜帶寫入資料控制訊號SWDSI-30，其發源自寫入資料控制訊號SWDSO-10的形式之記憶體控制器10的寫入資料選通輸出埠WDSO-10。最後，讀取資料選通輸入埠RDSI-30攜帶讀取資料控制訊號SRDSI-30，其發源自讀取資料控制訊號SRDSO-10的形式之記憶體控制器10的讀取資料選通輸出埠RDSO-10。
第一記憶體裝置30係亦設置有命令選通輸出埠CSO-30、寫入資料選通輸出埠WDSO-30、及讀取資料選通輸出埠RDSO-30，其各自連接到鏈20中下一記憶體裝置(即、第一中間記憶體裝置40)的命令選通輸入埠CSI-40、寫入資料選通輸入埠WDSI-40、及讀取資料選通輸入埠RDSI-40。
第一記憶體裝置30包括裝置控制電路31，用以執行裝置操作；ID暫存器33，用以儲存指定裝置識別符(ID)(或“裝置位址”)：以及記憶體35，用以儲存資料。裝置控制電路31執行資料寫入至及資料讀取自記憶體35及其他。
現在回到鏈20中其他記憶體裝置，第一中間記憶體裝置40、第二中間記憶體裝置50、及最後記憶體裝置60各個包括一組類似的輸入及輸出埠，具有類似的互連在鄰接記憶體裝置之間。在最後記憶體裝置60的事例中，命令選通輸出埠CSO-60係連接到記憶體控制器10的命令選 通輸入埠CSI-10，寫入資料選通輸出埠WDSO-60係連接到記憶體控制器10的寫入資料選通輸入埠WDSI-10，讀取資料選通輸出埠RDSO-60係連接到記憶體控制器10的讀取資料選通輸入埠RDSI-10，以及串列資料輸出埠Qn-60係連接到記憶體控制器10的串列資料輸入埠Dn-10。
除了在鏈20的鄰接裝置之間的給定鏈結上所攜帶之訊號外，記憶體系統亦提供直接從記憶體控制器10攜帶到記憶體裝置30、40、50、60的每一個之一組訊號。例如，第一記憶體裝置30包括時脈輸入埠CK/CK#-30，其攜帶一對不同時脈訊號SCK/SCK#(如、自由運行時脈訊號)；以及選用地晶片賦能埠CE#-30，其攜帶晶片賦能訊號SCE#；以及重設埠RST#-30，其攜帶重設訊號SRST#。在特定非限制性實施例中，時脈訊號SCK/SCK#可發源自記憶體控制器10的時脈輸出埠CK/CK#-10及可以多落點匯流排架構的形式實施，使得它們共同被饋入到記憶體裝置30、40、50、60。在其他實施例中，時脈訊號SCK/SCK#可被傳播在環/鏈附近。在其他實施例中，可提供單端時脈訊號。有關它們的部分，晶片賦能訊號SCE#及晶片重設訊號SRST#同樣可分別從記憶體控制器10的晶片賦能埠CE#-10及晶片重設埠RST#-10被共同饋入到記憶體裝置30、40、50、60。當然，專屬組態也可以，但是需要更多的訊號線及記憶體控制埠。
在操作中，記憶體控制器10使資料能夠經由使用封包為基的通訊協定被寫入至及讀取自鏈20中的個別記憶 體裝置。為了參加封包為基的通訊協定，記憶體裝置30、40、50、60的每一個被指定有用於參加協定之各自的裝置識別符(ID)(或“裝置位址”)。在初始化階段期間，可由記憶體控制器10指定記憶體裝置30、40、50、60的識別符(ID)(或“裝置位址”)。例如，記憶體控制器10發送記憶體裝置30的裝置識別符，以及在回應時，記憶體裝置30儲存裝置識別符在ID暫存器33中。另一選擇是，記憶體裝置30、40、50、60的識別符可被硬編碼在記憶體裝置本身中，及在發現階段期間被記憶體控制器10發現。為了正常操作，記憶體裝置30、40、50、60被賦能但未被重設。也就是說，未使重設訊號生效(即、SRST#是高的)及使晶片賦能訊號生效(即、SCE#是低的)。在系統的開機序列期間使重設訊號SRST#生效，以初始化所有連接的記憶體裝置。
記憶體控制器的操作
圖2為根據封包為基的通訊協定可由記憶體控制器10執行之步驟圖。尤其是，在步驟210中，記憶體控制器10辨識希望寫入資料或讀取資料之“目標記憶體裝置”。目標記憶體裝置可以是記憶體裝置30、40、50、60的任一個。
在步驟220中，記憶體控制器10發出指定用於目標記憶體裝置的命令/位址封包(CAP)。CAP特別被規劃成運送目標記憶體裝置的識別符及欲待執行之想要的操作 (如、讀取或寫入)與包含在操作中及亦可能是期間(如、一些位元組的期別)之記憶體位址(如、起始位址)。如圖4所示，CAP係藉由控制命令選通輸出埠CSO-10上之命令/位址控制訊號所產生，同時將有關CAP的資料(諸如操作碼或位址等)置放在串列資料輸出埠Qn-10上。在圖4中，“DA”、“OP”、“ADD”、及“EDC”分別意指目標裝置的裝置位址(或識別符)、操作碼(其識別欲待執行的特定操作)、記憶體裝置的記憶體單元陣列中之行及/或列位址、及錯誤偵測碼。回到圖2，一旦已發出指定用於目標記憶體裝置的CAP，則分別依據欲待執行的操作是寫入或讀取，記憶體控制器10發出寫入資料封包(WDP)或讀取資料封包請求(RDPR)(見步驟230)。
尤其是，在寫入操作的事例中，記憶體控制器10等待發送CAP之後發送WDP之前的tCWDL之期間(步驟240)(步驟250)。此延遲使目標記憶體裝置能夠辨識CAP，及使自己就緒以處理接下來的WDP。為了發送WDP，記憶體控制器10使寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10生效，及輸出資料訊號SQ-10到串列資料輸出埠Qn-10上。由資料訊號SQ-10所運送的資料被寫入到目標記憶體裝置，開始於由先前發出的CAP所指定之位址。WDP係受寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10生效期間之時間限定。換言之，WDP可由以時間間隔開的複數個部分所 組成，此種部分對應於寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10生效期間之時間週期。
另一選擇是，在讀取操作的事例中，記憶體控制器10等待發送CAP之後發送RDPR之前的tCRDL之期間(步驟260)(步驟270)。此延遲使目標記憶體裝置能夠辨識CAP，及使自己就緒以處理接下來的RDPR。為了發送RDPR，記憶體控制器10使讀取資料選通輸出埠RDSO-10上的讀取資料控制訊號SRDSO-10生效。RDPR係受讀取資料選通輸出埠RDSO-10上的讀取資料控制訊號SRDSO-10生效期間之時間限定。換言之，RDPR可由以時間間隔開的複數個部分所組成，此種部分對應於讀取資料選通輸出埠RDSO-10上的讀取資料控制訊號SRDSO-10生效期間之時間週期。
記憶體裝置的操作
圖3A至3C圖解根據封包為基的通訊協定，可由包括目標記憶體之記憶體裝置30、40、50、60的任何特定一個記憶體裝置執行之步驟。在步驟310中，特定記憶體裝置(可以是或不是目標裝置)接收CAP，反之在步驟311中，特定記憶體裝置轉寄CAP到“下一裝置”。依據鏈20中特定記憶體裝置的位置，此種下一裝置為鏈20中另一記憶體裝置或者記憶體控制器10。
額外參考圖5，圖示有圖解當特定記憶體裝置為記憶體裝置30時之CAP的接收及轉寄之例示時序圖。可看見 在某段時間週期使命令選通輸入埠CSI-30生效，及在此時間週期期間，串列資料輸入埠Dn-30攜帶資料訊號。如上述，此資料訊號被規劃以包含目標記憶體裝置的識別符、欲待執行的操作、記憶體位置及/或有關CAP的其他資訊。資料訊號中的資訊係由特定記憶體裝置決定(如、解碼)。此外，在輸入-輸出潛伏時間tIOL(此事例為1時脈週期)之後將CAP轉寄到下一裝置。在此特定例子中，串列資料輸入埠Dn-30上的資料訊號被轉送到串列資料輸出埠Qn-30，及限定CAP之命令選通輸入埠CSI-30上的訊號被轉送到命令選通輸出埠CSO-30。
現在回到圖3A，假設特定記憶體裝置已決定包含在CAP中的資訊。在步驟312中，特定記憶體裝置比較CAP中的識別符與其自己的指定識別符。依據想要的實施，可在步驟311之前、之後、或期間執行步驟312。若特定記憶體裝置未辨識CAP中的識別符為其自己的識別符，則特定記憶體裝置推斷其非目標記憶體裝置及不會對CAP採取進一步行動。此外，若決定其非目標記憶體裝置，則特定記憶體裝置將不會留意任何隨後的WDP或RDPR或者由記憶體控制器10所發出者。因此，特定記憶體裝置僅朝下一裝置傳播接收的控制訊號。尤其是，此包括將任何接收的讀取資料控制訊號從其讀取資料選通輸入埠轉送到其讀取資料選通輸出埠，將任何接收的寫入資料控制訊號從其寫入資料選通輸入埠轉送到寫入資料選通輸出埠，以及將任何接收的資料訊號從其串列資料輸入埠轉送到其 串列資料輸出埠。
回到步驟312，現在考慮特定記憶體裝置確實辨識CAP中的識別符為其自己的識別符之事例。此意味特定記憶體裝置事實上為目標記憶體裝置。為了簡化標記，目標記憶體裝置被表示作“X”，其中X{30,40,50,60}。因此，在步驟313中，目標記憶體裝置X決定欲待執行的命令之本質(如、讀取或寫入)，儲存任何位址資訊(如、讀取或寫入用起始位址)，及變得留意來自記憶體控制器10的進一步發信。
在寫入命令的事例中，參考圖3B，在步驟320中，目標記憶體裝置X進入“寫入模式”，在此期間目標記憶體裝置X留意寫入資料選通輸入埠WDSI-X上之寫入資料控制訊號SWDSI-X的生效，其限定進來的WDP。若寫入資料選通輸入埠WDSI-X上之寫入資料控制訊號SWDSI-X失效(見步驟321的“NO(否)”分支)，則此表示中止寫入命令，及若其再生效，則此表示恢復寫入命令。當寫入命令被中止時的期間(即、步驟321的“NO(否)”分支)，串列資料輸入埠Dn-X上所接收的資料訊號被轉送到串列資料輸出埠Qn-X(步驟328)。
另一方面，當寫入操作正在進行時的期間(即、步驟321的“YES(是)”分支)，目標記憶體裝置X繼續擷取(如、鎖定)串列資料輸入埠Dn-X上所接收的資料訊號SD-X到頁面緩衝器(步驟323)。頁面緩衝器被寫入到目標記憶體裝置X的內部記憶體，如此處下面將進一步詳細 說明一般。在寫入資料選通輸入埠WDSI-X上的寫入資料控制訊號SWDSI-X維持生效的同時，與時脈訊號SCK/CK#同步執行此操作，藉以使資料能夠被串列寫入到目標記憶體裝置X。(資料轉送可被附註到時脈訊號SCK/CK#的過渡邊緣，藉以每一時脈週期出現兩次)。再者，因為目標記憶體裝置X為資料的預期接受者，所以無須沿著鏈20進一步傳播接收的資料。如此，目標記憶體裝置X未使寫入資料選通輸出埠WDSO-X上的寫入資料控制訊號SWDSO-X生效(步驟324)。再者，目標記憶體裝置X未將資料訊號SD-X從串列資料輸入埠Dn-X轉送到串列資料輸出埠Qn-X(步驟325)。
此外，儘管目標記憶體裝置X在寫入模式，不管寫入操作正在進行還是中止，目標記憶體裝置X未回應讀取資料選通輸入埠RDSI-X上的讀取資料控制訊號SRDSI-X之生效。因此，目標記憶體裝置X僅將讀取資料控制訊號SRDSI-X從讀取資料選通輸入埠RDSI-X轉送到讀取資料選通輸出埠RDSO-X(步驟326)。如此進行以便不干擾記憶體控制器10可能在利用鏈20中別處之另一記憶體裝置實施的處理中之讀取操作。
上述步驟(321-326)繼續被執行，直到WDP完成為止，如步驟327所概念圖解一般。可在先前接收的CAP中指定或者藉由來自控制器10的寫入資料控制訊號SWDSO-10期間來決定WDP之長度(有關位元組或字元的數目)。一旦WDP完成，在步驟329中目標記憶體裝置 X離開寫入模式。
額外參考圖6，圖示有圖解藉由目標記憶體裝置X對WDP的回應之例示時序圖。可看見在某段時間週期寫入資料選通輸入埠WDSI-X生效，及在此時間週期期間，串列資料輸入埠Dn-X攜帶資料訊號。資料訊號中的資訊被寫入到目標記憶體裝置X的內部記憶體。此外，若記憶體裝置X非目標記憶體裝置，則在輸入-輸出潛伏時間tIOL(此事例為1時脈週期)之後將寫入資料控制訊號及讀取資料控制訊號轉寄到下一裝置。然而，圖6圖示記憶體裝置X為目標記憶體裝置(及在寫入模式中)之情況，因此限定WDP之寫入資料選通輸入埠WDSI-X上的訊號未轉送到寫入資料選通輸出埠WDSO-X。
在讀取命令的事例中，參考圖3C，在步驟330中，目標記憶體裝置X進入“讀取模式”，在此期間目標記憶體裝置X留意讀取資料選通輸入埠RDSI-X上之讀取資料控制訊號SRDSI-X的生效，其限定進來的RDPR。若讀取資料選通輸入埠RDSI-X上之讀取資料控制訊號SRDSI-X失效(見步驟331的“NO(否)”分支)，則此表示中止讀取命令，及若其再生效，則此表示恢復讀取命令。當讀取命令被中止時的期間(即、步驟331的“NO(否)”分支)，串列資料輸入埠Dn-X上所接收的資料訊號被轉送到串列資料輸出埠Qn-X(步驟338)。
另一方面，當讀取操作正在進行時的期間(即、步驟331的“YES(是)”分支)，目標記憶體裝置X繼續將欲 待讀取自內部記憶體的資料置放到串列資料輸出埠Qn-X上(步驟332)。資料可被預擷取到頁面緩衝器內以準備接收RDPR。在讀取資料選通輸入埠RDSI-X上的讀取資料控制訊號SRDSI-X維持生效的同時，與時脈訊號SCK/CK#同步執行此操作，藉以使資料能夠被串列讀取自目標記憶體裝置X。(資料轉送可被附註到時脈訊號SCK/CK#的過渡邊緣，藉以每一時脈週期出現兩次)。再者，目標記憶體裝置X使讀取資料選通輸出埠RDSO-X上的讀取資料控制訊號SRDSO-X生效(步驟333)。以此方式，目標記憶體裝置X有效地產生讀取資料封包(RDP)，其係受讀取資料選通輸出埠RDSO-X上的讀取資料控制訊號SRDSO-X生效期間之時間限定。換言之，RDP係可由以時間間隔開的複數個部分所組成，此種部分對應於讀取資料選通輸出埠RDSO-X上的讀取資料控制訊號SRDSO-X生效期間之時間週期。
此外，儘管目標記憶體裝置X是在讀取模式，不管讀取操作正在進行還是中止，目標記憶體裝置X未回應寫入資料選通輸入埠WDSI-X上的寫入資料控制訊號SWDSI-X之生效。因此，目標記憶體裝置X將寫入資料控制訊號SWDSI-X從寫入資料選通輸入埠WDSI-X確實轉送到寫入資料選通輸出埠WDSO-X(步驟336)。如此進行以便不干擾記憶體控制器10可能在利用鏈20中別處之另一記憶體裝置實施的處理中之寫入操作。
上述步驟(331-333)繼續被執行，直到RDPR完成 為止，如步驟337所概念圖解一般。可在先前接收的CAP中指定或者藉由來自控制器10的讀取資料控制訊號SRDSO-10期間來決定RDPR之長度(有關位元組或字元的數目)。一旦RDPR完成，在步驟339中目標記憶體裝置X離開讀取模式。
額外參考圖7，圖示有圖解藉由目標記憶體裝置X對RDPR的回應之例示時序圖。可看見在某段時間週期讀取資料選通輸入埠RDSI-X生效。資訊係讀取自目標記憶體裝置X的內部記憶體，及在輸入-輸出潛伏時間tIOL(此事例為1時脈週期)之後輸出到串列資料輸出埠Qn-X。再者，在輸入-輸出潛伏時間tIOL之後將寫入資料控制訊號及讀取資料控制訊號轉寄到下一裝置。尤其是，圖7圖示被轉送到讀取資料選通輸出埠RDSO-X的限定RDP之讀取資料選通輸入埠RDSI-X上的訊號。
應明白讀取資料控制訊號與寫入資料控制訊號分開提供不同的記憶體裝置能夠被讀取或被寫入之獨立性，及能夠產生更快及/或更有效的性能。將提供兩非限制性使用事例作為圖解用。
例子1：相對於WDSI的RDSI偏移
考慮第一例示方案，其中第一中間記憶體裝置40將被寫入，並且其中最後記憶體裝置60將被讀取。假設記憶體控制器10發出指定用於第一中間記憶體裝置40的第一CAP，以回應第一中間記憶體裝置40進入寫入模式。同樣地，假設記憶體控制器10發出指定用於最後記憶體 裝置60的第二CAP，以回應最後記憶體裝置60進入讀取模式。現在，假設記憶體控制器10希望開始從最後記憶體裝置60讀取資料，但是因為一些原因，欲待寫入到第一中間記憶體裝置40之資料還無法用到記憶體控制器10。在此情況中，藉由使讀取資料選通輸出埠RDSO-10上的讀取資料控制訊號SRDSO-10生效，記憶體控制器10可發出讀取資料封包請求(RDPR)到最後記憶體裝置60，藉以初始化RDPR。然而，因為無法使用寫入資料，所以寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10維持失效。
現在假設幾個時脈週期後，欲待寫入到第一中間記憶體裝置40之資料變得可用到記憶體控制器10。在那點，先前發出的RDPR已在朝最後記憶體裝置60的途中。儘管如此，記憶體控制器10將資料置放到串列資料輸出埠Qn-10上，及使寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10生效，藉以初始化寫入資料封包(WDP)。同時，想起在先前在讀取資料選通輸出埠RDSO-10上使讀取資料控制訊號SRDSO-10生效。如此，WDP與RDPR彼此偏移，但是仍允許寫入操作(藉由第一中間記憶體裝置40)及讀取操作(藉由最後記憶體裝置60)能夠適當被執行。藉由讀取資料控制訊號SRDSO-10及寫入資料控制訊號SWDSO-10彼此獨立使此有利的功能有可能。
例子2：中止及恢復
考慮第二例示方案，其中正在讀取第一記憶體裝置30達某段顯著期間(如、檢索瀏覽用數位照片)。此意味記憶體控制器10藉由使記憶體控制器10的讀取資料選通輸出埠RDSO-10中之讀取資料控制訊號SRDSO-10繼續生效而正在發出RDPR的處理中。在第一記憶體裝置30中，到達讀取資料選通輸入埠RDSI-30之生效的讀取資料控制訊號SRDSI-30被轉送到讀取資料選通輸出埠RDSO-30，同時第一記憶體裝置30同步輸出資料訊號SQ-30到串列資料輸出埠Qn-30上。現在，在當讀取自第一記憶體裝置30正在進行之此時間期間，使其被假設記憶體控制器10希望寫入少量的資料到第二中間記憶體裝置50(如、用以更新控制資訊)。根據本發明的實施例，不必等待讀取操作被完成就可達成此。
尤其是，記憶體控制器10發出指定用於第二中間記憶體裝置50的CAP，以回應第二中間記憶體裝置50進入寫入模式。在此點，應明白不希望將資料置放到串列資料輸出埠Qn-10上，因為當到達第一記憶體裝置30時，此種資料將與正置放到串列資料輸出埠Qn-30上之資料造成混淆。因此，記憶體控制器10採取中止正在發出處理中之RDPR的步驟。尤其是，記憶體控制器10使記憶體控制器10的讀取資料選通輸出埠RDSO-10中之讀取資料控制訊號SRDSO-10失效。在第一記憶體裝置30中，失效的讀取資料控制訊號SRDSI-30到達讀取資料選通輸入埠 RDSI-30。回應地，第一記憶體裝置30轉送接收的讀取資料控制訊號SRDSI-30到讀取資料選通輸出埠RDSO-30，並且暫停輸出資料訊號SQ-30到串列資料輸出埠Qn-30上。如此，雖然第一記憶體裝置30維持在讀取模式中，但是讀取操作被中止。
在已使其讀取資料選通輸出埠RDSO-10中的讀取資料控制訊號SRDSO-10失效之後，記憶體控制器10將資料訊號SQ-10置放到串列資料輸出埠Qn-10上，及使寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10生效，藉以初始化寫入資料封包(WDP)。WDP被傳播過第一記憶體裝置30及第一中間記憶體裝置40，直到其到達第二中間記憶體裝置50為止。回應地，第二中間記憶體裝置50擷取其串列資料輸入埠Dn-50上的資料訊號SD-50。以此方式所擷取的資料被寫入到第二中間記憶體裝置50的內部記憶體。在寫入資料選通輸入埠WDSI-50上之寫入資料控制訊號SWDSI-50維持生效的同時，此操作與時脈訊號SCK/CK#同步執行，藉以使資料能夠被串列地寫入到第二中間記憶體裝置50。
一旦寫入操作被完成，記憶體控制器10可恢復(先前中止)包含第一記憶體裝置30之讀取操作。尤其是，記憶體控制器10使記憶體控制器10的讀取資料選通輸出埠RDSO-10中之讀取資料控制訊號SRDSO-10再生效。在第一記憶體裝置30中，再生效的讀取資料控制訊號SRDSI-30到達讀取資料選通輸入埠RDSI-30。甚至在中止 讀取操作期間仍維持在讀取模式中之第一記憶體裝置30辨識讀取資料控制訊號SRDSI-30的再生效，及恢復同步輸出資料訊號SQ-30到串列資料輸出埠Qn-30。同時，將讀取資料控制訊號SRDSI-30從讀取資料選通輸入埠RDSI-30轉送到讀取資料選通輸出埠RDSO-30。
如此，能夠中斷利用鏈20的一記憶體裝置之讀取操作，以便執行利用鏈20的不同記憶體裝置之寫入操作。此特徵可產生更有效的記憶體使用以及潛在的絕佳使用者經驗。以類似方式，記憶體控制器10可經由控制寫入資料控制訊號SWDSO-10來中止及恢復寫入操作。在中止或恢復寫入操作之事例中，希望記憶體控制器10能夠協調串列資料輸出埠Qn-10上的資料訊號SQ-10之控制與寫入資料選通輸出埠WDSO-10上的寫入資料控制訊號SWDSO-10之生效。
因此使用目前建議的技術，根據分開的寫入及讀取需求可使寫入及讀取資料長度不同。再者，已顯示出提供指定用於一記憶體裝置的RDPR與指定用於另一記憶體裝置的WDP之時間交錯如何有用。也就是說，RDPR的至少一部分落在WDP的兩部分之間，或者WDP的至少一部分落在RDPR的兩部分之間。在RDPR及WDP的每一個係由時間交錯的多個部分所組成之事例中，RDPR及WDP仍可以彼此時間交錯。
從上述說明，應明白記憶體系統的元件利用用以控制寫入資料封包(WDP)的專屬寫入資料控制訊號以及用以 控制讀取資料封包請求(RDPR)及讀取資料封包(RDP)的專屬讀取資料控制訊號。藉由此功能管理，由於藉由寫入資料控制訊號及讀取資料控制訊號分別提供獨立寫入及讀取資料長度控制，所以在寫入操作與讀取操作之間不需任何資料選通長度限制就可達成同時寫入及讀取(即、雙工)操作。因此，記憶體控制器10可具有更多彈性來控制記憶體裝置30、40、50、60與記憶體控制器10本身之間的通訊。
為了達成上述功能，記憶體裝置可被實施作如圖8所示，其圖解代表記憶體裝置的功能方塊圖，雖然在此事例中選擇第一記憶體裝置30，但是其他記憶體裝置40、50、60亦完全相同。參考圖8，因此，記憶體裝置30包括內部記憶體，諸如記憶體單元陣列801等，其依據設計變化，可以是單一堆積的記憶體單元陣列或者其可以是多個堆積的記憶體單元陣列。除了輸入/輸出介面及內部記憶體以外的是控制電路。尤其是，列解碼器802為給定及預解碼的列位址執行最後解碼處理。行解碼器804為給定及預解碼的行位址執行最後解碼處理。感測放大器和頁面緩衝器陣列803為記憶體單元陣列801之位元線的每一個執行感測及放大操作，臨時儲存感測的資料在頁面緩衝器中，並且擷取及臨時儲存輸入資料。內部電壓產生器805產生記憶體裝置30中其他電路區塊所使用之所需的電壓位準。列及行預解碼器和陣列控制電路806預解碼來自命令和位址處理單元809之給定列位址資訊及行位址資訊， 並且為列解碼器802、感測放大器和頁面緩衝器陣列803、及行解碼器804產生需要的控制訊號。資料控制單元和暫存器807處理及儲存所有必要的資料轉送資訊。組態暫存器808儲存各種可組構、可程式化、及可讀取和可寫入的暫存器資訊。
控制介面811接收及/或轉送各種控制輸入訊號，諸如SCSI-30、SCSO-30、SWDSI-30、SWDSO-30、SRDSI-30、SRDSO-30、SRST#、SCE#、及SCK/CK#等。亦產生內部時脈訊號：int_CSI、int_WDSI、及int_RDSI，以便控制輸入及輸出緩衝器812。在圖8中，為了簡化圖式未圖示內部時脈分佈及發信。命令和位址處理單元809處理經由內部訊號“sd in”所給定的所有命令指令及/或位址資訊。尤其是，當命令和位址處理單元809接收寫入命令(諸如Burst Data Load Start(叢發資料載入啟動)命令、Burst Data Load(叢發資料載入)命令、或Write Link Configuration Register(寫入鏈結組態暫存器)命令等)時，其產生內部訊號“write(寫入)”，其表示裝置30已進入寫入模式及指示輸入和輸出資料處理單元810開始處理串列資料輸入串流。另一方面，當命令和位址處理單元809接收讀取命令(諸如Burst Data Read Start(叢發資料讀取啟動)命令、Burst Data Read(叢發資料讀取)命令、或Read Status Register(讀取狀態暫存器)命令等)時，其產生內部訊號“read(讀取)”，其表示裝置已進入讀取模式及指示輸入和輸出資料處理單元810開始處理經 由‘sd out’的串列資料輸出串流。
圖9圖示記憶體控制器與鏈中記憶體裝置的第一個記憶體之間的互連之另一例子。記憶體控制器110、記憶體裝置130、及記憶體(MEM)135分別類似於圖1A所示之記憶體控制器10、記憶體裝置30、及記憶體35。在圖9中，來自記憶體控制器110的n位元平行資料被轉送到第一記憶體裝置130。同樣地，n位元平行資料被轉寄到第二記憶體裝置(未圖示)。裝置控制電路131寫入平行資料到記憶體裝置的記憶體135內。藉由裝置控制電路131從記憶體135讀取平行資料及轉送到第二記憶體裝置。資料寫入及讀取功能被執行，以回應於由記憶體控制器110所供應的識別符與儲存在ID暫存器133中之記憶體裝置130的指定位址識別符之間的匹配。
上述命令/位址封包(CAP)、寫入資料封包(WDP)、讀取資料封包(RDP)、及讀取資料封包請求(RDPR)可以是整數的位元組長，不管目前鏈結寬度(如、1、2、4、或8位元寬)為何。記憶體資料轉送可由起始位址及轉送長度所指定。例如，轉送長度係如從其上升邊緣到其下降邊緣之對應的寫入或讀取資料選通訊號(WDSI或RDSI)的長度所定義一般。
鑑於上述說明，可看出根據本發明的某些實施例之記憶體裝置實施下面特徵：(i)解碼/解釋控制資訊，以回應由命令選通輸入(CSI)訊號所控制之命令/位址封包(CAP)的接收； (ii)“寫入模式”中的操作，以賦能命令組，諸如“Burst Data Load Start(叢發資料載入啟動)”、“Burst Data Load(叢發資料載入)”、及“Write Link Configuration Register(寫入鏈結組態暫存器)”等；(iii)尤其是，當記憶體裝置在“寫入模式”時，寫入資料到內部記憶體，以回應由寫入資料選通輸入(WDSI)訊號所控制之寫入資料封包(WDP)；(iv)藉由寫入資料選通輸入(WDSI)的高及低控制之WDP的中止及恢復能力；(v)“讀取模式”中的操作，以賦能命令組，諸如“Burst Data Read(叢發資料讀取)”及“Read Status Register(讀取狀態暫存器)”等；(vi)尤其是，當記憶體裝置在“讀取模式”時，從內部記憶體讀取資料，以回應由讀取資料選通輸入(RDSI)訊號所控制之讀取資料封包請求(RDPR)；以及(vii)藉由讀取資料選通輸入(RDSI)的高及低控制之RDPR的中止及恢復能力。
因此，記憶體系統提供簡易的匯流排架構以及實際上無限制的可擴充記憶體密度。藉由專屬資料選通訊號(用於寫入資料封包的WDSI及用於讀取資料封包的RDSI)提供彈性的資料利用。
可將目前建議的技術應用到任何種類的固態記憶體系統，諸如NAND(反及)快閃電子可拭除可程式化唯讀記憶體(EEPROM)、NOR(反或)快閃電子可拭除可 程式化唯讀記憶體(EEPROM)、AND(及)快閃電子可拭除可程式化唯讀記憶體(EEPROM)、DiNOR快閃電子可拭除可程式化唯讀記憶體(EEPROM)、串列快閃電子可拭除可程式化唯讀記憶體(EEPROM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、可拭除可程式化唯讀記憶體(EPROM)、鐵磁性隨機存取記憶體(FeRAM或FRAM)、磁阻式隨機存取記憶體(MRAM)、及相變隨機存取記憶體(PRAM或PCRAM)等，以列舉幾種非限制性可能。
在上述實施例中，為了簡化，裝置元件及電路係彼此連接成如圖所示。在實際應用中，這些裝置元件、電路等等可彼此直接或經由其他裝置元件、電路等等間接連接。如此，在實際組態中，裝置元件、電路等等可彼此直接或間接耦合在一起。
本發明的上述實施例僅是例示性。在不違背僅由此處所附錄的申請專利範圍所定義之本發明的範疇之下，精於本技藝之人士對特定實施例可產生改變、修改、及變化。
X‧‧‧目標記憶體裝置
WDSI-X‧‧‧寫入資料選通輸入埠
Dn-X‧‧‧串列資料輸入埠
Qn-X‧‧‧串列資料輸出埠
WDSO-X‧‧‧寫入資料選通輸出埠
RDSI-X‧‧‧讀取資料選通輸入埠
RDSO-X‧‧‧讀取資料選通輸出埠
Dn-10‧‧‧串列資料輸入埠
Qn-10‧‧‧串列資料輸出埠
CSI-10‧‧‧命令選通輸入埠
WDSI-10‧‧‧寫入資料選通輸入埠
RDSI-10‧‧‧讀取資料選通輸入埠
CSO-10‧‧‧命令選通輸出埠
WDSO-10‧‧‧寫入資料選通輸出埠
RDSO-10‧‧‧讀取資料選通輸出埠
CK/CK#-10‧‧‧時脈輸出埠
CE#-10‧‧‧晶片賦能埠
RST#-10‧‧‧晶片重設埠
WDSO-10‧‧‧寫入資料選通輸出埠
Dn-30‧‧‧串列資料輸入埠
Qn-30‧‧‧串列資料輸出埠
CSI-30‧‧‧命令選通輸入埠
WDSI-30‧‧‧寫入資料選通輸入埠
RDSI-30‧‧‧讀取資料選通輸入埠
CSO-30‧‧‧命令選通輸出埠
WDSO-30‧‧‧寫入資料選通輸出埠
RDSO-30‧‧‧讀取資料選通輸出埠
CK/CK#-30‧‧‧時脈輸入埠
CE#-30‧‧‧晶片賦能埠
RST#-30‧‧‧重設埠
Dn-40‧‧‧串列資料輸入埠
CSI-40‧‧‧命令選通輸入埠
WDSI-40‧‧‧寫入資料選通輸入埠
RDSI-40‧‧‧讀取資料選通輸入埠
CSO-60‧‧‧命令選通輸出埠
WDSO-60‧‧‧寫入資料選通輸出埠
RDSO-60‧‧‧讀取資料選通輸出埠
Qn-60‧‧‧串列資料輸出埠
10‧‧‧記憶體控制器
20‧‧‧鏈
30‧‧‧第一記憶體裝置
31‧‧‧裝置控制電路
33‧‧‧識別符暫存器
35‧‧‧記憶體
40‧‧‧第一中間記憶體裝置
50‧‧‧第二中間記憶體裝置
60‧‧‧最後記憶體裝置
110‧‧‧記憶體控制器
130‧‧‧記憶體裝置
131‧‧‧裝置控制電路
133‧‧‧識別符暫存器
135‧‧‧記憶體
801‧‧‧記憶體單元陣列
802‧‧‧列解碼器
803‧‧‧感測放大器和頁面緩衝器陣列
804‧‧‧行解碼器
805‧‧‧內部電壓產生器
806‧‧‧列及行預解碼器和陣列控制電路
807‧‧‧資料控制單元和暫存器
808‧‧‧組態暫存器
809‧‧‧命令和位址處理單元
810‧‧‧輸入和輸出資料處理單元
811‧‧‧控制介面
812‧‧‧輸入及輸出緩衝器
現在將參考附圖經由例子說明本發明的實施例，其中：圖1A為記憶體控制器連接到一連串記憶體裝置之記憶體系統的方塊圖； 圖1B為記憶體控制器與鏈中記憶體裝置的第一個記憶體裝置之間的互連之例子的更多細節圖；圖2為根據本發明的特定非限制性實施例之記憶體控制器的操作之流程圖；圖3A-3C全體為根據本發明的特定非限制性實施例之記憶體裝置的操作之流程圖；圖4為從記憶體控制器的觀點之命令/位址封包(CAP)的時序圖；圖5為從記憶體裝置的觀點之命令/位址封包(CAP)的時序圖；圖6為從記憶體裝置的觀點之寫入資料封包(WDP)的時序圖；圖7為從記憶體裝置的觀點之讀取資料封包請求(RDPR)及讀取資料封包(RDP)的時序圖；圖8為根據本發明的特定非限制性實施例之記憶體裝置的方塊圖；以及圖9為記憶體控制器與鏈中記憶體裝置的第一個記憶體裝置之間的互連之另一例子圖。

Claims (54)

  1. 一種記憶體裝置，包含：第一控制輸入埠；第二控制輸入埠；第三控制輸入埠；資料輸入埠；資料輸出埠；內部記憶體；控制電路，其回應於該第一控制輸入埠上的控制訊號，以透過該資料輸入埠擷取命令及位址資訊；其中，當該命令為讀取命令時，該控制電路另回應於該第二控制輸入埠上的讀取控制訊號，以從該內部記憶體轉送與該位址資訊相關聯的資料到該資料輸出埠上；並且其中，當該命令為寫入命令時，該控制電路另回應於該第三控制輸入埠上的寫入控制訊號，以將透過該資料輸入埠所擷取之資料寫入到該內部記憶體內與該位址資訊相關聯的位置中。
  2. 根據申請專利範圍第1項之記憶體裝置，其中，該命令及位址資訊包含命令及位址封包(CAP)，其具有包括裝置識別符位元組、命令位元組及/或記憶體位址位元組之連貫位元組的串流。
  3. 根據申請專利範圍第1項之記憶體裝置，其中，該命令位元組運送有關欲待由目的地記憶體裝置執行的命令之資訊，並且其中，該CAP中之該位元組數目視該命 令而定。
  4. 根據申請專利範圍第1項之記憶體裝置，其中，若該寫入命令或該讀取命令係指定用於該記憶體裝置，則該控制電路回應於該寫入控制訊號或該讀取控制訊號。
  5. 根據申請專利範圍第1項之記憶體裝置，其中，該控制電路係另組構成從該第一控制輸入埠上的該控制訊號析取裝置識別符。
  6. 根據申請專利範圍第5項之記憶體裝置，其中，若該析取的裝置識別符匹配該記憶體裝置的指定識別符，則該控制電路回應於該寫入控制訊號或該讀取控制訊號。
  7. 根據申請專利範圍第1項之記憶體裝置，形成具有至少一其他記憶體裝置之鏈的一部分，其中，該控制電路係組構成將該第一控制輸入埠上之該控制訊號轉送到該鏈的下一裝置。
  8. 根據申請專利範圍第7項之記憶體裝置，其中，當該命令為讀取命令時，該控制電路係另組構成將該第三控制輸入埠上之該訊號轉送到該鏈的該下一裝置。
  9. 根據申請專利範圍第8項之記憶體裝置，其中，該第三控制輸入埠上的該訊號限定指定用於該鏈的另一記憶體裝置之寫入資料封包(WDP)。
  10. 根據申請專利範圍第7項之記憶體裝置，其中，當該命令為讀取命令時，該控制電路係另組構成將該讀取控制訊號轉送到該鏈的該下一裝置。
  11. 根據申請專利範圍第7項之記憶體裝置，其中， 當該命令為寫入命令時，該控制電路係另組構成將該第二控制輸入埠上之該訊號轉送到該鏈的該下一裝置。
  12. 根據申請專利範圍第11項之記憶體裝置，其中，該第三控制輸入埠上的該訊號限定指定用於該鏈的另一記憶體裝置之讀取資料封包請求(RDPR)。
  13. 根據申請專利範圍第12項之記憶體裝置，其中，當該命令為寫入命令時，該控制電路係另組構成中止轉送該寫入控制訊號到該鏈的該下一裝置。
  14. 根據申請專利範圍第1項之記憶體裝置，其中，當該命令為讀取命令時，該控制電路另回應於該讀取控制訊號的失效，以中止從該內部記憶體轉送資料到該資料輸出埠。
  15. 根據申請專利範圍第14項之記憶體裝置，其中，在當該控制電路已中止從該內部記憶體轉送資料到該資料輸出埠期間，該控制電路係另組構成從該資料輸入埠轉送資料到該資料輸出埠，及轉送該第一、第二、及第三控制輸入上的該等訊號到該鏈的該下一裝置。
  16. 根據申請專利範圍第15項之記憶體裝置，其中，當該命令為讀取命令時，該控制電路另回應於該讀取控制訊號的再生效，以恢復從該內部記憶體轉送資料到該資料輸出埠。
  17. 根據申請專利範圍第1項之記憶體裝置，其中，當該命令為寫入命令時，該控制電路另回應於該寫入控制訊號的失效，以中止寫入透過該資料輸入埠所擷取的資料 到該內部記憶體。
  18. 根據申請專利範圍第17項之記憶體裝置，其中，在當該控制電路已中止寫入透過該資料輸入埠所擷取的資料到該內部記憶體期間，該控制電路係另組構成從該資料輸入埠轉送該擷取資料到該資料輸出埠，及轉送該第一、第二、及第三控制輸入上的該等訊號到該鏈的該下一裝置。
  19. 根據申請專利範圍第18項之記憶體裝置，其中，當該命令為寫入命令時，該控制電路另回應於該寫入控制訊號的再生效，以恢復寫入從該資料輸入埠所擷取的資料到該內部記憶體。
  20. 根據申請專利範圍第1項之記憶體裝置，其中，該資料輸入埠及該資料輸出埠各個包括複數個針腳，用以平行運輸資料進及出該記憶體裝置。
  21. 根據申請專利範圍第1項之記憶體裝置，其中，在接收自記憶體控制器的至少一時脈訊號之過渡邊緣中參考該讀取控制訊號及該寫入控制訊號。
  22. 根據申請專利範圍第1項之記憶體裝置，其中，該命令為Burst Data Load Start(叢發資料載入啟動)命令、Burst Data Load(叢發資料載入)命令、Write Link Configuration Register(寫入鏈結組態暫存器)命令、Burst Data Read Start(叢發資料讀取啟動)命令、Burst Data Read(叢發資料讀取)命令、及Read Status Register(讀取狀態暫存器)命令的至少其中之一。
  23. 根據申請專利範圍第1項之記憶體裝置，其中，該內部記憶體包含固態記憶體。
  24. 根據申請專利範圍第1項之記憶體裝置，其中，該內部記憶體包含半導體記憶體。
  25. 根據申請專利範圍第1項之記憶體裝置，其中，該內部記憶體包含揮發性記憶體、非揮發性記憶體、及揮發性與非揮發性記憶體之組合的至少其中之一。
  26. 根據申請專利範圍第1項之記憶體裝置，其中，該內部記憶體包含快閃記憶體。
  27. 根據申請專利範圍第1項之記憶體裝置，其中，包含NAND Flash EEPROM(反及快閃電子可拭除可程式化唯讀記憶體)、NOR Flash EEPROM(反或快閃電子可拭除可程式化唯讀記憶體)、AND Flash EEPROM(及快閃電子可拭除可程式化唯讀記憶體)、DiNOR Flash EEPROM(DiNOR快閃電子可拭除可程式化唯讀記憶體)、Serial Flash EEPROM(串列快閃電子可拭除可程式化唯讀記憶體)、DRAM(動態隨機存取記憶體)、SRAM(靜態隨機存取記憶體)、ROM(唯讀記憶體)、EPROM(可拭除可程式化唯讀記憶體)、FRAM(鐵磁性隨機存取記憶體)、MRAM(磁阻式隨機存取記憶體)、及PCRAM(相變隨機存取記憶體)的至少其中之一。
  28. 一種記憶體系統，包含記憶體控制器，該記憶體控制器係連接到根據申請專利範圍第1項的一連串記憶體裝置。
  29. 一種方法，係由可連接到一連串串聯記憶體裝置之記憶體控制器所執行，該方法包含：使讀取資料控制訊號生效，以限定指定用於該鏈的第一目標記憶體裝置之讀取資料封包請求(RDPR)；使寫入資料控制訊號生效，以限定指定用於該鏈的第二目標記憶體裝置之寫入資料封包(WDP)；其中，該RDPR及該WDP為不同長度。
  30. 根據申請專利範圍第29項之方法，另包含：在使該寫入資料控制訊號生效的同時，將欲待寫入到該第二目標記憶體裝置的資料置放到資料輸出埠上。
  31. 根據申請專利範圍第30項之方法，另包含：使命令及位址控制訊號生效，以限定指定用於該第一目標記憶體裝置之第一命令及位址封包(CAP)，該第一CAP通知該第一目標記憶體裝置給該RDPR；使該命令及位址控制訊號生效，以限定指定用於該第二目標記憶體裝置之第二命令及位址封包(CAP)，該第二CAP通知該第二目標記憶體裝置給該WDP。
  32. 根據申請專利範圍第31項之方法，其中，該第一CAP被規劃成包含Burst Data Read Start(叢發資料讀取啟動)命令、Burst Data Read(叢發資料讀取)命令、及Read Status Register(讀取狀態暫存器)命令的至少其中之一。
  33. 根據申請專利範圍第31項之方法，其中，該第二CAP被規劃成包含Burst Data Load Start(叢發資料載 入啟動)命令、Burst Data Load(叢發資料載入)命令、及Write Link Configuration Register(寫入鏈結組態暫存器)命令的至少其中之一。
  34. 根據申請專利範圍第31項之方法，另包含：在使該命令及位址訊號控制訊號生效以限定該第一CAP的同時，將指定用於該第一目標記憶體裝置之命令及位址資訊置放到該資料輸出埠上；以及在使該命令及位址訊號控制訊號生效以限定該第二CAP的同時，將指定用於該第二目標記憶體裝置之命令及位址資訊置放到該資料輸出埠上。
  35. 根據申請專利範圍第34項之方法，其中，指定用於該第一目標記憶體裝置之該命令及位址資訊包含該第一目標記憶體裝置的識別符，並且其中，指定用於該第二目標記憶體裝置之該命令及位址資訊包含該第二目標記憶體裝置的識別符。
  36. 根據申請專利範圍第29項之方法，另包含使該讀取資料控制訊號失效以中止該RDPR，而使該讀取資料控制訊號再生效以恢復該RDPR。
  37. 根據申請專利範圍第36項之方法，其中，在中止該RDP的同時，該寫入資料控制訊號生效。
  38. 根據申請專利範圍第29項之方法，另包含使該寫入資料控制訊號失效以中止該WDP，而使該寫入資料控制訊號再生效以恢復該WDP。
  39. 根據申請專利範圍第38項之方法，其中，在中 止該WDP的同時，該讀取資料控制訊號生效。
  40. 根據申請專利範圍第29項之方法，另包含產生至少一時脈訊號，其中，在該至少一時脈訊號之過渡邊緣中參考該讀取資料控制訊號和該寫入資料控制訊號。
  41. 根據申請專利範圍第29項之方法，另包含：在該記憶體控制器的控制輸入埠中，偵測接收自該鏈的最後記憶體裝置之命令及位址控制訊號的生效；在該接收的命令及位址控制訊號生效同時，在該記憶體控制器的資料輸入埠中接收來自該最後記憶體裝置的資料；其中，該接收的資料包含讀取自該第二目標記憶體裝置的資料，以回應於該RDPR。
  42. 一種方法，係藉由可連接到一連串串聯記憶體裝置之記憶體控制器所執行，該方法包含：使讀取資料控制訊號生效，以限定指定用於該鏈的第一目標記憶體裝置之讀取資料封包請求(RDPR)；使寫入資料控制訊號生效，以限定指定用於該鏈的第二目標記憶體裝置之寫入資料封包(WDP)；其中，該RDPR及該WDP係彼此時間交錯。
  43. 根據申請專利範圍第42項之方法，另包含：在使該寫入資料控制訊號生效的同時，將欲待寫入到該第二目標記憶體裝置的資料置放到資料輸出埠上。
  44. 根據申請專利範圍第43項之方法，另包含：使命令及位址控制訊號生效，以限定指定用於該第一 目標記憶體裝置之第一命令及位址封包(CAP)，該第一CAP通知該第一目標記憶體裝置給該RDPR；使該命令及位址控制訊號生效，以限定指定用於該第二目標記憶體裝置之第二命令及位址封包(CAP)，該第二CAP通知該第二目標記憶體裝置給該WDP。
  45. 根據申請專利範圍第44項之方法，其中：該第一CAP運送Burst Data Read Start(叢發資料讀取啟動)命令、Burst Data Read(叢發資料讀取)命令、及Read Status Register(讀取狀態暫存器)命令的至少其中之一；以及該第二CAP運送Burst Data Load Start(叢發資料載入啟動)命令、Burst Data Load(叢發資料載入)命令、及Write Link Configuration Register(寫入鏈結組態暫存器)命令的至少其中之一。
  46. 根據申請專利範圍第44項之方法，另包含：在使該命令及位址訊號控制訊號生效以限定該第一CAP的同時，將指定用於該第一目標記憶體裝置之命令及位址資訊置放到該資料輸出埠上；以及在使該命令及位址訊號控制訊號生效以限定該第二CAP的同時，將指定用於該第二目標記憶體裝置之命令及位址資訊置放到該資料輸出埠上。
  47. 根據申請專利範圍第46項之方法，其中，指定用於該第一目標記憶體裝置之該命令及位址資訊包含該第一目標記憶體裝置的識別符，並且其中，指定用於該第二 目標記憶體裝置之該命令及位址資訊包含該第二目標記憶體裝置的識別符。
  48. 根據申請專利範圍第42項之方法，另包含使該讀取資料控制訊號失效以中止該RDPR，而使該讀取資料控制訊號再生效以恢復該RDPR。
  49. 根據申請專利範圍第48項之方法，其中，在中止該RDP的同時，該寫入資料控制訊號生效。
  50. 根據申請專利範圍第42項之方法，另包含使該寫入資料控制訊號失效以中止該WDP，而使該寫入資料控制訊號再生效以恢復該WDP。
  51. 根據申請專利範圍第50項之方法，其中，在中止該WDP的同時，該讀取資料控制訊號生效。
  52. 根據申請專利範圍第42項之方法，另包含產生至少一自由執行時脈訊號，其中，在該至少一自由執行時脈訊號之過渡邊緣中參考該讀取資料控制訊號和該寫入資料控制訊號。
  53. 根據申請專利範圍第42項之方法，另包含：在該記憶體控制器的控制輸入埠中，偵測接收自該鏈的最後記憶體裝置之命令及位址控制訊號的生效；在該接收的命令及位址控制訊號生效同時，在該記憶體控制器的資料輸入埠中接收來自該最後記憶體裝置的資料；該接收的資料包含讀取自該第二目標記憶體裝置的資料，以回應該RDPR。
  54. 一種記憶體裝置，可連接到鏈的下一裝置，包含：輸入/輸出介面；內部記憶體；控制電路；其中，該控制電路係組構成辨識透過該介面所接收且指定用於該記憶體裝置之命令；其中，當該命令為指定用於該記憶體裝置的讀取命令時，該控制電路係另組構成：藉由透過該介面從該內部記憶體朝該下一裝置發送資料，以回應於透過該介面所接收之該讀取控制訊號；以及透過該介面朝該下一裝置轉送透過該介面所接收的寫入控制訊號；其中，當該命令為指定用於該記憶體裝置的寫入命令時，該控制電路係另組構成：藉由將從該介面所擷取的資料寫入到該內部記憶體，以回應於寫入控制訊號；以及透過該介面朝該下一裝置轉送透過該介面所接收的讀取控制訊號。
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