JP4166979B2 - 不揮発性半導体メモリ装置、それのデータ入/出力制御方法及びメモリ応用システム - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置にかかり、より詳細には、メモリ装置に/からデータ列が入力/出力される間、メモリ装置の列アドレスを変更できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入/出力制御方法並びにメモリ応用システムに関するものである。
【0002】
【従来の技術】
データを書き直すことができる不揮発性半導体メモリ装置、特に、NAND型フラッシュメモリ装置は、ストリングのアレイを備え、各ストリングはストリング選択トランジスタと接地選択トランジスタとの間に直列連結された複数のメモリセルで構成される。NAND型フラッシュメモリ装置のデータ書き込み(又は、プログラム)動作において、図16に示すように、データ入力動作であることを示すコマンドの入力とプログラムされるメモリセルを指定するための列及び行アドレスの連続入力が実行される。次に、データ入力信号として書き込みイネーブル信号WEバー(バーはアッパバー、すなわち反転を意味する。以下同様)の連続的なローハイ遷移に同期して、特定単位のデータが入出力ピンI/Oi(i=0〜7)を通じて連続的に入力される。そのように入力されたデータは、レジスタ又はページバッファ回路のラッチに臨時に貯蔵される。その後、ページバッファ回路又はレジスタに臨時に貯蔵されたデータは同時にプログラムされる。NAND型フラッシュメモリ装置のデータ読み出し動作において、図17に示すように、データ出力動作(又は、読み出し動作)であることを示すコマンドの入力とメモリセルを指定するための列及び行アドレスの連続入力が実行される。次に、R/Bバー信号のロー区間の間、指定されたメモリセルのデータが感知され、そのように感知されたデータはメモリ装置の内部に存在するレジスタ又はページバッファ回路のラッチに臨時に貯蔵される。次に、データ出力信号として読み出しイネーブル信号REバーの連続的なハイロー遷移に同期して、レジスタに貯蔵された特定単位のデータが入出力ピンI/Oi(i=0〜7)を通じて連続的に出力される。
【0003】
NAND型フラッシュメモリ装置において、特定単位は、通常、“ページ”と呼ばれる。NAND型フラッシュメモリ装置は不揮発性を要求する固体ファイルストレージ(solid file storage)、デジタルボイスレコーダ(digital voice recorder)、デジタルスティールカメラ(dogital still camera)、又は、ポータブルシステムのような製品に適用され得る。そのような分野に適用されるNAND型フラッシュメモリ装置には、高速の読み出し及びプログラム動作が要求される。そのような要求は1バイト当たりの読み出し又はプログラム速度が向上するように、同時に感知/プログラムされるメモリセルの数を拡張することによって、又は、ページサイズを拡張することによって容易に達成できる。
【0004】
図18はフラッシュメモリ装置が適用されたシステムを示す構成図である。図18に示すメモリ応用システムは、ホスト10、メモリ制御器20、そして、NAND型フラッシュメモリ装置30で構成される。メモリ制御器20は制御ユニット22及びバッファメモリ24を有し、バッファメモリ24は2KBの貯蔵容量を有する第1データ貯蔵領域Aと64Bの貯蔵容量を有する第2データ貯蔵容量Bに分けられる。NAND型フラッシュメモリ装置30はメモリ制御器20によって制御され、メモリセルアレイ及びページバッファ回路36又はレジスタを含む。NAND型フラッシュメモリ装置のメモリセルアレイはメインフィールドアレイ32とスペアフィールドアレイ34に分けられる。メインフィールドアレイ32にはノーマルデータが貯蔵されるのに対して、スペアフィールドアレイ34にはノーマルデータに関した付加データ情報が貯蔵される。付加データ情報はエラー訂正及び検出コード(error correction and detection code:ECC)データ、アドレスマッピングデータ、そして、メモリブロックの均等な使用のためのウェアレベルデータ(wear leveling data)からなる。NAND型フラッシュメモリ装置のページサイズが2KB+64Bである場合、64Bに該当するメモリセルがスペアフィールドアレイ34の1ページを構成する。ウェアレベルデータを管理するシステムが米国特許第5,568,423号に“FLASH MEMORY WEARLEVELING SYSTEM PROVIDING IMMEDIATEDIRECT ACCESS TO MICROPROCESSOR”の名称で開示されている。
【0005】
動作説明において、説明の便宜のために、メモリ装置での書き込み又は読み出し動作の特定単位であるページサイズが2KB+64Bであり、2KBはノーマルデータを貯蔵するのに割り当てられ、64Bは付加データを貯蔵するのに割り当てられると仮定する。図18に示すメモリ応用システムでフラッシュメモリ装置の書き込み動作が実行される場合、先ず、ホスト10は512B単位で2KBのノーマルデータをメモリ制御器20に順次に伝送する。メモリ制御器20は伝送された2KBのノーマルデータをバッファメモリ24の第1データ貯蔵領域Aに臨時に貯蔵する。メモリ制御器20の制御ユニット22は第1データ貯蔵領域Aに貯蔵された2KBのノーマルデータを利用してエラー訂正及び検出コードデータ、アドレスマッピングデータ、そして、ウェアレベルデータの64Bの付加データを発生し、そのように発生された付加データをバッファメモリ24の第2データ貯蔵領域Bに臨時に貯蔵する。
【0006】
メモリ制御器20は、先ず、NAND型フラッシュメモリ装置の入出力構造に従って、2KBのノーマルデータをメモリ装置に順次に伝達する。NAND型フラッシュメモリ装置は、入出力構造に従って順次に伝達された2KBのノーマルデータを、メインフィールドアレイ32に対応する、2KBのページバッファ領域に臨時に貯蔵する。次に、メモリ制御器20は、NAND型フラッシュメモリ装置の入出力構造に従って64Bの付加データをメモリ装置に順次に伝達する。NAND型フラッシュメモリ装置は、入出力構造に従って順次に伝達された64Bの付加データを、スペアフィールドアレイ34に対応する、64Bのページバッファ領域に臨時に貯蔵する。2KB+64Bのデータ入力が完了した後、プログラム命令の入力に従って、ページバッファ回路36又はレジスタに臨時に貯蔵されたデータに対するプログラム動作が同時に実行される。
【0007】
図19はフラッシュメモリ装置が適用された他のメモリ応用システムを示す構成図である。図19に示すメモリ応用システムのメモリ制御器20’はNAND型フラッシュメモリ装置30’のページサイズより小さいバッファメモリ24’を有し、バッファメモリ24’はノーマルデータを貯蔵するための領域として512Bの第1データ貯蔵領域A’と付加データを貯蔵するための領域として16Bの第2データ貯蔵領域B’からなる。NAND型フラッシュメモリ装置30’は、図18と同一の2KB+64Bのページサイズを有し、メモリ制御器20’によって制御される。メモリ制御器20’のバッファメモリ24’サイズより大きいページサイズを有するNAND型フラッシュメモリ装置がシステムに適用される時、問題点が発生する。これを以下詳細に説明する。
【0008】
【発明が解決しようとする課題】
図19に示すメモリ応用システムでフラッシュメモリ装置の書き込み動作が実行される場合、先ず、ホスト10’は512Bのノーマルデータをメモリ制御器20’に伝送し、メモリ制御器20’は伝送された512Bのノーマルデータをバッファメモリ24’の第1データ領域A’に臨時に貯蔵する。メモリ制御器20’の制御ユニット22’は第1データ貯蔵領域A’に貯蔵された512Bのノーマルデータを利用して、エラー訂正及び検出コードデータ、アドレスマッピングデータ、そして、ウェアレベルデータの16Bの付加データを発生し、そのように発生された付加データをバッファメモリ24’の第2データ貯蔵領域B’に臨時に貯蔵する。
【0009】
メモリ制御器20’は、先ず、NAND型フラッシュメモリ装置の入出力構造に従って、512Bのノーマルデータをメモリ装置に順次に伝達する。NAND型フラッシュメモリ装置は、入出力構造に従って順次に伝達された512Bのノーマルデータをページバッファ回路36’又はレジスタに臨時に貯蔵する。次に、メモリ制御器20’はNAND型フラッシュメモリ装置の入出力構造に従って、16Bの付加データをメモリ装置に順次に伝達する。NAND型フラッシュメモリ装置は、入出力構造に従って順次に伝達された16Bの付加データをページバッファ回路36’又はレジスタに臨時に貯蔵する。この時、NAND型フラッシュメモリ装置のページサイズが2KB+64Bであるので、エラー訂正及び検出コード、アドレスマッピング及びウェアレベル情報を含む16Bの付加データは、図19に示すように、NAND型フラッシュメモリ装置のスペアフィールドアレイ34’に対応する64Bのページバッファ領域に割り当てられないで、512Bのノーマルデータと共にメインフィールドアレイ32’に対応する2KBのページバッファ領域に連続的に割り当てられてしまう。
【0010】
本発明は上記の点に鑑みなされたもので、高速読み出し及び書き込み動作を確保できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入/出力制御方法並びにメモリ応用システムを提供することを目的とする。
【0011】
また、本発明は、データの入出力の間、列アドレスを変更できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入/出力制御方法並びにメモリ応用システムを提供することを他の目的とする。
【0012】
さらに、本発明は、メモリインタフェースのバッファメモリサイズに関係なく、ページサイズを自由に拡張できる不揮発性半導体メモリ装置、具体的にはフラッシュメモリ装置及びそれのデータ入/出力制御方法並びにメモリ応用システムを提供することを更に他の目的とする。
【0013】
【課題を解決するための手段】
本発明の特徴によると、不揮発性半導体メモリ装置が提供され、メモリ装置には行と列のマトリックス形態に配列されたメモリセルを有するアレイと、このアレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチとが設けられる。メモリ装置はアドレスバッファ回路を含み、このアドレスバッファ回路は入出力ピンに提供される信号をアドレスとして貯蔵する。列アドレスレジスタはアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる。選択回路は列デコーダ回路と列ゲート回路で構成され、列アドレスレジスタから出力される列アドレスに応じて、ラッチを順次に選択する。データ入/出力回路は、入出力ピンを通じて入力されるデータをデータ入力信号に同期して選択されたラッチに伝達し、選択されたラッチに貯蔵されたデータをデータ出力信号に同期して入出力ピンに伝達する。制御回路は、データが選択されたラッチから入出力ピンに伝達される間、又は、入出力ピンからラッチに伝達される間、入出力ピンに外部アドレスが印加される時、入出力ピンに提供された外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する。
【0014】
このような装置によると、データの入出力の間、列アドレスレジスタの内容が新たな外部列アドレスによって更新され得る。
【0015】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【0016】
図1は本発明の第1実施形態による不揮発性半導体メモリ装置を示す構成図である。この実施形態において、不揮発性半導体メモリ装置はマルチプレッシング入出力ピン(又は、ポート)を有するNAND型フラッシュメモリ装置である。しかし、マルチプレッシング入出力ピンを有するメモリ装置又は他の形態のメモリ装置も使用できることは当業者には周知である。本発明によるNAND型フラッシュメモリ装置は、読み出し/プログラム動作の時、データが入力/出力される間に、特定コマンド、外部制御信号の組合せ又はアドレス入力条件がある時ごとに、内部列アドレスを変更又は更新できるように実現される。これはNAND型フラッシュメモリ装置が適用されるシステムのメモリインタフェース内のバッファメモリサイズに関係なく、NAND型フラッシュメモリ装置のページサイズが自由に拡張され得ることを意味する。これは詳細に後述される。
【0017】
図1を参照すると、NAND型フラッシュメモリ装置はメモリセルアレイ100を含み、メモリセルアレイ100はメインフィールドアレイ100aとスペアフィールドアレイ100bとに分けられる。メインフィールドアレイ100a及びスペアフィールドアレイ100bの各々は複数のストリングを含み、各ストリングはストリング選択トランジスタと接地選択トランジスタとの間に直列連結された複数のメモリセルからなる。各メモリセルは電気的に消去及びプログラム可能であり、ソース、ドレイン、浮遊ゲート及び制御ゲートを有するセルトランジスタで実現される。メインフィールドアレイ100aにはノーマルデータが貯蔵されるのに対して、スペアフィールドアレイ100bにはノーマルデータに関した付加データ(エラー訂正及び検出コードデータ、アドレスマッピングデータ及びウェアレベルデータを含む)が貯蔵される。
【0018】
NAND型フラッシュメモリ装置は、アドレスバッファ回路110、行アドレスレジスタ120、行デコーダ回路130、列アドレスレジスタ140、列デコーダ回路150、ページバッファ回路160、列ゲート回路170、そして、入出力バッファ回路180を含む。列デコーダ回路150及び列ゲート回路170は選択回路を構成する。アドレスバッファ回路110は入出力ピンI/Oi(i=0〜7)を通じて入力されたアドレスデータを臨時に貯蔵し、行アドレスレジスタ120はアドレスバッファ回路110の出力を行アドレスとして取り込み。行デコーダ回路130は行アドレスレジスタ120からの行アドレスをデコーディングして、メモリセルアレイ100の行又はページを選択する。ここで、行アドレスレジスタ120は入力された行アドレスを動作モード(例えば、順次行読み出し動作モード)に従って増加させる機能を有する。
【0019】
列アドレスレジスタ140は、アドレスバッファ回路110の出力を列アドレスとして取り込み、入力された列アドレスを順次に増加させる。列デコーダ回路150は列アドレスレジスタ140から出力される列アドレスをデコーディングする。ページバッファ回路160は、図示しないが、メインフィールドアレイ100aの列又はビットラインとスペアフィールドアレイ100bの列又はビットラインに各々対応するページバッファで構成される。各ページバッファはラッチを有する。各ページバッファは読み出し動作の時、選択されたページのメモリセルに貯蔵されたデータビットを感知し、そのように感知されたデータビットを臨時に貯蔵する(又はラッチする)。列ゲート回路170は列デコーダ回路150からのデコーディング信号に応じて、ページバッファのグループを順次に選択する。そのように選択されたグループのページバッファ(又はラッチ)に貯蔵されたデータビットはデータ出力信号として読み出しイネーブル信号REバーに同期して入出力バッファ回路180を通じて入出力ピンI/Oiに伝達される。書き込み(又は、プログラム)動作の時、列デコーダ回路150の出力に従って、列ゲート回路170によって順次に選択されるグループのページバッファには入出力バッファ回路180を通じて伝達されるデータビットが臨時に貯蔵される。ここで、各グループのページバッファの数は入出力ピンの数に対応する。
【0020】
続いて、図1を参照すると、NAND型フラッシュメモリ装置は、コマンドレジスタ190、制御ロジック200、ショットパルス発生回路210、アドレス入力区間設定回路220、そして、検出回路230を含む。制御ロジック200、ショットパルス発生回路210、アドレス入力区間設定回路220、そして、検出回路230は、読み出し/書き込み動作の時、メモリ装置の全般的な動作を制御する読み出し/書き込み制御器240を構成する。コマンドレジスタ190は入出力ピンI/Oiを通じて提供されるコマンドを貯蔵し、入力されたコマンドが意味する動作モードのフラグ信号Flag_modeを出力する。制御ロジック200はメモリ制御器(図18及び図19参照)から提供される外部制御信号CLE,ALE,REバー,WEバー及びコマンドレジスタ190から提供される動作モードフラグ信号Flag_modeに応じて、読み出し/書き込みに従う内部信号を発生する。コマンドレジスタ190は、又、入出力ピンを通じて提供される列アドレスのオフセット変更を示す特定コマンドに応じて、列アドレスのオフセット変更を示すオフセット変更フラグ信号Flag_offsetを出力する。
【0021】
コマンドレジスタ190から出力されたオフセット変更フラグ信号Flag_offsetはショットパルス発生回路210に印加される。ショットパルス発生回路210はオフセット変更フラグ信号Flag_offsetの遷移に応じて、ショットパルス信号nSPを発生する。ショットパルス発生回路210は図2に示すように3つのインバータ211,212,213と1つのNANDゲート214で構成され、図2に示すように連結される。ショットパルス発生回路210の出力nSPはアドレス入力区間設定回路220に印加される。アドレス入力区間設定回路220はショットパルス信号nSPに応じて、アドレス入力区間信号nADD_INを活性化する。アドレス入力区間信号nADD_INは検出回路230から出力されるリセット信号RESETによって非活性化される。
【0022】
アドレス入力区間信号nADD_INが活性化される時、制御ロジック200はアドレスバッファ回路110が入出力ピンI/Oiに入力されるアドレスデータを貯蔵し、列アドレスレジスタ120がアドレスバッファ回路110から出力されるアドレスを列アドレスとして取り込むように制御する。言い換えれば、制御ロジック200はアドレス入力区間信号nADD_INの活性化に応じて、アドレス入力制御信号CNT1とアドレスラッチ制御信号CNT2を発生する。アドレスバッファ回路110はアドレス入力制御信号CNT1に応じて、入出力ピンI/Oiに印加されたアドレスデータを貯蔵し、列アドレスレジスタ140はアドレスラッチ制御信号CNT2に応じて、アドレスバッファ回路110の出力を列アドレスとして取り込む。これは読み出し/プログラム動作を示す又は列アドレスオフセット変更を示すコマンドが入力される時、外部から提供される列アドレスがアドレスバッファ回路110を通じて列アドレスレジスタ140に伝達され得ることを意味する。
【0023】
検出回路230は、メモリ制御器から提供される外部制御信号CLE,ALE,REバー,WEバー及びコマンドレジスタ190からの動作モードフラグ信号Flag_modeを取り込み、アクティブローパルスのセット及びリセット信号SET,RESETを出力する。ここで、CLE信号はコマンドラッチイネーブル信号であり、ALE信号はアドレスラッチイネーブル信号である。この実施形態において、セット信号SETは、例えば、ALE=‘H’,CLE=‘L’,REバー=‘H’(これはアドレス入力条件を示す)であり、フラグ信号Flag_modeが発生する時だけ、外部制御信号WEバーの1番目のハイロー遷移に従って、所定幅のパルス形態を有するように活性化される。セット信号SETが読み出し/書き込み動作を示すコマンドが入力された後だけに発生されることに注意しなければならない。リセット信号RESETは、例えば、ALE=‘H’,CLE=‘L’,REバー=‘H’である時、外部制御信号WEバーの3番目のローハイ遷移に従って、所定幅のパルス形態を有するように活性化される。リセット信号RESETはコマンド入力に関係なく、アドレス入力区間の終点又は、WEバー信号の3番目のローハイ遷移の時ごとに、発生する。
【0024】
この実施形態において、コマンドレジスタ190及び読み出し/書き込み制御器240は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタ140に貯蔵されるように、アドレスバッファ回路110及び列アドレスレジスタ140を制御する手段を構成する。
【0025】
図1に示すアドレス入力区間設定回路220の望ましい実施形態を示す図3を参照すると、アドレス入力区間設定回路220は、4つのNANDゲート221,222,223,224と1つのNORゲート225で構成され、図に示すように、連結される。回路動作において、メモリ装置が選択された後、NANDゲート221,223の出力が全部ローレベルになると仮定する。以降、ショットパルス信号nSPとリセット信号RESETがハイレベルであり、セット信号SETがハイロー遷移を有する時(即ち、読み出し/書き込み動作を示すコマンド入力の後、WEバー信号の1番目のハイロー遷移の時)、アドレス入力区間信号nADD_INはハイレベルからローレベルに遷移する。これは外部アドレスがメモリ装置内にラッチされ得ることを意味する。セット信号SETは再びローレベルからハイレベルに遷移する。この状態で、リセット信号RESETがハイレベルからローレベルに遷移すると、NANDゲート223の出力はハイレベルになり、アドレス入力区間信号nADD_INは再びハイレベルになる。これに対して、ショットパルス信号nSPがハイレベルからローレベルに遷移すると、NANDゲート221の出力Yinはローからハイになる。これはNANDゲート223の出力に関係なく、NORゲート225の出力nADD_INをハイレベルからローレベルに遷移させる。これは外部アドレスがメモリ装置内にラッチされ得ることを意味する。以降、リセット信号RESETがハイレベルからローレベルに遷移するに従って、NANDゲート222,223の出力は全部ローレベルになり、アドレス入力区間信号nADD_INは再びハイレベルになる。
【0026】
図4は本発明の第1実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第1実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【0027】
プログラム動作の前に実行される連続的なデータの入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ190によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oi(i=0〜7)を通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック200の制御下に、アドレスバッファ回路110を通じて列アドレスレジスタ140と行アドレスレジスタ120に各々貯蔵される。制御ロジック200はデータ入力動作のための内部信号を発生させて、続いて入力されるデータをページバッファ回路160に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【0028】
図4に示すように、外部制御信号CLE,ALE,REバーのロジック状態がアドレス入力条件と一致する時、検出回路230は、外部制御信号WEバーの1番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号SETを出力し、アドレス入力区間信号nADD_INはセット信号SETのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック200は、アドレス入力区間信号nADD_INの遷移に応じて、アドレス入力制御信号CNT1及びアドレスラッチ制御信号CNT2を発生する。アドレスバッファ回路110はアドレス入力制御信号CNT1に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号CNT2に従って、列アドレスレジスタ140と行アドレスレジスタ120に各々貯蔵される。検出回路230は、外部制御信号WEバーの3番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号RESETを出力し、アドレス入力区間信号nADD_INはリセット信号RESETのハイロー遷移に従って、ハイレベルになる。即ち、アドレス入力が終了する。
【0029】
続いて、データ入力信号であるWEバー信号のローハイ遷移に従って(又は、同期して)、データが入出力バッファ回路180を通じて入力され、列アドレスレジスタ140の列アドレスが順次に変わる(又、増加する)。即ち、入出力構造に従って順次に入力されるデータは、ページバッファ回路160に臨時に貯蔵される。データ入力動作が実行される間、列アドレスオフセットを変更するための特定コマンドが入力されると、コマンドレジスタ190は特定コマンドに応じて、列アドレスオフセットを変更するためのフラグ信号Flag_offsetを活性化し、続いて入力される列アドレスは、アドレスバッファ回路110を通じて列アドレスレジスタ140に貯蔵される。詳細に説明すると、次のとおりである。
【0030】
列アドレスオフセット変更のための特定コマンドが外部制御信号CLE,ALE,REバー,WEバーのコマンド入力条件(CLE=‘H’、ALE=‘L’、REバー=‘H’、WEバー=‘L−H遷移’)に従って入出力ピン(I/Oi)に印加されると、コマンドレジスタ190はローハイ遷移を有するオフセット変更フラグ信号Flag_offsetを出力する。ショットパルス発生回路210はフラグ信号Flag_offsetのローハイ遷移に応じて、ショットパルス信号nSPを発生し、アドレス入力区間信号nADD_INはショットパルス信号nSPに従ってハイレベルからローレベルに活性化される。制御ロジック200はアドレス入力区間信号nADD_INの活性化に応じて、アドレス入力制御信号CNT1とアドレスラッチ制御信号CNT2を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路110を通じて列アドレスレジスタ140に伝達される。以降、検出回路230は外部制御信号CLE,ALE,REバー,WEバーに応じて、アドレス入力区間の終点を検出して、アクティブローパルスのリセット信号RESETを発生する。即ち、検出回路230はWEバー信号の3番目のローハイ遷移に応じて、リセット信号RESETを出力し、アドレス入力区間信号nADD_INはハイレベルに非活性化される。即ち、列アドレスのオフセット変更のためのアドレス入力が終了される。
【0031】
続いて、データ入力信号であるWEバー信号のローハイ遷移に同期して、残りのデータが入出力バッファ回路180を通じて入力される。残りのデータは、列ゲート回路170を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路160に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページバッファのメモリセルにプログラムされる。
【0032】
図5は、本発明の第1実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第1実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明する。
【0033】
読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ190によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oi(i=0〜7)を通じて連続的に入力される。入力された列及び行アドレスは、制御ロジック200の制御下にアドレスバッファ回路110を通じて列アドレスレジスタ140と行アドレスレジスタ120に各々貯蔵される。アドレス入力に関した動作は、図4で説明した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック200は読み出し動作のための内部信号を発生して、ページバッファ回路160を制御する。即ち、ページバッファ回路160は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、NAND型フラッシュメモリ装置はビジー(busy)状態に維持される。即ち、感知動作が実行される間、R/Bバー信号はビジー状態を示すローレベルに維持される。
【0034】
選択されたページのメモリセルのデータを感知して、データを貯蔵する動作が完了すると、NAND型フラッシュメモリ装置はビジー状態から準備状態に進行して、臨時に貯蔵されたメモリセルのデータをメモリ装置の外部に出力させ得る。NAND型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ140はデータ出力信号であるREバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ150及び列ゲート回路170は列アドレスレジスタ140から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路180を通じてメモリ装置の外部に出力される。
【0035】
データ出力動作が実行される間、列アドレスオフセットを変更するための特定コマンドが入力されると、コマンドレジスタ190は特定コマンドに応じて、列アドレスオフセットを変更するためのフラグ信号Flag_offsetを活性化し、続いて入力される列アドレスはアドレスバッファ回路110を通じて列アドレスレジスタ140に貯蔵される。詳細に説明すると、次のとおりである。
【0036】
列アドレスオフセット変更のための特定コマンドが外部信号CLE,ALE,REバー,WEバーのコマンド入力条件(CLE=‘H’、ALE=‘L’REバー=‘H’、WEバー=‘L−H遷移’)に従って入出力ピンI/Oiに印加されると、コマンドレジスタ190はオフセット変更フラグ信号Flag_offsetをローレベルからハイレベルに遷移させる。ショットパルス発生回路210はフラグ信号Flag_offsetのローハイ遷移に応じて、ショットパルス信号nSPを発生し、アドレス入力区間信号nADD_INはショットパルス信号nSPに従ってハイレベルからローレベルに活性化される。制御ロジック200はアドレス入力区間信号nADD_INの活性化に応じて、アドレス入力制御信号CNT1とアドレスラッチ制御信号CNT2を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路110を通じて列アドレスレジスタ140に伝達される。以降、検出回路230は外部制御信号CLE,ALE,REバー,WEバーに応じてアドレス入力区間の終点(即ち、WEバー信号の3番目のローハイ遷移)を検出して、リセット信号RESETを出力し、アドレス入力区間信号nADD_INはハイレベルに非活性化される。即ち、列アドレスのオフセット変更のためのアドレス入力が終了される。
【0037】
続いて、データ出力信号であるREバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路180を通じてメモリ装置の外部に出力される。残りのデータは列ゲート回路170を通じて新たに入力された列アドレスに対応するページバッファから順次に出力される。
【0038】
本発明の第1実施形態によるNAND型フラッシュメモリ装置によれば、データ入力/出力動作の時、内部列アドレスから提供される列アドレスに変更できる機能が提供される。そのような機能によると、メモリ装置のページサイズが、例えば、512B+16Bから2KB+64Bに拡張されても、NAND型フラッシュメモリ装置はメモリインタフェースとしてのメモリ制御器のバッファメモリサイズに関係なく、全てのメモリ応用システムに適用され得る。例えば、たとえメモリ制御器のバッファメモリサイズが512B+16Bであっても、図6に示すように、512Bのノーマルデータは書き込みコマンド入力に従ってメインフィールドアレイに対応する2KBのページバッファ領域▲1▼に割り当てられ、16Bの付加データは列アドレスのオフセットを変更するためのコマンド入力に従って、スペアフィールドアレイに対応する64Bのページバッファ領域▲2▼に割り当てられる。同様に、その次に伝送されるデータ列のうち、512Bのノーマルデータは書き込みコマンド入力に従って、2KBのページバッファ領域▲3▼に割り当てられ、16Bの付加データは列アドレスのオフセットを変更するためのコマンド入力に従って、64Bのページバッファ領域▲4▼に割り当てられる。このような方法によって、残りのデータも正常にページバッファ回路に貯蔵される。従って、NAND型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、NAND型フラッシュメモリ装置の高速読み出し/書き込み動作を達成できる。
【0039】
図7は本発明の第2実施形態によるNAND型フラッシュメモリ装置を示す構成図である。この第2実施形態において、NAND型フラッシュメモリ装置は特定コマンドの代わりに外部制御信号CLE,ALE,REバー,WEバーの組合せを利用して、列アドレスのオフセットを変更する機能を実行する。第2実施形態の構成要素300〜380は第1実施形態と同一の機能を実行するので、説明は省略する。
【0040】
図7を参照すると、コマンドレジスタ390は読み出し動作又は連続的なデータ入力動作を示すコマンドが入出力ピンI/Oi(i=0〜7)に印加される時、コマンドが意味する動作モードのフラグ信号Flag_modeを活性化する。制御ロジック400はフラグ信号Flag_modeに応じて、読み出し/書き込み動作のための内部信号を発生する。本発明の第2実施形態によるメモリ装置は第1検出回路410、ショットパルス発生回路420、アドレス入力区間設定回路430、そして、第2検出回路440を含む。この実施形態において、制御ロジック400、第1検出回路410、ショットパルス発生回路420、アドレス入力区間設定回路430、そして、第2検出回路440は読み出し/書き込み動作に従う全般的な制御動作を実行する読み出し/書き込み制御器450を構成する。
【0041】
第1検出回路410は、外部(例えば、メモリ制御器)から提供される外部制御信号CLE,ALE,REバー,WEバーを取り込み、入力された信号の特定組合せが列アドレスのオフセット変更を示す値と一致するか否かを検出する。第1検出回路410は特定信号組合せが列アドレスのオフセット変更を示す時、列アドレスのオフセット変更を示すフラグ信号Flag_offsetを発生する。例えば、外部制御信号CLE,ALEREバー,WEバーが全部ハイレベルである時、第1検出回路410はローハイ遷移を有するフラグ信号Flag_offsetを出力する。ショットパルス発生回路420はフラグ信号Flag_offsetに応じて、ショットパルス信号nSPを発生し、アドレス入力区間設定回路430はショットパルス信号nSPに応じて、アドレス入力区間信号nADD_INを活性化する。アドレス入力区間信号nADD_INが活性化されると、制御ロジック400は、アドレス入力制御信号CNT1及びアドレスラッチ制御信号CNT2を発生する。アドレスバッファ回路310はアドレス入力制御信号CNT1に応じて、入出力ピンI/Oiに提供されるアドレスデータを貯蔵し、列アドレスレジスタ340はアドレスラッチ制御信号CNT2に応じて、アドレスバッファ回路310の出力をラッチする。即ち、列アドレスレジスタ340の列アドレスはアドレスバッファ回路310から出力される新たな列アドレスによって更新される。アドレス入力区間信号nADD_INは第2検出回路440から出力されるリセット信号RESETによって非活性化される。
【0042】
第1実施形態と同様に、第2検出回路440は読み出し動作又は連続的なデータ入力動作を示すコマンドが入力される時だけ、セット信号SETを活性化する。セット信号SETの活性化に従って、アドレス入力区間設定回路430から出力されるアドレス入力区間信号nADD_INが活性化される。即ち、アドレス入力区間信号nADD_INは読み出し又は連続的なデータ入力動作を示すコマンドが入力される時、第2検出回路440からのセット信号SETによって活性化され、外部制御信号CLE,ALE,REバー,WEバーの組合せが列アドレスのオフセット変更を示す時、第1検出回路410からのフラグ信号Flag_offsetによって活性化される。そのような活性化されたアドレス入力区間信号nADD_INはアドレス入力区間の終点で第2検出回路440から出力されるリセット信号RESETによって非活性化される。第2実施形態において、ショットパルス発生回路420及びアドレス入力区間設定回路430が、第1実施形態と同一に構成され得ることは当業者には周知である。
【0043】
この実施形態において、コマンドレジスタ390及び読み出し/書き込み制御器450は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する手段を構成する。
【0044】
図8は本発明の第2実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第2実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【0045】
プログラム動作の前に実行される連続的なデータ入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ390によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oiを通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック400の制御下にアドレスバッファ回路310を通じて列アドレスレジスタ340と行アドレスレジスタ320に各々貯蔵される。制御ロジック400はデータ入力動作のための内部信号を発生して、続いて入力されるデータをページバッファ回路360に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【0046】
図8に示すように、外部制御信号CLE,ALE,REバーのロジック状態がアドレス入力条件と一致する時、第2検出回路440は外部制御信号WEバーの1番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号SETを出力し、アドレス入力区間信号nADD_INはセット信号SETのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック400はアドレス入力区間信号nADD_INの遷移に応じて、アドレス入力制御信号CNT1及びアドレスラッチ制御信号CNT2を発生する。アドレスバッファ回路310はアドレス入力制御信号CNT1に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号CNT2に従って、列アドレスレジスタ340と行アドレスレジスタ320に各々貯蔵される。第2検出回路440は外部制御信号WEバーの3番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号RESETを出力し、アドレス入力区間信号nADD_INはリセット信号RESETのハイロー遷移に従ってハイレベルになる。
【0047】
続いて、データ入力信号であるWEバー信号のローハイ遷移に従って(又は、同期して)データが入出力バッファ回路380を通じて入力され、列アドレスレジスタ340の列アドレスが順次に変わる(又は、増加する)。即ち、入出力構造に従って順次に入力されるデータは、ページバッファ回路360に臨時に貯蔵される。データ入力動作が実行される間、図8に示すように、外部制御信号CLE,ALE,REバー,WEバーの組合せが列アドレスのオフセット変更条件と一致する時、第1検出回路410は外部制御信号CLE,ALE,REバー,WEバーの組合せに従って、列アドレスオフセットを変更するためのフラグ信号Flag_offsetを活性化し、続いて入力される列アドレスはアドレスバッファ回路310を通じて列アドレスレジスタ340に貯蔵される。詳細に説明すると、次のとおりである。
【0048】
列アドレスオフセット変更のための組合せを有する外部制御信号CLE,ALE,REバー,WEバーが入出力ピンI/Oiに印加されると、第1検出回路410はローハイ遷移を有するオフセット変更フラグ信号Flag_offsetを出力する。ショットパルス発生回路420はフラグ信号Flag_offsetのローハイ遷移に応じて、ショットパルス信号nSPを発生し、アドレス入力区間信号nADD_INはショットパルス信号nSPに従ってハイレベルからローレベルに活性化される。制御ロジック400は、アドレス入力区間信号nADD_INの活性化に応じて、アドレス入力制御信号CNT1とアドレスラッチ制御信号CNT2を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路310を通じて列アドレスレジスタ340に伝達される。以降、第2検出回路440は外部制御信号CLE,ALE,REバー,WEバーを利用してアドレス入力区間の終点を検出して、アクティブローパルスのリセット信号RESETを発生する。即ち、第2検出回路440は、WEバー信号の3番目のローハイ遷移に応じて、リセット信号RRESETを出力し、アドレス入力区間信号nADD_INはハイレベルに非活性化される。即ち、列アドレスレジスタ340の列アドレスが新たな列アドレスに変更される(又は、更新される)。
【0049】
続いて、データ入力信号であるWEバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路380を通じて入力される。残りのデータは列ゲート回路370を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路360に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページのメモリセルにプログラムされる。
【0050】
図9は本発明の第2実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第2実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明する。
【0051】
読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ390によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oiを通じて連続的に入力される。入力された列及び行アドレスは制御ロジック400の制御下にアドレスバッファ回路310を通じて列アドレスレジスタ340と行アドレスレジスタ320に各々貯蔵される。アドレス入力に関した動作は、図8で説明した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック400は読み出し動作のための内部信号を発生して、ページバッファ回路360を制御する。即ち、ページバッファ回路360は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、NAND型フラッシュメモリ装置はビジー状態に維持される。即ち、感知動作が実行される間、R/Bバー信号はビジー状態を示すローレベルに維持される。
【0052】
選択されたページのメモリセルのデータを感知して、貯蔵する動作が完了すると、NAND型フラッシュメモリ装置はビジー状態から準備状態に進行して臨時に貯蔵されたメモリセルのデータをメモリセル装置の外部に出力できる。NAND型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ340はデータ出力信号であるREバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ回路350及び列ゲート回路370は列アドレスレジスタ340から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路380を通じてメモり装置の外部に出力される。
【0053】
データ出力動作が実行される間で、図9に示すように、外部制御信号CLE,ALE,REバー,WEバーの組合せが列アドレスのオフセット変更条件(例えば、CLE=‘H’、ALE=‘H’、REバー=‘H’、WEバー=‘H’)と一致する時、第1検出回路410は外部制御信号の組合せに応じて、列アドレスオフセットを変更するためのフラグ信号Flag_offsetを活性化し、続いて入力される列アドレスは、前述のように、アドレスバッファ回路310を通じて列アドレスレジスタ340に貯蔵される。続いて、データ出力信号であるREバー信号のハイローレベル遷移に同期して残りのデータが入出力バッファ回路380を通じてメモり装置の外部に出力される。残りのデータは列ゲート回路370を通じて新たに入力された列アドレスに対するページバッファから順次に出力される。
【0054】
本発明の第2実施形態も第1実施形態と同一の効果を有することは当業者には周知である。即ち、NAND型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、NAND型フラッシュメモリ装置の高速読み出し/書き込み動作を達成できる。
【0055】
図10は本発明の第3実施形態によるNAND型フラッシュメモリ装置を示す構成図である。第3実施形態によるNAND型フラッシュメモリ装置はアドレス入力条件がある時ごとに、外部(例えば、メモリ制御器)から提供される列アドレスによって、列アドレスレジスタ540の内容が更新されるように実現される。第3実施形態の構成要素500〜580は第1及び第2実施形態と同一の機能を実行するので、説明は省略する。
【0056】
図10を参照すると、コマンドレジスタ590は読み出し動作又は連続的なデータ入力動作を示すコマンドが入出力ピンI/Oiに印加される時、コマンドが意味する動作モードのフラグ信号Flag_modeを活性化する。制御ロジック600はフラグ信号Flag_modeに応じて、読み出し/書き込み動作のための内部信号を発生する。本発明の第3実施形態によるメモリ装置は検出回路610及びアドレス入力区間設定回路620を含む。この実施形態において、制御ロジック600、検出回路610、そして、アドレス入力区間設定回路620は読み出し/書き込み動作に従う全般的な制御動作を実行する読み出し/書き込み制御器630を構成する。
【0057】
検出回路610は、外部制御信号CLE,ALE,REバー,WEバーに応じてセット信号SETとリセット信号RESETを発生する。例えば、セット信号SETは外部制御信号CLE,ALE,REバーが全部ハイレベルである時、WEバー信号の1番目のハイロー遷移に従って活性化される。リセット信号RESETは外部制御信号CLE,ALE,REバーが全部ハイレベルである時、WEバー信号のローハイ遷移(例えば、3番目のローハイ遷移)に従って活性化される。検出回路610は外部制御信号CLE,ALE,REバーが全部ハイレベルである時、WEバー信号の1番目のローハイ遷移又は2番目のローハイ遷移に従ってリセット信号RESETが活性化されるように実現され得る。アドレス入力区間設定回路620はセット信号SETに応じて、アドレス入力区間信号nADD_INを活性化し、リセット信号RESETに応じて、活性化された信号nADD_INを非活性化する。アドレス入力区間設定回路620は、図11に示すように、2つのNANDゲート621,622とインバータ623を利用して実現できる。
【0058】
この実施形態において、コマンドレジスタ590及び読み出し/書き込み制御器630は、データが入出力される間、外部アドレスが入出力ピンに印加される時、入出力ピンに提供される外部アドレスが列アドレスレジスタに貯蔵されるように、アドレスバッファ回路及び列アドレスレジスタを制御する手段を構成する。
【0059】
図12は本発明の第3実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を説明するための動作タイミング図である。以下、本発明の第3実施形態によるNAND型フラッシュメモリ装置のデータ入力動作を詳細に説明する。
【0060】
プログラム動作の前に実行される連続的なデータ入力動作であることを示すコマンドが入力されると、連続的なデータ入力動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ590によって活性化される。以降、プログラムされるメモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oiを通じて連続的に入力される。連続的に入力された列及び行アドレスは制御ロジック600の制御下にアドレスバッファ回路510を通じて列アドレスレジスタ540と行アドレスレジスタ520に各々貯蔵される。制御ロジック600はデータ入力動作のための内部信号を発生して、続いて入力されるデータをページバッファ回路560に貯蔵する準備をする。詳細に説明すると、次のとおりである。
【0061】
図12に示すように、外部制御信号CLE,ALE,REバーのロジック状態がアドレス入力条件と一致する時、検出回路610は外部制御信号WEバーの1番目のハイロー遷移に応じて、ハイロー遷移を有するセット信号SETを出力し、アドレス入力区間信号nADD_INはセット信号SETのハイロー遷移に従って、ハイレベルからローレベルに遷移する。制御ロジック600はアドレス入力区間信号nADD_INの遷移に応じて、アドレス入力制御信号CNT1及びアドレスラッチ制御信号CNT2を発生する。アドレスバッファ回路510はアドレス入力制御信号CNT1に応じて、連続的に入力される列及び行アドレスを取り込み、そのように入力された列及び行アドレスはアドレスラッチ制御信号CNT2に従って、列アドレスレジスタ540と行アドレスレジスタ520に各々貯蔵される。検出回路610は外部制御信号WEバーの3番目のローハイ遷移に応じて、ハイロー遷移を有するリセット信号RESETを出力し、アドレス入力区間信号nADD_INはリセット信号RESETのハイロー遷移に従ってハイレベルになる。
【0062】
続いて、データ入力信号であるWEバー信号のローハイ遷移に従って(又は、同期して)、データが入出力バッファ回路580を通じて入力され、列アドレスレジスタ540の列アドレスが順次に変わる(又は、増加する)。即ち、入出力構造に従って、順次に入力されるデータはページバッファ回路560に臨時に貯蔵される。データ入力動作が実行される間で、図12に示すように、外部制御信号CLE,ALE,REバー,WEバーの組合せが列アドレスの入力条件と一致する時、検出回路610は外部制御信号CLE,ALE,REバー,WEバーの組合せに従って、列アドレスオフセットを変更するためのセット信号SETを活性化し、続いて入力される列アドレスはアドレスバッファ回路510を通じて列アドレスレジスタ540に貯蔵される。詳細に説明すると、次のとおりである。
【0063】
列アドレスオフセット変更のための(又は、アドレス入力条件を示す)組合せを有する外部制御信号CLE,ALE,REバー,WEバーが入出力ピンI/Oiに印加されると、検出回路610はアクティブローパルスのセット信号SETを活性化する。アドレス入力区間信号nADD−INはアクティブローパルスのセット信号SETに従ってハイレベルからローレベルに活性化される。制御ロジック600はアドレス入力区間信号nADD_INの活性化に応じて、アドレス入力制御信号CNT1とアドレスラッチ制御信号CNT2を発生し、その結果、続いて入力される列アドレスがアドレスバッファ回路510を通じて列アドレスレジスタ540に伝達される。以降、検出回路610は、WEバー信号の3番目のローハイ遷移に応じて、リセット信号RRESETを出力し、アドレス入力区間信号nADD_INはハイレベルに非活性化される。即ち、列アドレスレジスタ340の列アドレスが新たな列アドレスに変更される(又は、更新される)。
【0064】
続いて、データ入力信号であるWEバー信号のローハイ遷移に同期して残りのデータが入出力バッファ回路580を通じて入力される。残りのデータは列ゲート回路570を通じて新たに入力された列アドレスに対応するページバッファから順次に貯蔵される。データ入力動作が完了すると、ページバッファ回路560に臨時に貯蔵されたデータはプログラムコマンドの入力に従って選択されたページのメモリセルにプログラムされる。
【0065】
図13乃至図15は、本発明の第3実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明するための動作タイミング図である。以下、本発明の第3実施形態によるNAND型フラッシュメモリ装置のデータ出力動作を説明する。
【0066】
図13を参照すると、読み出し動作であることを示すコマンドが入力されると、読み出し動作であることを示す動作モードフラグ信号Flag_modeがコマンドレジスタ590によって活性化される。以降、メモリセルを指定するための列及び行アドレスデータが入出力ピンI/Oiを通じて連続的に入力される。入力された列及び行アドレスは制御ロジック600の制御下にアドレスバッファ回路510を通じて列アドレスレジスタ540と行アドレスレジスタ520に各々貯蔵される。アドレス入力に関した動作は、前述した動作と同一に実行されるので、詳細な説明は省略する。制御ロジック600は読み出し動作のための内部信号を発生して、ページバッファ回路560を制御する。即ち、ページバッファ回路560は選択されたページのメモリセルに対するデータ感知動作を実行し、感知されたデータをページバッファ回路に臨時に貯蔵する動作を実行する。感知動作が実行される間、NAND型フラッシュメモリ装置はビジー状態に維持される。即ち、感知動作が実行される間、R/Bバー信号はビジー状態を示すローレベルに維持される。
【0067】
選択されたページのメモリセルのデータを感知して、貯蔵する動作が完了すると、NAND型フラッシュメモリ装置はビジー状態から準備状態に進行して、臨時に貯蔵されたメモリセルのデータをメモリセル装置の外部に出力できる。NAND型フラッシュメモリ装置がビジー状態から準備状態になると、列アドレスレジスタ540はデータ出力信号であるREバー信号のハイロー遷移に従って、列アドレスを順次に増加させ、列デコーダ回路550及び列ゲート回路570は列アドレスレジスタ540から順次に出力される列アドレスに応じて、ページバッファのグループを選択する。そのように選択されたグループのページバッファに貯蔵されたデータは入出力バッファ回路580を通じてメモり装置の外部に出力される。
【0068】
データ出力動作が実行される間で、図13に示すように、外部制御信号CLE,ALE,REバー,WEバーのロジック状態が列アドレスのオフセット変更のためのアドレス入力条件(例えば、CLE=‘H’、ALE=‘H’、REバー=‘H’、WEバー=トグル(toggle))と一致する時、検出回路610は外部制御信号WEバーの1番目のハイロー遷移に応じて、列アドレスオフセットを変更するためのセット信号SETを活性化し、続いて入力される列アドレスは、前述のように、アドレスバッファ回路510を通じて列アドレスレジスタ540に貯蔵される。検出回路610はWEバー信号の3番目のローハイ遷移に応じて、リセット信号RESETを活性化し、アドレス入力区間信号nADD_INは非活性化される。
【0069】
続いて、データ出力信号であるREバー信号のハイローレベル遷移に同期して残りのデータが入出力バッファ回路580を通じてメモり装置の外部に出力される。残りのデータは列ゲート回路570を通じて新たに入力された列アドレスに対するページバッファから順次に出力される。
【0070】
本発明の第3実施形態も、第1及び第2実施形態と同一の効果を有することは当業者には周知である。即ち、NAND型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得り、その結果、NAND型フラッシュメモリ装置の高速読み出し/書き込み動作を達成できる。
【0071】
本発明の他の実施形態において、アドレス入力区間信号nADD_INは反転WE信号の3番目のローハイ遷移に従って非活性化されるように制御される。しかし、図15に示すように、アドレス入力区間信号nADD_INは反転WE信号の1番目のローハイ遷移に従って非活性化されるように制御され得る。セット及びリセット信号SET,RESETを出力する検出回路は、そのような機能を実行するようにカウンタ回路及びロジックゲート回路を利用して実現できる。又、アドレス入力区間信号nADD_INは反転WE信号の2番目のローハイ遷移に従って、非活性化されるように制御され得る。即ち、アドレス入力区間信号nADD_INが非活性化される時点が様々に変更され得る。アドレス入力区間信号nADD_INが活性化される区間の間、動作タイミング図に示すように、列アドレスに続いて同一の行アドレスが入力され得る。又は、列アドレスに続いて行アドレスが提供されない。
【0072】
【発明の効果】
以上のように、本発明によれば、データが入力/出力される間、列アドレスレジスタの列アドレスが外部から提供される新たな列アドレスに変更させることによって、NAND型フラッシュメモリ装置のページサイズがメモリ応用システムに関係なく拡張され得る。結果的に、ページサイズの拡張に従って、NAND型フラッシュメモリ装置の高速読み出し/書き込み動作を達成できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図2】図1に示したショットパルス発生回路の望ましい実施形態を示す回路図である。
【図3】図1に示したアドレス入力区間設定回路の望ましい実施形態を示す回路図である。
【図4】本発明の第1実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図5】本発明の第1実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図6】本発明の第1実施形態による不揮発性半導体メモリ装置を備えるメモリ応用システムを示す構成図である。
【図7】本発明の第2実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図8】本発明の第2実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図9】本発明の第2実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図10】本発明の第3実施形態による不揮発性半導体メモリ装置を示す構成図である。
【図11】図10に示したアドレス入力区間設定回路の望ましい実施形態を示す回路図である。
【図12】本発明の第3実施形態による不揮発性半導体メモリ装置のデータ入力動作を説明するための動作タイミング図である。
【図13】本発明の第3実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図14】本発明の第3実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図15】本発明の第3実施形態による不揮発性半導体メモリ装置のデータ出力動作を説明するための動作タイミング図である。
【図16】従来技術によるフラッシュメモリ装置のデータ入力動作を示す動作タイミング図である
【図17】従来技術によるフラッシュメモリ装置のデータ出力動作を示す動作タイミング図である。
【図18】拡張されたページサイズのフラッシュメモリ装置を備えるシステムを示す構成図である。
【図19】拡張されたページサイズのフラッシュメモリ装置を備えるシステムを示す構成図である。
【符号の説明】
100 メモリセルアレイ
110 アドレスバッファ回路
120 行アドレスレジスタ
130 行デコーダ回路
140 列アドレスレジスタ
150 列デコーダ回路
160 ページバッファ回路
170 列ゲート回路
180 入/出力バッファ回路
190 コマンドレジスタ
200 制御ロジック
210 ショットパルス発生回路
220 アドレス入力区間設定回路
230 検出回路
240 読み出し/書き込み制御器
Claims (36)
- 行と列のマトリックス形態に配列されたメモリセルを有するアレイと、このアレイに/から貯蔵される/読み出されたデータを臨時に貯蔵する複数のラッチとを含む不揮発性半導体メモリ装置において、
入出力ピンに提供されるデータをアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵されたデータを列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから順次に出力される列アドレスに応じて、ラッチのグループを選択する選択回路と、
前記入出力ピンを通じて入力されるデータをデータ入力信号に同期して前記選択されたラッチに伝達し、又は、前記選択されたラッチに貯蔵されたデータをデータ出力信号に同期して前記入出力ピンに伝達するデータ入/出力回路と、
前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御手段とを含み、
前記アレイはメインフィールドアレイとスペアフィールドアレイとに区分され、前記データは前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなり、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出された正常なデータビットに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とする不揮発性半導体メモリ装置。 - 前記制御手段は、列アドレスの変更を示すコマンドが前記入出力ピンを通じて入力されたときに活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記制御手段は、
前記入出力ピンを通じて入力された前記コマンドに応じて、列アドレス変更を示す第1フラグ信号を発生するコマンドレジスタと、
前記第1フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックとを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項2に記載の不揮発性半導体メモリ装置。 - 前記制御手段は外部制御信号に応じて、前記アドレス入力区間が終了されたか否かを検出し、その検出結果としてリセット信号を発生する検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
- 前記コマンドレジスタは読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生し、前記リセット信号を発生する検出回路は前記第2フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項4に記載の不揮発性半導体メモリ装置。
- 前記制御手段は前記外部制御信号の組合せによって活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記制御手段は、
前記外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として前記列アドレスレジスタの列アドレス変更を示す第1フラグ信号を発生する第1検出回路と、
前記第1フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックとを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項6に記載の不揮発性半導体メモリ装置。 - 前記制御手段は、前記外部制御信号を取り込み、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第2検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項7に記載の不揮発性半導体メモリ装置。
- 前記制御手段は、読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生するコマンドレジスタをさらに含み、前記第2検出回路は前記第2フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項8に記載の不揮発性半導体メモリ装置。
- 前記制御手段は、前記外部制御信号のロジック状態がアドレス入力条件と一致する時ごとに活性化され、前記列アドレスレジスタの内容を変更又は更新することを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記制御手段は、
所定のアドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出してセット信号を出力し、前記アドレス入力区間の終了時点を検出してリセット信号を出力する検出回路とを含み、
前記アドレス入力区間信号は前記セット信号によって活性化され、前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項10に記載の不揮発性半導体メモリ装置。 - 行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入/出力回路と、
列アドレス変更を示すコマンドに応じて列アドレス変更を示すフラグ信号を発生するコマンドレジスタと、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックとを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出された正常なデータビットに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするフラッシュメモリ装置。 - 外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記コマンドレジスタは読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生し、前記検出回路は前記第2フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間に開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記制御ロジックは前記アドレス入力区間信号に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生し、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項12に記載のフラッシュメモリ装置。
- 前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項12に記載のフラッシュメモリ装置。
- 行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入/出力回路と、
外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として列アドレス変更を示すフラグ信号を発生する第1検出回路と、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックとを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出された正常なデータビットに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするフラッシュメモリ装置。 - 前記外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第2検出回路をさらに含み、前記アドレス入力区間信号は前記リセット信号によって非活性化されることを特徴とする請求項18に記載のフラッシュメモリ装置。
- 読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生するコマンドレジスタをさらに含み、前記第2検出回路は前記第2フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項19に記載のフラッシュメモリ装置。
- 前記制御ロジックは前記アドレス入力区間信号に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生し、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項18に記載のフラッシュメモリ装置。
- 前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項18に記載のフラッシュメモリ装置。
- 前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項18に記載のフラッシュメモリ装置。
- 行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて、前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入/出力回路と、
セット信号及びリセット信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、前記アドレスバッファ回路及び前記列アドレスレジスタを制御することにより、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御ロジックと、
外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出して前記アドレス入力区間信号を活性化するための前記セット信号を出力し、前記アドレス入力区間の終了時点を検出して前記活性化されたアドレス入力区間信号を非活性化するための前記リセット信号を出力する検出回路とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出された正常なデータビットに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データビットを、前記変更又は更新後入出力させ、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とするフラッシュメモリ装置。 - 前記入出力ピンに印加された前記外部アドレスは前記スペアフィールドの列を指定するために使用されることを特徴とする請求項24に記載のフラッシュメモリ装置。
- 前記各グループのラッチの数は、前記入出力ピンの数に対応することを特徴とする請求項24に記載のフラッシュメモリ装置。
- ホストから提供されるノーマルデータを取り込み、そのノーマルデータに関した付加データを内部的に発生し、前記ノーマルデータ及び前記付加データを臨時に貯蔵するバッファメモリを備えるメモリ制御器と、
このメモリ制御器に連結され、前記ノーマルデータ及び前記付加データからなるデータ列を貯蔵するフラッシュメモリ装置とを備え、
前記フラッシュメモリ装置は、
行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、
複数のグループに区分され、前記アレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記メインフィールドアレイに貯蔵される前記ノーマルデータおよび前記スペアフィールドアレイに貯蔵される前記付加データを貯蔵するラッチと、
入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、
このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタと、
この列アドレスレジスタから出力される列アドレスに応じて前記ラッチのグループを順次に選択する選択回路と、
前記入出力ピンを通じて順次に入力されるデータ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達するデータ入/出力回路と、
前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する制御手段とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出されたノーマルデータに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データを、前記変更又は更新後入出力させる
ことを特徴とするメモリ応用システム。 - 前記制御手段は、
前記入出力ピンを通じて入力されたコマンドに応じて、列アドレス変更を示すフラグ信号を発生するコマンドレジスタと、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記メモリ制御器から提供される外部制御信号に応じて、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する検出回路とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項27に記載のメモリ応用システム。 - 前記コマンドレジスタは読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生し、前記検出回路は前記第2フラグ信号が活性化される時、前記外部制御信号に応じて、アドレス入力区間が開始されたか否かを検出し、その検出の結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項28に記載のメモリ応用システム。
- 前記制御手段は、
前記メモリ制御器から提供される外部制御信号の組合せが列アドレス変更を示すか否かを検出し、その検出結果として列アドレス変更を示すフラグ信号を発生する第1検出回路と、
前記フラグ信号に応じて、ショットパルス信号を発生するショットパルス発生回路と、
前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記外部制御信号を取り込み、前記アドレス入力区間が終了したか否かを検出し、その検出結果としてリセット信号を発生する第2検出回路とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項27に記載のメモリ応用システム。 - 前記制御手段は読み出し動作/連続的なデータ入力動作を示すコマンドに応じて、第2フラグ信号を発生するコマンドレジスタをさらに含み、前記第2検出回路は第2フラグ信号が活性化される時、前記外部制御信号に応じて、前記アドレス入力区間が開始されたか否かを検出し、その検出結果としてセット信号を発生し、前記アドレス入力区間信号は前記セット信号によって活性化されることを特徴とする請求項30に記載のメモリ応用システム。
- 前記制御手段は、
セット信号及びリセット信号に応じて、アドレス入力区間を示すアドレス入力区間信号を発生するアドレス入力区間設定回路と、
前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する制御ロジックと、
前記メモリ制御器から提供される外部制御信号を取り込み、前記アドレス入力区間の開始時点を検出して前記アドレス入力区間信号を活性化するためのセット信号を出力し、前記アドレス入力区間の終了時点を検出して前記活性化されたアドレス入力区間信号を非活性化するためのリセット信号を出力する検出回路とを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項27に記載のメモリ応用システム。 - 行と列のマトリックス形態に配列された電気的に消去及びプログラム可能なメモリセルを有し、メインフィールドアレイとスペアフィールドアレイとに区分されるメモリセルアレイと、複数のグループに区分され、前記アレイに/から貯蔵される/読み出されたデータ列を臨時に貯蔵する複数のラッチであって、前記データ列は前記メインフィールドアレイに貯蔵される正常なデータビットと前記スペアフィールドアレイに貯蔵される、前記正常なデータビットに関した、付加データビットからなるラッチと、入出力ピンに提供される信号をアドレスとして貯蔵するアドレスバッファ回路と、このアドレスバッファ回路に貯蔵された信号を列アドレスとして取り込み、入力された列アドレスを順次に増加させる列アドレスレジスタとを含む不揮発性半導体メモリ装置のデータ入/出力制御方法において、
(a)前記列アドレスレジスタから出力される列アドレスに応じて、前記ラッチを順次に選択する段階と、
(b)前記データ列をデータ入力信号に同期して前記選択されたグループのラッチに伝達し、又は、前記選択されたグループのラッチに貯蔵されたデータ列をデータ出力信号に同期して前記入出力ピンに伝達する段階と、
(c)前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に前記列アドレスレジスタの内容を、前記入出力ピンに提供される外部アドレスにより変更又は更新する段階と
(d)前記段階(c)の後、残りのデータを選択されたラッチに伝達し、又は、選択されたラッチからデータを前記入出力ピンに伝達する段階とを含み、
データの入力及び出力時に列及び行アドレスが入力され、前記列アドレスレジスタを用いて列アドレスをインクリメントする連続入出力動作中に、前記列アドレスレジスタの内容を、行アドレスを入力することなく前記入出力ピンに提供される外部アドレスにより変更又は更新し、
該変更又は更新前の入出力動作においてメインフィールドアレイに/から貯蔵され/読み出された正常なデータビットに関したスペアフィールドアレイに/から貯蔵され/読み出される付加データビットを、前記変更又は更新後入出力させる
ことを特徴とするデータ入/出力制御方法。 - 前記段階(c)は、(e)列アドレスの変更を示すコマンドに応じて、列アドレス変更を示すフラグ信号を発生する段階と、(f)前記フラグ信号に応じて、ショットパルス信号を発生する段階と、(g)前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化する段階と、(h)前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、(i)外部制御信号に応じて、前記アドレス入力区間の終了を示すリセット信号を発生する段階とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項33に記載のデータ入/出力制御方法。 - 前記段階(c)は、(e)外部制御信号の組合せが列アドレスの変更を示すか否かを検出して、列アドレス変更を示すフラグ信号を発生する段階と、(f)前記フラグ信号に応じて、ショットパルス信号を発生する段階と、(g)前記ショットパルス信号に応じて、所定のアドレス入力区間を示すアドレス入力区間信号を活性化する段階と、(h)前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、(i)外部制御信号に応じて、前記アドレス入力区間の終了を示すリセット信号を発生する段階とを含み、
前記アドレス入力区間信号は前記リセット信号によって非活性化され、前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに印加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項33に記載のデータ入/出力制御方法。 - 前記段階(c)は、(e)外部制御信号を取り込み、アドレス入力開始時点を検出して、アドレス入力区間信号を活性化する段階と、(f)前記アドレス入力区間信号の活性化に応じて、アドレス入力制御信号及びアドレスラッチ制御信号を発生する段階と、(g)前記外部制御信号を取り込み、前記アドレス入力区間の終了時点を検出して、前記活性化されたアドレス入力区間信号を非活性化する段階とを含み、
前記アドレスバッファ回路は前記アドレス入力制御信号に応じて、前記入出力ピンに付加される外部アドレスを貯蔵し、そして、前記列アドレスレジスタは前記アドレスラッチ制御信号に応じて、前記アドレスバッファ回路に貯蔵された外部アドレスを取り込むことを特徴とする請求項33に記載のデータ入/出力制御方法。
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