KR100348774B1 - 플래시형코어를갖는소거/기록가능롬어레이 - Google Patents

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KR100348774B1
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Abstract

본 발명은 완전 특징 바이트 프로그램 가능 EEPROM 의 바이트 프로그램 가능 기능을 대행할 수 있는 섹터 프로그램 가능 EEPROM 메모리에 관한 것이다. 상기 EEPROM 메모리는 사용자 시스템으로 입력되는 바이트 레벨 데이타와 메인 메모리 코어에 기록되는 워드 레벨 데이타 사이의 버퍼로 사용되는 온-칩 기록 캐시(83)를 통합한다. 상기 EEPROM 메인 메모리 코어는 서브 페이지 섹터(59-62)로 다시 분리되는 각각의 메모리 페이지를 갖는 메모리 페이지(32)로 분리되며, 각각의 서브 페이지 섹터는 다수의 멀티 바이트 데이타 워드를 유지한다. 메모리 페이지내의 서브 페이지 섹터는 프로그램 및 소거 사이클에 개별적으로 또는 집합적으로 따르게 될 수 있다. 상기 EEPROM 메모리는 상기 메모리 코어내의 손상 데이타를 회복 및 재생시키는데 사용되는 ECC 유닛(73)을 통합한다. 상기 EEPROM 메모리는 로드 사이클을 또한 인터럽트하는 것이 가능하다.

Description

플래시형 코어를 갖는 소거/기록 가능 롬 어레이
EEPROM은 전기적으로 프로그램 및 소거되는 능력을 갖고, 전원이 제거된 후에도 자체의 데이타를 유지한다. 그러나, 상기 EEPROM은 각 기억 셀이 프로그램 및 소거될 수 있는 횟수면에서 제한되므로 일반적으로는 프로그램 및 소거 사이클이 수천 회 정도로 제한된다. 1 바이트, 또는 바이트의 그룹과 같은 전체 메모리 유닛은 새로운 정보가 메모리 유닛내의 임의의 1 비트 또는 비트의 그룹으로 기록되기 전에는 소거 사이클을 견뎌내야 한다.
완전 특징(full-featured) EEPROM은 1 바이트(byte) 메모리 셀에 대응하는 메모리 유닛 사이즈를 갖는 메모리 시스템의 일부분이고, 따라서 동시에 최소한인 1 바이트의 메모리에 기록 액세스를 할 수 있게 한다. 이것은 변경이 필요한 바이트에만 프로그램 및 소거 사이클을 할 수 있도록 제한하게 함으로써 상기 메모리 소자의 내구성을 증가시킨다. 완전 특징 EEPROM의 바이트 단위 억세스(byte accessbility)는 또한 사용자의 관점에서 프로그래밍을 단순화 시킬 수 있는데, 사용자는 이 때, 상기 EEPROM에 대해서 프로그램 하기를 원하는 데이타와 그 데이타가 저장되는 어드레스만을 통신하면 되기 때문이다. 그러나, 전체 칩을 재프로그램해야 할 필요가 있다면, 프로그램, 소거 및 각각의 변경된 바이트를 재프로그램해야 하는 경우에는 긴 프로그래밍 시간이 필요하다. 또한, 자체의 복잡한 선택 회로 때문에, 완전 특징 EEPROM은 밀도 및 비용, 효율성에 관해서 다른 반도체 메모리 기술보다 뒤떨어진다. 완전 특징 EEPROM메모리 시스템은 기억 셀의 코어 어레이를 포함하는데, 각 셀은 가변 임계치를 가진 NMOS트랜지스터와 이에 직렬 연결된 선택 트랜지스터를 포함한다. 상기 어레이는 기억 셀의 어드레스 위치를 포함하는 행(row) 및 열(column)의 교차점을 갖는 행 및 열 어레이로 구성된다.
대표적인 종래 기술 완전 특징 EEPROM 코어 아키텍쳐는 도 1에 도시되어 있다. 하나의 행내에서 모든 셀 선택 트랜지스터(21)의 제어 게이트에 전기적으로 결합되는 전용 워드 라인(11)에 의해 식별되는 메모리 셀의 행은 어드레스 가능 공간 내의 메모리 페이지와 등가이다. 직렬 접속된 가변 임계 트랜지스터(19)와 함께 각각의 셀 선택 트랜지스터(21)는 1 비트의 정보를 기억할 수 있는 하나의 메모리 셀을 구성한다. 워드 라인(11)이 가동될 때, 선택 트랜지스터(21)는 자체에 직렬 접속된 가변 임계 트랜지스터(19)를, 상기 가변 임계 트랜지스터(19)에 저장된 정보를 판독하는데 사용되는 비트 라인(25)에 결합시킨다. 완전 특징 EEPROM은 바이트 단위의 어드레스가 가능하므로 종래 기술인 완전 특징 EEPROM의 내부 데이타 구조는 1바이트를 구성하는 8비트로 제한되었다. 기억 셀의 가변 임계 트랜지스터(19)의 제어 게이트에 판독, 프로그래밍 및 소거 전압을 인가하는 감지 라인(15)은 8개의 연속적인 기억 가변 임계 트랜지스터의 제어 게이트, 또는 1 바이트(27)와 함께결합하는 세그먼트로 분할된다. 이 데이타 구조는 여분의 바이트 선택 컬럼 라인(13) 및 대부분의 바이트의 메모리 셀에 대한 바이트 선택 트랜지스터(17)의 사용을 필요로 하고, 바이트 선택 컬럼 라인 및 바이트 선택 트랜지스터에 의해, 오직 하나의 감지 라인만이 분할하며 그것에 의해 단지 1 바이트만이 프로그래밍 중에 개별적으로 선택될 수 있다. 상기 바이트 선택 트랜지스터(17)는 비교적 큰 실리콘 면적을 요구한다. 또한, 완전 특징 EEPROM은 8비트 데이타 워드의 1손실 비트를 검출 및 복구하기 위한 여러 종류의 에러 보정 실현수단을 요구하는데, 이 경우 일반적으로 코어 메모리 영역이 약 50%증가하면 4패리티 비트를 요구한다. 종래의 완전 특징 EEPROM 의 상기 아키텍쳐 특성은 지금까지 자체의 밀도를 1메가 비트로 제한하였다.
플래시 EEPROM 의 출현이 완전 특징 EEPROM과 관련된 문제점에 대한 해답을 제시하였다. 플래시 EEPROM은 메모리 셀당 하나 또는 두 개의 트랜지스터를 이용하지만, 바이트 선택 컬럼 라인 및 바이트 선택 트랜지스터를 포함하지 않는다. 이 방식에서, 플래시 EEPROM은 완전 특징 EEPROM보다 더 콤팩트한 설계를 달성하지만, 상기 플래시 EEPROM이 바이트 단위의 프로그램을 하는 것은 아니다. 플래시 EEPROM은 기억 셀의 블록, 또는 섹터로 이루어진 최소 기록 유닛을 갖는다. 일반적으로, 상기 블록은 메모리 어레이의 하나 이상의 행을 포함한다. 플래시 EEPROM은 자체의 컬럼을 바이트 단위가 아니라 출력 단위로 그룹 짓는다. 즉, 모든 워드의 모든 비트 0 들은 인접한다. 플래시 EEPROM은 완전 특징 EEPROM의 바이트 선택 라인 및 바이트 선택 트랜지스터를 제거할 수 있으므로 높은 밀도를 달성할 수 있다. 그러나,플래시 EEPROM의 대용량 메모리 블록은 전체 칩의 수명을 제한한다. 1 바이트의 메모리 블록을 재프로그램하기 위하여, 상기 전체 블록은 일반적으로 캐시로 구성된 일시 유지 메모리(temporary holding memory)에서 먼저 판독되어야 하고, 해당 바이트는 상기 유지 캐시내에서 편집되며, 전체 플래시 메모리 블록에는 상기 유지 캐시내의 데이타가 상기 플래시 메모리 블록으로 다시 기록되기 전에 소거 사이클이 수행되는데, 이는 다수의 메모리 셀에 불필요한 소거/기록 사이클을 발생시키고 사용가능한 시스템 캐시 공간을 비효율적으로 사용하게 만든다. 또한, 단지 몇 바이트 정도만이 동시에 재프로그래밍의 요구를 하는 경우에도 상기처럼 그 외의 여분의 바이트를 불필요하게 소거/기록하게 하는 것은 플래시 칩의 평균 프로그래밍 시간을 증가시킬 수 있다.
일부 종래 기술 장치는 완전 특징 EEPROM과 플래시 EEPROM사이의 절충안을 찾으려고 했었다. Rao에게 허여된 미국 특허 제4,949,309호는 완전 특징 및 플래시 소거 프로그래밍 모드를 둘 다 갖는 칩을 제공한다. 이러한 설계는 통상적인 EEPROM메모리 셀로부터 선택 트랜지스터를 제거하는 대신, 더 복잡한 워드 라인 디코딩 개념을 사용하였지만, 바이트 선택 라인 및 바이트 선택 트랜지스터를 유지하고 대부분의 워드 라인 쌍에 대한 추가적인 대량 소거 라인과 대량 소거 트랜지스터를 채용하였다. Radjy에게 허여된 미국 특허 제5,191,556호는 플래시 메모리 블록의 크기를 단일 메모리 페이지 즉, 메모리 셀의 행으로 감소시키는 방법을 제시하고 있다. Talreja 에게 허여된 미국 특허 제5,317,535 호는 8 비트에서 16 비트로 EEPROM의 데이타 포맷을 증가시키는 방법을 개시하고 있다. Gupta 에게 허여된특허 제5,353,248 호는 동일 칩상에 동일 크기의 백업 플래시 메모리를 갖는 SRAM을 개시하고 있다. 이것은 프로그래밍을 간단하게 하지만, 상기 플래시 메모리를 효율적으로 사용하지 못한다. Fujita등에게 허여된 미국 특허 제5,359,569 호는 캐시 메모리를 통합함으로써 사용자의 관점에서 플래시 메모리의 프로그래밍을 간단하게 하고, 컴퓨터 보드 레벨에서 복수의 플래시 소자의 엑세싱을 관리하도록 유닛을 제어한다.
본 발명의 목적은 메모리 셀이 거쳐야 하는 스트레스성의 프로그램 및 소거 사이클의 수를 감소시킨 반면에 고밀도를 달성할 수 있는 완전 특징 기능을 갖는 EEPROM을 제공하는 것이다.
본 발명의 다른 목적은 완전 특징 EEPROM의 데이타의 기록 속도를 개선하는 것이다.
본 발명은 전기적으로 소거/기록이 가능한 판독 전용 메모리 즉, EEPROM반도체에 관한 것으로, 특히, 상기 장치의 내부 아키텍쳐에 관한 것이다.
도 1은 일부 종래의 완전 특징 EEPROM 코어 어레이에 대한 트랜지스터 수준의 개략도.
도 2는 본 발명에 따라 구성된 플래시형 EEPROM 코어의 일부의 트랜지스터 수준의 개략도.
도 3은 도 2처럼 구성된 메모리 코어와 상기 코어에 대한 완전 특징 기록 액세스를 제공하는 주변 논리 회로를 통합한 본 발명의 EEPROM장치의 개략적인 블록도.
도 4A 내지 도 4C는 본 발명에 따르는 기록 상태 머신의 동작 흐름도.
본 발명은 완전 특징 구조 EEPROM에 대해 섹터 소거가 가능한 신규의 내부 아키텍쳐를 제공한다. 상기 EEPROM의 메모리 어레이는 복수의 선택적으로 소거가능한 페이지 섹터로 다시 분할되는 각각의 메모리 페이지를 갖는 메모리 페이지로 분할된다. 각각의 페이지 섹터는 복수의 개별적으로 판독 어드레스가 가능한 멀티 바이트 데이타 워드(read-addressable multi-byte data words)를 포함한다. 상기 페이지 섹터는 최소 프로그램 어드레스 가능 데이타 유닛이다. 페이지 섹터의 사용은, 동일한 페이지내의 다른 바이트가 재프로그램을 요구할 때, 소거 및 프로그램 사이클을 겪어야 하는 메모리 페이지내의 다른 선택되지 않은 데이타 바이트의 수를 감소시킨다. 또한, 메모리 셀의 각각의 바이트에 대해 선택 라인 및 선택 장치를 요구하는 완전 특징EEPROM 에서 제안되는 바와는 달리, 복수 워드 페이지 섹터 당 하나의 선택 라인 및 선택 장치만을 요구한다. 또한, 1 바이트의 비트 0 내지 7이 인접되어야 하는 종래의 완전 특징 EEPROM처럼 바이트에 의해서가 아닌, 동일 페이지 섹터내의 모든 비트 0 컬럼이 인접하는 출력 단위로 한 페이지 섹터내의 비트를 구성한다.
에러 보정 코드(Error correcting code, ECC) 유닛을 사용하는 종래 기술 메모리는 일반적으로 바이트당 적어도 1비트를 보정한다. 본 발명은 멀티 바이트 데이타 워드당 1비트를 보정하도록 ECC 유닛을 사용하며, 그것에 의해 데이타 바이트 당 ECC 비트의 수를 감소시킨다. 또한, 본 발명은 임의의 오판독 데이타 비트를 회복시키도록 상기 ECC유닛의 사용을 요구하는 임의의 메모리 워드의 자동 리프레쉬(refresh)기능을 채용하였다.
본 발명은 한 페이지 섹터 감지 라인의 가동을 제어하도록 래치의 뱅크를 사용한다. 이것이 상기 워드 라인상에서 저전압을 유지할 때 상기 감지 라인에 고전압을 인가하는 것을 가능하게 한다.
본 발명의 아키텍쳐는 하나의 메모리 코어 행에 물리적으로 대응하는 하나의 메모리 페이지내의 페이지 섹터의 일부, 또는 모두를 동시에 프로그래밍 및 소거할 수 있다. 이것은 사용자와 메인 메모리 코어 사이의 버퍼와 같이 동작하는 온 보드 저전압 기록 캐시의 추가에 의해 달성된다. 사용자가 상기 캐시에 연속적인 데이타 워드를 빨리 기록할 수 있기 때문에 기록 시간을 개선시킨다. 상기 기록 캐시는 상기 EEPROM 메모리 코어의 멀티 바이트 워드 구조에 관련된 멀티 바이트 워드 구조를 갖는다. 상기 캐시는 상기 메모리 코어의 하나의 메모리 페이지와 동일한 크기를 갖지만, 바이트 레벨에서 멀티 바이트 워드 레벨로 데이타 내부 흐름을 반전시킨다. 상기 기록 캐시는 사용자로부터의 데이타를 바이트 형태로 수용하고, 바이트 플래그의 사용을 통해 모든 신규 데이터를 그 경로를 따라 추적한다. 사용자가 신규 데이타 입력을 종료했을 때, 신규 입력된 데이타의 최종 래치된 행 어드레스, 고(high) 어드레스 비트는 상기 코어 메모리 페이지, 즉, 상기 입력된 어드레스에 대응하는 행을 결정한다. 상기 기록 캐시는, 신규 입력된 데이타가 상기 메모리 코어로부터 판독된 구(舊)데이타에 겹쳐 쓰이지 않도록 하면서, 상기 선택된 메모리 코어 행로부터 ECC 유닛을 통해 모든 이전 데이터를 멀티 바이트 워드 율(rate)로 입력받아 캐시 메모리로 넘긴다. 이 때 소자는 페이지 섹터 플래그 및/또는 ECC 에러 신호(ERR)를 사용하여, 신규 데이타가 수신되었거나 손실된 데이타를 회복시키기 위해 ECC 유닛이 필요했던 상기 기록 캐시내의 상기 페이지 섹터만 복구시킨다. 상기 기록 캐시는 바이트 단위뿐만 아니라 멀티 바이트 데이타 워드 기록 어드레스가 가능하고 멀티 바이트 데이타 워드 판독 어드레스도 가능하다.
도 2에 따르면, 본 발명인 EEPROM아키텍쳐의 특유의 메모리 코어 구조는 메모리 페이지, 즉, 하나의 행내의 모든 기억 셀을 2, 4 또는 그 이상의 페이지 섹터(33)로 분할한다. 각 기억 셀은 가변 임계 기억 트랜지스터(24)에 직렬 접속되는 셀 선택 트랜지스터(22)를 포함한다. 바람직한 EEPROM아키텍쳐는 8 비트 외부 바이트 판독/기록 액세스 가능성을 유지하면서 16 비트 또는 32 비트 내부 데이타 워드 아키텍쳐를 사용한다. 상기 신규 코어 구조는 바이트 또는 워드에 의해서가 아닌, 복수 데이타 워드로 이루어진 각각의 페이지 섹터(33)를 갖는 페이지 섹터(33)에 의해 비트 라인을 그룹화하며, 그 결과 바이트 선택 라인 및 바이트 선택 트랜지스터가 더 이상 사용되지 않는다. 대신에, 상기 신규 아키텍쳐는 각각의 페이지 섹터(33)에 대한 선택 래치로 구현되는 페이지 섹터 선택 장치 및 페이지 섹터 선택 라인(37)을 사용하며, 따라서 공핍 모드 선택 트랜지스터를 사용할 필요가 감소된다. 선택적으로, 상기 페이지 섹터 선택 장치는, 도 2에 도시되어 있는 바와 같이, 선택 트랜지스터(40)로 수행될 수 있다. 각각의 페이지 섹터(33)내의 데이타 비트는 랭크에 의해 배열되는데 이 때 동일 랭크(rank)의 비트들이 블록으로 함께 그룹화 된다. 이는 종래 기술처럼 비트를 바이트로 그룹화 해서 각 비트그룹이 랭크 0인 1 비트 , 랭크 1인 1 비트 , 랭크 2인 1 비트 식으로 해서 랭크 7 인 1 비트까지로 이루어지는 것과는 다르다. 본 발명에서, 각각의 페이지 섹터(33)가 32 개의 16 비트 워드로 이루어지면, 각각의 페이지 섹터(33)는 16 비트 라인 블록(31)으로 분할되는데 이 때 각각의 비트 라인 블록은 32 비트의 동일 랭크로 이루어진다. 예를 들어, 16 비트 폭 워드 구조의 경우에 페이지 섹터(33)내의 랭크 0 의 모든 비트는 비트 라인 블록 0(31)내에 연속적으로 그룹화 되고, 동일 페이지 섹터(33)내의 랭크 1 의 모든 비트는 비트 라인 블록 1(도시 생략)내에서 연속적으로 그룹화 되며 이런 식으로 비트 라인 블록 15(35)까지 계속된다.
도 3 을 참조하면, 상기 신규 EEPROM 아키텍쳐는 상기 메모리 코어의 판독 액세스 중에 발생될 수 있는 2, 4 또는 그 이상의 긴 바이트 워드당 임의의 1 비트 에러를 검출 및 자동적으로 보정하도록 해밍(Hamming) 코드에 기초한 ECC 메카터즘 (73)을 또한 사용한다. 멀티 바이트 데이타 아키텍쳐의 사용은 상기 워드가 더 광대하면 할수록 상기 ECC 패리티 비트와 상기 데이타 비트 사이의 비가 더 작아지기 때문에, 실리콘 영역을 더 많이 감소시킨다. 예를 들어, 8 비트 데이타 워드의 1비트를 보정하기 위해서는 데이타 워드당 50 % 의 비트 폭 증가에 대해 4 비트 패리티 비트가 요구되는데, 16 비트 데이타 워드는 31 % 의 증가에 대해 5 패리티 비트를 요구하고, 32 비트 데이타 워드는 단지 19 %의 증가에 대해 6 패리티 비트를 요구한다.
본 발명은 멀티 바이트 워드로 배열된 내부 데이타 아키텍쳐를 갖지만, 시스템 사용자와는 바이트 단위로 통신한다. 도 3 에 도시되어 있는 바와 같이, 본 발명의 회로는 멀티 바이트 워드중 어떤 바이트가 시스템 사용자에게 보내져야 하는지를 선택하는 연속적인 멀티플렉싱 회로(75)와 시스템 사용자로부터 로드되는 바이트 크기 데이타를 수용하기 위해서와 기록 캐시(83)의 복수 기록 클록 수행에 의해 연속적인 바이트 크기 데이타 청크(chunk)를 멀티 바이트 데이타 워드로 그룹화 하기 위한 디멀티플렉싱 회로(79)를 통해 상기 목적을 달성한다. 상기 기록 래치(83)는 하나의 코어 메모리 페이지의 크기이고, 아래에 기술되는 바와 같은 소거/기록 사이클 중에 전체 메모리 페이지의 되읽기 사이클(read back cycle)을 실행하기 위해 유한 상태 머신(finite state machine) 및 카운터와 같은 모든 자체의 필수 제어 논리를 구비한 SRAM으로 구현된다.
프로그램밍은 3 개의 사이클; 즉, 로드 사이클, 되읽기 사이클 및 로드백 (road back) 사이클로 이루어진다. 상기 프로그래밍 사이클은 시스템 사용자가 신규 데이타를 기록 캐시(83)에 로드하는 동안 구동되는, 사용자에 의한 로드 사이클로 개시된다. 종래 기술 EEPROM 에서와 같이, 사용자는 CE% 가 낮게 유지되면 WE%핀을 통해 로드 클록을 제공한다. 대안적으로, 상기 로드 클록은 상기 WE% 핀이 낮게 유지되면 상기 PE%핀을 통해 제공될 수도 있다. 각각의 로드 사이클에서, 선택된 바이트 어드레스의 대응하는 바이트 플래그(byte flag)가 가동된다. 멀티 바이트 워드당 2, 4 또는 그 이상의 바이트 플래그가 있지만, 상기 기록 캐시는 바이트 단위로 기록-어드레스(byte write-addressable)가 가능하다. 상기 WE%외부 클록은 시스템 사용자로부터의 명령 모드를 기록 상태 머신(WSM, 77)에 대한 제어 신호로 번역하는 인터페이스로 사용되는 명령 디코더(도시 생략)를 구동시킨다. 상기 기록상태 머신(77)은 프로그램의 상이한 판독 및 기록 단계와 소거 사이클뿐만 아니라 아래에 기술되는 바와 같은 셀을 적절하게 프로그램하고 소거하는데 필요한 전압 및 타이밍을 교대로 제어한다. 종래 기술의 메모리 로드에서와 같이, 상기 로드 사이클은 타임 아웃 프로토콜을 사용하여 종료한다.
종래 기술 EEPROM 이 시스템 사용자에 대해 칩의 내부 기능 모드로 액세스할 수 있도록 하는 명령 디코더를 갖지만, 종래 기술 EEPROM 은 일부 사용자 모드로만 시스템 사용자의 액세스를 제한한다. 상기 신규 EEPROM 아키텍쳐는 모든 사용자 모드 및 테스트 모드의 시스템 사용자 제어를 제공하도록 상기 명령 디코더의 사용을 확장한다. 상기 칩은 8 비트 모드 레지스터를 가지며, 이는 상기 시스템 사용자가 소정의 전용 시퀀스를 사용함으로써 소프트웨어 기록 보호 프로토콜을 통해 원하는 명령 모드 ID바이트를 갖고 로드할 수 있는 것이다. 상기 모드 레지스터는 실현을 위해, WSM(77)과 적절한 제어 신호를 통신하는 명령 디코더에 의해 판독된다.
로드 사이클에 후속하여, 프로그래밍 제어가 상기 WSM(77)에 이전되어 되읽기 사이클을 개시함으로써 시작된다. 상기 로드 사이클의 말단에서 래치된 페이지 어드레스에 기초하여, 되읽기 사이클중에 상기 WSM(77)은 워드 라인(57)에 의해 기록 캐시(83)로 정의되는 바와 같은 대응하는 코어 메모리 페이지로부터 데이타를 판독하기 시작한다. 상기 캐시 바이트 플래그(85)는 상기 메모리 코어로부터 현재 판독되고 있는 기존 데이타에 시스템 사용자에 의해 입력된 임의의 신규 데이타가 재기록되지 않게 하는데 사용된다. 코어 메모리 페이지의 되읽기 사이클중에, 상기 WSM(77)은 ECC(73)가 적어도 하나의 데이타 워드를 보정했는지를 검출하기 위해ECC 유닛(73)에서 나오는 에러 신호, 즉 ERR 111를 모니터한다. 상기 ECC(73)가 사용자가 기록 캐시(83)로 임의의 신규 데이타를 로드하지 않았을 지라도 데이타 워드를 보정하였다면, 상기 WSM(77)은 대응하는 프로그래밍 페이지 섹터 플래그(47-50)를 세트하고 상기 페이지 섹터 감지 라인(99-102)중 하나에 의해 결정되는 상기 보정된 페이지 섹터를 프로그램하도록 진행하여 이 페이지 섹터를 리프레쉬한다. 이러한 방식으로 상기 칩의 데이타 보유 성능이 확장된다. 상기 코어 메모리 페이지가 상기 기록 캐시(83)에 기록되면, 상기 WSM(77)은 가동되는 자체의 페이지 섹터 플래그(47-50)를 가지는 대응하는 페이지 섹터 감지 라인(99-102)에 의해 정의되는 바에 따른 페이지 섹터가 소거되는, 소거 단계를 개시한다. 이러한 방식으로, 신규 로드된 데이타를 수신하거나 또는 손실 데이타를 복구하도록 ECC(73) 유닛을 요구하는 코어 메모리 페이지 섹터만이 소거된다. 따라서, 상기 칩은 아래의 조건중 어느 하나를 만족시키는 페이지 섹터만을 갱신한다: (1) 사용자가 상기 기록 캐시(83)의 대응 페이지 섹터에 적어도 하나의 신규 바이트를 로드한다.; (2) 되읽기 사이클중에, 메모리 코어로부터 기록 캐시(83)로의 페이지 섹터의 전송시, 적어도 하나의 에러를 보정하기 위해 ECC(73)를 사용한다. 상기 페이지 섹터중 어느 것도 상술된 조건중 어느 하나를 만족시키지 못한다면, 상기 칩은 상기 프로그래밍 사이클을 함께 중단시킨다. 그러나, 상기 조건중 어느 하나를 만족시킨다면, 상기 칩은 상기 선택된 페이지 섹터만을 재프로그램할 것이고, 따라서, 상기 코어 메모리 페이지상의 불필요한 스트레스를 방지하고 종래 기술 플래시 EEPROM 내구성 레벨과 비교하여 상기 EEPROM의 내구성을 결과적으로 개선시킨다.
상기 WSM(77)은 대응하는 코어 메모리 페이지 섹터의 프로그래밍 준비를 하면서 상기 기록 캐시(83)로부터 고전압 페이지 섹터(43-46)로 데이타를 전송하는, 로드 백 사이클을 개시한다. 상기 로드 백 사이클중에, 상기 ECC 유닛(73)은 상기 기록 캐시내의 각각의 데이타 워드에 대한 신규 패리티 비트를 발생시켜 상기 기록 캐시로부터의 데이타와 함께 상기 메모리 코어에 기록되도록 상기 신규 패리티 비트를 상기 고전압 페이지 섹터(43-46)로 송달한다. 상기 WSM(77)이 상기 고전압 페이지 섹터(43-46)를 로딩하는 것을 종료하면, WSM(77)은 상술한 조건에 의해 기록 되어야 할 것으로 결정된 페이지 섹터에만 높은 프로그래밍 전압을 인가한다. 프로그래밍 종료 시에, 상기 WSM(77)은 상기 메모리 성분의 내부 클록을 상기 시스템 외부 클록과 동기시키도록 어드레스의 변이를 사용하는 어드레스 변이 검출(ATD) 회로(도시 생략)로 제어을 다시 되돌림으로써 상기 칩이 정상 판독 모드를 재개할 수 있다.
도 3을 참조하면, 상기 메모리 코어는 상기 메모리 페이지 분절 (segmentation)에 따라서 분절된다. 상기 X-선택 디코더(55)에서 기인하는 워드 라인(57)은 메모리 페이지를 한정하고, 모든 워드 라인 래치 뱅크(51-54) 및 메모리 섹터(59-62)에 결합된다. 각각의 메모리 섹터(59-62)는 페이지 섹터 감지 라인(99-102)에 의해 각각 한정되는 각각의 페이지 섹터를 갖는 복수의 페이지 섹터로 이루어진다. 워드 라인 래치 뱅크(51-54)는 자체의 페이지 섹터 감지 라인(99-102)을 통해 대응하는 메모리 섹터(59-62)에만 결합된다. 예를 들어, 워드 라인 래치 뱅크 "0"(51)은 자체의 페이지 섹터 감지 라인(99)을 통해 메모리 섹터 "0"(59)내의 페이지 섹터에만 결합된다. 정상 프로그래밍시에, 워드 라인 래치 뱅크(51-54)의 임의의 조합이 활성화될 수 있고, 그것에 의해 상기 선택된 페이지 섹터의 페이지 섹터 감지 라인을 내부 고프로그래밍 전압(internal high programming voltage)으로 상승시킨다. 종래 기술인 완전 특징 EEPROM 아키텍쳐의 바이트 선택 트랜지스터는 상기 페이지 섹터 플래그(47-50)와 상기 선택된 워드 라인 래치 뱅크(51-54)에 의해 구동되는 섹터 선택 래치로 대체된다.
상기 메모리 코어 위에 고전압 페이지 섹터(43-46) 및 상기 비트 라인을 상기 내부 고전압 레벨로 선택적으로 상승시킬 수 있는 래치의 행(row)가 존재한다.
상기 메모리 코어 아래에 정상 판독 사이클, 되읽기 사이클, 로드 사이클 및 로드 백 사이클 중에 필요한 데이타 경로를 제어하기 위해 형성된 신규 아키텍쳐가 존재한다. 상기 아키텍쳐는 정상 판독 사이클 및 프로그램 명령의 데이타 경로를 설명함으로써 가장 적절하게 이해될 수 있다.
상기 ATD 회로(도시 생략)에 의해 제어되는 판독 사이클 중에, 데이타는 활성 Y-선택 패스 트랜지스터(63-66)을 통해 감지 앰프(67 및 69)에 의해 판독된다. 데이타 비트는 감지 앰프(67)에 의해 판독되고, 패리티 비트는 감지 앰프(69)에 의해 판독된다. 상기 감지 시간이 끝났을 때, 마스터 클록 신호("MCLK")(91)는 낮아지고 전체 워드, 즉 데이터 및 패리티 비트를 마스터 래치 레지스터(71)로 래치한다. MCLK가 고에서 저로 변위되면 이를 개시신호로 하여, 상기 ECC(73) 매트릭스는 상기 마스터 래치 레지스터 출력에 의해 자기에게 전송된 행(raw) 데이타를 계산하기 시작한다. MCLK와는 위상이 다른 슬레이브(slave) 클록 신호("SCLK")(93)는 높아지고 상기 ECC 출력을 상기 슬레이브 래치 멀티플렉서 레지스터(75)로 전송하게 한다. 이 레지스터는 상기 ECC 출력으로부터 보정된 데이타 워드를 수신하고, 적어도 하나의 최하위 유효 어드레스 비트(the least significant address bits, 95) 즉, 16 비트 크기 워드인 경우 A0, 또는 32 비트 크기 데이타 워드인 경우의 A1 및 A0 을 사용함으로써 멀티 바이트 데이타 워드로부터 단지 1 바이트만을 선택한다. 상기 슬레이브 래치 멀티플렉서 레지스터로부터의 출력은 상기 칩 출력 버퍼(78)를 직접 구동시키는데, 이는 상기 0E% 핀으로부터도 구동될 수 있다. 상기 ATD 회로에 의해 검출되는 후속 어드레스 변경 후에, SCLK 가 낮아지고, 따라서 상기 신규 데이타의 감지 시간과 동일한 제어된 구 데이터 유지 시간을 제공한다. MCLK 는 상기 감지 앰프(67 및 69)가 자체의 신규 출력을 마스터 래치 레지스터로 전파하게 하기 위해 높아진다.
상기 MCLL및 SCLK내부 클록 신호는 상기 칩 판독 사이클을 상기 시스템 클록과 동기시키는 어드레스 변이 검출(ATD) 회로(도시 생략)에 의해 발생된다. 또한 상기 어드레스 변이 검출(ATD) 회로는 고출력 스위칭 전류에 의해 발생된 내부 전력 레일 잡음에 대해 상기 칩을 보호한다.
상기 프로그래밍 명령은 시스템 사용자로부터의 입력 데이타가 종래 기술과 같이 고전압 페이지로 직접 로드되는 대신에 저전압 SRAM 기록 캐시(83)로 로드되는 동안 사용자 구동 로드 사이클로 개시된다. 상기 기록 캐시(83)는 워드(84)와 이에 더해 바이트 플래그(85)로 구성되지만 바이트 단위의 기록이 가능하며, 사용자가 데이타를 바이트로 입력할 때, 입력 디멀티플렉서(79)는 하위 어드레스비트(95)로 식별되는 바와 같이 멀티 바이트 워드로 배열되도록 기록 캐시에 적절한 바이트를 표시한다. 상기 기록 캐시는 9 번째 비트, 바이트 플래그를 워드의 각각의 바이트로 결합함으로써 사용자에 의해 입력된 신규 데이타와 상기 메모리 코어로부터 판독된 구 데이타를 구별한다. 로드 사이클의 개시에서, 예컨대, 모든 바이트 플래그는 이 순간에 상기 기록 캐시내의 모든 데이타가 파괴되고 되읽기 사이클이 개시될 때 상기 코어 메모리로부터의 데이타로 대체될 수 있다는 것을 의미하도록 세트된다. 시스템 사용자에 의해 생성된 각각의 로드 액세스에서, 상기 페이지 내부의 선택된 바이트 어드레스에 대응하는 바이트 플래그가 리셋되어 이들 어드레스가 되읽기 사이클중에 코어 메모리로 기록되지 않는다. 따라서, 상기 기록 캐시(83)는 로드 백 사이클이 개시될 때 신규 로드된 데이타를 보유하고, 상기 기록 캐시(83)는 상기 코어 메모리로의 기록에 대비하여 고전압 페이지 섹터(43-46)에 자체의 내용의 로딩을 개시한다.
각 워드 라인 래치 뱅크(51-54)는 자체의 페이지 섹터 플래그(47-50)을 갖는다. 로드 사이클의 개시에서, 모든 페이지 섹터 플래그(47-50)는 워드 라인 래치 뱅크(51-54) 및 결과적으로 페이지 섹터가 작동하지 않는 것을 의미하도록 리셋된다. 적어도 1 바이트가 상기 기록 캐시(83)의 페이지 섹터로 로드되면, 상기 대응하는 페이지 섹터 플래그(47-50)가 세트되어 그것에 의해 페이지 섹터 감지 라인(99-102)에 의해 정의되는 바와 같이 대응하는 코어 메모리 페이지 섹터를 제어하는 워드 라인 래치 뱅크를 작동시킨다. 상기 로드 사이클은 종래 기술에서와 같이 타임 아웃 기간 프로토콜(time-out period protocol)을 통해 종료된다.
이 순간부터, 상기 프로그래밍 제어는 기록 상태 머신(77)에 속한다. 상기 WSM 은 상기 Y-선택 패스 트랜지스터(63-66)를 통해 기록 캐시(83) 및 선택된 코어 메모리 페이지를 스위프하기 위해 내부 워드 어드레스 비트를 구동시킬 능력을 갖는다. 도 4A 내지 도 4C 는 다양한 명령 모드 하에서 취해지는 명령 경로를 포함하는 WSM 의 동작 흐름도이다. 명령 모드를 프로그래밍하기 위해, 로드 사이클 타임 아웃 기간에 후속하여 상기 WSM 이 되읽기 사이클을 개시한다. 상기 되읽기 사이클 내의 각각의 판독 워드 단계(read word-step)는 아래에 기술되는 바와 같이 4 단계를 갖는다.
단계 1 : 상기 SRAM 컬럼은 약 VCC/2 에서 균등화된다. 이러한 균등화 시간 동안 상기 WSM(77)이 상기 SRAM 내용을 갱신함없이 워드 어드레스를 변경시킨다. 갱신된 워드 어드레스에서, 상기 코어는 데이타 감지 앰프(67)에 의해 및 패리티 감지 앰프(69)에 의해 액세스되고, 구(舊) 행(raw) 데이터와 이에 더한 패리티 비트는 상기 ECC회로(73)에 제공된다.
단계 2 : 상기 ECC(73)가 에러 보정을 종료할 때, 자체의 출력에 유효 데이타를 가지고, 상기 원 데이타가 보정되어야 하면 세트 에러 신호(ERR)(111)를 갖는다. 동시에, 상기 SSAM 은 자체의 출력에 바이트 플래그를 래치시키고, 후속 워드 단계까지 상기 플래그를 래치된 상태로 유지한다.
단계 3 : 상기 되읽기(RB) 게이트(81)는 상기 WSM(77)이 상기 바이트 플래그를 평가하는 동안 기록 캐시(83) 입력에 상기 ECC(73) 출력을 접속시킨다.
단계 4 : 워드내의 각각의 바이트는 상기 대응하는 바이트 플래그가 이전 단계 중에 세트한 것으로 판독되는 경우에만 상기 WSM(77)으로부터 도달하는 자체의 SRAM기록 클록 신호(도시 생략)을 갖는다. 상기 바이트 플래그가 리셋으로 판독되면, 이 위치가 신규로 로드된 데이타를 갖는 것을 의미하며 상기 기록 캐시 SRAM은 상기 대응하는 바이트에 대한 기록 클록을 수신하지 않고, 신규 로드된 데이타가 상기 기록 캐시에 유지될 것이다.
전체 되읽기 사이클 중에, 상기 WSM(77)은 도 4A 의 단계 2 에 도시되어 있는 바와 같이 ECC 에러 신호(ERR)(111)을 모니터한다. 워드가 에러를 보정하기 위해 ECC(73)를 사용하여 되읽기될 때, 상기 ERR(111) 신호는 세트되고, 상기 WSM은 상기 로드 사이클에 의해 이미 세트하지 않았다면 대응하는 워드 라인 래치 뱅크 (51-54)의 페이지 섹터 플래그(47-50)를 세트할 것이다.
상기 WSM(77)은 온 칩 고전압 펌프(도시 생략)를 시동하고 소거 단계를 개시한다. 세트 페이지 섹터 플래그(47-50)을 갖는 상기 워드 라인 래치 뱅크(51-54)만이 상기 소거 전압을 수신할 것이다. 상기 대응 코어 메모리 페이지 섹터는 소거된다. 상기 WSM(77)은 이 소거 단계를 종료시키도록 온 칩 타이머(도시 생략)를 또한 폴링한다(poll). 소거 시간의 종료에서, 상기 WSM(77)은 소거 복구를 실행, 즉, 상기 선택된 감지 라인 섹터 세그먼트상에 고전압을 방전한다.
이어서, 상기 WSM(77)은 로드 백 사이클을 개시한다. 상기 WSM은 다시 워드 어드레스 공간을 스위프하고, 각각의 로드 워드 단계는 다시 아래에 기술하는 바와 같이 4단계를 갖는다.
단계 1 : 상기 SRAM 컬럼은 약 VCC/2 에서 균등화된다. 이러한 균등화 시간중에 상기 WSM은 상기 SRAM 내용을 갱신함없이 워드 어드레스를 변경할 수 있다.
단계 2 : 상기 SRAM 감지 앰프(도시 생략)는 상기 후속 워드 단계가 상기 SRAM출력(87)에서 래치된 상태를 유지할 때까지 신규 데이타를 판독한다.
단계 3 : 상기 ECC(73)는 패리티 발생 모드로 스위치되고, 자체의 입력은 데이타 버스(107)를 통해 SRAM 출력(87)에 접속된다. 이러한 멀티플렉싱 기능은 상기 되읽기 신호(RB)(103) 및 로드 백 신호(LB)(104)에 의해 제어되는 이중 입력을 갖는 마스터 래치 레지스터(71)에 의해 송달된다. RB 와 LB 둘다 상기 WSM 에 의해 제어된다. 단계 3 의 종료에서, 상기 ECC(73) 출력 패리티 비트(89)가 준비되고, 상기 SRAM 데이타 비트(87)와 함께 기록되도록 버스(109)상에 유효 신규 패리티 정보를 표시한다.
단계 4 : 상기 SRAM출력 버퍼(87)는 버스(107)를 구동시키고, 상기 ECC 패리티 출력 버퍼(89)는 버스(109)를 구동시켜, 상기 신규 워드를 적절한 Y-선택 패스 트랜지스터(63-66) 및 코어 비트 라인을 통해 고전압 페이지 섹터(43-46)으로 기록한다.
상기 WSM(77)은 기록 단계를 개시시킨다. 또, 세트 페이지 섹터 플래그(47-50)을 갖는 워드 라인 래치 뱅크(51-54)만이 자체의 페이지 섹터 감지 라인(99-102)상에 높은 프로그래밍 전압을 송출한다. 각각의 활성 메모리 섹터(59-62)내에서, 단지 세트 고전압 페이지 래치를 갖는 비트 라인만이 실제로 고전압을 가지고, 따라서 상기 선택된 코어 행상의 기억 셀에 기록한다. 상기 선택된 워드 라인(57)은 또한 고전압을 갖는다. 상기 WSM(77)은 이러한 기록 단계를 종료시키도록 온 칩타이머를 폴링시킨다. 기록 시간의 종료에서, 상기 WSM(77)은 비트 라인 복구를 실행, 즉, 상기 선택된 비트 라인상에 고전압을 방전시키며, 따라서 워드 라인을 복구시킨다. 상기 WSM(77)은 온 칩 고전압 펌프를 방전시키고, 엑시트 시에 상기 칩 제어를 ATD 회로에 통과시켜, 상기 칩이 판독 모드를 재개시킬 수 있다.
본 발명의 회로는 WSM(77)의 기록 상태를 폴링하는 종래 기술의 방법에 3 개의 신규 비트를 도입함으로써 인터럽트가능 로드 사이클을 또한 수행한다. 로드 사이클의 개시에서, 모든 3 개의 신규 상태 비트가 리셋되고, 아래에 기술하는 바와 같이 기록 사이클 중에 상이한 포인트에서 세트한다.
비트 : 로드 타임 아웃 경고 -- 종료된 로드 사이클의 총 타임 아웃 기간의 75%후에 세트되고, 상기 WSM의 엑시트까지 세트를 유지한다.
비트 : 소거 활성화 --되읽기 및 소거 단계 중에 세트된다.
비트 : 기록 활성화 --로드 백 및 기록 단계 중에 세트된다.
대표적인 인터럽트가능 로드 사이클이 아래의 흐름으로 후속한다:
부분 1 : 사용자 시스템은 기록 캐시 SRAM을 클리어하고 상기 로드 사이클의 종료시에 코어 갱신을 진행하지 않도록 상기 칩에 알리는 모드 ID 를 로딩함으로써 기록 캐시 클리어 플러스 로드 사이클만을 개시한다. 이러한 로드 사이클 중에, 상위 우선순위 인터럽트 요구가 도달하면, 사용자 시스템은 상기 인터럽트 요구를 안전하게 부여하고 이러한 로드 사이클을 지연시킨다. 다른 공정의 엑시트에서, 사용자 시스템은 아래와 같은 상태 조회 성능을 사용해야 한다:
-- 동일한 어드레스에서 연속적인 판독 사이클에 의해 상기 WSM 이 여전히활성화 상태임을 의미하는 상기 토글 비트가 여전히 활성화 상태인지를 체크한다. 상기 토글 비트가 토글링중이면, 상기 사용자 시스템은 로드 타임 아웃 경고 비트를 체크해야 한다. 상기 토글 비트가 리셋되면, 상기 사용자 시스템은 데이타 로딩을 종료하도록 총 로드 사이클 타임 아웃 기간의 적어도 25%를 가져 상기 로드 사이클을 안전하게 재개시킬 수 있다. 상기 토글 비트가 토글링중이지만 상기 로드 타임 아웃 경고 비트가 이미 세트되었다면, 상기 사용자 시스템은 상기 칩이 타임 아웃 기간을 종료하게 하고 상기 토글 비트가 상기 WSM 이 더 이상 활성화 상태가 아님을 나타내는 토글링을 야기한 후에 로딩을 재개하도록 시도한다.
-- 상기 토글 비트가 더 이상 활성화 상태가 아니라면, 상기 사용자 시스템이 부분 2로 진행할 수 있다.
부분 2 : 로드만이 인터럽트 가능성을 갖는 로딩 사이클을 지속시키도록 모드 ID 로 로드되어야 한다. 상기 상태 조회에 의해 제공된 핸드세이크(handshake)가 아래에 기술하는 바와 같이 사용되어야 한다.
부분 3 : 상기 로드 사이클의 종료시에, 즉, 모든 인터럽트에도 불구하고 상기 사용자 시스템이 상기 선택된 페이지내의 모든 신규 바이트를 로드하기 위해 관리할 때, 또는 상기 사용자 시스템이 모든 상위 우선순위 인터럽트를 디스에이블할 수 있을 때, 최종 로드 플러스 프로그램이 모드 ID 가 상기 기록 캐시내에 로드된 신규 데이타를 갖는 코어를 갱신하게 하도록 상기 칩에 제공될 수 있다.
상기 최종 로드는 실질적으로 비어있을 수 있다. 상기 칩은 규칙적인 로드 사이클 타임 아웃 기간을 관측하고 프로그래밍으로 진행한다. 상기 최종 로드 사이클이 비어있을 수 있기 때문에, 상기 최종 로드 모드가 인터럽트될 수 있다는 것은 명백하다. 상기 칩이 상기 로드 타임 아웃을 카운트하기 위해 온 칩 타이머를 사용하고 있기 때문에, 인터럽트가 상기 칩을 프로그래밍 입력으로부터 방해하지 않을 것이다. 실제로, 상기 최종 로드 플러스 프로그래밍 모드 ID를 제공한 후에, 상기 사용자 시스템은 다른 공정을 사용하는 것으로 진행할 수 있다.

Claims (27)

  1. EEPROM에 있어서,
    소거 가능 및 프로그램이 가능한 서브 페이지 섹터- 각 서브 페이지 섹터는, 섹터 선정 소자를 통해 섹터 감지 라인과 연결되고 다시 차례로 서브 페이지 섹터내의 모든 저장 장치와 연결된 섹터 선정 라인에 의해 정의되며, 상기 서브 페이지 섹터 각각은 상기 섹터 선정 소자에 의해 개별적으로 어드레스가 가능하고, 각 서브 페이지 섹터는 메모리 페이지의 정수 인자이며, 각 서브 페이지 섹터는 복수 개의 개별적으로 판독 어드레스가 가능한 멀티 바이트 데이터 워드로 분할되며, 상기 메인 메모리 코어는 고(高) 전압 페이지를 통해 억세스할 수 있는 고 전압전원을 가짐- 로 분할되는 EEPROM 메모리 셀의 어레이로 구성되는 메인 메모리 코어와,
    외부 입력 및 출력 데이터 리드, 입력 어드레스 리드, 기록 기동 리드, 칩 기동 리드 -상기 어드레스 및 데이터 리드는 내부적으로 기록 캐시에 연결되고 상기 기록 캐시는 상기 메인 메모리 코어에 연결됨- 와,
    메모리 코어 및 상기 기록 캐시로부터 제공되는 멀티플렉스된 입력과, 상기 메모리 코어 및 기록 캐시에 연결되며 데이터 비트와 패리티 비트를 나타내는 멀티 플렉스된 출력을 가지는 에러 수정 제어(ECC) 유닛
    을 포함하는 것을 특징으로 하는 EEPROM.
  2. 제1항에 있어서, 상기 저장 장치 각각은 전기적으로 소거 및 프로그램이 가능한 메모리 소자에 직렬로 연결된 셀 선정 트랜지스터를 포함하는 것을 특징으로 하는 EEPROM.
  3. 제1항에 있어서, 모든 서브 페이지 섹터는 동일한 크기를 갖는 것을 특징으로 하는 EEPROM.
  4. 제1항에 있어서, 상기 섹터 선정 소자는 래치인 것을 특징으로 하는 EEPROM.
  5. 제1항에 있어서, 상기 섹터 선정 소자는 선정 트랜지스터인 것을 특징으로 하는 EEPROM.
  6. 제1항에 있어서, 상기 기록 캐시는 복수 개의 SRAM 소자를 포함하는 것을 특징으로 하는 EEPROM.
  7. 제1항에 있어서, 상기 기록 캐시는 저(低) 전압 캐시를 포함하는 것을 특징으로 하는 EEPROM.
  8. 제1항에 있어서, 상기 기록 캐시는 하나의 메모리 페이지의 크기와 동일한 크기를 갖는 것을 특징으로 하는 EEPROM.
  9. 제1항에 있어서, 상기 기록 캐시는 멀티 바이트 워드의 각 바이트에 대해 분리된 기록 제어 신호를 수신하는 수단을 포함하는 것을 특징으로 하는 EEPROM.
  10. 제1항에 있어서, 상기 ECC 유닛으로부터의 상기 멀티플렉스된 출력은 상기 입력 및 출력 데이터 리드에 선택적으로 연결된 것을 특징으로 하는 EEPROM.
  11. 제1항에 있어서, 상기 ECC 유닛은 데이터 워드가 훼손된 데이터일 경우, 이를 지시하는 출력 신호를 생성하는 수단을 포함하는 것을 특징으로 하는 EEPROM.
  12. 제1항에 있어서, 데이터 워드 비트 카운트에 대한 ECC 비트 카운트의 비율이 50% 이하인 것을 특징으로 하는 EEPROM.
  13. EEPROM에 있어서,
    행과 열의 어레이로 배열되는 복수 개의 메모리 셀- 상기 메모리 셀은 복수개의 메모리 유닛으로 그룹지어지고, 각 메모리 유닛은 데이터 워드 섹션 및 패리티 비트 섹션을 포함함-과,
    메모리 유닛의 데이터 워드 섹션에 억세스하기 위한 데이타 버스와,
    메모리 유닛의 패리티 비트 섹션에 억세스하기 위한 패리티 버스와,
    상기 데이터 버스와 패리티 버스에서 선택적으로 래치하기 위한 마스터 래치와,
    상기 마스터 래치로부터 상기 데이터 버스와 패리티 버스에 래치된 것을 수신하기 위한 에러 수정 제어(ECC) 유닛- 상기 ECC 유닛은 상기 패리티 비트 섹션에 대응하는 수정된 데이터 워드와 상기 데이터 워드 섹션에 대응하는 패리티 비트중 하나를 선택적으로 생성함-과,
    상기 ECC 유닛으로부터 상기 수정된 데이터 워드를 입력/출력 리드 세트에 선택적으로 라우팅하기 위한 출력 데이터 라우팅 수단과,
    상기 ECC 유닛으로부터 상기 새로운 패리티 비트 세트를 상기 패리티 버스에 선택적으로 연결하기 위한 패리티 비트 라우팅 드라이버
    를 포함하는 것을 특징으로 하는 EEPROM.
  14. 제13항에 있어서, 상기 데이터 워드 섹션은 1 바이트 이상을 포함하는 것을 특징으로 하는 EEPROM.
  15. 제13항에 있어서, 상기 데이터 버스에 연결된 출력 수단을 가지며, 상기 ECC 유닛으로부터 상기 수정된 데이터 워드를 선택적으로 수신하는 기록 캐시를 추가로 포함하는 것을 특징으로 하는 EEPROM.
  16. 제15항에 있어서, 상기 입력/출력 리드로부터 바이트 크기의 입력을 수신해서, 메모리 유닛의 데이터 워드 섹션과 크기가 동일한 데이터 입력 워드로 상기 바이트 크기의 입력을 배열하고, 상기 데이터 입력 워드를 상기 기록 캐시에 저장하는 입력 데이터 라우팅 수단을 추가로 포함하는 것을 특징으로 하는 EEPROM.
  17. 제16항에 있어서, 상기 기록 캐시는, 상기 입력 데이터 라우팅 수단으로부터의 데이터 입력 워드가 상기 기록 캐시에 저장되는 것에 대한 응답으로 셋팅되는 플래그 비트를 추가로 포함하는 것을 특징으로 하는 EEPROM.
  18. 제17항에 있어서, 상기 ECC 유닛을 모니터하기 위해 연결되고, 상기 ECC 유닛이 수정된 데이터 워드를 생성하는 것에 대한 응답으로 상기 기록 캐시의 상기 플래그 비트중 하나를 셋팅하는 기록 상태 머신을 추가로 포함하는 것을 특징으로 하는 EEPROM.
  19. 메모리 유닛들로 그룹지어진 메모리 셀의 어레이로 구성된 메인 메모리 코어와,
    메모리 유닛의 데이터 워드 섹션에 억세스하기 위한 데이타 버스와,
    메모리 유닛의 패리티 비트 섹션에 억세스하기 위한 패리티 버스와,
    상기 데이터 버스와 패리티 버스에서 선택적으로 래치하기 위한 마스터 래치와,
    상기 마스터 래치로부터 상기 데이터 버스와 패리티 버스에 래치된 것을 수신하기 위한 에러 수정 제어(ECC) 유닛- 상기 ECC 유닛은 상기 패리티 비트 섹션에 대응하는 수정된 데이터 워드와 상기 데이터 워드 섹션에 대응하는 새로운 패리티비트 셋트중 하나를 선택적으로 생성함-과,
    상기 ECC 유닛으로부터 상기 데이터 워드를 입력/출력 리드 세트에 선택적으로 라우팅하기 위한 출력 데이터 라우팅 수단과,
    상기 데이터 버스에 연결된 출력 수단과, 상기 ECC 유닛으로부터 상기 수정된 데이터 워드를 선택적으로 수신하기 위해 연결된 입력 수단을 가지는 기록 캐시를 포함하는 것을 특징으로 하는 비휘발성 실리콘 메모리.
  20. 제19항에 있어서, 상기 메모리 셀의 어레이는 소거 가능 및 프로그램이 가능한 서브 페이지 섹터 -각 서브 페이지 섹터는, 섹터 선정 소자를 통해 섹터 감지 라인과 연결되고 다시 차례로 서브 페이지 섹터내의 모든 저장 장치와 연결된 섹터 선정 라인에 의해 정의되며, 상기 서브 페이지 섹터 각각은 상기 섹터 선정 소자에 의해 개별적으로 어드레스가 가능하고, 각 서브 페이지 섹터는 메모리 페이지의 정수인자이며, 각 서브 페이지 섹터는 복수 개의 상기 메모리 유닛으로 분할되며, 상기 메모리 유닛은 개별적으로 어드레스가 가능하며, 데이터 워드 섹션과 패리티 비트 섹션으로 구성됨-로 분할되는 것을 특징으로 하는 비휘발성 실리콘 메모리.
  21. 제19항에 있어서, 메모리 유닛내에서 데이터 워드 섹션에 대한 패리티 비트 섹션의 비율이 50% 이하인 것을 특징으로 하는 비휘발성 실리콘 메모리.
  22. 제19항에 있어서, 상기 ECC로부터 생성된 상기 새로운 패리티 비트 셋트를선택적으로 상기 패리티 버스에 연결시키는 패리티 비트 라우팅 드라이버를 추가로 포함한 것을 특징으로 하는 비휘발성 실리콘 메모리.
  23. 제20항에 있어서, 상기 기록 캐시는 복수 개의 1 바이트 크기 데이터 유닛으로 배열되고, 상기 기록 캐시의 입력 수단은 상기 ECC 유닛으로부터의 멀티 바이트 데이터 워드의 한 바이트를 선택적으로, 순차적으로 수신하기 위해 실시되는 것을 특징으로 하는 비휘발성 실리콘 메모리.
  24. 제19항에 있어서, 상기 기록 캐시의 크기는 상기 메모리 코어의 크기보다 작은 것을 특징으로 하는 비휘발성 실리콘 메모리.
  25. 제19항에 있어서, 상기 입력/출력 리드로부터 바이트 크기의 입력을 수신하고, 상기 바이트 크기 입력을 멀티 바이트 데이터 입력으로 배열해서 상기 기록 캐시에 상기 멀티 바이트 데이터 입력 워드를 저장하는 입력 데이터 라우팅 수단을 추가로 포함하는 것을 특징으로 하는 비휘발성 실리콘 메모리.
  26. 제25항에 있어서, 상기 기록 캐시는, 상기 입력 데이터 라우팅 수단으로부터 상기 캐시에 저장된 멀티 바이트 데이터 입력 워드에 대한 응답으로 셋팅되는 플래그 비트를 추가로 포함하는 것을 특징으로 하는 비휘발성 실리콘 메모리.
  27. 제19항에 있어서, 상기 기록 캐시는 수정된 데이터 워드를 생성하는 상기 ECC 유닛에 대한 응답으로 플래그 비트를 수정하는 것을 특징으로 하는 비휘발성 실리콘 메모리.
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