KR20140026645A - 박막 트랜지스터 디바이스들을 제조하는 방법들 - Google Patents

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Abstract

본 개시의 실시예들은 박막 트랜지스터 디바이스들에 형성된 활성 층의 주변 측벽의 우수한 프로파일 제어를 갖는 박막 트랜지스터 디바이스를 제작하는 방법들을 제공한다. 일 실시예에서, 박막 트랜지스터 디바이스를 제조하기 위한 방법은, 기판을 제공하는 단계 ― 기판은 그 기판 상에 형성된 활성 층 상에 배치된 소스-드레인 금속 전극 층을 갖고, 활성 층은 금속 산화물 층임 ―, 소스-드레인 금속 전극 층에 채널을 형성하기 위해, 백-채널-에칭 프로세스를 수행하는 단계, 및 백-채널-에칭 프로세스 후에, 활성 층 패터닝 프로세스를 수행하는 단계를 포함한다.

Description

박막 트랜지스터 디바이스들을 제조하는 방법들{METHODS OF MANUFACTURING THIN FILM TRANSISTOR DEVICES}
본 발명의 실시예들은 일반적으로 박막 트랜지스터 애플리케이션들을 위한 디바이스 구조들을 형성하기 위한 방법들에 관한 것이다. 더 상세하게는, 본 발명은 박막 트랜지스터 애플리케이션들을 위한 디바이스 구조들을 형성하기 위한 방법들 및 시퀀스들에 관한 것이다.
플라즈마 디스플레이 패널들, 액티브 매트릭스 액정 디스플레이들(AMLCD) 또는 액티브 매트릭스 유기 발광 다이오드들(AMOLED), 및 액정 디스플레이들은 평판 디스플레이들에 대해 빈번하게 사용된다. 액정 디스플레이들(LCD)은 일반적으로, 함께 접합된 2개의 투명 기판들을 포함하며, 그 2개의 투명 기판들 사이에 액정 재료의 층이 개재된다(sandwiched). 투명 기판은 반도체 기판, 글래스(glass), 석영(quartz), 사파이어, 플렉서블(flexible) 또는 투명한(clear) 플라스틱 막일 수 있다. LCD는 또한, 백 라이팅을 위한 발광 다이오드들을 포함할 수 있다.
액정 디스플레이들에 대한 해상도(resolution) 요구조건들이 증가함에 따라, 다수의, 액정 셀의 분리된 영역들, 소위 픽셀들을 제어하는 것이 바람직하게 되었다. 현대의 디스플레이 패널에서, 1,000,000개보다 더 많은 픽셀들이 존재할 수 있다. 각각의 픽셀이 기판 상에 배치된 다른 픽셀들에 관하여 에너자이징된(energized) 상태와 디에너자이징된(de-energized) 상태 사이에서 스위칭될 수 있도록, 적어도 동일한 수의 트랜지스터들이 글래스 기판 상에 형성된다.
도 1은 종래의 박막 트랜지스터 디바이스를 제조하는 시퀀스를 도시한다. 도 2a 내지 도 2d는 도 1에 도시된 시퀀스에 의해 제조되는, 상이한 제조 스테이지들에서의 종래의 박막 트랜지스터 디바이스를 도시한다. 일반적으로, 도 2a에 도시된 바와 같이, 박막 트랜지스터 디바이스(200)는 기판(202) 상에 배치된다. 게이트 전극(204)이 기판(202) 상에 형성 및 패터닝된 후에 게이트 절연체 층(206)이 뒤따른다. 게이트 절연체 층(206) 상에 활성 층(208)이 형성된다. 활성 층(208)은 종종, 기판 손상을 회피하도록 저온들에서 프로세싱되는 플라스틱 재료들과 같은 플렉서블 기판 재료들의 사용을 허용하기 위한 저온 제조 프로세스 요구조건들뿐만 아니라 높은 전자 이동도(mobility)를 갖는 투명 금속성 산화물 재료로부터 선택된다. 활성 층(208)의 형성 후에, 활성 층(208) 상에 에칭 정지 층(210)이 형성된다. 후속하여, 그 후, 그 위에 소스-드레인 금속 전극 층(214)이 배치되어, 후속하는 에칭 및 패터닝 프로세스들 동안에 박막 트랜지스터 디바이스(200)에 채널을 형성하기 위해, 패터닝된 포토레지스트 층(216)을 통해 노출되는 구역(218)을 갖는 박막 트랜지스터 디바이스(200)가 형성된다.
도 1을 다시 참조하면, 디바이스 구조(200)가 기판(202) 상에 형성된 후에, 단계(102)에서, 그 후, 도 2b에 도시된 바와 같이, 디바이스 구조(200)로부터 활성 층(208)의 보호되지 않는 구역들(230)을 제거하여, 아래놓인 게이트 절연체 층(206)의 노출 구역들(226)을 노출시키도록, 금속 활성 층 패터닝 프로세스를 수행하기 위해, 금속 활성 층 패터닝 툴로 기판(202)이 이송된다. 도 2a에서 평탄하지 않은 표면으로서 도시된 바와 같이, 활성 층(208)의 보호되지 않는 구역들(230)이 이전의 프로세스에 의해 손상될 수 있거나 또는 손상되지 않을 수 있다는 것이 주의된다. 금속 활성 층 패터닝 프로세스 후에, 단계(104)에서, 도 2c에 도시된 바와 같이, 박막 트랜지스터 디바이스(200)에 채널(228)을 형성하기 위해, 소스-드레인 금속 전극 층(214)을, 아래놓인 에칭 정지 층(210)의 상측 표면(220)이 노출될 때까지 에칭하도록, 백-채널-에칭(back-channel-etching; BCE) 프로세스가 수행된다. 백-채널-에칭(BCE) 프로세스 동안에, 에칭 프로세스 동안 활용되는 공격적인 에천트들(aggressive etchants)이 불리하게, 디바이스(200)의 아래놓인 활성 층(208)을 에칭 및 공격(attack)할 수 있어서, 활성 층(208)에서의 원하지 않는 에지 프로파일(222) 및 손상이 초래될 수 있고, 그에 의해, 박막 트랜지스터 디바이스(200)의 전기적인 성능 및 막 품질이 저하될 수 있다. 단계(106)에서, 그 후에, 도 2d에 도시된 바와 같이, 포토레지스트 층(216)을 제거하기 위해, 포토레지스트 층 제거 프로세싱 툴로 기판(202)이 이송된다. 포토레지스트 층 제거 프로세스 동안에, 디바이스 제조 프로세스를 완료하기 위해 단계(108)에서 수행되는 다른 패시베이션 및 패터닝 프로세스를 비롯한 후속하는 프로세스 동안, 활성 층(208)의 에지(222)가 추가로 손상될 수 있거나 또는 공격받을 수 있고, 그에 의해, 불리하게 활성 층(208)의 막 품질이 저하될 수 있고 디바이스 고장이 초래될 수 있다.
따라서, 개선된 전기적인 성능 및 안정성을 갖는 박막 트랜지스터 디바이스들을 제조하기 위한 방법에 대한 필요성이 존재한다.
본 개시의 실시예들은 박막 트랜지스터 디바이스들에 형성된 활성 층의 우수한 프로파일 제어를 갖는 박막 트랜지스터 디바이스를 제작하는 방법들을 제공한다. 일 실시예에서, 박막 트랜지스터 디바이스를 제조하기 위한 방법은, 활성 층 상에 배치된 소스-드레인 금속 전극 층을 갖는 기판을 제공하는 단계 ― 그 활성 층은 금속 산화물 층임 ―, 소스-드레인 금속 전극 층에 채널을 형성하기 위해, 백-채널-에칭 프로세스를 수행하는 단계, 및 백-채널-에칭 프로세스 후에, 활성 층 패터닝 프로세스를 수행하는 단계를 포함한다.
본 발명의 상기 열거된 피처(feature)들이 획득되고 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 본 발명의 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들은 첨부된 도면들에 예시되어 있다.
도 1은 종래에 수행되는 바와 같은 디바이스 구조의 제작의 시퀀스를 도시한다.
도 2a 내지 도 2d는 도 1의 종래의 제작에 따른 종래의 박막 트랜지스터 디바이스 구조의 단면도들이다.
도 3은 본 개시의 일 실시예에 따른 디바이스 구조의 제작의 시퀀스를 도시한다.
도 4a 내지 도 4d는 도 3에 도시된 시퀀스에 따른 박막 트랜지스터 디바이스 구조의 단면도들이다.
이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위하여 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 피처들이 추가적인 설명 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
그러나, 첨부된 도면들은 본 발명의 예시적인 실시예들만을 예시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
본 개시의 실시예들은 박막 트랜지스터 디바이스들에 형성된 활성 아일랜드층(island layer)의 주변(periphery) 측벽들의 우수한 프로파일 제어를 갖는 박막 트랜지스터 디바이스를 제작하는 방법들을 제공한다. 일 실시예에서, 활성 층의 우수한 프로파일 제어를 유지하기 위한 방법들은, TFT 디바이스, 포토다이오드들, 반도체 다이오드, 발광 다이오드(LED) 또는 유기 발광 다이오드(OLED), 또는 다른 적합한 디스플레이 애플리케이션들에서 사용될 것이다. 박막 트랜지스터 디바이스에 형성된 활성 층의 우수한 프로파일 제어는 유리하게, 금속 전극 층을 에칭하기 전에 활성 층을 에칭하고 그에 의해 측벽들을 금속 전극 층 에천트들에 노출시키는 종래의 기법들과 비교하여, 디바이스 구조를 손상으로부터 보호하면서, 트랜지스터 및 다이오드 디바이스들의 효율적인 전기적인 성능을 제공한다. 에칭으로부터의 손상 및 활성 층의 주변 측벽 제어의 손실은 종래의 디바이스들에서의 하락된 전기적인 성능을 초래한다.
도 3은 본 개시의 일 실시예에 따른 박막 트랜지스터 디바이스를 제조하는 시퀀스를 도시한다. 도 4a 내지 도 4d는 도 3에 도시된 시퀀스에 의해 제조되는, 상이한 제조 스테이지들에서의 박막 트랜지스터 디바이스를 도시한다. 도 4a에 도시된 바와 같이, 박막 트랜지스터 디바이스(400)는, 기판(402) 상에 연속하여 형성된, 게이트 전극 층(404), 게이트 절연체 층(406), 및 활성 층(408)을 가지며 기판(402) 상에 배치된다. 기판(402) 상에 상이한 디바이스 구조들을 형성하는 것을 용이하게 하기 위해, 기판(402)이 그 기판(402) 상에 이전에 형성된, 막들, 구조들, 또는 층들의 상이한 조합을 가질 수 있다는 것이 주의된다. 일 실시예에서, 기판(402)은, 글래스 기판, 플라스틱 기판, 폴리머 기판, 금속 기판, 단일화된(singled) 기판, 롤-투-롤(roll-to-roll) 기판, 또는 박막 트랜지스터를 위에 형성하는데 적합한 다른 적합한 투명 기판 중 어느 하나일 수 있다. 일 실시예에서, 게이트 전극 층(404)은, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄(Al), 텅스텐(W), 크롬(Cr), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 또는 이들의 조합과 같은 임의의 적합한 금속성 재료로부터 제작될 수 있다. 게이트 절연 층(406)은, 실리콘 산화물(SiO2), TEOS, 실리콘 산질화물(SiON), 실리콘 질화물(SiN) 등으로부터 제작될 수 있다. 게다가, 활성 층(408)은, 특히, InGaZnO, InGaZnON, ZnO, ZnON, ZnSnO, CdSnO, GaSnO, TiSnO, CuAlO, SrCuO, LaCuOS, GaN, InGaN, AlGaN, 또는 InGaAlN과 같은 금속 산화물 재료로부터 제작될 수 있다. 일 특정한 실시예에서, 활성 층(408)은 InGaZnO로부터 제작된다. 디바이스(400)에 의해 보호되지 않는 활성 층(408)의 노출된 부분들(422)이 이전의 제조 프로세스들로부터 손상될 수 있거나 또는 손상되지 않을 수 있어서 (도 4a 내지 도 4c에 도시된 바와 같이) 평탄하지 않은 표면을 가질 수 있다는 것이 주의된다.
후속하여, 활성 층(408) 상에 에칭 정지 층(410)이 형성된다. 에칭 정지 층(410)은 유전체 층, 금속을 함유하는 유전체 층, 금속 층, 또는 다른 적합한 재료들일 수 있다. 일 실시예에서, 에칭 정지 층(410)은, 티타늄(Ti) 함유 재료, 탄탈(Ta) 함유 재료, 실리콘 함유 재료, 아연 함유 재료들, 하프늄(Hf) 함유 재료들, 및 다른 적합한 유전체 재료들로 구성된 그룹으로부터 선택된 재료로부터 제작될 수 있다. 일 예시적인 실시예에서, 에칭 정지 층(410)은 TiO2 또는 Ta2O5 층이다. 에칭 정지 층(410) 상에 소스-드레인 금속 전극 층(412)이 증착될 수 있다. 소스-드레인 금속 전극 층(412)은, 트랜지스터 디바이스(400)의 소스 및 드레인 콘택들을 정의하도록 패터닝될 수 있는 전도성 재료에 의해 제작될 수 있다. 일 실시예에서, 소스-드레인 금속 전극 층(412)은 리소그래피 프로세스로 라인 패터닝된다(line patterned). 일 실시예에서, 소스-드레인 금속 전극 층(412)은, 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 탄탈(Ta), 티타늄(Ti), 이들의 합금들, 및 이들의 조합들로 구성된 그룹으로부터 선택된 재료에 의해 제작될 수 있다. 예시적인 실시예에서, 소스-드레인 금속 전극 층(412)은 몰리브덴(Mo) 층 또는 티타늄(Ti) 층이다. 에칭을 위해 소스-드레인 금속 전극 층(412)의 표면(418)을 노출시키는 개구(416)를 형성하도록, 패터닝된 포토레지스트 층(414)이 소스-드레인 금속 전극 층(412) 상에 형성된다.
도 3을 다시 참조하면, 단계(302)에서, 도 4b에 도시된 바와 같이, 박막 트랜지스터 디바이스(400)에 채널(426)을 형성하기 위해, 소스-드레인 금속 전극 층(412)을, 아래놓인 에칭 정지 층(410)의 상측 표면(420)이 노출될 때까지 에칭하도록, 백-채널-에칭(BCE) 프로세스를 수행하기 위한 프로세싱 툴로 기판(402)이 이송된다. 백-채널-에칭(BCE) 프로세스는, 소스-드레인 금속 전극 층(412)에 채널(426)을 형성할 수 있는, 건식 에칭, 습식 에칭, 이온 플라즈마 에칭 등을 포함하는 임의의 적합한 에칭 프로세스들일 수 있다. 백-채널-에칭(BCE) 프로세스를 완료하기 위해, 에칭 정지 층(410)의 상측 표면(420)이 채널(426)을 통해 노출될 때까지, 소스-드레인 금속 전극 층(412)에 대해 백-채널-에칭(BCE) 프로세스가 수행된다.
BCE 프로세스가 건식 에칭 프로세스인 일 실시예에서, 소스-드레인 금속 전극 층(412)은 크롬(Cr) 함유 금속이고, 소스-드레인 금속 전극 층(412)을 건식 에칭하기 위해 사용되는 화학물질은 염소(Cl) 함유 가스이다. 염소 함유 가스는 Cl2, 붕소 삼염화물(BCl3) 등을 포함할 수 있지만, 이들에 제한되지 않는다. 다른 실시예에서, 소스-드레인 금속 전극 층(412)은 몰리브덴(Mo) 함유 금속이고, 소스-드레인 금속 전극 층(412)을 건식 에칭하기 위해 사용되는 화학물질은 불소(F) 함유 가스이다. 불소 함유 가스는 SF6, CF4, C2F2 등을 포함할 수 있지만, 이들에 제한되지 않는다.
BCE 프로세스가 습식 에칭 프로세스인 일 실시예에서, 소스-드레인 금속 전극 층(412)은 몰리브덴(Mo) 함유 금속이고, 소스-드레인 금속 전극 층(412)을 습식 에칭하기 위해 사용되는 화학물질은 H2O2, H2O2/KOH 등을 포함할 수 있지만, 이들에 제한되지 않는다.
단계(304)에서, 소스-드레인 금속 전극 층(412)에 채널(426)이 형성되어 아래놓인 에칭 정지 층(410)이 노출된 후에, 도 4c에 도시된 바와 같이, 기판(402)으로부터 포토레지스트 층(414)을 제거하도록 애싱(ash) 프로세스를 수행하기 위해, 포토레지스트 층 제거 프로세싱 툴로 기판(402)이 추가로 이송될 수 있다. 대안적으로, 단계(302)에서 수행되는 백-채널-에칭(BCE) 동안에 포토레지스트 층(414)이 소모되고 실질적으로 에칭되는 실시예에서, 제조 비용을 절약하기 위해, 단계(304)에서의 애싱 프로세스가 제거될 수 있다.
단계(306)에서, 그 후에, 도 4d에 도시된 바와 같이, 트랜지스터 디바이스(400)의 구조로부터 활성 층(408)의 보호되지 않는 구역들(예컨대, 노출된 부분들(422))을 제거하여, 아래놓인 게이트 절연체 층(406)의 구역들(424)을 노출시키도록, 금속 활성 층 패터닝 프로세스를 수행하기 위해, 금속 활성 층 패터닝 툴로 기판(402)이 이송된다. 활성 층(408)이 에칭되어 아래놓인 게이트 절연체 층(406)의 구역들(424)이 노출된 후에, 원하는 프로파일/패턴을 갖는, 활성 층(408)의 에지(430)가 정의된다. 백-채널-에칭(BCE) 프로세스 전에 금속 활성 층 에칭 프로세스를 수행하는 종래의 실시와 다르게, 소스-드레인 금속 전극 층(412)에 채널(426)이 형성될 때까지 활성 층(408)이 에칭되지 않는다. 그렇게 함으로써, 활성 층 패터닝 프로세스 후에 노출되는 활성 층(408)의 에지(430)는, 종래의 제작 시퀀스들에서 발견되는 바와 같은, 포토레지스트 층 제거 프로세스 및/또는 백-채널-에칭(BCE) 프로세스 동안의 공격적인 에천트들의 플라즈마 손상에 의해, 공격받을 수 없다. 소스-드레인 금속 전극 층(412)에 채널(426)이 형성 및 완성된 후에(예컨대, 백-채널-에칭 프로세스 후에) 활성 층 에칭 프로세스를 수행함으로써, 활성 층(408)의 우수한 제어가 유지될 수 있고, 그에 의해, 디바이스(400)의 전기적인 성능을 하락시킬 수 있는 활성 층(408)에 대한 손상을 형성하지 않으면서 실질적으로 우수한 제어를 갖는 에지(430)가 발생될 수 있다. 예컨대, 습기에 대한 디바이스의 내성이 약 268 퍼센트만큼 개선된다.
일 실시예에서, 활성 층 에칭 프로세스는, 내부에 에칭 용액이 배치된 탱크 또는 웨트 벤치(wet bench)에 기판(402)을 침지시킴으로써 수행되는 습식 에칭 프로세스일 수 있다. 일 실시예에서, 활성 층(408)을 습식 에칭하기 위해 사용되는 화학물질은 산(acid)이다. 산은 질산, 황산 등을 포함할 수 있지만, 이들에 제한되지 않는다. 일 특정한 실시예에서, 활성 층(408)을 습식 에칭하기 위해 사용되는 화학물질은 약 0.1 부피 퍼센트 내지 약 5 부피 퍼센트의 농도를 갖는 HCl 함유 용액이다. 활성 층 패터닝 프로세스가 또한 건식 에칭 프로세스 또는 임의의 타입의 적합한 패터닝 프로세스에 의해 수행될 수 있다는 것이 주의된다.
활성 층 패터닝 프로세스 후에, 디바이스 제조 프로세스를 완료하기 위해, 패시베이션 층들을 형성하는 것 등을 행하도록, 기판(402) 상에 형성된 디바이스(400)가 단계(308)에서 추가로 프로세싱될 수 있다. 기판 상에 디바이스 구조를 형성하는 것을 용이하게 하기 위해, 원하는 대로, 단계(302) 내지 단계(308)과 같은 단계 중 임의의 단계에서, 부가적인 프로세스 단계들이 수행될 수 있다는 것이 주의된다. 예컨대, 필요에 따라, 프로세스(300)에서 설명된 단계들 중 임의의 단계들 사이에서 피처들을 전사하는 것을 보조하기 위해, 필요에 따라, 부가적인 어닐링, 에칭, 증착, 및 세정과 같은 부가적인 프로세스 단계들이 수행될 수 있다.
따라서, 여기에서 설명된 방법들은, 박막 트랜지스터 디바이스에 대해 백-채널-에칭(BCE) 프로세스 후에 활성 층 패터닝 프로세스를 수행함으로써, 전기 디바이스들의 전자적인 성능, 막 층 프로파일, 및 안정성을 유리하게 개선한다. 이러한 방식으로, 금속 전극 층을 에칭하기 위해 사용되는 에천트들에 활성 층의 측벽들이 더 이상 노출되지 않기 때문에, 활성 층의 측벽들은, 감소된 손상과 함께, 개선된 프로파일 제어 및 더 우수한 기판 대 기판 반복성을 갖는다.
전술한 바가 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않고 안출될 수 있으며, 본 발명의 범위는 다음의 청구항들에 의해 결정된다.

Claims (19)

  1. 박막 트랜지스터 디바이스를 제조하기 위한 방법으로서,
    기판을 제공하는 단계 ― 상기 기판은 상기 기판 상에 형성된 활성(active) 층 상에 배치된 소스-드레인 금속 전극 층을 갖고, 상기 활성 층은 금속 산화물 층임 ―;
    상기 소스-드레인 금속 전극 층에 채널을 형성하기 위해, 백-채널-에칭(back-channel-etching) 프로세스를 수행하는 단계; 및
    상기 백-채널-에칭 프로세스 후에, 활성 층 패터닝 프로세스를 수행하는 단계
    를 포함하는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 기판은 상기 소스-드레인 금속 전극 층과 상기 활성 층 사이에 배치된 에칭 정지 층을 더 포함하는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 백-채널-에칭 프로세스는, 상기 에칭 정지 층이 노출될 때까지, 상기 소스-드레인 금속 전극 층을 에칭하도록 수행되는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  4. 제 2 항에 있어서,
    상기 에칭 정지 층은 Si 함유 층, Zr 함유 층, Hf 함유 층, Ti 함유 층, 또는 Ta 함유 층인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 활성 층은 InGaZnO, InGaZnON, ZnO, ZnON, ZnSnO, CdSnO, GaSnO, TiSnO, CuAlO, SrCuO, LaCuOS, GaN, InGaN, AlGaN, 및 InGaAlN으로 구성된 그룹으로부터 선택된 재료로부터 제작되는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 백-채널-에칭 프로세스는 건식 에칭 프로세스인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  7. 제 6 항에 있어서,
    상기 건식 에칭 프로세스는,
    상기 소스-드레인 금속 전극 층을 염소 함유 가스에 노출시키는 것을 더 포함하며,
    상기 소스-드레인 금속 전극 층은 크롬 함유 금속인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  8. 제 6 항에 있어서,
    상기 건식 에칭 프로세스는,
    상기 소스-드레인 금속 전극 층을 불소 함유 가스에 노출시키는 것을 더 포함하며,
    상기 소스-드레인 금속 전극 층은 몰리브덴 함유 금속인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 백-채널-에칭 프로세스는 습식 에칭 프로세스인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 습식 에칭 프로세스는,
    상기 소스-드레인 금속 전극 층을 H2O2와 H2O2/KOH 중 적어도 하나에 노출시키는 것을 더 포함하는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 소스-드레인 금속 전극 층은 몰리브덴 함유 금속인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  12. 제 1 항에 있어서,
    상기 활성 층 패터닝 프로세스는 건식 에칭 프로세스인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  13. 제 1 항에 있어서,
    상기 활성 층 패터닝 프로세스는 산 용액을 사용하는 습식 에칭 프로세스인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 산 용액은 질산 또는 황산을 포함하는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  15. 제 1 항에 있어서,
    상기 활성 층 패터닝 프로세스는 HCl 함유 용액을 사용하는 습식 에칭 프로세스인,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 HCl 함유 용액은 약 0.1 부피 퍼센트 내지 약 5 부피 퍼센트의 농도를 갖는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  17. 제 1 항에 있어서,
    상기 소스-드레인 금속 전극 층은 Cu, Au, Ag, Al, W, Mo, Cr, Ta, Ti, 이들의 합금들, 또는 이들의 조합들로 구성된 그룹으로부터 선택된 재료로부터 제작되는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  18. 제 1 항에 있어서,
    상기 소스-드레인 금속 전극 층 상에, 패터닝된 포토레지스트 층이 형성되는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
  19. 제 18 항에 있어서,
    상기 패터닝된 포토레지스트 층을 제거하기 위해, 애싱(ash) 프로세스를 수행하는 단계를 더 포함하는,
    박막 트랜지스터 디바이스를 제조하기 위한 방법.
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