KR20140017295A - 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자 및 그 제조방법 Download PDF

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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

본 발명은 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자 및 그 제조방법에 관한 것으로, 칩 패드를 포함하는 기판을 제공하고; 상기 기판 상에 적어도 하나의 중간막을 사이에 두고 적층되는 적어도 두 개의 솔더막들을 포함하는 솔더 스택을 형성하고; 그리고 상기 솔더 스택을 리플로우시켜 상기 중간막을 사이에 두고 적층된 적어도 두 개의 범프들을 포함하는, 상기 칩 패드와 전기적으로 연결되는 범프 스택을 형성하는 것을 포함할 수 있다.

Description

멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICES HAVING MULTI-BUMP STRUCTURAL ELECTRICAL INTERCONNECTIONS AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자는 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결되기 위해 솔더볼이나 범프와 같은 전기적 연결 구조를 갖는 것이 일반적이다. 따라서 보다 신뢰성있고 안정적으로 전기적 연결을 구현할 수 있는 반도체 소자의 전기적 연결 구조의 필요성이 있다 할 것이다.
본 발명의 목적은 신뢰성 있고 안정적으로 전기적 연결을 구현할 수 있는 전기적 연결부를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 접합 높이를 임의대로 설정할 수 있는 전기적 연결부를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 미세 피치를 구현할 수 있는 전기적 연결부를 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그 제조방법은 적층된 복수개의 솔더 범프 사이에 중간막을 삽입시킨 멀티 비드 구조의 전기적 연결부를 포함하는 것을 특징으로 한다. 본 발명은 멀티 비드 구조의 높이를 임의대로 설정할 수 있어 유연한 접합 높이(joint height)를 구현할 수 있는 것을 다른 특징으로 한다. 본 발명은 범프의 체적을 줄일 수 있어 전기적 연결부의 미세 피치를 구현할 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 제조방법은: 칩 패드를 포함하는 기판을 제공하고; 상기 기판 상에 적어도 하나의 중간막을 사이에 두고 적층되는 적어도 두 개의 솔더막들을 포함하는 솔더 스택을 형성하고; 그리고 상기 솔더 스택을 리플로우시켜 상기 중간막을 사이에 두고 적층된 적어도 두 개의 범프들을 포함하는, 상기 칩 패드와 전기적으로 연결되는 범프 스택을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 솔더 스택을 형성하는 것은: 상기 기판 상에 개구부를 갖는 마스크막을 형성하고; 상기 개구부 내에 제1 솔더막과 상기 중간막 그리고 제2 솔더막을 차례로 형성하고; 그리고 상기 마스크막을 제거하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 솔더막과 상기 제2 솔더막은 동일한 솔더를 전해 도금하여 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 제1 솔더막과 상기 제2 솔더막 중 어느 하나는 다른 하나에 비해 용융점이 높은 솔더를 전해 도금하여 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 중간막은 상기 제1 솔더막 및 제2 솔더막중 적어도 어느 하나에 비해 용융점이 크거나 노블한 금속을 전해 도금하거나 증착하여 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 범프 스택을 형성하는 것은; 상기 제1 솔더막을 리플로우시켜 상기 중간막의 하면 상에 제1 솔더 범프를 형성하고; 그리고 상기 제2 솔더막을 리플로우시켜 상기 중간막의 상면 상에 제2 솔더 범프를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나는 비드 형태 혹은 필라 형태로 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 어느 하나는 비드 형태로 형성하고 다른 하나는 필라 형태로 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 중간막의 상기 상면과 상기 하면 중 적어도 어느 하나는 평평하고, 상기 상면과 상기 하면을 잇는 측면은 수직한 원판 형태로 형성하는 것일 수 있다.
본 실시예의 방법에 있어서, 상기 기판 상에 상기 솔더 스택의 아래에 배치되어 상기 칩 패드와 전기적으로 연결되는 언더 범프 금속막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 제2 솔더막 상에 제2 중간막과 제3 솔더막을 차례로 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은: 칩 패드를 포함하는 기판을 제공하고; 상기 기판 상에 상기 칩 패드와 접속하는 언더 범프 금속막을 형성하고; 상기 기판 상에 상기 칩 패드와 상하 정렬되는 개구부를 갖는 마스크막을 형성하고; 상기 개구부 내에 상기 언더 범프 금속막 상에 배치되는 제1 솔더막과 중간막 그리고 상기 제2 솔더막을 차례로 형성하고; 상기 마스크막을 제거하고; 상기 제1 솔더막을 리플로우시켜 상기 언더 범프 금속막과 상기 중간막 사이에 제1 솔더 범프를 형성하고; 그리고 상기 제2 솔더막을 리플로우시켜 상기 중간막 상에 제2 솔더 범프를 형성하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 솔더막과 상기 제2 솔더막 중 적어도 어느 하나는 Sn, In, Sn-In, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn, Sn-Ag-Ce 혹은 이들의 조합을 포함하는 솔더 중 어느 하나를 전해 도금하여 형성할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 솔더막과 상기 제2 솔더막은 Sn, In, Sn-In, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn, Sn-Ag-Ce 혹은 이들의 조합을 포함하는 솔더 중 어느 하나를 전해 도금하여 형성하는 것을 포함하고, 상기 제1 솔더막은 상기 제2 솔더막에 비해 용융점이 높거나 낮은 솔더로 형성할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 중간막은 Ni, Co, Cu 혹은 이들의 합금을 전해 도금하거나 증착하여 상기 제1 솔더 범프와 상기 제2 솔더 범프 사이에 수직한 측면을 갖는 원판 형태로 형성할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나와 상기 중간막 사이에 금속간화합물막을 형성하는 것을 더 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 언더 범프 금속막을 형성하는 것은: 상기 마스크막을 형성하기 이전에 상기 기판 상에 접착막과 배리어막을 차례로 형성하고; 상기 마스크막을 형성한 이후에 상기 개구부 내에 웨팅막을 형성하고; 그리고 상기 마스크막을 제거한 이후에 상기 배리어막과 상기 접착막을 패터닝하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 언더 범프 금속막을 형성하는 것은: 상기 마스크막을 형성하기 이전에 상기 기판 상에 접착막과 배리어막 그리고 웨팅막을 차례로 형성하고; 그리고 상기 마스크막을 제거한 이후에 상기 접착막과 상기 배리어막 그리고 상기 웨팅막을 패터닝하는 것을 포함할 수 있다.
본 다른 실시예의 방법에 있어서, 상기 언더 범프 금속막을 형성하는 것은: 상기 마스크막을 형성한 이후에 상기 개구부 내에 접착막과 배리어막 그리고 웨팅막을 차례로 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는: 칩 패드를 포함하는 기판 상에 상기 칩 패드와 전기적으로 연결되는 범프 스택을 포함하고; 상기 범프 스택은: 상기 칩 패드 상에 적층된 제1 솔더 범프와 제2 솔더 범프; 그리고 상기 제1 및 제2 솔더 범프들 사이에 제공된 상기 제1 및 제2 솔더 범프들에 비해 용융점이 높은 금속막을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 금속막은: 상기 제1 솔더 범프와 인접한 하면과; 상기 제2 솔더 범프와 인접한 상면과; 그리고 상기 상면과 상기 하면을 잇는 측면을 포함하는 원판 형태일 수 있다.
본 실시예의 소자에 있어서, 상기 금속막의 상기 상면과 상기 하면 중 적어도 어느 하나는 평평하거나 혹은 계단 형태로 리세스되고, 그리고 상기 금속막의 상기 측면은 수직할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프는 비드 형태, 원통형 필라, 혹은 엔타시스형 필라 형태일 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프는 동일한 용융점을 갖는 솔더를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 어느 하나는 비드 형태이고 다른 하나는 원통형 혹은 엔타시스형 필라 형태일 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 상기 어느 하나는 상기 다른 하나에 비해 용융점이 낮은 솔더를 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나와 상기 금속막 사이에 제공된 금속간화합물막을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 범프 스택과 상기 칩 패드 사이에 제공된 언더 범프 금속막을 더 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나는 Sn, In, Sn-In, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn, Sn-Ag-Ce 혹은 이들의 조합을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 금속막은 Ni, Co, Cu 혹은 이들의 합금을 포함할 수 있다.
본 실시예의 소자에 있어서, 상기 제2 솔더 범프 상에 적층된 제2 금속막과; 그리고 상기 제2 금속막 상에 적층된 제3 솔더 범프를 더 포함하고, 상기 제2 금속막은 상기 제1 내지 제3 솔더 범프들에 비해 용융점이 높은 금속을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자는: 칩 패드를 포함하는 반도체 기판; 상기 반도체 기판 상에 제공되어 상기 칩 패드와 접속되는 언더 범프 금속막; 및 상기 언더 범프 금속막 상에 수직하게 기립되어 상기 칩 패드와 전기적으로 연결되는 덤벨(dumbbell) 형태의 멀티 비드를 포함하고, 상기 멀티 비드는 상하 이격되어 적층된 상하 솔더 비드와 하부 솔더 비드, 그리고 상기 상부 및 하부 솔더 비드들 사이에 제공된 상기 상부 및 하부 솔더 비드들에 비해 용융점이 높은 원판형 금속막을 포함할 수 있다.
본 다른 실시예의 소자에 있어서, 상기 상부 및 하부 솔더 비드는 Sn 혹은 Sn 합금을 포함하고, 그리고 상기 원판형 금속막은 Ni 혹은 Ni 합금을 포함할 수 있다.
본 발명에 의하면, 적층된 솔더 범프를 포함하므로써 반도체 소자와 패키기 기판과의 접합 높이를 유연하게 설정할 수 있어 용이한 패키징 공정이 가능해져 수율을 향상시킬 수 있는 효과가 있다. 아울러 솔더 범프의 체적을 줄일 수 있어 미세 피치의 구현이 가능해질 수 있고 이에 따라 입출력(I/O) 집적도를 높일 수 있는 효과가 있다. 게다가 스트레스 인가에 따른 솔더 범프들의 변형이나 파괴를 막을 수 있는 중간막이 포함되어 있어 반도체 소자 내지 반도체 패키지의 기계적 및
도 1a는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 1b는 도 1b의 일부를 확대 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자가 실장된 반도체 패키지를 도시한 단면도.
도 2b는 도 2a의 일부를 도시한 단면도.
도 2c 및 2d는 전기적 연결부의 솔더링을 도시한 단면도들.
도 3a는 일반적인 솔더 범프 구조의 전기적 연결부와 패키지 기판과의 전기적 연결을 도시한 단면도.
도 3b는 일반적인 필라 범프 구조의 전기적 연결부와 패키지 기판과의 전기적 연결을 도시한 단면도.
도 4a 내지 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 5a 내지 5e는 도 4f의 변형예들을 도시한 단면도들.
도 6a 내지 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 7a 내지 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들.
도 8a는 본 발명의 실시예들에 따른 전기적 연결 구조들 중 적어도 어느 하나를 포함하는 반도체 장치를 구비한 메모리 카드를 도시한 블록도.
도 8b는 본 발명의 실시예들에 따른 전기적 연결 구조들 중 적어도 어느 하나를 포함하는 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<반도체 소자의 예>
도 1a는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다. 도 1b는 도 1b의 일부를 확대 도시한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 소자(1)는 실리콘 웨이퍼와 같은 반도체 기판(101) 상에 복수개의 전기적 연결부들(11)을 포함할 수 있다. 기판(101)에는 집적회로 가령 메모리 회로, 로직 회로 혹은 이들의 조합이 형성되어 있을 수 있다. 전기적 연결부(11)는 기판(101)에 마련된 칩 패드(103)와 전기적으로 연결된 범프 스택(130)을 포함할 수 있다. 기판(101) 상에는 칩 패드(103)를 노출시키는 패턴을 갖는 패시베이션막(105)이 배치되어 있을 수 있다. 일례로, 전기적 연결부들(11)은 기판(101)의 전면 상에 고르게 분포될 수 있어 입출력(I/O) 집적도를 높일 수 있다. 다른 예로, 전기적 연결부들(11)은 기판(101)의 가장자리나 센터에 배열될 수 있다.
범프 스택(130)과 칩 패드(103) 사이에는 언더 범프 금속막(110)이 배치되어 있을 수 있다. 언더 범프 금속막(110)은 단일막 혹은 다중막일 수 있다. 일례로, 언더 범프 금속막(110)은 도 4e에 도시된 것처럼 접합막으로서의 제1 금속막(111), 제1 금속막(111) 상에 적층된 배리어막으로서의 제2 금속막(112), 및 제2 금속막(112) 상에 적층된 웨팅막으로서의 제3 금속막(113)을 포함하는 다중막 구조일 수 있다. 제1 내지 제3 금속막들(111~113)은 서로 다른 금속을 포함할 수 있다. 일례로, 제1 금속막은 Ti, 제2 금속막(112)은 Cu, 그리고 제3 금속막(113)은 Ni을 포함할 수 있다. 다른 예로, 언더 범프 금속막(110)은 제1 금속막(111)과 제2 금속막(112) 중 어느 하나와 제3 금속막(113)을 포함할 수 있다.
범프 스택(130)은 가령 수직 적층된 적어도 2개의 솔더 범프들(131,135)과, 적어도 2개의 솔더 범프들(131,135) 사이에 삽입된 적어도 하나의 중간막(133)을 포함하는 멀티 비드(multi-bead) 내지 멀티 범프(multi-bump) 구조일 수 있다. 솔더 범프들(131,135)은 동일한 솔더(예: Sn, Sn-Ag)를 포함하거나 혹은 서로 상이한 솔더를 포함할 수 있다. 중간막(133)은 금속(예: Ni, Ni-Sn)을 포함할 수 있다. 솔더 범프들(131,135)은 중간막(133)에 의해 상하 이격될 수 있다. 중간막(133)과 솔더 범프들(131,135) 사이에 금속간화합물막(141)이 더 형성되어 있을 수 있다. 솔더 범프들(131,135) 중 적어도 어느 하나는 비드 혹은 필라 형태를 가질 수 있다. 중간막(133)은 평평하거나 요철된 판(plate) 내지 필라 형태일 수 있다. 범프 스택(130)은 기판(101) 상에 기립된 덤벨(dumbbell) 형태일 수 있다. 이를테면, 범프 스택(130)은 비드 형태의 제1 솔더 범프(131)와 제2 솔더 범프(135)가 원판 형태의 중간막(133)을 사이에 두고 적층된 더블 비드 내지 더블 범프 구조일 수 있다. 중간막(133)은 대체로 평평한 상면(133a)과 하면(133b), 그리고 수직한 측면(133c)을 갖는 원판형의 단일막일 수 있다. 다른 예로, 중간막(133)은 대체로 울퉁불퉁한 상면(133a)과 하면(133b), 그리고 수직한 측면(133c)을 가질 수 있다. 중간막(133)과 솔더 범프(131,135)의 갯수나 형태는 다양하게 변경될 수 있으며 이에 관해서는 도 5a 내지 5e를 참조하여 상세히 후술될 것이다.
반도체 소자(1)의 전기적 연결부(11)는 범프 스택(130)을 가지므로써 후술한 바와 같이 미세 피치가 가능하며, 향상된 기계적 및-또는 열적 신뢰성을 가지며, 용이한 조립 공정(예: 패키징)이 가능하다.
<반도체 패키지의 예>
도 2a는 본 발명의 실시예에 따른 반도체 소자가 실장된 반도체 패키지를 도시한 단면도이다. 도 2b는 도 2a의 일부를 도시한 단면도이다. 도 2c 및 2d는 전기적 연결부의 솔더링을 도시한 단면도들이다.
도 2a 및 2b를 참조하면, 패키지 기판(92) 상에 전기적 연결부(11)를 갖는 반도체 소자(1)를 실장하고 몰드막(98)으로 몰딩하여 반도체 패키지(90)를 제조할 수 있다. 전기적 연결부(11)는 도 5a 내지 5e를 참조하여 후술한 제2 내지 제6 전기적 연결부들(12-16) 중에서 어느 하나로 대체될 수 있다. 패키지 기판(92)은 외부 장치와의 전기적 연결을 위한 외부단자들(96)과, 전기적 연결부들(11)과 전기적으로 연결될 수 있는 기판 패드들(94)을 포함하는 인쇄회로기판(PCB)일 수 있다. 몰드막(98)은 반도체 소자(1)를 덮으면서 반도체 소자(1)와 패키지 기판(92) 사이에 채워질 수 있다. 다른 예로 반도체 소자(1)와 패키지 기판(92) 사이에 언더필막(97)을 더 형성할 수 있다.
반도체 소자(1)는 패키지 기판(92)에 플립칩 본딩될 수 있다. 다시 말해 전기적 연결부(11)가 패키지 기판(92)을 바라보도록 반도체 소자(1)가 페이스 다운되므로써 제2 솔더 범프(135)가 기판 패드(94)에 접속되고, 이로써 반도체 소자(1)와 패키지 기판(92)이 전기적으로 연결될 수 있다. 일례로 기판(101)의 전면상에 고르게 분포된 전기적 연결부들(11)을 이용하여 상기 플립칩 본딩에 의해 반도체 소자(1)를 패키징할 수 있다. 이에 따라 반도체 패키지(90)는 열 방출 경로를 고르게 분산시킬 수 있어 넓은 온도 범위에서 양호한 동작 성능(high thermal performance)을 가질 수 있다. 반도체 패키지(90)는 플립칩 본딩된 복수개의 반도체 소자들(1)을 포함할 수 있어 높은 패킹 밀도(high packing density)를 구현할 수 있다.
제2 솔더 범프(135)와 기판 패드(94) 간의 솔더링은 도 2c에서와 같이 플럭스(82)가 담긴 컨테이너(80)에 범프 스택(130)을 담그는 공정을 이용할 수 있다. 제2 솔더 범프(135)는 플럭스(82)에 의해 화학적으로 깨끗한 상태로 유지되므로써 기판 패드(94)와의 양호한 솔더링이 될 수 있다. 다른 예로 도 2d에서와 같이 기판 패드(94) 상에 형성된 솔더(95)와 제2 솔더 범프(135)를 접합시켜 솔더링할 수 있다.
본 실시예의 범프 스택(130)은 그 높이(H)를 자유롭게 조정할 수 있으므로 기판(101)과 패키지 기판(92) 사이에 필요한 크기의 갭(G)을 확보할 수 있다. 갭(G)이 매우 작으면 갭(G) 내에 몰드막(98)이나 언더필막(97)이 제대로 형성되지 않을 수 있고, 이에 따라 전기적 연결부(11)와 기판 패드(94) 간의 접합이 불량해질 수 있다. 상기 불량한 접합은 반도체 패키지(90)의 기계적 및/또는 전기적 특성을 악화시킬 수 있다. 그러므로 몰드막(98) 혹은 언더필막(97)을 양호하게 형성하기 위해선 일정 크기 이상의 갭(G)을 확보할 필요성이 있을 수 있다. 일례로 에폭시몰딩컴파운드(EMC)와 같은 필러(filler)가 갭(G)으로 양호하게 제공되기 위해 대략 60㎛ 혹은 이보다 큰 크기의 갭(G)이 필요할 수 있다. 이 경우 범프 스택(130)이 대체로 60㎛ 높이(H)를 가지면 상기 필요한 크기의 갭(G)을 확보할 수 있다. 일례로, 제1 솔더 범프(131)와 제2 솔더 범프(135)는 대략 5~50㎛ 그리고 중간막(133)은 대략 1~20㎛의 두께로 형성하면, 범프 스택(130)은 약 11~120㎛의 높이(H)를 가질 수 있다. 따라서, 솔더 범프들(131,135)과 중간막(133)의 두께들을 적절히 조절한다면 상기 필요한 크기의 갭(G)을 확보할 수 있다. 본 명세서에서 범프 스택(130)의 높이(H)는 기판(101) 위로 돌출된 범프 스택(130)의 길이로 정의하기로 한다. 예컨대, 범프 스택(130)의 높이(H)는 기판(101)이나 패시베이션막(105)에서부터 제2 솔더 범프(135)의 상면까지의 수직 거리, 혹은 제1 솔더 범프(131)와 제2 솔더 범프(135) 그리고 중간막(133)의 두께들의 합으로 주어질 수 있다.
<멀티 범프 구조와 일반적인 범프 구조의 대비>
도 3a는 일반적인 솔더 범프 구조의 전기적 연결부와 패키지 기판과의 전기적 연결을 도시한 단면도이다. 도 3b는 일반적인 필라 범프 구조의 전기적 연결부와 패키지 기판과의 전기적 연결을 도시한 단면도이다.
도 3a를 도 2b와 대비하면, 본 실시예의 범프 스택(130)은 더블 범프 구조이므로 범프 스택(130)과 동일 또는 유사한 높이(H)를 갖는 싱글 범프 구조에 비해 작은 폭을 가질 수 있다. 예컨대, 도 3a에서처럼 본 실시예와 동일 또는 유사한 높이(H)를 갖는 하나의 솔더 범프(230)를 갖는 일반적인 전기적 연결부(21)가 기판 패드(94)와 접합되어 본 실시예와 동일 또는 유사한 갭(G)을 확보하는 경우, 싱글 솔더 범프(230)의 체적은 제1 솔더 범프(131) 및 제2 솔더 범프(135) 각각에 비해 커야 할 것이다. 이에 따라 싱글 솔더 범프(230)는 범프 스택(130)의 폭(W1)에 비해 큰 폭(W2)을 가질 수 있다. 큰 폭(W2)을 갖는 싱글 솔더 범프(230)는 범프 스택(130)에 비해 큰 피치(pitch)가 구현될 수 있다. 이처럼 범프 스택(130)은 마이크로 범프 구조로 구현될 수 있으므로 미세 피치(예: 100㎛ 이하)가 가능할 수 있다.
도 3b를 도 2b와 대비하면, 본 실시예의 범프 스택(130)은 제1 솔더 범프(131)와 제2 솔더 범프(135) 사이에 중간막(133)을 포함하므로 범프 필라 구조에 비해 양호한 기계적 및/또는 열적 신뢰성을 가질 수 있다. 예컨대, 도 3b에서처럼 전기적 연결부(31)가 범프 필라(330) 혹은 범프 필라(330)와 솔더막(332)을 포함하는 경우 기판(101)을 패키지 기판(92) 상에 플립칩 본딩하거나 반도체 패키지의 사용시 발생할 수 있는 기계적 및/또는 열적 스트레스가 전기적 연결부(31)에 인가될 수 있다. 이에 따라 범프 필라(330) 및/또는 솔더막(332)이 변형되거나 파괴될 염려가 있을 수 있다. 그러나 본 실시예에 의하면 중간막(133)은 기계적 및-또는 열적 스트레스에 의해 제1 솔더 범프(131) 및/또는 제2 솔더 범프(135)가 변형되는 것을 억제하거나 스트레스를 분산시킬 수 있어 범프 스택(130)의 변형이나 파괴를 막을 수 있다.
<제조방법의 예>
도 4a 내지 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 칩 패드(103)를 갖는 기판(101) 상에 제1 금속막(111)과 제2 금속막(112)을 차례로 형성할 수 있다. 기판(101)은 실리콘 기판(101)일 수 있다. 기판(101)은 Cu 혹은 Al과 같은 금속을 증착하거나 도금하여 형성된 칩 패드(103)를 포함할 수 있다. 기판(101) 상에는 칩 패드(103)를 열어놓는 실리콘산화막, 실리콘질화막 혹은 폴리이미드를 포함하는 패시베이션막(105)이 더 형성될 수 있다. 제1 금속막(111)은 칩 패드(103)나 패시베이션막(105)과 접착력이 양호한 금속을 포함하는 접착막일 수 있다. 제1 금속막(111)은 가령 Ti, Ti-W, Cr, Al 혹은 이들의 조합을 증착(예: 스퍼터링)하여 형성할 수 있다. 제2 금속막(112)은 솔더(예; Sn-Ag) 혹은 다른 금속(예: Cu)의 확산을 방지할 수 있는 금속을 포함하는 배리어막일 수 있다. 제2 금속막(112)은 가령 Cu, Cr-Cu, Ni, Ni-V 혹은 이들의 조합을 증착(예: 스퍼터링)하여 형성할 수 있다. 다른 예로 Ni을 도금(예: 무전해 도금)하여 접착막 및 배리어막 역할을 하는 단일 금속막을 형성할 수 있다.
도 4b를 참조하면, 제2 금속막(112) 상에 제3 금속막(113)을 형성할 수 있다. 일례로 제2 금속막(112) 상에 칩 패드(103) 위의 영역을 제한적으로 열어놓는 개구부(121p)를 갖는 마스크막(121)을 형성한 후 제3 금속막(113)을 형성할 수 있다. 마스크막(121)은 포토레지스트의 도포 및 패터닝으로 형성할 수 있다. 제3 금속막(113)은 솔더와의 웨팅(wetting)이 양호한 Ni, Cu, Au 혹은 이들의 조합을 도금(예: 전해 도금)하여 형성된 웨팅막일 수 있다.
도 4c를 참조하면, 개구부(121p) 내에 제1 솔더 범프막(131a)과 중간막(133) 그리고 제2 솔더 범프막(135a)을 차례로 형성할 수 있다. 본 실시예에 의하면 제1 솔더 범프막(131a)과 제2 솔더 범프막(135a)은 동일한 솔더를 도금(예: 전해 도금)하여 형성할 수 있다. 제1 솔더 범프막(131a)과 제2 솔더 범프막(135a)은 Sn, In, Sn-In, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn, Sn-Ag-Ce, 혹은 이들의 조합을 전해 도금하여 형성할 수 있다. 중간막(133)은 제1 솔더 범프막(131a) 및/또는 제2 솔더 범프막(135a)에 비해 용융점인 높은 금속을 도금하거나 증착하여 형성할 수 있다. 다른 예로, 중간막(133)은 제1 솔더 범프막(131a) 및/또는 제2 솔더 범프막(135a)에 비해 노블(noble)한 금속을 도금하거나 증착하여 형성할 수 있다. 중간막(133)은 Ni, Co, Cu, 혹은 이들 각각을 포함하는 합금 가령 Ni-Sn을 도금하거나 증착하여 형성할 수 있다. 일례로, 제1 솔더 범프막(131a)과 제2 솔더 범프막(135a)은 Sn-Ag 혹은 Sn-Bi를 포함하고, 중간막(133)은 Ni 혹은 Ni-Sn을 포함할 수 있다. 제3 금속막(113)이 대체로 리세스된 형태를 가지더라도 제1 솔더 범프막(131a)은 제3 금속막(113)에 비해 큰 두께를 가질 수 있으므로 대체로 평평한 상면을 가질 수 있다. 따라서 제1 솔더 범프막(131a) 상에 형성되는 중간막(133)은 대체로 평평한 원판 형태로 형성될 수 있다. 제2 솔더 범프막(135a)은 마스크막(121)의 높이에 따라 혹은 제2 솔더 범프막(135a)의 체적에 따라 그 형태가 달라질 수 있다. 일례로 제2 솔더 범프막(135a)이 마스크막(121)의 상면(121s)보다 높게 형성되는 경우 제2 솔더 범프막(135a)은 머쉬룸(mushroom) 형태를 가질 수 있다.
도 4d를 참조하면, 마스크막(121)을 제거할 수 있다. 마스크막(121)은 애싱 공정으로 제거할 수 있다. 마스크막(121)의 제거에 의해 기판(101) 상에는 칩 패드(103)와 대체로 상하 정렬되는 제1 솔더 범프막(131a)과 중간막(133) 및 제2 솔더 범프막(135a)이 순차 적층된 솔더 스택(130a)이 형성될 수 있다. 그리고 솔더 스택(130a)에 의해 가려지지 않은 제2 금속막(112)이 노출될 수 있다.
도 4e를 참조하면, 솔더 스택(130a)에 의해 가려지지 않은 제2 금속막(112)을 선택적으로 제거하고, 제거된 제2 금속막(112)에 의해 노출된 제1 금속막(111)을 선택적으로 제거할 수 있다. 이에 따라 솔더 스택(130a)과 칩 패드(103) 사이에는 패터닝된 제1 금속막(111)과 제2 금속막(112) 및 제3 금속막(113)이 적층된 언더 범프 금속막(110)이 형성될 수 있다. 상기 제1 금속막(111)과 제2 금속막(112)의 선택적 제거는 건식 혹은 습식 식각을 이용할 수 있다.
도 4f를 참조하면, 솔더 스택(130a)을 리플로우시켜 더블 범프 구조를 갖는 범프 스택(130)을 형성할 수 있다. 일례로 제1 솔더막(131a)과 제2 솔더막(135a)의 용융점보다 높은 온도(예: 250℃ 이하)에서 솔더 스택(130a)을 리플로우시키면 제1 솔더 범프막(131a)과 제2 솔더 범프막(135a)은 액상으로 변화될 수 있다. 액상의 솔더가 가지는 표면장력(surface tension)에 의해 제1 솔더 범프막(131a)과 제2 솔더 범프막(135a) 각각은 비드(bead) 형태의 제1 솔더 범프(131)와 제2 솔더 범프(135)로 형성될 수 있다. 제1 솔더 범프(131)와 제2 솔더 범프(135)는 동시에 형성될 수 있다. 중간막(133)은 리플로우에 의하더라도 초기 형태, 가령 평평한 상면(133a) 및 하면(133b)을 가지며 대체로 수직한 측면(133c)을 갖는 원판 형태를 유지할 수 있다. 다른 예로 중간막(133)의 상면(133a)과 하면(133b)은 울퉁불퉁하고 그리고 측면(133c)은 수직한 형태로 형성될 수 있다. 리플로우에 의해 중간막(133)과 솔더 범프들(131,135)이 반응하여 중간막(133)의 상하에 금속간화합물막(141)이 생길 수 있다. 상기 공정을 통해 범프 스택(130)을 갖는 전기적 연결부(11)를 포함하는 도 1a의 반도체 소자(1)를 형성할 수 있다. 다른 예로 리플로우 온도를 적절히 제어하여 제1 솔더 범프(131)와 제2 솔더 범프(135)를 필라 혹은 이와 유사한 형태로 형성할 수 있다.
본 실시예에 있어서 중간막(133)은 제1 솔더 범프(131)와 제2 솔더 범프(135) 사이에서 일어날 수 있는 확산(예: 솔더의 확산)을 방지할 수 있다. 아울러 중간막(133)은 기계적 및/또는 열적 스트레스에 의해 제1 솔더 범프(131) 및-또는 제2 솔더 범프(135)가 변형되는 것을 막거나 스트레스를 분산시킬 수 있다.
<범프 스택의 변형예>
도 5a 내지 5e는 도 4f의 변형예들을 도시한 단면도들이다.
도 5a를 참조하면, 필라 형태의 제1 솔더 범프(131) 상에 비드 형태의 제2 솔더 범프(135)가 적층된 하이브리드 구조의 범프 스택(130)을 포함하는 제2 전기적 연결부(12)를 형성할 수 있다. 예컨대, 제1 솔더 범프(131)는 용융점이 높은 솔더(예: Sn-Ag)를 포함하고 제2 솔더 범프(135)는 용융점이 낮은 솔더(예: Sn-Bi)를 포함하는 경우 리플로우에 의해 제2 솔더 범프(135)는 비드 형태로 형성되고 제1 솔더 범프(131)는 실린더형 필라(cylindrical pillar) 혹은 배흘림 필라(entasis pillar) 형태로 형성될 수 있다.
도 5b를 참조하면, 비드 형태의 제1 솔더 범프(131) 상에 필라 형태의 제2 솔더 범프(135)가 적층된 하이브리드 구조의 범프 스택(130)을 포함하는 제3 전기적 연결부(13)를 형성할 수 있다. 예컨대, 제1 솔더 범프(131)는 용융점이 낮은 솔더(예: Sn-Bi)를 포함하고 제2 솔더 범프(135)는 용융점이 높은 솔더(예: Sn-Ag)를 포함하는 경우 리플로우에 의해 제1 솔더 범프(131)는 비드 형태로 형성되고 제2 솔더 범프(135)는 실린더형 필라 혹은 배흘림 필라 형태로 형성될 수 있다.
도 5c를 참조하면, 계단 형태로 리세스된 형태의 상면(133a)과 하면(133b) 그리고 수직한 측면(133c)을 갖는 원판 형태의 중간막(133)을 포함하는 더블 범프 구조의 제4 전기적 연결부(14)를 형성할 수 있다. 언더 범프 금속막(110)은 계단 형태로 형성될 수 있어, 제1 솔더 범프(131)는 그 상면 일부가 리세스되어 계단 형태로 형성될 수 있다. 따라서 제1 솔더 범프(131) 상에 형성되는 중간막(133)은 그 하면(133b)과 상면(133a)이 계단 형태로 형성될 수 있다. 다른 예로, 중간막(133)의 측면(133c)은 수직하고, 상면(133a)과 하면(133b) 중 어느 하나, 가령 상면(133a)은 평평하고 다른 하나, 가령 하면(133b)은 계단 형태일 수 있다.
도 5d를 참조하면, 다중막 구조의 중간막(133)을 포함하는 더블 범프 구조의 제5 전기적 연결부(15)를 형성할 수 있다. 일례로 중간막(133)은 상하 적층된 하부 중간막(133a)과 상부 중간막(133b)을 포함할 수 있다. 하부 중간막(133a)과 상부 중간막(133b) 중 어느 하나는 Ni로 형성하고 다른 하나는 Ni-Sn으로 형성할 수 있다.
도 5e를 참조하면, 제1 솔더 범프(131) 상에 제2 솔더 범프(135)와 제3 범프(139)가 차레로 적층된 트리플 범프 구조의 제6 전기적 연결부(16)를 형성할 수 있다. 제1 솔더 범프(131)와 제2 솔더 범프(135) 사이에 중간막(133)이 형성되고, 제2 솔더 범프(135)와 제3 솔더 범프(139) 사이에 제2 중간막(137)이 형성될 수 있다. 제1 내지 제3 솔더 범프들(131,135,139)은 동일하거나 상이한 솔더를 전해 도금한 후 리플로우하여 형성할 수 있다. 제2 중간막(137)은 중간막(133)과 동일하거나 상이한 금속을 전해 도금하거나 증착하여 형성할 수 있다. 일례로, 제2 중간막(137)은 제1 내지 제3 솔더 범프들(131,135,139) 중 적어도 어느 하나에 비해 용융점이 높거나 노블(noble)한 금속으로 형성할 수 있다. 제1 내지 제3 솔더 범프들(131,135,139) 중 적어도 어느 하나는 비드 혹은 필라 형태로 형성할 수 있다. 중간막(133)과 제2 중간막(137) 중 적어도 어느 하나는 평평하거나 혹은 울퉁불퉁하거나 리세스된 계단 구조의 원판 형태로 형성할 수 있다.
<제조방법의 다른 예>
도 6a 내지 6c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 6a를 참조하면, 기판(101) 상에 제1 금속막(111)과 제2 금속막(112) 및 제3 금속막(113)을 차례로 형성할 수 있다. 가령 증착(예: 스퍼터링)이나 도금(예: 전해 도금) 중 어느 하나 혹은 이들의 혼용하여 제1 내지 제3 금속막들(111~113)을 형성할 수 있다.
도 6b를 참조하면, 포토레지스트의 도포 및 패터닝으로 제3 금속막(113) 상에 칩 패드(103)와 대체로 상하 정렬되는 개구부(121p)를 갖는 마스크막(121)을 형성할 수 있다. 이후에, 개구부(121p) 내에 제1 솔더막(131a)과 중간막(133) 그리고 제2 솔더막(135a)을 차례로 형성할 수 있다. 제1 솔더막(131a)과 제2 솔더막(135a)은 동일하거나 혹은 상이한 솔더를 도금(예: 전해 도금)하여 형성할 수 있고, 중간막(133)은 제1 솔더막(131a)과 제2 솔더막(135a) 중 적어도 어느 하나에 비해 용융점이 높거나 노블한 금속을 도금(예: 전해 도금)하여 형성할 수 있다.
도 6c를 참조하면, 애싱 공정으로 마스크막(121)을 제거할 수 있다. 이어서, 솔더 스택(130a)과 상하 오버랩되지 않은 제3 금속막(113)과 제2 금속막(112) 및 제1 금속막(111)을 식각 공정으로 선택적으로 제거할 수 있다. 본 실시예에 따르면 제1 내지 제3 금속막들(111~113)이 선택적으로 제거되므로써 솔더 스택(130a)과 칩 패드(103) 사이에 언더 범프 금속막(110)이 형성될 수 있다. 솔더 스택(130a)을 리플로우시키므로써 더블 범프 구조의 전기적 연결부(11)를 포함하는 도 1a의 반도체 소자(1)를 형성할 수 있다.
<제조방법의 또 다른 예>
도 7a 내지 7c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7a를 참조하면, 포토레지스트의 도포 및 패터닝으로 기판(101) 상에 칩 패드(103)를 선택적으로 노출시키는 개구부(121p)를 갖는 마스크막(121)을 형성할 수 있다. 그런다음 개구부(121p) 내에 제1 금속막(111)과 제2 금속막(112) 및 제3 금속막(113)을 차례로 형성하여 언더 범프 금속막(110)을 형성할 수 있다. 본 실시예에 따르면 제1 내지 제3 금속막들(111~113)은 도금(예: 전해 도금) 공정으로 형성할 수 있다.
도 7b를 참조하면, 개구부(121p) 내에 제1 솔더막(131a)과 중간막(133) 및 제2 솔더막(135a)을 차례로 형성할 수 있다. 일례로 제1 솔더막(131a)과 제2 솔더막(135a)은 솔더를 도금(예: 전해 도금)하여 형성할 수 있고, 중간막(133)은 제1 솔더막(131a)과 제2 솔더막(135a) 중 적어도 어느 하나에 비해 용융점이 크거나 노블한 금속을 도금(예: 전해 도금)하여 형성할 수 있다.
도 7c를 참조하면, 애싱 공정으로 마스크막(121)을 제거할 수 있다. 이에 따라 기판(101) 상에는 언더 범프 금속막(110) 상에 제1 솔더막(131a)과 중간막(133) 및 제2 솔더막(135a)이 순차 적층된 솔더 스택(130a)이 형성될 수 있다. 솔더 스택(130a)을 리플로우시키므로써 더블 범프 구조의 전기적 연결부(11)를 포함하는 도 1a의 반도체 소자(1)를 형성할 수 있다.
<응용예>
도 8a는 본 발명의 실시예들에 따른 전기적 연결 구조들 중 적어도 어느 하나를 포함하는 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다. 도 8b는 본 발명의 실시예들에 따른 전기적 연결 구조들 중 적어도 어느 하나를 포함하는 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 8a를 참조하면, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 메모리(1210)는 본 발명의 실시예들에 따른 전기적 연결 구조들(11-16) 중 적어도 어느 하나를 갖는 도 1a의 반도체 소자(1) 혹은 도 2a의 반도체 패키지(90)를 포함할 수 있다.
도 8b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 전기적 연결 구조들(11-16) 중 적어도 어느 하나를 갖는 도 1a의 반도체 소자(1) 혹은 도 2a의 반도체 패키지(90)를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함할 수 있고, 도 8a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 칩 패드를 포함하는 기판을 제공하고;
    상기 기판 상에 적어도 하나의 중간막을 사이에 두고 적층되는 적어도 두 개의 솔더막들을 포함하는 솔더 스택을 형성하고; 그리고
    상기 솔더 스택을 리플로우시켜 상기 중간막을 사이에 두고 적층된 적어도 두 개의 범프들을 포함하는, 상기 칩 패드와 전기적으로 연결되는 범프 스택을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 솔더 스택을 형성하는 것은:
    상기 기판 상에 개구부를 갖는 마스크막을 형성하고;
    상기 개구부 내에 제1 솔더막과 상기 중간막 그리고 제2 솔더막을 차례로 형성하고; 그리고
    상기 마스크막을 제거하는 것을;
    포함하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1 솔더막과 상기 제2 솔더막은 동일한 솔더를 전해 도금하여 형성하거나, 혹은 상기 제1 솔더막과 상기 제2 솔더막 중 어느 하나는 다른 하나에 비해 용융점이 높은 솔더를 전해 도금하여 형성하는 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 중간막은 상기 제1 솔더막 및 제2 솔더막 중 적어도 어느 하나에 비해 용융점이 높거나 노블한 금속을 전해 도금하거나 증착하여 형성하는 반도체 소자의 제조방법.
  5. 제2항에 있어서,
    상기 범프 스택을 형성하는 것은;
    상기 제1 솔더막을 리플로우시켜 상기 중간막의 하면 상에 제1 솔더 범프를 형성하고; 그리고
    상기 제2 솔더막을 리플로우시켜 상기 중간막의 상면 상에 제2 솔더 범프를 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나는 비드 형태 혹은 필라 형태로 형성하거나, 혹은 상기 제1 솔더 범프와 상기 제2 솔더 범프 중 어느 하나는 비드 형태로 형성하고 다른 하나는 필라 형태로 형성하는 반도체 소자의 제조방법.
  7. 제5항에 있어서,
    상기 중간막의 상기 상면과 상기 하면 중 적어도 어느 하나는 평평하고, 상기 상면과 상기 하면을 잇는 측면은 수직한 원판 형태로 형성하는 반도체 소자의 제조방법.
  8. 칩 패드를 포함하는 기판 상에 상기 칩 패드와 전기적으로 연결되는 범프 스택을 포함하고;
    상기 범프 스택은:
    상기 칩 패드 상에 적층된 제1 솔더 범프와 제2 솔더 범프; 그리고
    상기 제1 및 제2 솔더 범프들 사이에 제공된 상기 제1 및 제2 솔더 범프들에 비해 용융점이 높은 금속막을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 금속막은:
    상기 제1 솔더 범프와 인접한 하면과;
    상기 제2 솔더 범프와 인접한 상면과; 그리고
    상기 상면과 상기 하면을 잇는 측면을 포함하는 원판 형태이고,
    상기 금속막의 상기 상면과 상기 하면 중 적어도 어느 하나는 평평하거나 혹은 계단 형태로 리세스되고, 그리고
    상기 금속막의 상기 측면은 수직한 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 솔더 범프와 상기 제2 솔더 범프 중 적어도 어느 하나와 상기 금속막 사이에 제공된 금속간화합물막을 더 포함하는 반도체 소자.
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