KR20130130667A - 펄스출력회로, 시프트 레지스터 및 표시장치 - Google Patents

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Abstract

본 발명은, 시프트 레지스터에 있어서, 트랜지스터의 임계값 전압의 변동을 억제하고, 비선택 기간 중에 트랜지스터가 오동작하는 것을 방지하는 것을 목적으로 한다.
시프트 레지스터에 설치된 펄스출력회로에 있어서, 펄스의 출력이 되지 않는 비선택 기간에 게이트 전극이 온하도록 부유상태로 되는 트랜지스터의 게이트 전극에 정기적으로 전위를 공급하는 것을 특징으로 한다. 또한, 트랜지스터의 게이트 전극에의 전위의 공급은, 다른 트랜지스터를 정기적으로 온 또는 오프하는 것으로써 행하는 것을 특징으로 한다.

Description

펄스출력회로, 시프트 레지스터 및 표시장치{PULSE OUTPUT CIRCUIT, SHIFT REGISTER, AND DISPLAY DEVICE}
본 발명은 펄스출력회로, 시프트 레지스터 및 상기 시프트 레지스터를 가지는 표시장치, 반도체 장치 및 전자기기에 관한 것으로, 특히, 단일 도전형의 박막 트랜지스터(TFT)로 구성된 펄스출력회로, 시프트 레지스터 및 표시장치, 반도체 장치 및 전자기기에 관한 것이다.
근년, 절연체 위, 특히, 유리, 플라스틱 기판 위에 반도체 막을 사용하여 되는 박막 트랜지스터(이하, 「TFT」라고도 기재한다)를 사용하여 회로를 형성한 표시장치, 특히, 액티브 매트릭스형 표시장치는, 매트릭스형상으로 배치된 수십만 내지 수백만의 화소를 가지고, 각 화소에 배치된 TFT에 의하여, 각 화소의 전하를 제어하는 것으로써, 영상의 표시를 행한다.
또한, 최근의 기술로서, 화소를 구성하는 화소 TFT이외에, 화소부 주변영역에 TFT를 사용하여 구동회로를 동시에 형성할 방식이 발전하고, 장치의 경박단소화, 저소비전력화에 크게 공헌하고, 그것에 따라, 근년 그 응용분야의 확대가 현저한 휴대정보단말의 표시부 등에는 불가결한 디바이스가 된다.
일반적으로, 표시장치의 구동회로를 구성하는 회로로서는, N형 TFT와 P형 TFT를 조합한 CMOS회로가 사용된다. CMOS회로의 특징으로서는, 논리가 변화하는(H(High(하이)레벨로부터 L(Low(로)레벨)레벨, 또는, L레벨로부터 H레벨) 순간만 전류가 흐르고, 어느 논리의 유지중에는, 이상적으로는 전류가 흐르지 않기 때문에(실제는, 미소한 리크전류의 존재가 있다), 회로전체에서의 소비전력을 매우 낮게 억제할 수 있는 점, 또한, 서로 극성의 TFT가 상보적으로 동작하기 위하여, 고속동작을 할 수 있는 점을 들 수 있다.
그렇지만, 제작공정을 고려하면, CMOS회로는, 이온 도핑공정 등이 복잡하게 되기 때문에, 그 많은 공정수가 제작비용에 직접 영향을 끼친다. 그래서, 종래의 CMOS회로에 의하여 구성된 회로를, N형, P형 중 어느 한쪽의 단극성의 TFT를 사용하여 구성하고, CMOS회로와 같은 정도의 고속동작을 실현시킨 것이 제안된다(예를 들면, 특허문헌 1 참조).
특허문헌 1에 기재된 회로는, 도 7a 내지 도 7c에 나타내는 바와 같이, 출력단자에 전기적으로 접속되는 TFT(2050)의 게이트 전극을 일시적으로 부유상태로 함으로써, TFT(2050)의 게이트와 소스간의 용량결합을 이용하고, 그 게이트 전극의 전위를 전원전위보다 높은 전위로 할 수 있다. 결과로서, TFT(2050)의 임계값에 기인한 전압강하가 생기지 않아서, 진폭감쇠가 없는 출력을 얻을 수 있는 것이다. 2010, 2020, 2030, 2040, 2060은 TFT, 2070은 용량소자, 2100은 제 1 진폭보상회로, 2200은 제 2 진폭보상회로이다.
이러한 TFT(2050)에 있어서의 동작은, 붓스트랩(bootstrap)동작이라고 불린다. 이 동작에 의하여, TFT의 임계값에 기인한 전압강하가 생기지 않고, 출력펄스를 얻을 수 있다.
또한, 도 7a 내지 도 7c에 기재한 회로는, 펄스의 입출력이 없는 기간에 있어서, TFT(2050, 2060)의 게이트 전극이 양쪽 모두 부유상태로 되는 것으로써, 노드 α에 노이즈와 같은 전위의 변동이 생기지만, 이것을 해결하기 위하여 펄스의 입출력이 없는 기간에 TFT(1020, 1060)를 온한 상태로 부유상태로 함으로써, 노드 α에 생기는 노이즈를 저감하는 회로(도 8a 내지 도 8c 참조)가 제안된다(예를 들면, 특허문헌 2 참조). 1010, 1030, 1040, 1050은 TFT, 1070은 용량소자, 1100은 제 1 진폭보상회로, 1200은 제 2 진폭보상회로이다.
[특허문헌 1] 특개2002-335153호 공보
[특허문헌 2] 특개2004-226429호 공보
도 8a 내지 도 8c에 있어서, SROut1에 주목하면, 펄스를 출력한 후, 얼마 안 있어 CK1은 H레벨로부터 L레벨로 변화한다. 이것에 따라, SROut1의 전위도 강하를 시작한다. 한편, CK2가 H레벨이 되는 타이밍에서, 상기와 같은 동작이 2단째에서도 이루어지고, SROut2에 펄스가 출력된다. 이 펄스는, 1단째에 있어서, 입력단자 3에 입력되고, TFT(1030)가 온한다. 따라서, TFT(1020, 1060)의 게이트 전극의 전위가 상승하여 온한다. 따라서, TFT(1050)의 게이트 전극의 전위, 및 SROut1의 전위가 강하한다. 그 후, SROut2의 출력이 H레벨로부터 L레벨이 되면, TFT(1030)가 오프한다. 따라서, TFT(1020, 1060)의 게이트 전극은 이 순간 부유상태가 된다. 이후, 1단째에 있어서는 다음 SP가 입력될 때까지, 이 상태가 계속되는 것으로 된다.
이와 같이, 도 8a 내지 도 8b의 회로에 있어서, 노드 β는 펄스의 입출력이 없는 기간, 부유상태로 된다. 예를 들면, 도 8a 내지 도 8b의 회로를 스캔 드라이버로서 사용하는 경우는, 약 1 프레임의 기간, 노드 β의 전위를 유기할 필요가 있다. TFT(1040, 1060)의 채널 폭은 비교적 크게 되기 때문에, 오프전류도 높아진다. 이 때, TFT(1040, 1060)의 오프전류에 따라, 노드 β의 전위가 떨어지고, TFT(1060)가 오프가 되는 경우가 있다. 이 결과, 클록신호와 용량결합함으로써, 오동작할 가능성이 있다.
또한, TFT(1050)로부터 펄스가 출력될 때, 노드 β는 부유상태이다. 따라서, 노드 γ의 전위가 L레벨로부터 H레벨로 상승할 때에, 용량결합에 의하여 노드 β의 전위가 증가할 경우가 있다. 그 결과, TFT(1020)가 온하여 오동작할 가능성이 있다. 이 전위변동은 정상의 펄스의 진폭에 비교하면 훨씬 작기 때문에, 전위변동이 TFT(1020)의 임계값보다 작으면 문제가 되지 않는다. 그러나, 전위변동이 TFT(1020)의 임계값보다 크게 되면, 노드 α의 전위가 하강해 버리고, 오동작이 생길 우려가 있다. 특히, TFT로서 비정질 규소를 사용하는 경우에는, 게이트 절연막에 질화막을 사용하는 경우가 많고, 임계값이 변동할 경우가 있다. 그 결과, 펄스출력회로가 오동작할 가능성이 높아진다.
또한, TFT로서 비정질 규소를 사용하는 경우에는, 폴리실리콘을 사용한 TFT와 비교하여 전기적 특성이 뒤떨어지므로 충분한 구동능력을 얻는 것이 어렵고, 전압조건에 의하여 임계값이 시프트한다. 따라서, 비정질 규소를 사용한 TFT에 의하여, 화소를 구동하는 구동회로를 형성하는 회로기술이 문제로 된다.
본 명세서에서 개시할 발명은, 이러한 과제의 하나 또는 복수를 해결함으로써, 회로내의 오동작을 저감하고, 보다 확실한 동작을 보증할 펄스출력회로, 시프트 레지스터 및 표시장치의 제공을 목적으로 한다.
본 발명의 펄스출력회로는, 펄스의 출력이 행되지 않는 비선택기간에 게이트 전극이 온하도록 부유상태가 되는 트랜지스터의 게이트 전극에 정기적으로 전위를 공급하는 것을 특징으로 한다. 또한, 트랜지스터의 게이트 전극에의 전위의 공급은, 다른 트랜지스터를 정기적으로 온 또는 오프함으로써 행하는 것을 특징으로 한다.
또한, 본 발명의 시프트 레지스터는, 제 m 펄스출력회로로부터 출력되는 펄스와 제 (m+1) 펄스출력회로로부터 출력되는 펄스가 반(1/2 주기분) 겹치도록 구성하는 것을 특징으로 한다. 이하, 본 발명의 시프트 레지스터 및 펄스출력회로의 구체적인 구성에 대해서 설명한다.
본 발명의 시프트 레지스터는, 제 (m-2) 펄스출력회로, 제 (m-1)의 펄스출력회로, 제 m 펄스출력회로, 제 (m+1) 펄스출력회로 및 제 (m+2) 펄스출력회로(m≥3)를 적어도 포함하는 복수의 펄스출력회로와, 클록신호를 출력하는 제 1 신호선 내지 제 4 신호선을 가지고, 펄스출력회로는, 제 1 입력단자 내지 제 6 입력단자와 출력단자를 가지고, 제 m 펄스출력회로에 있어서, 제 1 입력단자 내지 제 3 입력단자는, 제 1 신호선 내지 제 4 신호선의 어느 것과 전기적으로 접속되고, 제 4 입력단자는, 제 (m-2) 펄스출력회로의 출력단자와 전기적으로 접속되고, 제 5 입력단자는, 제 (m-1) 펄스출력회로의 출력단자와 전기적으로 접속되고, 제 6 입력단자는, 제 (m+2) 펄스출력회로의 출력단자와 전기적으로 접속되고, 출력단자는, 제 (m-2) 펄스출력회로의 제 6 입력단자, 제 (m+1)의 펄스출력회로의 제 5 입력단자 및 제 (m+2) 펄스출력회로의 제 4 입력단자와 전기적으로 접속되는 것을 특징으로 한다.
본 발명의 펄스출력회로는, 제 1 트랜지스터 내지 제 9 트랜지스터를 가지고, 제 1 트랜지스터는, 제 1 전극이 제 1 전원선에 전기적으로 접속되고, 제 2 전극이 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자에 전기적으로 접속되고, 제 2 트랜지스터는, 제 1 전극이 제 2 전원선에 전기적으로 접속되고, 제 2 전극이 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제 3 트랜지스터는, 제 1 전극이 제 1 입력단자에 전기적으로 접속되고, 제 2 전극이 출력단자에 전기적으로 접속되고, 제 4 트랜지스터는, 제 1 전극이 제 3 전원선에 전기적으로 접속되고, 제 2 전극이 출력단자에 전기적으로 접속되고, 제 5 트랜지스터는, 제 1 전극이 제 4 전원선에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자에 전기적으로 접속되고, 제 6 트랜지스터는, 제 1 전극이 제 4 전원선에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력단자에 전기적으로 접속되고, 제 7 트랜지스터는, 제 1 전극이 제 5 전원선에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 6 입력단자에 전기적으로 접속되고, 제 8 트랜지스터는, 제 1 전극이 제 5 전원선에 전기적으로 접속되고, 제 2 전극이 제 9 트랜지스터의 제 2 전극에 전기적으로 접속되고, 게이트 전극이 제 2 입력단자에 전기적으로 접속되고, 제 9 트랜지스터는, 제 1 전극이 제 2 트랜지스터의 게이트 전극 및 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 3 입력단자에 전기적으로 접속되는 것을 특징으로 한다.
본 발명의 표시장치는, 화소와, 화소를 구동하는 시프트 레지스터를 가지고, 시프트 레지스터는, 제 (m-2) 펄스출력회로, 제 (m-1) 펄스출력회로, 제 m 펄스출력회로, 제 (m+1) 펄스출력회로 및 제 (m+2) 펄스출력회로(m≥3)를 적어도 포함하는 복수의 펄스출력회로와, 클록신호를 출력하는 제 1 신호선 내지 제 4 신호선을 가지고, 펄스출력회로는, 제 1 입력단자 내지 제 6 입력단자와 출력단자를 가지고, 제 m 펄스출력회로에 있어서, 제 1 입력단자 내지 제 3 입력단자는, 제 1 신호선 내지 제 4 신호선의 어느 것과 전기적으로 접속되고, 제 4 입력단자는, 제 (m-2) 펄스출력회로의 출력단자와 전기적으로 접속되고, 제 5 입력단자는, 제 (m-1) 펄스출력회로의 출력단자와 전기적으로 접속되고, 제 6 입력단자는, 제 (m+2) 펄스출력회로의 출력단자와 전기적으로 접속되고, 출력단자는, 제 (m-2) 펄스출력회로의 제 6 입력단자, 제 (m+1) 펄스출력회로의 제 5 입력단자 및 제 (m+2) 펄스출력회로의 제 4 입력단자와 전기적으로 접속되는 것을 특징으로 한다.
본 발명은, 펄스의 입출력이 행해지지 않는 비선택기간에 있어서 부유상태가 되는 트랜지스터의 게이트 전극에 정기적으로 전위를 공급함으로써, 펄스출력회로의 오동작을 억제할 수 있다.
또한, 제 m 펄스출력회로로부터 출력되는 펄스와 제 (m+1) 펄스출력회로로부터 출력되는 펄스가 반(1/2주기분) 겹치는 구동방법을 사용함으로써, 큰 부하를 가할 수 있고, 높은 주파수로 동작하는 펄스출력회로를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 시프트 레지스터 및 펄스출력회로의 일례를 나타내는 도면.
도 2는 본 발명의 펄스출력회로의 동작일례를 나타내는 도면.
도 3a 내지 도 3d는 본 발명의 펄스출력회로의 동작일례를 나타내는 도면.
도 4a 내지 도 4d는 본 발명의 펄스출력회로의 동작일례를 나타내는 도면.
도 5a 내지 도 5b는 본 발명과 종래의 펄스출력회로의 동작을 비교하여 나타내는 도면.
도 6a 내지 도 6c는 본 발명의 시프트 레지스터 및 펄스출력회로의 일례를 나타내는 도면.
도 7a 내지 도 7c는 종래의 시프트 레지스터 및 펄스출력회로와 그 동작의 일례를 나타내는 도면.
도 8a 내지 도 8c는 종래의 시프트 레지스터 및 펄스출력회로와 그 동작의 일례를 나타내는 도면.
도 9a 내지 도 9c는 본 발명의 시프트 레지스터가 형성된 표시장치의 일례를 나타내는 도면.
도 10a 내지 도 10b는 본 발명의 시프트 레지스터가 형성된 표시장치의 일례를 나타내는 도면.
도 11a 내지 도 11b는 본 발명의 시프트 레지스터가 형성된 표시장치의 일례를 나타내는 도면.
도 12a 내지 도 12c는 본 발명의 시프트 레지스터가 형성된 표시장치의 일례를 나타내는 도면.
도 13은 본 발명의 시프트 레지스터가 형성된 표시장치의 일례를 나타내는 도면.
도 14a 내지 도 14h는 본 발명의 시프트 레지스터가 형성된 전자기기의 일례를 나타내는 도면.
도 15a 내지 도 15b는 본 발명의 시프트 레지스터가 형성된 표시장치의 표시소자의 일례를 나타내는 도면.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 나타내는 부호는 다른 도면에 있어서도 공통으로 한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 펄스출력회로, 상기 펄스출력회로를 포함하는 시프트 레지스터의 일례에 관해서 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 시프트 레지스터는, 제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)(n≥3)와, 클록신호를 출력하는 제 1 신호선(11) 내지 제 4 신호선(14)을 가진다(도 1a 참조). 제 1 신호선(11)은 제 1 클록신호(CK1)를 출력하고, 제 2 신호선(12)은 제 2 클록신호(CK2)를 출력하고, 제 3 신호선(13)은 제 3 클록신호(CK3)를 출력하고, 제 4 신호선(14)은 제 4 클록신호(CK4)를 출력한다.
클록신호(CK)는, 일정한 간격으로 H(High)신호와 L(Low)신호를 반복하는 신호이며, 여기서는, 제 1 클록신호(CK1) 내지 제 4 클록신호(CK4)는, 순차로 1/2주기분 지연한다. 본 실시형태에서는, 제 1 클록신호(CK1) 내지 제 4 클록신호(CK4)를 이용하여, 펄스출력회로의 구동의 제어등을 행한다.
제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 각각은, 제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23), 제 4 입력단자(24), 제 5 입력단자(25), 제 6 입력단자(26), 출력단자(27)를 가진다(도 1b 참조).
제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23)는, 제 1 신호선(11) 내지 제 4 신호선(14)의 어느 것과 전기적으로 접속된다. 예를 들면, 도 1a 내지 도 1c에 있어서, 제 1 펄스출력회로(10_1)는, 제 1 입력단자(21)가 제 1 신호선(11)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 2 신호선(12)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 3 신호선(13)과 전기적으로 접속된다. 또한, 제 2 펄스출력회로(10_2)는, 제 1 입력단자(21)가 제 2 신호선(12)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 3 신호선(13)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 4 신호선(14)과 전기적으로 접속된다.
또한, 본 실시형태에서 나타내는 시프트 레지스터의 제 m 펄스출력회로(m≥3)에 있어서, 제 4 입력단자(24)는 제 (m-2) 펄스출력회로의 출력단자(27) 및 제 (m-1) 펄스출력회로의 제 5 입력단자(25)와 전기적으로 접속되고, 제 5 입력단자(25)는 제 (m-1) 펄스출력회로의 제 5 입력단자(25)와 전기적으로 접속되고, 제 5 입력단자(25)는 제 (m-1)의 펄스출력회로의 제 5 입력단자(25)와 전기적으로 접속되고, 제 5 입력단자(25)는 제 (m-1) 펄스출력회로의 출력단자(27) 및 제 (m+1) 펄스출력회로의 제 4 입력단자(24)와 전기적으로 접속되고, 제 6 입력단자(26)는 제 (m+2)의 펄스출력회로의 출력단자(27)와 전기적으로 접속되고, 출력단자(27)는 제 (m-2) 펄스출력회로의 제 6 입력단자(26), 제 (m+1) 펄스출력회로의 제 5 입력단자(25) 및 제 (m+2) 펄스출력회로의 제 4 입력단자(24)와 전기적으로 접속되고 OUT(m)에 신호를 출력한다.
예를 들면, 제 3 펄스출력회로(10_3)에 있어서, 제 4 입력단자(24)는 제 1 펄스출력회로(10_1)의 출력단자 및 제 2 펄스출력회로(10_2)의 제 5 입력단자와 전기적으로 접속되고, 제 5 입력단자(25)는 제 2 펄스출력회로(10_2)의 출력단자 및 제 4 펄스출력회로(10_4)의 제 4 입력단자와 전기적으로 접속되고, 제 6 입력단자(26)는 제 5 펄스출력회로(10_5)의 출력단자와 전기적으로 접속되고, 출력단자는 제 1 펄스출력회로(10_1)의 제 6 입력단자, 제 4 펄스출력회로(10_4)의 제 5 입력단자 및 제 5 펄스출력회로(10_5)의 제 4 입력단자와 전기적으로 접속된다. 또한, 제 3 펄스출력회로(10_3)에 있어서, 제 4 입력단자(24)는 제 1 펄스출력회로(10_1)의 출력단자로부터 출력된 신호가 입력되고, 제 5 입력단자(25)는 제 2 펄스출력회로(10_2)의 출력단자로부터 출력된 신호가 입력되고, 제 6 입력단자(26)는 제 5 펄스출력회로(10_5)의 출력단자로부터 출력된 신호가 입력되고, 출력단자(27)로부터 출력된 신호가 제 1 펄스출력회로(10_1)의 제 6 입력단자, 제 4 펄스출력회로(10_4)의 제 5 입력단자 및 제 5 펄스출력회로(10_5)의 제 4 입력단자에 입력된다.
또한, 제 1 펄스출력회로에서는, 제 4 입력단자(24)에 제 1 스타트 펄스(SP1)가 입력되고, 제 5 입력단자(25)에 제 2 스타트 펄스(SP2)가 입력된다.
다음, 제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 구체적인 구성에 관하여 설명한다.
제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 각각은, 제 1 트랜지스터(101) 내지 제 9 트랜지스터(109)와, 제 1 용량소자(111)와 제 2 용량소자(112)를 가진다(도 1c 참조). 또한, 상술한 제 1 입력단자(21) 내지 제 6 입력단자(26) 및 출력단자(27)에 가하여, 제 1 전원선(31) 내지 제 6 전원선(36)으로부터 제 1 트랜지스터(101) 내지 제 9 트랜지스터(109)에 신호가 공급된다.
제 1 트랜지스터(101)는, 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 1 전원선(31)에 전기적으로 접속되고, 제 2 전극(소스 전극 또는 드레인 전극의 다른쪽)이 제 3 트랜지스터(103)의 게이트 전극 및 제 2 용량소자(112)의 제 2 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전지적으로 접속된다. 제 2 트랜지스터(102)는, 제 1 전극이 제 2 전원선(32)에 전기적으로 접속되고, 제 2 전극이 제 3 트랜지스터(103)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속된다. 제 3 트랜지스터(103)는, 제 1 전극이 제 1 입력단자(21)에 전기적으로 접속되고, 제 2 전극이 출력단자(27)에 전기적으로 접속된다. 제 4 트랜지스터(104)는, 제 1 전극이 제 3 전원선(33)에 전기적으로 접속되고, 제 2 전극이 출력단자(27)에 전기적으로 접속된다. 제 5 트랜지스터(105)는, 제 1 전극이 제 4 전원선(34)에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 4 입력단자(24)에 전기적으로 접속된다. 제 6 트랜지스터(106)는, 제 1 전극이 제 4 전원선(34)에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 5 입력단자(25)에 전기적으로 접속된다. 제 7 트랜지스터(107)는, 제 1 전극이 제 5 전원선(35)에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 6 입력단자(26)에 전기적으로 접속된다. 제 8 트랜지스터(108)는, 제 1 전극이 제 5 전원선(35)에 전기적으로 접속되고, 제 2 전극이 제 9 트랜지스터(109)의 제 2 전극에 전기적으로 접속되고, 게이트 전극이 제 2 입력단자(22)에 전기적으로 접속된다. 제 9 트랜지스터(109)는, 제 1 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속되고, 게이트 전극이 제 3 입력단자(23)에 전기적으로 접속된다. 제 1 용량소자(111)는, 제 1 전극이 제 6 전원선(36)에 전기적으로 접속되고, 제 2 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속된다. 제 2 용량소자(112)는, 제 1 전극이 출력단자(27)에 전기적으로 접속되고, 제 2 전극이 제 1 트랜지스터(101)의 제 2 전극 및 제 3 트랜지스터(103)의 게이트 전극에 전기적으로 접속된다.
도 1c에 있어서, 제 1 트랜지스터(101)의 제 2 전극, 제 2 트랜지스터(102)의 제 2 전극, 제 3 트랜지스터(103)의 게이트 전극, 제 2 용량소자(112)의 제 2 전극의 접속개소를 노드 A로 한다. 또한, 제 2 트랜지스터(102)의 게이트 전극, 제 4 트랜지스터(104)의 게이트 전극, 제 5 트랜지스터(105)의 제 2 전극, 제 6 트랜지스터(106)의 제 2 전극, 제 7 트랜지스터(107)의 제 2 전극, 제 9 트랜지스터(109)의 제 1 전극, 제 1 용량소자(111)의 제 2 전극의 접속개소를 노드 B로 한다. 또한, 제 3 트랜지스터(103)의 제 2 전극, 제 4 트랜지스터(104)의 제 2 전극, 제 2 용량소자(112)의 제 1 전극, 출력단자(27)의 접속개소를 노드 C로 한다.
다음, 도 1a 내지 도 1c에 나타낸 시프트 레지스터의 동작에 대해서, 도 2 내지 도 4d를 참조하여 설명한다. 구체적으로는, 도 2의 타이밍 차트에 있어서, 제 1 기간(51), 제 2 기간(52), 제 3 기간(53), 제 4 기간(54), 제 5 기간(55)으로 분할하여 설명한다. 또한, 이하의 설명에 있어서, 제 1 트랜지스터(101) 내지 제 9 트랜지스터(109)는, N채널형의 박막 트랜지스터로 하여, 게이트와 소스간 전압(Vgs)이 임계값 전압(Vth)을 상회할 때, 도통상태로 한다.
또한, 여기서는, 제 1 펄스출력회로(10_2)의 출력에 관하여 설명한다. 제 2 펄스출력회로(10_2)는, 제 1 입력단자(21)가 제 2 클록신호(CK2)를 공급하는 제 2 신호선(12)과 전기적으로 접속되고, 제 2 입력단자(22)가 제 3 클록신호(CK3)를 공급하는 제 3 신호선(13)과 전기적으로 접속되고, 제 3 입력단자(23)가 제 4 클록신호(CK4)를 공급하는 제 4 신호선(14)과 전기적으로 접속된다.
또한, 제 1 전원선(31) 및 제 5 전원선(35)에 V1의 전위(VDD)가 공급되고, 제 2 전원선(32) 내지 제 4 전원선(34), 제 6 전원선(36)에는, V2의 전위(VSS)가 공급되는 것으로 한다. 여기서, V1>V2로 한다. 또한, 제 1 클록신호(CK1) 내지 제 4 클록신호(CK4)는, 일정한 간격으로 H레벨과 L레벨을 반복하는 신호이지만, H레벨일 때, VDD, L레벨일 때, VSS로 한다. 또한, 여기서는 설명의 간략화를 위하여 VSS=0으로 하지만, 이것으로 한정되지 않는다.
제 1 기간(51)에 있어서, 제 2 스타트 펄스(SP2)가 H레벨로 되고 제 2 펄스출력회로(10_2)의 제 4 입력단자(24)에 전기적으로 접속된 제 1 트랜지스터(101)와 제 5 트랜지스터(105)가 온한다. 제 3 클록신호(CK3) 및 제 4 클록신호(CK4)도 H레벨이기 때문에, 제 8 트랜지스터(108)와 제 9 트랜지스터(109)도 온한다(도 3a 참조).
이 때, 제 1 트랜지스터(101)가 온이기 때문에, 노드 A의 전위는 상승한다. 또한, 제 5 전원선(35)과 제 4 전원선(34)의 사이에 관통전류가 흐르지만, 트랜지스터의 사이즈를 조정함으로써, 제 2 트랜지스터(102)가 오프의 상태로 되도록 노드 B의 전위를 제어한다. 예를 들면, 제 5 트랜지스터(105)의 채널 폭(소스 영역과 드레인 영역을 캐리어가 흐르는 방향과 수직한 방향에 있어서의 채널 폭)을 제 8 트랜지스터(108), 제 9 트랜지스터(109)와 비교하여 크게 함으로써 실현된다.
제 2 기간(52)에 있어서, 제 1 펄스출력회로(10_1)의 출력단자(27)(OUT(1))로부터 H레벨의 신호가 출력되고, 제 2 펄스출력회로(10_2)의 제 5 입력단자(25)에 전기적으로 접속된 제 6 트랜지스터(106)가 온한다. 또한, 제 3 클록신호(CK3)가 L레벨로 되고, 제 8 트랜지스터(108)가 오프하기 때문에, 제 1 기간(51)에 볼 수 있던 관통전류가 없어진다(도 3b 참조).
이 때, 노드 A의 전위는, 제 1 트랜지스터(101)의 제 2 전극이 소스 전극이 되고, 제 1 전원선(31)의 전위로부터 제 1 트랜지스터(101)의 임계값 전압을 뺀 값으로 되기 때문에, V1-Vth(101)(Vth(101)는 제 1 트랜지스터(101)의 임계값 전압)가 된다. 그리고, 제 1 트랜지스터(101)가 오프하고, 노드 A가 V1-Vth(101)를 유지한 채 부유상태로 된다.
여기서, 제 3 트랜지스터(103)에 있어서, 게이트 전극의 전위가 V1-Vth(101)로 된다. 제 3 트랜지스터(103)의 게이트와 소스간의 전압이 그 임계값을 상회하는 경우, 즉, V1-Vth(101)-V2>Vth(103)(Vth(103)는 제 3 트랜지스터(103)의 임계값전압)이면, 제 3 트랜지스터(103)가 온한다.
제 3 기간(53)에 있어서, 제 2 스타트 펄스(SP2)가 L레벨로 되고, 제 1 트랜지스터(101)와 제 5 트랜지스터(105)가 오프한다. 또한, 제 2 클록신호(CK2)가 H레벨로 되고, 제 1 입력단자(21)에 전기적으로 접속된 제 3 트랜지스터(103)의 제 1 전극에 H레벨의 신호가 공급된다(도 3c 참조).
여기서, 제 3 트랜지스터(103)가 온하기 때문에, 소스와 드레인의 사이에 전류가 생겨, 노드 C(출력단자(27)(OUT2)), 즉 제 3 트랜지스터(103)의 제 2 전극(이 경우, 소스 전극)의 전위가 상승하기 시작한다. 제 3 트랜지스터(103)의 게이트와 소스간에는, 제 2 용량소자(112)에 의한 용량결합이 존재하여, 노드 C의 전위상승에 따라, 부유상태로 되는 제 3 트랜지스터(103)의 게이트 전극의 전위가 상승한다(붓스트랩 동작). 최종적으로는, 제 3 트랜지스터(103)의 게이트 전극의 전위는 V1+Vth(103)보다 높아지고, 노드 C의 전위는 V1과 같게 된다.
또한, 이 붓스트랩 동작은, 제 3 트랜지스터(103)의 게이트 전극과 제 2 전극의 사이에 제 2 용량소자(112)를 형성함으로써 행하지만, 제 2 용량소자(112)를 형성하지 않고, 제 3 트랜지스터(103)의 채널용량 및 제 3 트랜지스터(103)의 게이트 전극과 제 2 전극의 사이의 기생용량의 용량결합에 의하여 행하여도 좋다.
또한, 이 때, 제 1 펄스출력회로(10_1)의 출력단자(27)(OUT(1))가 H레벨이기 때문에, 제 6 트랜지스터(106)가 온하여 노드 B가 L레벨에 유지된다. 따라서, 노드 C의 전위가 L레벨로부터 H레벨로 상승할 때, 노드 B와 노드 C의 용량결합에 의한 하자를 억제할 수 있다.
그 후, 제 3 기간(53)의 후반에, 제 1 펄스출력회로(10_1)의 출력단자(27)(OUT(1))가 L레벨로 되고, 제 6 트랜지스터(106)가 오프하여, 노드 B가 부유상태로 된다. 또한, 제 3 클록신호(CK3)가 H레벨이 되고, 제 8 트랜지스터(108)가 온한다(도 3d 참조).
제 4 기간(54)에 있어서, 제 4 펄스출력회로(10_4)의 출력단자(27)(OUT(4))가 H레벨로 되고, 상기 제 4 펄스출력회로(10_4)의 출력단자(27)에 전기적으로 접속된 제 2 펄스출력회로(10_2)의 입력단자(26)가 H레벨로 되고, 제 7 트랜지스터(107)가 온하여, 노드 B도 H레벨로 된다. 따라서, 제 2 트랜지스터(102), 제 4 트랜지스터(104)가 온하여, 제 3 트랜지스터(103)가 오프하여, 출력단자(27)(OUT(2))가 L레벨이 된다. 또한, 제 4 클록신호(CK4)가 H레벨로 되고, 제 9 트랜지스터(109)가 온한다(도 4a 참조).
그 후, 제 4 기간(54)의 후반에, 제 3 클록신호(CK3)가 L레벨로 되고, 제 8 트랜지스터(108)가 오프한다(도 4b 참조).
제 5 기간(55)에 있어서, 제 4 펄스출력회로(10_4)의 출력단자(27)(OUT(4))가 L레벨로 되고, 제 7 트랜지스터(107)가 오프하여, 노드 B가 H레벨을 유지한 채 부유상태로 된다. 따라서, 제 2 트랜지스터(102), 제 4 트랜지스터(104)가 계속 온하는 상태로 된다(도 4c 참조).
그 후, 제 5 기간(55)의 소정 기간(제 3 클록신호(CK3) 및 제 4 클록신호(CK4)가 같이 H레벨일 때)에 있어서, 제 8 트랜지스터(108)와 제 9 트랜지스터(109)가 온하여, 노드 B에 정기적으로 H레벨의 신호가 공급된다(도 4d 참조).
이와 같이, 출력단자(27)의 전위를 L레벨로 유지하는 기간에 노드 B에 정기적으로 H레벨의 신호가 공급되는 구성으로 함으로써, 펄스출력회로의 오동작을 억제할 수 있다. 또한, 제 8 트랜지스터(108)와 , 제 9 트랜지스터(109)의 온 또는 오프를 정기적으로 행함으로써, 트랜지스터의 임계값의 시프트를 저감할 수 있다.
또한, 제 5 기간(55)에 있어서, 노드 B에 제 5 전원선(35)으로부터 H레벨의 신호가 공급되지 않는 동안에, 제 5 트랜지스터(105) 및 제 6 트랜지스터(106)의 오프전류에 의하여, 노드 B의 전위가 떨어지는 일이 있다. 그러나, 노드 B에 제 1 용량소자(111)가 전기적으로 접속됨으로써, 노드 B의 전위의 저하를 완화할 수 있다.
또한, 본 실시형태에서는, 제 5 전원선(35)을 제 1 전원선(31)과 같은 V1의 전위(VDD)에 설정하는 경우를 나타내지만, 제 5 전원선(35)을 제 1 전원선(31)보다 낮게 설정(V1>V35>V2, V35는 제 5 전원선(35)의 전위)하여도 좋다. 그 결과, 제 2 트랜지스터(102), 제 4 트랜지스터(104)의 게이트 전극의 전위를 낮게 억제할 수 있고, 상기 제 2 트랜지스터(102), 제 4 트랜지스터(104)의 임계값의 시프트를 저감하여, 열화를 억제할 수 있다.
또한, 본 실시형태에서 나타낸 시프트 레지스터는, 도 5a에 나타내는 바와 같이, 제 m 펄스출력회로로부터 출력되는 펄스와 제 (m+1) 펄스출력회로로부터 출력되는 펄스가 반(1/2주기분) 겹치는 구동방법을 사용한다. 이것은, 종래의 시프트 레지스터에 있어서의 제 m 펄스출력회로로부터 출력되는 펄스와 제 (m+1) 펄스출력회로로부터 출력되는 펄스가 겹치지 않는 구동방법(도 5b 참조)과 비교하여, 배선에 충전하는 시간을 약 2배로 할 수 있다. 이와 같이, 제 m 펄스출력회로로부터 출력되는 펄스와 제 (m+1) 펄스출력회로로부터 출력되는 펄스가 반(1/2주기분) 겹친 구동방법을 사용함으로써, 큰 부하를 가할 수 있고, 높은 주파수로 동작하는 펄스출력회로를 제공할 수 있다. 또한, 펄스출력회로의 동작조건을 크게 할 수 있다. 특히, 전기적 특성이 떨어지는 비정질 규소를 사용한 박막 트랜지스터에 도 5a에 나타내는 구동방법을 사용하는 것은 매우 유효하다.
또한, 본 실시형태에서 나타낸 시프트 레지스터 및 펄스출력회로는, 본 명세서중의 다른 실시형태에서 나타내는 시프트 레지스터 및 펄스출력회로의 구성과 조합하여 실시할 수 있다. 또한, 본 실시형태의 발명은 반도체 장치에도 적용할 수 있다. 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에서 나타낸 시프트 레지스터 또는 펄스출력회로와 다른 구성에 관하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 시프트 레지스터는, 제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)(n≥3)와, 클록신호를 출력하는 제 1 신호선(11) 내지 제 4 신호선(14)을 가진다(도 6a 참조). 또한, 제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 각각은, 제 1 입력단자(21), 제 2 입력단자(22), 제 3 입력단자(23), 제 4 입력단자(24), 제 5 입력단자(25), 제 6 입력단자(26), 제 1 출력단자(27), 제 2 출력단자(28)를 가진다(도 6b 참조). 또한, 상기 실시형태 1에서 나타낸 펄스출력회로에 있어서, 제 2 출력단자(28)가 새로 추가된 구성이 된다.
제 1 입력단자(21), 제 2 입력단자(22) 및 제 3 입력단자(23)는, 제 1 신호선(11) 내지 제 4 신호선(14)의 어느 신호선과 전기적으로 접속된다. 또한, 본 실시형태에서 나타내는 시프트 레지스터의 제 m 펄스출력회로(m≥3)에 있어서, 제 4 입력단자(24)는 제 (m-2) 펄스출력회로의 제 1 출력단자(27) 및 제 (m-1) 펄스출력회로의 제 5 입력단자(25)와 전기적으로 접속되고, 제 5 입력단자(25)는 제 (m-1) 펄스출력회로의 제 1 출력단자(27) 및 제 (m+1) 펄스출력회로의 제 4 입력단자(24)와 전기적으로 접속되고, 제 6 입력단자(26)는 제 (m+2) 펄스출력회로의 제 1 출력단자(27)와 전기적으로 접속되고, 제 1 출력단자(27)는 제 (m-2) 펄스출력회로의 제 6 입력단자(26), 제 (m+1) 펄스출력회로의 제 5 입력단자(25) 및 제 (m+2) 펄스출력회로의 제 4 입력단자(24)와 전기적으로 접속되고, 제 2 출력단자(28)는 OUT(m)에 신호를 출력한다.
즉, 본 실시형태에서 나타내는 시프트 레지스터는, 제 1 출력단자(27)와 제 2 출력단자(28)를 설치하여, 다른 펄스출력회로에 신호를 출력하기 위한 출력단자와 외부에 신호를 출력하기 위한 출력단자를 별도 설치한 구성이 된다.
다음, 본 실시형태에서 나타내는 제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 구체적인 구성에 관하여 설명한다.
제 1 펄스출력회로(10_1) 내지 제 n 펄스출력회로(10_n)의 각각은, 제 1 트랜지스터(101) 내지 제 9 트랜지스터(109), 제 10 트랜지스터(201) 내지 제 13 트랜지스터(204), 제 1 용량소자(111), 제 2 용량소자(112), 제 3 용량소자(211)를 가진다(도 6c 참조). 본 실시형태에서 나타내는 펄스출력회로는, 상기 실시형태 1에서 나타낸 펄스출력회로에 제 10 트랜지스터(201) 내지 제 13 트랜지스터(204)와 제 3 용량소자(211)를 추가한 구성이 된다. 또한, 상기 실시형태 1에서 나타낸 제 1 입력단자(21) 내지 제 6 입력단자(26), 제 1 출력단자(27), 제 1 전원선(31) 내지 제 6 전원선(36)에 가하여, 제 2 출력단자(28), 제 7 전원선(37) 내지 제 9 전원선(39)으로부터 트랜지스터에 신호가 공급된다.
제 10 트랜지스터(201)는, 제 1 전극이 제 1 압력단자(21)에 전기적으로 접속되고, 제 2 전극이 제 2 출력단자(28)에 전기적으로 접속되고 게이트 전극이 제 1 트랜지스터(101)의 제 2 전극에 전기적으로 접속된다. 제 11 트랜지스터(202)는, 제 1 전극이 제 8 전원선(38)에 전기적으로 접속되고, 제 2 전극이 제 2 출력단자(28)에 전기적으로 접속되고, 게이트 전극이 제 2 트랜지스터(102)의 게이트 전극 및 제 4 트랜지스터(104)의 게이트 전극에 전기적으로 접속된다. 제 12 트랜지스터(203)는, 제 1 전극이 제 9 전원선(39)에 전기적으로 접속되고, 제 2 전극이 제 2 출력단자(28)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(109)의 게이트 전극에 전기적으로 접속된다. 제 13 트랜지스터(204)는, 제 1 전극이 제 7 전원선(37)에 전기적으로 접속되고, 제 2 전극이 제 1 출력단자(27)에 전기적으로 접속되고, 게이트 전극이 제 9 트랜지스터(109)의 게이트 전극에 전기적으로 접속된다. 제 3 용량소자(211)에 있어서, 제 1 전극이 제 2 출력단자(28)에 전기적으로 접속되고, 제 2 전극이 제 1 트랜지스터(101)의 제 2 전극 및 제 10 트랜지스터(201)의 게이트 전극에 전기적으로 접속된다.
또한, 제 7 전원선(37) 내지 제 9 전원선(39)에는, 제 2 전원선(32) 내지 제 4 전원선(34), 제 6 전원선(36)과 같이, V2의 전위(VSS)가 공급되는 구성으로 할 수 있다.
제 1 출력단자(27)와 제 2 출력단자(28)는, 동일한 신호가 출력되도록 형성되고, 제 3 트랜지스터(103)에 제 10 트랜지스터(201)가 대응하고, 제 4 트랜지스터(104)에 제 11 트랜지스터(202)가 대응하는 구성이 된다. 즉, 제 10 트랜지스터(201)는, 제 3 트랜지스터(103)와 같이, 붓스트랩 동작을 행한다. 또한, 제 10 트랜지스터(201)의 붓스트랩 동작은, 제 10 트랜지스터(201)의 게이트 전극과 제 2 전극의 사이에 제 3 용량소자(211)를 형성함으로써 행하지만, 제 3 용량소자(211)를 형성하지 않고, 제 10 트랜지스터(201)의 채널용량 및 제 10 트랜지스터(201)의 게이트 전극과 제 2 전극과의 사이의 기생용량의 용량결합에 의하여 행하여도 좋다.
제 12 트랜지스터(203)와 제 13 트랜지스터(204)는, 주사선의 전위의 하강시간을 짧게 하기 위하여 사용된다. 제 12 트랜지스터(203)와 제 13 트랜지스터(204)로 충분히 주사선의 전위의 하강시간을 짧게 할 수 있으면, 제 4 트랜지스터(104), 제 11 트랜지스터(202)로 주사선의 전위의 하강시간을 짧게 할 필요가 없기 때문에, 제 5 전원선(35)의 전위를 제 1 전원선(31)의 전원보다 낮게 설정할 수도 있다. 이것은, 제 4 트랜지스터(104), 제 11 트랜지스터(202), 제 2 트랜지스터(102)의 임계값의 시프트를 경감할 수 있다.
또한, 본 실시형태에서 나타낸 시프트 레지스터 및 펄스출력회로는, 본 명세서중의 다른 실시형태에서 나타내는 시프트 레지스터 및 펄스출력회로의 구성과 조합하여 실시할 수 있다. 또한, 본 실시형태의 발명은 반도체 장치에도 적용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에서 나타낸 시프트 레지스터 및 펄스출력회로와 다른 구성에 관하여 설명한다.
상기 실시형태 1 및 실시형태 2에 있어서 나타낸 구성에서는, 회로는 모두 N채널형 박막 트랜지스터를 사용하여 구성한 예를 나타내지만, 단극성의 박막 트랜지스터를 사용한다는 점에 있어서, P채널형 박막 트랜지스터만을 사용하여 같은 구성으로 하여도 좋다. 특히, 도시하지 않았지만, 도 1c 또는 도 6c에서 나타낸 도면에 있어서, 트랜지스터의 접속은 같게 하고, 전원선의 고저(高低)를 실시형태 1 및 실시형태 2에서 설명한 경우와 반대로 하면 좋다. 또한, 입력되는 신호의 H레벨과 L레벨을 모두 반대로 하여서 입력되는 구성으로 하면 좋다. 또한, 본 실시형태의 발명은 반도체 장치에도 적용할 수 있다.
(실시형태 4)
상기 실시형태에서 나타낸 시프트 레지스터를 표시장치에 형성하는 구성에 관하여 도면을 참조하여 설명한다.
도 9a에 있어서, 기판(1107) 위에, 복수의 화소(1101)가 매트릭스 형상으로 배치된 화소부(1102)를 가지고, 화소부(1102)의 주변에는, 신호선 구동회로(1103), 제 1 주사선 구동회로(1104) 및 제 2 주사선 구동회로(1105)를 가진다. 이들의 구동회로는, FPC(1106)를 통하여 외부로부터 신호가 공급된다.
도 9b에는, 제 1 주사선 구동회로(1104) 및 제 2 주사선 구동회로(1105)의 구성을 나타낸다. 주사선 구동회로(1104, 1105)는, 시프트 레지스터(1114), 버퍼(1115)를 가진다. 또한, 도 9c에는, 신호선 구동회로(1103)의 구성을 나타낸다. 신호선 구동회로(1103)는 시프트 레지스터(1111), 제 1 래치회로(1112), 제 2 래치회로(1113), 버퍼(1117)를 가진다.
본 실시형태에서 나타내는 시프트 레지스터로서 동작하는 회로는, 상기 시프트 레지스터 1111, 및 시프트 레지스터 1114의 회로에 적용할 수 있다. 상기 실시형태에서 나타낸 시프트 레지스터로서 동작하는 회로를 적용함으로써, 비정질 규소를 사용한 박막 트랜지스터로 상기 시프트 레지스터로서 동작하는 회로를 형성한 경우이어도, 높은 주파수로 동작시킬 수 있다.
또한, 주사선 구동회로와 신호선 구동회로의 구성은, 도 9a 내지 도 9c에 나타낸 구성으로 한정되지 않고, 예를 들면, 샘플링 회로나 레벨시프터 등을 구비하여도 좋다. 또한, 상기 구동회로 이외로, CPU나 컨트롤러 등의 회로를 기판(1107)에 일체형성하여도 좋다. 그러면, 접속할 외부회로(IC)의 개수가 감소하고, 경량, 박형이 더욱 도모되기 때문에, 휴대단말 등에는 특히 유효하다.
또한, 본 실시형태에서 나타낸 표시장치는, 본 명세서중의 다른 실시형태에서 나타내는 시프트 레지스터, 펄스출력회로 또는 표시장치의 구성과 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태 4에서 나타낸 표시장치에 사용하는 표시패널의 구성에 대해서 도면을 참조하여 설명한다.
우선, 표시장치에 적용할 수 있는 표시패널에 대해서 도 10a 내지 도 10b를 사용하여 설명한다. 또한, 도 10a는, 표시패널을 나타내는 상면도, 도 10b는 도 10a를 A-A’로 절단한 단면도이다. 점선으로 나타낸 신호선 구동회로(3601), 화소부(3602), 제 2 주사선 구동회로(3603), 제 1 주사선 구동회로(3606)를 가진다. 또한, 밀봉기판(3604), 시일재(3605)를 가지고, 시일재(3605)로 둘러싸인 내측은, 공간(3607)으로 된다.
또한, 배선(3608)은 제 2 주사선 구동회로(3603), 제 1 주사선 구동회로(3606) 및 신호선 구동회로(3601)에 입력되는 신호를 전송하기 위한 배선이며, 외부입력단자로 되는 FPC(Flexible Printed Circuit)(3609)로부터 비디오 신호, 클록신호, 스타트신호 등을 받는다. FPC(3609)와 표시패널의 접합부 위에는, IC칩(메모리 회로나 버퍼회로 등이 형성된 반도체 칩)(3618) 및 IC 칩(3619)이 COG(Chip On Glass) 등으로 실장된다. 또한, 여기서는 FPC만 도시하지만, 이 FPC에는 인쇄 배선기판(PWB)이 설치되어도 좋다. 본 명세서에 있어서의 표시장치는, 표시패널 본체뿐만 아니라, 그것에 FPC 또는 PWB가 설치된 상태를 포함하는 것으로 한다. 또한, IC 칩 등이 실장된 것을 포함한다.
다음, 단면구조에 대해서 도 10b를 사용하여 설명한다. 기판(3610) 위에는, 화소부(3602)와 그 주변구동회로(제 2 주사선 구동회로(3603), 제 1 주사선 구동회로(3606) 및 신호선 구동회로(3601))가 형성되지만, 여기서는, 신호선 구동회로(3601)와, 화소부(3602)가 도시되어 있다.
또한, 신호선 구동회로(3601)는 N채널형 TFT(3620)나 P채널형 TFT(3621)를 사용하여 CMOS회로를 구성한다. 또한, 본 실시형태에서는, 기판 위에 주변구동회로를 일체형성한 표시패널을 나타내지만, 반드시 그럴 필요는 없고, 주변구동회로의 전부 또는 일부를 IC 칩 등에 형성하고, COG 등으로 실장하여도 좋다.
또한, 화소부(3602)는, 스위칭용 TFT(3611)와, 구동용 TFT(3612)를 포함하는 화소를 구성하는 복수의 회로를 가진다. 또한, 구동용 TFT(3612)의 소스 전극은 제 1 전극(3613)과 전기적으로 접속된다. 또한, 제 1 전극(3613)의 단부를 덮고, 절연물(3614)이 형성된다. 여기서는, 포지티브형의 감광성 아크릴수지막을 사용함으로써 형성한다.
또한, 커버리지를 양호하게 하기 위하여, 절연물(3614)의 상단부 또는 하단부에 곡률을 가진 곡면이 형성되도록 형성한다. 예를 들면, 절연물(3614)의 재료로서 포지티브형의 감광성 아크릴을 사용하는 경우, 절연물(3614)의 상단부만에 곡률반경(0.2㎛ 내지 3㎛)을 가지는 곡면을 가지게 하는 것이 바람직하다. 또한, 절연물(3614)로서 감광성의 빛에 의하여 에천트에 불용해성이 되는 네거티브형, 또는 빛에 의하여 에천트에 용해성이 되는 포지티브형의 양쪽 모두를 사용할 수 있다.
제 1 전극(3613) 위에는, 유기 화합물을 포함하는 층(3616), 및 제 2 전극(3617)이 각각 형성된다. 여기서, 양극으로서 기능하는 제 1 전극(3613)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막, 질화티타늄 막, 크롬 막, 텅스텐 막, Zn 막 또는 Pt 막과 같은 단층 막 이외에도, 질화티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄과 알루미늄을 주성분으로 하는 막과 질화티타늄 막의 3층구조 등을 사용할 수 있다. 또한, 적층구조로 하면, 배선으로서의 저항도 낮고, 양호한 옴 접촉(Ohmic Contact)을 얻을 수 있고, 또한, 양극으로서 기능시킬 수 있다.
또한, 유기 화합물을 포함하는 층(3616)은, 증착 마스크를 사용한 증착방법, 또한, 잉크젯법에 의하여 형성된다. 유기화합물을 포함하는 층(3616)에는, 원소주기표 제 4 족 금속착체를 그 일부에 사용하여, 그 이외에도 조합하여 사용할 수 있는 재료로서는, 저분자 재료라도 고분자 재료라도 좋다. 또한, 유기화합물을 포함하는 층에 사용하는 재료로서는, 보통, 유기화합물을 단층 또는 적층으로 사용하는 경우가 많지만, 본 실시형태에 있어서는, 유기화합물로 되는 막의 일부에 무기화합물을 사용하는 구성도 포함한다. 또한, 공지의 삼중항(triplet)재료를 사용할 수도 있다.
또한, 유기 화합물을 포함하는 층(3616) 위에 형성되는 제 2 전극(음극)(3617)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)를 사용하면 좋다. 또한, 유기 화합물을 포함하는 층(3616)에서 생긴 빛을 제 2 전극(3617)을 통과시키는 경우에는, 제 2 전극(음극)(3617)으로서, 막 두께를 얇게 한 금속 박막과, 투명 도전막(ITO(인듐주석산화물), 산화인듐산화아연합금(In2O3-ZnO), 산화아연(ZnO) 등)과의 적층을 사용하면 좋다.
또한, 시일재(3605)를 사용하여 밀봉기판(3604)을 기판(3610)과 부착함으로써, 기판(3610), 밀봉기판(3604), 및 시일재(3605)에 의하여 둘러싸인 공간(3607)에 표시소자(3622)가 형성된 구조로 된다. 또한, 공간(3607)에는, 불활성 기체(질소나 아르곤 등)가 충전되는 경우 이외에도, 시일재(3605)에 의하여 충전되는 구성도 포함한다.
또한, 시일재(3605)에는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 이들의 재료는 가능한 한 수분이나 산소를 투과하지 않는 재료가 바람직하다. 또한, 밀봉기판(3604)에 사용하는 재료로서 유리기판이나 석영기판 이외에도, FRP(Fiberglass-Reinforced Plastics), PVF(폴리비닐 불화물), 폴리에스테르 또는 아크릴 등으로 되는 플라스틱 기판을 사용할 수 있다.
이상과 같이 하여, 표시패널을 얻을 수 있다.
도 10a 내지 도 10b에 나타내는 바와 같이, 신호선 구동회로(3601), 화소부(3602), 제 2 주사선 구동회로(3603) 및 제 1 주사선 구동회로(3606)를 일체형성함으로써, 표시장치의 저비용화를 도모할 수 있다.
또한, 표시패널의 구성으로서는, 도 10a에 나타내는 바와 같이, 신호선 구동회로(3601), 화소부(3602), 제 2 주사선 구동회로(3603) 및 제 1 주사선 구동회로(3606)를 일체형성한 구성으로 한정되지 않고, 신호선 구동회로(3601)에 상당하는 도 11a에 나타내는 신호선 구동회로(4201)를 IC칩 위에 형성하고, COG 등으로 표시패널에 실장한 구성으로 하여도 좋다. 또한, 도 11a의 기판(4200), 화소부(4202), 제 2 주사선 구동회로(4203), 제 1 주사선 구동회로(4204), FPC(4205), IC칩(4206), IC칩(4207), 밀봉기판(4208), 시일재(4209)는 도 10a의 기판(3610), 화소부(3602), 제 2 주사선 구동회로(3603), 제 1 주사선 구동회로(3606), FPC(3609), IC칩 3618, IC칩 3619, 밀봉기판(3604), 시일재(3605)에 상당한다.
즉, 구동회로 중에서 고속동작이 요구되는 신호선 구동회로만을, CMOS 등을 사용하여 IC칩에 형성하고, 저소비전력화를 도모한다. 또한, IC칩은 실리콘 웨이퍼 등의 반도체 칩으로 함으로써, 보다 고속동작 및 저소비전력화를 도모할 수 있다.
그리고, 상기 실시형태에서 나타낸 시프트 레지스터가 형성된 제 1 주사선 구동회로(4203)나 제 2 주사선 구동회로(4204)를 화소부(4202)와 같이 일체형성함으로써, 저비용화를 도모할 수 있다.
이렇게 해서, 고정세의 표시장치의 지비용화를 도모할 수 있다. 또한, FPC(4205)와 기판(4200)의 접속부에 있어서, 기능회로(메모리나 버퍼)가 형성된 IC칩을 실장함으로써, 기판 면적을 유효하게 이용할 수 있다.
또한, 도 10a의 신호선 구동회로(3601), 제 2 주사선 구동회로(3603) 및 제 1 주사선 구동회로(3606)에 상당하는 도 11b의 신호선 구동회로(4211), 제 2 주사선 구동회로(4214) 및 제 1 주사선 구동회로(4213)를 IC칩 위에 형성하여, COG 등으로 표시패널에 실장한 구성으로 하여도 좋다. 이 경우에는, 고정세의 표시장치를 보다 저소비전력화 할 수 있다. 따라서, 보다 소비전력이 적은 표시장치를 형성하기 위하여, 화소부에 사용되는 트랜지스터의 반도체 층에는 폴리 실리콘을 사용하는 것이 바람직하다. 또한, 도 11b의 기판 4210, 화소부 4212, FPC 4215, IC칩 4216, IC칩 4217, 밀봉기판 4218, 시일재 4219는 도 10a의 기판 3610, 화소부 3602, FPC 3609, IC칩 3618, IC칩 3619, 밀봉기판 3604, 시일재 3605에 상당한다.
또한, 화소부(4212)의 트랜지스터의 반도체 층에 비정질 규소를 사용함으로써, 저비용화를 도모할 수 있다. 또한, 대형의 표시패널을 제작할 수도 있다.
또한, 표시소자(3622)에 적용할 수 있는 표시소자의 예를 도 15a 내지 도 15b에 나타낸다. 즉, 상기 실시형태에서 나타낸 화소에 적용할 수 있는 표시소자의 구성에 대해서 도 15a 내지 도 15b를 사용하여 설명한다.
도 15a의 표시소자는, 기판(4401) 위에 양극(4402), 정공주입재료로 되는 정공주입층(4403), 그 위에 정공수송재료로 되는 정공수송층(4404), 발광층(4405), 전자수송재료로 되는 전자수송층(4406), 전자주입재료로 되는 전자주입층(4407), 음극(4408)을 적층시킨 소자 구조이다. 여기서, 발광층(4405)은, 1종류의 발광재료만으로 되는 경우도 있지만, 2종류 이상의 재료로 형성되어도 좋다. 또한, 본 발명의 소자의 구조는, 이 구조로 한정되지 않는다.
또한, 도 15a 내지 도 15b에서 나타낸 각 기능층을 적층한 적층구조 외에, 고분자 화합물을 사용한 소자, 삼중항 여기상태로부터 발광하는 삼중항 발광재료를 발광층에 이용한 고효율소자 등, 베리에이션은 여러 갈래에 걸친다. 홀 블로킹층에 의하여 캐리어의 재결합 영역을 제어하여, 발광영역을 2개의 영역으로 분할하는 것으로 얻을 수 있는 백색표시소자 등에도 응용할 수 있다.
도 15a에서 나타내는 본 발명의 소자제작방법은, 우선, 양극(4402)(ITO)을 가지는 기판(4401)에 정공주입재료, 정공수송재료, 발광재료를 순차로 증착한다. 다음, 전자수송재료, 전자주입재료를 증착하여, 마지막으로 음극(4408)을 증착으로 형성한다.
다음, 정공주입재료, 정공수송재료, 전자수송재료, 전자주입재료, 발광재료의 재료로서 바람직하는 재료를 이하에 열거한다.
정공주입재료로서는, 유기화합물이면, 프로피린계의 화합물이나, 프탈로시아닌(이함 "H2Pc"라고 기재한다), 구리 프탈로시아닌(이하 "CuPc"라고 기재한다) 등이 유효하다. 또한, 사용하는 정공수송재료보다 이온화 포텐셜의 값이 작고, 정공수송기능을 가지는 재료이면, 이것도 정공주입재료로서 사용할 수 있다. 도전성 고분자화합물에 화학 도핑을 행한 재료도 있고, 폴리스틸렌 술폰산(이하 "PSS"라고 기재한다)을 도핑한 폴리에틸렌디옥시디오펜(이하 "PEDOT"라고 기재한다)이나, 폴리아닐린 등을 들 수 있다. 또한, 절연체의 고분자화합물도 양극의 평탄화의 점으로 유효하며, 폴리이미드(이하, "PI"라고 기재한다)가 자주 사용된다. 또한, 무기화합물도 사용되어, 금이나 백금 등의 금속박막 이외로, 산화알루미늄(이하 "알루미나"라고 기재한다)의 초박막(超薄膜) 등이 있다.
정공수송재료로서 가장 광범위하게 사용되는 재료는, 방향족아민계(즉, 벤젠 링-질소의 결합을 가진 것)의 화합물이다. 광범위하게 사용되는 재료로서, 4,4'-비스(디페닐아미노)-비페닐(이하 "TAD"라고 기재한다)이나, 그 유도체인 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(이하 "TPD"라고 기재한다), 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(이하 "α-NPD"라고 기재한다)이 있다. 4,4',4"-트리스(N,N-디페닐-아미노)-트리페닐아민(이하 "TDATA"라고 기재한다), 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(이하 "MTDATA"라고 기재한다) 등의 스타 버스트형 바향족 아민 화합물을 들 수 있다.
전자수송재료로서는, 금속착체가 자주 사용되어, Alq, BAlq, 트리스(4-메틸-8-퀴노리노라토)알루미늄(이하 "Almq"라고 기재한다), 비스(10-히드록시벤조[h]-퀴노리나토)베릴륨(이하 "BeBq"라고 기재한다) 등의 퀴놀린 골격 또는 벤조퀴놀린 골격을 가진 금속착체 등이 있다. 또한, 비스[2-(2-히드록시페닐)-벤조옥사조라토]아연(이하 "Zn(BOX)2"라고 기재한다), 또는 비스[2-(2-히드록시페닐)-벤조티아조라토]아연(이하 "Zn(BTZ)2"라고 기재한다) 등의 옥사졸 계, 티아졸 계의 리간드를 가지는 금속착체도 있다. 또한, 금속착체 이외에도, 2-(4-비페닐)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(이하 "PBD"라고 기재한다), OXD-7 등의 옥사디아졸 유도체, TAZ, 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐)-1,2,4-트리아졸(이하, "p-EtTAZ"라고 기재한다) 등의 트라이졸 유도체, 바소페난트롤린(이하 "BPhen"라고 기재한다), BCP 등의 페난트롤린 유도체가 전자수송성을 가진다.
전자주입재료로서는, 상술한 전자수송재료를 사용할 수 있다. 그 이외에, 칼슘 불화물, 리듐 불화물, 세슘 불화물 등의 금속 할로겐화물이나, 리듐 산화물 등의 알칼리 금속 산화물과 같은 절연체의 초박막이 자주 사용된다. 또한, 리듐 아세틸 아세토네이트(이하 "Li(acac)"라고 기재한다)나 8-퀴노리노라토-리튬(이하 "Liq"라고 기재한다) 등의 알칼리 금속 착체도 유효하다.
발광재료로서는, Alq, Almq, BeBq, BAlq, Zn(BOX)2, Zn(BTZ)2 등의 금속착체 이외로, 각종 형광색소가 유효하다. 형광색소로서는, 청색인 4,4'-비스(2,2-디페닐-비닐)-비페닐이나, 적색-오랜지색인 4-(디시아노메틸렌)-2-메틸-6-(p-디메틸아미노스티릴)-4H-피란 등이 있다. 또한, 삼중항 발광재료도 가능하며, 백금 내지 이리듐을 중심 금속으로 하는 착체가 주체이다. 삼중항 발광재료로서, 트리스(2-페닐피리딘)이리듐, 비스(2-(4'-트릴)피리디나토-N,C2')아세틸아세토나토이리듐(이하 "acacIr(tpy)2"라고 기재한다), 2,3,7,8,12,13,17,18-옥타에틸-21H, 23H-폴피린-백금 등이 공지되어 있다.
상술한 바와 같은 각 기능을 가지는 재료를, 각각 조합하여, 고신뢰성의 표시소자를 제작할 수 있다.
또한, 상기 실시형태에서 나타낸 화소구성의 구동 트랜지스터의 극성을 변경하고, N채널형의 트랜지스터로 하여, 표시소자의 대향전극의 전위와 전원선에 설정하는 전위의 고저(高低)를 반대로 하면, 도 15a와 반대의 순서로 층을 형성한 표시소자를 사용할 수 있다. 즉, 도 15b에 나타내는 바와 같이, 기판(4401) 위에 음극(4408), 전자주입재료로 되는 전자주입층(4407), 그 위에 전자수송재료로 되는 전자수송층(4406), 발광층(4405), 정공수송재료로 되는 정공수송층(4404), 정공주입재료로 되는 정공주입층(4403), 그리고 양극(4402)을 적층시킨 소자구조이다.
또한, 표시소자는 발광을 추출하기 위하여 적어도 양극 또는 음극의 한 쪽이 투명이면 좋다. 그리고, 기판 위에 TFT 및 표시소자를 형성하여, 기판과 반대의 면으로부터 발광을 추출하는 상면사출이나, 기판 측의 면으로부터 발광을 추출하는 하면사출이나, 기판 측 및 기판과 반대 측의 면으로부터 발광을 추출하는 양면사출구조의 표시소자가 있고, 상기 실시형태에서 나타낸 화소구성은 모든 사출구조의 소자에도 적용할 수 있다.
상면사출구조의 표시소자에 대해서 도 12a를 사용하여 설명한다.
기판(4500) 위에 하지막(4505)을 통하여 구동용 TFT(4501)가 형성되고, 구동용 TFT(4501)의 소스전극에 접하고 제 1 전극(4502)이 형성되고, 그 위에 유기 화합물을 포함하는 층(4503)과 제 2 전극(4504)이 형성된다.
또한, 제 1 전극(4502)은 표시소자의 양극이다. 그리고 제 2 전극(4504)은 표시소자의 음극이다. 즉, 제 1 전극(4502)과 제 2 전극(4504)으로 유기 화합물을 포함하는 층(4503)이 끼워지는 곳이 표시소자로 된다.
또한, 여기서, 양극으로서 기능하는 제 1 전극(4502)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, 질화티타늄 막, 크롬 막, 텅스텐 막, Zn 막, Pt 막 등의 단층 막 이외에도, 질화 티타늄과 알루미늄을 주성분으로 하는 막의 적층, 질화티타늄 막과 알루미늄을 주성분으로 하는 막과 질화티타늄 막의 3층 구조 등을 사용할 수 있다. 또한, 적층 구조로 하면, 배선으로서의 저항도 낮고, 양호한 옴 접촉을 얻을 수 있고, 또한, 양극으로서 기능시킬 수 있다. 빛을 반사하는 금속막을 사용함으로써, 빛을 투과시키지 않는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4504)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는, 질화칼슘)로 되는 금속박막과 투명도전막(ITO(인듐주석산화물), 인듐아연산화물(IZO), 아연산화물(ZnO) 등)의 적층을 사용하면 좋다. 이렇게 해서, 얇은 금속박막과, 투면성을 가지는 투명도전막을 사용함으로써, 빛을 투과시킬 수 있는 음극을 형성할 수 있다.
이렇게 해서, 도 12a의 화살표로 나타내는 바와 같이, 표시소자로부터의 빛을 상면으로 추출할 수 있다. 즉, 도 10a 내지 도 10b의 표시패널에 적용한 경우에는, 밀봉기판(3604)측에 빛이 사출한다. 따라서, 상면사출구조의 표시소자를 표시장치에 사용하는 경우에는, 밀봉기판(3604)은 광투과성을 가지는 기판을 사용한다.
또한, 광학 필름을 형성하는 경우에는, 밀봉기판(3604)에 광학 필름을 형성하면 좋다.
다음, 하면사출구조의 표시소자에 대해서 도 12b를 사용하여 설명한다. 사출구조 이외는, 도 12a와 같은 구조의 표시소자이기 때문에, 동일한 부호를 사용하여 설명한다.
여기서, 양극으로서 기능하는 제 1 전극(4502)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막 등의 투명도전막을 사용할 수 있다. 투명성을 가지는 투명도전막을 사용함으로써, 빛을 투과시킬 수 있는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4504)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘)로 되는 금속막을 사용할 수 있다. 이렇게 해서, 빛을 반사하는 금속막을 사용함으로써, 빛이 투과하지 않는 음극을 형성할 수 있다.
이렇게 해서, 도 12b의 화살표에 나타내는 바와 같이, 표시소자로부터의 빛을 하면으로 추출할 수 있다. 즉, 도 10a 내지 도 10b의 표시패널에 적용한 경우에는, 기판(3610)측에 빛이 사출한다. 따라서, 하면사출구조의 표시소자를 표시장치에 사용하는 경우에는, 기판(3610)은 광투과성을 가지는 기판을 가진다.
또한, 광학 필름을 형성하는 경우에는, 기판(3610)에 광학 필름을 형성하면 좋다.
다음, 양면사출구조의 표시소자에 대해서 도 12c를 사용하여 설명한다. 사출구조 이외에는, 도 12a와 같은 구조의 표시소자이기 때문에, 동일한 부호를 사용하여 설명한다.
여기서, 양극으로서 기능하는 제 1 전극(4502)에 사용하는 재료로서는, 일함수가 큰 재료를 사용하는 것이 바람직하다. 예를 들면, ITO(인듐주석산화물)막, 인듐아연산화물(IZO)막 등의 투명도전막을 사용할 수 있다. 투명성을 가지는 투명도전막을 사용함으로써, 빛을 투과시킬 수 있는 양극을 형성할 수 있다.
또한, 음극으로서 기능하는 제 2 전극(4504)에 사용하는 재료로서는, 일함수가 작은 재료(Al, Ag, Li, Ca, 또는 이들의 합금 MgAg, MgIn, AlLi, CaF2, 또는 질화칼슘) 등으로 되는 금속박막과, 투명도전막(ITO(인듐주석산화물), 산화인듐산화아연합금(In2O3-ZnO), 산화아연(ZnO) 등)의 적층을 사용하는 것이 바람직하다. 이렇세 해서 얇은 금속박막과, 투명성을 가지는 투명도전막을 사용함으로써, 빛을 투과시킬 수 있는 음극을 형성할 수 있다.
이렇게 해서, 도 12c의 화살표로 나타내는 바와 같이, 표시소자로부터의 빛을 양면으로 추출할 수 있다. 즉, 도 10a 내지 도 10b의 표시패널에 적용한 경우에는, 기판(3610)측과 밀봉기판(3604)측에 빛이 사출한다. 따라서, 양면사출구조의 표시소자를 표시장치에 사용하는 경우에는, 기판(3610) 및 밀봉기판(3604)은, 양쪽 모두 광투과성을 가지는 기판을 사용한다.
또한, 광학 필름을 형성하는 경우에는, 기판(3610) 및 밀봉기판(3604)의 양쪽 모두에 광학 필름을 형성하면 좋다.
또한, 백색의 표시소자와 컬러 필터를 사용하여 플 컬러표시를 실현하는 표시장치에도 본 발명을 적용할 수 있다.
예를 들면, 도 13에 나타내는 바와 같이, 기판(4600) 위에 하지막(4602)이 형성되고, 그 위에 구동용 TFT(4601)가 형성되고, 구동용 TFT(4601)의 소스 전극에 접하여 제 1 전극(4603)이 형성되고, 그 위에 유기화합물을 포함하는 층(4604)과 제 2 전극(4605)이 형성된 구성으로 할 수도 있다.
또한, 제 1 전극(4603)은 표시소자의 양극이다. 그리고 제 2 전극(4605)은 표시소자의 음극이다. 즉, 제 1 전극(4603)과 제 2 전극(4605)의 사이에 유기 화합물을 포함하는 층(4604)이 끼워져 있는 곳이 표시소자로 된다. 도 13의 구성에 있어서는, 백색광을 발광한다. 그리고, 표시소자의 상부에 적색의 컬러 필터(4606R), 녹색의 컬러 필터(4606G), 청색의 컬러 필터(4606B)가 형성되고, 플 컬러 표시를 할 수 있다. 또한, 이들의 컬러 필터를 격리하는 블랙 매트릭스(BM라고도 한다)(4607)가 형성된다.
상술한 표시소자의 구성은 조합하여 사용할 수 있고, 본 발명의 펄스출력회로, 시프트 레지스터에 의하여 구동하는 표시장치에 적절히 사용할 수 있다. 또한, 상술한 표시패널의 구성이나, 표시소자는 예시이며, 물론, 다른 구성을 적용할 수도 있다.
(실시형태 6)
본 발명은 다양한 전자기기에 적용할 수 있다. 구체적으로는, 전자기기의 표시부의 구동으로 적용할 수 있다. 이러한 전자기기로서, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향 재생 장치(카 오디오 또는 오디오 컴포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기기 또는 전자서적), 기록 매체를 가진 화상 재생장치(구체작으로는, Digital Versatile Disc(DVD) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 발광장치를 가진 장치) 등을 들 수 있다.
도 14a는 발광장치이며, 하우징(6001), 지지대(6002), 표시부(6003), 스피커부(6004), 비디오 입력단자(6005) 등을 포함한다. 본 발명의 표시장치를 표시부(6003)으로 사용할 수 있다. 또한, 발광장치는, 퍼스널 컴퓨터용, 텔레비전 방송 수신용, 광고표시용 등의 모든 정보표시용 발광장치가 포함된다. 본 발명의 시프트 레지스터를 사용하여 표시부(6003)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14b는 카메라이며, 본체(6101), 표시부(6102), 수상부(6103), 조작 키(6104), 외부접속 포트(6105), 릴리스 버튼(6106) 등을 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6102)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14c는 컴퓨터이며, 본체(6201), 하우징(6202), 표시부(6203), 키 보드(6204), 외부접속 포트(6205), 포인팅 디바이스(6206) 등을 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6203)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14d는, 모바일 컴퓨터이며, 본체(6301), 표시부(6302), 스위치(6303), 조작 키(6304), 적외선 포트(6305) 등을 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6302)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14e는 기록 매체를 가지는 휴대형 화상 재생장치(구체적으로는, DVD재생 장치)이며, 본체(6401), 하우징(6402), 표시부A(6403), 표시부B(6404), 기록 매체(DVD 등) 판독부(6405), 조작 키(6406), 스피커 부(6407) 등을 포함한다. 표시부A(6403)는 주로 화상정보를 포시하여, 표시부B(6404)는 주로 문자정보를 표시할 수 있다. 본 발명의 시프트 레지스터를 사용하여 표시부A(6403)나 표시부B(6404)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14f는 고글형 디스플레이이며, 본체(6501), 표시부(6502), 암(arm)부(6503)를 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6502)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14g는 비디오 카메라이며, 본체(6601), 표시부(6602), 케이스(6603), 외부접속 포트(6604), 리모트 컨트롤 수신부(6605), 수상부(6606), 배터리(6607), 음성입력부(6608), 조작 키(6609), 접안부(6610) 등을 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6602)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
도 14h는 휴대전화기이며, 본체(6701), 케이스(6702), 표시부(6703), 음성 입력부(6704), 음성출력부(6705), 조작 키(6706), 외부접속 포트(6707), 안테나(6708) 등을 포함한다. 본 발명의 시프트 레지스터를 사용하여 표시부(6703)를 구동함으로써, 소비전력의 저감을 도모할 수 있다.
이와 같이, 본 발명은, 여러가지 전자기기에 적용할 수 있다.
<도면의 주요 부분에 대한 부호의 설명>
10: 펄스출력회로 11: 신호선
12: 신호선 13: 신호선
14: 신호선 21: 입력단자
22: 입력단자 23: 입력단자
24: 입력단자 25: 입력단자
26: 입력단자 27: 출력단자
31: 전원선 32: 전원선
33: 전원선 34: 전원선
35: 전원선 36: 전원선
101: 트랜지스터 102: 트랜지스터
103: 트랜지스터 104: 트랜지스터
105: 트랜지스터 106: 트랜지스터
107: 트랜지스터 108: 트랜지스터
109: 트랜지스터 111: 용량소자
112: 용량소자

Claims (11)

  1. 시프트 레지스터에 있어서,
    제 (m-2) 펄스출력회로, 제 (m-1) 펄스출력회로, 제 m 펄스출력회로, 제 (m+1) 펄스출력회로, 및 제 (m+2) 펄스출력회로(m≥3)를 포함하는 복수의 펄스출력회로와;
    클록신호를 각각 출력하는 제 1 신호선 내지 제 4 신호선을 포함하고,
    상기 펄스출력회로의 각각은 제 1 입력단자 내지 제 6 입력단자, 및 출력단자를 포함하고,
    상기 제 m 펄스출력회로의 제 1 입력단자 내지 제 3 입력단자는 상기 제 1 신호선 내지 제 4 신호선 중의 다른 3개의 신호선에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 4 입력단자는 상기 제 (m-2) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 5 입력단자는 상기 제 (m-1) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 6 입력단자는 상기 제 (m+2) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 출력단자는 상기 제 (m-2) 펄스출력회로의 제 6 입력단자, 상기 제 (m+1) 펄스출력회로의 제 5 입력단자, 및 상기 제 (m+2) 펄스출력회로의 제 4 입력단자에 전기적으로 접속되는, 시프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제 1 신호선 내지 제 4 신호선 중의 하나의 신호선은 제 1 클록신호를 출력하고,
    상기 제 1 신호선 내지 제 4 신호선 중 상기 하나의 신호선과는 다른 신호선 중의 하나는 1/2 주기 지연한 제 2 클록신호를 출력하는, 시프트 레지스터.
  3. 표시장치에 있어서,
    화소와;
    상기 화소를 구동시키는 시프트 레지스터를 포함하고,
    상기 시프트 레지스터는,
    제 (m-2) 펄스출력회로, 제 (m-1) 펄스출력회로, 제 m 펄스출력회로, 제 (m+1) 펄스출력회로, 및 제 (m+2) 펄스출력회로(m≥3)를 포함하는 복수의 펄스출력회로와,
    클록신호를 각각 출력하는 제 1 신호선 내지 제 4 신호선을 포함하고,
    상기 펄스출력회로의 각각은 제 1 입력단자 내지 제 6 입력단자, 및 출력단자를 포함하고,
    상기 제 m 펄스출력회로의 제 1 입력단자 내지 제 3 입력단자는 상기 제 1 신호선 내지 제 4 신호선 중의 다른 3개의 신호선에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 4 입력단자는 상기 제 (m-2) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 5 입력단자는 상기 제 (m-1) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 제 6 입력단자는 상기 제 (m+2) 펄스출력회로의 출력단자에 전기적으로 접속되고,
    상기 제 m 펄스출력회로의 출력단자는 상기 제 (m-2) 펄스출력회로의 제 6 입력단자, 상기 제 (m+1) 펄스출력회로의 제 5 입력단자, 및 상기 제 (m+2) 펄스출력회로의 제 4 입력단자에 전기적으로 접속되는, 표시장치.
  4. 제 3 항에 있어서,
    상기 제 1 신호선 내지 제 4 신호선 중의 하나의 신호선은 제 1 클록신호를 출력하고,
    상기 제 1 신호선 내지 제 4 신호선 중 상기 하나의 신호선과는 다른 신호선 중의 하나는 1/2 주기 지연한 제 2 클록신호를 출력하는, 표시장치.
  5. 제 3 항에 있어서,
    상기 펄스출력회로들의 각각은 제 1 트랜지스터 내지 제 9 트랜지스터를 포함하고,
    상기 펄스출력회로들의 각각은 제 1 전원선 내지 제 5 전원선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 전극은 상기 제 1 전원선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트 전극은 상기 제 4 입력단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 전극은 상기 제 2 전원선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 2 트랜지스터의 게이트 전극은 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 전극은 상기 제 1 입력단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 2 전극은 상기 출력단자에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 전극은 상기 제 3 전원선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 전극은 상기 출력단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 전극은 상기 제 4 전원선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트 전극은 상기 제 4 입력단자에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 1 전극은 상기 제 4 전원선에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 6 트랜지스터의 게이트 전극은 상기 제 5 입력단자에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 전극은 상기 제 5 전원선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 7 트랜지스터의 게이트 전극은 상기 제 6 입력단자에 전기적으로 접석되고,
    상기 제 8 트랜지스터의 제 1 전극은 상기 제 5 전원선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 전극은 상기 제 9 트랜지스터의 제 2 전극에 전기적으로 접속되고, 상기 제 8 트랜지스터의 게이트 전극은 상기 제 2 입력단자에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 제 1 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 9 트랜지스터의 게이트 전극은 상기 제 3 입력단자에 전기적으로 접속되는, 표시장치.
  6. 청구항 3에 기재된 표시장치를 갖는 전자기기로서,
    상기 전자기기는 발광장치, 카메라, 컴퓨터, 휴대 단말기, 휴대형 화상 재생장치, 및 고글형 디스플레이를 포함하는 그룹 중으로부터 선택되는, 전자기기.
  7. 청구항 1에 기재된 시프트 레지스터를 포함하는, 반도체 장치.
  8. 청구항 7에 기재된 반도체 장치를 갖는 전자기기로서,
    상기 전자기기는 발광장치, 카메라, 컴퓨터, 휴대 단말기, 휴대형 화상 재생장치, 및 고글형 디스플레이를 포함하는 그룹 중으로부터 선택되는, 전자기기.
  9. 제 1 항에 있어서,
    상기 제 1 신호선은 제 1 클록신호를 출력하고,
    상기 제 2 신호선은 상기 제 1 클록신호보다 1/2주기 지연한 제 2 클록신호를 출력하고,
    상기 제 3 신호선은 상기 제 2 클록신호보다 1/2주기 지연한 제 3 클록신호를 출력하고,
    상기 제 4 신호선은 상기 제 3 클록신호보다 1/2주기 지연한 제 4 클록신호를 출력하는, 시프트 레지스터.
  10. 제 3 항에 있어서,
    상기 제 1 신호선은 제 1 클록신호를 출력하고,
    상기 제 2 신호선은 상기 제 1 클록신호보다 1/2주기 지연한 제 2 클록신호를 출력하고,
    상기 제 3 신호선은 상기 제 2 클록신호보다 1/2주기 지연한 제 3 클록신호를 출력하고,
    상기 제 4 신호선은 상기 제 3 클록신호보다 1/2주기 지연한 제 4 클록신호를 출력하는, 표시장치.
  11. 제 1 항에 있어서,
    상기 펄스출력회로는 제 1 트랜지스터 내지 제 9 트랜지스터를 포함하고,
    상기 펄스출력회로는 제 1 전원선 내지 제 5 전원선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 전극은 상기 제 1 전원선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트 전극은 상기 제 4 입력단자에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 전극은 상기 제 2 전원선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 3 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 2 트랜지스터의 게이트 전극은 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 전극은 상기 제 1 입력단자에 전기적으로 접속되고, 상기 제 3 트랜지스터의 제 2 전극은 상기 출력단자에 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 전극은 상기 제 3 전원선에 전지적으로 접속되고, 상기 제 4 트랜지스터의 제 2 전극은 상기 출력단자에 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 전극은 상기 제 4 전원선에 전기적으로 접속되고, 상기 제 5 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 5 트랜지스터의 게이트 전극은 상기 제 4 입력단자에 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 1 전극은 상기 제 4 전원선에 전기적으로 접속되고, 상기 제 6 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 6 트랜지스터의 게이트 전극은 상기 제 5 입력단자에 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 전극은 상기 제 5 전원선에 전기적으로 접속되고, 상기 제 7 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 7 트랜지스터의 게이트 전극은 상기 제 6 입력단자에 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 1 전극은 상기 제 5 전원선에 전기적으로 접속되고, 상기 제 8 트랜지스터의 제 2 전극은 상기 제 9 트랜지스터의 제 2 전극에 전기적으로 접속되고, 상기 제 8 트랜지스터의 게이트 전극은 상기 제 2 입력단자에 전기적으로 접속되고,
    상기 제 9 트랜지스터의 제 1 전극은 상기 제 2 트랜지스터의 게이트 전극과 상기 제 4 트랜지스터의 게이트 전극에 전기적으로 접속되고, 상기 제 9 트랜지스터의 게이트 전극은 상기 제 3 입력단자에 전기적으로 접속되는, 시프트 레지스터.
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