KR20130120404A - 반도체 장치와 반도체 장치의 구동 방법 - Google Patents

반도체 장치와 반도체 장치의 구동 방법 Download PDF

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Abstract

본 발명은 저장된 데이터에 대하여 확실성이 높은 에러 판정을 실시한다.
에러 판정에 사용하는 데이터(예를 들어 CRC에서의 잉여값)를 에러가 발생하기 어려운 메모리에 저장시킨다. 구체적으로 말하면, 복수의 트랜지스터, 용량 소자, 및 데이터 유지부를 갖는 메모리 소자가 매트릭스 형상으로 제공된 반도체 장치를 사용하고, 상기 데이터 유지부는 상기 복수의 트랜지스터 중 하나의 트랜지스터의 소스 및 드레인 중 하나, 상기 복수의 트랜지스터 중 다른 하나의 트랜지스터의 게이트, 및 상기 용량 소자의 전극 중 하나로 구성되고, 상기 데이터 유지부에 소스 및 드레인 중 상기 하나가 접속된 상기 트랜지스터에서는 채널이 형성되는 반도체층의 밴드 갭이 2.8eV 이상 또는 3.2eV 이상이고, 상기 데이터 유지부에 에러 판정용 데이터가 저장된다.

Description

반도체 장치와 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
본 발명은 반도체 장치에 관한 것이다. 본 명세서에서 반도체 장치란 반도체 소자 자체 또는 반도체 소자를 포함하는 것을 가리키며, 이러한 반도체 소자로서 예를 들어 박막 트랜지스터를 들 수 있다. 따라서, 액정 표시 장치 및 기억 장치 등도 반도체 장치에 포함된다.
반도체 장치의 일종으로서 프로그래밍이 가능한 반도체 장치를 들 수 있다. 프로그래밍이 가능한 반도체 장치 내부의 논리 회로의 설계는 사용자가 변경할 수 있다. 예를 들어 PLD(Programmable Logic Device: 프로그래머블 로직 디바이스)라고 불리는 것이 이것에 상당한다.
PLD의 일례로서 복수의 논리 회로를 갖고, 메모리부(컨피규레이션(configuration) 메모리라고 불림)에 저장된 데이터(컨피규레이션 데이터라고 불림)에 의하여 논리 회로들 사이의 접속 상태나 논리 회로 자체의 기능을 전환함으로써 사용자가 회로 설계를 변경할 수 있는 반도체 장치를 들 수 있다. 여기서, 컨피규레이션 데이터로서는 예를 들어 LUT(Look Up Table: 룩업 테이블)에 저장되는 데이터를 들 수 있다.
컨피규레이션 메모리로서는 일반적으로는 SRAM(Static Random Access Memory)이 사용되지만, SRAM에는 소프트 에러로 인하여 데이터가 반전(업셋)될 확률이 높은 문제가 있다. 이러한 에러를 판별하기 위하여 프로그래밍이 가능한 반도체 장치의 각 프로그램 소자에 접속된 기억 소자의 데이터를 정기적으로 판독하여 에러 판정을 할 필요가 있다. 이러한 에러 판정의 일례로서 CRC(Cyclic Redundancy Check: 순환 중복 검사)를 들 수 있다. CRC에 의하여 업셋의 유무를 판별할 수 있다(예를 들어 특허 문헌 1 참조).
미국 특허 8130574호 명세서
휘발성 메모리(예를 들어 SRAM)를 갖는 프로그래밍이 가능한 반도체 장치(사용자가 회로 설계를 변경할 수 있는 반도체 장치)에서는 컨피규레이션시에 컨피규레이션 데이터를 로드할 때, 컨피규레이션 데이터에 연산 처리를 실시하여 잉여값을 산출하고 상기 잉여값을 저장한다. 그리고, 컨피규레이션이 진행되는 도중 또는 컨피규레이션이 완료된 후이며 또 사용자 모드가 실행되는 도중에 상기 잉여값에 의거하여 반도체 장치 내에 산재하는 컨피규레이션 데이터를 판독하여 CRC를 실시한다.
그러나, 상기 잉여값은 휘발성 메모리(예를 들어 SRAM)에 저장되기 때문에, 소프트 에러로 인하여 기대값(상기 잉여값에 의거한 데이터)이 변화되었을 우려가 있다. 그러므로, 에러인 것으로 판정된 경우에는, 다시 컨피규레이션할 필요가 있다.
본 발명의 일 형태는 소프트 에러가 발생하지 않고 CRC를 실시할 수 있는 반도체 장치를 제공하는 것을 과제로 한다. 즉, 본 발명의 일 형태는 에러 판정의 확실성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는 소프트 에러가 발생하지 않고 CRC를 실시하는 반도체 장치의 구동 방법을 제공하는 것을 과제로 한다. 즉, 본 발명의 일 형태는 에러 판정의 확실성이 높은 반도체 장치의 구동 방법을 제공하는 것을 과제로 한다.
본 발명의 일 형태는 복수의 트랜지스터, 용량 소자, 및 데이터 유지부를 갖는 메모리 소자가 매트릭스 형상으로 제공된 반도체 장치로서, 상기 데이터 유지부는 상기 복수의 트랜지스터 중 하나의 트랜지스터의 소스 및 드레인 중 하나, 상기 복수의 트랜지스터 중 다른 하나의 트랜지스터의 게이트, 및 상기 용량 소자의 전극 중 하나로 구성되고, 상기 데이터 유지부에 소스 및 드레인 중 상기 하나가 접속된 상기 트랜지스터에서 채널이 형성되는 반도체층의 밴드 갭은 2.8eV 이상 또는 3.2eV 이상이고, 상기 데이터 유지부에 에러 판정용 데이터가 저장되어 있는 것을 특징으로 하는 반도체 장치다.
상기 구성을 갖는 반도체 장치에서 상기 에러 판정은 순환 중복 검사이고, 상기 에러 판정용 상기 데이터는 상기 순환 중복 검사에 사용되는 잉여값인 것이 바람직하다.
상기 구성을 갖는 반도체 장치에서 상기 데이터 유지부에 소스 및 드레인 중 상기 하나가 접속된 상기 트랜지스터의 채널이 형성되는 상기 반도체층의 두께는 20nm 이하인 것이 바람직하다.
본 발명의 일 형태는 순환 중복 검사에 의하여 에러 판정을 할 때 컨피규레이션 메모리와 잉여값이 저장된 메모리를 사용하는 반도체 장치의 구동 방법으로서, 미리 산출된 상기 잉여값을 사용하여 제 i번째 행의 에러 판정을 하고, 상기 제 i번째 행에서 에러가 없는 경우에는, 제 i+1번째 행의 처리로 이행되고, 상기 제 i번째 행에서 에러가 있는 경우에는, 컨피규레이션 메모리에 저장된 제 i번째 행에 입력하여야 할 데이터의 기록을 하고, 상기 에러 판정과 상기 데이터의 기록은 상기 에러 판정에 의하여 에러가 검출되지 않게 될 때까지 반복되고, 상기 순환 중복 검사에 사용하는 상기 잉여값은 상기 컨피규레이션 메모리보다 에러율이 낮은 메모리 소자에 저장되는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
상기 구성을 갖는 반도체 장치의 구동 방법에서 상기 잉여값을 사용한 에러 판정을 일정 횟수 실시하여도 에러가 발생하는 경우에는, 상기 잉여값을 다시 계산하면 좋다.
상기 구성을 갖는 반도체 장치의 구동 방법에서 상기 잉여값을 계산하기 위한 제수(除數)는 ROM에 저장되어 있는 것이 바람직하다.
상기 구성을 갖는 반도체 장치의 구동 방법에서 에러율이 낮은 상기 메모리 소자는 상기 구성을 갖는 반도체 장치에 제공된 상기 메모리 소자라도 좋다.
소프트 에러가 발생하지 않고 CRC를 실시할 수 있는 반도체 장치를 제공할 수 있다. 즉, 에러 판정의 확실성이 높은 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 형태인 반도체 장치의 메모리 소자를 설명하기 위한 도면.
도 2는 본 발명의 일 형태인 반도체 장치의 메모리 소자를 설명하기 위한 도면.
도 3a 및 도 3b는 본 발명의 일 형태인 반도체 장치의 메모리 소자를 설명하기 위한 도면.
도 4a 내지 도 4c는 본 발명의 일 형태인 반도체 장치의 컨피규레이션 메모리와 CRC용 메모리를 도시한 도면.
도 5는 본 발명의 일 형태인 반도체 장치의 구동 방법을 설명하기 위한 제 1 도면.
도 6은 본 발명의 일 형태인 반도체 장치의 구동 방법을 설명하기 위한 제 2 도면.
본 발명의 실시형태에 대하여 도면을 사용하여 아래에 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 쉽게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
우선, 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성과 그 동작에 대하여 설명한다. 그리고, 본 발명의 일 형태인 반도체 장치의 구동 방법에 적용할 수 있는 CRC에 대하여 설명한다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성과 그 동작을 설명한다.
또한, 본 실시형태의 메모리 소자의 설명은 하나의 메모리 소자에 착안한 것이지만, 반도체 장치에서는 복수의 상기 메모리 소자가 매트릭스 형상으로 배열되어 제공되어 있다.
도 1a는 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례를 도시한 것이다. 도 1a에 도시된 메모리 소자(100)는 제 1 트랜지스터(102), 제 2 트랜지스터(104), 용량 소자(106), 및 데이터 유지부(118)를 갖고, 제 1 단자(108), 제 2 단자(110), 제 3 단자(112), 제 4 단자(114), 및 제 5 단자(116)에 전기적으로 접속되어 있다.
제 1 트랜지스터(102)의 소스 및 드레인 중 하나는 제 3 단자(112)에 전기적으로 접속되어 있다. 제 1 트랜지스터(102)의 소스 및 드레인 중 다른 하나는 용량 소자(106)의 제 1 전극과, 제 2 트랜지스터(104)의 게이트에 전기적으로 접속되어 있다. 제 1 트랜지스터(102)의 게이트는 제 1 단자(108)에 전기적으로 접속되어 있다.
제 2 트랜지스터(104)의 소스 및 드레인 중 하나는 제 4 단자(114)에 전기적으로 접속되어 있다. 제 2 트랜지스터(104)의 소스 및 드레인 중 다른 하나는 제 5 단자(116)에 전기적으로 접속되어 있다.
용량 소자(106)의 제 2 전극은 제 2 단자(110)에 전기적으로 접속되어 있다. 또한, 용량 소자(106)의 용량은 1fF(1펨토패럿) 이상인 것이 바람직하다.
데이터 유지부(118)는 제 1 트랜지스터(102)의 소스 및 드레인 중 다른 하나, 용량 소자(106)의 제 1 전극, 및 제 2 트랜지스터(104)의 게이트가 전기적으로 접속된 부분에 형성되어 있다.
제 1 트랜지스터(102)는 적어도 오프 전류가 작은 것이면 좋다. 제 1 트랜지스터(102)의 채널 형성 영역은 박막의 반도체층인 것이 바람직하고, 상기 반도체층의 두께는 20nm 이하인 것이 더 바람직하다. 이와 같이, 채널 형성 영역을 박막의 반도체층으로 하면, 고에너지 중성자의 입사에 의한 핵 반응에 의하여 발생하는 전하의 발생량을 벌크의 반도체의 대략 10분의 1 이하로 억제할 수 있다. 또한, 채널이 형성되는 반도체층을 밴드 갭이 큰 재료로 형성하면, 전하의 발생량을 더 저감시킬 수 있다. 이러한 밴드 갭이 큰 재료로서는 예를 들어 산화물 반도체를 들 수 있다.
예를 들어 밴드 갭이 3.2eV인 반도체(예를 들어 산화물 반도체)에서는 상기 핵 반응에 의하여 발생된 α입자가 통과하는 부분에서의 단위 길이당의 전하의 발생량은 밴드 갭이 1.1eV인 반도체(예를 들어 실리콘)의 약 3분의 1이다. 일반적으로는 실리콘 내에서 하나의 핵 반응에서는 수백fC(수백펨토쿨롬)의 전하가 발생한다고 하지만, 밴드 갭이 3.2eV이고 두께가 20nm인 반도체를 사용하면, 발생하는 전하는 1fC 미만으로 억제할 수 있다.
따라서, 제 1 트랜지스터(102)의 채널 형성 영역이 되는 반도체층을 밴드 갭이 큰 반도체 재료로 얇게 형성하면, 제 1 트랜지스터(102)는 고에너지 중성자의 입사에 의한 핵 반응에 대하여 충분히 안정되고, 데이터 유지부(118)의 저장 능력이 매우 높게 된다.
또한, 제 1 트랜지스터(102)의 채널 형성 영역이 되는 반도체층은 바람직하게는 PN접합을 갖지 않는 것이 바람직하고, 하나의 반도체층에 복수의 트랜지스터(채널)가 형성되지 않는 것이 바람직하다. PN접합을 갖고 또 복수의 트랜지스터의 채널이 하나의 반도체층에 제공된 경우(즉, 하나의 반도체층에 복수의 트랜지스터가 제공된 경우)에는 핵 반응이 발생하였을 때 기생 바이폴러 효과에 의하여 동일한 반도체층에 있는 모든 트랜지스터가 영향을 받을 경우가 있기 때문이다.
제 2 트랜지스터(104)는 적어도 스위칭 기능을 가지면 좋다. 제 2 트랜지스터(104)로서 예를 들어 실리콘 기판에 채널이 형성되는 트랜지스터를 사용하면 좋다. 또한, 제 2 트랜지스터(104)는 p채널형 트랜지스터와 n채널형 트랜지스터의 어느 쪽이라도 좋다.
제 1 단자(108) 및 제 3 단자(112)에는 적어도 데이터 유지부(118)로의 데이터 기록시에 신호가 입력된다. 제 3 단자(112)에는 에러 판정용 데이터가 입력된다. 에러 판정의 대상은 예를 들어 도 4a 및 도 4b에 도시된 컨피규레이션 메모리(400)를 구성하는 메모리다. 제 2 단자(110)에는 적어도 데이터 유지부(118)로부터의 데이터 판독시에 신호가 입력된다. 제 5 단자(116)로부터는 적어도 데이터 유지부(118)로부터의 데이터 판독시에 신호가 출력된다. 다만, 제 1 단자(108), 제 2 단자(110), 제 3 단자(112), 제 4 단자(114), 및 제 5 단자(116)에서의 신호의 입출력의 타이밍은 이것에 한정되지 않는다.
다음에, 도 1a에 도시된 메모리 소자(100)의 동작에 대하여 설명한다. 메모리 소자(100)로의 데이터 기록시에는 제 1 단자(108)의 전위를 제어하여 제 1 트랜지스터(102)를 온 상태로 하고, 제 3 단자(112)의 전위를 기록하는 데이터의 전위가 되도록 제어한다. 여기서, 도 1a에 도시된 바와 같이, 제 1 트랜지스터(102)가 n채널형 트랜지스터인 경우에는 제 1 단자(108)의 전위를 고전위로 하면 온 상태가 되고, 제 1 트랜지스터(102)가 p채널형 트랜지스터인 경우에는 제 1 단자(108)의 전위를 저전위로 하면 온 상태가 된다.
상술한 바와 같이 전위를 제어하면, 데이터 유지부(118)의 전위는 제 3 단자(112)의 전위에 따른 전위가 되고, 바람직하게는 데이터 유지부(118)의 전위와 제 3 단자(112)의 전위가 동등한 값이 된다. 즉, 데이터 유지부(118)에 데이터가 기록된다. 데이터 유지부(118)에 데이터가 기록된 후에 제 1 단자(108)의 전위를 제어하여 제 1 트랜지스터(102)를 오프 상태로 하면 데이터 유지부(118)에 데이터가 유지된다. 여기서, 제 1 트랜지스터(102)로서 적어도 오프 전류가 작은 것을 사용하기 때문에 데이터 유지부(118)의 전위는 충분한 시간(10ms 이상) 동안 유지된다. 데이터 유지부(118)에 더 긴 시간 동안 데이터를 유지하는 경우에는, 리프레시 동작을 실시하면 좋다.
메모리 소자(100)로부터의 데이터 판독시에는 제 2 단자(110)의 전위를 판독하기 위한 전위로 설정함으로써, 제 2 트랜지스터(104)의 온 저항에 따라 데이터 유지부(118)의 데이터를 판별한다.
예를 들어 제 2 트랜지스터(104)가 n채널형 트랜지스터인 경우에는, 데이터 유지부(118)가 고전위이면, 제 2 트랜지스터(104)의 온 저항이 작고, 제 4 단자로부터 신호를 입력하면 제 5 단자(116)에 전달된다. 그러나, 데이터 유지부(118)가 저전위이면, 제 2 트랜지스터(104)의 온 저항이 크고, 제 4 단자(114)로부터 신호를 입력하여도 제 5 단자(116)에 전달되지 않는다.
한편, 제 2 트랜지스터(104)가 p채널형 트랜지스터인 경우에는, 데이터 유지부(118)가 고전위이면, 온 저항이 크고, 제 4 단자(114)로부터 신호를 입력하여도 제 5 단자(116)에 전달되지 않는다. 그러나, 데이터 유지부(118)가 저전위이면, 제 2 트랜지스터(104)의 온 저항이 작고, 제 4 단자(114)로부터 신호를 입력하면 제 5 단자(116)에 전달된다.
또한, 제 3 단자(112)의 전위는 데이터 유지부(118)의 전위의 최고값 이상 또는 데이터 유지부(118)의 전위의 최저값 이하로 하는 것이 바람직하다. 예를 들어 데이터 유지부(118)의 고전위는 +1V이고, 데이터 유지부(118)의 저전위는 0V이다.
도 1b는 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례이고, 도 1a와 다른 형태를 도시한 것이다. 도 1b에 도시된 메모리 소자(150)는 제 1 트랜지스터(152), 제 2 트랜지스터(154), 제 3 트랜지스터(156), 용량 소자(158), 및 데이터 유지부(172)를 갖고, 제 1 단자(160), 제 2 단자(162), 제 3 단자(164), 제 4 단자(166), 제 5 단자(168), 및 제 6 단자(170)에 전기적으로 접속되어 있다.
제 1 트랜지스터(152)는 도 1a의 제 1 트랜지스터(102)와 같은 구성을 갖는 트랜지스터다. 제 2 트랜지스터(154) 및 제 3 트랜지스터(156)는 도 1a의 제 2 트랜지스터(104)와 같은 구성을 갖는 트랜지스터다. 데이터 유지부(172)는 제 1 트랜지스터(152)의 소스 및 드레인 중 하나, 용량 소자(158)의 제 1 전극, 및 제 2 트랜지스터(154)의 게이트가 전기적으로 접속된 부분에 형성되어 있다.
제 1 단자(160) 및 제 3 단자(164)에는 적어도 데이터 유지부(172)로의 데이터 기록시에 신호가 입력된다. 제 3 단자(164)에는 에러 판정용 데이터가 입력된다. 에러 판정의 대상은 예를 들어 도 4a 및 도 4b에 도시된 컨피규레이션 메모리(400)를 구성하는 메모리다. 제 2 단자(162)에는 적어도 데이터 유지부(172)로부터의 데이터 판독시에 신호가 입력된다. 제 6 단자(170)로부터는 적어도 데이터 유지부(172)로부터의 데이터 판독시에 신호가 출력된다. 다만, 제 1 단자(160), 제 2 단자(162), 제 3 단자(164), 제 4 단자(166), 제 5 단자(168), 및 제 6 단자(170)에서의 신호의 입출력의 타이밍은 이것에 한정되지 않는다.
다음에, 도 1b에 도시된 메모리 소자(150)의 동작에 대하여 설명한다. 메모리 소자(150)로의 데이터의 기록은 도 1a의 메모리 소자(100)로의 데이터의 기록과 마찬가지이므로 상기 설명을 원용하고 여기서의 설명은 생략한다.
메모리 소자(150)로부터의 데이터의 판독시에는 제 2 단자(162)의 전위를 제어하여 제 3 트랜지스터(156)를 온 상태로 함으로써, 데이터 유지부(172)의 전위에 따라 제 2 트랜지스터(154)의 온 저항이 변화되기 때문에, 이것에 따라 데이터 유지부(172)의 데이터를 판별할 수 있다.
또한, 도 1b의 메모리 소자(150)에서는 제 5 단자(168)의 전위를 제어함으로써 데이터 유지부(172)의 전위 변동을 크게 할 수 있다.
예를 들어 제 2 트랜지스터(154)가 n채널형 트랜지스터이고 용량 소자(158)의 정전 용량이 제 2 트랜지스터(154)가 온 상태일 때의 정전 용량(게이트 용량)과 동등한 경우에 대하여 설명한다. 여기서, 제 3 단자(164)의 전위를 +1V, 제 5 단자(168)의 전위를 0V로 하여 데이터 유지부(172)에 고전위 데이터를 기록한다. 그리고, 데이터 유지부(172)의 데이터를 유지하는 기간에는 제 5 단자(168)의 전위를 +1V로 한다. 그러면, 데이터 유지부(172)의 전위는 +1.5V가 된다. 또한, 제 4 단자(166)의 전위는 +2V로 한다.
제 2 트랜지스터(154)가 p채널형 트랜지스터이고, 용량 소자(158)의 정전 용량이 제 2 트랜지스터(154)가 온 상태일 때의 정전 용량과 동등한 경우에, 마찬가지로 데이터 유지부(172)에 고전위 데이터를 기록하면, 데이터 유지부(172)의 전위는 +2V가 된다.
(실시형태 2)
도 2는 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례이고, 도 1a 및 도 1b와 다른 형태를 도시한 것이다. 도 2에 도시된 메모리 소자(200)는 제 1 트랜지스터(202), 제 2 트랜지스터(204), 제 3 트랜지스터(206), 제 4 트랜지스터(208), 용량 소자(210), 및 데이터 유지부(226)를 갖고, 제 1 단자(212), 제 2 단자(214), 제 3 단자(216), 제 4 단자(218), 제 5 단자(220), 제 6 단자(222), 및 제 7 단자(224)에 전기적으로 접속되어 있다.
제 1 트랜지스터(202)는 도 1a의 제 1 트랜지스터(102)와 같은 구성을 갖는 트랜지스터다. 제 4 트랜지스터(208)는 도 1a의 제 1 트랜지스터(102) 또는 제 2 트랜지스터(104)와 같은 구성을 갖는 트랜지스터다. 제 2 트랜지스터(204) 및 제 3 트랜지스터(206)는 도 1a의 제 2 트랜지스터(104)와 같은 구성을 갖는 트랜지스터다. 데이터 유지부(226)는 제 1 트랜지스터(202)의 소스 및 드레인 중 하나, 용량 소자(210)의 제 1 전극, 및 제 2 트랜지스터(204)의 게이트가 전기적으로 접속된 부분에 형성되어 있다.
제 1 단자(212), 제 3 단자(216), 및 제 4 단자(218)에는 적어도 데이터 유지부(226)로의 데이터 기록시에 신호가 입력된다. 제 4 단자(218)에는 에러 판정용 데이터가 입력된다. 에러 판정의 대상은 예를 들어 도 4a 및 도 4b에 도시된 컨피규레이션 메모리(400)를 구성하는 메모리다. 제 2 단자(214)에는 적어도 데이터 유지부(226)로부터의 데이터 판독시에 신호가 입력된다. 제 7 단자(224)로부터는 적어도 데이터 유지부(226)로부터의 데이터 판독시에 신호가 출력된다. 다만, 제 1 단자(212), 제 2 단자(214), 제 3 단자(216), 제 4 단자(218), 제 5 단자(220), 제 6 단자(222), 및 제 7 단자(224)에서의 신호의 입출력의 타이밍은 이것에 한정되지 않는다.
도 2에 도시된 메모리 소자(200)는 제 4 트랜지스터(208)를 갖는다. 임의의 행 및 다른 행으로의 데이터 기록시에 제 4 트랜지스터(208)와 제 1 트랜지스터(202)를 동기시킴으로써(즉 제 4 트랜지스터(208)와 제 1 트랜지스터(202)를 같은 타이밍으로 온/오프시킴으로써), 다른 행으로의 데이터 기록 동작 동안의 데이터 유지부(226)의 전위 저하를 억제할 수 있다. 예를 들어 다른 행으로의 데이터 기록 동작 동안 제 4 트랜지스터(208) 및 제 1 트랜지스터(202)를 오프 상태로 한다.
데이터 기록이 종료되면, 제 1 트랜지스터(202)를 오프 상태로 유지하고, 제 4 트랜지스터(208)를 온 상태로 하고, 또한, 제 6 단자(222)의 전위를 적절한 값으로 함으로써, 도 1b의 메모리 소자와 같이 데이터 유지부(226)의 전위를 변경할 수 있다.
또한, 다른 점에 대해서는 도 2의 메모리 소자(200)는 도 1a의 메모리 소자(100) 및 도 1b의 메모리 소자(150)와 마찬가지이므로 실시형태 1을 원용하고 여기서의 설명은 생략한다.
(실시형태 3)
실시형태 1에서 설명한 메모리 소자(100), 메모리 소자(150), 및 실시형태 2에서 설명한 메모리 소자(200)에서는 데이터를 판독하기 전에 적어도 2개의 단자 사이에서 전위를 다르게 할(프리차지 동작을 실시할) 필요가 있다. 예를 들어 도 1a의 메모리 소자(100)에서는 제 4 단자(114)와 제 5 단자(116)의 전위를 서로 다르게 할 필요가 있다.
다음에, 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례이고, 프리차지 동작이 불필요한 것에 대하여 설명한다(도 3a 및 도 3b 참조).
도 3a는 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례이고, 프리차지 동작이 불필요한 것을 도시한 것이다. 도 3a에 도시된 메모리 소자(300)는 제 1 트랜지스터(302), 제 2 트랜지스터(304), 제 3 트랜지스터(306), 제 4 트랜지스터(308), 용량 소자(310), 및 데이터 유지부(326)를 갖고, 제 1 단자(312), 제 2 단자(314), 제 3 단자(316), 제 4 단자(318), 제 5 단자(320), 제 6 단자(322), 및 제 7 단자(324)에 전기적으로 접속되어 있다.
제 1 트랜지스터(302)는 도 1a의 제 1 트랜지스터(102)와 같은 구성을 갖는 트랜지스터다. 제 2 트랜지스터(304), 제 3 트랜지스터(306), 및 제 4 트랜지스터(308)는 도 1a의 제 2 트랜지스터(104)와 같은 구성을 갖는 트랜지스터다. 다만, 아래에서 설명하는 바와 같이, 제 2 트랜지스터(304)의 극성과 제 3 트랜지스터(306)의 극성을 서로 반대로 한다. 데이터 유지부(326)는 제 1 트랜지스터(302)의 소스 및 드레인 중 하나, 용량 소자(310)의 제 1 전극, 제 2 트랜지스터(304)의 게이트, 및 제 3 트랜지스터(306)의 게이트가 전기적으로 접속된 부분에 형성되어 있다.
제 1 단자(312) 및 제 3 단자(316)에는 적어도 데이터 유지부(326)로의 데이터 기록시에 신호가 입력된다. 제 3 단자(316)에는 에러 판정용 데이터가 입력된다. 에러 판정의 대상은 예를 들어 도 4a 및 도 4b에 도시된 컨피규레이션 메모리(400)를 구성하는 메모리다. 제 2 단자(314)에는 적어도 데이터 유지부(326)로부터의 데이터 판독시에 신호가 입력된다. 제 7 단자(324)로부터는 적어도 데이터 유지부(326)로부터의 데이터 판독시에 신호가 출력된다. 다만, 제 1 단자(312), 제 2 단자(314), 제 3 단자(316), 제 5 단자(320), 및 제 7 단자(324)에서의 신호의 입출력의 타이밍은 이것에 한정되지 않는다.
또한, 제 4 단자(318)는 고전위 전원선 Vdd에 전기적으로 접속되어 있고, 제 6 단자(322)는 저전위 전원선 Vss에 전기적으로 접속되어 있다. 다만, 제 4 단자(318)가 저전위 전원선 Vss에 전기적으로 접속되어 있고, 제 6 단자(322)가 고전위 전원선 Vdd에 전기적으로 접속되어 있어도 좋다.
도 3a에 도시된 메모리 소자(300)에서는 제 2 트랜지스터(304)와 제 3 트랜지스터(306)가 인버터를 구성하고, 상기 인버터의 입력 단자는 데이터 유지부(326)에 전기적으로 접속되어 있고, 상기 인버터의 출력 단자는 제 4 트랜지스터(308)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있다. 또한, 제 4 트랜지스터(308)의 소스 및 드레인 중 다른 하나는 도 1a의 제 5 단자(116)에 상당하는 제 7 단자(324)에 전기적으로 접속되어 있다.
도 3a에 도시된 메모리 소자(300)는 도 1b에 도시된 메모리 소자(150)에 전원선에 전기적으로 접속되는 단자(318)와 제 2 트랜지스터(304)를 추가한 구성이라고 할 수도 있다.
도 3a에 도시된 메모리 소자(300)에서는 프리차지를 실시하지 않고 제 7 단자(324)로부터 고전위 전원선 Vdd의 전위 또는 저전위 전원선 Vss의 전위를 출력할 수 있다. 따라서, 판독 속도가 향상된다.
또는, 도 3a에 도시된 구성 대신에 도 3b에 도시된 구성을 채용하여도 좋다. 도 3b는 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성의 일례이고, 프리차지 동작이 불필요한 것을 도시한 것이다. 도 3b에 도시된 메모리 소자(350)는 제 1 트랜지스터(352), 제 2 트랜지스터(354), 제 3 트랜지스터(356), 제 4 트랜지스터(358), 제 5 트랜지스터(360), 용량 소자(362), 및 데이터 유지부(380)를 갖고, 제 1 단자(364), 제 2 단자(366), 제 3 단자(368), 제 4 단자(370), 제 5 단자(372), 제 6 단자(374), 제 7 단자(376), 및 제 8 단자(378)에 전기적으로 접속되어 있다.
제 1 트랜지스터(352) 및 제 5 트랜지스터(360)는 도 1a의 제 1 트랜지스터(102)와 같은 구성을 갖는 트랜지스터다. 제 2 트랜지스터(354), 제 3 트랜지스터(356), 및 제 4 트랜지스터(358)는 도 1a의 제 2 트랜지스터(104)와 같은 구성을 갖는 트랜지스터다. 다만, 도 3a와 마찬가지로 제 2 트랜지스터(354)의 극성과 제 3 트랜지스터(356)의 극성을 서로 반대로 한다. 데이터 유지부(380)는 제 1 트랜지스터(352)의 소스 및 드레인 중 하나, 용량 소자(362)의 제 1 전극, 제 2 트랜지스터(354)의 게이트, 및 제 3 트랜지스터(356)의 게이트가 전기적으로 접속된 부분에 형성되어 있다.
제 1 단자(364), 제 2 단자(366), 및 제 4 단자(370)에는 적어도 데이터 유지부(380)로의 데이터 기록시에 신호가 입력된다. 제 4 단자(370)에는 에러 판정용 데이터가 입력된다. 에러 판정의 대상은 예를 들어 도 4a 및 도 4b에 도시된 컨피규레이션 메모리(400)를 구성하는 메모리다. 제 3 단자(368)에는 적어도 데이터 유지부(380)로부터의 데이터의 판독시에 신호가 입력된다. 제 8 단자(378)로부터는 적어도 데이터 유지부(380)로부터의 데이터 판독시에 신호가 출력된다. 다만, 제 1 단자(364), 제 2 단자(366), 제 3 단자(368), 제 4 단자(370), 및 제 8 단자(378)에서의 신호의 입출력의 타이밍은 이것에 한정되지 않는다.
또한, 제 5 단자(372)는 고전위 전원선 Vdd에 전기적으로 접속되어 있고, 제 7 단자(376)는 저전위 전원선 Vss에 전기적으로 접속되어 있다. 다만, 제 5 단자(372)가 저전위 전원선 Vss에 전기적으로 접속되어 있고, 제 7 단자(376)가 고전위 전원선 Vdd에 전기적으로 접속되어 있어도 좋다.
도 3b에 도시된 메모리 소자(350)는 도 2에 도시된 메모리 소자(200)에 전원선에 전기적으로 접속된 단자와 제 2 트랜지스터(354)를 추가한 구성이라고 할 수도 있다.
실시형태 1 내지 실시형태 3에 기재된 바와 같이, 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자의 구성예는 다양하다.
도 1a 및 도 1b에 도시된 구성에서는 제 2 단자(110)나 제 5 단자(168)에 의하여 데이터 유지부(118)나 데이터 유지부(172)의 전위 변동을 크게 할 수 있다. 이것은 도 2의 제 6 단자(222), 도 3a의 제 5 단자(320), 및 도 3b의 제 6 단자(374)에서도 마찬가지다.
도 2에 도시된 구성에서는 도 1a 및 도 1b에 도시된 구성과 비교하여 다른 행으로의 데이터 기록 동작 동안 데이터 유지부(226)의 전위가 저하되는 것을 제 4 트랜지스터(208) 및 제 3 단자(216)에 의하여 억제할 수 있다. 이것은 도 3b도 마찬가지다.
도 3a 및 도 3b에 도시된 구성에서는 도 1a 내지 도 2에 도시된 구성에서 필요한 프리차지가 불필요하다.
상술한 바와 같이, 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자를 구성할 수 있다. 다만, 본 발명의 일 형태인 반도체 장치에 적용할 수 있는 메모리 소자는 상술한 것에 한정되지 않고 발명의 취지에서 벗어남이 없는 범위에서 다양하게 변경되어도 좋다.
또한, 본 발명의 일 형태에서 상술한 메모리 소자는 반도체 장치의 적어도 일부에 적용되면 좋다.
(실시형태 4)
다음에, 본 발명의 일 형태인 CRC를 실시하는 반도체 장치의 구동 방법에 대하여 설명한다. 도 4a는 본 발명의 일 형태인 반도체 장치의 구동 방법에 사용하는 컨피규레이션 메모리(400)와 CRC용 메모리(402)를 도시한 것이다. 도 4a에 도시된 바와 같이, 컨피규레이션 메모리의 각 행은 대응하는 CRC용 메모리를 갖는다. CRC용 메모리(402)에는 행의 개수×CRC 비트수의 용량이 필요하다. 즉, 도 4a에 도시된 구성에서는 CRC의 비트수가 8비트이기 때문에 CRC용 메모리에는 256×8=2048비트의 용량이 필요하다. 또한, CRC의 비트수는 8비트에 한정되지 않는다.
컨피규레이션 메모리(400)는 SRAM과 같은 메모리 소자로 구성되어도 좋고, 도 1a 내지 도 3b를 참조하여 설명한 메모리 소자를 가져도 좋다.
CRC용 메모리(402)는 도 1a 내지 도 3b를 참조하여 설명한 메모리 소자로 구성된다.
또한, 컨피규레이션 메모리(400)와 CRC용 메모리(402)는 물리적으로 떨어져 제공되어도 좋고, 근접하여 제공되어도 좋다. 또한, CRC용 메모리(402)는 컨피규레이션 메모리(400) 위에 적층하여 제공되어도 좋다.
도 4b에는 컨피규레이션 메모리(400) 및 CRC용 메모리(402)와 함께 CRC에 사용하는 다른 회로 등을 도시하였다. 컨피규레이션 메모리(400)와 CRC용 메모리(402)로의 데이터 기록 및 컨피규레이션 메모리(400)와 CRC용 메모리(402)로부터의 데이터 판독은 데이터 입출력 회로(404)에 의하여 실시된다. 데이터 입출력 회로(404)는 CRC 연산 회로(406) 및 부트 메모리(408)와 데이터를 송수신할 수 있다.
부트 메모리(408)에는 컨피규레이션 메모리(400)에 기록하는 데이터가 저장되어 있다. 부트 메모리(408)는 비휘발 메모리인 것이 바람직하고 예를 들어 플래시 메모리 등의 비트 단가가 싼 메모리 장치를 사용하면 좋다.
또한, 컨피규레이션 메모리(400), CRC용 메모리(402), 데이터 입출력 회로(404), 및 CRC 연산 회로(406)는 적어도 같은 칩에 제공되어 있다. 부트 메모리(408)는 이들과 같은 칩에 제공되어도 좋고, 외부에 제공되어도 좋다. 부트 메모리(408)가 외부에 제공되는 경우에는 데이터 입출력 회로(404)와 데이터를 송수신할 수 있는 구성을 가지면 좋다.
도 4c에는 CRC 연산 회로(406)의 개략도를 도시하였다. CRC 연산 회로(406)는 입력 레지스터(410), 제수 레지스터(412), 연산 회로(414), 자릿수 카운터(416)를 갖는다.
제수 레지스터(412)에는 CRC에 필요한 제수가 저장된다. 예를 들어 8비트의 CRC를 실시하는 경우에는 9자릿수의 데이터가 저장된다. 여기서는, 제수 레지스터(412)의 가장 왼쪽의 비트가 가장 상위(上位)이고, "1"이 입력되는 것으로 한다. 또한, 제수 레지스터(412)에는 도 1a 내지 도 3b에 도시된 메모리 소자를 사용하면 좋다.
연산 회로(414)는 복수의 XOR 회로를 갖고, 예를 들어 8비트의 CRC를 실시하는 경우에는 9개의 XOR 회로를 갖고, 입력 레지스터(410)의 상위 9자릿수의 수치와 그것에 대응하는 제수 레지스터(412)의 수치를 사용하여 XOR 연산을 실시한다. 또한, 이와 같이 복수의 XOR 회로(각 2입력)를 제공하는 경우에는, 4비트의 메모리(ROM(Read Only Memory)이 바람직함)와 복수의 멀티플렉서를 사용하여 구성하면 회로 면적을 축소할 수 있다.
또한, 도시하지 않았지만, CRC 연산 회로(406)는 상기 회로 외에도 연산에 사용하는 회로를 갖는다.
구체적인 CRC의 실행에 대하여 도 4b 및 도 4c를 참조하여 아래에서 설명한다.
우선, 컨피규레이션 메모리(400) 및 CRC용 메모리(402)로부터 데이터 입출력 회로(404)를 통하여 CRC를 실행하는 행의 데이터가 입력 레지스터(410)에 입력된다.
다음에, 입력 레지스터(410)의 가장 왼쪽의 비트가 "0"이면 하나 왼쪽으로 데이터를 이동시키고, 자릿수 카운터(416)에 "1"을 입력한다. 가장 오른쪽의 비트에는 "0"을 입력한다. 가장 왼쪽 비트가 "1"이 될 때까지 이 조작을 반복하고, 하나 왼쪽으로 데이터를 이동시킬 때마다 자릿수 카운터(416)에 "1"을 입력한다. 자릿수 카운터(416)에서는 데이터를 이동시킨 횟수(자릿수)가 저장된다.
예를 들어 입력 레지스터(410)에 입력된 데이터가 왼쪽에서 "00100110…"이면, 입력된 데이터 전체를 2개 왼쪽으로 이동시킨다. 결과적으로 입력 레지스터(410)의 데이터는 왼쪽에서 "100110…"이 된다. 또한, 이동시킨 자릿수인 "2"는 자릿수 카운터(416)에 저장된다.
그리고, 연산 회로(414)에서 입력 레지스터(410)의 상위 9자릿수의 수치와 제수 레지스터(412)의 9자릿수의 수치를 사용하여 XOR 연산을 실시한다. 연산이 종료된 후, 연산 결과는 입력 레지스터(410)의 상위 9자릿수에 입력된다. 입력 레지스터(410)의 가장 왼쪽의 비트는 "0"이므로 하나 왼쪽으로 데이터를 이동시키고, 자릿수 카운터(416)에 "1"을 입력한다. 가장 오른쪽의 비트에는 "0"을 입력한다. 가장 왼쪽의 비트가 "1"이 될 때까지 이 조작을 반복한다.
이 후, 연산 회로(414)에서 다시 연산을 실시한다. 자릿수 카운터(416)에 저장된 수치가 소정의 값 이상이 될 때까지 이 조작을 반복한다. 예를 들어 컨피규레이션 데이터가 도 4a에 도시된 바와 같이 256비트이면, 자릿수 카운터(416)에 저장된 수치가 256이 될 때까지 실시한다.
이 후, 입력 레지스터(410)의 데이터를 판정한다. 입력 레지스터(410)의 데이터는 입력 레지스터(410)에 첫 번째로 입력된 수치의 잉여값이고, 0이면 에러가 없다고 판정되고, 0이 아니면 에러가 있다고 판정된다.
또한, 일반적으로 메모리에서 발생하는 에러의 요인의 하나로서 데이터 기록의 실패를 들 수 있다. 이것은 SRAM과 같은 메모리 소자든 도 1a 내지 도 3b에 도시된 메모리 소자든 같은 확률로 발생한다. 메모리에서 발생하는 에러의 요인의 다른 요인으로서는 소프트 에러를 들 수 있다. 이것은 SRAM과 같은 메모리 소자와 도 1a 내지 도 3b에 도시된 메모리 소자에서는 발생 확률이 다르다. 실시형태 1에서 설명한 바와 같이 도 1a 내지 도 3b의 메모리 소자에서는 SRAM과 같은 메모리 소자보다 소프트 에러가 발생하기 어렵다.
따라서, 에러가 발생한 단계에 따라 에러의 발생 요인도 달라진다는 전제로 대처함으로써 불필요한 조작을 줄일 수 있다. 즉, 기록 직후의 에러는 기록의 실패인 것으로 간주하고, 컨피규레이션 메모리(400)와 CRC용 메모리(402) 중 하나 또는 양쪽 모두에서 에러가 발생한 것으로 간주하여도 좋다.
한편, 기록에 성공한 후에 에러가 발생한 경우에는, 소프트 에러가 주된 요인인 것으로 간주하고, 이 경우에는 CRC용 메모리(402)에서의 에러 발생 확률보다 컨피규레이션 메모리(400)에서의 에러 발생 확률이 훨씬 높기 때문에, 컨피규레이션 메모리(400)의 데이터만을 재기록하면 좋으므로 효율적이다.
다음에, 본 발명의 일 형태인 반도체 장치의 구동 방법에서의 CRC를 사용한 에러 체크의 흐름에 대하여 도 5 및 도 6을 참조하여 설명한다.
우선, 컨피규레이션에 대하여 도 5를 참조하여 설명한다. 여기서는, 메모리의 행의 개수를 n으로 한다. 우선, 처리를 시작하고(시작(500)), i=1에서 루프를 시작한다(루프 시작(502)).
그리고, 부트 메모리(408)로부터 제 i번째 행의 데이터를 꺼내고 잉여값을 계산한다(제 i번째 행의 잉여값 계산(504)). 제 i번째 행의 잉여값 계산(504) 후에 컨피규레이션 메모리(400)의 제 i번째 행에 입력하여야 할 데이터를 입력하고, CRC용 메모리(402)의 제 i번째 행에 산출한 잉여값의 데이터를 입력한다(제 i번째 행의 데이터 기록(506)).
다음에, CRC에 의하여 에러를 판정한다(제 i번째 행의 에러 판정(508)). CRC는 컨피규레이션 메모리(400)의 제 i번째 행 끝의 데이터에 CRC용 메모리(402)의 제 i번째 행의 데이터를 더한 수치를 미리 설정한 제수로 나누고, 잉여값이 0인지 여부에 따라 실시한다. 잉여값이 0이면 에러는 없고(N으로 분기됨), 잉여값이 0이 아니면 에러가 있다(Y로 분기됨). 에러가 없는 경우에는, 다음 행의 처리로 이행된다. 에러가 있는 경우에는, 컨피규레이션 메모리(400) 또는 CRC용 메모리(402)로의 기록이 실패된 것으로 간주하고, 제 i번째 행의 잉여값 계산(504), 제 i번째 행의 데이터 기록(506), 및 제 i번째 행의 에러 판정(508)을 다시 실시하고, 에러가 없어질 때까지 이것을 반복한다.
상기 처리를 i=1에서 n까지 반복하여 루프를 종료한다(루프 종료(510)). 루프 종료 후, 컨피규레이션이 종료되고, 사용자 모드로 이행된다(처리의 이행(512)).
다음에, 사용자 모드에 대하여 도 6을 참조하여 설명한다. 여기서는, 도 5와 마찬가지로 메모리의 행의 개수를 n으로 한다. 우선, 처리를 시작하고(사용자 모드 시작(600)), i=1에서 루프를 시작한다(루프 시작(602)).
또한, 아래에서 설명하는 바와 같이, 사용자 모드에서 에러 판정에 의하여 일정 횟수 이상 에러가 있다고 판정된 경우에는, 잉여값 계산을 다시 실시한다. 여기서, 에러 판정 횟수를 k로 하고, 상기 "일정 횟수"에 상당하는 에러 판정의 상한 횟수를 m으로 한다. 루프 시작(602) 직후에 k에 1을 입력한다("k=1"(604)).
다음에, CRC에 의하여 에러를 판정한다(제 i번째 행의 에러 판정(606)). CRC는 도 5와 마찬가지로 실시한다. 에러가 없는 경우(N으로 분기됨)에는, 다음 행의 처리로 이행된다. 에러가 있는 경우(Y로 분기됨)에는, 컨피규레이션 메모리(400)의 제 i번째 행에 입력하여야 할 데이터를 입력(제 i번째 행의 데이터 기록(608))하고, k에 1을 추가한다("k+1"(610)). 이 때, CRC용 메모리(402)의 제 i번째 행의 데이터는 이대로 유지한다.
그리고, 에러 판정 횟수가 상한에 달했는지 여부를 판정한다. 즉, k=m인지 여부를 판정한다("k=m의 판정"(612)). k=m이 아닌 경우(즉, 에러 판정 횟수가 상한 횟수에 달하지 않은 경우)에는, 제 i번째 행의 에러 판정(606)으로 돌아간다. k=m인 경우(즉 에러 판정 횟수가 상한 횟수에 달한 경우)에는 부트 메모리(408)로부터 제 i번째 행의 데이터를 판독하고, 잉여값 계산을 실시한다(제 i번째 행의 잉여값 계산(614)). 잉여값 계산 후, 컨피규레이션 메모리(400)의 제 i번째 행에는 입력하여야 할 데이터를 입력하고, CRC용 메모리(402)의 제 i번째 행에는 산출한 잉여값을 입력하고(제 i번째 행의 데이터 기록(616)), CRC에 의하여 에러 판정을 다시 실시한다(제 i번째 행의 에러 판정(618)). 에러가 없는 경우(N으로 분기됨)에는 다음 행의 처리로 이행된다. 에러가 있는 경우(Y로 분기됨)에는 제 i번째 행의 잉여값 계산(614)으로 돌아가 에러가 없어질 때까지 이 조작을 반복한다.
또한, 제 i번째 행의 잉여값 계산(614)에서 제 i번째 행의 에러 판정(618)의 루프에 상한값을 설정하여도 좋다. 이 경우에는, 상한값에 도달된 경우에는, 상술하지 않은 요인이 있을 수 있기 때문에 반도체 장치에 제공된 회로의 일부 또는 모두의 동작을 정지시켜도 좋다.
또한, 어느 행의 에러 체크 시작에서 다음 행의 에러 체크 시작까지의 기간을 정하여도 좋다. 이 경우에는, 예를 들어 어느 행의 에러 체크가 시작하고 나서 끝날 때까지 걸린 시간이 이 기간 미만이면, 다음 행의 에러 체크는 어느 행의 에러 체크의 시작에서 이 기간이 지나간 후에 시작하고, 한편, 어느 행의 에러 체크가 시작하고 나서 끝날 때까지 걸린 시간이 이 기간 이상이면, 다음 행의 에러 체크를 바로 시작하면 좋다.
상기 처리를 i=1에서 n까지 반복하여 루프가 종료된다(루프 종료(620)). 루프 종료 후, 처리가 종료된다(종료(622)).
상술한 바와 같이, 본 발명의 일 형태인 반도체 장치의 구동 방법에서 CRC를 실시할 수 있다. 종래의 CRC에서는 사용자 모드시에도 잉여값 계산을 실시할 필요가 있었지만, 본 발명의 일 형태인 구동 방법에서는 사용자 모드시에 에러 판정이 일정 횟수 이상 나온 경우에만 잉여값 계산을 실시하는 것이 큰 특징 중 하나다. 따라서, 처리 전체를 간략화시킬 수 있다.
또한, 상기 처리에서 잉여값 계산을 실시하는 제수의 업셋은 반드시 피하여야 한다. 따라서, 제수는 반도체 장치 내 또는 외부에 별도 제공된 ROM에 별도로 저장시키는 것이 바람직하다. 컨피규레이션시에는 상기 ROM 등으로부터 판독하여 잉여값 계산을 실시하면 좋다. 컨피규레이션시에 판독된 데이터는 CRC용 메모리(402)와 마찬가지로 도 1a 내지 도 3b를 참조하여 설명한 메모리 소자에 저장시키는 것이 바람직하다.
상술한 조작은 반도체 장치 내부 또는 반도체 장치 외부에 제공된 판독 가능한 메모리에 저장된 컴퓨터 프로그램을 사용하여 상기 반도체 장치 또는 이 외의 반도체 장치, 컴퓨터, 프로세서 등에 의하여 실행된다. 또한, 이 컴퓨터 프로그램은 통신 회로를 통하여 송신 또는 수신되는 경우도 있다. 또한, 요청에 따라 송신되는 경우도 있다. 또한, 어느 중계 지점(서버 등)에서 중계되는 경우도 있다.
100: 메모리 소자
102: 제 1 트랜지스터
104: 제 2 트랜지스터
106: 용량 소자
108: 제 1 단자
110: 제 2 단자
112: 제 3 단자
114: 제 4 단자
116: 제 5 단자
118: 데이터 유지부
150: 메모리 소자
152: 제 1 트랜지스터
154: 제 2 트랜지스터
156: 제 3 트랜지스터
158: 용량 소자
160: 제 1 단자
162: 제 2 단자
164: 제 3 단자
166: 제 4 단자
168: 제 5 단자
170: 제 6 단자
172: 데이터 유지부
200: 메모리 소자
202: 제 1 트랜지스터
204: 제 2 트랜지스터
206: 제 3 트랜지스터
208: 제 4 트랜지스터
210: 용량 소자
212: 제 1 단자
214: 제 2 단자
216: 제 3 단자
218: 제 4 단자
220: 제 5 단자
222: 제 6 단자
224: 제 7 단자
226: 데이터 유지부
300: 메모리 소자
302: 제 1 트랜지스터
304: 제 2 트랜지스터
306: 제 3 트랜지스터
308: 제 4 트랜지스터
310: 용량 소자
312: 제 1 단자
314: 제 2 단자
316: 제 3 단자
318: 제 4 단자
320: 제 5 단자
322: 제 6 단자
324: 제 7 단자
326: 데이터 유지부
350: 메모리 소자
352: 제 1 트랜지스터
354: 제 2 트랜지스터
356: 제 3 트랜지스터
358: 제 4 트랜지스터
360: 제 5 트랜지스터
362: 용량 소자
364: 제 1 단자
366: 제 2 단자
368: 제 3 단자
370: 제 4 단자
372: 제 5 단자
374: 제 6 단자
376: 제 7 단자
378: 제 8 단자
380: 데이터 유지부
400: 컨피규레이션 메모리
402: CRC용 메모리
404: 데이터 입출력 회로
406: CRC 연산 회로
408: 부트 메모리
410: 입력 레지스터
412: 제수 레지스터
414: 연산 회로
416: 자릿수 카운터
500: 시작
502: 루프 시작
504: 제 i번째 행의 잉여값 계산
506: 제 i번째 행의 데이터 기록
508: 제 i번째 행의 에러 판정
510: 루프 종료
512: 처리의 이행
600: 사용자 모드 시작
602: 루프 시작
604: "k=1"
606: 제 i번째 행의 에러 판정
608: 제 i번째 행의 데이터 기록
610: "k+1"
612: "k=m의 판정"
614: 제 i번째 행의 잉여값 계산
616: 제 i번째 행의 데이터 기록
618: 제 i번째 행의 에러 판정
620: 루프 종료
622: 종료

Claims (18)

  1. 반도체 장치에 있어서,
    복수의 트랜지스터; 용량 소자; 및 에러 판정용 데이터가 저장되는 데이터 유지부를 각각 포함하는, 매트릭스 형상으로 제공된 복수의 메모리 소자를 포함하고,
    상기 데이터 유지부는 상기 복수의 트랜지스터의 제 1 트랜지스터의 소스 및 드레인 중 하나, 상기 복수의 트랜지스터의 제 2 트랜지스터의 게이트, 및 상기 용량 소자의 제 1 전극을 포함하고,
    상기 복수의 트랜지스터의 상기 제 1 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 에러 판정은 순환 중복 검사이고,
    상기 에러 판정용 상기 데이터는 상기 순환 중복 검사에 사용되는 잉여값인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 복수의 트랜지스터의 상기 제 1 트랜지스터 내의 상기 산화물 반도체층은 20nm 이하의 막 두께를 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 복수의 트랜지스터의 상기 제 2 트랜지스터의 소스 및 드레인 중 하나는 상기 복수의 트랜지스터의 제 3 트랜지스터의 소스 및 드레인 중 하나와 접속되는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 용량 소자의 제 2 전극은 상기 복수의 트랜지스터의 제 4 트랜지스터의 소스 및 드레인 중 하나와 접속되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 데이터 유지부는 상기 복수의 트랜지스터의 제 3 트랜지스터의 게이트를 더 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 용량 소자는 1fF 이상의 용량을 갖는, 반도체 장치.
  8. 반도체 장치의 구동 방법에 있어서,
    잉여값을 계산하는 단계와;
    순환 중복 검사용 메모리에 상기 잉여값을 저장시키는 단계와;
    순환 중복 검사에 의하여 상기 잉여값을 사용하여 제 i번째 행의 에러를 판정하는 단계와;
    상기 제 i번째 행에서 에러가 없는 경우에는, 제 i+1번째 행의 처리를 실시하는 단계와;
    상기 제 i번째 행에서 에러가 있는 경우에는, 컨피규레이션 메모리에 저장된 상기 제 i번째 행에 입력되어야 할 데이터를 기록하는 단계와;
    상기 에러를 판정하는 단계와 상기 데이터를 기록하는 단계를 에러가 검출되지 않게 될 때까지 반복하는 단계를 포함하고,
    상기 순환 중복 검사용 메모리는 상기 컨피규레이션 메모리보다 에러율이 낮은, 반도체 장치의 구동 방법.
  9. 제 8 항에 있어서,
    상기 제 i번째 행의 데이터는 상기 잉여값을 계산할 때 부트 메모리로부터 꺼내지는, 반도체 장치의 구동 방법.
  10. 제 8 항에 있어서,
    상기 순환 중복 검사는
    상기 순환 중복 검사용 메모리의 상기 i번째 행의 데이터를 상기 컨피규레이션 메모리의 상기 제 i번째 행 끝의 데이터에 더하는 단계와;
    상기 순환 중복 검사용 메모리의 상기 i번째 행의 상기 데이터와 상기 컨피규레이션 메모리의 상기 제 i번째 행 끝의 상기 데이터의 합을 미리 설정한 제수로 나누는 단계와;
    상기 잉여값이 0인지 여부를 결정하는 단계에 의하여 실시되는, 반도체 장치의 구동 방법.
  11. 제 8 항에 있어서,
    상기 잉여값을 사용하여 상기 에러를 판정하는 단계가 일정 횟수 이상 반복되는 경우에는, 상기 잉여값이 다시 계산되는, 반도체 장치의 구동 방법.
  12. 제 8 항에 있어서,
    상기 잉여값을 계산하기 위하여 사용되는 제수는 ROM에 저장되는, 반도체 장치의 구동 방법.
  13. 제 8 항에 있어서,
    상기 순환 중복 검사용 메모리는 상기 반도체 장치에 제공되고,
    상기 반도체 장치는 복수의 트랜지스터; 용량 소자; 및 에러 판정용 데이터가 저장되는 데이터 유지부를 각각 포함하는, 매트릭스 형상으로 제공된 복수의 메모리 소자를 포함하고,
    상기 데이터 유지부는 상기 복수의 트랜지스터의 제 1 트랜지스터의 소스 및 드레인 중 하나, 상기 복수의 트랜지스터의 제 2 트랜지스터의 게이트, 및 상기 용량 소자의 제 1 전극을 포함하고,
    상기 복수의 트랜지스터의 상기 제 1 트랜지스터는 산화물 반도체층을 포함하는, 반도체 장치의 구동 방법.
  14. 반도체 장치의 메모리에서 에러를 판정하기 위한 컴퓨터 프로그램을 저장하는 판독 가능한 메모리 장치에 있어서,
    상기 컴퓨터 프로그램이 상기 반도체 장치 또는 프로세서에서 실행될 때 상기 반도체 장치 또는 상기 프로세서는
    잉여값을 계산하는 단계와;
    순환 중복 검사용 메모리에 상기 잉여값을 저장시키는 단계와;
    순환 중복 검사에 의하여 상기 잉여값을 사용하여 제 i번째 행의 에러 판정을 실시하는 단계와;
    상기 제 i번째 행에서 에러가 없을 때, 제 i+1번째 행의 처리로 이행되는 단계와;
    상기 제 i번째 행에서 에러가 있을 때, 컨피규레이션 메모리에 저장된 상기 제 i번째 행에 입력하여야 할 데이터를 기록하는 단계와;
    상기 에러 판정을 실시하는 단계와 상기 데이터를 기록하는 단계를 에러가 검출되지 않게 될 때까지 반복하는 단계를 실시하고,
    상기 순환 중복 검사용 메모리는 상기 컨피규레이션 메모리보다 에러율이 낮은, 판독 가능한 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 i번째 행의 데이터는 상기 잉여값을 계산할 때 부트 메모리로부터 꺼내지는, 판독 가능한 메모리 장치.
  16. 제 14 항에 있어서,
    상기 순환 중복 검사는
    상기 순환 중복 검사용 메모리의 상기 i번째 행의 데이터를 상기 컨피규레이션 메모리의 상기 제 i번째 행 끝의 데이터에 더하는 단계와;
    상기 순환 중복 검사용 메모리의 상기 i번째 행의 상기 데이터와 상기 컨피규레이션 메모리의 상기 제 i번째 행 끝의 상기 데이터의 합을 미리 설정한 제수로 나누는 단계와;
    상기 잉여값이 0인지 여부를 결정하는 단계에 의하여 실시되는, 판독 가능한 메모리 장치.
  17. 제 14 항에 있어서,
    상기 잉여값을 계산하기 위하여 사용되는 제수는 ROM에 저장되는, 판독 가능한 메모리 장치.
  18. 제 14 항에 있어서,
    상기 반도체 장치에 제공된 상기 순환 중복 검사용 메모리는
    복수의 트랜지스터; 용량 소자; 및 에러 판정용 데이터가 저장되는 데이터 유지부를 각각 포함하는, 매트릭스 형상으로 제공된 복수의 메모리 소자를 포함하고,
    상기 데이터 유지부는 상기 복수의 트랜지스터의 제 1 트랜지스터의 소스 및 드레인 중 하나, 상기 복수의 트랜지스터의 제 2 트랜지스터의 게이트, 및 상기 용량 소자의 제 1 전극을 포함하고,
    상기 복수의 트랜지스터의 상기 제 1 트랜지스터는 산화물 반도체층을 포함하는, 판독 가능한 메모리 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104321967B (zh) 2012-05-25 2018-01-09 株式会社半导体能源研究所 可编程逻辑装置及半导体装置
JP6377317B2 (ja) 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
TWI621337B (zh) 2013-05-14 2018-04-11 半導體能源研究所股份有限公司 信號處理裝置
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6368155B2 (ja) 2013-06-18 2018-08-01 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
CN105378031B (zh) 2013-07-17 2019-04-19 皇家飞利浦有限公司 用于成像系统中的ce3+激活的发光组合物
JP6483402B2 (ja) 2013-11-01 2019-03-13 株式会社半導体エネルギー研究所 記憶装置、及び記憶装置を有する電子機器
JP6478562B2 (ja) 2013-11-07 2019-03-06 株式会社半導体エネルギー研究所 半導体装置
JP6393590B2 (ja) 2013-11-22 2018-09-19 株式会社半導体エネルギー研究所 半導体装置
JP6444723B2 (ja) 2014-01-09 2018-12-26 株式会社半導体エネルギー研究所 装置
US9379713B2 (en) 2014-01-17 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device and driving method thereof
JP6521643B2 (ja) 2014-01-24 2019-05-29 株式会社半導体エネルギー研究所 半導体装置
JP6473626B2 (ja) 2014-02-06 2019-02-20 株式会社半導体エネルギー研究所 半導体装置
US9869716B2 (en) 2014-02-07 2018-01-16 Semiconductor Energy Laboratory Co., Ltd. Device comprising programmable logic element
WO2015118436A1 (en) 2014-02-07 2015-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, device, and electronic device
JP2015165226A (ja) 2014-02-07 2015-09-17 株式会社半導体エネルギー研究所 装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
US9419622B2 (en) 2014-03-07 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6541376B2 (ja) 2014-03-13 2019-07-10 株式会社半導体エネルギー研究所 プログラマブルロジックデバイスの動作方法
KR102238689B1 (ko) * 2014-03-14 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
TWI643457B (zh) * 2014-04-25 2018-12-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102643895B1 (ko) 2015-10-30 2024-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US9998119B2 (en) 2016-05-20 2018-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10552258B2 (en) 2016-09-16 2020-02-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and driving method thereof
DE102017221343A1 (de) 2017-11-28 2019-05-29 Sirona Dental Systems Gmbh Zahnersatzformblock und Verfahren zur Herstellung eines Zahnersatzteils aus dem Zahnersatzformblock
US11081203B2 (en) * 2019-11-14 2021-08-03 Micron Technology, Inc. Leakage source detection by scanning access lines

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005039210A (ja) * 2003-05-21 2005-02-10 Altera Corp ソフトエラー削減のための安定化構成セルを有するプログラマブルロジックデバイス
JP2007293856A (ja) * 2006-04-21 2007-11-08 Altera Corp プログラマブルデバイスに対するソフトエラーロケーションおよび感度検出
US8130574B2 (en) 2001-10-11 2012-03-06 Altera Corporation Error detection on programmable logic resources
JP2012074125A (ja) * 2010-08-31 2012-04-12 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US6237124B1 (en) * 1998-03-16 2001-05-22 Actel Corporation Methods for errors checking the configuration SRAM and user assignable SRAM data in a field programmable gate array
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6700827B2 (en) * 2001-02-08 2004-03-02 Integrated Device Technology, Inc. Cam circuit with error correction
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6735110B1 (en) 2002-04-17 2004-05-11 Xilinx, Inc. Memory cells enhanced for resistance to single event upset
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7023744B1 (en) * 2003-11-18 2006-04-04 Xilinx, Inc. Reconfigurable SRAM-ROM cell
US7254800B1 (en) * 2004-02-26 2007-08-07 Xilinx, Inc. Methods of providing error correction in configuration bitstreams for programmable logic devices
US7088606B2 (en) * 2004-03-10 2006-08-08 Altera Corporation Dynamic RAM storage techniques
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7319253B2 (en) 2004-07-01 2008-01-15 Altera Corporation Integrated circuit structures for increasing resistance to single event upset
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7620876B2 (en) 2005-06-08 2009-11-17 Altera Corporation Reducing false positives in configuration error detection for programmable devices
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5166074B2 (ja) * 2008-02-29 2013-03-21 株式会社東芝 半導体記憶装置、その制御方法、および誤り訂正システム
JP5462453B2 (ja) * 2008-06-19 2014-04-02 富士通セミコンダクター株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102044569B (zh) * 2009-10-23 2013-09-11 中芯国际集成电路制造(上海)有限公司 电容器及其制造方法
IN2012DN05920A (ko) 2010-01-20 2015-09-18 Semiconductor Energy Lab
US8514761B2 (en) * 2010-09-21 2013-08-20 Qualcomm Incorporated Method and apparatus for saving power in ATSC-M/H mobile devices
US8411491B1 (en) * 2011-01-03 2013-04-02 Altera Corporation Memory array with distributed clear transistors and variable memory element power supply
US8631294B2 (en) * 2011-02-02 2014-01-14 Seagate Technology Llc Methods and devices to increase memory device data reliability
US8729545B2 (en) * 2011-04-28 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI571058B (zh) * 2011-05-18 2017-02-11 半導體能源研究所股份有限公司 半導體裝置與驅動半導體裝置之方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130574B2 (en) 2001-10-11 2012-03-06 Altera Corporation Error detection on programmable logic resources
JP2005039210A (ja) * 2003-05-21 2005-02-10 Altera Corp ソフトエラー削減のための安定化構成セルを有するプログラマブルロジックデバイス
JP2007293856A (ja) * 2006-04-21 2007-11-08 Altera Corp プログラマブルデバイスに対するソフトエラーロケーションおよび感度検出
JP2012074125A (ja) * 2010-08-31 2012-04-12 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法

Also Published As

Publication number Publication date
US20160132386A1 (en) 2016-05-12
JP6130199B2 (ja) 2017-05-17
KR102103607B1 (ko) 2020-04-22
JP2013242956A (ja) 2013-12-05
US9230683B2 (en) 2016-01-05
US9778976B2 (en) 2017-10-03
US20130286757A1 (en) 2013-10-31

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US8467257B1 (en) Circuit and method for generating a sense amplifier enable signal based on a voltage level of a tracking bitline
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