JP2005039210A - ソフトエラー削減のための安定化構成セルを有するプログラマブルロジックデバイス - Google Patents

Abstract

【課題】プログラマブルロジックデバイス内の構成メモリセルを安定化してソフトエラー率を低減する方法を提供する。
【解決手段】プログラマブルロジックデバイス構成メモリセルは：プログラマブルロジックデバイスメモリセルの入力端子とプログラマブルロジックデバイスメモリセルの出力端子との間に接続された一対の交差結合インバータを備え、この交差結合インバータはプログラミングデータを記憶し；プログラマブルロジックデバイス構成メモリセルの入力端子とプログラマブルロジックデバイスメモリセルの出力端子との間に接続された安定化キャパシタを備え、この安定化キャパシタはメモリセルが放射線の衝突を破った際にプログラマブルロジックデバイス構成メモリセルの入力端子とプログラマブルロジックデバイス構成メモリセルの出力端子上の電圧をバッファリングするよう作用する、ことからなるプログラマブルロジックデバイス構成メモリセル。
【選択図】なし

Description

この発明は、プログラマブルロジックアレー集積回路（“プログラマブルロジックデバイス”）等の集積回路に係り、より具体的にはプログラマブルロジックデバイス内の構成メモリセルを安定化してソフトエラー率を低減する方法に関する。

プログラマブルロジックデバイスは、ユーザがロジックをカスタマイズすることができる集積回路デバイスである。カスタマイズされたロジックデバイスは、このデバイスが１つのシステム内で動作する際にカスタマイズされたロジック機能を実行するために使用される。

プログラマブルロジックデバイスをカスタマイズするために、デバイスには構成情報（“プログラミングデータ”と呼ばれる）がロードされている。プログラミングデータは、システム内のフラッシュメモリチップ、ディスクドライブ、または記憶装置内に記憶される。電源点入に伴って、プログラミングデータがフラッシュメモリチップまたはその他の記憶装置からプログラマブルロジックデバイス上の構成ランダムアクセスメモリ（ＣＲＡＭ）セル内にロードされる。各ＣＲＡＭセルの出力は、そのＣＲＡＭセル内に記憶されているプログラミングデータの値に従ってロジックハイ（高位）信号またはロジックロー（低位）信号のいずれかとなる。各ＲＡＭセルからの出力信号は対応する回路要素を制御するために使用することができる。回路要素は、例えばパス・トランジスタ、マルチプレクサあるいはデマルチプレクサ等のロジック構成要素中のトランジスタ、ルックアップテーブル中のトランジスタ、またはその他任意の構成可能なロジック回路中のトランジスタあるいはプログラム可能な回路要素とすることができる。

ＣＲＡＭセルによって制御されるｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタのゲートが高位である場合（ＣＲＡＭセルがロジック“１”を含んでいるため）、トランジスタがターンオンし従ってそのドレインとソース端子間を信号が通過する。トランジスタのゲートが低位である場合（ＣＲＡＮセルがロジック“ゼロ”を含むため）、トランジスタはターンオフする。この方式により、プログラマブルロジックデバイス上のトランジスタならびにプログラマブルロジックデバイス上のロジック機能を構成することができる。

プログラマブルロジックデバイスは電気通信、システム制御等の分野において多くの高感度な適用方法において使用される。このような環境下において、プログラマブルロジックデバイスは一般的に長期間故障することなく動作することが求められる。従って、プログラマブルロジックデバイス内のＣＲＡＭセルは、不慮の変化を起こすことなくプログラミングデータを長期間保存できることが重要である。

プログラマブルロジックデバイスは、しばしば金属酸化膜半導体（ＭＯＳ）技術を使用する。アルファ粒子放射線または宇宙線等の放射線がＭＯＳトランジスタに衝突すると、トランジスタの端子に電荷が集積される。ＣＲＡＭセル内のトランジスタの端子の１つに過大な電圧が生成されると、そのＣＲＡＭセル内に記憶されているビット値が変化する可能性がある。このいわゆるソフトエラーはプログラマブルロジックデバイスの動作に大きな影響を与える可能性があり、従って動作の安定のために回避する必要がある。

プログラマブルロジックデバイスの動作に対するソフトエラーの影響はＣＲＡＭセルに追加的なトランジスタを付加して強化することによって低減することができる。しかしながら、ＣＲＡＭセルにトランジスタを追加することによってＣＲＡＭセルの面積が実質的に増加する。しかしながら、このことによって所与のプログラマブルロジックデバイス構成を実施するために必要な面積が拡大しその結果デバイスのコストが増大することが問題となる。

ソフトエラーの影響は各トランジスタ構造の下に絶縁溝を追加することによっても低減することができるが、このことによってもデバイスのコストと繁雑性が増大する。

ソフトエラーの影響を削減する別の方法はエラー修正技術を使用することである。この方法によれば、エラーが検出されるとプログラマブルロジックデバイス上のＣＲＡＭセルが再プログラムされる。この方法はＣＲＡＭセルの面積増大を必要としないが、再プログラミング動作の度にデバイスが使用不可能となる時間が発生する。システムの動作の中断を最小化するため、エラーを修正するためにデバイスを再プログラムしなければならない頻度を最小化する必要がある。

従って、プログラマブルロジックデバイス等の集積回路のソフトエラー率を削減するための改善された技術が必要とされている。

発明の概要

本発明によれば、改善されたソフトエラー率特性を備えた集積回路が提供される。この集積回路はデータ処理システムにおけるエラーの影響を低減するために使用することができる。

この集積回路は、記憶セルを含んだプログラマブルロジックデバイスまたはその他の集積回路とすることができる。記憶セルは金属酸化膜半導体（ＭＯＳ）トランジスタを有する交差結合インバータ構成とすることができる。この記憶セルは各セルに対して1つまたは複数のキャパシタを付加することによって安定化することができる。セルはトランジスタの強度を増大することによっても安定化することができる。ソフトエラーの影響は絶縁溝、エラー修正技術、強化セル構成、あるいはその他の適宜な方法を使用することによってさらに低減することができる。

交差結合インバータの各出力端子間（すなわち記憶セルの入力端子と出力端子の間）に安定化キャパシタを設けることができ、これはこの位置が付加される所与のキャパシタンス値に対して特に効果的に安定化可能であるためである。

追加されるキャパシタは金属−絶縁物−金属構造を使用して構成することができる。キャパシタは、垂直（プログラマブルロジックデバイス基板の上方において異なった高さからなる電極を有する）または水平（基板面に平行な面内の電極を有する）構造とするか、あるいは垂直および水平構造の組み合わせを使用して形成することができる。

本発明のその他の構成、特徴ならびに種々の利点は、添付図面を参照しながら以下に記述する好適な実施例の詳細な説明によって明らかにされる。

好適な実施例の詳細な説明

本発明に係る例示的なプログラマブルロジックデバイス１０が図１に示されている。本発明はさらにメモリセル（例えばメモリチップ）を有する他の集積回路にも適用可能である。明瞭化のため、本発明は主にプログラマブルロジックデバイス等の集積回路に関して説明する。

デバイス１０はプログラマブルロジックの領域１２の多数の行および列を有することができる。領域１２はデバイス１０上に二次元の配列に配置することができ、例えば、５−３００行ならびに５−３００列の領域１２またはその他の適宜なサイズの配列とすることができる。

領域１２内のロジックは垂直および水平コンダクタ１４等の接続リソースを使用して相互接続することができる。この種のコンダクタは、例えば１つの行または列内のロジック領域１２の全てあるいはいくつかを介して延在している比較的大規模な領域間コンダクタを含むことができる。任意の適宜な数のコンダクタ１４が存在することができる。例えば、領域１２の各行および各列内に約１０ないし３０本のコンダクタ１４が存在することができる。プログラマブルロジックは、各行または列内の全てあるいは一部のコンダクタ１４をその列内の相関するロジック領域１２に選択的に接続するために使用することができる。必要であれば、プログラマブルロジックは垂直および水平コンダクタ１４を直接相互接続するために使用することもできる。コンダクタ１４は連続的あるいは分節化されたものとすることができ、分節化されている場合、連続的なコンダクタとして使用し得るようにプログラムによって接続することができる。

入力−出力回路１６は、デバイス１０のロジックを外部構成要素と相互接続するために使用することができる（例えば、パッケージ内のピンに接続されるＩ／Ｏパッドを介して）。デバイス１０をプログラミングまたはテスティングするための回路として追加的な回路を使用することもできる。図面が煩雑化し過ぎることを防止するために、デバイス１０のプログラマブルロジック相互接続ならびにプログラミングおよびテスティング回路の詳細は図１に示されていない。また、図１の構成は単に例示的なものである。必要に応じて任意の好適なプログラマブルロジックデバイス構造をデバイス１０に対して使用することができる。

プログラマブルロジックデバイス１０は実質的にプログラムされていない状態で顧客（“ユーザ”）に配送することができる。顧客は、デバイス１０が所要のロジック機能を実行するようデバイス１０をプログラムまたは構成するための道具（デバイス“プログラマー”と呼ばれる）を使用することができる。時々、２本またはそれ以上のコンダクタを選択的に第３のコンダクタに接続する必要がある。このタイプの機能は、プログラミングデータを含んでいる記憶要素によって制御されるスイッチを使用して実行することができる。このスイッチは、パス・トランジスタ（例えば各相互接続リソースを選択的に接続するパス・トランジスタとするか、あるいはマルチプレクサ、デマルチプレクサ、ルックアップテーブル等の内のトランジスタ等のその他のプログラマブルロジック要素内のトランジスタとすることができる。これらの種々のプログラマブル要素は、時々プログラマブルロジックコネクタ（“ＰＬＣ”）と呼称されることがある。プログラマブルロジックコネクタ要素の全てまたは一部を形成することができる例示的なトランジスタ２０が図１に示されている。

プログラマブルロジックコネクタおよびデバイス１０上のその他の構成要素は、通常プログラマブル機能制御要素（“ＦＣＥ”）によって制御される。プログラマブル機能制御要素は、例えばプログラマブルメモリセルを基礎とする。データおよびアドレス線を使用してプログラミングデータ（構成データ）がロードされるメモリセルは、構成ランダムアクセスメモリ（ＣＲＡＭ）セルと呼ばれることがある。メモリセルはいくつかの図面において文字“Ｒ”をもって示されている。例えば、図１においてはメモリセル１８が“Ｒ”で示されている。

デバイス１０において構成可能であるロジック要素内のメモリセルおよび対応するプログラマブルトランジスタは、プログラマブルロジックデバイス１０上において所要のロジック機能を実行するためにユーザによって構成され得る。例えば、二連結マルチプレクサの状態は、“０”あるいは“１”のいずれかを出力するように対応するメモリセルをプログラムすることによって制御することができる。メモリセル内に記憶されたプログラミングデータビットが“０”である場合、このメモリセルはその出力において“０”を提供し、これはマルチプレクサ内の対応するトランジスタ回路（例えば、図１のトランジスタ２０等のトランジスタ）を付勢してマルチプレクサの第１の入力をその出力と接続させる。メモリセルが“１”を提供するようにメモリセルをプログラムすることによって、マルチプレクサがその第２の入力をその出力に接続するよう指令される。電流源、遅延発生器、またはその他の回路等の構成要素もメモリセルによって制御してプログラムすることができる。

図２に示されているように、プログラマブルロジックデバイス１０内のメモリセル１８の一部あるいは全てが配列２２内に構成されている。配列２２内には適宜な数のメモリセル行および列が存在する。例えば、１００またはそれより多い行および列、２００またはそれより多い行、５００またはそれより多い行、５００またはそれより多い列、１０００またはそれより多い行、１０００またはそれより多い列等々が存在するものとすることができる。

制御ブロック回路２４は、ピン２６等の１本またはそれより多いピンからプログラミングデータを受信することができる。制御ブロック２４は、アドレス線回路２８ならびにデータイン／アウトおよびレジスタ回路３０に結合することができ、セル１８内のプログラミングデータを記憶またはプログラムするよう回路２８および３０を使用することができる。アドレス線回路２８は、アドレス線３２のうちの適宜な１本を使用して１つの行内のメモリセル１８を選択的にアドレスするよう使用することができる。通常、所与の行内の全てのメモリセル１８が同時にアドレスされる。必要であれば、デバイス１０上のセル１８は複数の配列２２に組織され、そのそれぞれがデバイスのその部分上の１行内の全てのセル（例えば、その行内の１０００またはそれより多いセル）を同時にアドレスするためのアドレス線回路２８を備えている。

データイン／データアウトならびにレジスタ回路３０は、データローディング動作を補助するために使用され、これにおいてプログラミングデータはデータ線３４に沿ってセル１８に伝送される。データ（シリアルデータ）は通常回路３０内のシフトレジスタを直列に使用する位置にシフトされ、データ線３４に沿って配列２２内の全てのセル列内に並行して同時に回送される（例えば配列２２内の１０００またはそれより多いセル列に同時に）。（例えば、配列２２を再プログラムする必要があるエラーが発生したかどうかをチェックするために）ロードされたメモリセル１８の内容を読み出す必要がある場合この処理が逆転する。制御ブロック２４および図２のその他の回路は、クロック入力３６等のクロック入力上において１つまたは複数のクロック入力信号を受信する。デバイス１０上においてプログラミングデータのローディングおよび読み取りを行うためのクロック速度は、例えば２０−４０ＭＨｚとすることができる。ユーザ動作中のデバイス１００に対する標準動作クロック速度は、通常遥かに高いものである（例えば２００ＭＨｚまたはそれより高い）。

回路３０内のシフトレジスタ回路のシリアル−パラレルおよびパラレル−シリアル動作と、配列２２の１つの行内の全てのセルのパラレルローディング／アンローディング（メモリチップ構成内における１時点の１６−６４ビットワードの読み取り／書き込みに対照）と、制御ブロック２４によって使用される比較的遅いクロック速度は、全て図２の回路のローディングおよびアンローディング動作を低速化する傾向がある。しかしながら、ローディングおよびアンローディング速度は、これらの動作がそれ程頻繁に実行されるものではないため、一般的にプログラマブルロジックデバイス１０の設計を最適化する際に考慮すべき最も重要な要素ではない。

プログラマブルロジックデバイス内のプログラマブルメモリセルを安定化し、従ってプログラマブルロジックデバイス１０の動作を安定させることが好適である。放射線によって誘発される作用がメモリセルの不安定化の要因となり得る。メモリセルがアルファ粒子の衝突を被っている場合、セルを構成しているトランジスタの敏感な領域内に宇宙線およびその他の放射線源ならびに自由電荷が生成され得る。このことは不要な電荷の形成につながり、従ってメモリセルのノード上の電圧に不要な変化が生じる。ノード電圧の変化が過度に大きい場合、メモリセルの状態が不要に反転することがあり得る。

図３には交差結合インバータ構造に基づいた従来のメモリセル３８が示されている。セル３８の入力にはデータおよびアドレス線を介してプログラミングデータを供給することができる。クリア線（ＣＬＲ）はプログラミングの前にセルの内容をクリアするために使用される。セル入力における電圧はＶＡである。セル出力における電圧はＶＢである。動作中において、ＶＡおよびＶＢは互いに対照（例えば、一方がハイである際に他方がローとなる）であるとともに、交差結合インバータの状態が反転することが誘起されることを防止するために比較的一定に保持する必要がある。ＶＡまたはＶＢのいずれかがその定常値から過度に大きく逸脱した場合、その電圧によって供給されるインバータの出力がトグルされ、これによってセル３８内に記憶されたプログラミングデータのビットが変化する。

ＭＯＳトランジスタ（例えばセル３８内のトランジスタの１つ）４０上における例示的なアルファ粒子の衝突の影響が図４に示されている。トランジスタ４０はシリコン基板４２上に形成されている。トランジスタの動作はゲート端子４３上の電圧によって制御される。トランジスタのソースおよびドレイン端子に対するソースおよびドレイン拡散が領域４４および４６として示されている。この例示的なトランジスタの空乏層境界が点線４８によって示されている。

アルファ粒子がトランジスタ４０に衝突した場合、粒子経路５２に近接して＋および−符号によって示された電子−正孔ペアが生成される。矢印５４は、いくつかの電子が電磁界によって誘導されたドリフトのために端子４４上に集積される方式を示している。矢印５６は、その他の電子がキャリア拡散のために端子４４上に集積される方式を示している。図５には、例示的なアルファ線衝突によって生じた電流（例えば、端子４４等の１つのトランジスタ端子上に集結する単位時間当たりの電荷）が衝突後の時間に対する関数として示されている。図５の曲線の下方の領域は、トランジスタ端子上に集積された総電荷を示している。過度に多くの電荷が集積された場合、その端子上の電圧（例えば、図３の構成における電圧Ｖ_ＡおよびＶ_Ｂ）はメモリセルの状態の反転を誘発する程に変化する。放射線によるセル１８の状態のエラーは“ソフトエラー”と呼称することができる。デバイス１０の性能を過度に犠牲にすることなくデバイスのソフトエラー率を可能な限り低減することが一般的に好適である。

メモリセル１８内に記憶されたプログラミングデータの不要な変化を防止するために、メモリセル１８を安定化することができる。安定化機能を備えた例示的なメモリセルが図６に示されている。セル１８はデータ線３４およびアドレス線３２（トランジスタ３３をゲートしている対応アドレス線を制御するために使用される）を介してプログラミングデータをその入力に供給することによってプログラムされる。クリア線６２はセル１８にプログラミングデータをロードする前にセル１８（および配列２２内のその他のセル）をクリアするために使用される。

セル１８の動作を安定化する１つの方法は、セル内のトランジスタを強化することである。図６に示されているように、セル１８は、さらにキャパシタ６４，６６および６８等の補完的なキャパシタをこのセル１８に設けることによっても安定化することができる。これらのキャパシタは、フェムト−ファラッドレンジ内の値を有しており、近接するトランジスタに対する放射線衝突が電荷の形成の誘発を開始した際に電圧バッファとして作用する。キャパシタ６４はセル１８の入力とアースとの間に接続されており、電圧Ｖ_Ａを一定に維持することを補助する。キャパシタ６６はセル１８の出力とアースとの間に接続されており、電圧Ｖ_Ｂを一定に維持するよう補助する。これらのキャパシタのいずれか一方あるいは両方を設けることができる。さらに、キャパシタ６４および６６のいずれか一方あるいは両方をキャパシタ６８と組み合わせて設けるか、あるいはキャパシタ６４および６６を省略してキャパシタ６８を単独で使用することができる。キャパシタ６８はキャパシタ６４または６６に比べて所与のキャパシタンス値に対してセル１８の安定化がより効果的であるため、キャパシタ６８の使用がしばしば好適とされる。

この拡大された効率は、メモリセル１８の入力および出力ノード上に生じる相対的電圧変化によるものである。電圧Ｖ_Ａが上方向に摂動した場合、インバータ５８および６０のトランジスタを介したフィードバックのカップリングのため電圧Ｖ_Ｂが降下する。その結果、キャパシタ６８の一端における電圧はキャパシタ６８の他の一端における電圧と反対の方向に駆動される。このことによって拡大効果がもたらされ、その結果キャパシタ６８の有効キャパシタンスは２の因子で増加する。この効果は“ミラー効果”と呼ばれる。

ミラー効果によるキャパシタ６４および６６等のキャパシタに対するキャパシタ６８の有効キャパシタンスの拡大は、図７を参照して理解される。図７の例において、セル１８のインバータトランジスタへの入力電圧Ｖ_ＩＮはステップ関数となっている（例えば、図７のインバータの入力近くの差込図によって示されているように、電圧０Ｖから電圧１Ｖに上昇する）。このことによって、図７のインバータの出力近くの差込図によって示されているような出力電圧Ｖ_ＯＵＴの１Ｖから０Ｖへの降下が発生する。図７のインバータ回路の入力電圧の上昇分（ΔＶ＝１Ｖ）に相当する出力電圧の下降分（ΔＶ＝−１Ｖ）が伴っているため、所与のバッファされた電流の値に対する実質的な電圧変化はキャパシタ６４の位置のキャパシタに対してキャパシタ６８の位置のキャパシタにおいては実質的に倍になる。

キャパシタ６４に対するキャパシタ６８の見掛け上の効率または強度の乗算は、さらに以下の数式１および２から理解することができる。
ｉ＝ｄＱ／ｄｔ （１）
Ｑ＝ＣＶ （２）

数式１において、電流ｉは放射線衝突の間にキャパシタが低下させるあるいは供給する電流量を示している（例えば、アルファ粒子の衝突から集積された電荷のため）。キャパシタンスＣが大きい程より多くの電流が供給あるいは低減されるとともに、キャパシタの電圧バッファリング能力が大きくなる。図２によって示されているように、ＣおよびＶの間には線形の相関性が存在する。Ｖ（キャパシタ端子間で測定される）が予想されたよりも大きく変化する回路において、Ｑへの影響（および従ってｄＱ／ｄｔ）はキャパシタンス数値Ｃがより大きく電圧が予想された量のみ変化する場合と等しくなる。図７のインバータ回路はキャパシタ６８の端子間電圧の変化ΔＶ_１を入力電圧（１Ｖ）の変化の倍（２Ｖ）にし、キャパシタ６４の端子間電圧の変化ΔＶ_２（１Ｖ）は入力電圧の変化（１Ｖ）と等しいため、キャパシタ６８は少なくともキャパシタ６４の２倍の有効キャパシタンスを有している。

加えて、キャパシタ６８はセル１８の入力ノード上の電圧Ｖ_Ａならびに出力ノード上の電圧Ｖ_Ｂの両方に対するバッファとして作用し、これによってさらにキャパシタ６８の効率が倍増する。回路フィードバック効果によってキャパシタ６８の実効値が低減され得る。しかしながら、キャパシタ６８は、このキャパシタンス６８を回路内に設置するために、セル１８の安定化に際してキャパシタ６４および６６の４倍以上の効率性を有する。

セルを安定化するためにキャパシタ６８が使用される例示的なメモリセル１８が図８に示されている。このセル１８はキャパシタ６８を含んでいない同タイプの設計のセルに比べて相対的により安定性が増しており、これは放射線の衝突に伴ってインバータ５８または６８内のトランジスタの１端子に電荷が集積された場合にキャパシタ６８が電圧バッファとして作用するためである。従って、プログラマブルロジックデバイス１０または図８に示されたタイプのセル１８を有するその他の集積回路は、それ以外のものに比べてより低いソフトエラー率を達成する。

図９の上側部分図は、セル１８内のインバータトランジスタが図９の下側部分図に示されているタイプの電流波形を生成する放射線衝突にさらされた際の図８のセル１８の入力および出力端子上の電圧Ｖ_ＡおよびＶ_Ｂの計算された電圧摂動を示している。入力および出力ノードの電圧曲線は互いに接近はするものの離間を保持しており、これによってキャパシタ６８の安定化効果によりどのようにセル１８の状態が保持されるかが示されている。計算により、安定化キャパシタ６８を備えていない同種のセルの状態は同じサイズの放射線の衝突によって混乱していることが示されている。

キャパシタ６４，６６および６８等の安定化キャパシタは、特定のトランジスタ要素の重合部（例えば、これらの要素のキャパシタ電極に作用する拡散部、酸化層、導体層）を拡大することによって形成することができる。ゲート酸化安定化キャパシタは、所要量のセル安定化を達成するために充分なキャパシタンス（例えば、１−１０ｆＦまたは５−１０ｆＦ）をもって形成される。このタイプの安定化キャパシタは特定のトランジスタの面積またはサイズを増大することによって生成され、これは同時に放射線衝突の“集積領域”を増大する。集積領域の増大はソフトエラー率の増大につながるため（安定化キャパシタの追加によって生じる重要な問題である）、安定化キャパシタは一般的に従来のメモリセル設計が使用する面積に対して追加的な面積を消費することがないキャパシタ構造を使用して形成することが好適である。

セルが使用する面積を増加することなく安定化キャパシタを提供するために適するものとして多様なキャパシタ構造を使用することができる。例えば、安定化キャパシタは、金属−絶縁物−金属（ＭＩＭ）構造あるいは１つまたは両方のキャパシタ電極に不純物添加ポリシリコンを使用した構造を使用して製造することができる。この構造は、これらの構造はプログラマブルロジックデバイスの型または基板上のメモリセルの上方に延在している各層のいずれかの中に形成することができる。

図１０には、安定化キャパシタ７０に適した１つの構造が示されている。図１０の方法によれば、キャパシタ７０はトランジスタおよびプログラマブルロジックデバイスのその他の構成要素と同一のシリコン基板上に垂直に構成される。不純物添加ポリシリコン層または金属層等のより低い電極層７２は、誘電体層７４および不純物添加ポリシリコン層または金属層等の上側電極層７２の前に形成される。ポリシリコン層または金属層は、それぞれプログラマブルロジックデバイス１０が形成されているシリコン基板の表面と平行な平面内に延在している。安定化キャパシタを形成するために任意の適宜な材料を使用することができる。例えば、合金、あるいは銅、アルミニウム、またはタングステン等の金属を使用することができる。不純物添加ポリシリコンまたはその他の導電材料も電極に使用することができる。酸化シリコン（例えば、ポリシリコン電極上に熱相成された酸化シリコン、あるいはポリシリコンまたは金属電極層上に溶着された酸化シリコン）、窒化珪素、スピンオングラス（ＳＯＧ）、ポリマー、またはその他の好適な材料を誘電体として使用することができる。

図１０の方式おいて、一般的に誘電体層を薄くすることが好適である。キャパシタンスＣは厚さと反比例し、従って薄い誘電体層を使用することによってキャパシタが使用する面積の量を増加することなくキャパシタのキャパシタンスが増加する傾向がある。１つの好適な構成によれば、金属層７２を分離している誘電体層７４は数百ないし数千Åの厚さとすることができる。これに比べて、金属相互接続層を分離するために使用されるものは比較的大きな酸化層（数千Å（オングストローム））からなり、一般的なデバイス１０上のゲート酸化膜として使用されるものは比較的小さな酸化層（例えば２０Å（オングストローム））からなる。

安定化キャパシタに使用することができる別の好適なキャパシタ構成が図１１のキャパシタ７６の平面図に示されている。図１１のキャパシタ７６は、水平対向配置され共に同一平面内に延在する介在金属領域を使用して形成されている。この平面は、デバイス１０を形成するために使用されるシリコン基板の表面と平行に延在している。一つの金属領域は右方に向かって延在している間在金属フィンガ７８を有しており、別の金属領域は左方に向かって延在している間在金属フィンガ８０を有している（図１１における方向性において）。典型的な構造において多くの間在金属フィンガが存在し、これらのフィンガを分離している距離は製造プロセスの許容性によってのみ制限され、従って図１１に示されたタイプの水平構造の総キャパシタンスは高いものとすることができる。図１１の構成は単に説明のためのものである。水平に対向配置された電極を有する安定化キャパシタを形成するために任意の適宜な構成を使用することができる。例えば、電極は同心の螺旋形またはその他のパターンによって形成するか、あるいは電極は不純物添加ポリシリコン等の他の適宜な導電性材料によって形成することができる。

図１０の安定化キャパシタ７０は垂直構造を有しており、これにおいてはプログラマブルロジックデバイスを形成するために使用されるシリコン基板の表面に対して各電極が異なった高さを有している。図１１の安定化キャパシタは水平構造を使用しており、これにおいてはシリコン基板の表面に対して各電極が同一の高さを有している。

必要に応じて、セル１８は、垂直配置された電極要素と水平配置された電極要素の両方を有するハイブリッド構造に基づいた安定化キャパシタを使用することができる。図１２には、ハイブリッド水平−垂直構造を有する例示的な安定化ＭＩＭキャパシタの側面図が示されている。図１２のキャパシタ８２において、それぞれ誘電体層によって分離された多数の金属層が存在している。各金属層は、図１１に示されている構成と同様に、水平対向配置されたキャパシタ電極のペアを有することができる。例えば、キャパシタ８２の金属層８４は１セットの金属フィンガ８６を有することができ、これは別の１セットの金属フィンガ８８に対して水平対向して配置されている。金属層８４の下側に延在している金属層９０は、金属フィンガ９２および９４等の固有の金属フィンガを有することができる。同様に、金属層９６は金属層９０の下に設けることができる。金属層９６は水平対向配置された金属フィンガのセット９８および１００を有することができる。必要であれば、電極の一部または全てを不純物添加ポリシリコンまたはその他の導電性材料によって形成することができる。追加的な金属またはポリシリコン電極を設けることもできる。

水平誘導されたキャパシタンスと同様に垂直に誘導されたキャパシタンスの利点を得るために、各層の電極の極性が交番する。図１２の断面図において、垂直分離された電極層の交番電極は、フィンガに関連付けた＋および−符号によって示されている。通路またはその他の層間コンダクタ（図１２には示されていない）を使用して、全ての“＋”電極が電気的に相互接続され、全ての“−”電極が電気的に相互接続される。互いに水平に対向配置されている＋および−電極間と、互いに垂直に対向配置されている＋および−電極間にキャパシタンスが生成される。この効果は累積的なものとなり、これによって小さな表面積内で高いキャパシタンスを形成するよう図１２のハイブリッド構造の性能が拡張される。従って、図１２の安定化キャパシタ構造は面積を効果的に使用するものとなる。

ある種のプログラマブルロジックデバイスは混合信号回路を有することができる。混合信号回路は同じデバイス１０上でアナログ信号およびデジタル信号の両方を処理する。混合信号回路の一例はアナログ−デジタル変換回路である。プログラマブルロジックデバイス１０が混合信号回路を含んでいる場合、一般的にアナログ信号を処理するために高精度の混合信号キャパシタを含むことが必要となる。図１３の例示的なプログラマブルロジックデバイスにおいて、混合信号回路１０２および構成メモリセル１０４は関連付けられたキャパシタ１０６および１１４を備えている。

キャパシタ１０６はアナログ用途（例えば、キャパシタ１０６に電気的に接続されるアナログ増幅回路の一部として）に使用することができる。キャパシタ１１４は、図６のキャパシタ６４，６６または６８のうちの１つと同様な安定化キャパシタとして作用することができる。キャパシタ１０６および１１４は最上金属層（層８また層Ｍ８）から形成することができる。各キャパシタは、上方および下方の電極が垂直対向配置されている、図１０に示されたタイプの構成を使用することができる。

図１３の構成によれば、キャパシタ１１４の上方の電極層１１６′とキャパシタ１０６の上方の電極層１０８′は、デバイスの製造中おいて同じ金属溶着ステップ中に形成することができる。同様に、キャパシタ１１４の下方の電極層１１８′とキャパシタ１０６の下方の電極層１１０′は同じ金属溶着ステップ中に製造することができる。アナログ回路キャパシタ１０６およびメモリセルキャパシタ１１４等のキャパシタの上方および下方電極は、同じ溶着ステップ中に形成される誘電体層１２０および１１２によって分離することができる。

キャパシタ１０６および１１４は、金属層８（Ｍ８）と金属層７（Ｍ７）との間の誘電絶縁のために通常設けられるスペース（すなわち最上の金属層（Ｍ８）と次に高い位置の金属層（Ｍ７）とを分離する誘電体層）内に形成される。図１３の側面図内において、この誘電絶縁層の上方および下方の境界が点線１２２および１２４によって示されている。

アナログ回路論は、アナログキャパシタがデバイス１０上の上方金属層（例えばＭ８）内に形成されることが形成されることをしばしば述べている。図１３の構成によれば、安定化キャパシタ１１４はキャパシタ１０６のようなアナログキャパシタが形成される際に同時に形成することができる。追加的な金属および誘電体層１２８を通じる通路１２６および同様な通路は、安定化キャパシタ１１４をセル１１８の他の回路に接続するために使用することができる。

必要であれば、安定化キャパシタ（図１０、図１１および図１２のいずれかの構成を使用する）は、下方の層（例えば、金属層７より下方、金属層６より下方、金属層５より下方、金属層４より下方、金属層３より下方、金属層２より下方等）内に形成することができる。この種の低い層を使用する利点は、この方法がより少ない通路を必要とする点である。通路は、金属相互接続層内の相互接続ルートを最適化する際に障害となる可能性があり、従って通路の使用は可能な限り最少化することが好適である。

セル１８に安定化キャパシタンスを提供することはセル１８を使用したデータ書き込み速度の低下につながる傾向がある。いくつかの用途において（例えば高速メモリチップ）、このセルの書き込み速度の低下は許容できないものである。プログラマブルロジックデバイス１０において、セル１８の書き込み速度はそれ程重要なものではなく、それはセル１８の書き込み速度はプログラミング動作に影響を与えるがデバイス１０がどれだけ高速にユーザのロジック機能を実行するかには影響を与えないためである。さらに、特に既にプログラミングに含まれている時間を要するシリアル−パラレル変換等に比べると、プログラミング動作中における書き込み時間の増加は比較的小さなものである。必要であれば、セル１８のソフトエラー特性は、交差結合インバータ（例えば、図６および図８中のインバータ５８および６０）内のトランジスタの強度を増すことによって向上することができる。これらのトランジスタの強度を増加すると、Ｖ_Ａの降下（図９）およびＶ_Ｂの上昇（図９）はより小さくなり、これはトランジスタの強度が電流を供給および低減する各インバータの能力をセル１８の入力および出力端子上の電圧を安定化するために必要な程度に増加させるためである。トランジスタの強度はトランジスタのＷ／Ｌ比を増加することによって増大することができ、ここでＷはトランジスタのゲート幅、Ｌはトランジスタのゲート長である。

強化したセル１８のインバータトランジスタ１３０の平面図が図１４に示されている。メモリセルインバータトランジスタは、図１４のトランジスタ１３０によって示されているように、一般的にゲート長Ｌをデバイス上で達成可能な最小の特性寸法（λと呼ばれる）に等しくなるように製造される。従来の設計においては、ゲート幅も同様にＷ_ＭＩＮに最小化される。Ｗ_ＭＩＮは通常λよりも大きくなる。例えば、Ｗ_ＭＩＮは２ないし３λに等しくなる。このことによって、ソースおよびドレイン接触開口部１３６および１３８をソースおよびドレイン拡散部１３２および１３４内に適宜に中心化するために充分な許容度が提供される。（ソースおよびドレイン接触開口部は一般的にａ＝λの寸法を有しており、接触開口部が適正にトランジスタに整合することを保持するために追加的なゲート幅が求められる。）

トランジスタ１３０の強度は、ゲート幅ＷをＷ_ＭＩＮよりも大きな値に増大することによって、従来のプログラマブルロジックデバイスのインバータトランジスタの強度に対して拡大される。この構成により、トランジスタは放射線の衝突に応答してより多くの電流を導通させ、これによってセル１８がその状態を変化させることなく衝突に関連した電荷の処理をより良好に行うことを可能にする。製造工程において可能であり最小ゲート幅よりも大きな任意の適宜なゲート幅Ｗが“強化された”トランジスタを形成する。例として、Ｗ_ＭＩＮの値より１０％以上、２０％以上、あるいは５０％以上大きいゲート幅を使用することができる。

放射線衝突の影響を緩和する別の方法は、プログラマブルロジックデバイス１０上でエラー検出および補正回路を使用することである。例えば、図２の制御ブロック２４はメモリセル配列２２のプログラミングデータ内容を周期的に読み取るように構成することができる。この情報は、適宜なメモリセル内容上に先に保存された情報と比較される。例えば、読み出されたデータと先に記憶されたデータとは巡回冗長検査技術（ＣＲＣ）を使用して比較することができる。読み出し構成データのＣＲＣ値と先に記憶されたデータのＣＲＣ値との間に矛盾が検出された場合、制御ブロックはソフトエラーが発生したものと判断し、従って配列内のメモリセルを正しい（保存されているバージョン）プログラミングデータに再プログラムする処理を進めることができる。メモリセルの内容は周期的（例えば１０ｍｓ毎）に検査することができる。再プログラミングには約１００ｍｓかかるため、制御ブロック２４に対してエラー検出および補正機能を追加することに加えて、キャパシタ６４，６６および６８等の安定化キャパシタを提供するか、および／またはインバータトランジスタの強度を増加することによって再プログラミングの頻度を最少化することが好適である。

前述した実施例は単に本発明の原理を説明する目的のものであり、当業者においては本発明の視点および精神を逸脱することなく種々の設計変更をなし得ることが明らかである。

本発明に従ってデバイスの安定性を強化した回路を有する例示的なプログラマブルロジックデバイス集積回路を示す構成図である。 本発明に従って構成メモリセルプログラムするための回路を有する例示的なプログラマブルロジックデバイス集積回路の一部を示す構成図である。 セルの入力および出力端子の電圧を示した従来のプログラマブルロジックデバイス構成メモリセルを示す構成図である。 アルファ粒子が衝突する間にどのように帯電されるかを示した、従来のＭＯＳトランジスタの断面図である。 図４のアルファ粒子の衝突によって生成された電荷に相関する電流がどのように時間変化するかを示す説明図である。 本発明に従って追加的な安定化キャパシタを有する例示的な構成メモリセルを示す構成図である。 インバータトランジスタのうちの１つを横断してインバータ入力上にキャパシタンスを追加したインバータを示す回路構成図である。 本発明に従った例示的な安定化構成メモリセルを示す回路構成図である。 図８の安定化構成メモリセルの入力および出力電圧が本発明に係るアルファ粒子の衝突の受容に応答してどのように変化するかを示した説明図である。 本発明に従って図８の構成メモリセルを安定化するために使用され得る実質的に平面的に垂直に対向する２本の電極を備えた垂直構成の例示的なキャパシタを示す断面図である。 水平に対向し、プログラマブルロジックデバイスの基板に平行な面内に配置され、かつ本発明に従って図８の構成メモリセルを安定化するために使用され得る電極を備えた水平構成の例示的なキャパシタを示す平面図である。 垂直キャパシタ構成（基板面に対して垂直に構成された電極を有する）と水平キャパシタ構成（基板面に平行な平面内に配置された電極を有する）の両方が本発明に従って図８の形式の構成メモリセルの安定化に使用するためにどのようにハイブリッドキャパシタ構造に組み合わせるかを示す側面図である。 キャパシタ安定化構成メモリセルを有するとともに、本発明に従って構成メモリセルと同じ材料層から形成されたキャパシタを使用する混合信号回路を有する例示的なプログラマブルロジックデバイスを示す側面図である。 本発明に従って図８の構成メモリセルを安定化するために使用され得る例示的なＭＯＳトランジスタ構成を示す平面図である。

Claims (23)

1. プログラマブルロジックデバイス構成メモリセルの入力端子においてプログラミングデータを受信するとともに対応するプログラマブルロジックデバイス構成メモリセルの出力端子において出力信号を提供し、前記出力信号はプログラマブルロジックデバイス上のプログラマブルロジックコネクタを構成するためにこのプログラマブルロジックコネクタに付加される、プログラマブルロジックデバイス上のプログラマブルロジックデバイス構成メモリセルであり、前記プログラマブルロジックデバイス構成メモリセルは：
   プログラマブルロジックデバイスメモリセルの入力端子とプログラマブルロジックデバイスメモリセルの出力端子との間に接続された一対の交差結合インバータを備え、この交差結合インバータはプログラミングデータを記憶し；
   プログラマブルロジックデバイス構成メモリセルの入力端子とプログラマブルロジックデバイスメモリセルの出力端子との間に接続された安定化キャパシタを備え、この安定化キャパシタはメモリセルが放射線の衝突を被った際にプログラマブルロジックデバイス構成メモリセルの入力端子とプログラマブルロジックデバイス構成メモリセルの出力端子上の電圧をバッファリングするよう作用する、
   ことからなるプログラマブルロジックデバイス構成メモリセル。
2. 交差結合インバータならびにその他のメモリセル回路はプログラマブルロジックデバイス上のシリコン基板内に形成されるとともに、安定化キャパシタは交差結合インバータおよびその他のメモリセル回路の上方に形成され、従って安定化キャパシタはそれが無い場合にメモリセルが使用する面積より大きい面積を使用する要因とはならないことからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
3. 安定化キャパシタは少なくとも２つの対向配置された金属電極を有する請求項１記載のプログラマブルロジックデバイスメモリセル。
4. 安定化キャパシタは誘電体層によって分離された少なくとも２つの実質的に平板上の電極を有する請求項１記載のプログラマブルロジックデバイスメモリセル。
5. セルは基板表面を備えた基板を使用して形成するとともに、安定化キャパシタは水平対向配置されるとともに基板表面に対して平行な平面内に設置された少なくとも２つの電極を有する請求項１記載のプログラマブルロジックデバイスメモリセル。
6. セルは基板表面を備えた基板を使用して形成し、安定化キャパシタは誘電体によって分離された少なくとも２つの電極層を有し、電極層のうちの少なくとも１つは基板表面に対して平行な平面内に水平対向配置された第１および第２の電極を含むことからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
7. 安定化キャパシタは少なくとも３つの電極層を有し、各層が少なくとも２セットの対向配置された金属フィンガを含むことからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
8. 安定化キャパシタは少なくとも３つの電極層を有するとともに各層が少なくとも２セットの対向配置された金属フィンガを含み、隣接する各フィンガが逆の極性を有することからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
9. ゲート幅対ゲート長比の所与の最小値をもってトランジスタを製造することを可能にする製造プロセスを使用してメモリセルが製造され、交差結合インバータはそれぞれ特定のゲート幅対ゲート長比を有するトランジスタを含み、前記ゲート幅対ゲート長比の所与の最小値よりも大きく前記製造プロセスが許容可能なゲート幅対ゲート長比をトランジスタに備えさせることによってトランジスタのうちの少なくとも１つを強化することからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
10. 強化されたトランジスタのゲート幅対ゲート長比は所与のゲート幅対ゲート長比の最小値に比べて少なくとも２０％大きいことからなる請求項９記載のプログラマブルロジックデバイスメモリセル。
11. 所与のゲート幅対ゲート長比が約３である請求項１０記載のプログラマブルロジックデバイスメモリセル。
12. セルは基板表面を備えるとともにその上に第１番目の金属層が基板表面に最も近くなり第６番目の金属層が基板表面から最も遠くなるように少なくとも６つの金属層が順々に形成されている基板から製造され、安定化キャパシタは最初の４つの金属層のうちの一層内に形成されたキャパシタ電極を有することからなる請求項１記載のプログラマブルロジックデバイスメモリセル。
13. メモリセルの行および列からなる配列内に構成された複数のメモリセルを備え、各メモリセルはメモリセル入力およびメモリセル出力とこれらのメモリセル入力とメモリセル出力との間に接続された一対の交差結合インバータとそれぞれメモリセル入力およびメモリセル出力に接続された２つの端子を備えた安定化キャパシタとを有し、安定化キャパシタは配列内において放射線の衝突によるプログラマブルロジックデバイス内のソフトエラーを防止するよう補助し；
    メモリセルに接続されていてそれぞれメモリセル配列内の対応する行をアドレスすることが可能なアドレス線を備え；
    メモリセルに接続されていてプログラミングデータをメモリセルに伝送するためのデータ線を備え；
    前記アドレス線を制御するアドレス線回路を備え；
    メモリセルに対するシリアルプログラミングデータを受信してこのプログラミングデータを配列内の全ての列上で同時になるようデータ線を使用して配列のメモリセルに並列に供給するレジスタ回路を備える、
    ことからなるプログラマブルロジックデバイス。
14. 配列は少なくとも２００のメモリセル列を含み、レジスタ回路はプログラミングデータが並列に供給される少なくとも２００の対応するデータ線に接続され、従って配列の所与の１行内の少なくとも２００のメモリセルに同時にプログラミングデータがロードされることからなる請求項１３記載のプログラマブルロジックデバイス。
15. 各メモリセル内の安定化キャパシタは少なくとも２つの金属電極を有することからなる請求項１３記載のプログラマブルロジックデバイス。
16. 各メモリセル内の安定化キャパシタは少なくとも２つの垂直対向配置された金属電極を有する請求項１３記載のプログラマブルロジックデバイス。
17. 各メモリセル内の安定化キャパシタは少なくとも２つの水平対向配置された金属電極を有する請求項１３記載のプログラマブルロジックデバイス。
18. 各メモリセル内の安定化キャパシタは間在金属フィンガを備えるとともに少なくとも２つの金属層から形成される請求項１３記載のプログラマブルロジックデバイス。
19. 各メモリセル内の安定化キャパシタは間在金属フィンガを備えるとともに少なくとも３つの金属層から形成される請求項１３記載のプログラマブルロジックデバイス。
20. シリコン基板とこのシリコン基板上に形成された少なくとも５つの金属層とをさらに備え、シリコン基板により近い層程低位の層、シリコン基板からより遠い層程高位の層とし、各メモリセル内の安定化キャパシタは少なくとも最も低位の４つの金属層のうちの１つから形成される請求項１３記載のプログラマブルロジックデバイス。
21. シリコン基板とこのシリコン基板上にそれぞれ誘電体層によって分離して溶着された複数の金属層とをさらに備え、シリコン基板により近い層程低位の層、シリコン基板からより遠い層程高位の層とし、各メモリセル内の安定化キャパシタは最高位の金属層を次に高位の金属層とを分離している誘電体層内に形成されることからなる請求項１３記載のプログラマブルロジックデバイス。
22. アナログ回路と；
    このアナログ回路に結合されたアナログキャパシタを備え、アナログキャパシタは少なくとも１つの金属層を使用して形成され、安定化キャパシタはアナログキャパシタに使用するものと同一の金属層を使用して形成される、
    ことからなる請求項１３記載のプログラマブルロジックデバイス。
23. 安定化キャパシタは不純物添加ポリシリコンによって形成された少なくとも１つのキャパシタ電極を備える請求項１３記載のプログラマブルロジックデバイス。

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