KR20130119436A - 동시 판독 동작을 위한 회로 및 이를 위한 방법 - Google Patents

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KR20130119436A
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해리 쿠오
하곱 나자리안
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크로스바, 인크.
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Abstract

비-휘발성 메모리 디바이스는 어레이 내에 제공되는 복수의 메모리 유닛들을 포함하며, 각각의 메모리 유닛은 복수의 저항성 메모리 셀들 및 로컬 워드 라인(local word line)을 갖는다. 저항성 메모리 유닛들 각각은 제 1 단부(end) 및 제 2 단부를 가지며, 각 메모리 유닛의 저항성 메모리 셀들의 제 2 단부는 대응하는 메모리 유닛의 로컬 워드 라인에 연결된다. 복수의 비트 라인(bit line)들이 제공되며, 각각의 비트 라인은 저항성 메모리 셀들 중 하나의 제 1 단부에 연결된다. 복수의 선택 트랜지스터들이 제공되며, 각각의 선택 트랜지스터는 메모리 유닛들 중 하나에 할당되고, 할당된 메모리 유닛의 로컬 워드 라인에 연결된 드레인 단자를 갖는다. 제 1 및 제 2 전역(golbal) 워드 라인들이 제공되며, 각각의 전역 워드 라인은 적어도 하나의 선택 트랜지스터의 제어 단자에 연결된다. 제 1 및 제 2 소스 라인들이 제공되며, 각각의 소스 라인은 적어도 하나의 선택 트랜지스터의 소스 단자에 연결된다. 메모리 디바이스는 메모리 유닛들 중 판독 동작을 위하여 선택된 하나의 메모리 유닛 내의 모든 저항성 메모리 셀들을 동시에 판독하도록 구성된다.

Description

동시 판독 동작을 위한 회로 및 이를 위한 방법{CIRCUIT FOR CONCURRENT READ OPERATION AND METHOD THEREFOR}
본 발명은 저항성 메모리 셀들을 포함하는 저항성 메모리 어레이 아키텍처(architecture)에 관한 것으로서, 보다 구체적으로 저항성 메모리 디바이스 내의 복수의 메모리 셀들을 동시에 판독하기 위한 회로 및 방법에 관한 것이다.
저항성 랜덤-액세스 메모리들(resistive random-access memories, RRAMs)은 저항성 메모리의 일 유형이며, 최근 초-고밀도 비-휘발성 정보 저장장치의 강력한 후보로서 큰 관심을 발생시켜 왔다. 전형적인 RRAM 디바이스는 한쌍의 전극들 사이에 제공되는 절연층(insulator layer)을 가지며, 전기 펄스 유도 이력 저항 스위칭 효과(electric pulse induced hysteretic resistance switching effect)들을 보인다.
저항 스위칭은 줄 가열(Joule heating) 및 2원소 산화물들(binary oxides)(예를 들어, NiO 및 TiO2)의 전기화학적 프로세스들 또는 산화물들, 칼코게나이드들(chalcogenides) 및 폴리머들(polymers)을 포함하는 이온 전도체(ionic conductor)들에 대한 산화환원(redox) 프로세스들에 기인하는 절연체 내부의 전도성 필라멘트(filament)들의 형성에 의해 설명된다. 저항 스위칭은 또한 TiO2 및 비정질 실리콘(amorphous silicon)(a-Si) 필름들 내의 이온들의 필드 어시스티드 확산(field assisted diffusion)에 의해 설명된다.
a-Si 구조들의 경우에 있어, 금속 이온들의 실리콘 내로의 전기장-유도 확산(electric field-induced diffusion)은 a-Si 구조의 저항을 감소시키는 전도성 필라멘트들의 형성을 초래한다. 이러한 필라멘트들은 바이어싱(또는 프로그램) 전압이 제거된 후에도 남아 있으며, 그럼으로써 디바이스에 비-휘발성 특성을 부여하고, 필라멘트들은 인가된 전압의 반대 극성의 동력(motive force) 하에서 금속 전극으로 되돌아가는 이온들의 역방향 흐름에 의해 제거될 수 있다.
a-Si 구조, 특히 폴리실리콘 상에 형성된 a-Si 구조에 기초하는 저항성 디바이스들은 전형적으로 양호한 내구성(endurance) 또는 라이프 사이클(life cycle)을 보인다. 그러나, 줄 가열 및 a-Si 구조 내에서 불필요한 많은 수의 금속 이온들의 움직임들에 부분적으로 기인하는 반복되는 기입 및 소거 주기들 동안 과도한 바이어스 전압이 인가되는 경우, 저항성 디바이스의 내구성이 단축될 수 있다. 또한, 일반적으로, RRAM 디바이스 수율은 전주(electroforming) 프로세스에 의해 영향을 받으며, 전주 프로세스 동안 더 큰 전압(또는 전류) 신호를 디바이스에 인가함에 의해 전도성 경로의 주요 부분(major part)이 절연성 스위칭 층(insulating switching layer) 내부에 형성된다.
RRMA들은 높은 메모리 밀도를 획득하기 위하여 공통적으로 크로스바(crossbar) 어레이 내에 배열된다. 크로스바 어레이를 갖는 메모리 디바이스는 전형적으로, 스닉 경로(sneak path)들 및 센싱 회로들에 의해 관찰되는 전류 누설의 양을 제한하기 위하여, 하나 이상의 선택된 메모리 셀들을 판독하기 위해 모든 메모리 셀들의 프리-차징(pre-charging)을 요구한다. 이러한 프리-차징 요구조건은 판독 지연들, 증가된 판독 방해(disturb), 증가된 전력 소모, 및/또는 다른 불이익들을 초래한다.
본 발명은 동시 판독 동작을 수행하기 위한 비-휘발성 메모리 디바이스 및 회로에 관한 것이다. 본 발명의 실시예들은, 메모리 어레이 내의 선택되지 않은 저항성 메모리 셀들의 프리-차징 없이, 메모리 디바이스 내의 메모리 어레이의 서브그룹(subgroup) 내의 복수의 저항성 메모리 셀들을 판독하는 것으로 인도된다. 일 실시예에 있어, 선택 트랜지스터가 메모리 어레이 내의 각각의 메모리 유닛에 할당(assign)되며, 각각의 메모리 유닛은 복수의 저항성 메모리 셀들을 갖는다. 이러한 선택 트랜지스터 및 메모리 유닛 내의 저항성 메모리 셀들은 공통 노드 또는 로컬 워드 라인(local word line)을 공유한다. 판독 동작은 메모리 유닛 단위로 수행된다. 예를 들어, 주어진 메모리 유닛 내의 모든 저항성 메모리 셀들이 그에 할당된 선택 트랜지스터를 제어함으로써 동시에 판독된다.
판독 동작의 맥락에서 본 명세서에 사용된 바와 같은 용어 "동시(concurrent)" 또는 "동시에(concurrently)"는 선택된 메모리 셀들이 동일한 판독 동작에서 함께 판독되는 것을 의미하지만, 반드시 선택된 메모리 셀들이 정확하게 동시에 판독되는 것을 의미하지는 않는다.
일 실시예에 있어, 그룹(또는 메모리 유닛) 내의 복수의 저항성 셀들이 주어진 판독 동작에 대하여 동시에 판독된다. 각각의 그룹은 선택 트랜지스터에 할당된다. 각각의 선택 트랜지스터는 복수의 저항성 셀들을 제어하며, 여기에서 저항성 셀들은 선택 트랜지스터의 단자(드레인)에 공통적으로 연결된다. 주어진 그룹과 연관된 저항성 셀들의 수는 구현예에 따라 변화할 수 있다.
일 실시예에 있어, 비-휘발성 메모리 디바이스는, 주어진 판독 동작에서, 선택되지 않은 메모리 유닛 내의 메모리 셀들을 판독하지 않으면서, 선택된 메모리 유닛 내의 복수의 저항성 메모리 셀들을 동시에 판독한다.
일 실시예에 있어, 비-휘발성 메모리 디바이스는 어레이 내에 제공되는 복수의 메모리 유닛들을 포함하며, 각각의 메모리 유닛은 복수의 저항성 메모리 셀들 및 로컬 워드 라인을 가지고, 저항성 메모리 유닛들 각각은 제 1 단부(end) 및 제 2 단부를 가지며, 저항성 메모리 셀들의 제 2 단부들은 로컬 워드 라인에 연결된다. 복수의 비트 라인(bit line)들이 제공되며, 각각의 비트 라인은 저항성 메모리 셀들 중 하나의 제 1 단부에 연결된다. 복수의 선택 트랜지스터들이 제공되며, 각각의 선택 트랜지스터는 메모리 유닛들 중 하나에 할당되고, 할당된 메모리 유닛의 로컬 워드 라인에 연결된 드레인 단자를 갖는다. 제 1 및 제 2 전역(global) 워드 라인들이 제공되며, 각각의 전역 워드 라인은 적어도 하나의 선택 트랜지스터의 제어 단자에 연결된다. 제 1 및 제 2 소스 라인들이 제공되며, 각각의 소스 라인은 적어도 하나의 선택 트랜지스터의 소스 단자에 연결된다. 비-휘발성 메모리 디바이스는 복수의 센싱 증폭기(sense amplifier)들을 포함하는 센싱 증폭기 유닛을 더 포함하며, 각각의 센싱 증폭기는 복수의 비트 라인들과 연관되고, 센싱 증폭기 유닛에 의해 수신된 어드레스에 따라 판독 전압을 센싱 증폭기와 연관된 비트 라인들 중 하나에 인가하도록 구성된다.
다른 실시예에 있어, 비-휘발성 메모리 디바이스를 판독하기 위한 방법은, 비-휘발성 메모리 디바이스의 어레이 내에 제공된 복수의 메모리 유닛들로부터 메모리 유닛을 선택하는 단계로서, 각각의 메모리 유닛이 복수의 메모리 셀들을 갖는, 단계를 포함한다. 판독 전압이 선택된 메모리 유닛의 메모리 셀들 각각으로 인가되며, 각각의 메모리 셀은 그것의 저항 상태에 따라 출력될 신호를 발생시킨다(cause). 예를 들어, 메모리 셀이 프로그래밍된 경우, 판독 전압이 메모리 셀에 인가될 때 전류가 메모리 셀을 통해 흐르며, 이는 센싱 증폭기가 고전압을 출력하도록 한다. 반면, 메모리 셀이 소거된 경우, 판독 전압이 메모리 셀이 인가될 때 전류가 메모리 셀을 통해 흐르지 않으며, 이는 센싱 증폭기가 저전압을 출력하도록 한다. 선택된 메모리 유닛 내의 복수의 메모리 셀들이 동시에 판독된다. 본 실시예에 있어, 센싱 증폭기는 전류 센싱 증폭기이지만, 전압 센싱 증폭기가 다른 실시예들에 있어 사용될 수 있다.
일 실시예에 있어, 방법은 메모리 유닛에 할당된 선택 트랜지스터의 제어 단자에 연결된 전역 워드 라인에 전압을 인가하는 단계를 더 포함한다.
일 실시예에 있어, 방법은 메모리 유닛 내의 메모리 셀들에 판독 전압을 인가하기 위하여, 저항성 메모리 셀들의 제 1 단자들에 연결된 복수의 비트 라인들에 기준 전압을 인가하는 단계를 더 포함한다.
본 발명의 이점들은 다음의 것들 중 하나 이상을 포함한다: (1) 어레이 내의 모든 메모리 셀들이 프리-차징되어야 하는 것이 아님에 의해 전체 전류 및 전력 소모를 감소시킨다; (2) 더 빠른 판독 동작을 위하여 판독의 "프리-차징" 단계를 제거하거나 또는 감소시킨다; (3) 더 적은 바이어스들이 요구되기 때문에 회로 설계를 간략화한다; (4) 비트 라인들 모두가 서로 인접하기 때문에, 판독을 위하여 사용되는 비트 라인들이 절대값에 더 가깝게 프리-차징된다; (5) 어레이 내의 모든 메모리 셀들이 프리-차징되어야 하는 것이 아니기 때문에, 판독 방해 효과가 감소된다; 및 (6) 에레이가 복수의 메모리 유닛들로 분할되기 때문에, 리던던시(redundancy) 기법이 간략화될 수 있다.
하나 이상의 실시예들의 상세한 내용이 첨부된 도면들 및 이하의 상세한 설명에서 진술된다. 다른 특징들, 목적들, 및 이점들이 상세한 설명 및 도면들로부터, 청구항들로부터 명백해질 것이다.
예시적인 실시예들이 이하에서 첨부된 도면들과 함께 설명될 것이며, 도면들 내에서 동일한 도면부호들은 동일한 구성요소들을 지시한다;
도 1은 본 발명의 일 실시예에 따른 하부 전극, 스위칭 매체, 및 상부 전극을 갖는 메모리 셀을 포함하는 비-휘발성 메모리 디바이스를 예시한다;
도 2a는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 저항 스위칭 특성들을 예시한다;
도 2b는 본 발명의 일 실시예에 따른 저항성 메모리 셀의 저항 스위칭 특성들을 예시한다;
도 3a는 상부 전극으로의 프로그램 전압(Vpth)의 인가에 의해 온 상태가 된 2-단자 메모리 셀을 예시한다;
도 3b는 상부 전극으로의 소거 전압(Veth)의 인가에 의해 오프 상태가 된 2-단자 메모리 셀을 예시한다.
도 4는 본 발명의 일 실시예에 따른 비-결정질 또는 비정질 실리콘(a-Si) 기반 크로스바 메모리 어레이(400)를 예시한다.
도 5는 본 발명의 일 실시예에 따른 비-휘발성 메모리 디바이스의 블록도를 예시한다.
도 6은 본 발명의 일 실시예에 따른 센싱 증폭기 유닛에 연결된 복수의 메모리 유닛들을 포함하는 메모리 어레이를 예시한다.
도 7a는 본 발명의 일 실시예에 따른 센싱 증폭기 유닛 내에 제공되는 복수의 센싱 증폭기들을 예시한다.
도 7b는 본 발명의 일 실시예에 따른 센싱 증폭기를 예시한다.
본 발명은 동시 판독 동작의 수행을 위한 비-휘발성 메모리 디바이스 및 회로에 관한 것이다.
도 1은 예를 들어, 반도체 메모리 칩과 같은 비-휘발성 메모리 디바이스 내의 메모리 셀(100)을 예시한다. 본 발명의 일 실시예에 따른 메모리 셀은 하부 전극(bottom electrode)(102), 스위칭 매체(switching medium)(104), 및 상부 전극(top electrode)(106)을 포함한다. 스위칭 매체(104)는 적절한 제어 회로부(circuitry)를 사용하여 다양한 값들로 선택적으로 셋팅되고 리셋될 수 있는 저항을 보인다. 본 실시예에 있어 셀(100)은 2-단자 저항성 메모리 디바이스, 예를 들어, 저항성 랜덤-액세스 메모리(RRAM)이다.
저항성 메모리 셀은 상부 및 하부 전극들 사이에 스위칭 매체를 갖는 2-단자 메모리 셀이다. 스위칭 매체의 저항은 전극들로 전기 신호를 인가함에 의해 제어될 수 있다. 전기 신호는 전류-기반 또는 전압-기반일 수 있다. 본 명세서에서 사용되는 바와 같은, 용어 "RRAM" 또는 "저항성 메모리 셀"은, 스위칭 매체의 강유전성(ferroelectricity), 자화(magnetization) 및 상 변화(phase change) 없이, 그 저항이 전기 신호의 인가에 의해 제어될 수 있는 스위칭 매체를 사용하는 메모리 셀 또는 메모리 디바이스를 지칭한다.
본 실시예에 있어, 메모리 셀(100)은 비정질-실리콘-기반(amorphous-silicon-based) 저항성 메모리 셀이며, 스위칭 매체(104)로서 비정질 실리콘(a-Si)을 사용한다. 스위칭 매체(104)의 저항은 인가된 전압에 따른 a-Si 스위칭 매체 내의 전도성 필라멘트(conductive filament)의 형성 또는 회수(retrieval)에 따라 변화한다. 상부 전극(106)은 은(Ag)을 포함하는 전도성 층이고, a-Si 구조 내에서 필라멘트-형성 이온들의 소스(source)로서 기능한다. 본 실시예에 있어 은이 사용되었으나, 상부 전극(106)이 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(vanadium)(V), 및 코발트(Co)와 같은 다른 다양한 적합한 금속들로부터 형성될 수 있다는 것이 이해될 수 있을 것이다. 하부 전극(102)은 a-Si 구조의 하부 단부면(lower end face)과 접촉하는 붕소-도핑된 또는 다른 p-형 폴리실리콘 전극이다.
도 2a는 본 발명의 일 실시예에 따른 셀(100)의 저항 스위칭 특성을 예시한다. 스위칭 매체(104)는 양극성(bipolar) 스위칭 메커니즘을 보여준다. 스위칭 매체(104)의 저항은 상부 및 하부 전극들(106 및 102)을 통해 스위칭 매체(104)에 인가되는 전류 신호의 극성 및 크기(magnitude)에 기초하여 변화한다. 프로그램 임계 전압(또는 프로그램 전압)(Vpth) 이상의 포지티브(positive) 전압이 인가되는 경우, 셀(100)은 온-상태(ON-state)(낮은 저항 상태)로 변경된다. 일 실시예에 있어 프로그램 전압은 스위칭 매체(104) 및 상부 전극(106)에 사용된 재료(material)들에 기초하여 2V에서 5V의 범위를 가진다. 소거 임계 전압(또는 소거 전압)(Veth) 이상의 네거티브(negative) 전압이 인가되는 경우, 셀(100)은 다시 오프-상태(OFF-state)(높은 저항 상태)로 스위칭된다. 일 실시예에 있어, 소거 전압은 -2V로부터 -5V까지의 범위를 가질 수 있다. 인가되는 전압이 2개의 임계 전압들(Vpth 및 Veth) 사이에 있는 경우 셀 상태는 영향을 받지 않으며, 이는 저-전압 판독 프로세스(low-voltage read process)를 가능하게 한다. 일단 셀(100)이 특정 저항 상태로 셋팅되면, 셀(100)은 전력 없이 소정의 기간(또는 보유 시간(retention time)) 동안 정보를 유지한다.
도 2a는 본 발명의 일 실시예에 따른 셀(100)의 비-정류(non-rectifying) 스위칭 특성을 예시한다. 상부 전극이 하부 전극에 대하여 포지티브 전위(positive potential)로 인가될 때, 전류가 상부 전극(106)으로부터 하부 전극(102)으로 흐른다. 반면, 상부 전극이 하부 전극에 대하여 네거티브 전위(negative potential)로 인가되는 경우, 전류가 반대 방향으로 흐른다.
반면, 도 2b는 본 발명의 다른 실시예에 따른 셀(100)의 정류 스위칭 특성을 예시한다. 상부 전극이 하부 전극에 대하여 포지티브 전위(positive potential)로 인가될 때 전류가 상부 전극(106)으로부터 하부 전극(102)으로 흐르지만, 그러나 상부 전극이 하부 전극에 대하여 네거티브 전위로 인가되는 경우에도 전류가 반대 방향으로 흐르지 않는다. 이러한 실시예 하에서, 셀(100)은 다이오드-유사 거동을 보이며, 다이오드와 직렬로 연결된 저항기를 포함하는 등가 회로로서 표현될 수 있다. 이하에서 더 상세하게 설명될 바와 같이, 셀을 통해 흐르는 전류의 양을 제어함으로써 셀(100)은 정류 또는 비-정류 특성들 중 하나를 보이도록 제어될 수 있다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 온 상태 및 오프 상태 동안의 셀(100)의 스위칭 메커니즘을 예시한다. a-Si 구조 내의 스위칭은 셀(100)의 전극들(102 및 106)에 인가되는 프로그램 및 소거 전압들에 따른 a-Si 매체(104) 내의 필라멘트 영역에서의 전도성 필라멘트 또는 복수의 필라멘트들의 형성 및 회수에 기초한다.
도 3a는 상부 전극(106)으로의 프로그램 전압(Vpth)의 인가에 의해 온 상태가 된 셀(100)을 예시한다. a-Si로 만들어진 스위칭 매체(104)가 하부 전극(102)과 상부 전극(106) 사이에 제공된다. 스위칭 매체(104)의 상부는 상부 전극으로부터 하부 전극(102)의 약 10 nm 위까지 연장하는 금속 영역(또는 전도성 경로)(302)을 포함한다. 금속 영역(302)은 상부 전극(106)에 후속(subsequent) 스위칭 전압, 예를 들어, 3 ~ 5V의 전압보다 약간 큰 전압이 인가되는 경우 전주(electroforming) 프로세스 동안 형성된다. 이러한 큰 전압은 상부 전극(106)으로부터 하부 전극(102)을 향한 금속 이온들의 전기장 유도 확산(electric field induced diffusion)을 야기하며, 그럼으로써 연속적인 전도성 경로(303)를 형성한다. 스위칭 매체(104)의 하부는 필라멘트 영역(304)을 규정(define)하며, 필라멘트(305)는 전주 프로세스 후 프로그램 전압(Vpth)이 인가되는 경우 형성된다. 영역들(303 및 305)은 또한 전주 프로세스 동안 함께 형성될 수도 있다. 필라멘트(305)는, 인가되는 프로그램 전압(Vpth)이 금속 영역(302)으로부터 하부 전극(102)을 향해 복수의 금속 이온들을 푸쉬(push)하기에 충분한 활성화 에너지(activation energy)를 공급하는 경우 스위칭 매체(104)의 하부의 결함 사이트(defect site)들에 트랩(trap)되는, 일련의 금속 입자들을 포함한다.
필라멘트(305)는, 금속 영역(302)의 경로(303)와 달리, 비-전도성 스위칭 매체에 의해 서로 분리되며 연속적인 전도성 경로를 규정하지 않는 금속 입자들의 집합(collection)으로 이루어지는 것으로 생각된다. 필라멘트(305)는 구현예에 따라 약 2 ~ 10 nm로 연장한다. 온 상태에서의 전도 메커니즘은 필라멘트(305) 내의 금속 입자들을 통한 전자 터널링(electrons tunneling)이다. 셀 저항은 금속 입자(306)와 하부 전극(102) 사이의 터널링 저항에 의해 좌우(dominate)된다. 금속 입자(306)는 하부 전극(102)에 최근접한 필라멘트 영역(304) 내의 금속 입자이며, 온 상태에서 필라멘트 영역(304) 내의 마지막 금속 입자이다.
도 3b는 소거 전압(Veth)을 상부 전극에 인가함으로써 오프 상태가 된 셀(100)을 예시한다. 소거 전압은 필라멘트 영역(304)으로부터 필라멘트의 적어도 일부를 회수하고 a-Si의 결함 사이트들 내에 트랩된 금속 입자들을 제거(dislodge)하기 위하여 충분한 전자기력(electromagnetic force)을 가한다. 오프 상태에서 하부 전극에 최근접한 금속 입자(308)는 온 상태 동안의 금속 입자(306)보다 더 큰 거리로 하부 전극으로부터 분리된다. 금속 입자(308)와 하부 전극들 사이의 이러한 증가된 거리는 셀(100)을 온 상태에 비하여 고 저항 상태에 있도록 한다. 일 실시예에 있어, 온/오프 상태들 사이의 저항 비(resistance ratio)는 10E3으로부터 10E7까지의 범위이다. 셀(100)은 온 상태에서 저항기(resistor)와 유사하게 거동(behave)하며, 오프 상태에서 커패시터와 유사하게 거동한다(즉, 스위칭 매체는 오프 상태에서 임의의 유의미한 양의 전류를 전도하지 않으며, 유전체(dielectric)로서 거동한다). 일 구현예에 있어, 저항은 온 상태에서 10E5 옴(Ohm), 오프 상태에서 10E10 옴이다. 다른 구현예에 있어, 저항은 온 상태에서 10E4 옴, 오프 상태에서 10E9 옴이다. 또 다른 구현예에 있어, 저항은 오프 상태에서 적어도 10E7 옴이다.
다시 도 2a 및 도 2b를 참조하면, 셀(100)을 통해 흐르는 전류의 양을 제어함으로써 다이오드-유사 거동을 보이도록 셀(100)이 제어될 수 있다. 셀(100)을 통해 흐르는 전류의 양이 임계량 미만인 경우, 셀은 다이오드-유사 거동을 보이며, 그럼으로써 하부 전극으로부터 상부 전극으로 역 전류가 흐르는 것을 방지한다. 일 실시예에 있어, 임계 전류는 10μA이며, 그 결과 셀(100)은 전류의 양이 10μA 이상인 경우 비-정류 특성을 보이고(도 2a를 확인), 전류의 양이 10μA 미만인 경우 정류 특성을 보인다(도 2b를 확인). 전류 임계는 구현예에 따라, 예를 들어, 사용되는 재료 및 셀의 크기에 따라 변화한다.
하부 전극(102)에 인가된 네거티브 전위는 하부 전극(102)에 가장 가까운 금속 입자(306)(도 3a를 확인)를, 필라멘트 영역(304)으로부터 금속 입자를 제거하지 않고, 약간 위쪽으로 쉬프트(shift)되게 하는 것으로 여겨진다. 금속 입자(306)와 하부 전극(102) 사이의 결과적으로 증가된 거리는 저항을 증가시키며, 전류가 하부 전극으로부터 금속 입자(306)로 흐르는 것을 방지한다. 그러나, 전류가 임계 레벨 이상인 경우, 큰 전류가 하부 전극으로부터 금속 입자(306)를 통해 버스트(burst)한다.
도 4는 본 발명의 일 실시예에 따른 비-결정질(non-crystalline) 또는 a-Si 기반 크로스바(crossbar) 메모리 어레이(400)를 도시한다. 크로스바 메모리 어레이(400)는 제 1 방향으로 연장하는 하부 전극들(402)의 평행(parallel) 어레이를 포함한다. 일 실시예에 있어, 하부 전극들(402)은 하부 금속(미도시) 및 하부 금속 상에 형성된 p-형 폴리실리콘(미도시)을 포함한다. 하부 전극들(402)은 본 실시예에 있어 나노스케일(nanoscale)이다. 예를 들어, 하부 전극들(402)은 약 40 nm의 폭과 약 60 nm의 피치(pitch)를 갖는다.
상부 전극들(404)의 평행 어레이는 하부 전극들(402)을 가로지르기 위하여 제 2 방향으로 연장한다. 상부 전극들(404)은 은(Ag), 금(Au), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 철(Fe), 망간(Mn), 텅스텐(W), 바나듐(V), 및 코발트(Co)와 같은 필라멘트-형성 이온들의 공급이 가능한 금속들을 포함한다. 일 실시예에 있어, 상부 전극들(404) 및 하부 전극들(402)이 서로 직교한다. 상부 전극들(404)은 약 60 nm의 폭과 약 150 nm의 피치를 가지는 나노와이어(nanowire)들이다.
2개의 어레이들의 각각의 교차부(intersection)(406)는 2-단자 저항성 메모리 셀(408)을 규정한다. 각 교차부(406)에서의 메모리 셀(408)은 스위칭 층(switching layer)(410)에 의해 분리되는 2개의 전극들을 포함한다. 스위칭층 또는 구조는 하부 전극과 동일하거나 또는 그보다 협소한 폭일 수 있다. 일부 실시예들에 있어, 크로스바 메모리 어레이의 각 메모리 셀은 단일 비트를 저장할 수 있다. 다른 실시예들에 있어, 메모리 셀들은 다중-레벨 저항을 나타내며, 그럼으로써 각 셀에서 복수의 비트들의 저장을 가능하게 한다.
본 실시예에 있어, 스위칭 층(410)은 비정질 실리콘 또는 다른 비-결정질 실리콘을 포함한다. 본 명세서에서 사용되는 바와 같은, 용어 "비정질 실리콘(amorphous silicon)"은 대체적으로 비정질 상(amorphous phase)으로 있으며, 결정 실리콘의 작은 결정(grain)들을 포함할 수 있는 실리콘 재료를 지칭한다. 본 명세서에서 사용되는 바와 같은, 용어 "비-결정질 실리콘"은 제어가능한 저항을 보이는 비정질 실리콘 또는 비정질 폴리실리콘, 이들의 조합, 또는 유사한 것을 지칭한다.
전술한 바와 같은 크로스바 메모리 어레이는 일 실시예에 있어 실리콘 기판 상에 제조될 수 있다. 다른 실시예에 있어, 실리콘-게르마늄 기판이 사용된다. 다른 실시예에 있어, III-V 형 반도체 화합물들(갈륨 비소(GaAs), 질화 갈륨(GaN), 질화 붕소(BN), 등과 같은) 또는 II-VI 형 반도체 화합물들(셀렌화 카드뮴(cadmium selenide), 텔루르화 아연(zinc telluride), 등과 같은)이 또한 기판으로서 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 비-휘발성 저항성 메모리 디바이스(500)의 블록도를 예시한다. 디바이스(500)는 복수의 메모리 유닛들을 포함하는 메모리 어레이(502)를 포함한다. 각각의 메모리 유닛은 선택 트랜지스터(도 6을 확인)와 연관되며, 복수의 저항성 메모리 셀들을 포함한다. 로우(row) 디코더(504)는 동작될 저항성 메모리 셀(또는 셀들)의 어드레스를 수신하고, 선택된 저항성 메모리 셀(또는 셀들)의 메모리 유닛과 연관된 워드 라인을 선택한다. 제어 전압, 예를 들어, Vcc가 그 후 그 메모리 유닛에 할당된 선택 트랜지스터를 턴-온하기 위하여 인가된다. 센싱 증폭기 유닛(506)은 이러한 셀들을 판독하기 위하여 판독 전압을 선택된 메모리 유닛 내의 셀들로 동시에 인가한다. 소스 스위치(508)는 수행될 동작에 적합한 전압을 선택된 메모리 유닛의 소스 라인 상에 인가한다. 센싱 증폭기 유닛은 메모리 셀이 소거되었는지 또는 프로그래밍되었는지 여부를 판단하기 위하여 선택된 메모리 셀들의 각각에 의해 출력된 전압을 센싱한다. 출력 버퍼(510)는 센싱 증폭기(506)에 의해 센싱된 데이터를 수신하고, 출력 인에이블 신호에 따라 데이터를 데이터 버스로 출력한다.
도 6은 본 발명의 일 실시예에 따른 센싱 증폭기 유닛(602)에 연결된 메모리 어레이(600)를 예시한다. 메모리 어레이(600)는 복수의 메모리 유닛들(602, 604, 606, 및 608)을 포함한다. 예시적인 편의를 위하여 단지 4개의 메모리 유닛들만이 도시되었지만, 당업자라면 구현예에 따라 합리적인 임의의 수의 메모리 유닛들이 메모리 어레이에 대하여 제공될 수 있다는 것을 이해할 것이다. 또 다른 실시예에 있어, 메모리 어레이(600)는 더 큰 어레이(미도시)의 부분인 서브-어레이일 수 있다. 이러한 구성에 있어, 서브-어레이(600)가 판독 동작을 위해 서브-어레이를 선택하는 선택 트랜지스터에 할당될 수 있다.
다시 도 6을 참조하면, 복수의 선택 트랜지스터들(610, 612, 614, 및 616)이 각기 메모리 유닛들(602, 604, 606, 및 608)에 할당된다. 복수의 전역(global) 워드 라인들(618 및 620)이 선택 트랜지스터들(610, 612, 614, 및 616)의 제어 단자들을 연결하기 위하여 주어진 방향을 따라 연장한다. 제 1 전역 워드 라인(618)은 선택 트랜지스터들의 제 1 그룹(또는 선택 트랜지스터들(610 및 612))에 연결된다. 제 2 전역 워드 라인(620)은 선택 트랜지스터들의 제 2 그룹(또는 선택 트랜지스터들(614 및 616))에 연결된다. 전역 워드 라인들(또는 주(primary) 워드 라인들)(618, 620) 중 하나에 전압을 인가함으로써 그 메모리에 할당된 선택 트랜지스터를 선택함에 의해 메모리 유닛이 판독 동작을 위하여 부분적으로 선택된다.
제 1 소스 라인(622)은 제 1 그룹의 선택 트랜지스터들(610 및 612)의 소스들에 연결된다. 제 2 소스 라인(623)은 제 2 그룹의 선택 트랜지스터들(614 및 616)의 소스들에 연결된다. 본 실시예에 있어, 제 1 전역 워드 라인(또는 제 2 전역 워드 라인) 및 제 1 소스 라인(또는 제 2 소스 라인)은 선택 트랜지스터들의 동일한 그룹에 연결된다. 다른 실시예에 있어, 제 1 전역 워드 라인 및 제 1 소스 라인은 상이한 그룹들의 선택 트랜지스터들에 연결되며, 예를 들어, 제 1 전역 워드 라인이 트랜지스터들(610 및 614)의 게이트들에 연결되고, 제 1 소스 라인이 트랜지스터들(610 및 614)의 소스들에 연결된다.
각 메모리 유닛(602, 604, 606, 및 608)은 정보를 저장하기 위한 복수의 저항성 메모리 셀들(624, 626, 628, 630)을 포함한다. 저항성 메모리 셀은 2개의 전극들 사이에 제공되는 스위칭 매체(미도시)를 가지며, 구현예에 따라 하나 이상의 비트들을 저장한다. 스위칭 매체의 저항은 전극들로 전기 신호를 인가함으로써 제어될 수 있다. 전기 신호는 전류-기반 또는 전압-기반일 수 있다. 저항성 메모리 셀(624)의 일 예는 이상에서 설명된 메모리 셀(100)이다.
본 실시예에 있어, 각각의 메모리 유닛에 대하여 8개의 저항성 메모리 셀들이 제공된다. 다른 실시예에 있어, 16개의 저항성 메모리 셀들이 각각의 메모리 유닛에 대하여 제공된다. 당업자라면 각각의 메모리 유닛에 대한 저항성 메모리 셀들의 수가 구현예에 따라 변화할 수 있다는 것을 이해할 것이다.
각각의 저항성 메모리 셀은 비트 라인(631)에 연결된 제 1 단부(end) 및 로컬(local) 워드 라인(632, 634, 636, 638)에 연결된 제 2 단부를 갖는다. 로컬 워드 라인은 각각의 메모리 유닛에 대하여 제공된다. 그 메모리 유닛에 할당된 선택 트랜지스터의 드레인(drain)은 대응하는 로컬 워드 라인에 연결된다. 따라서, 메모리 유닛 내의 모든 저항성 메모리 셀들이 그 메모리 유닛에 대한 로컬 워드 라인에 공통적으로 연결되며, 대응하는 선택 트랜지스터의 드레인과 공통 노드를 공유한다.
메모리 어레이(600)는 적어도 단일 메모리 유닛 내의 저항성 메모리 셀들의 수만큼의 비트 라인들(631)을 포함한다. 일 실시예에 있어, 비트 라인들의 수는 로우를 따라 배열된 저항성 메모리 셀들의 수에 대응한다.
센싱 증폭기 유닛(602)은 판독 동작을 위하여 판독 전압을 비트 라인들에 인가하기 위한 복수의 센싱 증폭기들(도 7a를 확인)을 포함한다. 일 실시예에 있어, 센싱 증폭기들의 수는 메모리 유닛 내의 저항성 메모리 셀들의 수에 대응하며, 그 결과 판독 전압이 판독 동작을 위하여 선택된 메모리 유닛 내의 모든 저항성 메모리 셀들로 동시에 인가된다.
도 7a는 본 발명의 일 실시예에 따른 센싱 증폭기 유닛(700) 내에 제공된 복수의 센싱 증폭기들(702, 704, 및 706)을 예시한다. 센싱 증폭기 유닛(700) 내에 제공된 센싱 증폭기들의 수는 메모리 유닛 내에 제공된 저항성 메모리 셀들의 수에 대응한다. 8개의 저항성 메모리 셀들이 각각의 메모리 유닛 내에 제공된 경우, 판독 동작을 위해 선택된 메모리 유닛 내의 8개의 저항성 메모리 셀들에 연결된 비트 라인들에 판독 전압을 인가하기 위하여 8개의 센싱 증폭기들이 제공된다. 본 발명의 일 실시예에 있어, 선택된 메모리 유닛 내의 모든 8개의 저항성 메모리 셀들이 거의 동시에 판독된다.
각각의 센싱 증폭기(702, 704, 706)는 수행될 동작들에 따라 비트 라인들로 인가되는 전압들을 제어한다. 센싱 증폭기는 판독 동작을 위해 선택된 메모리 유닛의 어드레스를 수신한다. 센싱 증폭기는 수신된 어드레스에 따라 판독 전압을 짝수 비트 라인(BL10, BL20, BLn0)으로 또는 홀수 비트 라인(BL11, BL21, BLn1)으로 출력한다. 도 7a에 예시된 실시예에 있어, 2개의 메모리 유닛들이 일렬로(in a row) 제공되기 때문에, 각각의 센싱 증폭기는 2개의 비트 라인들과 연관된다. 다른 실시예들에 있어, 각각의 센싱 증폭기는 2개 이상의 비트 라인들과 연관된다. 예를 들어, 메모리 어레이가 일렬로 8개의 메모리 유닛들을 포함하는 경우, 각각의 센싱 증폭기는 8개의 비트 라인들과 연관된다.
도 7b는 본 발명의 일 실시예에 따른 센싱 증폭기(720)를 예시한다. 센싱 증폭기(720)는 증폭기(772)(또는 OP-앰프) 및 센싱 증폭기 저항기(Rsa)(또는 기준 저항기)를 포함한다. 일 실시예에 있어, 증폭기(722)는 증폭기에 의해 센싱된 전류에 따라 전압을 출력하도록 구성된 전류 센싱 증폭기(또는 트랜스임피던스(transimpedance) 증폭기)이다. 증폭기(722)는 먼저 판독 동작을 위해 선택된 비트 라인들에 대한 판독 전압을 생성하기 위하여 기준 전압(Vref)을 수신하는 제 1 입력 단자를 갖는다. 제 1 입력 단자는 판독 동작을 위해 비트 라인이 선택되지 않는 경우, 그라운드(ground)되거나 또는 플로팅(float)된다. 제 2 입력 단자는 메모리 유닛의 저항성 메모리 셀(Rcell)의 일 단부에 연결된다. 저항성 메모리 셀(Rcell)은 도 1의 메모리 셀(100)(또는 도 6에 예시된 메모리 셀)에 대응한다. 센싱 저항기(Rsa)는 증폭기(722)의 제 2 입력 단자에 연결된 일 단부 및 피드백 루프(feedback loop)를 제공하기 위하여 증폭기(722)의 출력 단자에 연결된 다른 단부를 갖는다. 증폭기(722)의 제 2 단자 및 센싱 저항기(Rsa)의 피드백-루프는 판독 동작 동안 저항성 메모리 셀(Rcell)에 판독 전압을 제공하기 위하여 함께 협력한다.
증폭기(722)는, 제 1 및 제 2 단자들 사이의 전압 차가 변화하지 않기 때문에 전류가 저항성 메모리 셀(Rcell)을 통해 흐르지 않는 경우(즉, 저항성 메모리 셀이 소거된 상태에 있을 때), 저전압을 출력한다. 증폭기(722)는 전류가 저항성 메모리 셀(Rcell)을 통해 흐르는 경우(즉, 저항성 메모리 셀이 프로그래밍된 상태에 있을 때) 고전압을 출력한다. 전류 흐름은, 제 2 단자의 전압이 약간, 예를 들어, 50mV 이하만큼 드롭(drop)되도록 한다. 아주 작은 전압 드롭이긴 하지만, 그럼에도 불구하고 이는 제 1 및 제 2 단자들 사이의 전압 차를 증가시키며, 증폭기(722)가 고전압을 출력하게 한다. 본 실시예에 있어, 제 2 단자(즉, 선택된 비트 라인)의 전압 드롭은 선택된 비트 라인과 비-선택 비트 라인 사이의 전압 차를 제한하기 위하여 최소로 유지되며, 그럼으로써 전류에 대한 스닉 경로(sneak path)들을 제한한다. 비트 라인들이 상당한 차이의 전압 레벨들을 가지고 제공되는 경우, 메모리 어레이(600) 내에서 스닉 경로들이 증가한다. 일 실시예에 있어, 비트 라인들이 상당한 차이의 전압 레벨들을 갖도록 하지 않으면서, 증폭기가 저항성 메모리 셀(Rcell)의 저항 상태를 센싱할 수 있도록 하기 위하여, 증폭기(722)는 전류 센싱 증폭기이다.
일 실시예에 있어, 판독 전압은 0.5V 내지 2V, 바람직하게는 약 1V이고, 제 1 입력 단자로 입력되는 기준 전압은 0.7V이다. 판독 전압이 프로그램 전압보다 작은 한 판독 전압은 구현예에 따라 변화할 수 있으며, 그 결과 메모리 셀들의 저항 상태는 인가된 판독 전압에 의해 변화되지 않는다.
다시 도 5, 6, 7a, 및 7b를 참조하여, 이하에서 본 발명의 일 실시예에 따른 판독 동작이 설명된다. 예시적인 편의를 위하여, 도면들 내에 개시된 컴포넌트들은 동일한 실시예에 속하는 것으로 가정되며, 예를 들어, 센싱 증폭기 유닛들(506, 602, 및 700)이 동일한 센싱 증폭기를 지칭하는 것으로 가정된다. 로우 디코더(504) 및 센싱 증폭기 유닛(506)은 판독될 메모리 유닛의 어드레스를 수신한다. 판독될 메모리 유닛은 메모리 어레이(502, 600) 내의 임의의 메모리 유닛일 수 있다. 여기에서의 예시에 있어, 판독될 메모리 유닛은 메모리 유닛(602)이다.
로우 디코더는 제 1 전역 워드 라인(618)을 활성화(activate)하고, 제 1 메모리 유닛(602)에 할당된 선택 트랜지스터(610)를 턴-온하기 위하여 전압, 예를 들어, Vcc를 인가하며, 그 결과 메모리 유닛(602) 내의 저항성 메모리 셀들이 동시에 판독될 수 있다. 선택 트랜지스터(610)와 동일한 로우에 있는 선택 트랜지스터(612)가 또한 턴-온된다. 그러나, 선택 트랜지스터(612)에 연결되고 메모리 유닛(604)에 할당된 저항성 메모리 셀들은, 이하에서 설명되는 바와 같이 센싱 증폭기 유닛(602)에 의해 선택되지 않을 것이기 때문에, 판독되지 않을 것이다. 따라서, 메모리 유닛(604)의 메모리 셀들(626)에 연관된 비트 라인들은, 스닉 경로들을 방지하기 위하여, 프리-차징될 필요가 없다. 선택되지 않은 제 2 전역 워드 라인(620)은 선택 트랜지스터들(614 및 616)을 턴-오프된 상태로 유지하기 위하여 그라운드된다.
센싱 증폭기 유닛들(506, 602, 700)은 수신된 어드레스에 기초하여 활성화될 메모리 유닛을 선택한다. 즉, 센싱 증폭기들(702, 704, 706)은 메모리 유닛(602)에 연결된 비트 라인들(BL11, BL21, 및 BLn1)을 개별적으로 선택한다. 판독 전압이 이러한 비트 라인들 각각에 인가된다. 선택되지 않은 비트 라인들(BL10, BL20, 및 BLn0)은 그라운드되거나 또는 플로팅된다. 따라서, 선택 트랜지스터(612)가 전역 워드 라인(618)에 의해 턴-온되었다고 하더라도, 메모리 유닛(604)의 저항성 메모리 셀들은 판독 동작을 위해 활성화되지 않는다. 일 실시예에 있어, 판독 전압은 2V 미만, 예를 들어, 1V이며, 그 결과 저항성 메모리 셀들이 저항성 메모리 셀들의 저항 상태를 변화시키지 않으면서 판독될 수 있다. 사용되는 판독 전압은 구현예에 따라 변화할 수 있다.
선택 트랜지스터(610)의 소스에 연결된 제 1 소스 라인(622)은 판독되는 메모리 유닛(602)의 저항성 메모리 셀들에 대한 전류 경로를 제공하기 위하여 그라운드된다. 선택 트랜지스터(612)의 소스가 또한 그라운드되지만, 그러나 이는 센싱 증폭기 유닛(602)이 메모리 유닛(602)에 연결된 비트 라인들만을 활성화하기 때문에 판독 동작에 영향을 주시 않는다. 선택되지 않은 선택 트랜지스터들(614 및 616)에 연결된 제 2 소스 라인(623)은 특정 구현예에 따라 그라운드되거나 또는 플로팅될 수 있다.
본 실시예에 있어, 동일한 로우에 있는 선택 트랜지스터들은 전역 워드 라인 및 소스 라인을 공유한다. 로우 디코더(504) 및 센싱 증폭기 유닛(506, 602, 700)이, 선택된 메모리 유닛(602)의 저항성 메모리 셀들만이 동시에 판독되고 선택되지 않은 메모리 유닛(604)의 저항성 메모리 셀들은 판독되지 않는다는 것을 보장하기 위하여, 함께 사용된다.
다른 실시예에 있어, 선택 트랜지스터들이 전역 워드 라인들 및 소스 라인들을 공유하지 않도록, 메모리 어레이 내의 메모리 유닛들이 배치될 수 있다. 예를 들어, 메모리 유닛(602)의 선택 트랜지스터(610)가 전역 워드 라인(618) 및 소스 라인(622)에 연결될 것이다. 메모리 유닛(604)의 선택 트랜지스터(612)는 전역 워드 라인(618) 및 소스 라인(623)에 연결될 것이다. 메모리 유닛(606)의 선택 트랜지스터(614)는 전역 워드 라인(620) 및 소스 라인(622)에 연결될 것이다. 메모리 유닛(608)의 선택 트랜지스터(616)는 전역 워드 라인(620) 및 소스 라인(623)에 연결될 것이다. 이러한 실시예에 있어, 판독될 메모리 유닛은 주로 희망되는 선택 트랜지스터를 선택함으로써 선택된다.
다시 본 판독 동작을 참조하면, 메모리 유닛(602) 내의 저항성 메모리 셀들(624)이 센싱 증폭기 유닛(602)에 의해 동시에 판독된다. 각각의 메모리 셀(624)은 판독 전압을 공급받는다. 메모리 셀(624)이 저-저항 상태에 있는 경우, 선택 트랜지스터가 턴-온되었거나 또는 그라운드되었기 때문에, 비트 라인에 인가된 판독 전압은 메모리 셀(624) 및 선택 트랜지스터(610)를 통해 전류가 흐르도록 할 것이다. 이러한 메모리 셀에 할당된 센싱 증폭기(720)는 고전압을 출력할 것이다. 메모리 셀(624)이 고저항 상태에 있는 경우, 비트 라인에 인가된 판독 전압은 전류가 메모리 셀(624)을 통해 흐르게 하기에 불충분하고, 따라서 어떠한 전류도 선택 트랜지스터(610)를 통해 흐르지 않을 것이다. 이러한 소거된 메모리 셀에 할당된 센싱 증폭기(720)는 저 출력 전압을 유지할 것이다.
센싱 증폭기들(720)에 의한 이러한 전압 출력들에 기초하여, 센싱 증폭기 유닛(700)은 선택된 메모리 유닛 내의 메모리 셀들의 프로그래밍된 상태 또는 소거된 상태들을 결정한다. 고전압을 출력하는 센싱 증폭기들(720)은 대응하는 메모리 셀들이 프로그래밍된 상태라는 것을 나타낸다. 저전압을 출력하는 센싱 증폭기들(720)은 대응하는 메모리 셀들이 소거된 상태라는 것을 나타낸다. 따라서 메모리 유닛(602) 내의 메모리 셀들(624)이 동시에 판독된다.
복수의 실시예들이 설명되었다. 예를 들어, 본 명세서에 개시된 판독 알고리즘은, 트랜지스터에 의해 제어되는 비트들의 수가 물리적인 워드 라인의 비트들의 총 수와 동일한 경우, 순수(pure) 크로스바 어레이로 확장될 수 있다. 본 명세서에서 설명된 메모리 셀들은 저항성 메모리 셀들이다; 그러나, 다른 유형의 메모리 셀들, 예를 들어, 상 변화 랜덤 액세스 메모리(phase change random access memory)가 사용될 수 있다. 당업자라면 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 수정예들이 만들어질 수 있다는 것을 이해할 것이다.

Claims (20)

  1. 비-휘발성 메모리 디바이스에 있어서,
    어레이 내에 제공되는 복수의 메모리 유닛들로서, 각각의 메모리 유닛은 복수의 저항성 메모리 셀들 및 로컬 워드 라인(local word line)을 가지며, 각각의 저항성 메모리 유닛들은 제 1 단부(end) 및 제 2 단부를 가지고, 각각의 메모리 유닛의 상기 저항성 메모리 셀들의 상기 제 2 단부들은 대응하는 메모리 유닛의 상기 로컬 워드 라인에 연결된, 상기 복수의 메모리 유닛들;
    복수의 비트 라인(bit line)들로서, 각각의 비트 라인이 상기 저항성 메모리 셀들 중 하나의 상기 제 1 단부에 연결된, 상기 복수의 비트 라인들;
    복수의 선택 트랜지스터들로서, 각각의 선택 트랜지스터는 상기 메모리 유닛들 중 하나에 할당되며 상기 할당된 메모리 유닛의 상기 로컬 워드 라인에 연결된 드레인 단자를 갖는, 상기 복수의 선택 트랜지스터들;
    제 1 및 제 2 전역 워드 라인(global word line)들로서, 각각의 전역 워드 라인은 적어도 하나의 선택 트랜지스터의 제어 단자에 연결된, 상기 제 1 및 제 2 전역 워드 라인들; 및
    제 1 및 제 2 소스 라인들로서, 각각의 소스 라인은 적어도 하나의 선택 트랜지스터의 소스 단자에 연결된, 상기 제 1 및 제 2 소스 라인들을 포함하되,
    상기 메모리 디바이스는 판독(read) 동작을 위해 선택된 상기 메모리 유닛들 중 하나 내의 상기 저항성 메모리 셀들 모두를 동시에 판독하도록 구성된, 메모리 디바이스.
  2. 청구항 1에 있어서,
    각각의 저항성 메모리 셀은 제 1 및 제 2 전극들, 및 상기 제 1 및 제 2 전극들 사이에 제공되는 스위칭 매체(switching medium)를 포함하며, 및
    상기 선택된 메모리 유닛에 인접하여 제공되고 상기 판독 동작을 위하여 선택되지 않은 상기 메모리 유닛들 중 적어도 하나 내의 상기 저항성 메모리 셀들에 연결된 상기 비트 라인들을 프리-차징(pre-charging)하지 않으면서, 상기 선택된 메모리 유닛 내의 상기 저항성 메모리 셀들이 동시에 판독되는, 메모리 디바이스.
  3. 청구항 1에 있어서,
    복수의 센싱 증폭기(sense amplifier)들을 포함하는 센싱 증폭기 유닛으로서, 각각의 센싱 증폭기는 복수의 비트라인들과 연관되며 상기 센싱 증폭기 유닛에 의해 수신된 어드레스(address)에 따라 상기 센싱 증폭기가 연관된 상기 비트 라인들 중 하나에 판독 전압을 인가하도록 구성된, 상기 센싱 증폭기 유닛을 더 포함하는, 메모리 디바이스.
  4. 청구항 3에 있어서,
    상기 메모리 유닛들 중 하나 내의 저항성 메모리 셀들의 수는 상기 센싱 증폭기 유닛 내에 제공된 센싱 증폭기들의 수에 대응하며, 및
    상기 센싱 증폭기들은 전류 센싱 증폭기들인, 메모리 디바이스.
  5. 청구항 1에 있어서,
    복수의 센싱 증폭기들을 포함하는 센싱 증폭기 유닛으로서, 각각의 센싱 증폭기는 주어진 수의 상기 비트 라인들과 연관되며 상기 저항성 메모리 셀들 중 적어도 하나를 판독하기 위하여 판독 전압을 인가하도록 구성된, 상기 센싱 증폭기 유닛을 더 포함하는, 메모리 디바이스.
  6. 청구항 5에 있어서,
    상기 선택된 메모리 유닛에 할당된 상기 선택 트랜지스터에 전압을 인가함으로써 상기 판독 동작을 위하여 상기 선택된 메모리 유닛 내의 모든 상기 저항성 메모리 셀들이 동시에 판독되는, 메모리 디바이스.
  7. 청구항 1에 있어서,
    상기 센싱 증폭기는 센싱 저항기(sense resistor) 및, 기준 전압을 수신하기 위한 제 1 단자 및 상기 비트 라인들 중 하나에 연결된 제 2 단자를 갖는 증폭기를 포함하며,
    상기 센싱 저항기는 상기 증폭기의 출력 단자에 연결된 제 1 단부 및 상기 증폭기의 제 2 단자에 연결된 제 2 단부를 갖는, 메모리 디바이스.
  8. 비-휘발성 메모리 디바이스의 판독을 위한 방법에 있어서,
    상기 비-휘발성 메모리 디바이스의 어레이 내에 제공된 복수의 메모리 유닛들로부터 메모리 유닛을 선택하는 단계로서, 각각의 메모리 유닛은 복수의 메모리 셀들을 갖는, 단계;
    상기 선택된 메모리 유닛 내의 각각의 메모리 셀에 판독 전압을 인가하는 단계로서, 각각의 메모리 셀은 그것의 저항 상태에 따라 출력될 신호를 발생시키는(cuase), 단계; 및
    상기 저항성 메모리 셀들이 프로그래밍(program)되었는지 여부를 결정하기 위하여, 상기 선택된 메모리 유닛 내의 상기 각각의 메모리 셀과 연관된 상기 출력을 센싱하는 단계를 포함하되,
    상기 선택된 메모리 유닛 내의 상기 복수의 메모리 셀들이 동시에 판독되는, 방법.
  9. 청구항 8에 있어서,
    상기 메모리 유닛에 할당된 선택 트랜지스터의 제어 단자에 연결된 전역 워드 라인에 전압을 인가하는 단계를 더 포함하며, 및
    상기 선택된 메모리 유닛에 인접하여 제공되고 상기 판독 동작을 위하여 선택되지 않은 상기 메모리 유닛들 중 적어도 하나 내의 저항성 메모리 셀들에 연결된 비트 라인들을 프리-차징하지 않으면서, 상기 선택된 메모리 유닛 내의 상기 저항성 메모리 셀들이 동시에 판독되는, 방법.
  10. 청구항 9에 있어서,
    판독 전압을 상기 메모리 유닛 내의 상기 메모리 셀들에 인가하기 위하여, 상기 저항성 메모리 셀들의 제 1 단자들에 연결된 복수의 비트 라인들에 기준 전압을 인가하는 단계를 더 포함하는, 방법.
  11. 청구항 8에 있어서,
    판독될 상기 메모리 셀들에 대한 전도성 경로(conducting path)를 제공하기 위하여, 상기 메모리 유닛에 할당된 상기 선택 트랜지스터의 소스 단자를 그라운드(ground)시키는 단계를 더 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 판독 동작을 위하여 선택되지 않은 메모리 유닛들에 할당된 선택 트랜지스터들의 소스 단자들을 플로팅(floating)시키는 단계를 더 포함하며, 및
    상기 선택된 메모리 유닛에 인접하여 제공되고 상기 판독 동작을 위하여 선택되지 않은 상기 메모리 유닛들 중 적어도 하나 내의 저항성 메모리 셀들에 연결된 비트 라인들을 프리-차징하지 않으면서, 상기 선택된 메모리 유닛 내의 상기 저항성 메모리 셀들이 동시에 판독되는, 방법.
  13. 청구항 11에 있어서,
    상기 판독 동작을 위해 선택되지 않은 메모리 유닛들에 할당된 선택 트랜지스터들의 소스 단자들을 그라운드시키는 단계를 더 포함하는, 방법.
  14. 청구항 8에 있어서,
    상기 저항성 메모리 셀들은 저항성 메모리 셀이며, 각각의 저항성 메모리 셀들은 제 1 및 제 2 전극들, 및 상기 제 1 및 제 2 전극들 사이에 제공되는 스위칭 매체를 포함하는, 방법.
  15. 청구항 8에 있어서,
    각각의 메모리 유닛 내의 모든 상기 메모리 셀들은 로컬 워드 라인에 공통적으로 연결되는, 방법.
  16. 청구항 15에 있어서,
    메모리 유닛의 각각의 로컬 워드 라인은 그것을 위해 상기 메모리 유닛에 할당된 선택 트랜지스터의 드레인 단자에 연결되는, 방법.
  17. 청구항 8에 있어서,
    상기 메모리 셀들의 판독과 연관된 상기 출력들은 고전압 또는 저 전압이며, 상기 출력들은 상기 선택된 메모리 유닛의 상기 저항성 메모리 셀들에 연결된 센싱 증폭기들에 의해 출력되는 전압들인, 방법.
  18. 청구항 17에 있어서,
    주어진 메모리 셀의 판독은, 그 메모리 셀과 연관된 상기 출력이 고전압인 경우 프로그래밍된 것으로 결정되며, 그 메모리 셀과 연관된 상기 출력이 저전압인 경우 소거된 것으로 결정되는, 방법.
  19. 청구항 8에 있어서, 상기 저항성 메모리 셀과 연관된 상기 출력은 전류 센싱 증폭기를 사용하여 센싱되는, 방법.
  20. 청구항 19에 있어서,
    상기 전류 센싱 증폭기는 상기 선택된 메모리 유닛의 상기 저항성 메모리 셀들 중 하나에 연결된 입력 단자를 포함하며,
    상기 입력 단자는, 거기에 연결된 상기 저항성 메모리 셀이 제 1 저항 상태로부터 제 2 저항 상태로 전환(transition)할 때, 100mV 미만의 전압 드롭(drop)을 갖도록 구성되는, 방법.
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