KR20130098954A - 복합 구조체 및 복합 구조체 제조 방법 - Google Patents

복합 구조체 및 복합 구조체 제조 방법 Download PDF

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Abstract

본 발명에서는 탄화규소 에피택셜 층(epitaxial layer)을 포함하는 복합 구조체(16)가 제공된다. 에피택셜 층은, 수직 방향으로 배열되며 각각의 인터페이스들을 정의하는 영역을 적어도 4개 포함하는데, 각 영역들은 각각의 불순물 농도에 의해 특징 지어지고, 불순물 농도는 각 인터페이스들의 전역에 걸쳐 변화하며, 모든 영역에서 각각의 불순물 농도는 적어도 하나의 단일 불순물에 대해 1×1017㎝-3를 초과한다.

Description

복합 구조체 및 복합 구조체 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MAKING SAME}
본 발명은 전반적으로 신뢰도가 향상된 반도체 디바이스에 관한 것으로, 구체적으로는 바이폴라(bipolar) 반도체 디바이스에 사용되는 반도체 재료의 결함을 감소시키는 것에 관한 것이다.
탄화규소는 바이폴라 디바이스를 포함해, 전기적 디바이스들과 같은 다양한 반도체 응용에 종종 사용된다. 탄화규소는 넓은 밴드갭(bandgap), 높은 브레이크다운(breakdown) 전계, 높은 열 전도율, 높은 전자 이동 속도를 가지며 이것이 탄화규소가 반도체 디바이스에 사용되는 재료의 바람직한 후보가 되게 한다. 또한, 다양한 반도체 응용에 사용되기 위해 탄화규소의 결정을 크게 성장시키는 것이 기술적으로 가능하다. 또한, 탄화규소는 물리적으로 높은 끓는점을 가지는 견고한 재료이다.
그러나, 이러한 물리적인 특성들 때문에, 탄화규소는 또한 상대적으로 제작이 어렵다. 예로서, 탄화규소는 폴리타입(polytype)으로도 알려진 다양한 결정 구조들로 존재한다. 인식되는 바와 같이, 탄화규소에는 약 150개의 폴리타입들이 있다. 이러한 폴리타입들은 결정 구조 내 탄화규소 층들의 서로 다른 적층 순서에 따라 형성되며 비교적 작은 열역학적 차이에 의해 분리된다. 그러므로, 이러한 폴리타입들은 제조 프로세스 동안의 미세한 온도 변화에 의해 형성될 수 있다. 그러므로, 탄화규소로 단일 결정 기판 및 높은 품질의 에피택셜 층을 성장시키는 것은 여전히 어려운 과제로 남아있다.
또한, 탄화규소 디바이스의 성능은 장기간 사용에 따라 열화되는 경향이 있는 점이 관찰되어 왔다. 특히, 순바이어스가 인가되었을 때 순전압(forward voltage)은 바이폴라 접합 디바이스에서 시간에 따라 증가하는 경향이 있다. 이 효과는 바이폴라 열화(bipolar degradation)로서도 알려져 있다. 인식되는 바와 같이, "바이폴라"란, 소수 캐리어(minority carrier) 주입에 의해 적어도 부분적으로 동작이 달성되어, 캐리어로서 전자 및 홀(hole)을 동시에 사용함으로써 디바이스의 일부 영역을 통한 전도를 달성할 수 있는 모든 디바이스를 칭하거나, 또는 순방향으로 전도되는 동안, 적어도 하나의 순방향 바이어스된 p-n 접합이 있는 모든 디바이스를 일컫는다. 바이폴라 디바이스에서의 순전압의 증가는 일반적으로 에지 전위에 의해 속박된 적층 결함과 같은 결정 결함에 의해 일어난다. 순바이어스가 인가되었을 때, 순전압의 증가를 야기하는 프로세스 내에서 적층 결함이 진행하려는 경향이 있다.
또한, 스크류 전위(screw dislocation)에 의해 일어나는 누설 전류도 바이폴라 디바이스의 성능 열화에 추가된다. 스크류 전위는 높은 누설 전류의 주요 원인이다. 인식되는 바와 같이, 높은 누설 전류는 신호 대 잡음 비율을 낮추며, 그로 인해 탄화규소 디바이스의 사용을 제한한다.
탄화규소의 성장 및 디바이스에서의 탄화규소 사용에 있어서 많은 개선들이 이루어졌음에도 불구하고, 상업적 제품으로서 실행 가능한 선택으로 만들기 위해 탄화규소의 결함을 최소화해야한다. 따라서, 상대적으로 낮은 결함 밀도를 가지며, 적은 비용으로 처리되어 반도체 디바이스에서 사용될 수 있는 탄화규소 기판이 필요하게 된다.
본 기술의 일 측면에 따르면, 탄화규소 에피택셜 층을 포함하는 복합 구조체가 제공된다. 에피택셜 층은, 수직 방향으로 배열되며 각각의 인터페이스들을 정의하는 영역을 적어도 4개 포함하는데, 각 영역들은 각각의 불순물 농도에 의해 특징 지어진다. 불순물 농도는 각 인터페이스들의 전역에 걸쳐 변화하며, 모든 영역에서 각각의 불순물 농도는 적어도 하나의 단일 불순물에 대해 1×1017㎝-3를 초과한다.
본 기술의 다른 측면에 따르면, 복합 구조체의 제조 방법이 제공된다. 이 방법은 탄화규소 기판 위에서 탄화규소 에피택셜 층을 성장시키는 것을 포함하며, 이 성장 단계는 수직 방향으로 교대로 배열되는 제 1 복수 영역 및 제 2 복수 영역을 성장시키는 것을 포함한다. 제 1 복수 영역은 제 1 성장 조건 세트 하에서 성장되고, 제 2 복수 영역은 제 2 성장 조건 세트 하에서 성장되며, 제 1 성장 조건세트와 제 2 성장 조건 세트는 상이하다.
본 기술의 또 다른 측면에 따르면, 탄화규소 에피택셜 층을 포함하는 복합 구조체가 제공된다. 에피택셜 층은 수직 방향으로 배열된 복수 영역들을 포함하며, 각 영역들은 영역의 에피택셜 성장 동안 주요 결함 타입의 감소에 특징이 있고, 상기 주요 결함 타입은 이웃하는 영역에 대해 변화한다.
본 기술의 일 측면에 따르면, 탄화규소 에피택셜 층을 포함하는 복합 구조체가 제공된다. 에피택셜 층은, 수직 방향으로 배열되며 각각의 인터페이스들을 정의하는 영역을 적어도 4개 포함하는데, 각 영역들은 각각의 불순물 농도에 의해 특징 지어지고, 불순물 농도는 각 인터페이스들의 전역에 걸쳐 변화하며, 모든 영역에서 각각의 불순물 농도는 적어도 하나의 단일 불순물에 대해 1×1017㎝-3를 초과한다.
본 기술의 다른 측면에 따르면, 복합 구조체의 제조 방법이 제공된다. 이 방법은 탄화규소 기판 위에서 탄화규소 에피택셜 층을 성장시키는 것을 포함하며, 이 성장 단계는 수직 방향으로 교대로 배열되는 제 1 복수 영역 및 제 2 복수 영역을 성장시키는 것을 포함한다. 제 1 복수 영역은 제 1 성장 조건 세트 하에서 성장되고, 제 2 복수 영역은 제 2 성장 조건 세트 하에서 성장되며, 제 1 성장 조건 세트와 제 2 성장 조건 세트는 상이하다.
본 기술의 또 다른 측면에 따르면, 탄화규소 에피택셜 층을 포함하는 복합 구조체가 제공된다. 에피택셜 층은 수직 방향으로 배열된 복수 영역들을 포함하며, 각 영역들은 영역의 에피택셜 성장 동안 주요 결함 타입의 감소에 특징이 있고, 상기 주요 결함 타입은 이웃하는 영역에 대해 변화한다.
도 1은 본 기술의 일부 실시예에 따른, 수직 방향으로 배열되며 각각의 인터페이스를 정의하는 영역을 적어도 4개 가지는 탄화규소 에피택셜 층을 포함하는 복합 구조체를 도시한 단면도,
도 2는 본 기술의 일부 실시예에 따른, 반도체 기판 위에 복합 구조체를 제조하는 전형적인 프로세스를 도시한 순서도,
도 3은 본 기술의 일부 실시예에 따른, 반도체 기판 위에 복합 구조체를 제조하는 다른 전형적인 프로세스를 도시한 순서도,
도 4 는 본 기술의 일부 실시예에 따른, 반도체 기판 위에 복합 구조체를 제조하는 또 다른 전형적인 프로세스를 도시한 순서도.
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 구조 12 : 디바이스 층
14 : 디바이스 층 16 : 복합 구조체
18 : 기판 20 : 미세파이프
22 : 전위 24 : 전위
26 : 벤드 28 : 두 영역 사이의 인터페이스
30 : 제 1 에피택셜 층 32 : 제 2 에피택셜 층
34 : 전위 36 : 두 영역 사이의 인터페이스
37 : 두 영역 사이의 인터페이스 38 : 에피택셜 층
40 : 전위 41 : 벤드
42 : 에피택셜 층 44 : 에피택셜 층
45 : 두 영역 사이의 인터페이스 46 : 전위
47 : 두 영역 사이의 인터페이스 50 : 복합 구조체 제조 방법 프로세스
52-56 : 프로세스(50)에 포함된 단계 58 : 복합 구조체 제조 방법 프로세스
60-66 : 프로세스(58)에 포함된 단계 68 : 복합 구조체 제조 방법 프로세스
70-80 : 프로세스(68)에 포함된 단계
본 발명의 특징, 측면 및 장점들은 이어지는 상세한 설명에 첨부된 도면과 함께 참조되었을 때 보다 쉽게 이해될 수 있을 것이며 도면에서 동일한 문자는 동일한 부분을 나타낸다.
탄화규소와 같은 반도체 재료들은, 다양한 전자적 디바이스에서 구현된다. 유리하게도, 탄화규소는 넓은 밴드갭(bandgap), 높은 브레이크다운 전계, 높은 열 전도율, 높은 전자 이동 속도를 가지며 이것이 탄화규소가 반도체 디바이스에 사용되는 재료의 바람직한 후보가 되게 한다. 또한, 탄화규소는 물리적으로 높은 끓는점을 가지는 견고한 재료이다.
그러나, 탄화규소 기판은 미세파이프(micropipes) 또는 전위(dislocation)와 같은, 일부 고유의 구조적 결함을 가질 수 있다. 인식되는 바와 같이, 결정 구조에서의 선의 결함(line imperfection)을 일반적으로 "전위"라 칭한다. 또한, 인식되는 바와 같이, 버거스 회로(Burgers circuit)는 결정 내에서 원자에서 원자로 이어지며 시작점(starting point)으로 복귀하는 대칭적 통로이다. 그러나, 만약 격자 구조에서 동일한 경로가 시작점으로 복귀하지 않는다면, 그러한 통로에 근접하는 벡터를 "버거스 벡터(Burgers vector)"라 칭한다. 그러므로, 버거스 벡터는 전위 라인을 특징 지으며 전치(displacement)된 정도 및 방향을 나타낸다. 만약 버거스 벡터가 전위가 위치하는 라인에 평행하다면, 그 결함은 "스크류 전위(screw dislocation)"라 칭한다. 반면에, 버거스 벡터가 전위에 직교할 때, 그 결함은 "에지 전위"라 칭한다. 탄화규소 기판은 일반적으로 스크류 및 에지 전위 모두를 포함한다. 이러한 전위들은 결정 내에서의 그들의 배열에 의해 더 나뉠 수 있다. 육각형 또는 능면체 폴리타입의 탄화규소인 경우, (0 0 0 1)면을 따라 전달되는 전위는 "기저면 전위(basal plane dislocation)"라 불리며 (0 0 0 1)면에 직교하는 면을 따라 전달되는 전위는 "스레딩 전위(threading dislocation)"라 불린다. 각각의 전위는 디바이스의 성능에 역효과를 미칠 수 있지만, 일반적으로 바이폴라 열화와 가장 관련이 깊은 것은 기저면 전위이다.
바이폴라 열화는 대부분 바이폴라 디바이스에서 순방향 전류의 적용 하의 적층 결함과 같은 2차원(planar) 성장 결함에 의한 것이다. 다시 말하면, 탄화규소 바이폴라 디바이스에서의 전류 통로는 결정 구조에서의 변화를 시작하게 하거나 또는 이를 촉진시키려는 경향이 있다. 적층 결함이 너무나 광범위하게 진행되는 경우, 바람직하지 않은 방법으로 순방향 전류를 증가시킴으로써, 디바이스가 신뢰성 있는 방법으로 작동하는 것을 방지하려는 경향이 있다. 전위를 가지는 탄화규소 기판 위에서 성장된 반도체 디바이스에서, 기판의 결함은 디바이스 내부로 전달 또는 복제된다. 이러한 결함들은 역방향 누설 전류를 증가시켜서 디바이스를 너무 빨리 또는 큰 규모로 파손시킨다.
아래 기술된 바와 같이, 일부 실시예들에서, 기판에 존재하는 전위가 기판과 인접하는 에피택셜 층의 영역에 연속되는 것을 방지하기 위해 기판 위에서 에피택셜 층의 각 영역을 성장시키는 동안 전위의 버거스 벡터들이 변경될 수 있다. 예로서, 에지 전위의 버거스 벡터를 변경함으로써, 적층 결함이 인접하는 에피택셜 층까지 전달되는 것을 방지할 수 있다. 이 실시예들에서, 인접하는 층의 전위 밀도(dislocation density)는 앞선 층의 전위 밀도보다 낮다.
도 1에는, 반도체 디바이스 층(12, 14)을 사용하는 예시적인 반도체 구조(10)의 단면도가 도시된다. 일부 실시예에서, 디바이스 층(12, 14)은 쇼트키 다이오드(Schottky diode), 바이폴라 다이오드, BJT(bipolar junction transistor), MOSFET(a metal semiconductor oxide field effect transistor), MESFET(metal semiconductor field effect transistor), JFET(junction field effect transistor), 사이리스터(thyristor), GTO 사이리스터(gate turn off thyristor), 포토다이오드, 아발란치 포토다이오드(avalanche photodiode), 정전 유도 트랜지스터(static induction transistor-SIT), IGBT(insulated gate bipolar transistor), IMPATT 다이오드 또는 그들의 조합물을 포함할 수 있다. 도시된 실시예에서, 디바이스 층(12, 14)은 복합 구조체(16) 위에 배치된다. 복합 구조체(16)는 "버퍼 층"이라고도 한다. 일부 실시예에서, 복합 구조체(16)는 에피택셜 층(17)과 같은, 탄화규소 에피택셜 층을 포함한다. 또한 일부 실시예에서, 에피택셜 층(17)은 영역(30, 32, 38, 42, 43, 44)과 같이, 수직 방향으로 배열되며 각각의 인터페이스(28, 36, 37, 45, 47)를 정의하는 영역을 적어도 4개 포함한다. 대안으로서, 일부 실시예에서, 탄화규소 에피택셜 층(17)은 수직 방향으로 배열된 복수의 영역들을 포함하며, 각 영역들은 영역의 에피택셜 성장 동안 주요 결함 타입의 감소에 특징이 있고, 상기 주요 결함 타입은 이웃하는 영역에 대해 변화한다.
도시된 실시예에서, 복수 영역을 포함하는 에피택셜 층(17)은 기판(18) 위에 배치되거나 또는 성장된다. 대표적인 선들에 의해 도시된 바와 같이, 기판(18)은 (굵은 선으로 도시된) 미세파이프(20) 및 (얇은 선으로 도시된) 전위(dislocations)(22)와 같은, 다양한 구조적 결함들을 포함할 수 있다. 인식되는 바와 같이, 복합 구조체(16)의 에피택셜 층(17)은 도 1의 실시예에 도시된 것보다 많은, 혹은 더 적은 수의 영역들을 포함할 수 있다.
아래에서 기술될 상세한 설명과 같이, 일부 실시예에서, 전위(22, 24, 34)와 같은 전위들은 주요 결함 타입일 수 있다. 다시 말하면, 대체로 에피택셜 층(17)의 전위 밀도는 대체로 미세파이프와 같은 다른 어떤 결함들의 밀도보다 높을 수 있다. 이러한 실시예들에서는, 영역들의 침착 조건들의 변화 때문에 임의의 두 영역의 인터페이스에서 전위(22)가 벤딩(bend) 되거나 또는 종료될 수 있으며, 그로써 연속된 영역들에서의 결함 밀도를 감소시킬 수 있다. 도 1의 실시예에 도시된 바와 같이, 전위(24)와 같은 전위들은, 영역(30, 32) 사이에서 형성된 접합부(28)에서의 벤드(26)를 발달시킬 수 있다. 따라서, 일부 실시예에서, 한 개 또는 그 이상의 영역(30, 32, 38, 42, 43, 44)과 같은 영역들이 다양한 침착 조건 및 파라미터에서 기판(18) 위에 침착될 수 있으며, 이에 따라 연속하는 영역들은 보다 낮은 결함 밀도를 가진다. 다시 말하면, 에피택셜 층(17)의 각각의 영역들은 영역의 에피택셜 성장 동안 한 개 또는 그 이상의 주요 결함 타입이 감소하는 특징이 있다. 이 실시예들에서, 영역 내의 전위 밀도 또는 결함 밀도는 기판(18)에서 디바이스 층(12, 14)을 향하여 연속적으로 감소한다. 결론적으로, 디바이스 층들을 사용하는 영역은 복합 구조체(16)의 상부 영역에서 최소의 전위 밀도를 가지며 이는 보다 적은 라인의 수로 나타난다.
아래에서 기술될 상세한 설명과 같이, 일부 실시예에서, 전위를 벤딩하는 대신, 전위 주변의 스트레스 필드(stress field)를 변화함으로써 전위를 영역 내로 제한할 수 있다. 이러한 방식으로, 영역 내에 제한된 전위 및 결함들은 역 누설 전류 또는 바이폴라 열화를 야기하는 전계와 만나지 않을 것이다. 예로서, 전위(34)와 같은 전위들은 영역(32, 38)의 사이에 형성된 인터페이스(36)에서 침착 조건의 변화로 인해 종료된다.
예시적인 실시예에서, 복합 구조체(16)는 제 1 결함 밀도를 가지는 제 1 영역(30)과 제 1 영역(30) 위에 배치되며 제 2 결함 밀도를 가지는 제 2 영역(32)을 포함할 수 있다. 이 실시예에서, 제 2 결함 밀도는 제 1 결함 밀도에 비해 낮다. 또한, 일부 실시예에서, 영역(38)과 같은 제 3 영역은 제 2 영역(32) 위에 배치될 수 있다. 이 실시예에서, 제 3 영역(38)은 제 3 결함 밀도를 가지며, 제 3 결함 밀도는 제 2 결함 밀도에 비해 낮다. 기술된 바와 같이, 일부 실시예에서, 제 1 영역(30)은 제 1 성장 조건 세트 하에서 성장되며, 제 2 영역(32)은 제 1 성장 조건 세트와는 다른, 제 2 성장 조건 세트 하에서 성장되고, 이에 따라, 결함 밀도는 각각의 연속적인 영역에 대해 감소될 수 있다.
도 1에 도시된 실시예에서, 디바이스 층(14)을 사용하는 상부 영역(44)은 복합 구조체(16)의 다른 영역들과 비교하여 상대적으로 낮은 결함 밀도를 가진다. 도 1에 도시된 바와 같이, 상부 영역(44)은 오직 단일 결함(즉, 전위(46))만을 가진다. 인식되는 바와 같이, 이 실시예에서, 복합 구조체(16)의 영역의 결함 밀도는 기판(18)에서 디바이스 층(12, 14)으로의 방향으로 감소된다. 예로서, 도시된 실시예에서, 영역(38)은 영역(32)과 비교하여 낮은 결함 밀도를 가지며, 영역(32)은 영역(30)에 비교하여 낮은 결함 밀도를 가진다. 일부 실시예에서, 영역(44) 또는 디바이스 층(14)을 사용하는 영역의 결함 밀도의 감소는 약 2fold 내지 약 10fold의 범위를 가질 수 있다. 다른 실시예에서, 영역(44)의 결함 밀도의 감소는 약 10fold 내지 약 100fold의 범위를 가질 수 있다. 다시 말하면, 에피택셜 층(17)의 결함 밀도는 기판(18)에 이웃하는 영역들 중 하나에 비하여 반도체 디바이스 층(12, 14)에 이웃하는 영역들 중 하나에서 보다 낮은 값을 가진다.
그러나, 도시된 바와 같이, 일부 전위들은 침착 조건의 변경에 의해 영향을 받지 않은 채로 남아있을 수 있다. 예로서, 전위(40)가 버거스 벡터의 변화로 인해 접합부(28)에서 벤드(41)를 발달시킴에도 불구하고, 전위(40)는 영역(32, 38)과 영역(38, 42) 사이에서 일어나는 변화에 의해 영향을 받지 않은 채로 남아있는다. 비슷하게, 전위(46)는 복합 구조체의 성장 과정 동안의 성장 조건 또는 구성의 변화에 의해 영향받지 않은 채로 남아있으며, 그러므로 각각의 영역(30, 32, 38, 42, 43, 44)을 통해 연장한다.
도 2는 반도체 기판 위의 복합 구조체를 형성하기 위한 프로세스(50)를 도시한 도면이다. 블록(52)에서, 탄화규소 기판(18)과 같은 기판이 제공된다. 블록(54)에서, 제 1 성장 조건 세트 하에서 기판 위에 제 1 영역이 성장된다. 블록(56)에서, 제 2 영역이 제 1 영역 위에서 성장된다. 이 실시예에서, 제 2 영역은 제 1 성장 조건 세트와는 다른 제 2 성장 조건 세트 하에서 성장된다. 인식되는 바와 같이, 서로 다른 종류의 전위들이 서로 다른 종류의 성장 조건 아래에서 성장된다. 따라서, 일부 실시예들에서, 영역들이 침착되는 동안 이러한 성장 조건들을 조직적으로 변화시킴으로써 스레딩 전위 또는 기저 전위와 같은 일부 종류의 전위의 성장이 억제될 수도 있다. 예로서, 일부 실시예에서, 전위의 성장 비율은 구성, 도핑 농도, 온도, 압력 또는 그들의 조합과 같은 침착 파라미터들을 다양하게 함으로써 변경될 수 있다. 이러한 실시예들에서, 수직 방향의 성장을 촉진하는 것으로부터 횡방향의 성장을 촉진하는 것에 이르는 영역들의 성장 조건의 구조적인 변화들은 전위가 오직 성장 축에 직교하는 평면을 따라서만 전달되도록 하며, 그에 따라 영역들을 통과하는 전위의 성장을 억제한다.
예로서, 일 실시예에서, 제 1 성장 조건 세트는 제 1 도펀트 농도(dopant concentration)를 포함하며 제 2 성장 조건 세트는 제 1 도펀트 농도와는 다른 제 2 도펀트 농도를 포함한다. 다른 실시예에서, 제 1 또는 제 2 성장 조건 세트 중 하나는 수직 방향의 성장을 촉진하기 위해 선택되며, 제 1 또는 제 2 성장 조건 세트 중 다른 하나는 횡방향의 성장을 촉진하기 위해 선택된다. 일부 실시예들에서, 성장 조건들은 탄소 대 실리콘 비율, 도펀트 농도, 불순물 농도, 온도 및 압력과 같은 다양한 침착 파라미터와 같은 구조적인 조건들을 포함할 수 있다. 인식되는 바와 같이, 농도와 같은 침착 파라미터 및 탄화규소 기판에 있어서 탄소 함유 기체와 같은 전구체(precursor) 가스의 조성을 다양하게 함으로써, 횡방향 요소가 변경될 수 있다. 결론적으로, 이 실시예들에서, 복합 구조체(16)의 서로 다른 영역들은 다양한 구조를 가질 수 있다.
유사하게, 일부 실시예에서, 복합 구조체(16)는 제 1 재료를 가지는 제 1 영역(30)과 제 1 영역 위에 침착되며 제 2 재료를 포함하는 제 2 영역(32)을 포함한다. 이 실시예들에서, 제 1 재료는 상대적으로 높은 유속의 탄소 함유 전구체 아래에서 성장된 재료를 포함할 수 있으며, 제 2 재료는 상대적으로 낮은 유속의 탄소 함유 전구체 아래에서 성장된 재료를 포함할 수 있다. 또한, 일부 실시예들에서, 복합 구조체(16)는 제 1 농도의 요소를 포함하는 제 1 복수 영역(즉, 영역(30, 38, 43))과 제 1 농도의 요소와는 다른 제 2 농도의 요소를 포함하는 제 2 복수 영역(즉, 영역(32, 42, 44))을 포함하며, 제 2 복수 영역들은 제 1 복수 영역 사이에 교대로 배열된다.
대안으로서, 일부 실시예들에서, 제 1 성장 조건 세트는 제 1 온도를 포함하며 제 2 성장 조건 세트는 제 1 온도와는 다른 제 2 온도를 포함한다. 또한, 다른 실시예들에서, 제 1 성장 조건 세트는 제 1 압력을 포함하며 제 2 성장 조건 세트는 제 1 압력과는 다른 제 2 압력을 포함한다. 또한, 일부 실시예들에서, 제 1 성장 조건 세트는 약 1·1017㎝-3 내지 5·1018㎝-3의 제 1 도펀트 농도를 포함하며, 제 2 성장 조건 세트는 약 8·1018㎝-3 내지 5·1020㎝-3의 제 2 도펀트 농도를 포함한다.
도 3은 도핑된(doped) 탄화규소 기판 위에서 복합 구조체(16)(도 1 참조)를 형성하기 위한 프로세스(58)를 도시한 도면이다. 도시된 실시예에서, 기판(18)과 같은 도핑된 탄화규소 회로가 제공된다. 블록(62)에서, 동일하게 도핑된 탄화규소의 제 1 영역이 기판(18) 위에서 성장된다. 본 명세서에서 사용된, '동일하게 도핑된(similarly doped)'은 동일한 도핑 타입을 일컫는 것으로, 도핑 농도의 정도를 나타내는 것은 아니다. 예로서, 일 실시예에서, n-도핑된(n-doped) 영역은 n-도핑된 기판(18) 위에서 성장된다. 이와 달리, 다른 실시예에서, p-도핑된(p-doped) 영역은 p-도핑된 기판(18) 위에서 성장된다.
일부 실시예에서, 복합 구조체(16)의 각 영역은 동일한 도핑 타입을 가질 수 있다. 또한, 이 중 일부 실시예에서, 복합 구조체(16)의 영역의 도핑 타입은 복합 구조체(16)를 사용하는 기판(18) 및 기판(18) 위에 배치된 디바이스 층(14)의 도핑 타입과 동일할 수 있다. 유리하게, 복합 구조체 또는 복합 구조체(16)와 기판(18)의 사이 또는 복합 구조체(16)와 디바이스 층(14)의 사이에서 동일한 도핑 타입을 가짐으로써 p-n 접합의 형성이 방지될 수 있다.
또한, 블록(64)에서, 불순물 농도라고도 일컫는 도펀트의 도핑 농도가 전구체 재료(precursor material)에서 제어된다. 다음의 블록(66)에서, 제 2 탄화규소 영역은 제 1 영역 위에서 성장되며, 제 2 영역은 제 1 영역 및 기판과 동일하게 도핑된다. 그러나, 제 1 영역과 제 2 영역의 도핑 농도는 서로 다르다. 일 실시예에서, 제 2 영역의 도핑 농도는 제 1 영역의 도핑 농도보다 높다. 인식되는 바와 같이, 제 1 또는 제 2 영역의 성장 동안 도핑 농도는 인-시츄(in-situ)로 제어될 수 있다. 또한, 제 1 및 제 2 영역과 같은 더 많은 영역들이 제 2 영역의 침착된 후 연속적으로 성장될 수 있다.
또한, 일부 실시예들에서, 각 불순물 농도들은 적어도 하나의 단일 불순물에 대해 1·1017㎝-3을 초과한다. 이러한 실시예들에서, 불순물 농도들은 알루미늄, 붕소, 갈륨, 인, 산소, 질소, 바나듐, 티타늄, 게르마늄 또는 그들의 결합물과 같은 불순물 이온의 농도에 대응한다. 예시적인 실시예에서, 질소가 불순물 이온으로서 사용될 때, 에피택셜 층(17)의 전 영역에서 질소 농도는 1·1017㎝-3을 초과한다. 또한 일부 실시예들에서, 탄화규소 에피택셜 층(17)은 n-도핑되며, 즉 에피택셜 층(17)의 각 영역들은 n-도핑된다. 이 중 일부 실시예에서, 불순물 이온은 질소, 인, 또는 이들 모두를 포함할 수 있다. 또한 일부 실시예에서, 에피택셜 층(17)은 적어도 약 0.1㎛의 두께를 갖는다. 다른 실시예에서, 탄화규소 에피택셜 층(17)은 p-도핑되며, 다시 말해 에피택셜 층(17)의 각 영역은 p-도핑된다. 이 중 일부 실시예에서, 불순물 이온은 알루미늄, 갈륨, 붕소 또는 이들의 결합물을 포함할 수 있다. 또한 이 실시예들에서, 에피택셜 층(17)은 적어도 약 0.1㎛의 두께를 가진다.
예시적인 실시예에서, 복합 구조체의 다수의 영역 중 일부는 델타 도핑될 수 있다. 인식되는 바와 같이, 델타 도핑은 높은 도핑 농도에서 다수의 영역 중 적어도 한 영역에 도펀트를 주입하는 것을 포함하는 도핑의 종류이다. 이와 같은 영역 내의 급격한 변화는 전위의 성장을 억제하는 스트레스 필드(stress field)를 구축한다. 예시적인 실시예의 실험적 사용에서, 복합 구조체(16)의 몇몇 영역들은 일련의 도핑 스파이크(doping spike)에서 도핑 농도를 변경하는 동안 성장한다. 일부 실시예에서, 도핑 스파이크 내의 도핑 농도는 약 1018㎝-3 내지 약 1020㎝-3의 범위를 가진다. 다른 실시예에서, 도핑 스파이크 내의 도핑 농도는 약 1019㎝-3 내지 약 1020㎝-3의 범위를 가진다. 이러한 실시예들에서, 이러한 각각의 도핑 스파이크에 의해 발생된 스트레스 필드는 바이폴라 열화 및 디바이스 내에서의 역 누설 전류를 야기할 수 있는 전위를 걸러내는 역할을 수행한다.
일부 실시예들에서, 공통의 제 3 영역에 의해 분리되는 두 개의 영역들은 2 미만의 계수(factor)에 의해 서로 달라지는 불순물 농도를 가진다. 예로서, 일 실시예에서, 공통의 제 3 영역에 의해 분리된 영역(30, 38)의 불순물 농도는 각각 약 1.1×1018㎝-3, 약 7×1017㎝-3이다. 이와 달리, 일부 실시예에서 에피택셜 층(17)은 제 1 및 제 2 불순물 농도에 의해 특징 지어지며, 교대로 배열되는 제 1 복수 영역 및 제 2 복수 영역을 포함할 수 있다. 예시적인 실시예에서, 에피택셜 층(17)은 수직으로 배열되며 각각의 인터페이스를 정의하는 5개 이상의 영역들을 포함한다. 다른 실시예에서, 탄화규소 에피택셜 층(17)은 n-타입 또는 p-타입 중 하나로 도핑된다. 이 실시예에서, 제 2 복수 영역에 속하는 영역들은 제 1 복수 영역에 속하는 영역들에 비하여 적어도 5의 계수만큼 더 높은 도펀트 농도를 가진다. 예시적인 실시예에서, 제 2 복수 영역 내 영역의 도핑 농도는 인접하는 제 1 복수 영역 내 영역의 도핑 농도의 10배 가량 높다. 또한, 제 2 복수 영역에 속하는 영역들은 제 1 복수 영역에 속하는 영역들에 비해 얇다. 예시적인 실시예에서, 제 2 복수 영역에 속한 영역들은 약 0.02㎛ 이하의 두께를 가지는데 반해, 제 1 복수 영역에 속한 영역들은 적어도 약 0.05㎛의 두께를 가진다.
다른 실시예에서, 델타 도핑된 영역의 두께는 약 0.2 내지 약 5㎛의 범위를 가질 수 있다. 예시적인 실시예에서, 델타 도핑 영역의 두께는 약 1㎛이다. 이 실시예에서, 10개의 도핑 스파이크가 영역의 두께를 따라 1nm의 거리를 두고 형성된다. 델타 도핑에 의해 발생된 스트레스는 바이폴라 열화와 역 누설 전류를 야기하는 전위의 필터링을 용이하게 한다. 인식되는 바와 같이, 델타 도핑은 n-타입 또는 p-타입 중 하나일 수 있다.
도 4를 참조하면, 탄화규소 기판 위에 복합 구조체를 형성하기 위한 프로세스(68)가 도시되어 있다. 이 실시예에서, 탄화규소인 다수의 영역들은 탄화규소 기판 위에 침착된다. 이러한 실시예들에서, 전구체 재료의 구성은 실리콘이 풍부한 영역과 탄소가 풍부한 영역을 교대로 침착시키기 위해 순환적으로 변화된다. 인식되는 바와 같이, 이러한 전구체 재료 농도의 순환적 변화에 의해서, 특징 구성에서 우세한 전위가 서로 다른 성장 조건 아래서 성장된 다음 층으로 전달되지 않을 것이다.
블록(70)에서, 기판(18)(도 1 참조)과 같은 탄화규소 기판이 제공된다. 블록(72)에서, 제 1 복수 영역 내의 제 1 영역, 또는 영역(30, 38, 43)(도 1 참조)과 같은 홀수 영역들은, 전구체 혼합에 있어서 상대적으로 낮은 탄소 함유 전구체의 유속 아래에서 성장된다(블록(74)). 따라서, 제 1 복수 영역은 실리콘이 풍부한 조건 아래에서 제조된다. 블록(76)에서, 제 2 복수 영역의 제 1 영역, 또는 영역(32, 42, 44)(도 1 참조)과 같은 짝수 영역들은, 제 1 복수 영역의 제 1 영역 위에서 성장된다. 블록(78)에서, 탄소의 유속 비율은 제 2 복수 영역이 탄소 함량이 풍부한 조건 아래에서 성장하는 동안 증가된다. 이러한 실시예들에서, 임의의 한 쌍의 영역들 간의 횡방향 성장 성분은 전위를 벤딩하기 위해 또는 가장 해로운 것을 필터링하기 위해 변화된다.
탄소 함유 전구체 및 실리콘 함유 전구체의 농도에 따라, 성장 조건을 변경하기 위해서 영역들이 성장하는 동안 온도와 압력과 같은 침착 파라미터들 또한 변경될 수 있다. 단계(72, 74, 76, 78)는 반복되며 서로 다른 특성이 교대되는 적층된 영역들을 포함하는 복합 구조체(16)를 형성하기 위해 제 1 복수 영역(30, 38, 43)은 제 2 복수 영역(32, 42, 44) 사이에서 교대로 성장된다.
다음으로 블록(80)에서, 디바이스 층(12, 14)(도 1 참조)과 같은 반도체 디바이스가 복합 구조체(16)(도 1 참조)의 상부 영역 위에 배치된다. 예시적인 실시예에서, 디바이스 층(12, 14)은 3C, 4H, 6H, 15R, 2H, 8H 또는 21R-SiC와 같은 서로 다른 탄화규소 폴리타입들을 포함할 수 있다.
본 발명의 단지 일부의 특성만이 본 명세서에 도시 및 기술되었지만, 다양한 변경 및 변화가 당업자에 발생할 수 있다. 그러므로 첨부된 청구 사항들은 본 발명의 사상 내에 포함되는 그러한 변경 및 변화들을 포괄한다는 점을 이해할 것이다.

Claims (9)

  1. 수직 방향으로 배열되며 각각의 인터페이스를 정의하는 적어도 4개의 영역을 갖는 탄화규소 에피택셜 층(a silicon carbide epitaxial layer)을 포함하되,
    상기 영역의 각각은 각각의 불순물 농도에 의해 특징 지어지며, 상기 불순물 농도는 상기 인터페이스 각각에 걸쳐 변화하며, 상기 불순물 농도 각각은 상기 영역 모두에서 적어도 하나의 단일 불순물에 대해 1×1017㎝-3를 초과하고,
    상기 영역은, 제 1 불순물 농도 및 제 2 불순물 농도에 의해 각각 특징 지어지며 교대로 배열되는 복수의 제 1 영역 및 복수의 제 2 영역을 포함하고, 상기 복수의 제 2 영역에 속하는 영역은 상기 복수의 제 1 영역에 속하는 영역보다 더 높은 도펀트 농도를 갖는, 복합 구조체(16).
  2. 제 1 항에 있어서,
    상기 불순물 농도 각각은 불순물 이온의 농도에 대응하며, 상기 불순물 이온은 알루미늄, 붕소, 갈륨, 인, 산소, 질소, 바나듐, 티타늄, 게르마늄 또는 이들의 조합물을 포함하는, 복합 구조체(16).
  3. 제 2 항에 있어서,
    상기 탄화규소 에피택셜 층은 질소, 인 또는 이들 모두를 사용하여 적어도 1×1017㎝-3의 원자 농도로 n-타입 도핑되며, 상기 탄화규소 에피택셜 층은 적어도 0.1㎛의 두께를 갖는, 복합 구조체(16).
  4. 제 2 항에 있어서,
    상기 탄화규소 에피택셜 층은 알루미늄, 갈륨, 붕소 또는 이들의 조합물을 사용하여 적어도 1×1017㎝-3의 원자 농도로 p-타입 도핑되며, 상기 탄화규소 에피택셜 층은 적어도 0.1㎛의 두께를 갖는, 복합 구조체(16).
  5. 제 1 항에 있어서,
    기판(18)을 더 포함하되, 상기 탄화규소 에피택셜 층은 상기 기판(18) 위에 배치되며 버퍼 층을 형성하는, 복합 구조체(16).
  6. 제 5 항에 있어서,
    상기 버퍼 층 위에 배치된 반도체 디바이스(12, 14)를 더 포함하는, 복합 구조체(16).
  7. 복합 구조체(16)의 제조 방법에 있어서,
    탄화규소 기판(18) 상에서 탄화규소 에피택셜 층을 성장시키는 단계를 포함하되,
    상기 성장시키는 단계는, 수직 방향으로 교대로 배열되는 복수의 제 1 영역과 복수의 제 2 영역을 성장시키는 단계를 포함하고,
    상기 복수의 제 1 영역은 제 1 성장 조건 세트에서 성장하며, 상기 복수의 제 2 영역은 제 2 성장 조건 세트에서 성장하고, 상기 제 1 성장 조건 세트와 상기 제 2 성장 조건 세트는 상이하며,
    상기 복수의 제 2 영역에 속하는 영역은 상기 복수의 제 1 영역에 속하는 영역보다 더 높은 도펀트 농도를 가지며,
    상기 영역의 각각은 각각의 불순물 농도에 의해 특징 지어지며,
    상기 불순물 농도 각각은 상기 영역 모두에서 적어도 하나의 단일 불순물에 대해 1×1017㎝-3를 초과하는, 복합 구조체(16)의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 성장 조건 세트는 제 1 도펀트 농도(dopant concentration)를 포함하고 상기 제 2 성장 조건 세트는 제 2 도펀트 농도를 포함하며, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도와는 다른, 복합 구조체(16)의 제조 방법.
  9. 제 1 항에 있어서,
    수직 방향으로 배열된 복수 영역을 가지는 탄화규소 에피택셜 층을 더 포함하되, 상기 영역 각각은 상기 영역의 에피택셜 성장 동안 주요 결함 타입의 감소(a reduction in dominant defect type)에 특징이 있고, 상기 주요 결함 타입은 이웃하는 영역에 대해 변화하는, 복합 구조체(16).
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